WO2023276445A1 - 表示装置 - Google Patents

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WO2023276445A1
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image signal
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一樹 横山
成賛 星本
真優子 吉田
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ソニーセミコンダクタソリューションズ株式会社
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    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery

Definitions

  • the present disclosure relates to display devices.
  • a display device is used in which pixels provided with organic EL (Electro Luminescence) display elements are arranged in a two-dimensional matrix.
  • This organic EL display element is a self-luminous display element, and has advantages such as high image quality and high response speed compared to liquid crystal panels.
  • a signal line for transmitting a control signal is arranged every two pixel rows in pixels arranged in a two-dimensional matrix, and the two pixels arranged in these two rows are driven as one pixel.
  • a display panel has been proposed (see Patent Document 1, for example). In this display panel, image signals are individually input to these two pixels, so that high-gradation display is performed.
  • the present disclosure proposes a display device with a simplified configuration.
  • the display device of the present disclosure is a display device having a pixel array section, a plurality of data lines, a first pixel group, and a second pixel group.
  • the pixel array section includes a plurality of pixels arranged in a two-dimensional matrix, including light emitting elements and pixel circuits for causing the light emitting elements to emit light.
  • a plurality of data lines are arranged for each column in the pixel array section and transmit image signals of the pixels.
  • a first pixel group is composed of pixels arranged in a plurality of adjacent rows.
  • a second pixel group is composed of pixels arranged in a plurality of adjacent rows and is arranged adjacent to the first pixel group.
  • the pixels of the first pixel group receive the image signal in common for each column via the data line, and the pixels of the second pixel group transmit the image to the first pixel group.
  • the image signal is commonly transmitted for each column through the data line different from the data line transmitting the signal.
  • FIG. 1 is a diagram illustrating a configuration example of a display device according to a first embodiment of the present disclosure
  • FIG. FIG. 3 is a diagram showing a configuration example of a pixel according to the first embodiment of the present disclosure
  • FIG. FIG. 3 is a diagram illustrating an example of a pixel driving method according to the first embodiment of the present disclosure
  • FIG. 1 is a diagram showing a configuration example of a pixel array section according to the first embodiment of the present disclosure
  • FIG. FIG. 4 is a diagram showing an example of a display method according to the first embodiment of the present disclosure
  • FIG. FIG. 4 is a diagram showing an example of a display method according to the first embodiment of the present disclosure
  • FIG. FIG. 4 is a diagram showing an example of a display method according to the first embodiment of the present disclosure
  • FIG. FIG. 3 is a diagram showing an example of a display method according to the first embodiment of the present disclosure
  • FIG. FIG. 3 is a diagram showing an example of a display method according to the first
  • FIG. 5 is a diagram showing another example of the display method according to the first embodiment of the present disclosure
  • FIG. FIG. 5 is a diagram showing another example of the display method according to the first embodiment of the present disclosure
  • FIG. FIG. 7 is a diagram showing a configuration example of a pixel array section according to the second embodiment of the present disclosure
  • FIG. 7 is a diagram showing a configuration example of a pixel array section according to the second embodiment of the present disclosure
  • FIG. 7 is a diagram showing a configuration example of a pixel array section according to the second embodiment of the present disclosure
  • FIG. 10 is a diagram showing an example of a display method according to the second embodiment of the present disclosure
  • FIG. 10 is a diagram illustrating a configuration example of a pixel according to a third embodiment of the present disclosure
  • FIG. FIG. 11 is a diagram illustrating a configuration example of a pixel array section according to a third embodiment of the present disclosure
  • FIG. 11 is a diagram illustrating a configuration example of a horizontal driving section according to a fourth embodiment of the present disclosure
  • FIG. 7 is a diagram showing a configuration example of pixels according to a modification of the embodiment of the present disclosure
  • FIG. 7 is a diagram showing a configuration example of pixels according to a modification of the embodiment of the present disclosure
  • FIG. 7 is a diagram showing a configuration example of pixels according to a modification of the embodiment of the present disclosure
  • FIG. 7 is a diagram showing a configuration example of pixels according to a modification of the embodiment of the present disclosure
  • FIG. 10 is a diagram illustrating a configuration example of a pixel according to a third embodiment of the present disclosure
  • FIG. 11 is a diagram illustrating a configuration example of a horizontal
  • FIG. 7 is a diagram showing a configuration example of pixels according to a modification of the embodiment of the present disclosure
  • FIG. 7 is a diagram showing a configuration example of pixels according to a modification of the embodiment of the present disclosure
  • FIG. 7 is a diagram showing a configuration example of pixels according to a modification of the embodiment of the present disclosure
  • FIG. 3 is a diagram showing a configuration example of a horizontal driving section according to the display device of the embodiment of the present disclosure
  • FIG. 10 is a diagram showing another configuration example of the horizontal driving section according to the display device of the embodiment of the present disclosure
  • FIG. 10 is a diagram showing another configuration example of the horizontal driving section according to the display device of the embodiment of the present disclosure
  • FIG. 4 is a diagram showing an operation example of a horizontal driving section according to the display device of the embodiment of the present disclosure
  • FIG. 1 is a diagram illustrating a configuration example of a display device according to the first embodiment of the present disclosure.
  • FIG. 1 is a block diagram showing a configuration example of the display device 1.
  • the display device 1 is a device that displays an image based on image data input from an external device.
  • the display device 1 includes a pixel array section 10 , a vertical driving section 20 and a horizontal driving section 30 .
  • the pixel array section 10 is configured by arranging a plurality of pixels 100 .
  • a pixel array section 10 in the figure represents an example in which a plurality of pixels 100 are arranged in a two-dimensional matrix.
  • the pixel 100 includes a light-emitting element and a pixel circuit that causes the light-emitting element to emit light, and emits light with luminance corresponding to an input image signal.
  • An organic EL element for example, can be used for this light emitting element.
  • the pixel 100 can be configured to irradiate light with wavelengths of red light, green light, and blue light. “R”, “G” and “B” of the pixels 100 in FIG.
  • Each pixel 100 is wired with a row signal line 60 and a data line 70 (70a and 70b).
  • the row signal line 60 transmits control signals for the pixel circuits.
  • the data line 70 transmits image signals.
  • the row signal line 60 is arranged for each row in a two-dimensional matrix and is commonly wired to the plurality of pixels 100 arranged in one row.
  • the data line 70 is arranged for each column in the shape of a two-dimensional matrix, and is commonly wired to a plurality of pixels 100 arranged in one column.
  • the data line 70 is commonly wired to the pixels 100 included in the same pixel group among the plurality of pixels 100 arranged in one column. Data lines 70 and pixel groups will be described later.
  • the vertical driving section 20 generates control signals for the pixels 100 described above.
  • a vertical driving section 20 in the figure generates a control signal for each row of the two-dimensional matrix of the pixel array section 10 and sequentially outputs it via a row signal line 60 .
  • the horizontal driving section 30 generates image signals for the pixels 100 and outputs the generated image signals to the pixels 100 .
  • the horizontal driving section 30 shown in the figure outputs an image signal for each column of the pixel array section 10 via the data line 70 .
  • the image signal is also called a video signal or a luminance signal.
  • the horizontal driving section 30 is an example of an image signal generating section.
  • FIG. 2 is a diagram illustrating a configuration example of a pixel according to the first embodiment of the present disclosure; This figure is a circuit diagram showing a configuration example of the pixel 100 .
  • a pixel 100 includes a light emitting element 101 , a driving transistor 103 , a sampling transistor 102 , a light emission control transistor 104 , a switching transistor 105 , a holding capacitor 107 and an auxiliary capacitor 108 .
  • the drive transistor 103, sampling transistor 102, emission control transistor 104 and switching transistor 105 can use p-channel MOS transistors.
  • a MOS transistor having a back gate can be used for this p-channel MOS transistor.
  • the back gate can be connected to a power supply line Vccp, which will be described later.
  • a MOS transistor can be made conductive by applying a gate-source voltage Vgs exceeding the threshold voltage Vth to the gate.
  • the voltage Vgs between the gate and the source that makes it conductive is called an ON voltage.
  • the on-voltage applied to the gate is a lower voltage than the source.
  • a signal line WS, a signal line AZ, a signal line DS, and a signal line Data are wired in the pixel 100 .
  • the signal line WS, the signal line AZ, and the signal line DS constitute the row signal line 60 described above.
  • the signal line Data configures the data line 70 described above.
  • a power line Vccp, a power line Vss, and a power line Vcath are further wired to the pixel 100 .
  • the cathode of the light emitting element 101 is connected to the power supply line Vcath, and the anode is connected to the drain of the drive transistor 103 and the drain of the switching transistor 105 .
  • the switching transistor 105 has a source connected to the power supply line Vss and a gate connected to the signal line AZ.
  • a gate of the driving transistor 103 is connected to the drain of the sampling transistor 102 and one end of the holding capacitor 107 .
  • the other end of the storage capacitor is connected to the source of the drive transistor 103, the drain of the emission control transistor 104, and one end of the auxiliary capacitor .
  • Another end of the auxiliary capacitor 108 is connected to the power supply line Vccp.
  • the emission control transistor 104 has a source connected to the power supply line Vccp and a gate connected to the signal line DS.
  • the sampling transistor 102 has a source connected to the signal line Data and a gate connected to the signal line WS.
  • a circuit composed of the driving transistor 103, the sampling transistor 102, the light emission control transistor 104, the switching transistor 105, the storage capacitor 107, and the auxiliary capacitor 108 of the pixel 100 constitutes a pixel circuit.
  • circuits other than the light emitting element 101 in the pixel 100 constitute a pixel circuit.
  • This pixel circuit is a circuit that drives the light emitting element 101 by applying a current to the light emitting element 101 .
  • an organic EL element can be used as the light emitting element 101 .
  • the light-emitting element 101 emits light with a brightness corresponding to the flowing current.
  • the drive transistor 103 is a transistor that drives the light-emitting element 101 by passing a current through it.
  • the sampling transistor 102 writes to the gate node (gate electrode) of the driving transistor 103 by sampling the image signal transmitted by the signal line Data.
  • the expression “write” here means that an image signal voltage is applied to a gate node and the potential of the gate node is held at a potential based on the image signal voltage.
  • the sampling transistor 102 is controlled by a control signal transmitted by the signal line WS.
  • the light emission control transistor 104 is a transistor that controls light emission and non-light emission of the light emitting element 101 .
  • the light emission control transistor 104 is controlled by a light emission control signal transmitted through a signal line DS.
  • the switching transistor 105 is a transistor that controls the light emitting element 101 so that it does not emit light during the non-light emitting period of the light emitting element 101 .
  • This switching transistor 105 is controlled by a control signal transmitted through a signal line AZ.
  • the switching transistor 105 becomes conductive, a path bypassing the light emitting element 101 is formed, and light emission of the light emitting element 101 is stopped.
  • the holding capacitor 107 is a capacitor that holds the image signal voltage Vsig written by sampling by the sampling transistor 102 .
  • the driving transistor 103 drives the light emitting element 101 by causing a driving current corresponding to the voltage held by the holding capacitor 107 to flow through the light emitting element 101 .
  • the auxiliary capacitor 108 suppresses fluctuations in the source voltage of the driving transistor 103 when the image signal voltage Vsig is written. Further, the auxiliary capacitor 108 has the effect of making the gate-source voltage Vgs of the driving transistor 103 equal to the threshold voltage Vth of the driving transistor 103 .
  • FIG. 3 is a diagram illustrating an example of a pixel driving method according to the first embodiment of the present disclosure.
  • This figure is a timing chart showing an example of a method of driving the light emitting element 101 in the pixel 100.
  • "DS", "WS" and “AZ” in the figure represent the control signals transmitted by the signal line DS, the signal line WS and the signal line AZ, respectively, and the value "0" of these binarized control signals. ” represents the aforementioned on-voltage. On the other hand, the value “1" represents the off voltage.
  • Data in the figure represents the image signal voltage Vsig and the reference voltage Vofs transmitted by the signal line Data.
  • Vsig and “Vofs” in the figure represent portions to which the image signal voltage Vsig and the reference voltage Vofs are applied.
  • “Vs” and “Vg” in the figure represent the source voltage and gate voltage Vg of the driving transistor 103 .
  • an ON voltage is applied to the signal line DS and the light emission control transistor 104 becomes conductive.
  • an off voltage is applied to the signal line WS and the signal line AZ.
  • a reference voltage Vofs is applied to the signal line Data.
  • an ON voltage is applied to the signal line WS, and the sampling transistor 102 becomes conductive.
  • the power supply voltage Vccp is applied to the source node of the drive transistor 103 .
  • a reference voltage Vofs is written to the gate node of the driving transistor 103 via the sampling transistor 102 .
  • the application of the ON voltage to the signal line WS is stopped and the sampling transistor 102 becomes non-conductive. This completes the writing of the reference voltage Vofs. Note that current flows through the driving transistor 103 by writing the reference voltage Vofs. This current flows into the power supply line Vss via the switching transistor 105 . Therefore, the light emitting element 101 does not emit light.
  • the application of the ON voltage to the signal line DS is stopped and the light emission control transistor Tr3 becomes non-conductive.
  • the source node of the driving transistor 103 becomes floating. That is, after the reference voltage Vofs is written to the gate node of the driving transistor 103, the gate node and then the source node of the driving transistor 103 enter the floating state in this order. Also, an image signal voltage Vsig is applied to the signal line Data.
  • both the gate node and the source node of the drive transistor 103 are brought into a floating state, so that a self-discharge operation is performed.
  • the potential of each node in the self-discharge operation is discharged through the path of drive transistor 103, switching transistor 105, and current discharge destination node Vini.
  • both the source voltage Vs and the gate voltage Vg of the drive transistor 103 gradually decrease due to the self-discharge operation.
  • the self-discharge operation basically, the source voltage Vs and the gate voltage Vg of the driving transistor 103 decrease while maintaining the gate-source voltage Vgs.
  • the write operation of the image signal voltage Vsig is completed.
  • the source voltage Vs of the driving transistor 103 is fixed to the power supply voltage Vccp (non-floating state).
  • the gate voltage Vg of the drive transistor 103 rises due to the bootstrap operation.
  • an ON voltage is applied to the signal line DS and the light emission control transistor 104 becomes conductive.
  • the gate voltage Vg of the light emission control transistor 104 decreases, and the gate voltage Vg of the driving transistor 103 becomes lower than the source voltage Vs.
  • the application of the ON voltage to the signal line AZ is stopped and the switching transistor 105 becomes non-conductive. As a result, a driving current flows through the light emitting element 101 to start emitting light. After that, at T20, the application of the image signal voltage Vsig to the signal line Data is stopped.
  • FIG. 4 is a diagram illustrating a configuration example of a pixel array unit according to the first embodiment of the present disclosure; This figure is a diagram showing a configuration example of the pixel array section 10 .
  • the row signal line 60 is omitted.
  • the horizontal driving units 31 and 32 are shown in FIG.
  • the horizontal driving section 31 generates image signals for the pixels 100 which are arranged on the upper side of the pixel array section 10 in FIG.
  • the horizontal driving section 32 is arranged on the opposite side of the pixel array section 10 with respect to the horizontal driving section 31 and generates image signals for the pixels 100 arranged in a second pixel group 122 which will be described later.
  • the pixels 100 of the pixel array section 10 are arranged in either the first pixel group 121 or the second pixel group 122 .
  • the horizontal driving section 31 is an example of a first image signal generating section.
  • the horizontal driving section 32 is an example of a second image signal generating section.
  • a first pixel group 121 is composed of pixels 100 arranged in a plurality of rows of the pixel array section 10 . Image signals are transmitted to the pixels 100 of the first pixel group 121 in the figure through the data lines 70a.
  • a data line 70 a shown in the figure is connected to the horizontal driving section 31 and transmits an image signal generated by the horizontal driving section 31 .
  • the second pixel group 122 is composed of pixels 100 arranged in a plurality of rows adjacent to the first pixel group 121 . Image signals are transmitted to the pixels 100 of the second pixel group 122 in the figure through a data line 70b different from the data line 70a. A data line 70b shown in FIG.
  • a first pixel group 121 and a second pixel group 122 in FIG. 12 represent an example configured by the pixels 100 arranged in two rows in the pixel array section 10, respectively. Also, a first pixel group 121 and a second pixel group 122 in FIG.
  • the pixel array section 10 in the same drawing represents an example in which the first pixel groups 121 and the second pixel groups 122 are alternately arranged.
  • the data line 70a is commonly connected to the pixels 100 of the plurality of first pixel groups 121
  • the data line 70b is commonly connected to the pixels 100 of the plurality of second pixel groups 122.
  • FIG. 5A is a diagram illustrating an example of a display method according to the first embodiment of the present disclosure;
  • This figure is a diagram showing an example of an image display method in the display device 1, and is a diagram showing the structure of a frame.
  • a frame represents a unit of image displayed by the pixel array section 10 .
  • a frame 300 in FIG. 3 is composed of images for each of a plurality of rows. Rectangles in the figure represent images for each row. Also, the numbers attached to the rectangles in FIG. Also, descriptions such as “first row” in FIG.
  • a frame 300 in the figure represents an example in which the input image data and the image displayed on the pixels 100 of the pixel array section 10 match in units of rows. Such a display method is called a line sequential method.
  • FIG. 5B is a diagram showing an example of a display method according to the first embodiment of the present disclosure.
  • FIG. 1 is a diagram showing an example of an image display method in the display device 1, and is a timing diagram showing image signals and drive signals. The procedure for displaying the frame 300 in FIG. 5A will be described with reference to FIG.
  • horizontal synchronizing signal represents the waveform of the horizontal synchronizing signal, which is a signal indicating the division of the image for one line.
  • the period of this time-series horizontal synchronizing signal is identified by a description such as "H1”.
  • "Horizontal drive section 31” and “Horizontal drive section 32” represent image signals output from the horizontal drive section 31 and horizontal drive section 32, respectively. Rectangular areas in the “horizontal drive unit 31” and “horizontal drive unit 32” represent image signals. The number attached to this rectangle represents the line number of the image data.
  • “WS” represents the waveform of the control signal on the signal line WS. The numbers in parentheses represent the row numbers of the pixel array section 10.
  • Data represents an image signal that is captured by the pixel circuit of the pixel 100 via the signal line Data.
  • a rectangular area in “Data” represents an image signal. The number attached to this rectangle represents the line number of the image data. Also, the numbers in parentheses represent the row numbers of the pixel array section 10 . Note that description of control signals other than the signal line WS is omitted.
  • the image signal for the first row of the image data is output from the horizontal driving section 31 .
  • This image signal is transmitted to the pixels 100 in the first row of the pixel array section 10 via the data line 70a.
  • This image signal is written to the driving transistor 103 during the period of H2.
  • the horizontal driving section 31 outputs the image signal of the second row of the image data
  • the horizontal driving section 32 outputs the image signal of the third row of the image data.
  • These image signals are transmitted to the pixels 100 on the second row and the pixels 100 on the third row of the pixel array section 10 via the data lines 70a and 70b, respectively.
  • These image signals are written to the driving transistors 103 during the period H4.
  • the horizontal driving section 31 outputs the image signal of the fifth row of the image data
  • the horizontal driving section 32 outputs the image signal of the fourth row of the image data.
  • These image signals are transmitted to the pixels 100 on the fifth row and the pixels 100 on the fourth row of the pixel array section 10 via the data lines 70a and 70b, respectively.
  • These image signals are written to the driving transistors 103 during the period H6.
  • the horizontal driving section 31 outputs the image signal of the sixth row of the image data
  • the horizontal driving section 32 outputs the image signal of the seventh row of the image data.
  • These image signals are transmitted to the pixels 100 on the sixth row and the pixels 100 on the seventh row of the pixel array section 10 via the data lines 70a and 70b, respectively.
  • These image signals are written to the drive transistors 103 during the period H8.
  • image signals are output from the horizontal driving units 31 and 32 and transmitted to the pixels 100 by the same procedure. This allows the frame 300 shown in FIG. 5A to be displayed.
  • FIG. 6A is a diagram showing another example of the display method according to the first embodiment of the present disclosure; Similar to FIG. 5A, this figure is a diagram showing an example of an image display method on the display device 1. As shown in FIG. The display method of FIG. 6A differs from the display method of FIG. 5A in that the frame 300 is decomposed into two subframes.
  • the frame 300 is decomposed into subframes 310 and 320.
  • the sub-frame 310 odd-numbered row images of the frame 300 are arranged in two rows each. Specifically, the images in the first row of the frame 300 are placed in the first and second rows of the sub-frame 310, and the images in the third row of the frame 300 are placed in the third and fourth rows of the sub-frame 310. placed.
  • the image data of the even-numbered rows of the frame 300 are arranged in two rows each. Specifically, the image in row 2 of frame 300 is positioned in rows 1 and 2 of sub-frame 320, and the image in row 4 of frame 300 is positioned in rows 3 and 4 of sub-frame 320. placed.
  • a frame average 330 which is a frame viewed by a person, is an image composed of the average of the images arranged in the same row of the subframes 310 and 320.
  • the method shown in FIG. 5 is a display method capable of improving the response speed for displaying a moving image while reducing the resolution by half compared to the line-sequential method of FIG. 5A.
  • FIG. 6B is a diagram showing another example of the display method according to the first embodiment of the present disclosure. Similar to FIG. 5B, this figure is a diagram showing an example of an image display method in the display device 1, and is a timing chart showing image signals and drive signals. Note that the waveform of the signal line WS is further omitted in FIG. The procedure for displaying the subframe 310 in FIG. 6A will be described with reference to FIG.
  • the image signal for the first row of the image data is output from the horizontal driving section 31 .
  • This image signal is transmitted to the pixels 100 in the first and second rows of the pixel array section 10 via the data line 70a.
  • This image signal is written to the driving transistor 103 during the period of H2.
  • the horizontal driving section 32 outputs the image signal of the third row of the image data.
  • This image signal is transmitted to the pixels 100 in the third and fourth rows of the pixel array section 10 via the data line 70b.
  • This image signal is written to the driving transistor 103 during the period of H3.
  • the horizontal driving section 31 outputs the image signal of the fifth row of the image data.
  • This image signal is transmitted to the pixels 100 in the fifth and sixth rows of the pixel array section 10 via the data line 70a.
  • This image signal is written to the driving transistor 103 during the period of H2.
  • the horizontal driving section 32 outputs the image signal of the seventh row of the image data.
  • This image signal is transmitted to the pixels 100 in the third and fourth rows of the pixel array section 10 via the data line 70b.
  • This image signal is written to the driving transistor 103 during the period of H3.
  • image signals are output from the horizontal driving units 31 and 32 and transmitted to the pixels 100 by the same procedure. This allows the sub-frame 310 shown in FIG. 6A to be displayed.
  • the image signals of the even-numbered rows of the image data can be alternately output from the horizontal driving units 31 and 32, and can be generated by the same procedure as in FIG. 6B.
  • the display shown in FIG. 6A can be performed.
  • the display device 1 of the first embodiment of the present disclosure arranges the pixels 100 of the pixel array section 10 by dividing them into a first pixel group 121 and a second pixel group 122, respectively. , an image signal is transmitted for each pixel group. Therefore, image signals can be simultaneously transmitted to a plurality of rows of pixels 100 arranged in the same pixel group. Further, the display device 1 of the first embodiment of the present disclosure arranges the data lines 70a and 70b individually for the first pixel group 121 and the second pixel group 122 to transmit image signals. Therefore, image signals can be transmitted to the first pixel group 121 and the second pixel group 122 at the same time. As a result, the image signal can be transmitted at high speed in the display method shown in FIG. 6A, and the frame rate can be improved.
  • the display device 1 displays an image for one row using one row of pixels 100 of the pixel array section 10 . Therefore, the configuration of the display device 1 can be simplified. Further, in the display device 1 of the first embodiment of the present disclosure, the pixels 100 of the pixel array section 10 are divided into the first pixel group 121 and the second pixel group 122 and arranged, and the data lines 70a and 70b are An image signal is individually transmitted for each pixel group. Therefore, in addition to the line-sequential method, a display method in which sub-frames 310 composed of odd-numbered row images of image data and sub-frames 320 composed of even-numbered row images of image data are alternately repeated can be applied. In the display method in which the sub-frames 310 and 320 are alternately repeated, image signals can be transmitted to the pixels 100 at high speed.
  • the data lines 70a and 70b are connected to the pixels 100 of the first pixel group 121 and the pixels 100 of the second pixel group 122, respectively.
  • the display device 1 according to the second embodiment of the present disclosure selects a signal line for transmitting an image signal and transmits the image signal to the pixels 100 of the first pixel group 121 and the pixels of the second pixel group 122. 100 is different from the first embodiment described above.
  • FIG. 7 is a diagram illustrating a configuration example of a pixel array unit according to the second embodiment of the present disclosure; This figure, like FIG. 4, is a diagram showing a configuration example of the pixel array section 10. As shown in FIG. The pixel array section 10 of FIG. 4 differs from the pixel array section 10 of FIG. 4 in that it further includes second data lines 71 to 74 and switch elements 201 to 204 and 211 to 214 .
  • the second data lines 71 to 74 are data lines connected to each row of the two pixel groups of the first pixel group 121 and the second pixel group 122, respectively.
  • a second data line 71 is connected to the pixels 100 on the first row
  • a second data line 72 is connected to the pixels 100 on the second row
  • a second data line 73 is connected to the pixels 100 on the second row.
  • the second data line 74 is connected to the pixels 100 in the fourth row.
  • Second data lines 71 to 74 are cyclically connected to the pixels 100 every number of rows of the first pixel group 121 and the second pixel group 122 (four rows in the figure).
  • switch elements 201 to 204 and switch elements 211 to 214 are arranged. These switch elements can be configured by, for example, MOS transistors.
  • the switch element 201 is connected between the data line 70 a and the second data line 71
  • the switch element 202 is connected between the data line 70 a and the second data line 72 .
  • the switch element 203 is connected between the data line 70 a and the second data line 73
  • the switch element 204 is connected between the data line 70 a and the second data line 74 .
  • the switch element 211 is connected between the data line 70b and the second data line 71
  • the switch element 212 is connected between the data line 70b and the second data line 72.
  • the switch element 213 is connected between the data line 70b and the second data line 73
  • the switch element 214 is connected between the data line 70b and the second data line 74.
  • the switch elements 201 to 204 By switching the conduction and non-conduction of the switch elements 201 to 204, one of the second data lines 71 to 74 can be selected and connected to the data line 70a. Further, by switching between conduction and non-conduction of the switch elements 211 to 214, any one of the second data lines 71 to 74 can be selected and connected to the data line 70b.
  • the switch elements 201 to 204 are hereinafter referred to as a second data line selection section 200 . Also, the switch elements 211 to 214 are referred to as a second data line selection section 210 .
  • FIG. 8 is a diagram showing a configuration example of a pixel array unit according to the second embodiment of the present disclosure. This figure is a diagram for explaining an example of the selection state of the second data line selection sections 200 and 210 in the pixel array section 10.
  • the pixels 100 connected to the second data lines 71 and 72 are assumed as the pixels 100 included in the first pixel group 121 .
  • the pixels 100 connected to the second data lines 73 and 74 are assumed as the pixels 100 included in the second pixel group 122 .
  • the switch elements 201 and 202 of the second data line selection section 200 are brought into conduction, and the switch elements 203 and 204 are brought into non-conduction.
  • the switch elements 213 and 214 of the second data line selection section 210 are brought into conduction, and the switch elements 211 and 212 are brought into non-conduction. Accordingly, the pixels 100 in the first and second rows of the pixel array section 10 are arranged in the first pixel group 121, and the pixels 100 in the third and fourth rows of the pixel array section 10 are arranged in the second pixel group. 122.
  • FIG. 9 is a diagram showing a configuration example of a pixel array unit according to the second embodiment of the present disclosure. This figure is a diagram for explaining another example of the selection state of the second data line selection sections 200 and 210 in the pixel array section 10. As shown in FIG. In the pixel array section 10 of FIG. 1, pixels 100 connected to the second data lines 71 and 74 are assumed as the pixels 100 included in the first pixel group 121 . Also, the pixels 100 connected to the second data lines 72 and 73 are assumed as the pixels 100 included in the second pixel group 122 .
  • the switch elements 201 and 204 of the second data line selection section 200 are brought into a conductive state, and the switch elements 202 and 203 are brought into a non-conductive state.
  • the switch elements 212 and 213 of the second data line selection section 210 are brought into a conductive state, and the switch elements 211 and 214 are brought into a non-conductive state. Accordingly, the pixels 100 in the first and fourth rows of the pixel array section 10 are arranged in the first pixel group 121, and the pixels 100 in the second and third rows of the pixel array section 10 are arranged in the second pixel group. 122.
  • the arrangement of the first pixel group 121 and the second pixel group 122 can be changed. can.
  • the selection of the second data line in the second data line selection units 200 and 210 in FIG. 8 and the selection of the second data line in the second data line selection units 200 and 210 in FIG. 9 are alternately repeated.
  • Display methods can also be used. A display method in this case will be described with reference to FIG.
  • FIG. 10 is a diagram showing an example of a display method according to the second embodiment of the present disclosure. Similar to FIG. 5A, this figure is a diagram showing an example of an image display method on the display device 1. As shown in FIG. The display method of FIG. 10 is different from the display method of FIG. 6A in that the arrangement positions of the even-numbered images forming the sub-frame 320 are shifted by one row.
  • a sub-frame 310 in the figure can be displayed by adopting the selection of the second data line in the second data line selection units 200 and 210 shown in FIG.
  • the sub-frame 320 in the figure can be displayed by adopting the selection of the second data line in the second data line selectors 200 and 210 shown in FIG.
  • the sub-frame 320 is composed of the even-numbered images, except that the odd-numbered images are arranged in the first row.
  • the frame average 330 is the average of rows with different combinations except for the first row. A higher resolution image can be obtained compared to the display method shown in FIG. 6A.
  • the switch elements 201 and 203 of the second data line selection section 200 are brought into a conductive state, and the switch elements 202 and 204 are brought into a non-conductive state. Also, the switch elements 212 and 214 of the second data line selection section 210 are brought into a conductive state, and the switch elements 211 and 213 are brought into a non-conductive state.
  • the configuration of the display device 1 other than this is the same as the configuration of the display device 1 according to the first embodiment of the present disclosure, so description thereof will be omitted.
  • the display device 1 has the second data line selection units 200 and 210 connected to the pixels 100 of the first pixel group 121 and the second pixel group 122. select the second data lines 71 to 74 to be connected. Accordingly, a line sequential method and a display method in which the sub-frames 310 and 320 are alternately repeated can be applied in the pixel array section 10 . Also, a display method can be applied in which the rows arranged in the first pixel group 121 and the second pixel group 122 are switched between the sub-frame 310 and the sub-frame 320 . Thereby, the convenience of the display device 1 can be improved.
  • the second data line selectors 200 and 210 are arranged in the display device 1 of the second embodiment described above.
  • the display device 1 of the third embodiment of the present disclosure differs from the above-described second embodiment in that it includes a selection unit (pixel input signal selection unit) that selects a data line for each pixel 100. .
  • FIG. 11 is a diagram illustrating a configuration example of a pixel according to the third embodiment of the present disclosure;
  • This figure like FIG. 2, is a circuit diagram showing a configuration example of the pixel 100.
  • the pixel 100 in the figure differs from the pixel 100 in FIG. 2 in that a sampling transistor 106 is additionally arranged.
  • Sampling transistor 106 can be composed of a p-channel MOS transistor.
  • a signal line Data1 and a signal line Data2 are wired to the pixel 100 in FIG.
  • the signal line Data1 is connected to the data line 70a, and the signal line Data2 is connected to the data line 70b.
  • the drain of sampling transistor 106 is connected to the drain of sampling transistor 102 .
  • the source of the sampling transistor 106 is connected to the signal line Data2.
  • a gate of the sampling transistor 106 is connected to the signal line WS2.
  • the sampling transistor 102 has a source connected to the signal line Data1 and a gate connected to the signal line WS1.
  • Other connections of the circuit are the same as those of the circuit of FIG. 2, so description thereof is omitted.
  • sampling transistors 102 and 106 By applying a control signal to either of the signal lines WS1 and WS2, it is possible to select the sampling transistors 102 and 106 for sampling the image signal.
  • the sampling transistor 102 When the sampling transistor 102 is selected, the image signal transmitted by the data line 70 a is sampled and written to the driving transistor 103 .
  • the pixel 100 in this case is included in the first pixel group 121 .
  • the sampling transistor 106 when the sampling transistor 106 is selected, the image signal transmitted by the data line 70b is sampled and written to the driving transistor 103.
  • FIG. The pixel 100 in this case is included in the second pixel group 122 .
  • the sampling transistors 102 and 106 are an example of a pixel input signal selection section.
  • a data line 70a in the figure is an example of a first pixel group data line.
  • a data line 70b in the figure is an example of a second pixel group data line.
  • FIG. 12 is a diagram illustrating a configuration example of a pixel array unit according to the third embodiment of the present disclosure; This figure, like FIG. 4, is a diagram showing a configuration example of the pixel array section 10. As shown in FIG. The pixel array section 10 of FIG. 11 differs from the pixel array section 10 of FIG. 4 in that the pixels 100 of FIG. 11 are arranged.
  • the sampling transistors 102 and 106 are shown in a simplified manner in the pixel 100 in the figure.
  • the image signals are transmitted from the horizontal driving unit 31 through the data line 70a to the pixels 100 in the first and second rows, the sampling transistors 102 of which are turned on during sampling.
  • the pixels 100 on the first and second rows are included in the first pixel group 121 .
  • Image signals are transmitted from the horizontal drive unit 32 through the data lines 70b to the pixels 100 in the third and fourth rows, the sampling transistors 106 of which are turned on during sampling.
  • These third and fourth row pixels 100 are included in the second pixel group 122 .
  • the pixel 100 in the figure can select either the data line 70a or the data line 70b by switching the conduction and non-conduction states of the sampling transistors 102 and 106.
  • FIG. Accordingly, either the image signal of the first pixel group 121 or the image signal of the second pixel group 122 can be selected.
  • the configuration of the display device 1 other than this is the same as the configuration of the display device 1 according to the first embodiment of the present disclosure, so description thereof will be omitted.
  • the display device 1 can select the data lines 70a and 70b for the pixels 100.
  • FIG. The convenience of the display device 1 can be improved.
  • the horizontal driving sections 31 and 32 are arranged on different sides of the pixel array section 10, respectively.
  • the display device 1 of the fourth embodiment of the present disclosure differs from the above-described first embodiment in that the horizontal driving sections 31 and 32 are arranged on the same side of the pixel array section 10 .
  • FIG. 13 is a diagram illustrating a configuration example of a horizontal driving section according to the fourth embodiment of the present disclosure; This figure is a diagram showing an arrangement example of the horizontal driving units 31 and 32 .
  • the horizontal driving units 31 and 32 in FIG. 4 are different from the horizontal driving units 31 and 32 in FIG. 4 in that they are arranged on the same side of the pixel array unit 10 .
  • the configuration of the display device 1 other than this is the same as the configuration of the display device 1 according to the first embodiment of the present disclosure, so description thereof will be omitted.
  • the display device 1 of the first embodiment described above uses the pixel 100 using four transistors, the pixel 100 having another configuration can also be applied.
  • FIG. 14 represents an example in which the emission control transistor 104, the switching transistor 105, and the auxiliary capacitor 108 in the pixel 100 in FIG. 2 are omitted. Also, the sampling transistor 102 and the driving transistor 103 in the same figure are configured by n-channel MOS transistors.
  • a pixel 100 in FIG. 15 is an example in which the p-channel MOS transistor of the pixel 100 in FIG. 2 is changed to an n-channel MOS transistor. Note that the auxiliary capacitor 108 can be omitted from the pixel 100 in FIG.
  • a pixel 100 of FIG. 16 represents an example in which a sampling transistor 102 of an n-channel MOS transistor and a sampling transistor 401 of a p-channel MOS transistor are connected in parallel.
  • a pixel 100 in FIG. 17 represents an example of using two switching transistors.
  • a pixel 100 in FIG. 18 represents an example of using two switching transistors and two sampling transistors.
  • a pixel 100 in FIG. 19 represents an example in which a voltage is applied to the storage capacitor 107 by the MOS transistors 407 and 408, the light emission control transistor 409, and the switching transistor 105 arranged between the gate and drain of the driving transistor 103. In FIG. be.
  • FIG. 20 is a diagram showing a configuration example of a horizontal driving section according to the display device of the embodiment of the present disclosure.
  • This figure is a block diagram showing a configuration example of the horizontal driving section 31 explained in FIG.
  • the horizontal driving section 31 generates an image signal based on image data input from a host device and outputs the image signal to the pixel array section 10 .
  • the horizontal driving section 31 sequentially outputs image signals for one row.
  • Image data input from a host device is composed of digital image signals.
  • the horizontal drive unit 31 converts the digital image signal into an analog image signal and outputs the analog image signal.
  • the horizontal driving section 31 shown in the figure includes a DAC 39 and an amplifier circuit 38 for each column.
  • the DAC 39 performs digital-to-analog conversion.
  • a DAC 39 in FIG. 1 converts a digital image signal into an analog image signal and outputs it to an amplifier circuit 38 .
  • the amplifier circuit 38 is a circuit that amplifies the analog image signal output from the DAC 39 .
  • An amplifier circuit 38 in the figure is configured as a voltage follower circuit and current-amplifies an analog image signal.
  • the amplifier circuit 38 outputs the amplified analog image signal to the data line 70a.
  • the horizontal driving section 32 can also have a configuration similar to that of the horizontal driving section 31 .
  • FIG. 21 is a diagram showing another configuration example of the horizontal driving section according to the display device of the embodiment of the present disclosure.
  • This figure is a diagram showing a configuration example of the horizontal driving units 31 and 32 .
  • the figure also shows a ramp signal generation circuit 34 and amplifier circuits 35a and 35b.
  • the ramp signal generation circuit 34 is a circuit that generates a ramp signal.
  • the ramp signal generation circuit 34 outputs the generated ramp signal to the amplification circuit 35a and the amplification circuit 38b.
  • the amplifier circuits 35a and 35b correspond to buffer amplifiers, and output the input ramp signals to the horizontal driving units 31 and 32, respectively.
  • the horizontal drive units 31 and 32 each have a PWM 37 and a switch element 36 for each column.
  • the PWM 37 generates a PWM (Pulse Width Modulation) signal from a digital image signal.
  • This PWM signal is a pulse signal with a constant period and has a pulse width corresponding to a digital image signal.
  • the PWM signal is a pulse signal with a duty according to the digital image signal.
  • the switch element 36 opens and closes between the output signal line of the amplifier circuit 35a and the data line 70 (data line 70a) based on the PWM signal output from the PWM 37.
  • the switch element 36 outputs the ramp signal input from the amplifier circuit 35a to the data line 70a during the period in which the pulse of the PWM signal is applied.
  • a MOS transistor for example, can be used for the switch element 36 .
  • the horizontal driving units 31 and 32 shown in FIG. 4 can be applied to the horizontal driving units 31 and 32 arranged separately above and below the pixel array unit 10 as shown in FIG.
  • FIG. 22 is a diagram showing another configuration example of the horizontal drive section according to the display device of the embodiment of the present disclosure.
  • This figure like FIG. 21, shows a configuration example of the horizontal driving units 31 and 32.
  • the circuit in FIG. 21 differs from the circuit in FIG. 21 in that one amplifier circuit 35 is provided.
  • An amplifier circuit 35 shown in the figure supplies the amplified ramp signal to the horizontal driving units 31 and 32 .
  • the horizontal driving units 31 and 32 shown in FIG. 13 can be applied to the horizontal driving units 31 and 32 arranged on one side of the pixel array unit 10 as shown in FIG.
  • FIG. 23 is a diagram illustrating an operation example of the horizontal driving section according to the display device according to the embodiment of the present disclosure; This figure is a timing chart showing an operation example of the horizontal driving units 31 and 32 in FIGS.
  • “Ramp signal” in FIG. 2 represents the waveform of the ramp signal output from the ramp signal generation circuit 34 .
  • PWM31” and “PWM32” represent the PWM signal of the horizontal driving section 31 and the PWM signal of the horizontal driving section 32, respectively. Other than these, the same notation as in FIG. 5B is used.
  • the ramp signal generation circuit 34 repeatedly outputs a ramp signal whose voltage drops in a ramp-like manner in the cycles of two horizontal synchronizing signals.
  • the PWM 37 of each of the horizontal drive section 31 and horizontal drive section 32 outputs a PWM signal in synchronization with the ramp signal.
  • These PWM signals are signals having pulse widths (periods of value "1" in the figure) corresponding to respective analog image signals, as indicated by waveforms "PWM31" and "PWM32".
  • the switch element 36 is turned on during the period when the value of these PWM signals is “1”, and the ramp signal is output to the data line 70 .
  • the ramp signal output to the data line 70 becomes the image signal input to the pixel 100 .
  • the wider the pulse width of the PWM signal the lower the voltage of the ramp signal that is output as the image signal.
  • the PWM 37 of each of the horizontal driving section 31 and the horizontal driving section 32 individually outputs PWM signals to control the switch elements 36 and output respective image signals.
  • the horizontal driving section 31 and the horizontal driving section 32 can use a common ramp signal, and the horizontal driving section 31 and the horizontal driving section 32 can share the ramp signal generation circuit 34 .
  • the plurality of data lines 70 in FIGS. 20-22 and the like are desirably arranged in the same wiring layer, and are desirably arranged in translational symmetry or point symmetry. This is to reduce variations in parasitic capacitance and parasitic resistance and prevent deterioration in image quality.
  • the horizontal driving unit 30 and the vertical driving unit 20 shown in FIG. 1 can be configured by dedicated hardware. Further, the horizontal driving section 30 and the vertical driving section 20 can be configured by a microcomputer or the like having firmware installed. In this case, the functions of the horizontal driving section 30 and the vertical driving section 20 are executed by firmware.
  • a pixel array section comprising a plurality of pixels arranged in a two-dimensional matrix and including light emitting elements and pixel circuits for causing the light emitting elements to emit light; a plurality of data lines arranged for each column in the pixel array section and transmitting image signals of the pixels; a first pixel group composed of pixels arranged in a plurality of adjacent rows; a second pixel group composed of pixels arranged in a plurality of adjacent rows and arranged adjacent to the first pixel group; has the image signals are commonly transmitted to the pixels of the first pixel group for each column via the data lines; The pixels of the second pixel group commonly transmit the image signal for each column through the data line different from the data line transmitting the image signal to the first pixel group.
  • the display device (2) In the pixel array section, a plurality of the first pixel groups and a plurality of the second pixel groups are alternately arranged, the image signals are transmitted through the common data line to the pixels of the plurality of first pixel groups; The display device according to (1), wherein the image signals are transmitted to the pixels of the plurality of second pixel groups via the common data line.
  • the plurality of data lines include a first pixel group data line that transmits the image signal to the pixels of the first pixel group and a second pixel group that transmits the image signal to the pixels of the second pixel group.
  • the display device according to (1) or (2) above, including group data lines.
  • the display device according to .
  • the display device according to any one of (1) to (4), further comprising a selection unit.
  • the plurality of second data lines correspond to a plurality of second data lines commonly connected to the pixels of corresponding rows in the plurality of first pixel groups and the plurality of second data lines in the plurality of second pixel groups. and a plurality of second data lines commonly connected to the pixels in a row.
  • the display device according to (5).
  • the display device according to any one of (1) to (6), further comprising an image signal generation unit that generates the image signal and outputs the image signal to the plurality of data lines.
  • the image signal generation section generates and outputs the image signal of the pixel of the first pixel group and the image signal of the pixel of the second pixel group.
  • the display device further comprising: a second image signal generation unit that outputs the image signal as the image signal.

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Abstract

画素アレイ部（１０）は、発光素子及び発光素子を発光させる画素回路を備えて２次元行列状に配置される複数の画素により構成される。データ線（７０）は、画素アレイ部（１０）における列毎に配置されて画素の画像信号を伝達する。第１の画素グループ（１２１）は、隣接する複数の行に配置される画素により構成される。第２の画素グループ（１２２）は、隣接する複数の行に配置される画素により構成されて第１の画素グループ（１２２）に隣接して配置される。第１の画素グループ（１２１）の画素は、データ線（７０）を介して画像信号が列毎に共通に伝達され、第２の画素グループの画素（１２２）は、第１の画素グループ（１２１）に画像信号を伝達するデータ線とは異なるデータ線を介して画像信号が列毎に共通に伝達される。

Description

表示装置
　本開示は、表示装置に関する。
　有機ＥＬ（Electro　Luminescence）による表示素子を備える画素が２次元行列状に配置されて構成される表示装置が使用されている。この有機ＥＬによる表示素子は自発光型の表示素子であり、液晶パネルと比較して高画質かつ応答速度が速い等の利点を有する。このような表示装置として、２次元行列状に配置された画素における２画素行毎に制御信号を伝達する信号線を配置してこれらの２つの行に配置される２画素を１つの画素として駆動する表示パネルが提案されている（例えば、特許文献１参照）。この表示パネルにおいては、この２つの画素にはそれぞれ個別に画像信号が入力されることにより、高い階調の表示を行う。
特開２０１１－１２８４４２号公報
　しかしながら、上記の従来技術では、２行の画素により１行分の画像の表示を行うため、表示装置の構成が複雑になるという問題がある。
　そこで、本開示では、構成を簡略化した表示装置を提案する。
　本開示の表示装置は、画素アレイ部と、複数のデータ線と、第１の画素グループと、第２の画素グループとを有する表示装置である。画素アレイ部は、発光素子及び上記発光素子を発光させる画素回路を備えて２次元行列状に配置される複数の画素により構成される。複数のデータ線は、上記画素アレイ部における列毎に配置されて上記画素の画像信号を伝達する。第１の画素グループは、隣接する複数の上記行に配置される画素により構成される。第２の画素グループは、隣接する複数の上記行に配置される画素により構成されて上記第１の画素グループに隣接して配置される。上記第１の画素グループの上記画素は、上記データ線を介して上記画像信号が上記列毎に共通に伝達され、上記第２の画素グループの上記画素は、上記第１の画素グループに上記画像信号を伝達する上記データ線とは異なる上記データ線を介して上記画像信号が上記列毎に共通に伝達される。
本開示の第１の実施形態に係る表示装置の構成例を示す図である。 本開示の第１の実施形態に係る画素の構成例を示す図である。 本開示の第１の実施形態に係る画素の駆動方法の一例を示す図である。 本開示の第１の実施形態に係る画素アレイ部の構成例を示す図である。 本開示の第１の実施形態に係る表示方法の一例を示す図である。 本開示の第１の実施形態に係る表示方法の一例を示す図である。 本開示の第１の実施形態に係る表示方法の他の例を示す図である。 本開示の第１の実施形態に係る表示方法の他の例を示す図である。 本開示の第２の実施形態に係る画素アレイ部の構成例を示す図である。 本開示の第２の実施形態に係る画素アレイ部の構成例を示す図である。 本開示の第２の実施形態に係る画素アレイ部の構成例を示す図である。 本開示の第２の実施形態に係る表示方法の一例を示す図である。 本開示の第３の実施形態に係る画素の構成例を示す図である。 本開示の第３の実施形態に係る画素アレイ部の構成例を示す図である。 本開示の第４の実施形態に係る水平駆動部の構成例を示す図である。 本開示の実施形態の変形例に係る画素の構成例を示す図である。 本開示の実施形態の変形例に係る画素の構成例を示す図である。 本開示の実施形態の変形例に係る画素の構成例を示す図である。 本開示の実施形態の変形例に係る画素の構成例を示す図である。 本開示の実施形態の変形例に係る画素の構成例を示す図である。 本開示の実施形態の変形例に係る画素の構成例を示す図である。 本開示の実施形態の表示装置に係る水平駆動部の構成例を示す図である。 本開示の実施形態の表示装置に係る水平駆動部の他の構成例を示す図である。 本開示の実施形態の表示装置に係る水平駆動部の他の構成例を示す図である。 本開示の実施形態の表示装置に係る水平駆動部の動作例を示す図である。
　以下に、本開示の実施形態について図面に基づいて詳細に説明する。説明は、以下の順に行う。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
１．第１の実施形態
２．第２の実施形態
３．第３の実施形態
４．第４の実施形態
５．変形例
６．水平駆動部の構成例
　（１．第１の実施形態）
　［表示装置の構成］
　図１は、本開示の第１の実施形態に係る表示装置の構成例を示す図である。同図は、表示装置１の構成例を表すブロック図である。表示装置１は、外部の装置から入力される画像データに基づいて画像を表示する装置である。表示装置１は、画素アレイ部１０と、垂直駆動部２０と、水平駆動部３０とを備える。
　画素アレイ部１０は、複数の画素１００が配置されて構成されたものである。同図の画素アレイ部１０は、複数の画素１００が２次元行列の形状に配列される例を表したものである。ここで、画素１００は、発光素子及び発光素子を発光させる画素回路を備え、入力された画像信号に応じた輝度に発光するものである。この発光素子には、例えば、有機ＥＬ素子を使用することができる。また、画素１００は、赤色光、緑色光及び青色光の波長の光を照射する構成にすることができる。同図の画素１００の「Ｒ」、「Ｇ」及び「Ｂ」は、それぞれの画素１００が照射する光の波長を表したものである。
　それぞれの画素１００には、行信号線６０及びデータ線７０（７０ａ及び７０ｂ）が配線される。行信号線６０は、画素回路の制御信号を伝達する。データ線７０は、画像信号を伝達する。なお、行信号線６０は、２次元行列の形状の行毎に配置され、１行に配置された複数の画素１００に共通に配線される。データ線７０は、２次元行列の形状の列毎に配置され、１列に配置された複数の画素１００に共通に配線される。なお、同図の表示装置１においては、データ線７０は、１列に配置された複数の画素１００における同じ画素グループに含まれる画素１００に共通に配線される。データ線７０及び画素グループについては後述する。
　垂直駆動部２０は、上述の画素１００の制御信号を生成するものである。同図の垂直駆動部２０は、画素アレイ部１０の２次元行列の行毎に制御信号を生成し、行信号線６０を介して順次出力する。
　水平駆動部３０は、画素１００の画像信号を生成し、生成した画像信号を画素１００に対して出力するものである。同図の水平駆動部３０は、データ線７０を介して画素アレイ部１０の列毎に画像信号を出力する。なお、画像信号は、映像信号や輝度信号とも称される。なお、水平駆動部３０は、画像信号生成部の一例である。
　［画素の構成］
　図２は、本開示の第１の実施形態に係る画素の構成例を示す図である。同図は、画素１００の構成例を表す回路図である。画素１００は、発光素子１０１と、駆動トランジスタ１０３と、サンプリングトランジスタ１０２と、発光制御トランジスタ１０４と、スイッチングトランジスタ１０５と、保持容量１０７と、補助容量１０８とを備える。駆動トランジスタ１０３、サンプリングトランジスタ１０２、発光制御トランジスタ１０４及びスイッチングトランジスタ１０５は、ｐチャネルＭＯＳトランジスタを使用することができる。このｐチャネルＭＯＳトランジスタには、バックゲートを有するＭＯＳトランジスタを使用することができる。この場合、バックゲートは、後述する電源線Ｖｃｃｐに接続することができる。なお、ＭＯＳトランジスタは、閾値電圧Ｖｔｈを超えるゲート－ソース間電圧Ｖｇｓをゲートに印加することにより導通させることができる。この導通状態にするゲート－ソース間電圧Ｖｇｓをオン電圧と称する。ｐチャネルＭＯＳトランジスタでは、ゲートに印加されるオン電圧はソースに対して低い電圧となる。
　画素１００には、信号線ＷＳ、信号線ＡＺ、信号線ＤＳ及び信号線Ｄａｔａが配線される。信号線ＷＳ、信号線ＡＺ及び信号線ＤＳは、前述の行信号線６０を構成する。信号線Ｄａｔａは、前述のデータ線７０を構成する。また、画素１００には、電源線Ｖｃｃｐ、電源線Ｖｓｓ及び電源線Ｖｃａｔｈが更に配線される。
　発光素子１０１のカソードは、電源線Ｖｃａｔｈに接続され、アノードは、駆動トランジスタ１０３のドレイン及びスイッチングトランジスタ１０５のドレインに接続される。スイッチングトランジスタ１０５のソースは、電源線Ｖｓｓに接続され、ゲートは信号線ＡＺに接続される。駆動トランジスタ１０３のゲートは、サンプリングトランジスタ１０２のドレイン及び保持容量１０７の一端に接続される。保持容量の他の一端は、駆動トランジスタ１０３のソース、発光制御トランジスタ１０４のドレイン及び補助容量１０８の一端に接続される。補助容量１０８の他の一端は、電源線Ｖｃｃｐに接続される。発光制御トランジスタ１０４のソースは、電源線Ｖｃｃｐに接続され、ゲートは信号線ＤＳに接続される。サンプリングトランジスタ１０２のソースは、信号線Ｄａｔａに接続され、ゲートは信号線ＷＳに接続される。
　なお、画素１００の駆動トランジスタ１０３、サンプリングトランジスタ１０２、発光制御トランジスタ１０４、スイッチングトランジスタ１０５、保持容量１０７及び補助容量１０８により構成される回路は、画素回路を構成する。すなわち、画素１００における発光素子１０１以外の回路は、画素回路を構成する。この画素回路は、発光素子１０１に電流を流すことにより、発光素子１０１を駆動する回路である。
　発光素子１０１には、例えば、有機ＥＬ素子を使用することができる。この発光素子１０１は、流れる電流に応じた輝度の光を照射する。
　駆動トランジスタ１０３は、発光素子１０１に電流を流して駆動するトランジスタである。
　サンプリングトランジスタ１０２は、信号線Ｄａｔａにより伝達される画像信号をサンプリングすることによって駆動トランジスタ１０３のゲートノード（ゲート電極）に書き込む。なお、ここでの「書き込む」という表現は、ゲートノードに対して画像信号電圧を印加し、当該ゲートノードの電位が、当該画像信号電圧に基づく電位に保持されることを示すものとする。サンプリングトランジスタ１０２は、信号線ＷＳにより伝達される制御信号により制御される。
　発光制御トランジスタ１０４は、発光素子１０１の発光及び非発光を制御するトランジスタである。この発光制御トランジスタ１０４は、信号線ＤＳにより伝達される発光制御信号により制御される。
　スイッチングトランジスタ１０５は、発光素子１０１の非発光期間に発光素子１０１が発光しないように制御するトランジスタである。このスイッチングトランジスタ１０５は、信号線ＡＺにより伝達される制御信号により制御される。スイッチングトランジスタ１０５が導通状態になると、発光素子１０１を迂回する経路が形成され、発光素子１０１の発光が停止される。
　保持容量１０７は、サンプリングトランジスタ１０２によるサンプリングによって書き込まれた画像信号電圧Ｖｓｉｇを保持する容量である。駆動トランジスタ１０３は、保持容量１０７の保持電圧に応じた駆動電流を発光素子１０１に流すことによって発光素子１０１を駆動する。
　補助容量１０８は、画像信号電圧Ｖｓｉｇを書き込んだときに駆動トランジスタ１０３のソース電圧が変動するのを抑制する。また、補助容量１０８は、駆動トランジスタ１０３のゲート－ソース間電圧Ｖｇｓを駆動トランジスタ１０３の閾値電圧Ｖｔｈにする作用を有する。
　［駆動方法］
　図３は、本開示の第１の実施形態に係る画素の駆動方法の一例を示す図である。同図は、画素１００における発光素子１０１の駆動方法の一例を表すタイミング図である。同図の「ＤＳ」、「ＷＳ」及び「ＡＺ」は、それぞれ信号線ＤＳ、信号線ＷＳ及び信号線ＡＺにより伝達される制御信号を表す、これらの２値化された制御信号の値「０」の部分が前述のオン電圧を表す。一方、値「１」の部分はオフ電圧を表す。また、同図の「Ｄａｔａ」は、信号線Ｄａｔａにより伝達される画像信号電圧Ｖｓｉｇ及び基準電圧Ｖｏｆｓを表す。同図の「Ｖｓｉｇ」及び「Ｖｏｆｓ」は、画像信号電圧Ｖｓｉｇ及び基準電圧Ｖｏｆｓが印加される部分を表す。同図の「Ｖｓ」及び「Ｖｇ」は、駆動トランジスタ１０３のソース電圧及びゲート電圧Ｖｇを表す。
　初期状態において、信号線ＤＳにオン電圧が印加されて発光制御トランジスタ１０４が導通状態になる。一方、信号線ＷＳ及び信号線ＡＺにオフ電圧が印加される。信号線Ｄａｔａには基準電圧Ｖｏｆｓが印加される。
　Ｔ１１において、信号線ＡＺにオン電圧が印加され、スイッチングトランジスタ１０５が導通状態になる。これにより、駆動トランジスタ１０３に流れる電流は、スイッチングトランジスタ１０５を介して電源線Ｖｓｓに流れ込むことになる。
　Ｔ１２において、信号線ＷＳにオン電圧が印加され、サンプリングトランジスタ１０２が導通状態になる。このとき、発光制御トランジスタ１０４が導通状態にあることで、駆動トランジスタ１０３のソースノードには電源電圧Ｖｃｃｐが印加された状態となる。サンプリングトランジスタ１０２を介して、基準電圧Ｖｏｆｓが駆動トランジスタ１０３のゲートノードに書き込まれる。
　Ｔ１３において、信号線ＷＳへのオン電圧の印加が停止されてサンプリングトランジスタ１０２が非導通の状態になる。これにより、基準電圧Ｖｏｆｓの書込みが終了する。なお、基準電圧Ｖｏｆｓの書き込みにより駆動トランジスタ１０３に電流が流れる。この電流は、スイッチングトランジスタ１０５を介して電源線Ｖｓｓに流れ込む。このため、発光素子１０１は非発光となる。
　Ｔ１４において、信号線ＤＳへのオン電圧の印加が停止されて発光制御トランジスタＴｒ３が非導通状態になる。これにより、駆動トランジスタ１０３のソースノードがフローティング状態になる。すなわち、駆動トランジスタ１０３のゲートノードに基準電圧Ｖｏｆｓを書き込んだ後、駆動トランジスタ１０３のゲートノード、次いでソースノードの順にフローティング状態になる。また、信号線Ｄａｔａに画像信号電圧Ｖｓｉｇが印加される。
　そして、駆動トランジスタ１０３のゲートノード及びソースノードが共にフローティング状態になることで自己放電動作が行われる。自己放電動作での各ノードの電位の放電は、駆動トランジスタ１０３、スイッチングトランジスタ１０５、電流排出先ノードＶｉｎｉの経路を通して行なわれる。そして、自己放電動作によって駆動トランジスタ１０３のソース電圧Ｖｓ及びゲート電圧Ｖｇがともに徐々に低下していく。自己放電動作では、基本的に、駆動トランジスタ１０３のソース電圧Ｖｓ及びゲート電圧Ｖｇは、ゲート－ソース間電圧Ｖｇｓを維持しつつ低下していく。
　Ｔ１６において、信号線ＷＳにオン電圧が印加されてサンプリングトランジスタ１０２が導通状態になる。これにより、駆動トランジスタ１０３のソースノードをフローティング状態にしたまま、サンプリングトランジスタ１０２によるサンプリングによって信号電圧Ｖｓｉｇ＝Ｖｃｃｐの書込みが行われる。なお、電位Ｖｃｃｐは、電源電圧Ｖｃｃの電位を示している。
　Ｔ１７において、画像信号電圧Ｖｓｉｇの書込み動作が完了する。これにより、駆動トランジスタ１０３のソース電圧Ｖｓは、電源電圧Ｖｃｃｐに固定された状態（非フローティング状態）となる。このとき、駆動トランジスタ１０３のゲート電圧Ｖｇは、ブートストラップ動作によって上昇する。
　Ｔ１８において、信号線ＤＳにオン電圧が印加されて発光制御トランジスタ１０４が導通状態になる。発光制御トランジスタ１０４のゲート電圧Ｖｇが低下し、駆動トランジスタ１０３のゲート電圧Ｖｇがソース電圧Ｖｓより低くなる。
　Ｔ１９において、信号線ＡＺへのオン電圧の印加が停止されてスイッチングトランジスタ１０５が非導通状態になる。これにより、発光素子１０１に駆動電流が流れて発光を開始する。その後、Ｔ２０において信号線Ｄａｔａへの画像信号電圧Ｖｓｉｇの印加が停止される。
　［画素アレイ部の構成］
　図４は、本開示の第１の実施形態に係る画素アレイ部の構成例を示す図である。同図は、画素アレイ部１０の構成例を表す図である。同図において、行信号線６０の記載を省略している。なお、同図には水平駆動部３１及び３２を記載した。水平駆動部３１は、同図における画素アレイ部１０の上側に配置されて後述する第１の画素グループ１２１に配置される画素１００の画像信号を生成するものである。また、水平駆動部３２は、水平駆動部３１に対して画素アレイ部１０の反対側に配置されて後述する第２の画素グループ１２２に配置される画素１００の画像信号を生成するものである。また、画素アレイ部１０の画素１００は、第１の画素グループ１２１及び第２の画素グループ１２２の何れかに配置される。なお、水平駆動部３１は、第１の画像信号生成部の一例である。水平駆動部３２は、第２の画像信号生成部の一例である。
　第１の画素グループ１２１は、画素アレイ部１０の複数の行に配置される画素１００により構成されるものである。同図の第１の画素グループ１２１の画素１００は、データ線７０ａを介して画像信号が伝達される。同図のデータ線７０ａは、水平駆動部３１に接続され、水平駆動部３１により生成された画像信号を伝達する。
　第２の画素グループ１２２は、第１の画素グループ１２１に隣接する複数の行に配置される画素１００により構成されるものである。同図の第２の画素グループ１２２の画素１００は、データ線７０ａとは異なるデータ線７０ｂを介して画像信号が伝達される。同図のデータ線７０ｂは、水平駆動部３２に接続され、水平駆動部３２により生成された画像信号を伝達する。
　同図の第１の画素グループ１２１及び第２の画素グループ１２２は、それぞれ画素アレイ部１０における２行に配置される画素１００により構成される例を表したものである。また、同図の第１の画素グループ１２１及び第２の画素グループ１２２は、画素アレイ部１０の隣接する複数の行に配置される画素１００により構成される例を表したものである。
　また、同図の画素アレイ部１０は、第１の画素グループ１２１及び第２の画素グループ１２２が交互に配置される例を表したものである。データ線７０ａは複数の第１の画素グループ１２１の画素１００に共通に接続され、データ線７０ｂは複数の第２の画素グループ１２２の画素１００に共通に接続される。
　［画像表示例］
　図５Ａは、本開示の第１の実施形態に係る表示方法の一例を示す図である。同図は、表示装置１における画像の表示方法の一例を表す図であり、フレームの構成を表す図である。ここでフレームとは、画素アレイ部１０により表示される画像の単位を表す。同図のフレーム３００は、複数の行毎の画像により構成される。同図の長方形が行毎の画像を表す。また、同図の長方形に付された数字は、表示装置１に入力された画像データの行番号を表す。また、同図の「１行目」等の記載は、画素アレイ部１０における行に対応する。同図のフレーム３００は、入力された画像データと画素アレイ部１０の画素１００に表示される画像とが行単位において一致する例を表したものである。このような表示方法は線順次方式と称される。
　図５Ｂは、本開示の第１の実施形態に係る表示方法の一例を示す図である。同図は、表示装置１における画像の表示方法の一例を表す図であり、画像信号や駆動信号を表すタイミング図である。同図を用いて図５Ａのフレーム３００の表示の手順を説明する。
　同図において、「水平同期信号」は、１行分の画像の区切りを示す信号である水平同期信号の波形を表す。この時系列の水平同期信号の期間を「Ｈ１」等の記載により識別する。「水平駆動部３１」及び「水平駆動部３２」は、それぞれ水平駆動部３１及び水平駆動部３２から出力される画像信号を表す。「水平駆動部３１」及び「水平駆動部３２」における矩形の領域が画像信号を表す。この矩形に付された数字は画像データの行番号を表す。「ＷＳ」は、信号線ＷＳの制御信号の波形を表す。なお、括弧内の数字は、画素アレイ部１０の行番号を表す。「Ｄａｔａ」は、信号線Ｄａｔａを介して画素１００の画素回路に取り込まれる画像信号を表す。「Ｄａｔａ」における矩形の領域が画像信号を表す。この矩形に付された数字は画像データの行番号を表す。また、括弧内の数字は、画素アレイ部１０の行番号を表す。なお、信号線ＷＳ以外の制御信号の記載は省略している。
　まず、Ｈ１及びＨ２の期間において、水平駆動部３１から画像データの１行目の画像信号が出力される。この画像信号は、データ線７０ａを介して画素アレイ部１０の１行目の画素１００に伝達される。この画像信号は、Ｈ２の期間に駆動トランジスタ１０３に書き込まれる。
　次に、Ｈ３及びＨ４の期間において、水平駆動部３１から画像データの２行目の画像信号が出力され、水平駆動部３２から画像データの３行目の画像信号が出力される。これらの画像信号は、それぞれデータ線７０ａ及び７０ｂを介して画素アレイ部１０の２行目の画素１００及び３行目の画素１００に伝達される。これらの画像信号は、Ｈ４の期間に駆動トランジスタ１０３にそれぞれ書き込まれる。
　次に、Ｈ５及びＨ６の期間において、水平駆動部３１から画像データの５行目の画像信号が出力され、水平駆動部３２から画像データの４行目の画像信号が出力される。これらの画像信号は、それぞれデータ線７０ａ及び７０ｂを介して画素アレイ部１０の５行目の画素１００及び４行目の画素１００に伝達される。これらの画像信号は、Ｈ６の期間に駆動トランジスタ１０３にそれぞれ書き込まれる。
　次に、Ｈ７及びＨ８の期間において、水平駆動部３１から画像データの６行目の画像信号が出力され、水平駆動部３２から画像データの７行目の画像信号が出力される。これらの画像信号は、それぞれデータ線７０ａ及び７０ｂを介して画素アレイ部１０の６行目の画素１００及び７行目の画素１００に伝達される。これらの画像信号は、Ｈ８の期間に駆動トランジスタ１０３にそれぞれ書き込まれる。
　以下、同様の手順により、画像信号が水平駆動部３１及び３２から出力されて画素１００に伝達される。これにより、図５Ａに表したフレーム３００を表示することができる。
　［画像表示の他の例］
　図６Ａは、本開示の第１の実施形態に係る表示方法の他の例を示す図である。同図は、図５Ａと同様に、表示装置１における画像の表示方法の一例を表す図である。図６Ａの表示方法は、フレーム３００が２つのサブフレームに分解される点で、図５Ａの表示方法と異なる。
　同図に表した方法では、フレーム３００をサブフレーム３１０及びサブフレーム３２０に分解する。サブフレーム３１０は、フレーム３００の奇数行目の画像がそれぞれ２行に配置される。具体的には、フレーム３００の１行目の画像がサブフレーム３１０の１行目及び２行目に配置され、フレーム３００の３行目の画像がサブフレーム３１０の３行目及び４行目に配置される。また、サブフレーム３２０は、フレーム３００の偶数行目の画像データがそれぞれ２行に配置される。具体的には、フレーム３００の２行目の画像がサブフレーム３２０の１行目及び２行目に配置され、フレーム３００の４行目の画像がサブフレーム３２０の３行目及び４行目に配置される。これら、サブフレーム３１０及び３２０を交互に表示装置１に表示させることにより、入力された画像データの表示を行うことができる。
　人物により視認されるフレームであるフレーム平均３３０は、サブフレーム３１０及び３２０の同一行に配置される画像の平均により構成される画像となる。同図の方式は、図５Ａの線順次方式と比較して、解像度が半減する一方、動画の表示に応答速度を向上させることができる表示方式である。
　図６Ｂは、本開示の第１の実施形態に係る表示方法の他の例を示す図である。同図は、図５Ｂと同様に、表示装置１における画像の表示方法の一例を表す図であり、画像信号や駆動信号を表すタイミング図である。なお、同図においては、信号線ＷＳの波形の記載を更に省略している。同図を用いて図６Ａのサブフレーム３１０の表示の手順を説明する。
　まず、Ｈ１及びＨ２の期間において、水平駆動部３１から画像データの１行目の画像信号が出力される。この画像信号は、データ線７０ａを介して画素アレイ部１０の１行目及び２行目の画素１００に伝達される。この画像信号は、Ｈ２の期間に駆動トランジスタ１０３に書き込まれる。
　次に、Ｈ２及びＨ３の期間において、水平駆動部３２から画像データの３行目の画像信号が出力される。この画像信号は、データ線７０ｂを介して画素アレイ部１０の３行目及び４行目の画素１００に伝達される。この画像信号は、Ｈ３の期間に駆動トランジスタ１０３に書き込まれる。
　次に、Ｈ３及びＨ４の期間において、水平駆動部３１から画像データの５行目の画像信号が出力される。この画像信号は、データ線７０ａを介して画素アレイ部１０の５行目及び６行目の画素１００に伝達される。この画像信号は、Ｈ２の期間に駆動トランジスタ１０３に書き込まれる。
　次に、Ｈ４及びＨ５の期間において、水平駆動部３２から画像データの７行目の画像信号が出力される。この画像信号は、データ線７０ｂを介して画素アレイ部１０の３行目及び４行目の画素１００に伝達される。この画像信号は、Ｈ３の期間に駆動トランジスタ１０３に書き込まれる。
　以下、同様の手順により、画像信号が水平駆動部３１及び３２から出力されて画素１００に伝達される。これにより、図６Ａに表したサブフレーム３１０を表示することができる。
　また、サブフレーム３２０においても、画像データの偶数行目の画像信号を水平駆動部３１及び３２から交互に出力させて、図６Ｂと同様の手順により、生成することができる。このサブフレーム３１０及びサブフレーム３２０を交互に生成して表示を行うことにより、図６Ａに表した表示を行うことができる。
　図４に表したように、本開示の第１の実施形態の表示装置１は、画素アレイ部１０の画素１００を第１の画素グループ１２１及び第２の画素グループ１２２に分けて配置し、それぞれの画素グループ毎に画像信号を伝達する。このため、同一の画素グループに配置される複数の行の画素１００に同時に画像信号を伝達することができる。また、本開示の第１の実施形態の表示装置１は、第１の画素グループ１２１及び第２の画素グループ１２２に対して個別にデータ線７０ａ及び７０ｂを配置して画像信号を伝達する。このため、第１の画素グループ１２１及び第２の画素グループ１２２への画像信号の伝達を同時に行うことができる。これらにより、図６Ａに表した表示方法において画像信号の伝達を高速に行うことができ、フレームレートを向上させることができる。
　このように、本開示の第１の実施形態の表示装置１は、画素アレイ部１０の１行の画素１００により１行分の画像の表示を行う。このため、表示装置１の構成を簡略化することができる。また、本開示の第１の実施形態の表示装置１は、画素アレイ部１０の画素１００を第１の画素グループ１２１及び第２の画素グループ１２２に分けて配置するとともに、データ線７０ａ及び７０ｂを配置してそれぞれの画素グループ毎に画像信号を個別に伝達する。このため、線順次方式の他に画像データの奇数行目の画像からなるサブフレーム３１０と画像データの偶数行目の画像からなるサブフレーム３２０とを交互に繰り返す表示方式を適用することができる。このサブフレーム３１０とサブフレーム３２０とを交互に繰り返す表示方式において高速に画像信号を画素１００に伝達することができる。
　（２．第２の実施形態）
　上述の第１の実施形態の表示装置１は、データ線７０ａ及び７０ｂが第１の画素グループ１２１の画素１００及び第２の画素グループ１２２の画素１００にそれぞれ接続されていた。これに対し、本開示の第２の実施形態の表示装置１は、画像信号を伝達する信号線を選択して画像信号を第１の画素グループ１２１の画素１００及び第２の画素グループ１２２の画素１００に伝達する点で、上述の第１の実施形態と異なる。
　［画素アレイ部の構成］
　図７は、本開示の第２の実施形態に係る画素アレイ部の構成例を示す図である。同図は、図４と同様に、画素アレイ部１０の構成例を表す図である。同図の画素アレイ部１０は、第２のデータ線７１乃至７４並びにスイッチ素子２０１乃至２０４及び２１１乃至２１４を更に備える点で、図４の画素アレイ部１０と異なる。
　第２のデータ線７１乃至７４は、第１の画素グループ１２１及び第２の画素グループ１２２の２つの画素グループの各行にそれぞれ接続されるデータ線である。同図の画素アレイ部１０においては、第２のデータ線７１が１行目の画素１００に接続され、第２のデータ線７２が２行目の画素１００に接続され、第２のデータ線７３が３行目の画素１００に接続され、第２のデータ線７４が４行目の画素１００に接続される。以下、第１の画素グループ１２１及び第２の画素グループ１２２の行数（同図においては４行）毎に周期的に第２のデータ線７１乃至７４が画素１００に接続される。
　第２のデータ線７１乃至７４の両端には、スイッチ素子２０１乃至２０４とスイッチ素子２１１乃至２１４が配置される。これらのスイッチ素子は、例えば、ＭＯＳトランジスタにより構成することができる。スイッチ素子２０１は、データ線７０ａ及び第２のデータ線７１の間に接続され、スイッチ素子２０２は、データ線７０ａ及び第２のデータ線７２の間に接続される。スイッチ素子２０３は、データ線７０ａ及び第２のデータ線７３の間に接続され、スイッチ素子２０４は、データ線７０ａ及び第２のデータ線７４の間に接続される。また、スイッチ素子２１１は、データ線７０ｂ及び第２のデータ線７１の間に接続され、スイッチ素子２１２は、データ線７０ｂ及び第２のデータ線７２の間に接続される。スイッチ素子２１３は、データ線７０ｂ及び第２のデータ線７３の間に接続され、スイッチ素子２１４は、データ線７０ｂ及び第２のデータ線７４の間に接続される。
　スイッチ素子２０１乃至２０４の導通及び非導通を切り替えることにより、第２のデータ線７１乃至７４のうちの何れかを選択してデータ線７０ａに接続することができる。また、スイッチ素子２１１乃至２１４の導通及び非導通を切り替えることにより、第２のデータ線７１乃至７４のうちの何れかを選択してデータ線７０ｂに接続することができる。以下、スイッチ素子２０１乃至２０４を第２のデータ線選択部２００と称する。また、スイッチ素子２１１乃至２１４を第２のデータ線選択部２１０と称する。第２のデータ線選択部２００及び２１０における第２のデータ線の選択を変更することにより、第１の画素グループ１２１及び第２の画素グループ１２２の配置を切り替えることができる。これを図８及び図９を用いて説明する。
　図８は、本開示の第２の実施形態に係る画素アレイ部の構成例を示す図である。同図は、画素アレイ部１０における第２のデータ線選択部２００及び２１０の選択状態の一例を説明する図である。同図の画素アレイ部１０において、第１の画素グループ１２１に含まれる画素１００として、第２のデータ線７１及び７２に接続される画素１００を想定する。また、第２の画素グループ１２２に含まれる画素１００として、第２のデータ線７３及び７４に接続される画素１００を想定する。
　この場合、第２のデータ線選択部２００のスイッチ素子２０１及び２０２を導通状態にして、スイッチ素子２０３及び２０４を非導通の状態にする。また、第２のデータ線選択部２１０のスイッチ素子２１３及び２１４を導通状態にして、スイッチ素子２１１及び２１２を非導通の状態にする。これにより、画素アレイ部１０の１行目及び２行目の画素１００を第１の画素グループ１２１に配置し、画素アレイ部１０の３行目及び４行目の画素１００を第２の画素グループ１２２に配置することができる。
　図９は、本開示の第２の実施形態に係る画素アレイ部の構成例を示す図である。同図は、画素アレイ部１０における第２のデータ線選択部２００及び２１０の選択状態の他の例を説明する図である。同図の画素アレイ部１０において、第１の画素グループ１２１に含まれる画素１００として、第２のデータ線７１及び７４に接続される画素１００を想定する。また、第２の画素グループ１２２に含まれる画素１００として、第２のデータ線７２及び７３に接続される画素１００を想定する。
　この場合、第２のデータ線選択部２００のスイッチ素子２０１及び２０４を導通状態にして、スイッチ素子２０２及び２０３を非導通の状態にする。また、第２のデータ線選択部２１０のスイッチ素子２１２及び２１３を導通状態にして、スイッチ素子２１１及び２１４を非導通の状態にする。これにより、画素アレイ部１０の１行目及び４行目の画素１００を第１の画素グループ１２１に配置し、画素アレイ部１０の２行目及び３行目の画素１００を第２の画素グループ１２２に配置することができる。
　図８及び９の画素アレイ部１０において、図６Ａにて説明したサブフレーム３１０とサブフレーム３２０とを交互に繰り返す表示方式を適用することができる。
　このように第２のデータ線選択部２００及び２１０における第２のデータ線７１乃至７４の選択を変更することにより、第１の画素グループ１２１及び第２の画素グループ１２２の配置を変更することができる。
　また、図８の第２のデータ線選択部２００及び２１０における第２のデータ線の選択と図９の第２のデータ線選択部２００及び２１０における第２のデータ線の選択とを交互に繰り返す表示方法を使用することもできる。この場合の表示方法について図１０を用いて説明する。
　［画像表示例］
　図１０は、本開示の第２の実施形態に係る表示方法の一例を示す図である。同図は、図５Ａと同様に、表示装置１における画像の表示方法の一例を表す図である。図１０の表示方法は、サブフレーム３２０を構成する偶数行目の画像の配置位置１行ずれる点で、図６Ａの表示方法と異なる。
　同図のサブフレーム３１０は、図８に表した第２のデータ線選択部２００及び２１０における第２のデータ線の選択を採用することにより表示することができる。また、同図のサブフレーム３２０は、図９に表した第２のデータ線選択部２００及び２１０における第２のデータ線の選択を採用することにより表示することができる。この場合、サブフレーム３２０は、１行目に奇数行目の画像が配置される他は、偶数行目の画像により構成される。
　フレーム平均３３０は、１行目を除いて組み合わせが異なる行の平均となる。図６Ａに表した表示方法と比較して、高い解像度の画像を得ることができる。
　なお、図５Ａにおいて説明した線順次方式を適用する際には、第２のデータ線選択部２００のスイッチ素子２０１及び２０３を導通状態にして、スイッチ素子２０２及び２０４を非導通の状態にする。また、第２のデータ線選択部２１０のスイッチ素子２１２及び２１４を導通状態にして、スイッチ素子２１１及び２１３を非導通の状態にする。
　これ以外の表示装置１の構成は本開示の第１の実施形態における表示装置１の構成と同様であるため、説明を省略する。
　このように、本開示の第２の実施形態の表示装置１は、第２のデータ線選択部２００及び２１０を配置して第１の画素グループ１２１及び第２の画素グループ１２２の画素１００に接続される第２のデータ線７１乃至７４を選択する。これにより、画素アレイ部１０において線順次方式、サブフレーム３１０とサブフレーム３２０とを交互に繰り返す表示方式を適用することができる。また、サブフレーム３１０とサブフレーム３２０とにおいて第１の画素グループ１２１及び第２の画素グループ１２２に配置される行を切り替える表示方式を適用することもできる。これにより、表示装置１の利便性を向上させることができる。
　（３．第３の実施形態）
　上述の第２の実施形態の表示装置１は、第２のデータ線選択部２００及び２１０を配置していた。これに対し、本開示の第３の実施形態の表示装置１は、画素１００毎にデータ線を選択する選択部（画素入力信号選択部）を備える点で、上述の第２の実施形態と異なる。
　［画素の構成］
　図１１は、本開示の第３の実施形態に係る画素の構成例を示す図である。同図は、図２と同様に、画素１００の構成例を表す回路図である。同図の画素１００は、サンプリングトランジスタ１０６が更に配置される点で、図２の画素１００と異なる。サンプリングトランジスタ１０６は、ｐチャネルＭＯＳトランジスタにより構成することができる。また、同図の画素１００には、信号線Ｄａｔａ１及び信号線Ｄａｔａ２が配線される。信号線Ｄａｔａ１はデータ線７０ａに接続され、信号線Ｄａｔａ２はデータ線７０ｂに接続される。サンプリングトランジスタ１０６のドレインは、サンプリングトランジスタ１０２のドレインに接続される。サンプリングトランジスタ１０６のソースは、信号線Ｄａｔａ２に接続される。サンプリングトランジスタ１０６のゲートは、信号線ＷＳ２に接続される。なお、サンプリングトランジスタ１０２のソースは、信号線Ｄａｔａ１に接続され、ゲートは信号線ＷＳ１に接続される。これ以外の回路の結線は図２の回路と同様であるため、説明を省略する。
　信号線ＷＳ１及びＷＳ２の何れかに制御信号を印加することにより、画像信号のサンプリングを行わせるサンプリングトランジスタ１０２及び１０６を選択することができる。サンプリングトランジスタ１０２を選択する場合には、データ線７０ａにより伝達される画像信号がサンプリングされて駆動トランジスタ１０３に書き込まれる。この場合の画素１００は、第１の画素グループ１２１に含まれることとなる。一方、サンプリングトランジスタ１０６を選択する場合には、データ線７０ｂにより伝達される画像信号がサンプリングされて駆動トランジスタ１０３に書き込まれる。この場合の画素１００は、第２の画素グループ１２２に含まれることとなる。なお、サンプリングトランジスタ１０２及び１０６は、画素入力信号選択部の一例である。同図のデータ線７０ａは、第１の画素グループデータ線の一例である。同図のデータ線７０ｂは、第２の画素グループデータ線の一例である。
　［画素アレイ部の構成］
　図１２は、本開示の第３の実施形態に係る画素アレイ部の構成例を示す図である。同図は、図４と同様に、画素アレイ部１０の構成例を表す図である。同図の画素アレイ部１０は、図１１の画素１００が配置される点で、図４の画素アレイ部１０と異なる。
　同図の画素１００には、サンプリングトランジスタ１０２及び１０６を簡略化して記載した。同図に表したように、サンプリングの際にサンプリングトランジスタ１０２を導通させる１行目及び２行目の画素１００は、水平駆動部３１からデータ線７０ａを介して画像信号が伝達される。これら１行目及び２行目の画素１００は、第１の画素グループ１２１に含まれることとなる。また、サンプリングの際にサンプリングトランジスタ１０６を導通させる３行目及び４行目の画素１００は、水平駆動部３２からデータ線７０ｂを介して画像信号が伝達される。これら３行目及び４行目の画素１００は、第２の画素グループ１２２に含まれることとなる。
　このように、同図の画素１００は、サンプリングトランジスタ１０２及び１０６の導通及び非導通の状態を切り替えることにより、データ線７０ａ及びデータ線７０ｂの何れかを選択することができる。これにより、第１の画素グループ１２１の画像信号及び第２の画素グループ１２２の画像信号の何れかを選択することができる。
　これ以外の表示装置１の構成は本開示の第１の実施形態における表示装置１の構成と同様であるため、説明を省略する。
　このように、本開示の第３の実施形態の表示装置１は、画素１００にデータ線７０ａ及び７０ｂの選択を行うことができる。表示装置１の利便性を向上させることができる。
　（４．第４の実施形態）
　上述の第１の実施形態の表示装置１は、水平駆動部３１及び３２が画素アレイ部１０のそれぞれ異なる側に配置されていた。これに対し、本開示の第４の実施形態の表示装置１は、水平駆動部３１及び３２が画素アレイ部１０の同じ側に配置される点で、上述の第１の実施形態と異なる。
　［水平駆動部の構成］
　図１３は、本開示の第４の実施形態に係る水平駆動部の構成例を示す図である。同図は、水平駆動部３１及び３２の配置例を表す図である。同図の水平駆動部３１及び３２は画素アレイ部１０の同じ側に配置される点で、図４の水平駆動部３１及び３２と異なる。
　これ以外の表示装置１の構成は本開示の第１の実施形態における表示装置１の構成と同様であるため、説明を省略する。
　（５．変形例）
　上述の第１の実施形態の表示装置１は、４つのトランジスタを使用する画素１００を使用していたが、他の構成の画素１００を適用することもできる。
　［画素の構成］
　図１４乃至１９は、本開示の実施形態の変形例に係る画素の構成例を示す図である。図１４の画素１００は、図２の画素１００における発光制御トランジスタ１０４、スイッチングトランジスタ１０５及び補助容量１０８を省略する場合の例を表したものである。また、同図のサンプリングトランジスタ１０２及び駆動トランジスタ１０３は、ｎチャネルＭＯＳトランジスタにより構成される。
　図１５の画素１００は、図２の画素１００のｐチャネルＭＯＳトランジスタをｎチャネルＭＯＳトランジスタに変更する例である。なお、同図の画素１００においては、補助容量１０８を省略することができる。
　図１６の画素１００は、ｎチャネルＭＯＳトランジスタによるサンプリングトランジスタ１０２にｐチャネルＭＯＳトランジスタによるサンプリングトランジスタ４０１が並列に接続される場合の例を表したものである。
　図１７の画素１００は、２つのスイッチングトランジスタを使用する場合の例を表したものである。
　図１８の画素１００は、２つのスイッチングトランジスタ及び２つのサンプリングトランジスタを使用する場合の例を表したものである。
　図１９の画素１００は、駆動トランジスタ１０３のゲート－ドレイン間に配置されたＭＯＳトランジスタ４０７及び４０８、発光制御トランジスタ４０９並びにスイッチングトランジスタ１０５により保持容量１０７に電圧を印加する場合の例を表したものである。
　このように、表示装置１には、各種の画素１００（画素回路）を適用することができる。
　（６．水平駆動部の構成例）
　上述の第１の実施形態の表示装置１に適用可能な水平駆動部３１の構成について説明する。
　［水平駆動部の構成］
　図２０は、本開示の実施形態の表示装置に係る水平駆動部の構成例を示す図である。同図は、図４において説明した水平駆動部３１の構成例を表すブロック図である。水平駆動部３１は、上位の装置から入力された画像データに基づいて、画像信号を生成し、画素アレイ部１０に出力する。図５Ｂにおいて説明したように、水平駆動部３１は、１行分の画像信号を順次出力する。上位の装置から入力される画像データは、デジタルの画像信号により構成される。水平駆動部３１は、このデジタルの画像信号をアナログの画像信号に変換して出力する。同図の水平駆動部３１は、ＤＡＣ３９と、増幅回路３８とを列毎に備える。
　ＤＡＣ３９は、デジタルアナログ変換を行うものである。同図のＤＡＣ３９は、デジタルの画像信号をアナログの画像信号に変換し、増幅回路３８に出力する。
　増幅回路３８は、ＤＡＣ３９から出力されたアナログの画像信号を増幅する回路である。同図の増幅回路３８は、ボルテージフォロワ回路に構成され、アナログの画像信号を電流増幅する。増幅回路３８は、増幅したアナログの画像信号をデータ線７０ａに出力する。なお、水平駆動部３２も水平駆動部３１と同様の構成を採ることができる。
　［水平駆動部の他の構成］
　図２１は、本開示の実施形態の表示装置に係る水平駆動部の他の構成例を示す図である。同図は、水平駆動部３１及び３２の構成例を表す図である。また、同図には、ランプ信号生成回路３４及び増幅回路３５ａ及び３５ｂを更に記載した。
　ランプ信号生成回路３４は、ランプ信号を生成する回路である。このランプ信号生成回路３４は、生成したランプ信号を増幅回路３５ａ及び増幅回路３８ｂに出力する。
　増幅回路３５ａ及び３５ｂは、バッファアンプに相当し、入力されたランプ信号をそれぞれ水平駆動部３１及び３２に出力する。
　水平駆動部３１及び３２は、それぞれＰＷＭ３７とスイッチ素子３６とを列毎に備える。
　ＰＷＭ３７は、デジタルの画像信号からＰＷＭ（Pulse　width　modulation）信号を生成するものである。このＰＷＭ信号は、一定周期のパルス信号であり、デジタルの画像信号に応じたパルス幅を持った信号である。ＰＷＭ信号は、デジタルの画像信号に応じたデューティのパルス信号となる。
　スイッチ素子３６は、ＰＷＭ３７から出力されるＰＷＭ信号に基づいて増幅回路３５ａの出力信号線とデータ線７０（データ線７０ａ）との間を開閉するものである。このスイッチ素子３６は、ＰＷＭ信号のパルスが印加される期間に増幅回路３５ａから入力されたランプ信号をデータ線７０ａに出力する。スイッチ素子３６には、例えば、ＭＯＳトランジスタを使用することができる。
　同図に表した水平駆動部３１及び３２は、図４に表したように、画素アレイ部１０の上下に分離して配置される水平駆動部３１及び３２に適用することができる。
　図２２は、本開示の実施形態の表示装置に係る水平駆動部の他の構成例を示す図である。同図は、図２１と同様に、水平駆動部３１及び３２の構成例を表す図である。同図の回路は、１つの増幅回路３５を備える点で、図２１の回路と異なる。同図の増幅回路３５は、増幅したランプ信号を水平駆動部３１及び３２に供給する。
　同図に表した水平駆動部３１及び３２は、図１３に表したように、画素アレイ部１０の片側の辺に配置される水平駆動部３１及び３２に適用することができる。
　［水平駆動部の動作］
　図２３は、本開示の実施形態の表示装置に係る水平駆動部の動作例を示す図である。同図は、図２１及び２２の水平駆動部３１及び３２の動作例を表したタイミング図である。同図の「ランプ信号」は、ランプ信号生成回路３４から出力されるランプ信号の波形を表す。「ＰＷＭ３１」及び「ＰＷＭ３２」は、それぞれ水平駆動部３１のＰＷＭ信号及び水平駆動部３２のＰＷＭ信号を表す。これら以外は、図５Ｂと共通の標記を使用する。
　ランプ信号生成回路３４は、ランプ状に電圧が低下するランプ信号を２つの水平同期信号の周期において繰り返し出力する。水平駆動部３１及び水平駆動部３２のそれぞれのＰＷＭ３７は、ランプ信号と同期してＰＷＭ信号をそれぞれ出力する。これらのＰＷＭ信号は、「ＰＷＭ３１」及び「ＰＷＭ３２」の波形に表したように、それぞれのアナログの画像信号に応じたパルス幅（同図の値「１」の期間）の信号となる。これらＰＷＭ信号の値「１」の期間にスイッチ素子３６が導通し、ランプ信号がデータ線７０に出力される。このデータ線７０に出力されるランプ信号が画素１００に入力される画像信号となる。ＰＷＭ信号のパルス幅が広いほど、低い電圧のランプ信号が画像信号として出力される。
　同図に表したように、水平駆動部３１及び水平駆動部３２のそれぞれのＰＷＭ３７は、個別にＰＷＭ信号を出力してスイッチ素子３６を制御し、それぞれの画像信号を出力する。これにより、水平駆動部３１及び水平駆動部３２において共通のランプ信号を使用することができ、ランプ信号生成回路３４を水平駆動部３１及び水平駆動部３２において共用することができる。
　なお、図２０－２２等の複数のデータ線７０は、同一の配線層に配置することが望ましく、並進対称又は点対称に配置することが望ましい。寄生容量及び寄生抵抗のばらつきを低減し、画質の低下を防ぐためである。
　なお、図１に表した水平駆動部３０や垂直駆動部２０は、専用のハードウェアにより構成することができる。また、水平駆動部３０や垂直駆動部２０は、ファームウェアを搭載したマイコン等により構成することもできる。この場合、水平駆動部３０や垂直駆動部２０の機能は、ファームウェアにより実行される。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　発光素子及び前記発光素子を発光させる画素回路を備えて２次元行列状に配置される複数の画素により構成される画素アレイ部と、
　前記画素アレイ部における列毎に配置されて前記画素の画像信号を伝達する複数のデータ線と、
　隣接する複数の前記行に配置される画素により構成される第１の画素グループと、
　隣接する複数の前記行に配置される画素により構成されて前記第１の画素グループに隣接して配置される第２の画素グループと、
を有し、
　前記第１の画素グループの前記画素は、前記データ線を介して前記画像信号が前記列毎に共通に伝達され、
　前記第２の画素グループの前記画素は、前記第１の画素グループに前記画像信号を伝達する前記データ線とは異なる前記データ線を介して前記画像信号が前記列毎に共通に伝達される
　表示装置。
（２）
　前記画素アレイ部は、複数の前記第１の画素グループ及び複数の前記第２の画素グループが交互に配置され、
　前記複数の第１の画素グループの前記画素は、共通の前記データ線を介して前記画像信号が伝達され、
　前記複数の第２の画素グループの前記画素は、共通の前記データ線を介して前記画像信号が伝達される
　前記（１）に記載の表示装置。
（３）
　前記複数のデータ線は、前記第１の画素グループの画素に前記画像信号を伝達する第１の画素グループデータ線と、前記第２の画素グループの画素に前記画像信号を伝達する第２の画素グループデータ線とを含む前記（１）または（２）に記載の表示装置。
（４）
　前記画素毎に配置されて前記第１の画素グループデータ線及び前記第２の画素グループデータ線の何れかを選択して前記画像信号を伝達する画素入力信号線選択部
を更に有する前記（３）に記載の表示装置。
（５）
　前記列毎に配置され、前記第１の画素グループ及び前記第２の画素グループにおける前記行毎に配置される前記データ線である複数の第２のデータ線のうち前記第１の画素グループの前記画素に接続される前記第２のデータ線と前記第１の画素グループの前記画素に接続される前記第２のデータ線との何れかを選択して前記画像信号を伝達する第２のデータ線選択部を更に有する
　前記（１）から（４）の何れかに記載の表示装置。
（６）
　前記画素アレイ部は、複数の前記第１の画素グループ及び複数の前記第２の画素グループが交互に配置され、
　前記複数の第２のデータ線は、前記複数の第１の画素グループにおける対応する行の前記画素に共通に接続される複数の第２のデータ線と前記複数の第２の画素グループにおける対応する行の前記画素に共通に接続される複数の第２のデータ線とにより構成される
　前記（５）に記載の表示装置。
（７）
　前記画像信号を生成して前記複数のデータ線に出力する画像信号生成部を更に有する
　前記（１）から（６）の何れかに記載の表示装置。
（８）
　前記画像信号生成部は、前記第１の画素グループの前記画素の前記画像信号を生成して出力する第１の画像信号生成部と前記第２の画素グループの前記画素の前記画像信号を生成して出力する第２の画像信号生成部とを備える前記（７）に記載の表示装置。
　１　表示装置
　１０　画素アレイ部
　３０～３２　水平駆動部
　７０、７０ａ、７０ｂ　データ線
　７１～７４　第２のデータ線
　１００　画素
　１０１　発光素子
　１２１　第１の画素グループ
　１２２　第２の画素グループ
　２００、２１０　第２のデータ線選択部
　２０１～２０４、２１１～２１４　スイッチ素子

Claims (8)

  1. 　発光素子及び前記発光素子を発光させる画素回路を備えて２次元行列状に配置される複数の画素により構成される画素アレイ部と、
    　前記画素アレイ部における列毎に配置されて前記画素の画像信号を伝達する複数のデータ線と、
    　隣接する複数の前記行に配置される画素により構成される第１の画素グループと、
    　隣接する複数の前記行に配置される画素により構成されて前記第１の画素グループに隣接して配置される第２の画素グループと、
    を有し、
    　前記第１の画素グループの前記画素は、前記データ線を介して前記画像信号が前記列毎に共通に伝達され、
    　前記第２の画素グループの前記画素は、前記第１の画素グループに前記画像信号を伝達する前記データ線とは異なる前記データ線を介して前記画像信号が前記列毎に共通に伝達される
    　表示装置。
  2. 　前記画素アレイ部は、複数の前記第１の画素グループ及び複数の前記第２の画素グループが交互に配置され、
    　複数の前記第１の画素グループの前記画素は、共通の前記データ線を介して前記画像信号が伝達され、
    　複数の前記第２の画素グループの前記画素は、共通の前記データ線を介して前記画像信号が伝達される
    　請求項１に記載の表示装置。
  3. 　前記複数のデータ線は、前記第１の画素グループの画素に前記画像信号を伝達する第１の画素グループデータ線と、前記第２の画素グループの画素に前記画像信号を伝達する第２の画素グループデータ線とを含む請求項１に記載の表示装置。
  4. 　前記画素毎に配置されて前記第１の画素グループデータ線及び前記第２の画素グループデータ線の何れかを選択して前記画像信号を伝達する画素入力信号線選択部
    　を更に有する請求項３に記載の表示装置。
  5. 　前記列毎に配置され、前記第１の画素グループ及び前記第２の画素グループにおける前記行毎に配置される前記データ線である複数の第２のデータ線のうち前記第１の画素グループの前記画素に接続される前記第２のデータ線と前記第２の画素グループの前記画素に接続される前記第２のデータ線との何れかを選択して前記画像信号を伝達する第２のデータ線選択部を更に有する
    　請求項１に記載の表示装置。
  6. 　前記画素アレイ部は、複数の前記第１の画素グループ及び複数の前記第２の画素グループが交互に配置され、
    　複数の前記第２のデータ線は、複数の前記第１の画素グループにおける対応する行の前記画素に共通に接続される複数の第２のデータ線と複数の前記第２の画素グループにおける対応する行の前記画素に共通に接続される複数の第２のデータ線とにより構成される
    　請求項５に記載の表示装置。
  7. 　前記画像信号を生成して前記複数のデータ線に出力する画像信号生成部を更に有する
    　請求項１に記載の表示装置。
  8. 　前記画像信号生成部は、前記第１の画素グループの前記画素の前記画像信号を生成して出力する第１の画像信号生成部と前記第２の画素グループの前記画素の前記画像信号を生成して出力する第２の画像信号生成部とを備える請求項７に記載の表示装置。
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