WO2023246861A1 - Dc-dc变换器 - Google Patents

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WO2023246861A1
WO2023246861A1 PCT/CN2023/101664 CN2023101664W WO2023246861A1 WO 2023246861 A1 WO2023246861 A1 WO 2023246861A1 CN 2023101664 W CN2023101664 W CN 2023101664W WO 2023246861 A1 WO2023246861 A1 WO 2023246861A1
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coupled
transistor
voltage
output
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PCT/CN2023/101664
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Inventor
于翔
许晶
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圣邦微电子(苏州)有限责任公司
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    • H—ELECTRICITY
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    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H02M1/088—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters for the simultaneous control of series or parallel connected semiconductor devices
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    • H02M1/00—Details of apparatus for conversion
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    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
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    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
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    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • Embodiments of the present disclosure relate to the field of integrated circuit technology, and in particular, to DC-DC converters.
  • DC-DC converters are often used to convert DC voltage in various electronic devices.
  • DC-DC converters include buck converters (buck) and boost converters (boost).
  • a buck converter converts a higher DC voltage into a lower DC voltage.
  • a boost converter converts a lower DC voltage into a higher DC voltage.
  • boost circuits are widely used in daily life.
  • Boost converters can be used in power amplifiers, adaptive control, etc. In some applications, it is hoped that the DC-DC boost converter can also work normally in scenarios that require step-down.
  • Embodiments described herein provide a DC-DC converter.
  • a DC-DC converter includes: an inductor, a first power tube, a second power tube, a switch control circuit, a current detection circuit, an output capacitor, a feedback circuit, an error amplifier, and a first comparator.
  • the first terminal of the inductor is coupled to the input voltage terminal.
  • the second end of the inductor is coupled to the second pole of the first power transistor and the second pole of the second power transistor.
  • the control electrode of the first power tube is coupled to the first output terminal of the switch control circuit.
  • the first pole of the first power tube is coupled to the output voltage terminal.
  • the control electrode of the second power tube is coupled to the second output terminal of the switch control circuit.
  • the first pole of the second power tube is coupled to the second voltage terminal.
  • the switch control circuit is configured to generate a third voltage based on the comparison signal output by the first comparator, the clock signal from the clock signal terminal, the bias voltage from the bias voltage terminal, the input voltage from the input voltage terminal, and the output voltage output from the output voltage terminal.
  • a control signal and a second control signal the first control signal is output from the first output terminal and the second control signal is output from the second output terminal. Wherein, when the input voltage is greater than or equal to the output voltage, the voltage of the first control signal is equal to the bias voltage.
  • the first control signal and the second control signal are used to alternately turn on the first power tube and the second power tube.
  • the current detection circuit is configured to sample the first current flowing through the first power tube, generate a detection voltage signal based on the sampled current, and provide the detection voltage signal to the first input end of the first comparator.
  • the first terminal of the output capacitor is coupled to the output voltage terminal.
  • the second terminal of the output capacitor is coupled to the second voltage terminal.
  • the feedback circuit is configured to output the voltage from the The output voltage signal output from the terminal generates a feedback voltage signal and provides the feedback voltage signal to the second input terminal of the error amplifier.
  • the first input terminal of the error amplifier is coupled to the reference voltage terminal.
  • the output terminal of the error amplifier is coupled to the second input terminal of the first comparator.
  • the switch control circuit includes: a logic control circuit, a voltage selection circuit, a second comparator, and a first inverter.
  • the logic control circuit is configured to: generate a first indication signal and a second indication signal according to the comparison signal and the clock signal, and provide the first indication signal from the first output end of the logic control circuit to the input end of the first inverter , providing the second indication signal from the second output terminal of the logic control circuit to the control electrode of the second power tube.
  • the first indication signal and the second indication signal are inverse signals of each other.
  • the output terminal of the first inverter is coupled to the first candidate voltage terminal of the voltage selection circuit.
  • the first input terminal of the second comparator is coupled to the output voltage terminal.
  • the second input terminal of the second comparator is coupled to the input voltage terminal.
  • the second comparator is configured to: output a first level signal when the input voltage is less than the output voltage, and output a second level signal when the input voltage is greater than or equal to the output voltage.
  • the second candidate voltage terminal of the voltage selection circuit is coupled to the bias voltage terminal.
  • the selection terminal of the voltage selection circuit is coupled to the output terminal of the second comparator.
  • the output terminal of the voltage selection circuit is coupled to the control electrode of the first power tube.
  • the voltage selection circuit is configured to: when the selection terminal is provided with a first level signal, output the voltage from the first candidate voltage terminal as the first control signal; when the selection terminal is provided with a second level signal, output the bias voltage as first control signal.
  • the switch control circuit includes: a logic control circuit, a voltage selection circuit, a second comparator, a first inverter, a second inverter, and a third inverter.
  • the logic control circuit is configured to: generate a first indication signal and a second indication signal according to the comparison signal and the clock signal, and provide the first indication signal from the first output end of the logic control circuit to the input end of the first inverter , providing the second indication signal from the second output terminal of the logic control circuit to the input terminal of the second inverter.
  • the first indication signal and the second indication signal are inverse signals of each other.
  • the output terminal of the first inverter is coupled to the first candidate voltage terminal of the voltage selection circuit.
  • the first input terminal of the second comparator is coupled to the output voltage terminal.
  • the second input terminal of the second comparator is coupled to the input voltage terminal.
  • the second comparator is configured to: output a first level signal when the input voltage is less than the output voltage, and output a second level signal when the input voltage is greater than or equal to the output voltage.
  • the second candidate voltage terminal of the voltage selection circuit is coupled to the bias voltage terminal.
  • the selection terminal of the voltage selection circuit is coupled to the output terminal of the second comparator.
  • the output terminal of the voltage selection circuit is coupled to the control electrode of the first power tube.
  • the voltage selection circuit is configured to: when the selection terminal is provided with a first level signal, output the voltage from the first candidate voltage terminal as the first control signal; when the selection terminal is provided with a second level signal, output the bias voltage as first control signal.
  • the output terminal of the second inverter is coupled to the input terminal of the third inverter.
  • the output terminal of the third inverter is coupled to the control electrode of the second power transistor.
  • the logic control circuit includes: a first NOT gate, a second NOT gate, a third NOT gate, a first NAND gate, and a second NAND gate.
  • the input terminal of the first NOT gate is coupled to the output terminal of the first comparator.
  • the output terminal of the first NOT gate is coupled to the first input terminal of the first NAND gate.
  • the second non-door The input terminal is coupled to the clock signal terminal.
  • the output terminal of the second NOT gate is coupled to the second input terminal of the second NAND gate.
  • the second input terminal of the first NAND gate is coupled to the output terminal of the second NAND gate.
  • the output terminal of the first NAND gate is coupled to the first input terminal of the second NAND gate.
  • the output terminal of the second NAND gate is coupled to the first output terminal of the logic control circuit.
  • the input terminal of the third NOT gate is coupled to the output terminal of the second NAND gate.
  • the output terminal of the third NOT gate is coupled to the second output terminal of the logic control circuit.
  • the current detection circuit includes: a third transistor, and a fourth transistor.
  • the control electrode of the third transistor is coupled to the control electrode of the first power transistor.
  • the first pole of the third transistor is coupled to the first input terminal of the first comparator.
  • the second pole of the third transistor is coupled to the second pole of the first power transistor.
  • the control electrode of the fourth transistor is coupled to the second voltage terminal.
  • the first pole of the fourth transistor is coupled to the output voltage terminal.
  • the second pole of the fourth transistor is coupled to the first input terminal of the first comparator.
  • the current detection circuit includes: a third transistor, a fourth transistor, and a fifth transistor.
  • the control electrode of the third transistor is coupled to the control electrode of the first power transistor.
  • the first pole of the third transistor is coupled to the first input terminal of the first comparator.
  • the second pole of the third transistor is coupled to the second pole of the first power transistor.
  • the control electrode of the fourth transistor is coupled to the second voltage terminal.
  • the first pole of the fourth transistor is coupled to the output voltage terminal.
  • the second pole of the fourth transistor is coupled to the first input terminal of the first comparator.
  • the control electrode of the fifth transistor is coupled to the output terminal of the second comparator.
  • the first pole of the fifth transistor is coupled to the output voltage terminal.
  • the second terminal of the fifth transistor is coupled to the second terminal of the fourth transistor.
  • the first level signal is a high level signal
  • the second level signal is a low level signal
  • the feedback circuit includes a first resistor and a second resistor.
  • the first terminal of the first resistor is coupled to the output voltage terminal.
  • the second terminal of the first resistor is coupled to the second input terminal of the error amplifier.
  • the first terminal of the second resistor is coupled to the second input terminal of the error amplifier.
  • the second terminal of the second resistor is coupled to the second voltage terminal.
  • the DC-DC converter further includes: a clock generation circuit.
  • the clock generation circuit is configured to generate a clock signal and output the clock signal from the clock signal terminal.
  • the first power transistor is a P-type transistor
  • the second power transistor is an N-type transistor
  • the first input terminal of the error amplifier is a non-inverting input terminal.
  • the second input terminal of the error amplifier is the inverting input terminal.
  • the first input terminal of the first comparator is a non-inverting input terminal.
  • the second input terminal of the first comparator is an inverting input terminal.
  • a DC-DC converter includes: an inductor, a first power tube, a second power tube, third to fifth transistors, first to third NOT gates, a first NAND gate, a second NAND gate, a voltage selection circuit, a second comparator, first to third inverters, an output capacitor, a first resistor, a second resistor, an error amplifier, and a a comparator.
  • the first terminal of the inductor is coupled to the input voltage terminal.
  • the second end of the inductor is coupled to the second pole of the first power transistor and the second pole of the second power transistor.
  • the control electrode of the first power tube is coupled to the output end of the voltage selection circuit.
  • the first pole of the first power tube is coupled to the output voltage terminal.
  • the control electrode of the second power tube is coupled to the output terminal of the third inverter.
  • the first pole of the second power tube is coupled to the second voltage terminal.
  • the input terminal of the first NOT gate is coupled to the output terminal of the first comparator.
  • the output terminal of the first NOT gate is coupled to the first input terminal of the first NAND gate.
  • the input terminal of the second NOT gate is coupled to the clock signal terminal.
  • the output terminal of the second NOT gate is coupled to the second input terminal of the second NAND gate.
  • the second input terminal of the first NAND gate is coupled to the output terminal of the second NAND gate.
  • the output terminal of the first NAND gate is coupled to the first input terminal of the second NAND gate.
  • the output terminal of the second NAND gate is coupled to the input terminal of the first inverter.
  • the input terminal of the third NOT gate is coupled to the output terminal of the second NAND gate.
  • the output terminal of the third NOT gate is coupled to the input terminal of the second inverter.
  • the output terminal of the first inverter is coupled to the first candidate voltage terminal of the voltage selection circuit.
  • the first input terminal of the second comparator is coupled to the output voltage terminal.
  • the second input terminal of the second comparator is coupled to the input voltage terminal.
  • the second comparator is configured to: output a first level signal when the input voltage from the input voltage terminal is less than the output voltage output from the output voltage terminal, and output a second level signal when the input voltage is greater than or equal to the output voltage. level signal.
  • the second input terminal of the voltage selection circuit is coupled to the bias voltage terminal.
  • the selection terminal of the voltage selection circuit is coupled to the output terminal of the second comparator.
  • the output terminal of the voltage selection circuit is coupled to the control electrode of the first power tube.
  • the voltage selection circuit is configured to output the voltage from the first candidate voltage terminal when the selection terminal is provided with a first level signal, and to output a bias voltage when the selection terminal is provided with a second level signal.
  • the output terminal of the second inverter is coupled to the input terminal of the third inverter.
  • the output terminal of the third inverter is coupled to the control electrode of the second power transistor.
  • the control electrode of the third transistor is coupled to the control electrode of the first power transistor.
  • the first pole of the third transistor is coupled to the first input terminal of the first comparator.
  • the second terminal of the third transistor is coupled to the second terminal of the first power transistor.
  • the control electrode of the fourth transistor is coupled to the second voltage terminal.
  • the first pole of the fourth transistor is coupled to the output voltage terminal.
  • the second pole of the fourth transistor is coupled to the first input terminal of the first comparator.
  • the control electrode of the fifth transistor is coupled to the output terminal of the second comparator.
  • the first pole of the fifth transistor is coupled to the output voltage terminal.
  • the second terminal of the fifth transistor is coupled to the second terminal of the fourth transistor.
  • the first terminal of the first resistor is coupled to the output voltage terminal.
  • the second terminal of the first resistor is coupled to the second input terminal of the error amplifier.
  • the first terminal of the second resistor is coupled to the second input terminal of the error amplifier.
  • the second terminal of the second resistor is coupled to the second voltage terminal.
  • the first terminal of the output capacitor is coupled to the output voltage terminal.
  • the second terminal of the output capacitor is coupled to the second voltage terminal.
  • the first input terminal of the error amplifier is coupled to the reference voltage terminal.
  • the output terminal of the error amplifier is coupled to the second input terminal of the first comparator.
  • Figure 1 is an exemplary circuit diagram of a DC-DC converter
  • FIG. 2 is a schematic block diagram of a DC-DC converter according to an embodiment of the present disclosure
  • FIG. 3 is an exemplary circuit diagram of a DC-DC converter according to an embodiment of the present disclosure
  • Figure 4 is an exemplary circuit diagram of the logic control circuit in the embodiment shown in Figure 3;
  • Figure 5 is a timing diagram of some signals for the DC-DC converter of Figure 3.
  • Figure 6 is another exemplary circuit diagram of a DC-DC converter according to an embodiment of the present disclosure.
  • the source and drain (emitter and collector) of the transistor are symmetrical, and the source and drain (emitter and collector) of the N-type transistor and the P-type transistor are The direction of the conduction current between the transistor and the transistor is opposite, so in the embodiment of the present disclosure, the controlled intermediate end of the transistor is called the control electrode, and the remaining two ends of the transistor are called the first pole and the second pole respectively.
  • the transistors used in the embodiments of the present disclosure are mainly metal oxide semiconductor (Metal Oxide Semiconductor, MOS for short) transistors.
  • terms such as "first” and "second” are only used to distinguish one component (or part of a component) from another component (or part of a component).
  • FIG. 1 shows an exemplary circuit diagram of a DC-DC converter 100 .
  • the DC-DC converter 100 may include: an inductor L, a first power transistor Mp0, a second power transistor Mn0, a first transistor Mp1, a second transistor Mp2, a clock generation circuit 110, and a logic control circuit 121.
  • the first power transistor Mp0, the first transistor Mp1 and the second transistor Mp2 are PMOS transistors.
  • the second power transistor Mn0 is an NMOS transistor.
  • the first power tube Mp0 and the second power tube Mn0 can be used as power tubes to control power supply to an external load (shown as a load current source Iload in Figure 1).
  • the DC-DC converter 100 may be coupled to the clock signal terminal of the clock generation circuit 110 to obtain the clock signal CLK.
  • the logic control circuit 121 can generate a first indication signal and a second indication signal according to the comparison signal OUT1 output by the first comparator COMP1 and the clock signal CLK from the clock signal terminal, and output the first indication signal from the first output terminal PON and the second instruction signal from the second output terminal PON.
  • the output terminal NON outputs the second indication signal.
  • the first inverter O1 generates an inverted signal of the first indication signal.
  • the inverted signal of the first indication signal is provided to the gate of the first power tube Mp0.
  • the second indication signal is provided to the gate of the second power transistor Mn0 after being successively inverted by the second inverter O2 and the third inverter O3.
  • the second inverter O2 and the third inverter O3 may be used to increase the driving capability of the second indication signal.
  • the non-inverting input terminal of the first comparator COMP1 is coupled to the source of the first transistor Mp1 and the drain of the second transistor Mp2.
  • the first power tube Mp0 and the first transistor Mp1 may form a current mirror circuit.
  • the first transistor Mp1 and the second transistor Mp2 may form a current detection circuit.
  • the current detection circuit may sample the current flowing through the first power transistor Mp0 and generate a detection voltage signal VS1 based on the sampled current.
  • the detection voltage signal VS1 is provided to The non-inverting input of the first comparator.
  • the first resistor R1 and the second resistor R2 may constitute a feedback circuit.
  • the feedback circuit may divide the output voltage signal output from the output voltage terminal Vout to generate the feedback voltage signal FB.
  • the feedback voltage signal FB is provided to the inverting input terminal of the error amplifier EA.
  • the non-inverting input terminal of the error amplifier EA can be coupled to the reference voltage terminal Vref.
  • the output terminal ea of the error amplifier EA may be coupled to the inverting input terminal of the first comparator COMP1.
  • the comparison signal OUT1 is at a high level
  • the second indication signal output by the second output terminal NON of the logic control circuit 121 is at a high level
  • the second power transistor Mn0 is turned on.
  • the inductor L is in an energy storage state
  • the inductor current IL begins to rise (this stage is called the positive half cycle of the inductor current IL).
  • FIG. 2 shows a schematic block diagram of a DC-DC converter 200 according to an embodiment of the present disclosure.
  • the DC-DC converter 200 may include: an inductor L, a first power transistor M1, a second power transistor M2, a switch control circuit 220, a current detection circuit 230, an output capacitor Cout, a feedback circuit 240, an error Amplifier EA, and first comparator COMP1.
  • the DC-DC converter 200 also includes a clock generation circuit. 210, but those skilled in the art should understand that the clock signal end of the DC-DC converter 200 may be coupled to an external clock generation circuit, so the DC-DC converter 200 itself may not include the clock generation circuit 210.
  • the first power transistor M1 is a PMOS transistor.
  • the second power transistor M2 is an NMOS transistor.
  • the first terminal of the inductor L is coupled to the input voltage terminal Vin.
  • the second end of the inductor L is coupled to the second pole of the first power transistor M1 and the second pole of the second power transistor M2.
  • the control electrode of the first power transistor M1 is coupled to the first output terminal PGATE of the switch control circuit 220 .
  • the first pole of the first power transistor M1 is coupled to the output voltage terminal Vout.
  • the control electrode of the second power transistor M2 is coupled to the second output terminal NGATE of the switch control circuit 220 .
  • the first pole of the second power transistor M2 is coupled to the second voltage terminal V2.
  • the switch control circuit 220 can be coupled to the output terminal of the first comparator COMP1, the clock signal terminal of the clock generation circuit 210, the first power transistor M1, the second power transistor M2, the bias voltage terminal Vb, the input voltage terminal Vin and the output voltage. terminal Vout.
  • the switch control circuit 220 may be configured to: according to the comparison signal OUT1 output by the first comparator COMP1, the clock signal CLK from the clock signal terminal, the bias voltage from the bias voltage terminal Vb, the input voltage from the input voltage terminal Vin, and the The output voltage output from the output voltage terminal Vout generates a first control signal and a second control signal.
  • the first control signal is output from the first output terminal PGATE and the second control signal is output from the second output terminal NGATE.
  • the voltage of the first control signal is equal to the bias voltage Vb.
  • the first control signal and the second control signal are used to alternately turn on the first power transistor M1 and the second power transistor M2. For example, when the first control signal and the second control signal are at a low level, the first power transistor M1 is turned on, and the second power transistor M2 is turned off. When the first control signal and the second control signal are at a high level, the first power tube M1 is turned off, and the second power tube M2 is turned on.
  • the current detection circuit 230 may be coupled to the non-inverting input terminal of the first comparator COMP1, the second pole of the first power transistor M1, and the second pole of the second power transistor M2.
  • the current detection circuit 230 is configured to sample the first current flowing through the first power transistor M1, generate a detection voltage signal VS1 based on the sampled current, and provide the detection voltage signal VS1 to the non-inverting input end of the first comparator COMP1.
  • the first terminal of the output capacitor Cout is coupled to the output voltage terminal Vout.
  • the second terminal of the output capacitor Cout is coupled to the second voltage terminal V2.
  • the feedback circuit 240 may be coupled to the output voltage terminal Vout, the second voltage terminal V2, and the inverting input terminal of the error amplifier EA.
  • the feedback circuit 240 is configured to generate a feedback voltage signal FB according to the output voltage signal output from the output voltage terminal Vout, and to provide the feedback voltage signal FB to the inverting input terminal of the error amplifier EA.
  • the non-inverting input terminal of the error amplifier EA is coupled to the reference voltage terminal Vref.
  • the output terminal ea of the error amplifier EA is coupled to the inverting input terminal of the first comparator COMP1.
  • the second voltage terminal V2 is connected to ground.
  • Vin ⁇ Vout when the first control signal and the second control signal are at a high level, the first power transistor M1 is turned off and the second power transistor M2 is turned on.
  • the inductor current IL is in the positive half cycle.
  • the slope k1 of the inductor current IL >0.
  • the first control letter When the signal and the second control signal are at low level, the first power tube M1 is turned on and the second power tube M2 is turned off. At this time, the inductor current IL is in the negative half cycle.
  • the slope k2 of the inductor current IL is ⁇ 0. In this case k1>0, k2 ⁇ 0, so the inductor current IL can be balanced.
  • the voltage of the first control signal V PGATE Vb.
  • Vb represents the voltage output by the bias voltage terminal Vb. In some examples, Vb can be equal to Vin, or slightly less than Vin.
  • the second control signal is at a high level, the second power transistor M2 is turned on. The voltage Vsw of the node sw is pulled to zero potential by the second power transistor M2, and the first power transistor M1 is turned off. At this time, the inductor current IL is in the positive half cycle. The slope k1 of the inductor current IL>0.
  • the second control signal When the second control signal is at a low level, the second power transistor M2 is turned off, and the inductor current IL can only flow to the output voltage terminal Vout through the first power transistor M1, thus raising the voltage Vsw of the node sw to Vb+Vgs_M1 ( Vgs_M1 represents the gate-source voltage of the first power transistor M1), so that the first power transistor M1 is in a high-resistance conduction state.
  • FIG. 3 shows an exemplary circuit diagram of a DC-DC converter 300 according to an embodiment of the present disclosure.
  • the switch control circuit 220 may include: a logic control circuit 221 , a voltage selection circuit 222 , a second comparator COMP2 , a first inverter O1 , a second inverter O2 , and a third inverter O3 .
  • the logic control circuit 221 may be coupled to the first comparator COMP1, the clock generation circuit 210, the first inverter O1, and the second inverter O2.
  • the logic control circuit 221 is configured to generate a first indication signal and a second indication signal according to the comparison signal OUT1 and the clock signal CLK, and provide the first indication signal from the first output terminal PON of the logic control circuit 221 to the first inverter.
  • the input terminal of O1 provides the second instruction signal from the second output terminal NON of the logic control circuit 221 to the input terminal of the second inverter O2.
  • the output terminal of the second inverter O2 is coupled to the input terminal of the third inverter O3.
  • the output terminal of the third inverter O3 is coupled to the control electrode of the second power transistor M2.
  • the first indication signal and the second indication signal are inverse signals of each other.
  • the output terminal of the first inverter O1 is coupled to the first candidate voltage terminal PONB of the voltage selection circuit 222 .
  • the first input terminal (for example, the non-inverting input terminal) of the second comparator COMP2 is coupled to the output voltage terminal Vout.
  • the second input terminal (for example, the inverting input terminal) of the second comparator COMP2 is coupled to the input voltage terminal Vin.
  • the second comparator COMP2 is configured to output a first level signal when the input voltage Vin is less than the output voltage Vout, and to output a second level signal when the input voltage Vin is greater than or equal to the output voltage Vout.
  • the first level signal is a high level signal
  • the second level signal is a low level signal.
  • the second candidate voltage terminal Q1 of the voltage selection circuit 222 is coupled to the bias voltage terminal Vb.
  • the selection terminal SL of the voltage selection circuit 222 is coupled to the output terminal of the second comparator COMP2.
  • the output terminal PGATE of the voltage selection circuit 222 is coupled to the control electrode of the first power transistor M1.
  • the voltage selection circuit 222 is configured to: when the selection terminal SL is supplied with the first level signal, output the voltage from the first candidate voltage terminal PONB as the third A control signal. When the selection terminal SL is provided with a second level signal, the bias voltage Vb is output as the first control signal.
  • the second inverter O2 and the third inverter O3 are used to increase the driving capability of the second indication signal.
  • the switch control circuit 220 may not include the second inverter O2 and the third inverter O3.
  • the second output terminal NON of the logic control circuit 221 can be directly coupled to the control electrode of the second power transistor M2.
  • FIG. 4 shows an exemplary circuit diagram of the logic control circuit 221 in the embodiment shown in FIG. 3 .
  • the logic control circuit 221 may include: a first NOT gate N1 , a second NOT gate N2 , a third NOT gate N3 , a first NAND gate A1 , and a second NAND gate A2 .
  • the input terminal of the first NOT gate N1 is coupled to the output terminal of the first comparator COMP1.
  • the output terminal of the first NOT gate N1 is coupled to the first input terminal of the first NAND gate A1.
  • the input terminal of the second NOT gate N2 is coupled to the clock signal terminal CLK.
  • the output terminal of the second NOT gate N2 is coupled to the second input terminal of the second NAND gate A2.
  • the second input terminal of the first NAND gate A1 is coupled to the output terminal of the second NAND gate A2.
  • the output terminal of the first NAND gate A1 is coupled to the first input terminal of the second NAND gate A2.
  • the output terminal of the second NAND gate A2 is coupled to the first output terminal PON of the logic control circuit 221 .
  • the input terminal of the third NOT gate N3 is coupled to the output terminal of the second NAND gate A2.
  • the output terminal of the third NOT gate N3 is coupled to the second output terminal NON of the logic control circuit 221 .
  • the first indication signal PON output by the first output terminal PON is at a high level
  • the second indication signal NON output by the second output terminal NON is at a high level.
  • the first power transistor M1 is turned on and the second power transistor M2 is turned off.
  • Inductor L begins to discharge.
  • the inductor current IL begins to enter the negative half cycle.
  • the current detection circuit 230 may include: a third transistor M3 and a fourth transistor M4.
  • the control electrode of the third transistor M3 is coupled to the control electrode of the first power transistor M1.
  • the first pole of the third transistor M3 is coupled to the first input terminal of the first comparator.
  • the second pole of the third transistor M3 is coupled to the second pole of the first power transistor M1.
  • the control electrode of the fourth transistor M4 is coupled to the second voltage terminal V2.
  • the first pole of the fourth transistor M4 is coupled to the output voltage terminal Vout.
  • the second pole of the fourth transistor M4 is coupled to the first input terminal of the first comparator COMP1.
  • the feedback circuit 240 may include a first resistor R1 and a second resistor R2.
  • the first terminal of the first resistor R1 is coupled to the output voltage terminal Vout.
  • the second end of the first resistor R1 is coupled to the error amplification
  • the second input terminal of the converter EA The first terminal of the second resistor R2 is coupled to the second input terminal of the error amplifier EA.
  • the second terminal of the second resistor R2 is coupled to the second voltage terminal V2.
  • Vout>Vin the voltage signal OUT2 output by the second comparator COMP2 is at a high level.
  • the voltage signal OUT2 at a high level is provided to the selection terminal SL of the voltage selection circuit 222, and the voltage selection circuit 222 outputs the voltage from the first candidate voltage terminal PONB as the first control signal.
  • V PGATE V PONB
  • V PGATE represents the voltage of the first control signal
  • V PONB represents the voltage of the first candidate voltage terminal.
  • Vout ⁇ Vin the voltage signal OUT2 output by the second comparator COMP2 is at a low level.
  • the voltage signal OUT2 at a low level is provided to the selection terminal SL of the voltage selection circuit 222, and then the voltage selection circuit 222 outputs the bias voltage Vb as the first control signal.
  • V PGATE Vb.
  • the DC-DC converter 600 may include: an inductor L, a first power transistor M1, a second power transistor M2, a current detection circuit 630, an output capacitor Cout, a feedback circuit 240, an error amplifier EA, a first Comparator COMP1, logic control circuit 221, voltage selection circuit 222, second comparator COMP2, first inverter O1, second inverter O2, and third inverter O3.
  • the current detection circuit 630 may include a third transistor M3, a fourth transistor M4, and a fifth transistor M5.
  • the control electrode of the fifth transistor M5 is coupled to the output terminal of the second comparator COMP2.
  • the first pole of the fifth transistor M5 is coupled to the output voltage terminal Vout.
  • the second pole of the fifth transistor M5 is coupled to the second pole of the fourth transistor M4.
  • the fifth transistor M5 is a PMOS transistor.
  • the voltage signal OUT2 output by the second comparator COMP2 is at a low level, and the fifth transistor M5 is in a conductive state.
  • the first power transistor M1 and the third transistor M3 work in the saturation region.
  • the fourth transistor M4 operates in the linear region. Therefore, only the first power transistor M1 and the third transistor M3 have a current mirror image relationship.
  • the current sampled by the third transistor M3 and the fourth transistor M4 is approximately
  • the DC-DC converter 600 of the embodiment of the present disclosure can use The ratio of current sampling is the same in the two cases of Vin>Vout and Vin ⁇ Vout. In this way, the DC-DC converter 600 according to the embodiment of the present disclosure can operate normally under both the conditions of Vin>Vout and Vin ⁇ Vout.
  • the DC-DC converter according to the embodiment of the present disclosure controls the control electrode of the first power transistor in the boost mode (input voltage is smaller than the output voltage) and the buck mode (input voltage is larger than the output voltage).
  • the ratio of voltage and current sampling works normally in both modes. Therefore, the DC-DC converter according to the embodiment of the present disclosure is more suitable for more practical application scenarios.

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Abstract

本公开的实施例提供一种DC-DC变换器，其包括：电感器、第一和第二功率管、开关控制电路、电流检测电路、输出电容器、反馈电路、误差放大器和第一比较器。开关控制电路根据第一比较器输出的比较信号、时钟信号、偏置电压、输入和输出电压生成第一和第二控制信号。在输入电压大于或者等于输出电压时，第一控制信号的电压等于偏置电压，在输入电压小于输出电压时，第一和第二控制信号用于交替开启第一和第二功率管。电流检测电路对流过第一功率管的第一电流进行采样，基于所采样的电流生成检测电压信号并提供给第一比较器。反馈电路根据输出电压信号生成反馈电压信号。误差放大器放大参考电压与反馈电压信号的电压差并将放大的电压差提供给第一比较器。

Description

DC-DC变换器
相关申请的交叉引用
本申请要求于2022年6月23日递交的中国专利申请第202210726796.3号的优先权，在此全文引用上述中国专利申请公开的内容以作为本申请的一部分。
技术领域
本公开的实施例涉及集成电路技术领域，具体地，涉及DC-DC变换器。
背景技术
DC-DC变换器常被用于在各种电子设备中进行直流电压的转换。DC-DC变换器包括降压变换器(buck)和升压变换器(boost)。降压变换器可将更高的直流电压转换成更低的直流电压。升压变换器可将更低的直流电压转换成更高的直流电压。随着半导体技术的快速发展和应用领域的不断扩展，升压电路普遍应用到日常生活中。升压变换器可应用于功率放大器、自适应控制等。在一些应用中，希望DC-DC升压变换器在需要降压的场景下也可以正常工作。
发明内容
本文中描述的实施例提供了一种DC-DC变换器。
根据本公开的第一方面，提供了一种DC-DC变换器。DC-DC变换器包括：电感器、第一功率管、第二功率管、开关控制电路、电流检测电路、输出电容器、反馈电路、误差放大器、以及第一比较器。其中，电感器的第一端耦接输入电压端。电感器的第二端耦接第一功率管的第二极和第二功率管的第二极。第一功率管的控制极耦接开关控制电路的第一输出端。第一功率管的第一极耦接输出电压端。第二功率管的控制极耦接开关控制电路的第二输出端。第二功率管的第一极耦接第二电压端。开关控制电路被配置为：根据第一比较器输出的比较信号、来自时钟信号端的时钟信号、来自偏置电压端的偏置电压、来自输入电压端的输入电压和从输出电压端输出的输出电压生成第一控制信号和第二控制信号，从第一输出端输出第一控制信号并从第二输出端输出第二控制信号。其中，在输入电压大于或者等于输出电压的情况下，第一控制信号的电压等于偏置电压。在输入电压小于输出电压的情况下，第一控制信号和第二控制信号用于交替开启第一功率管和第二功率管。电流检测电路被配置为对流过第一功率管的第一电流进行采样，基于所采样的电流生成检测电压信号，并向第一比较器的第一输入端提供检测电压信号。输出电容器的第一端耦接输出电压端。输出电容器的第二端耦接第二电压端。反馈电路被配置为根据从输出电压 端输出的输出电压信号生成反馈电压信号，并向误差放大器的第二输入端提供反馈电压信号。误差放大器的第一输入端耦接参考电压端。误差放大器的输出端耦接第一比较器的第二输入端。
在本公开的一些实施例中，开关控制电路包括：逻辑控制电路、电压选择电路、第二比较器、以及第一反相器。其中，逻辑控制电路被配置为：根据比较信号和时钟信号生成第一指示信号和第二指示信号，将第一指示信号从逻辑控制电路的第一输出端提供给第一反相器的输入端，将第二指示信号从逻辑控制电路的第二输出端提供给第二功率管的控制极。其中，第一指示信号与第二指示信号互为反相信号。第一反相器的输出端耦接电压选择电路的第一候选电压端。第二比较器的第一输入端耦接输出电压端。第二比较器的第二输入端耦接输入电压端。第二比较器被配置为：在输入电压小于输出电压的情况下，输出第一电平信号，在输入电压大于或者等于输出电压的情况下，输出第二电平信号。电压选择电路的第二候选电压端耦接偏置电压端。电压选择电路的选择端耦接第二比较器的输出端。电压选择电路的输出端耦接第一功率管的控制极。电压选择电路被配置为：当选择端被提供第一电平信号时，输出来自第一候选电压端的电压作为第一控制信号，当选择端被提供第二电平信号时，输出偏置电压作为第一控制信号。
在本公开的一些实施例中，开关控制电路包括：逻辑控制电路、电压选择电路、第二比较器、第一反相器、第二反相器、以及第三反相器。其中，逻辑控制电路被配置为：根据比较信号和时钟信号生成第一指示信号和第二指示信号，将第一指示信号从逻辑控制电路的第一输出端提供给第一反相器的输入端，将第二指示信号从逻辑控制电路的第二输出端提供给第二反相器的输入端。其中，第一指示信号与第二指示信号互为反相信号。第一反相器的输出端耦接电压选择电路的第一候选电压端。第二比较器的第一输入端耦接输出电压端。第二比较器的第二输入端耦接输入电压端。第二比较器被配置为：在输入电压小于输出电压的情况下，输出第一电平信号，在输入电压大于或者等于输出电压的情况下，输出第二电平信号。电压选择电路的第二候选电压端耦接偏置电压端。电压选择电路的选择端耦接第二比较器的输出端。电压选择电路的输出端耦接第一功率管的控制极。电压选择电路被配置为：当选择端被提供第一电平信号时，输出来自第一候选电压端的电压作为第一控制信号，当选择端被提供第二电平信号时，输出偏置电压作为第一控制信号。第二反相器的输出端耦接第三反相器的输入端。第三反相器的输出端耦接第二功率管的控制极。
在本公开的一些实施例中，逻辑控制电路包括：第一非门、第二非门、第三非门、第一与非门、以及第二与非门。其中，第一非门的输入端耦接第一比较器的输出端。第一非门的输出端耦接第一与非门的第一输入端。第二非门的 输入端耦接时钟信号端。第二非门的输出端耦接第二与非门的第二输入端。第一与非门的第二输入端耦接第二与非门的输出端。第一与非门的输出端耦接第二与非门的第一输入端。第二与非门的输出端耦接逻辑控制电路的第一输出端。第三非门的输入端耦接第二与非门的输出端。第三非门的输出端耦接逻辑控制电路的第二输出端。
在本公开的一些实施例中，电流检测电路包括：第三晶体管、以及第四晶体管。其中，第三晶体管的控制极耦接第一功率管的控制极。第三晶体管的第一极耦接第一比较器的第一输入端。第三晶体管的第二极耦接第一功率管的第二极。第四晶体管的控制极耦接第二电压端。第四晶体管的第一极耦接输出电压端。第四晶体管的第二极耦接第一比较器的第一输入端。
在本公开的一些实施例中，电流检测电路包括：第三晶体管、第四晶体管、以及第五晶体管。其中，第三晶体管的控制极耦接第一功率管的控制极。第三晶体管的第一极耦接第一比较器的第一输入端。第三晶体管的第二极耦接第一功率管的第二极。第四晶体管的控制极耦接第二电压端。第四晶体管的第一极耦接输出电压端。第四晶体管的第二极耦接第一比较器的第一输入端。第五晶体管的控制极耦接第二比较器的输出端。第五晶体管的第一极耦接输出电压端。第五晶体管的第二极耦接第四晶体管的第二极。
在本公开的一些实施例中，第一电平信号为高电平信号，第二电平信号为低电平信号。
在本公开的一些实施例中，反馈电路包括：第一电阻器和第二电阻器。其中，第一电阻器的第一端耦接输出电压端。第一电阻器的第二端耦接误差放大器的第二输入端。第二电阻器的第一端耦接误差放大器的第二输入端。第二电阻器的第二端耦接第二电压端。
在本公开的一些实施例中，DC-DC变换器还包括：时钟产生电路。时钟产生电路被配置为产生时钟信号并从时钟信号端输出时钟信号。
在本公开的一些实施例中，第一功率管为P型晶体管，第二功率管为N型晶体管。
在本公开的一些实施例中，误差放大器的第一输入端为同相输入端。误差放大器的第二输入端为反相输入端。
在本公开的一些实施例中，第一比较器的第一输入端为同相输入端。第一比较器的第二输入端为反相输入端。
根据本公开的第二方面，提供了一种DC-DC变换器。DC-DC变换器包括：电感器、第一功率管、第二功率管、第三晶体管至第五晶体管、第一非门至第三非门、第一与非门、第二与非门、电压选择电路、第二比较器、第一反相器至第三反相器、输出电容器、第一电阻器、第二电阻器、误差放大器、以及第 一比较器。其中，电感器的第一端耦接输入电压端。电感器的第二端耦接第一功率管的第二极和第二功率管的第二极。第一功率管的控制极耦接电压选择电路的输出端。第一功率管的第一极耦接输出电压端。第二功率管的控制极耦接第三反相器的输出端。第二功率管的第一极耦接第二电压端。第一非门的输入端耦接第一比较器的输出端。第一非门的输出端耦接第一与非门的第一输入端。第二非门的输入端耦接时钟信号端。第二非门的输出端耦接第二与非门的第二输入端。第一与非门的第二输入端耦接第二与非门的输出端。第一与非门的输出端耦接第二与非门的第一输入端。第二与非门的输出端耦接第一反相器的输入端。第三非门的输入端耦接第二与非门的输出端。第三非门的输出端耦接第二反相器的输入端。第一反相器的输出端耦接电压选择电路的第一候选电压端。第二比较器的第一输入端耦接输出电压端。第二比较器的第二输入端耦接输入电压端。第二比较器被配置为：在来自输入电压端的输入电压小于从输出电压端输出的输出电压的情况下，输出第一电平信号，在输入电压大于或者等于输出电压的情况下，输出第二电平信号。电压选择电路的第二输入端耦接偏置电压端。电压选择电路的选择端耦接第二比较器的输出端。电压选择电路的输出端耦接第一功率管的控制极。电压选择电路被配置为：当选择端被提供第一电平信号时，输出来自第一候选电压端的电压，当选择端被提供第二电平信号时，输出偏置电压。第二反相器的输出端耦接第三反相器的输入端。第三反相器的输出端耦接第二功率管的控制极。第三晶体管的控制极耦接第一功率管的控制极。第三晶体管的第一极耦接第一比较器的第一输入端。第三晶体管的第二极耦接第一功率管的第二极。第四晶体管的控制极耦接第二电压端。第四晶体管的第一极耦接输出电压端。第四晶体管的第二极耦接第一比较器的第一输入端。第五晶体管的控制极耦接第二比较器的输出端。第五晶体管的第一极耦接输出电压端。第五晶体管的第二极耦接第四晶体管的第二极。第一电阻器的第一端耦接输出电压端。第一电阻器的第二端耦接误差放大器的第二输入端。第二电阻器的第一端耦接误差放大器的第二输入端。第二电阻器的第二端耦接第二电压端。输出电容器的第一端耦接输出电压端。输出电容器的第二端耦接第二电压端。误差放大器的第一输入端耦接参考电压端。误差放大器的输出端耦接第一比较器的第二输入端。
附图说明
为了更清楚地说明本公开的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本公开的一些实施例，而非对本公开的限制，其中：
图1是一种DC-DC变换器的示例性电路图；
图2是根据本公开的实施例的DC-DC变换器的示意性框图；
图3是根据本公开的实施例的DC-DC变换器的示例性电路图；
图4是图3所示的实施例中的逻辑控制电路的示例性电路图；
图5是用于图3的DC-DC变换器的一些信号的时序图；以及
图6是根据本公开的实施例的DC-DC变换器的另一示例性电路图。
在附图中，最后两位数字相同的标记对应于相同的元素。需要注意的是，附图中的元素是示意性的，没有按比例绘制。
具体实施方式
为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。
除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与本公开主题所属领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指这些部分直接结合到一起或通过一个或多个中间部件结合。
在本公开的所有实施例中，由于晶体管的源极和漏极(发射极和集电极)是对称的，并且N型晶体管和P型晶体管的源极和漏极(发射极和集电极)之间的导通电流方向相反，因此在本公开的实施例中，将晶体管的受控中间端称为控制极，将晶体管的其余两端分别称为第一极和第二极。本公开的实施例中所采用的晶体管主要是金属氧化物半导体(Metal Oxide Semiconductor，简称MOS)晶体管。另外，诸如“第一”和“第二”的术语仅用于将一个部件(或部件的一部分)与另一个部件(或部件的另一部分)区分开。
图1示出了一种DC-DC变换器100的示例性电路图。如图1所示，DC-DC变换器100可包括：电感器L、第一功率管Mp0、第二功率管Mn0、第一晶体管Mp1、第二晶体管Mp2、时钟产生电路110、逻辑控制电路121、第一反相器O1、第二反相器O2、第三反相器O3、输出电容器Cout、第一电阻器R1、第二电阻器R2、误差放大器EA、以及第一比较器COMP1。其中，第一功率管Mp0、第一晶体管Mp1和第二晶体管Mp2是PMOS晶体管。第二功率管Mn0是NMOS晶体管。
第一功率管Mp0和第二功率管Mn0可作为功率管用于控制对外接负载(在图1中示出为负载电流源Iload)的供电。在一些示例中，DC-DC变换器100可耦接时钟产生电路110的时钟信号端以获取时钟信号CLK。逻辑控制电路121可根据第一比较器COMP1输出的比较信号OUT1、来自时钟信号端的时钟信号CLK生成第一指示信号和第二指示信号，从第一输出端PON输出第一指示信号并从第二输出端NON输出第二指示信号。第一反相器O1生成第一指示信号的反相信号。第一指示信号的反相信号被提供给第一功率管Mp0的栅极。第二指示信号在相继被第二反相器O2和第三反相器O3反相之后被提供给第二功率管Mn0的栅极。第二反相器O2和第三反相器O3可用于增加第二指示信号的驱动能力。第一比较器COMP1的同相输入端耦接第一晶体管Mp1的源极和第二晶体管Mp2的漏极。第一功率管Mp0和第一晶体管Mp1可构成电流镜电路。第一晶体管Mp1和第二晶体管Mp2可构成电流检测电路，该电流检测电路可对流过第一功率管Mp0的电流进行采样，基于所采样的电流生成检测电压信号VS1，检测电压信号VS1被提供给第一比较器的同相输入端。第一电阻器R1和第二电阻器R2可构成反馈电路。该反馈电路可对从输出电压端Vout输出的输出电压信号分压，以生成反馈电压信号FB。反馈电压信号FB被提供给误差放大器EA的反相输入端。误差放大器EA的同相输入端可耦接参考电压端Vref。误差放大器EA的输出端ea可耦接第一比较器COMP1的反相输入端。
当采样电压VS1大于或者等于输出端ea处的电压时，比较信号OUT1处于高电平，逻辑控制电路121的第二输出端NON输出的第二指示信号处于高电平，第二功率管Mn0开启，电感器L处于储能状态，电感电流IL开始上升(该阶段称为电感电流IL的正半周期)。此时，电感电流IL的斜率为k1＝Vin/L。当时钟信号CLK处于高电平时，逻辑控制电路121的第一输出端PON输出的第一指示信号处于高电平，第一功率管Mp0开启，第二功率管Mn0关断，电感器L处于放电状态，电感电流IL开始下降(该阶段称为电感电流IL的负半周期)。此时，电感电流IL的斜率为k2＝(Vin-Vout)/L。
当Vin＜Vout时，即DC-DC变换器工作在升压模式时，k2＜0。因为k1＞0，k2＜0，所以电感电流IL可以平衡。当Vin＞Vout时，即DC-DC变换器工作在降压模式时，k2＞0。因为k1＞0，k2＞0，所以电感电流IL在正半周期和负半周期都是上升的，电感电流IL无法平衡，DC-DC变换器无法稳压。
本公开的实施例提出了一种DC-DC变换器。图2示出了根据本公开的实施例的DC-DC变换器200的示意性框图。如图2所示，DC-DC变换器200可包括：电感器L、第一功率管M1、第二功率管M2、开关控制电路220、电流检测电路230、输出电容器Cout、反馈电路240、误差放大器EA、以及第一比较器COMP1。尽管在图2的示例中示出了DC-DC变换器200还包括时钟产生电路 210，但是本领域的技术人员应理解，DC-DC变换器200的时钟信号端可耦接外部的时钟产生电路，因此DC-DC变换器200自身可不包括时钟产生电路210。
在图2的示例中，第一功率管M1是PMOS晶体管。第二功率管M2是NMOS晶体管。
在DC-DC变换器200中，电感器L的第一端耦接输入电压端Vin。电感器L的第二端耦接第一功率管M1的第二极和第二功率管M2的第二极。第一功率管M1的控制极耦接开关控制电路220的第一输出端PGATE。第一功率管M1的第一极耦接输出电压端Vout。第二功率管M2的控制极耦接开关控制电路220的第二输出端NGATE。第二功率管M2的第一极耦接第二电压端V2。
开关控制电路220可耦接第一比较器COMP1的输出端、时钟产生电路210的时钟信号端、第一功率管M1、第二功率管M2、偏置电压端Vb、输入电压端Vin和输出电压端Vout。开关控制电路220可被配置为：根据第一比较器COMP1输出的比较信号OUT1、来自时钟信号端的时钟信号CLK、来自偏置电压端Vb的偏置电压、来自输入电压端Vin的输入电压和从输出电压端Vout输出的输出电压生成第一控制信号和第二控制信号，从第一输出端PGATE输出第一控制信号并从第二输出端NGATE输出第二控制信号。其中，在输入电压Vin大于或者等于输出电压Vout的情况下，第一控制信号的电压等于偏置电压Vb。在输入电压Vin小于输出电压Vout的情况下，第一控制信号和第二控制信号用于交替开启第一功率管M1和第二功率管M2。例如，在第一控制信号和第二控制信号处于低电平时第一功率管M1开启，第二功率管M2关断。在第一控制信号和第二控制信号处于高电平时，第一功率管M1关断，第二功率管M2开启。
电流检测电路230可耦接第一比较器COMP1的同相输入端、第一功率管M1的第二极、第二功率管M2的第二极。电流检测电路230被配置为对流过第一功率管M1的第一电流进行采样，基于所采样的电流生成检测电压信号VS1，并向第一比较器COMP1的同相输入端提供检测电压信号VS1。
输出电容器Cout的第一端耦接输出电压端Vout。输出电容器Cout的第二端耦接第二电压端V2。
反馈电路240可耦接输出电压端Vout、第二电压端V2、以及误差放大器EA的反相输入端。反馈电路240被配置为根据从输出电压端Vout输出的输出电压信号生成反馈电压信号FB，并向误差放大器EA的反相输入端提供反馈电压信号FB。误差放大器EA的同相输入端耦接参考电压端Vref。误差放大器EA的输出端ea耦接第一比较器COMP1的反相输入端。
在图2的示例中，第二电压端V2接地。在Vin＜Vout的情况下，当第一控制信号和第二控制信号处于高电平时，第一功率管M1关断，第二功率管M2开启。此时电感电流IL处于正半周期。电感电流IL的斜率k1＞0。当第一控制信 号和第二控制信号处于低电平时，第一功率管M1开启，第二功率管M2关断。此时电感电流IL处于负半周期。电感电流IL的斜率k2＜0。在这种情况下k1＞0，k2＜0，所以电感电流IL可以平衡。
在Vin≥Vout的情况下，第一控制信号的电压VPGATE＝Vb。Vb表示偏置电压端Vb输出的电压。在一些示例中，Vb可以等于Vin，也可以略小于Vin。当第二控制信号处于高电平时，第二功率管M2开启。节点sw的电压Vsw被第二功率管M2拉到零电位，第一功率管M1关断。此时电感电流IL处于正半周期。电感电流IL的斜率k1＞0。当第二控制信号处于低电平时，第二功率管M2关断，电感电流IL只能通过第一功率管M1流向输出电压端Vout，因此会将节点sw的电压Vsw抬高到Vb+Vgs_M1(Vgs_M1表示第一功率管M1的栅源电压),使第一功率管M1处于高阻导通状态。此时，电感电流IL的斜率为k2＝(Vin-Vsw)/L＝(Vin-Vin-Vgs_M1)/L＝-Vgs_M1/L＜0。在这种情况下k1＞0，k2＜0，所以电感电流IL可以平衡。因此根据本公开的实施例的DC-DC变换器能够在升压模式和降压模式二者下都正常工作。
图3示出了根据本公开的实施例的DC-DC变换器300的示例性电路图。如图3所示，开关控制电路220可包括：逻辑控制电路221、电压选择电路222、第二比较器COMP2、第一反相器O1、第二反相器O2、以及第三反相器O3。
其中，逻辑控制电路221可耦接第一比较器COMP1、时钟产生电路210、第一反相器O1、以及第二反相器O2。逻辑控制电路221被配置为：根据比较信号OUT1和时钟信号CLK生成第一指示信号和第二指示信号，将第一指示信号从逻辑控制电路221的第一输出端PON提供给第一反相器O1的输入端，将第二指示信号从逻辑控制电路221的第二输出端NON提供给第二反相器O2的输入端。第二反相器O2的输出端耦接第三反相器O3的输入端。第三反相器O3的输出端耦接第二功率管M2的控制极。其中，第一指示信号与第二指示信号互为反相信号。第一反相器O1的输出端耦接电压选择电路222的第一候选电压端PONB。第二比较器COMP2的第一输入端(例如，同相输入端)耦接输出电压端Vout。第二比较器COMP2的第二输入端(例如，反相输入端)耦接输入电压端Vin。第二比较器COMP2被配置为：在输入电压Vin小于输出电压Vout的情况下，输出第一电平信号，在输入电压Vin大于或者等于输出电压Vout的情况下，输出第二电平信号。在图3的示例中，第一电平信号为高电平信号，第二电平信号为低电平信号。
电压选择电路222的第二候选电压端Q1耦接偏置电压端Vb。电压选择电路222的选择端SL耦接第二比较器COMP2的输出端。电压选择电路222的输出端PGATE耦接第一功率管M1的控制极。电压选择电路222被配置为：当选择端SL被提供第一电平信号时，输出来自第一候选电压端PONB的电压作为第 一控制信号，当选择端SL被提供第二电平信号时，输出偏置电压Vb作为第一控制信号。
在图3的示例中，第二反相器O2和第三反相器O3用于增加第二指示信号的驱动能力。在本公开的一些替代实施例中，开关控制电路220可不包括第二反相器O2和第三反相器O3。逻辑控制电路221的第二输出端NON可直接耦接第二功率管M2的控制极。
图4示出了图3所示的实施例中的逻辑控制电路221的示例性电路图。如图4所示，逻辑控制电路221可包括：第一非门N1、第二非门N2、第三非门N3、第一与非门A1、以及第二与非门A2。其中，第一非门N1的输入端耦接第一比较器COMP1的输出端。第一非门N1的输出端耦接第一与非门A1的第一输入端。第二非门N2的输入端耦接时钟信号端CLK。第二非门N2的输出端耦接第二与非门A2的第二输入端。第一与非门A1的第二输入端耦接第二与非门A2的输出端。第一与非门A1的输出端耦接第二与非门A2的第一输入端。第二与非门A2的输出端耦接逻辑控制电路221的第一输出端PON。第三非门N3的输入端耦接第二与非门A2的输出端。第三非门N3的输出端耦接逻辑控制电路221的第二输出端NON。
图5示出了用于图3的DC-DC变换器300的一些信号的时序图。下面结合图3和图4的示例以及图5的时序图来说明根据本公开的实施例的DC-DC变换器300的工作过程。
如图5所示，在t1时刻，比较信号OUT1处于高电平，时钟信号CLK处于低电平，因此第一输出端PON输出的第一指示信号PON处于低电平，第二输出端NON输出的第二指示信号NON处于高电平，从而使第一功率管M1关断且第二功率管M2开启。电感器L开始储能。电感电流IL开始进入正半周期。在t2时刻，比较信号OUT1处于低电平，时钟信号CLK处于高电平，因此第一输出端PON输出的第一指示信号PON处于高电平，第二输出端NON输出的第二指示信号NON处于低电平，从而使第一功率管M1开启且第二功率管M2关断。电感器L开始放电。电感电流IL开始进入负半周期。
回到图3，电流检测电路230可包括：第三晶体管M3、以及第四晶体管M4。其中，第三晶体管M3的控制极耦接第一功率管M1的控制极。第三晶体管M3的第一极耦接第一比较器的第一输入端。第三晶体管M3的第二极耦接第一功率管M1的第二极。第四晶体管M4的控制极耦接第二电压端V2。第四晶体管M4的第一极耦接输出电压端Vout。第四晶体管M4的第二极耦接第一比较器COMP1的第一输入端。
反馈电路240可包括：第一电阻器R1、以及第二电阻器R2。其中，第一电阻器R1的第一端耦接输出电压端Vout。第一电阻器R1的第二端耦接误差放大 器EA的第二输入端。第二电阻器R2的第一端耦接误差放大器EA的第二输入端。第二电阻器R2的第二端耦接第二电压端V2。
在图3的示例中，第三晶体管M3、以及第四晶体管M4是PMOS晶体管。误差放大器EA的第一输入端是同相输入端。误差放大器EA的第二输入端是反相输入端。第一比较器COMP1的第一输入端是同相输入端。第一比较器COMP1的第二输入端是反相输入端。本领域技术人员应理解，基于上述发明构思对图3所示的电路进行的变型也应落入本公开的保护范围之内。在该变型中，上述晶体管和端口也可以具有与图3所示的示例不同的设置。
在图3的示例中，当Vout＞Vin时，第二比较器COMP2输出的电压信号OUT2处于高电平。处于高电平的电压信号OUT2被提供给电压选择电路222的选择端SL，则电压选择电路222输出来自第一候选电压端PONB的电压作为第一控制信号。此时VPGATE＝VPONB，VPGATE表示第一控制信号的电压，VPONB表示第一候选电压端的电压。当Vout＜Vin时，第二比较器COMP2输出的电压信号OUT2处于低电平。处于低电平的电压信号OUT2被提供给电压选择电路222的选择端SL，则电压选择电路222输出偏置电压Vb作为第一控制信号。此时VPGATE＝Vb。
在Vin＞Vout和Vin＜Vout这两种情况下，在电感电流IL的负半周期，第一功率管M1的控制极的电压不同，因此电流采样电路230进行的电流采样的比例不同，造成检测电压信号VS1不准确。
针对上述在Vin＞Vout和Vin＜Vout两种情况下电流采样的比例不同的问题，本公开的实施例提出了图6所示的DC-DC变换器600。如图6所示，DC-DC变换器600可包括：电感器L、第一功率管M1、第二功率管M2、电流检测电路630、输出电容器Cout、反馈电路240、误差放大器EA、第一比较器COMP1、逻辑控制电路221、电压选择电路222、第二比较器COMP2、第一反相器O1、第二反相器O2、以及第三反相器O3。
电流检测电路630可包括：第三晶体管M3、第四晶体管M4、以及第五晶体管M5。第五晶体管M5的控制极耦接第二比较器COMP2的输出端。第五晶体管M5的第一极耦接输出电压端Vout。第五晶体管M5的第二极耦接第四晶体管M4的第二极。在图6的示例中，第五晶体管M5是PMOS晶体管。
当Vout＞Vin时，OUT2处于高电平，第五晶体管M5处于关断状态。此时，第一功率管M1、第三晶体管M3和第四晶体管M4均工作在线性区。在本实施例中，第一功率管M1的宽长比W/L_M1＝a，第三晶体管M3的宽长比W/L_M3＝b，第四晶体管M4的宽长比W/L_M4＝c，其中，a远大于b和c。第 三晶体管M3和第四晶体管M4为串联关系，串联后等效的宽长比W/L＝b//c＝bc/(b+c)。电感电流为IL,又因为a远大于b和c，则第三晶体管M3和第四晶体管M4采样到的电流可被认为因为第四晶体管M4的导通电阻ron_M4与宽长比W/L_M4成反比，所以ron_M4＝1/ck。k表示对导通电阻和宽长比进行换算的系数。因此，第四晶体管M4的第一极与第二极之间的压降为即
当Vout＜Vin时，第二比较器COMP2输出的电压信号OUT2处于低电平,第五晶体管M5处于导通状态。此时，第一功率管M1和第三晶体管M3工作在饱和区。第四晶体管M4工作在线性区。因此只有第一功率管M1和第三晶体管M3为电流镜镜像关系。第三晶体管M3和第四晶体管M4采样到的电流大约为将第五晶体管M5的宽长比W/L_M5与第三晶体管M3的宽长比W/L_M3设置成相等，即W/L_M5＝W/L_M3＝b。第五晶体管M5的导通电阻ron_M5＝1/bk，又因为第四晶体管M4的导通电阻ron_M4＝1/ck，因此第四晶体管M4和第五晶体管M5并联后的导通电阻ron＝1/(b+c)k。第四晶体管M4的第一极与第二极之间的压降为
可以看出式(1)和式(2)得到的第四晶体管M4的第一极与第二极之间的压降是相同的，因此本公开的实施例的DC-DC变换器600可以使在Vin＞Vout和Vin＜Vout这两种情况下电流采样的比例是相同的。这样根据本公开的实施例的DC-DC变换器600可在Vin＞Vout和Vin＜Vout这两种情况下均正常工作。
综上所述，根据本公开的实施例的DC-DC变换器通过控制在升压模式(输入电压小于输出电压)和降压模式(输入电压大于输出电压)下第一功率管的控制极的电压以及电流采样的比例来在这两种模式下都正常工作。因此，本公开的实施例的DC-DC变换器更够应用于更多的实际应用场景。
除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。
适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本申请的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本申请的范围。
以上对本公开的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本公开的精神和范围的情况下对本公开的实施例进行各种修改和变型。本公开的保护范围由所附的权利要求限定。

Claims (20)

  1. 一种DC-DC变换器，包括：电感器、第一功率管、第二功率管、开关控制电路、电流检测电路、输出电容器、反馈电路、误差放大器、以及第一比较器，
    其中，所述电感器的第一端耦接输入电压端，所述电感器的第二端耦接所述第一功率管的第二极和所述第二功率管的第二极；
    所述第一功率管的控制极耦接所述开关控制电路的第一输出端，所述第一功率管的第一极耦接输出电压端；
    所述第二功率管的控制极耦接所述开关控制电路的第二输出端，所述第二功率管的第一极耦接第二电压端；
    所述开关控制电路被配置为：根据所述第一比较器输出的比较信号、来自时钟信号端的时钟信号、来自偏置电压端的偏置电压、来自所述输入电压端的输入电压和从所述输出电压端输出的输出电压生成第一控制信号和第二控制信号，从所述第一输出端输出所述第一控制信号并从所述第二输出端输出第二控制信号，其中，在所述输入电压大于或者等于所述输出电压的情况下，所述第一控制信号的电压等于所述偏置电压，在所述输入电压小于所述输出电压的情况下，所述第一控制信号和所述第二控制信号用于交替开启所述第一功率管和所述第二功率管；
    所述电流检测电路被配置为对流过所述第一功率管的第一电流进行采样，基于所采样的电流生成检测电压信号，并向所述第一比较器的第一输入端提供所述检测电压信号；
    所述输出电容器的第一端耦接所述输出电压端，所述输出电容器的第二端耦接所述第二电压端；
    所述反馈电路被配置为根据从所述输出电压端输出的输出电压信号生成反馈电压信号，并向所述误差放大器的第二输入端提供所述反馈电压信号；
    所述误差放大器的第一输入端耦接参考电压端，所述误差放大器的输出端耦接所述第一比较器的第二输入端。
  2. 根据权利要求1所述的DC-DC变换器，其中，所述开关控制电路包括：逻辑控制电路、电压选择电路、第二比较器、以及第一反相器，
    其中，所述逻辑控制电路被配置为：根据所述比较信号和所述时钟信号生成第一指示信号和第二指示信号，将所述第一指示信号从所述逻辑控制电路的第一输出端提供给所述第一反相器的输入端，将所述第二指示信号从所述逻辑控制电路的第二输出端提供给所述第二功率管的所述控制极，其中，所述第一指示信号与所述第二指示信号互为反相信号；
    所述第一反相器的输出端耦接所述电压选择电路的第一候选电压端；
    所述第二比较器的第一输入端耦接所述输出电压端，所述第二比较器的第二输入端耦接所述输入电压端，所述第二比较器被配置为：在所述输入电压小于所述输出电压的情况下，输出第一电平信号，在所述输入电压大于或者等于所述输出电压的情况下，输出第二电平信号；
    所述电压选择电路的第二候选电压端耦接所述偏置电压端，所述电压选择电路的选择端耦接所述第二比较器的输出端，所述电压选择电路的输出端耦接所述第一功率管的所述控制极，所述电压选择电路被配置为：当所述选择端被提供所述第一电平信号时，输出来自第一候选电压端的电压作为所述第一控制信号，当所述选择端被提供所述第二电平信号时，输出所述偏置电压作为所述第一控制信号。
  3. 根据权利要求2所述的DC-DC变换器，其中，所述逻辑控制电路包括：第一非门、第二非门、第三非门、第一与非门、以及第二与非门，
    其中，所述第一非门的输入端耦接所述第一比较器的所述输出端，所述第一非门的输出端耦接所述第一与非门的第一输入端；
    所述第二非门的输入端耦接所述时钟信号端，所述第二非门的输出端耦接所述第二与非门的第二输入端；
    所述第一与非门的第二输入端耦接所述第二与非门的输出端，所述第一与非门的输出端耦接所述第二与非门的第一输入端；
    所述第二与非门的输出端耦接所述逻辑控制电路的所述第一输出端；
    所述第三非门的输入端耦接所述第二与非门的所述输出端，所述第三非门的输出端耦接所述逻辑控制电路的所述第二输出端。
  4. 根据权利要求3所述的DC-DC变换器，其中，所述电流检测电路包括：第三晶体管、以及第四晶体管，
    其中，所述第三晶体管的控制极耦接所述第一功率管的所述控制极，所述第三晶体管的第一极耦接所述第一比较器的所述第一输入端，所述第三晶体管的第二极耦接所述第一功率管的所述第二极；
    所述第四晶体管的控制极耦接所述第二电压端，所述第四晶体管的第一极耦接所述输出电压端，所述第四晶体管的第二极耦接所述第一比较器的所述第一输入端。
  5. 根据权利要求3所述的DC-DC变换器，其中，所述电流检测电路包括：第三晶体管、第四晶体管、以及第五晶体管，
    其中，所述第三晶体管的控制极耦接所述第一功率管的所述控制极，所述第三晶体管的第一极耦接所述第一比较器的所述第一输入端，所述第三晶体管的第二极耦接所述第一功率管的所述第二极；
    所述第四晶体管的控制极耦接所述第二电压端，所述第四晶体管的第一极 耦接所述输出电压端，所述第四晶体管的第二极耦接所述第一比较器的所述第一输入端；
    所述第五晶体管的控制极耦接所述第二比较器的所述输出端，所述第五晶体管的第一极耦接所述输出电压端，所述第五晶体管的第二极耦接所述第四晶体管的所述第二极。
  6. 根据权利要求2所述的DC-DC变换器，其中，所述电流检测电路包括：第三晶体管、以及第四晶体管，
    其中，所述第三晶体管的控制极耦接所述第一功率管的所述控制极，所述第三晶体管的第一极耦接所述第一比较器的所述第一输入端，所述第三晶体管的第二极耦接所述第一功率管的所述第二极；
    所述第四晶体管的控制极耦接所述第二电压端，所述第四晶体管的第一极耦接所述输出电压端，所述第四晶体管的第二极耦接所述第一比较器的所述第一输入端。
  7. 根据权利要求2所述的DC-DC变换器，其中，所述电流检测电路包括：第三晶体管、第四晶体管、以及第五晶体管，
    其中，所述第三晶体管的控制极耦接所述第一功率管的所述控制极，所述第三晶体管的第一极耦接所述第一比较器的所述第一输入端，所述第三晶体管的第二极耦接所述第一功率管的所述第二极；
    所述第四晶体管的控制极耦接所述第二电压端，所述第四晶体管的第一极耦接所述输出电压端，所述第四晶体管的第二极耦接所述第一比较器的所述第一输入端；
    所述第五晶体管的控制极耦接所述第二比较器的所述输出端，所述第五晶体管的第一极耦接所述输出电压端，所述第五晶体管的第二极耦接所述第四晶体管的所述第二极。
  8. 根据权利要求1所述的DC-DC变换器，其中，所述开关控制电路包括：逻辑控制电路、电压选择电路、第二比较器、第一反相器、第二反相器、以及第三反相器，
    其中，所述逻辑控制电路被配置为：根据所述比较信号和所述时钟信号生成第一指示信号和第二指示信号，将所述第一指示信号从所述逻辑控制电路的第一输出端提供给所述第一反相器的输入端，将所述第二指示信号从所述逻辑控制电路的第二输出端提供给所述第二反相器的输入端，其中，所述第一指示信号与所述第二指示信号互为反相信号；
    所述第一反相器的输出端耦接所述电压选择电路的第一候选电压端；
    所述第二比较器的第一输入端耦接所述输出电压端，所述第二比较器的第二输入端耦接所述输入电压端，所述第二比较器被配置为：在所述输入电压小 于所述输出电压的情况下，输出第一电平信号，在所述输入电压大于或者等于所述输出电压的情况下，输出第二电平信号；
    所述电压选择电路的第二候选电压端耦接所述偏置电压端，所述电压选择电路的选择端耦接所述第二比较器的输出端，所述电压选择电路的输出端耦接所述第一功率管的所述控制极，所述电压选择电路被配置为：当所述选择端被提供所述第一电平信号时，输出来自第一候选电压端的电压作为所述第一控制信号，当所述选择端被提供所述第二电平信号时，输出所述偏置电压作为所述第一控制信号；
    所述第二反相器的输出端耦接所述第三反相器的输入端；
    所述第三反相器的输出端耦接所述第二功率管的所述控制极。
  9. 根据权利要求8所述的DC-DC变换器，其中，所述逻辑控制电路包括：第一非门、第二非门、第三非门、第一与非门、以及第二与非门，
    其中，所述第一非门的输入端耦接所述第一比较器的所述输出端，所述第一非门的输出端耦接所述第一与非门的第一输入端；
    所述第二非门的输入端耦接所述时钟信号端，所述第二非门的输出端耦接所述第二与非门的第二输入端；
    所述第一与非门的第二输入端耦接所述第二与非门的输出端，所述第一与非门的输出端耦接所述第二与非门的第一输入端；
    所述第二与非门的输出端耦接所述逻辑控制电路的所述第一输出端；
    所述第三非门的输入端耦接所述第二与非门的所述输出端，所述第三非门的输出端耦接所述逻辑控制电路的所述第二输出端。
  10. 根据权利要求9所述的DC-DC变换器，其中，所述电流检测电路包括：第三晶体管、以及第四晶体管，
    其中，所述第三晶体管的控制极耦接所述第一功率管的所述控制极，所述第三晶体管的第一极耦接所述第一比较器的所述第一输入端，所述第三晶体管的第二极耦接所述第一功率管的所述第二极；
    所述第四晶体管的控制极耦接所述第二电压端，所述第四晶体管的第一极耦接所述输出电压端，所述第四晶体管的第二极耦接所述第一比较器的所述第一输入端。
  11. 根据权利要求9所述的DC-DC变换器，其中，所述电流检测电路包括：第三晶体管、第四晶体管、以及第五晶体管，
    其中，所述第三晶体管的控制极耦接所述第一功率管的所述控制极，所述第三晶体管的第一极耦接所述第一比较器的所述第一输入端，所述第三晶体管的第二极耦接所述第一功率管的所述第二极；
    所述第四晶体管的控制极耦接所述第二电压端，所述第四晶体管的第一极 耦接所述输出电压端，所述第四晶体管的第二极耦接所述第一比较器的所述第一输入端；
    所述第五晶体管的控制极耦接所述第二比较器的所述输出端，所述第五晶体管的第一极耦接所述输出电压端，所述第五晶体管的第二极耦接所述第四晶体管的所述第二极。
  12. 根据权利要求8所述的DC-DC变换器，其中，所述电流检测电路包括：第三晶体管、以及第四晶体管，
    其中，所述第三晶体管的控制极耦接所述第一功率管的所述控制极，所述第三晶体管的第一极耦接所述第一比较器的所述第一输入端，所述第三晶体管的第二极耦接所述第一功率管的所述第二极；
    所述第四晶体管的控制极耦接所述第二电压端，所述第四晶体管的第一极耦接所述输出电压端，所述第四晶体管的第二极耦接所述第一比较器的所述第一输入端。
  13. 根据权利要求8所述的DC-DC变换器，其中，所述电流检测电路包括：第三晶体管、第四晶体管、以及第五晶体管，
    其中，所述第三晶体管的控制极耦接所述第一功率管的所述控制极，所述第三晶体管的第一极耦接所述第一比较器的所述第一输入端，所述第三晶体管的第二极耦接所述第一功率管的所述第二极；
    所述第四晶体管的控制极耦接所述第二电压端，所述第四晶体管的第一极耦接所述输出电压端，所述第四晶体管的第二极耦接所述第一比较器的所述第一输入端；
    所述第五晶体管的控制极耦接所述第二比较器的所述输出端，所述第五晶体管的第一极耦接所述输出电压端，所述第五晶体管的第二极耦接所述第四晶体管的所述第二极。
  14. 根据权利要求2至13中任一项所述的DC-DC变换器，所述第一电平信号为高电平信号，所述第二电平信号为低电平信号。
  15. 根据权利要求1至13中任一项所述的DC-DC变换器，其中，所述反馈电路包括：第一电阻器和第二电阻器，
    其中，所述第一电阻器的第一端耦接所述输出电压端，所述第一电阻器的第二端耦接所述误差放大器的所述第二输入端；
    所述第二电阻器的第一端耦接所述误差放大器的所述第二输入端，所述第二电阻器的第二端耦接所述第二电压端。
  16. 根据权利要求1至13中任一项所述的DC-DC变换器，还包括：时钟产生电路，
    所述时钟产生电路被配置为产生时钟信号并从所述时钟信号端输出所述时 钟信号。
  17. 根据权利要求1至13中任一项所述的DC-DC变换器，其中，所述第一功率管为P型晶体管，所述第二功率管为N型晶体管。
  18. 根据权利要求1至13中任一项所述的DC-DC变换器，其中，所述误差放大器的所述第一输入端为同相输入端，所述误差放大器的所述第二输入端为反相输入端。
  19. 根据权利要求1至13中任一项所述的DC-DC变换器，其中，所述第一比较器的所述第一输入端为同相输入端，所述第一比较器的所述第二输入端为反相输入端。
  20. 一种DC-DC变换器，包括：电感器、第一功率管、第二功率管、第三晶体管至第五晶体管、第一非门至第三非门、第一与非门、第二与非门、电压选择电路、第二比较器、第一反相器至第三反相器、输出电容器、第一电阻器、第二电阻器、误差放大器、以及第一比较器，
    其中，所述电感器的第一端耦接输入电压端，所述电感器的第二端耦接所述第一功率管的第二极和所述第二功率管的第二极；
    所述第一功率管的控制极耦接所述电压选择电路的输出端，所述第一功率管的第一极耦接输出电压端；
    所述第二功率管的控制极耦接所述第三反相器的输出端，所述第二功率管的第一极耦接第二电压端；
    所述第一非门的输入端耦接所述第一比较器的输出端，所述第一非门的输出端耦接所述第一与非门的第一输入端；
    第二非门的输入端耦接时钟信号端，所述第二非门的输出端耦接所述第二与非门的第二输入端；
    所述第一与非门的第二输入端耦接所述第二与非门的输出端，所述第一与非门的输出端耦接所述第二与非门的第一输入端；
    所述第二与非门的输出端耦接第一反相器的输入端；
    所述第三非门的输入端耦接所述第二与非门的所述输出端，所述第三非门的输出端耦接第二反相器的输入端；
    所述第一反相器的输出端耦接所述电压选择电路的第一候选电压端；
    所述第二比较器的第一输入端耦接所述输出电压端，所述第二比较器的第二输入端耦接所述输入电压端，所述第二比较器被配置为：在来自所述输入电压端的输入电压小于从所述输出电压端输出的输出电压的情况下，输出第一电平信号，在所述输入电压大于或者等于所述输出电压的情况下，输出第二电平信号；
    所述电压选择电路的第二输入端耦接偏置电压端，所述电压选择电路的选 择端耦接所述第二比较器的输出端，所述电压选择电路的输出端耦接所述第一功率管的所述控制极，所述电压选择电路被配置为：当所述选择端被提供所述第一电平信号时，输出来自第一候选电压端的电压，当所述选择端被提供所述第二电平信号时，输出所述偏置电压；
    所述第二反相器的输出端耦接所述第三反相器的输入端；
    所述第三反相器的输出端耦接所述第二功率管的所述控制极；
    所述第三晶体管的控制极耦接所述第一功率管的所述控制极，所述第三晶体管的第一极耦接所述第一比较器的第一输入端，所述第三晶体管的第二极耦接所述第一功率管的所述第二极；
    第四晶体管的控制极耦接所述第二电压端，所述第四晶体管的第一极耦接所述输出电压端，所述第四晶体管的第二极耦接所述第一比较器的所述第一输入端；
    所述第五晶体管的控制极耦接所述第二比较器的所述输出端，所述第五晶体管的第一极耦接所述输出电压端，所述第五晶体管的第二极耦接所述第四晶体管的所述第二极；
    所述第一电阻器的第一端耦接所述输出电压端，所述第一电阻器的第二端耦接所述误差放大器的第二输入端；
    所述第二电阻器的第一端耦接所述误差放大器的所述第二输入端，所述第二电阻器的第二端耦接所述第二电压端；
    所述输出电容器的第一端耦接所述输出电压端，所述输出电容器的第二端耦接所述第二电压端；
    所述误差放大器的第一输入端耦接参考电压端，所述误差放大器的输出端耦接所述第一比较器的第二输入端。
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