WO2023245671A9 - 显示面板及显示装置 - Google Patents

Abstract

本公开提供一种显示面板及显示装置。该显示面板包括沿行列方向阵列分布的多个像素单元，所述像素单元包括：像素驱动电路(P-Drive)、多个子像素、开关电路(MSW)，像素驱动电路(P-Drive)用于提供驱动电流；所述子像素的第一电极(P-AOD)用于连接所述像素驱动电路(P-Drive)，所述子像素的第二电极(P-CTO)连接第二电源端，所述子像素在所述驱动电流的作用下发光；开关电路(MSW)包括多个开关单元，所述开关单元与所述子像素对应设置，所述开关单元串接于所述像素驱动电路(P-Drive)与对应子像素之间，所述开关单元的控制端用于接收开关信号，所述开关单元的第一端连接所述像素驱动电路(P-Drive)，所述开关单元的第二端连接对应子像素的第一电极(P-AOD)，所述开关单元响应于所述开关信号导通所述子像素与所述像素驱动电路(P-Drive)的连通路径。 (图11)

Description

显示面板及显示装置 技术领域

本公开涉及显示技术领域，具体而言，涉及一种显示面板及显示装置。

背景技术

当前LED显示在户外和中控大屏显示上得到广泛应用。目前LED的应用主要是远距离观看，像素Pitch相对较大，PPI较低。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于克服上述现有技术的不足，提供一种显示面板及显示装置。

根据本公开的一个方面，提供一种显示面板，包括沿行列方向阵列分布的多个像素单元，所述像素单元包括：像素驱动电路，用于提供驱动电流；多个子像素，所述子像素的第一电极用于连接所述像素驱动电路，所述子像素的第二电极连接第二电源端，所述子像素在所述驱动电流的作用下发光；开关电路，包括多个开关单元，所述开关单元与所述子像素对应设置，所述开关单元串接于所述像素驱动电路与对应子像素之间，所述开关单元的控制端用于接收开关信号，所述开关单元的第一端连接所述像素驱动电路，所述开关单元的第二端连接对应子像素的第一电极，所述开关单元响应于所述开关信号导通所述子像素与所述像素驱动电路的连通路径。

在本公开的一示例性实施例中，所述显示面板包括衬底基板；同一像素单元中，所述像素驱动电路在所述衬底基板的正投影位于所述子像素的第一电极在所述衬底基板的正投影远离所述第二电极在所述衬底基板的正投影的一侧，所述开关单元在所述衬底基板的正投影位于对应所 述子像素的第一电极在所述衬底基板的正投影和第二电极在所述衬底基板的正投影之间。

在本公开的一示例性实施例中，所述显示面板还包括：第一驱动电路，位于所述显示面板的显示区，所述第一驱动电路用于输出栅极控制信号；所述像素驱动电路响应于所述栅极控制信号将数据信号端的数据信号传输至驱动信号端。

在本公开的一示例性实施例中，所述第一驱动电路包括多个级联的第一移位寄存器单元，向本行像素单元提供栅极控制信号的第一移位寄存器单元位于本行像素单元和下一行像素单元之间。

在本公开的一示例性实施例中，所述显示面板还包括：开关驱动电路，位于所述显示面板的显示区，所述开关驱动电路用于输出所述开关信号。

在本公开的一示例性实施例中，所述开关驱动电路包括多个子开关驱动电路，一个子开关驱动电路驱动一列开关单元；所述子开关驱动电路包括多个级联的第三移位寄存器单元，向本行开关电路提供开关信号的第三移位寄存器单元位于本行像素单元和下一行像素单元之间的间隙内。

在本公开的一示例性实施例中，所述像素单元包括第一子像素、第二子像素和第三子像素；所述开关电路包括第一开关单元、第二开关单元和第三开关单元，所述第一开关单元对应连接所述第一子像素，所述第二开关单元对应连接所述第二子像素，所述第三开关单元对应连接所述第三子像素；所述开关驱动电路包括第一子开关驱动电路、第二子开关驱动电路和第三子开关驱动电路，所述第一子开关驱动电路用于向所述第一开关单元输出第一开关信号，所述第二子开关驱动电路用于向所述第二开关单元输出第二开关信号，所述第三子开关单元用于向所述第三开关单元输出第三开关信号；其中，所述第一子开关驱动电路、所述第二子开关驱动电路和所述第三子开关驱动电路先后逐行输出所述第一开关信号、所述第二开关信号和所述第三开关信号；且在所述第一子开关驱动电路输出所述第一开关信号的时间内、在所述第二子开关驱动电路输出所述第二开关信号的时间内以及在所述第三子开关驱动电路输出 所述第三开关信号的时间内，所述第一驱动电路分别输出所述栅极控制信号。

在本公开的一示例性实施例中，所述显示面板包括两个所述开关驱动电路，两个所述开关驱动电路沿行方向分开设置于所述显示区的两侧。

在本公开的一示例性实施例中，所述显示面板还包括：驱动集成电路，用于分别向各所述开关单元输出所述开关信号。

在本公开的一示例性实施例中，所述第一驱动电路位于所述显示面板的非显示区。

在本公开的一示例性实施例中，所述像素单元包括第一子像素、第二子像素和第三子像素；所述开关电路包括第一开关单元、第二开关单元和第三开关单元，所述第一开关单元对应连接所述第一子像素，所述第二开关单元对应连接所述第二子像素，所述第三开关单元对应连接所述第三子像素；其中，在一帧数据中，所述驱动集成电路先后依次输出第一开关信号、第二开关信号和第三开关信号；在所述驱动集成电路输出所述第一开关信号的时间内，所述第一驱动电路依次向各像素驱动电路输出第一栅极控制信号，所述像素驱动电路响应于所述第一栅极控制信号向所述第一子像素提供驱动电流；在所述驱动集成电路输出所述第二开关信号的时间内，所述第一驱动电路依次向各像素驱动电路输出第二栅极控制信号，所述像素驱动电路响应于所述第二栅极控制信号向所述第二子像素提供驱动电流；在各所述驱动集成电路输出所述第三开关信号的时间内，所述第一驱动电路依次向各像素驱动电路输出第三栅极控制信号，所述像素驱动电路响应于所述第三栅极控制信号向所述第三子像素提供驱动电流。

在本公开的一示例性实施例中，在一帧数据中，所述第一开关信号、所述第二开关信号和所述第三开关信号的持续时长相同。

在本公开的一示例性实施例中，所述第一驱动电路按照第一频率输出栅极控制信号，所述驱动集成电路按照第二频率输出开关信号，所述第一频率为所述第二频率的3倍。

在本公开的一示例性实施例中，所述像素驱动电路包括：驱动模块，连接第一节点、第二节点和第三节点，所述驱动模块用于响应所述第一 节点的电压信号利用所述第二节点和所述第三节点的电压差提供驱动电流；第一复位模块，连接第一节点、第一复位信号端和初始信号端，所述第一复位模块用于响应所述第一复位信号端的复位信号将所述初始信号端的初始信号传输至所述第一节点；传输模块，连接所述第一节点、栅极信号端和所述第二节点，所述传输模块用于响应所述栅极信号端的信号导通所述第一节点和所述第二节点的连通路径；数据写入模块，连接数据信号端、所述栅极信号端和所述第三节点，所述数据写入模块用于响应所述栅极信号端的信号将所述数据信号端的第二数据信号传输至所述第三节点；第二复位模块，连接第四节点、所述初始信号端和所述第一复位信号端，所述第二复位模块用于响应所述第一复位信号端的复位信号将所述初始信号端的初始信号传输至所述第四节点；第一发光控制模块，连接所述第三节点、使能信号端和第一电源端，所述第一发光控制模块用于响应所述使能信号端的使能信号导通所述第三节点与所述第一电源端的连通路径；第二发光控制模块，连接所述第二节点、所述第四节点和调节模块，所述第二发光控制模块用于响应所述调节模块的信号导通所述第四节点与所述第二节点的连通路径；调节模块，连接数据信号端、第二复位信号端、第一复位信号端、初始信号端和使能信号端，所述调节模块用于响应所述数据信号端的第一数据信号关闭所述第二发光控制模块，或者用于响应所述数据信号端的第二数据信号打开所述第二发光控制模块。

在本公开的一示例性实施例中，所述驱动模块包括：驱动晶体管，控制端连接所述第一节点，第一端连接所述第三节点，第二端连接所述第二节点；所述第一复位模块包括：第一晶体管，控制端连接第一复位信号端，第一端连接所述第一节点，第二端连接所述初始信号端；所述传输模块包括：第二晶体管，控制端连接栅极信号端，第一端连接所述第一节点，第二端连接所述第二节点；所述数据写入模块包括：第四晶体管，控制端连接所述栅极信号端，第一端连接所述数据信号端，第二端连接所述第三节点；所述第二复位模块包括：第七晶体管，控制端连接所述第一复位信号端，第一端连接初始信号端，第二端连接所述第四节点；所述第一发光控制模块包括：第五晶体管，控制端连接所述使能 信号端，第一端连接所述第一电源端，第二端连接所述第三节点；所述第二发光控制模块包括：第六晶体管，控制端连接第七节点，第一端连接所述第二节点，第二端连接第四节点；所述调节模块包括：第八晶体管，控制端连接第二复位信号端，第一端连接所述数据信号端，第二端连接第五节点，所述第八晶体管用于响应所述第二复位信号端的复位信号将所述数据信号端的数据信号传输至所述第五节点；第九晶体管，控制端连接所述第五节点，第一端连接所述使能信号端，第二端连接所述第七节点，所述第九晶体管用于响应所述第五节点的电压信号将所述使能信号端的使能信号传输至所述第七节点；第一电容，连接所述第五节点和所述初始信号端，所述第一电容用于存储写入所述第五节点的电压信号；第十晶体管，控制端连接所述第一复位信号端，第一端连接所述数据信号端，第二端连接第六节点，所述第十晶体管用于响应所述第一复位信号端的复位信号将所述数据信号端的数据信号传输至所述第六节点；第十一晶体管，控制端连接所述第六节点，第一端连接高频信号端，第二端连接所述第七节点，所述第十一晶体管用于响应所述第六节点的电压信号将所述高频信号端的信号传输至所述第七节点；第二电容，连接所述第六节点和所述使能信号端，所述第二电容用于存储写入所述第六节点的电压信号。

在本公开的一示例性实施例中，所述开关单元为晶体管。

在本公开的一示例性实施例中，所述像素单元包括第一子像素、第二子像素和第三子像素，所述开关电路包括第十二晶体管、第十三晶体管和第十四晶体管；所述第十二晶体管的控制端接收第一开关信号，所述第十二晶体管的第一端连接第四节点，所述第十二晶体管的第二端连接第一子像素的第一电极；所述第十三晶体管的控制端接收第二开关信号，所述第十三晶体管的第一端连接第四节点，所述第十三晶体管的第二端连接第二子像素的第一电极；所述第十四晶体管的控制端接收第三开关信号，所述第十四晶体管的第一端连接第四节点，所述第十四晶体管的第二端连接第三子像素的第一电极。

在本公开的一示例性实施例中，所述显示面板包括：衬底基板；第一导电层，位于所述衬底基板的一侧，所述第一导电层包括：第三导电 部，用于形成所述存储电容的第一电极；有源层，位于所述第一导电层被背离所述衬底基板的一侧，所述有源层包括：第一有源部，在所述衬底基板的正投影位于所述第一导电部在所述衬底基板的正投影和所述第三导电部在所述衬底基板的正投影之间，所述第一有源部用于形成所述第一晶体管的沟道区；第一子有源部，连接于所述第一有源部的一侧，用于形成所述第一晶体管的第一端；第二子有源部，连接于所述第一有源部的另一侧，用于形成所述第一晶体管的第二端和所述第七晶体管的第一端；第七有源部，与所述第二子有源部连接，所述第七有源部用于形成第七晶体管的沟道区；第十四子有源部，连接于所述第七有源部的另一侧，用于形成所述第七晶体管的第二端；第三有源部，在所述衬底基板的正投影沿列方向位于所述第三导电部在所述衬底基板的正投影的一侧，所述第三有源部用于形成所述驱动晶体管的沟道区；第五子有源部，沿列方向连接于所述第三有源部的一侧，所述第五子有源部用于形成所述驱动晶体管的第一端；第六子有源部，连接于所述第三有源部的另一侧，所述第六子有源部用于形成所述驱动晶体管的第二端；第二有源部，沿行方向位于所述第三有源部的一侧，所述第二有源部用于形成所述第二晶体管的沟道区；第三子有源部，沿行方向连接于所述第二有源部靠近所述第三有源部的一侧，所述第三子有源部用于形成所述第二晶体管的第一端；第四子有源部，连接于所述第二有源部远离所述第三有源部的一侧，所述第四子有源部用于形成所述第二晶体管的第二端；第四有源部，位于所述第三有源部远离所述第二有源部的一侧，所述第四有源部用于形成所述第四晶体管的沟道区；第七子有源部，连接于所述第四有源部远离所述第三有源部的一侧，所述第七子有源部用于形成所述第四晶体管的第一端；第八子有源部，连接于所述第四有源部靠近所述第三有源部的一侧，所述第八子有源部用于形成所述第四晶体管的第二端；第五有源部，在所述衬底基板的正投影位于所述第三有源部在所述衬底基板的正投影和所述第三导电部在所述衬底基板的正投影之间，所述第五有源部用于形成所述第五晶体管的沟道区；第九子有源部，连接于所述第五有源部远离所述第三有源部的一侧，所述第九子有源部用于形成所述第五晶体管的第一端；第十子有源部，连接于所述第五有源 部靠近所述第三有源部的一侧，所述第十子有源部用于形成所述第五晶体管的第二端；第六有源部，沿行方向位于所述第五有源部的一侧，所述第六有源部用于形成所述第六晶体管的沟道区；第十一子有源部，连接于所述第六有源部靠近所述第三有源部的一侧，所述第十一子有源部用于形成所述第六晶体管的第一端；第十二子有源部，连接于所述第六有源部的另一端，所述第十二子有源部用于形成所述第六晶体管的第二端；第二导电层，位于所述有源层背离所述衬底基板的一侧，所述第二导电层包括：第三导电块，所述第三导电块包括依次连接的第一组成部、第二组成部和第三组成部，所述第一组成部在所述衬底基板的正投影与所述第三导电部在所述衬底基板的正投影部分交叠，所述第三组成部在所述衬底基板的正投影覆盖所述第三有源部在所述衬底基板的正投影，所述第三导电块的部分结构用于形成所述存储电容的第二电极、部分结构用于形成所述驱动晶体管的顶栅；栅极信号线，在所述衬底基板的正投影沿行方向延伸，所述栅极信号线在所述衬底基板的正投影位于所述第三组成部在所述衬底基板的正投影远离所述第一组成部在所述衬底基板的一侧，所述栅极信号线在所述衬底基板的正投影部分覆盖所述第二有源部在所述衬底基板的正投影、部分覆盖所述第四有源部在所述衬底基板的正投影，所述栅极信号线的部分结构用于形成所述第二晶体管的栅极、部分结构用于形成所述第四晶体管的栅极；使能信号线，包括依次连接的主体部、第一子延伸部和第二子延伸部，所述主体部在所述衬底基板的正投影位于所述第三导电块在所述衬底基板的正投影远离所述栅极信号在所述衬底基板的正投影的一侧，所述第二子延伸部在所述衬底基板的正投影覆盖所述第五有源部在所述衬底基板的正投影，所述使能信号线的部分结构用于形成所述第五晶体管的栅极；第六导电块，包括第一子导电块和第二子导电块，所述第一子导电块在所述衬底基板的正投影沿列方向延伸，所述第二子导电块在所述衬底基板的正投影覆盖所述第六有源部在所述衬底基板的正投影，所述第六导电块的部分结构用于形成所述第六晶体管的栅极；第一复位信号线，在所述衬底基板的正投影沿行方向延伸且位于所述第三导电块在所述衬底基板的正投影远离所述第三有源部在所述衬底基板的正投影的一侧，所述第一复位信号 线在所述衬底基板的正投影覆盖所述第一有源部在所述衬底基板的正投影和所述第七有源部在所述衬底基板的正投影，所述第一复位信号线的部分结构用于形成所述第一晶体管的栅极和所述第七晶体管的栅极；第三导电层，位于所述第二导电层背离所述衬底基板的一侧，所述第三导电层包括：第三转接部，所述第三转接部的一端通过过孔连接所述第三子有源部，另一端通过过孔连接所述第三导电块；第四转接部，分别通过过孔连接所述第四子有源部、所述第六子有源部和所述第十一子有源部；第五转接部，分别通过过孔连接所述第五子有源部、所述第八子有源部和所述第十子有源部；第六转接部，通过过孔连接所述第十二子有源部；第十七导电块，包括主导电部和子导电部，所述主导电部在所述衬底基板的正投影位于所述第三导电块在所述衬底基板的正投影上，所述第十七导电块分别通过过孔连接所述第三导电部和所述第九子有源部，所述第十七导电块的部分结构用于形成所述存储电容的第一电极，部分结构用于形成所述第五晶体管的第一端；数据信号线，在所述衬底基板的正投影沿列方向延伸，所述数据线通过过孔连接所述第七子有源部。

在本公开的一示例性实施例中，所述第一导电层还包括：第一导电部，用于形成所述第一电容的第一电极；第二导电部，用于形成所述第二电容的第二电极；第四导电部，位于所述第三导电部远离所述第一导电部的一侧，所述第四导电部在所述衬底基板的正投影覆盖所述第三有源部在所述衬底基板的正投影，所述第四导电部用于形成所述驱动晶体管的底栅；第五导电部，连接于所述第四导电部的一侧，所述第五导电部通过过孔连接所述第三转接部；所述有源层还包括：第八有源部，在所述衬底基板的正投影位于所述第一导电部在所述衬底基板的正投影和所述第三导电部在所述衬底基板的正投影之间，所述第八有源部用于形成第八晶体管的沟道区；第十五子有源部，连接于所述第八有源部的一侧，用于形成所述第八晶体管的第一端；第十六子有源部，连接于所述第八有源部的另一侧，用于形成所述第八晶体管的第二端；第九有源部，在所述衬底基板的正投影位于所述第一导电部在所述衬底基板的正投影和所述第三导电部在所述衬底基板的正投影之间，所述第九有源部用于形成所述第九晶体管的沟道区；第十七子有源部，连接于所述第九有源 部的一侧，用于形成所述第九晶体管的第一端；第十八子有源部，连接于所述第九有源部的另一侧，用于形成所述第九晶体管的第二端；第十有源部，在所述衬底基板的正投影位于所述第一导电部在所述衬底基板的正投影和所述第三导电部在所述衬底基板的正投影之间，所述第十有源部用于形成所述第十晶体管的沟道区；第十九子有源部，连接于所述第十有源部的一侧，用于形成所述第十晶体管的第一端；第二十子有源部，连接于所述第十有源部的另一侧，用于形成所述第十晶体管的第二端；第十一有源部，在所述衬底基板的正投影位于所述第一导电部在所述衬底基板的正投影和所述第三导电部在所述衬底基板的正投影之间，所述第十一有源部用于形成所述第十一晶体管的沟道区；第二十一子有源部，连接于所述第十一有源部的一侧，用于形成所述第十一晶体管的第一端；第二十二子有源部，连接于所述第十一有源部的另一侧，用于形成所述第十一晶体管的第二端；所述第二导电层还包括：第一高频信号线，在所述衬底基板的正投影沿行方向延伸且位于所述第一导电部在所述衬底基板的正投影远离所述第三导电部在所述衬底基板的正投影的一侧；第三电源线，在所述衬底基板的正投影沿行方向延伸且位于所述第一高频信号线在所述衬底基板的正投影和所述第一导电部在所述衬底基板的正投影之间，所述第三电源线用于提供所述第一子像素的第二电源端；第二电源线，在所述衬底基板的正投影沿行方向延伸且位于所述第三电源线在所述衬底基板的正投影和所述第一导电部在所述衬底基板的正投影之间，所述第二电源线用于提供所述第二子像素和所述第三子像素的第二电源端；初始信号线，在所述衬底基板的正投影沿行方向延伸且位于所述第一导电部在所述衬底基板的正投影和所述第三导电部在所述衬底基板的正投影之间；第二复位信号线，在所述衬底基板的正投影沿行方向延伸且位于所述初始信号线在所述衬底基板的正投影和所述第三导电块在所述衬底基板的正投影之间，所述第二复位信号线在所述衬底基板的正投影覆盖所述第八有源部在所述衬底基板的正投影，所述第二复位信号线的部分结构用于形成所述第八晶体管的栅极；第一电源线，在所述衬底基板的正投影沿行方向延伸且位于所述第一复位信号在所述衬底基板的正投影和所述第三导电块在所述衬底基板的正投影之间， 且所述使能信号线的主体部在所述衬底基板的正投影位于所述第一电源线在所述衬底基板的正投影和所述第三导电块在所述衬底基板的正投影之间；第一导电块，在所述衬底基板的正投影位于所述第一导电部在所述衬底基板的正投影上，所述第一导电块用于形成所述第一电容的第二电极；第二导电块，在所述衬底基板的正投影位于所述第二导电部在所述衬底基板的正投影上，所述第二导电块用于形成所述第二电容的第二电极；第三导电块，包括依次连接的第一组成部、第二组成部和第三组成部，所述第一组成部在衬底基板的正投影位于所述第三导电部在衬底基板的正投影上，所述第一组成部用于形成所述存储电容的第二电极；所述第三组成部在衬底基板的正投影覆盖所述第三有源部在衬底基板的正投影，所述第三组成部用于形成驱动晶体管的栅极；第四导电块，在所述衬底基板的正投影覆盖所述第九有源部在所述衬底基板的正投影，所述第四导电块的部分结构用于形成所述第九晶体管的栅极；第六导电块，包括第一子导电块和第二子导电块，所述第一子导电块在衬底基板的正投影沿列方向延伸，第二子导电块在衬底基板的正投影沿行方向延伸，所述第二子导电块在衬底基板的正投影覆盖所述第六有源部在衬底基板的正投影，所述第六导电块的部分结构用于形成所述第六晶体管的栅极；第九导电块，在衬底基板的正投影覆盖所述第十一有源部在衬底基板的正投影，所述第九导电块的部分结构用于形成所述第十一晶体管的栅极，所述第九导电块分别通过过孔连接所述第十一转接部和所述第十二转接部；第十导电块，通过过孔连接所述第十七子有源部；所述第三导电层还包括：第二高频信号线，在所述衬底基板的正投影沿列方向延伸，所述第二高频信号线通过过孔连接所述第一高频信号线；数据信号线，在所述衬底基板的正投影沿列方向延伸，所述数据信号线通过过孔连接所述第七子有源部、所述第十五子有源部和所述第十九子有源部；第一转接部，分别通过过孔连接所述第一子有源部和所述第三导电块；第二转接部，分别通过过孔连接第二子有源部和所述初始信号线；第七转接部，分别通过过孔连接所述第一导电块、所述第十六子有源部和所述第四导电块；第八转接部，分别通过过孔连接所述第十七子有源部和所述使能信号线；第九转接部，分别通过过孔连接位于第二导电层的第 五导电块以及所述第十八子有源部和所述第二十二子有源部；第十转接部，分别通过过孔连接所述第五导电块和所述第六导电块；第十一转接部，分别通过过孔连接所述第二十子有源部和所述第九导电块；第十二转接部，分别通过过孔连接所述第九导电块和所述第二导电块；第十六转接部，分别通过过孔连接所述第二十一子有源部和位于第二导电层的第七导电块，所述第七导电块还通过过孔连接所述第二高频信号线；其中，所述第一复位信号线在所述衬底基板的正投影还覆盖所述第十有源部在所述衬底基板的正投影，所述第一复位信号线的部分结构用于形成所述第十晶体管的栅极。

在本公开的一示例性实施例中，所述有源层还包括：第十二有源部，用于形成所述第十二晶体管的沟道区，第二十三子有源部，连接于所述第十二有源部的一侧，所述第二十三子有源部用于形成所述第十二晶体管的第一端，所述第二十三子有源部通过过孔连接所述第六转接部；第二十四子有源部，连接于所述第十二有源部的另一侧，所述第二十四子有源部用于形成所述第十二晶体管的第二端；第十三有源部，用于形成所述第十三晶体管的沟道区；第二十五子有源部，连接于所述第十三有源部的一侧，用于形成所述第十三晶体管的第一端，所述第二十五子有源部通过过孔连接所述第六转接部；第二十六子有源部，连接于所述第十三有源部的另一侧，用于形成所述第十三晶体管的第二端；第十四有源部，用于形成所述第十四晶体管的沟道区；第二十七子有源部，连接于所述第十四有源部的一侧，用于形成所述第十四晶体管的第一端，所述第二十七子有源部通过过孔连接所述第六转接部；第二十八子有源部，连接于所述第十四有源部的另一端，用于形成所述第十四晶体管的第二端；所述第二导电层还包括：第十二导电块，在所述衬底基板的正投影覆盖所述第十二有源部在所述衬底基板的正投影，所述第十二导电块用于形成所述第十二晶体管的栅极；第十三导电块，在所述衬底基板的正投影覆盖所述第十三有源部在所述衬底基板的正投影，所述第十三导电块用于形成所述第十三晶体管的栅极；第十四导电块，在所述衬底基板的正投影覆盖所述第十四有源部在所述衬底基板的正投影，所述第十四导电块用于形成所述第十四晶体管的栅极；所述第三导电层还包括：第 十三转接部，通过过孔连接所述第二十四子有源部；第十四转接部，通过过孔连接所述第二十六子有源部；第十五转接部，通过过孔连接所述第二十八子有源部；所述显示面板还包括：第四导电层，位于所述第三导电层背离所述衬底基板的一侧，所述第四导电层包括：第二十导电块，用于形成所述第一子像素的第一电极，所述第二十导电块通过过孔连接所述第十三转接部；第二十一导电块，用于形成所述第二子像素的第一电极，所述第二十一导电块通过过孔连接所述第十四转接部；第二十二导电块，用于形成所述第三子像素的第一电极，所述第二十二导电块通过过孔连接所述第十五转接部。

根据本公开的第二方面，还提供一种显示装置，包括本公开任意实施例所述的显示面板。

本公开提供的显示面板，在一个像素单元中包括多个子像素且包括一个像素驱动电路，多个子像素通过所设置的开关电路与该像素驱动进行连接，从而一个像素单元中的多个子像素通过开关电路复用一个像素驱动电路，开关电路中的各开关单元通过响应对应的开关信号可以对像素驱动电路与子像素进行连接切换，可以根据设定的时序由像素驱动电路向所连接的子像素提供相应的驱动电流，实现显示面板的正常显示。本公开一个像素单元中的多个子像素复用一个像素驱动电路，可以减少单个像素单元的占用空间，从而可以提高显示区所能布设的像素数量，即提高像素密度。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为根据本公开一种实施方式的显示面板的结构示意图；

图2为图1中一个像素单元的结构示意图；

图3为根据本公开一种实施方式的驱动时序图；

图4为根据本公开一种实施方式的显示面板的结构示意图；

图5为根据本公开另一种实施方式的显示面板的结构示意图；

图6为根据本公开一种实施方式的显示面板的结构示意图；

图7为根据本公开另一种实施方式的驱动时序图；

图8为根据本公开一种实施方式的像素驱动电路的等效电路图；

图9为根据本公开一种驱动方式的图8中各节点的时序图；

图10为根据本公开另一种驱动方式的图8中各节点的时序图；

图11为根据本公开一种实施方式的结构版图；

图12为图11中第一导电层的结构版图；

图13为图11中有源层的结构版图；

图14为图11中第二导电层的结构版图；

图15为图11中第三导电层的结构版图；

图16为图11中第四导电层的结构版图；

图17为图11中沿虚线AA的部分剖视图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。

图1为根据本公开一种实施方式的显示面板的结构示意图，图2为图1中一个像素单元的结构示意图，如图1、图2所示，该显示面板可以包括沿行方向X和列方向Y阵列分布的多个像素单元，像素单元可以包括像素驱动电路P-Drive、多个子像素和开关电路MSW，其中，像素驱动电路P-Drive用于提供驱动电流；子像素的第一电极P-AOD用于连接像素驱动电路P-Drive，子像素的第二电极P-CTO连接第二电源端， 子像素在驱动电流的作用下发光；开关电路MSW可以包括多个开关单元，开关单元与子像素对应设置，开关单元串接于像素驱动电路P-Drive与对应子像素之间，开关单元的控制端用于接收开关信号，开关单元的第一端连接像素驱动电路P-Drive，开关单元的第二端连接对应子像素的第二电极P-CTO，开关单元响应于开关信号导通子像素与像素驱动电路P-Drive的连通路径。

本公开提供的显示面板，在一个像素单元中包括多个子像素且包括一个像素驱动电路P-Drive，多个子像素通过所设置的开关电路MSW与该像素驱动进行连接，从而一个像素单元中的多个子像素通过开关电路MSW复用一个像素驱动电路P-Drive，开关电路MSW中的各开关单元通过响应对应的开关信号可以对像素驱动电路P-Drive与子像素进行连接切换，可以根据设定的时序由像素驱动电路P-Drive向所连接的子像素提供相应的驱动电流，实现显示面板的正常显示。本公开一个像素单元中的多个子像素复用一个像素驱动电路P-Drive，可以减少单个像素单元的占用空间，从而可以提高显示区所能布设的像素数量，即提高像素密度。

本公开通过将像素单元中的子像素设置为共用同一像素驱动电路P-Drive，由开关电路MSW进行子像素与像素驱动电路P-Drive的导通切换，因为开关电路MSW中的开关单元占用空间远小于一个像素驱动电路P-Drive的占用空间，由此可以极大地减小像素单元的占用空间，从而提升显示区的像素布设密度。相比于一个子像素对应一个像素驱动电路P-Drive的显示面板结构，本公开显示面板中，单个像素单元的整体占用面积可以减小30％以上，显然，本公开显示面板可以极大地提升像素密度。

如图2所示，在示例性实施例中，每个像素单元中开关电路MSW包含的开关单元数量可以与像素单元中子像素的数量相同。通常，一个像素单元可以包括第一子像素、第二子像素和第三子像素，第一子像素例如可以为R像素，第二子像素例如可以为G像素，第三子像素例如可以为B像素，则开关电路MSW中可以包括第一开关单元MUX1、第二开关单元MUX2和第三开关单元MUX3，第一开关单元MUX1串接于 第一子像素与像素驱动电路P-Drive之间，第二开关单元MUX2串接于第二子像素与像素驱动电路P-Drive之间，第三开关单元MUX3串接于第三子像素与像素驱动电路P-Drive之间，每个开关单元响应于各自获取到的开关信号导通对应子像素与像素驱动电路P-Drive的连通路径。示例性的，当第一开关单元MUX1获取到第一开关信号时，第一子像素与像素驱动电路P-Drive建立连接，此时像素驱动电路P-Drive可以在当前数据信号的作用下向第一子像素提供驱动电流，以驱动第一子像素进行发光显示。当第二开关单元MUX2获取到第二开关信号时，第二子像素与像素驱动电路P-Drive建立连接，此时像素驱动电路P-Drive可以在当前数据信号的作用下向第二子像素提供驱动电流，驱动第二子像素进行发光显示。同样地，当第三开关单元MUX3获取到第三开关信号时，第三子像素与像素驱动电路P-Drive建立连接，此时像素驱动电路P-Drive在对应的数据信号作用下向第三子像素提供驱动电流，驱动第三子像素进行发光显示。

在示例性实施例中，如图1所示，在同一像素单元中，像素驱动电路P-Drive在衬底基板的正投影位于子像素的第一电极P-AOD在衬底基板的正投影远离第二电极P-CTO在衬底基板的正投影的一侧，开关单元在衬底基板的正投影位于对应子像素的第一电极P-AOD在衬底基板的正投影和第二电极P-CTO在衬底基板的正投影之间。举例而言，像素单元可以包括第一子像素、第二子像素和第三子像素，第一子像素、第二子像素和第三子像素可以沿列方向Y排列，开关电路MSW可以包括沿列方向Y排列且与三个子像素分别对应的第一开关单元MUX1、第二开关单元MUX2和第三开关单元MUX3，第一开关单元MUX1与第一子像素连接，相应地，第一开关单元MUX1在衬底基板的正投影可以位于第一子像素的第一电极P-AOD在衬底基板的正投影和第二电极P-CTO在衬底基板的正投影之间。第二开关单元MUX2连接第二子像素，则第二开关单元MUX2在衬底基板的正投影位于第二子像素的第一电极P-AOD在衬底基板的正投影和第二电极P-CTO在衬底基板的正投影之间。第三开关单元MUX3连接第三子像素，则第三开关单元MUX3在衬底基板的正投影位于第三子像素的第一电极P-AOD在衬底基板的正 投影和第二电极P-CTO在衬底基板的正投影之间。像素驱动电路P-Drive位于第一电极远离第二电极的一侧。第一电极P-AOD例如可以为阳极，第二电极P-CTO例如可以为阴极。当然，第一电极P-AOD也可以为阴极，第二电极P-CTO可以为阳极，本公开对此不作限定。通过将像素单元中的像素驱动电路P-Drive、开关单元以及子像素按照如上关系进行设置，可以进一步节省子像素的占用空间，有利于进一步提升显示区的像素密度。

应该理解的是，本公开所述的像素驱动电路P-Drive在衬底基板的正投影可以理解为形成像素驱动电路P-Drive中各器件的版图结构在衬底基板的正投影。类似地，开关单元在衬底基板的正投影可以理解为形成开关单元的版图结构在衬底基板的正投影。

在示例性实施例中，开关电路MSW可以由开关驱动电路MOA输出的开关信号进行控制。开关驱动电路MOA可以包括多个级联的第三移位寄存器单元，每一第三移位寄存器向与其对应的像素行中的开关单元提供开关信号，各移位寄存器级联，从而开关驱动电路MOA依次向各行的开关单元提供开关信号。

示例性的，如图2所示，像素单元可以包括三个子像素，开关驱动电路MOA可以包括第一子开关驱动电路MOAR、第二子开关驱动电路MOAG和第三子开关驱动电路MOAB，第一子开关驱动电路MOAR可以用于向第一开关单元MUX1提供对应的开关信号，以控制第一子像素与像素驱动电路P-Drive的连接；第二子开关驱动电路MOAG可以用于向第二开关单元MUX2提供对应的开关信号，以控制第二子像素与像素驱动电路P-Drive的连接；第三子开关驱动电路MOAB可以用于向第三开关单元MUX3提供对应的开关信号，以控制第三子像素与像素驱动电路P-Drive的连接。第一子开关驱动电路MOAR、第二子开关驱动电路MOAG、第三子开关驱动电路MOAB均包括多个级联的第三移位寄存器单元，第一子开关驱动电路MOAR中的第三移位寄存器单元用于向对应行的第一开关单元MUX1提供第一开关信号，以控制对应行的第一子像素与像素驱动电路P-Drive的连接；第二子开关驱动电路MOAG中的第 三移位寄存器单元用于向对应行的第二开关单元MUX2提供第二开关信号，以控制对应行的第二子像素与像素驱动电路P-Drive的连接；第三子开关驱动电路MOAB中的第三移位寄存器单元用于向对应行的第三开关但愿他共第三开关信号，以控制对应行第三子像素与像素驱动电路P-Drive的连接。

图3为根据本公开一种实施方式的驱动时序图，如图3所示，开关驱动电路MOA可以按照逐行输出开关信号的方式依次将每一行的各子像素与像素驱动电路P-Drive进行连接，并且在开关驱动电路MOA输出开关信号的时间内，显示面板中的其他驱动电路向像素驱动电路P-Drive提供复位信号、栅极控制信号和使能控制信号，使得像素驱动电路P-Drive能够向与其连接的子像素提供驱动电流，驱动与其连接的子像素发光显示。

举例而言，第一行的第一子开关驱动电路MOAR可以先输出第一开关信号以导通第一行的所有第一开关单元MUX1，从而第一行的各第一子像素均与对应的像素驱动电路P-Drive连接，同时，显示面板中的第三驱动电路RST GOA、第一驱动电路Gate GOA、第二驱动电路EM GOA可以依次向第一行的像素驱动电路P-Drive提供复位信号、栅极控制信号和使能信号，像素驱动电路P-Drive响应于上述的信号为第一行的各第一子像素提供驱动电流，从而第一行的各第一子像素在第一开关信号的有效时间内发光显示。然后，第一行的第二子开关驱动电路MOAG输出第二开关信号以导通第一行的所有第二开关单元MUX2，将第一行的第二子像素与对应像素驱动电路P-Drive连接，在第二开关信号期间，第三驱动电路RST GOA、第一驱动电路Gate GOA和第二驱动电路EM GOA重复上述过程分别输出复位信号、栅极控制信号和使能信号，使得第一行的像素驱动电路P-Drive此时可以向各第二子像素提供驱动电流，驱动第一行的第二子像素进行发光显示。然后，第一行的第三子开关驱动电路MOAB输出电开关信号以导通第一行的所有第三开关单元MUX3，将第一行的像素驱动电路P-Drive与第三子像素进行连接，显示面板的第三驱动电路RST GOA、第一驱动电路Gate GOA和第二驱动电路EM GOA分别依次输出复位信号、栅极控制信号和使能信号，第一行 的像素驱动电路P-Drive此时可以向第三子像素提供驱动电流，驱动第一行的第三子像素进行发光显示。此后，开关驱动电路MOA、第三驱动电路RST GOA、第一驱动电路Gate GOA和第二驱动电路EM GOA分别重复上述的信号输出过程，逐行分时点亮第一子像素、第二子像素和第三子像素。

可以看出，本公开通过提高第三驱动电路RST GOA、第一驱动电路Gate GOA和第二驱动电路EM GOA的工作频率，配合所设置的开关驱动电路MOA输出相应的开关信号，可以驱动本公开显示面板进行发光显示，即实现了在提升像素PPI的结构下显示面板的正常发光显示。应该理解的是，在其他实施例中，显示面板还可以具有其他的驱动方式，基于其他的驱动方式同样可以驱动本公开显示面板正常显示。

图4为根据本公开一种实施方式的显示面板的结构示意图，如图4所示，开关驱动电路MOA可以包括第一子开关驱动电路MOAR、第二子开关驱动电路MOAG和第三子开关驱动电路MOAB，每一子开关驱动电路可以包括多个级联的第三移位寄存器单元，可以将各第三移位寄存器单元设置于相邻两行像素的间隙内，由此各第三移位寄存器单元无需额外占用显示区空间，通过利用显示区的已有空间而实现提升显示面板的PPI。

举例而言，如上文所述，显示面板通常包括第三驱动电路RST GOA、第一驱动电路Gate GOA和第二驱动电路EM GOA，每一个驱动电路均包括多个级联的移位寄存器单元，并且各驱动电路的移位寄存器单元是分布于相邻两行像素之间。而可以知道的是，一个驱动电路仅分布有一列或几列的移位寄存器单元，其远远少于显示面板中的像素列数量，由此多数列相邻两行之间的间隙未被使用，本公开可以利用这些已有的未被占用的行与行之间的间隙来放置开关驱动电路MOA中的各级移位寄存器，从而无需额外占用显示区空间，提升对于显示区的空间利用率。此结构尤其适用于拼接屏显示产品，因为拼接屏显示产品只有显示区，通过该布局方式能够利用已有空间，开关驱动电路MOA无需占用其他显示空间。

图5为根据本公开另一种实施方式的显示面板的结构示意图，如图 5所示，在示例性实施例中，显示面板可以包括两个开关驱动电路MOA，两个开关驱动电路MOA分开设置于显示区的两侧。例如，一个开关驱动电路MOA位于显示区靠左的一侧，另一开关电路MSW位于显示区靠右的一侧。这样设置的好处在于，通过在显示区的两侧分别设置开关驱动电路MOA，可以减小单个开关驱动电路MOA和与其连接的远端的开关单元的距离，从而可以减小对应开关信号在传输线上的线损。应该理解的是，在显示面板包括两个开关驱动电路MOA的情况下，每一开关驱动电路MOA均具有上文所述的结构，此处不再详述。此外，在其他实施例中，还可以设置三个或更多个开关驱动电路MOA，这些都属于本公开的保护范围。

在一些实施例中，开关电路MSW也可以不用开关驱动电路MOA进行分时驱动，例如可以由驱动集成电路DIC输出对应的开关信号以控制开关电路MSW中的各开关单元分时导通。示例性的，图6为根据本公开一种实施方式的显示面板的结构示意图，如图6所示，驱动集成电路DIC可以沿列方向Y设置于显示区的一侧，驱动集成电路DIC可以通过信号线S向开关电路MSW输出开关信号。如上文所述，开关电路MSW可以包括第一开关单元MUX1、第二开关单元MUX2和第三开关单元MUX3，在一帧数据中，驱动集成电路DIC可先向显示面板中的全部第一开关单元MUX1提供第一开关信号，以将全部第一子像素与对应像素驱动电路P-Drive连接，由对应像素驱动电流向第一子像素提供驱动电流，驱动第一子像素进行发光显示；然后驱动集成电路DIC向显示面板中的全部第二开关单元MUX2提供第二开关信号，将全部第二子像素与对应像素驱动电路P-Drive连接，由对应像素驱动电路P-Drive向第二子像素提供驱动电流，驱动第二子像素进行发光显示；最后驱动集成电路DIC向显示面板中的全部第三开关单元MUX3提供第三开关信号，将全部第三子像素与对应像素驱动电路P-Drive连接，由对应像素驱动电路P-Drive向第三子像素提供驱动电流，驱动第三子像素进行发光显示。

示例性的，图7为根据本公开另一种实施方式的驱动时序图，如图 7所示，在一帧数据中，驱动集成电路DIC先后输出第一开关信号、第二开关信号和第三开信号，其中的第一开关信号用于导通显示面板中的全部第一开关单元MUX1，以将每个像素单元中的第一子像素与该像素单元中的像素驱动电路P-Drive进行连接；第二开关信号用于导通显示面板中的全部第二开关单元MUX2，以将每个像素单元中的第二子像素与该像素单元的像素驱动电路P-Drive进行连接；第三开关信号用于导通显示面板中的全部第三开关单元MUX3，以将每个像素单元中的第三子像素与该像素单元的像素驱动电路P-Drive进行连接。

如图7所示，驱动集成电路DIC先输出第一开关信号，在驱动集成电路DIC输出第一开关信号的时间内，显示面板中的所有第一子像素被连接至对应的像素驱动电路P-Drive，在此过程中，显示面板中的第二驱动电路EM GOA、第三驱动电路RST GOA、第一驱动电路Gate GOA依次向像素驱动电路P-Drive提供使能信号、复位信号、栅极控制信号，各像素驱动电路P-Drive向本像素单元的第一子像素提供驱动电流，驱动本像素单元的第一子像素进行发光显示。然后，驱动集成电路DIC输出第二开关信号，在驱动集成电路DIC输出第二开关信号的时间内，各开关电路MSW中的第二开关单元MUX2被导通，显示面板中的所有第二子像素被连接至对应的像素驱动电路P-Drive，第二驱动电路EM GOA、第三驱动电路RST GOA和第一驱动电路Gate GOA依次分别输出使能信号、复位信号和栅极控制信号，各像素驱动电路P-Drive向所连接的第二子像素提供驱动电流，驱动本像素单元的第二子像素进行发光显示。最后，驱动集成电路DIC输出第三开关信号，在此时间内，各开关电路MSW中的第三开关单元MUX3被导通，显示面板中的全部第三子像素被连接至对应的像素驱动电路P-Drive，第二驱动电路EM GOA、第三驱动电路RST GOA和第一驱动电路Gate GOA依次分别输出使能信号、复位信号和栅极控制信号，各像素驱动电路P-Drive向所连接的第三子像素提供驱动电流，驱动与其连接的第三子像素进行发光显示。可以看出，与上述MOA驱动方式的不同的是，驱动集成电路DIC在一帧时间内分时输出三个开关信号，并且在每一开关信号时间内，对应子像素被充电显示，从而三种子像素分时显示。例如，第一子像素为R像素，第二子 像素为G像素，第三子像素为B像素，则在该示例性实施例中，驱动集成电路DIC在一帧时间内先控制显示面板中的全部R像素进行显示，再控制全部的G像素进行显示，最后控制全部的B像素进行显示。在示例性实施例中，第二驱动电路EM GOA、第三驱动电路RST GOA和第一驱动电路Gate GOA可以设置于显示区的两侧，不占用显示区空间，并且开关信号是由驱动集成电路DIC所输出，驱动集成电路DIC也不占用显示空间，由此显示区的像素密度可以进一步增加，实现更高PPI。

如图7所示，在一帧数据中，第一开关信号、第二开关信号和第三开关信号的持续时长可以相同，换言之，驱动集成电路DIC在一帧数据的前1/3时间控制全部第一子像素进行显示，在一帧数据的中间1/3时间控制全部第二子像素进行显示，在一帧数据的后1/3时间控制全部第三子像素进行显示。由此在一帧数据中，三种子像素的显示时长相同，该发光显示方式能够提高显示均一性，解决显示偏色问题，提升显示效果。可以理解的是，在每一开关信号的有效时长内，第二驱动电路EM GOA、第三驱动电路RST GOA和第一驱动电路Gate GOA均需要依次向像素驱动电路P-Drive输出使能信号、复位信号、栅极控制信号，因此，第二驱动电路EM GOA、第三驱动电路RST GOA和第一驱动电路Gate GOA输出驱动信号的频率为驱动集成电路DIC输出开关信号的频率的三倍。

图8为根据本公开一种实施方式的像素驱动电路的等效电路图，如图8所示，该像素驱动电路P-Drive可以包括驱动模块10、第一复位模块40、传输模块30、数据写入模块20、第二复位模块50、第一发光控制模块60、第二发光控制模块70、存储模块80和调节模块90，其中，驱动模块10连接第一节点N1、第二节点N2和第三节点N3，驱动模块10用于响应第一节点N1的电压信号利用第二节点N2和第三节点N3的电压差提供驱动电流；第一复位模块40连接第一节点N1、第一复位信号端和初始信号端，第一复位模块40用于响应第一复位信号端的复位信号将初始信号端的初始信号传输至第一节点N1；传输模块30连接第一节点N1、栅极信号端Gate和第二节点N2，传输模块30用于响应栅极信号端Gate的信号导通第一节点N1和第二节点N2的连通路径；数据 写入模块20连接数据信号端Vdata、栅极信号端Gate和第三节点N3，数据写入模块20用于响应栅极信号端Gate的信号将数据信号端Vdata的第二数据信号传输至第三节点N3；第二复位模块50连接第四节点N4、初始信号端Vinit和第一复位信号端RSTA，第二复位模块50用于响应第一复位信号端RSTA的复位信号将初始信号端Vinit的初始信号传输至第四节点N4；第一发光控制模块60连接第三节点N3、使能信号端EM和第一电源端VDD，第一发光控制模块60用于响应使能信号端EM的使能信号导通第三节点N3与第一电源端VDD的连通路径；第二发光控制模块70连接第二节点N2、第四节点N4和调节模块90，第二发光控制模块70用于响应调节模块90的输出信号导通第四节点N4与第二节点N2的连通路径；调节模块90连接数据信号端Vdata、第二复位信号端RSTB、第一复位信号端RSTA、初始信号端Vinit和使能信号端EM，调节模块90用于响应数据信号端Vdata的第一数据信号关闭第二发光控制模块70，或者用于响应数据信号端Vdata的第二数据信号打开第二发光控制模块70。

在示例性实施例中，像素驱动电路P-Drive中的各功能模块可以通过晶体管来实现。示例性的，如图8所示，驱动模块10可以包括驱动晶体管M3，驱动晶体管M3的控制端连接第一节点N1，驱动晶体管M3的第一端连接第三节点N3，驱动晶体管M3的第二端连接第二节点N2。第一复位模块40可以包括第一晶体管M1，第一晶体管M1的控制端连接第一复位信号端RSTA，第一晶体管M1的第一端连接第一节点N1，第一晶体管M1的第二端连接初始信号端Vinit。传输模块30可以包括第二晶体管M2，第二晶体管M2的控制端连接栅极信号端Gate，第二晶体管M2的第一端连接第一节点N1，第二晶体管M2的第二端连接第二节点N2。数据写入模块20可以包括第四晶体管M4，第四晶体管M4的栅极连接栅极信号端Gate，第四晶体管M4的第一端连接数据信号端Vdata，第四晶体管M4的第二端连接第三节点N3。第二复位模块50可以包括第七晶体管M7，第七晶体管M7的控制端连接第一复位信号端RSTA，第七晶体管M7的第一端连接初始信号端Vinit，第七晶体管M7的第二端连接第四节点N4。第一发光控制模块60可以包括第五晶体管 M5，第五晶体管M5的控制端连接使能信号端EM，第五晶体管M5的第一端连接第一电源端VDD，第五晶体管M5的第二端连接第三节点N3。第二发光控制模块70可以包括第六晶体管M6，第六晶体管M6的控制端连接调节模块90的输出端，第六晶体管M6的第一端连接第二节点N2，第六晶体管M6的第二端连接第四节点N4。

如图8所示，存储模块80可以包括存储电容Cst，存储电容Cst的第一电极连接第一电源端VDD，存储电容Cst的第二电极连接第一节点N1。存储电容Cst可用于存储写入第一节点N1的电压信号。

如图8所示，调节模块90可以包括第八晶体管M8、第九晶体管M9、第十晶体管M10和第十一晶体管M11以及第一电容C1和第二电容C2，其中，第八晶体管M8的控制端连接第二复位信号端RSTB，第八晶体管M8的第一端连接数据信号端Vdata，第八晶体管M8的第二端连接第五节点N5，第八晶体管M8可以响应第二复位信号端RSTB的复位信号将数据信号端Vdata的数据信号传输至第五节点N5；第九晶体管M9的控制端连接第五节点N5，第九晶体管M9的第一端连接使能信号端EM，第九晶体管M9的第二端连接第六晶体管M6的控制端，第九晶体管M9可以响应第五节点N5的电压信号将使能信号端EM的使能信号传输至第六晶体管M6的控制端。第一电容C1的第一电极连接初始信号端Vinit，第一电容C1的第二电极连接第五节点N5，初始信号端Vinit输出的初始信号可以对第一电容C1进行复位，第一电容C1可以存储写入第五节点N5的电压信号。第十晶体管M10的控制端连接第一复位信号端RSTA，第十晶体管M10的第一端连接数据信号端Vdata，第十晶体管M10的第二端连接第六节点N6，第十晶体管M10可以响应于第一复位信号端RSTA的复位信号将数据信号端Vdata的数据信号传输至第六节点N6。第十一晶体管M11的控制端连接第六节点N6，第十一晶体管M11的第一端连接高频信号端HF，第十一晶体管M11的第二端连接第六晶体管M6的控制端，第十一晶体管M11可以响应于第六节点N6的电压信号将高频信号端HF的电压信号传输至第六晶体管M6的控制端。第二电容C2的第一电极连接初始信号端Vinit，第二电容C2的第二电极连接第六节点N6，初始信号端Vinit可以对第二电容C2进行复位， 并且第二电容C2可以存储写入第六节点N6的电压信号。上述的第一晶体管M1～第十一晶体管M11可以为P型晶体管，例如可以为P型低温多晶硅晶体管。当然，在其他实施例中，第八晶体管M8～第十一晶体管M11也可以为N型晶体管，例如可以为N型氧化晶体管等。

图9为根据本公开一种驱动方式的图8中各节点的时序图，如图9所示，该像素驱动电路P-Drive可以包括复位阶段、补偿阶段和发光阶段，其中：

在复位阶段t1，第二复位信号端RSTB输出低电平的第二复位信号导通第八晶体管M8，数据信号端Vdata输出的低电平信号被传输至第五节点N5并被第一电容C1存储，第九晶体管M9在第五节点N5的信号作用下导通，将使能信号端EM的高电平信号写入第六晶体管M6的控制端，第六晶体管M6关闭。然后，第一复位信号端RSTA输出第一复位信号分别打开第一晶体管M1、第七晶体管M7，初始信号端Vinit输出初始信号对第一节点N1和第四节点N4以及第一电容C1和第二电容C2进行复位。此后，第九晶体管M9在第一电容C1存储的低电平信号作用下维持导通状态，第十一晶体管M11关闭。

在补偿阶段t2，栅极信号端Gate输出低电平的栅极控制信号导通第四晶体管M4，第四晶体管M4将数据信号端Vdata的数据信号写入第三节点N3，并通过驱动晶体管M3的作用写入驱动晶体管M3的栅极，实现对驱动晶体管M3的阈值电压补偿。

在发光阶段t3，使能信号端EM输出低电平信号，将第五晶体管M5导通，且使能信号端EM输出的低电平信号通过第九晶体管M9被写入第六晶体管M6的栅极，控制第六晶体管M6导通，此时，导通的开关单元将对应子像素的第一电极P-AOD连接至第四节点N4，从而被驱动发光。

图10为根据本公开另一种驱动方式的图8中各节点的时序图，如图10所示，该驱动方法同样可以包括复位阶段、补偿阶段和发光阶段，其中，

在复位阶段t1，第二复位信号端RSTB输出低电平的第二复位信号导通第八晶体管M8，数据信号端Vdata输出的高电平信号被传输至第五 节点N5，第九晶体管M9关闭。然后，第一复位信号端RSTA输出低电平的第一复位信号将第十晶体管M10导通，数据信号端Vdata输出的低电平的数据信号被传输至第六节点N6，第十一晶体管M11在第六节点N6的低电平信号作用下导通，此后，在第二电容C2存储的低电平信号作用下，第十一晶体管M11维持导通状态，第九晶体管M9被关闭。

在补偿阶段t2，栅极信号端Gate输出低电平的栅极控制信号导通第四晶体管M4，第四晶体管M4将数据信号端Vdata写入的数据信号写入第三节点N3，并通过驱动晶体管M3的作用写入第一节点N1，实现对驱动晶体管M3的阈值电压补偿。

在发光阶段t3，使能信号端EM输出的低电平信号导通第五晶体管M5，高频信号端HF输出低电平信号，并通过第十一晶体管M11传输至第六晶体管M6的栅极，第六晶体管M6被导通，此时，导通的开关单元将对应子像素的第一电极P-AOD连接至第四节点N4，从而被驱动发光。

图11为根据本公开一种实施方式的结构版图，图12为图11中第一导电层的结构版图，图13为图11中有源层的结构版图，图14为图11中第二导电层的结构版图，图15为图11中第三导电层的结构版图，图16为图11中第四导电层的结构版图。

如图11、图12所示，在示例性实施例中，第一导电层1可以包括第一导电部101、第二导电部102、第三导电部103，第一导电部101、第二导电部102、第三导电部103分别用于形成第一电容C1的第一电极、第二电容C2的第一电极、存储电容Cst的第一电极。第一导电层1还可以包括第四导电部104和第五导电部105，第四导电部104用于形成驱动晶体管M3的底栅。第五导电部105连接于第四导电部104的一端，且第五导电部105还通过过孔连接第三导电层4的第三转接部403，以通过第三转接部403将驱动晶体管M3的栅极连接至第一节点N1。此外，第一导电层1还可以包括第六导电部106和第七导电部107，第六导电部106和第七导电部107沿行方向X连接于第三导电部103的两侧，并且第六导电部106可以与相邻像素单元中的第七导电部107连接，第七 导电部107可以与相邻像素单元中的第六导电部106连接，因为第三导电部103与第一电源线VDD连接，从而第一电源线VDD和第三导电部103、第六导电部106、第七导电部107可以形成网格结构，该网格结构的电源线可以降低其上电源信号的压降。

如图11、图13所示，在示例性实施例中，有源层2可以包括第一有源部21～第十四有源部270以及第一子有源部201～第二十八子有源部228，其中，第一有源部21用于形成第一晶体管M1的沟道区，第一子有源部201、第二子有源部202连接于所述第一有源部21的两端以分别形成第一晶体管M1的第一端和第二端，此外，第二子有源部202还连接第七有源部27，以形成第七晶体管M7的第一端，第二子有源部202可通过过孔连接第三导电层4的第二转接部402，以通过第二转接部402将第一晶体管M1的第二端和第七晶体管M7的第一端连接至初始信号线Vinit。第二有源部22用于形成第二晶体管M2的沟道区，第三子有源部203、第四子有源部204连接于第二有源部22的两侧以分别形成第二晶体管M2的第一端和第二端，第三子有源部203可通过过孔连接第三导电层的第三转接部403，以通过第三转接部403将第二晶体管M2的第一端连接至第一节点N1，第四子有源部204可通过过孔连接第三导电层的第四转接部404，以通过该第四转接部404将第二晶体管M2的第二端连接至驱动晶体管M3的第二端。

第三有源部23用于形成驱动晶体管M3的沟道区，第五子有源部205、第六子有源部206连接于第三有源部23的两侧以分别形成驱动晶体管M3的第一端和第二端，第五子有源部205可通过过孔连接位于第三导电层4的第五转接部405，以将驱动晶体管M3的第一端连接第三节点N3。第六子有源部206可通过过孔连接第四转接部404，以将驱动晶体管M3的第二端连接第二节点N2，即连接第二晶体管M2的第二端。

第四有源部24用于形成第四晶体管M4的沟道区，第七子有源部207、第八子有源部208连接于第四有源部24的两侧以分别形成第四晶体管M4的第一端和第二端，第七子有源部207可通过过孔连接数据信号线Data以将第四晶体管M4的第一端连接数据信号端Vdata，第八子有源部208可通过过孔连接位于第三导电层4的第五转接部405，以通 过该第五转接部405将第四晶体管M4的第二端连接至第三节点N3。

第五有源部25用于形成第五晶体管M5的沟道区，第九子有源部209、第十子有源部210分别连接于第五有源部25的两端以形成第五晶体管M5的第一端和第二端，第九子有源部209可通过过孔连接第十七导电块417(具体可连接第十七导电块417的子导电部)，以将第五晶体管M5的第一端连接第一电源端VDD，第十子有源部210可通过过孔连接第五转接部405以将第五晶体管M5的第二端连接第三节点N3。

第六有源部26用于形成第六晶体管M6的沟道区，第十一子有源部211、第十二子有源部212连接于第六有源部26的两端以分别形成第六晶体管M6的第一端和第二端，第十一子有源部211可通过过孔连接第四转接部404以将第六晶体管M6的第一端连接第二节点N2，第十二子有源部212可通过过孔连接第六转接部406以将第六晶体管M6的第二端连接第四节点N4。

第七有源部27用于形成第七晶体管M7的沟道区，第二子有源部202、第十四子有源部214连接于第七有源部27的两侧以形成第七晶体管M7的第一端和第二端，第二子有源部202可通过过孔连接第二转接部402，以将第七晶体管M7的第一端通过该第二转接部402连接至初始信号端Vinit，第十四子有源部214可通过过孔连接第六转接部406，以通过该第六转接部406将第七晶体管M7的第二端连接第四节点N4。

第八有源部28用于形成第八晶体管M8的沟道区，第十五子有源部215、第十六子有源部216连接于第八有源部28的两端以分别形成第八晶体管M8的第一端和第二端，第十五子有源部215可通过过孔连接数据信号线Data以将第八晶体管M8的第一端连接数据信号端Vdata，第十六子有源部216可通过过孔连接第七转接部407，通过第七转接部407连接第一电容C1的第一电极。

第九有源部29用于形成第九晶体管M9的沟道区，第十七子有源部217、第十八子有源部218连接于第九有源部29的两侧以分别形成第九晶体管M9的第一端和第二端，第十七子有源部217可通过过孔连接第十导电块310,(第十导电块310通过过孔连接第八转接部408)，以通过该第十导电块310将第九晶体管M9的第一端连接使能信号端EM，第十 八子有源部218可通过过孔连接第九转接部409，以通过第九转接部409将第九晶体管M9的第二端连接第六晶体管M6的栅极。

第十有源部230用于形成第十晶体管M10的沟道区，第十九子有源部219、第二十子有源部220连接于第十有源部230的两侧以分别形成第十晶体管M10的第一端和第二端，第十九子有源部219可通过过孔连接数据信号线Data，以将第十晶体管M10的第一端连接数据信号端Vdata。第二十子有源部220可通过过孔连接第十一转接部411，第十一转接部411可通过过孔连接第九导电块39第九导电块39，第九导电块39又通过过孔连接第十二转接部412，第十二转接部412的另一端通过过孔连接第二导电块32(第二电容C2的第二电极)，从而通过将第十晶体管M10的第二端连接第二电容C2的第二电极。

第十一有源部240用于形成第十一晶体管M11的沟道区，第二十一子有源部221、第二十二子有源部222连接于第十一有源部240的两侧以分别形成第十晶体管M10的第一端和第二端，第二十一子有源部221可通过过孔连接第十六转接部416，由第十六转接部416通过第七导电块37连接第二高频信号线HF2，进而将第十一晶体管M11的第一端连接至高频信号端HF。第二十二子有源部222可通过过孔连接第九转接部409，由第九转接部409将第十一晶体管M11的第二端连接至第六晶体管M6的栅极。

第十二有源部250用于形成第十二晶体管M12的沟道区，第二十三子有源部223、第二十四子有源部224连接于第十二有源部250的两侧以分别形成第十二晶体管M12的第一端和第二端，第二十三子有源部223可通过过孔连接第六转接部406，以通过第六转接部406将第十二晶体管M12的第一端连接至第四节点N4。第二十四子有源部224可通过过孔连接第十三转接部413，以通过第十三转接部413将第十二晶体管M12的第二端连接至第一子像素的第一电极。

第十三有源部260用于形成第十三晶体管M13的沟道区，第二十五子有源部225、第二十六子有源部226连接于第十三有源部260的两侧以分别形成第十三晶体管M13的第一端和第二端，第二十五子有源部225可通过过孔连接第六转接部406，以通过第六转接部406将第十三晶 体管M13的第一端连接至第四节点N4。第二十六子有源部226可通过过孔连接第十四转接部414，以通过第十四转接部414将第十三晶体管M13的第二端连接至第二子像素的第一电极。

第十四有源部270用于形成第十四晶体管M14的沟道区，第二十七子有源部227、第二十八子有源部228连接于第十四有源部270的两侧以分别形成第十四晶体管M14的第一端和第二端，第二十七子有源部227可通过过孔连接第六转接部406，以通过该第六转接部406将第十四晶体管M14的第一端连接至第四节点N4。第二十八子有源部228可通过过孔连接第十五转接部415，以通过该第十五转接部415将第十四晶体管M14的第二端连接至第三子像素的第一电极。

本公开有源层2可以由多晶硅半导体材料形成，相应的，本公开显示面板中的晶体管可以为P型低温多晶硅薄膜晶体管。

如图11、图14所示，在示例性实施例中，第二导电层3可以包括第一导电块31、第二导电块32、第三导电块33，第一导电块31在衬底基板的正投影位于第一导电部101在衬底基板的正投影上，第一导电块31用于形成第一电容C1的第二电极。第二导电块32在衬底基板的正投影位于第二导电部102在衬底基板的正投影上，第二导电块32用于形成第二电容C2的第二电极。第三导电块33可以包括第一组成部331、第二组成部332和第三组成部333，第一组成部331在衬底基板的正投影位于第三导电部103在衬底基板的正投影上，第三导电块33的第一组成部331用于形成存储电容Cst的第二电极。第三导电块33的第二组成部332在衬底基板的正投影沿列方向Y延伸，第三导电块33的第三组成部333在衬底基板的正投影沿行方向X延伸，第三导电块33的第二组成部332连接于第一组成部331和第三组成部333之间，第三导电块33的第三组成部333在衬底基板的正投影覆盖第三有源部23在衬底基板的正投影，第三导电块33的第三组成部333的部分结构用于形成驱动晶体管M3的栅极。

如图11、图14所示，在示例性实施例中，第二导电层3还可以包括第四导电块34～第七导电块37，第四导电块34在衬底基板的正投影 覆盖第九有源部29在衬底基板的正投影，第四导电块34的部分结构用形成第九晶体管M9的栅极。第四导电块34通过过孔连接第七转接部407以将第九晶体管M9的栅极通过第七转接部407连接至第一电容C1的第二电极。第五导电块35在衬底基板的正投影可以沿行方向X延伸，第五导电块35分别通过过孔连接第九转接部409和第十转接部410，而第九转接部409又通过过孔连接第十八子有源部218(第九晶体管M9的第二端)和第二十二子有源部222(第十一晶体管M11的第二端)、第十转接部410又通过过孔连接第六导电块36(形成第六晶体管M6的栅极)，从而通过第九转接部409和第十转接部410将第九晶体管M9的第二端和第十一晶体管M11的第二端连接第六晶体管M6的栅极。第六导电块36可以包括第一子导电块361和多个第二子导电块362，第一子导电块361在衬底基板的正投影可以沿列方向Y延伸，第二子导电块362在衬底基板的正投影可以沿行方向X延伸，多个第二子导电块362与多个第六有源部26一一对应设置，第二子导电块362在衬底基板的正投影覆盖第六有源部26在衬底基板的正投影，第二子导电块362可用于形成第六晶体管M6的栅极。第七导电块37在衬底基板的正投影可以沿行方向X延伸，第七导电块37可通过过孔连接第十六转接部416和第二高频信号线HF2，从而通过第十六转接部416将第十一晶体管M11的第一端连接至高频信号端HF。

如图11、图14所示，在示例性实施例中，第二导电层3还可以包括第一高频信号线HF1、第三电源线VSS2、第二电源线VSS1、初始信号线Vinit、第二复位信号线RSTB、第一复位信号线RSTA、第一电源线VDD、使能信号线EM和栅极信号线Gate，第一高频信号线HF1、第三电源线VSS2、第二电源线VSS1、初始信号线Vinit、第二复位信号线RSTB、第一复位信号线RSTA、第一电源线VDD、使能信号线EM和栅极信号线Gate在衬底基板的正投影均沿行方向X延伸且在列方向Y依次间隔分布，其中，第一高频信号线HF1、第三电源线VSS2和第二电源线VSS1位于第一导电块31远离第三导电块33的一侧，第一高频信号线HF1用于形成图8中的高频信号端HF，第一高频信号线HF1可通过过孔连接第三导电层4的第二高频信号线HF2。第三电源线VSS2用 于形成图8中的第二子像素的第二电源端和第三子像素的第二电源端，第二电源线VSS1用于形成图8中第一子像素的第二电源端。

如图14所示，在示例性实施例中，初始信号线Vinit、第二复位信号线RSTB、第一复位信号线RSTA、第一电源线VDD、使能信号线EM位于第一导电块31和第三导电块33之间。初始信号线Vinit用于形成图8中的初始信号端Vinit，初始信号线Vinit分别通过过孔连接第三导电层4的第二转接部402、第十八导电块418和第十九导电块419。第二复位信号线RSTB用于形成图8中的第二复位信号端RSTB，第二复位信号线RSTB在衬底基板的正投影部分覆盖第八有源部28在衬底基板的正投影，第二复位信号线RSTB的部分结构用于形成第八晶体管M8的栅极。第一复位信号线RSTA用于形成图8中的第一复位信号端RSTA，第一复位信号线RSTA在衬底基板的正投影部分覆盖第一有源部21在衬底基板的正投影、部分覆盖第七有源部27在衬底基板的正投影、部分覆盖第十有源部230在衬底基板的正投影，第一复位信号线RSTA的部分结构用于形成第一晶体管M1的栅极、部分结构用于形成第七晶体管M7的栅极、部分结构用于形成第十晶体管M10的栅极。第一电源线VDD用于形成图8中的第一电源端VDD，第一电源线VDD通过过孔连接第三导电层4的第十七导电块417，以将存储电容Cst的第一电极连接至第一电源端VDD。使能信号线EM用于形成图8中的使能信号端EM，使能信号线EM包括主体部EM0、第一子延伸部EM1和多个第二子延伸部EM2，使能信号线EM的主体部EM0和第二子延伸部EM2在衬底基板的正投影沿行方向X延伸，使能信号线EM的第一子延伸部EM1在衬底基板的正投影沿列方向Y延伸，多个第二子延伸部EM2通过第一子延伸部EM1连接主体部EM0，多个第二子延伸部EM2与多个第五有源部25一一对应设置且第二子延伸部EM2在衬底基板的正投影覆盖第五有源部25在衬底基板的正投影，第二子延伸部EM2用于形成第五晶体管M5的栅极。栅极信号线Gate位于第二十导电块500远离第一导电块31的一侧，栅极信号线Gate用于形成图8中的栅极信号端Gate，栅极信号线Gate在衬底基板的正投影部分覆盖第二有源部22在衬底基板的正投影、部分覆盖第四有源部24在衬底基板的正投影，栅极信号线Gate 的部分结构用于形成第二晶体管M2的栅极、部分结构用于形成第四晶体管M4的栅极。

如图11、图14所示，在示例性实施例中，第二导电层3还可以包括第九导电块39和第十导电块310，第九导电块39在衬底基板的正投影覆盖第十一有源部240在衬底基板的正投影，第九导电块39的部分结构用于形成第十一晶体管M11的栅极。第九导电块39还分别通过过孔连接第十一转接部411和第十二转接部412(第十二转接部412还连接第二导电块32)，从而将第十一晶体管M11的栅极、第十晶体管M10的第二端分别连接至第二电容C2的第二电极。第十导电块310分别通过过孔连接第十七子有源部217和第八转接部408，以将第九晶体管M9的第一端连接至使能信号端EM。

如图11、图14所示，在示例性实施例中，第二导电层3还可以包括多个第十二导电块312、多个第十三导电块313和多个第十四导电块314，多个第十二导电块312与多个第十二有源部250一一对应设置，第十二有源部250在衬底基板的正投影覆盖第十二有源部250在衬底基板的正投影，第十二有源部250用于形成第十二晶体管M12的栅极。多个第十三导电块313与多个第十三有源部260一一对应设置，第十三导电块313在衬底基板的正投影覆盖第十三有源部260在衬底基板的正投影，第十三导电块313用于形成第十三晶体管M13的栅极。多个第十四导电块314与多个第十四有源部270一一对应设置，第十四导电块314在衬底基板的正投影覆盖第十四有源部270在衬底基板的正投影，第十四导电块314用于形成第十四晶体管M14的栅极。

本公开显示面板可以以第二导电层3为掩膜对有源层2进行导体化处理，即被第二导电层3覆盖的有源层2形成晶体管的沟道区，未被第二导电层3覆盖的区域形成导体结构。

应该理解的是，本公开所述的某一结构A在衬底基板的正投影覆盖另一结构B在衬底基板的正投影可以理解为，B在衬底基板平面的投影的轮廓完全位于A在同一平面内投影的轮廓的内部。

此外，本公开所述的某一结构A沿B方向延伸是指，A可以包括主要部分和与主要部分连接的次要部分，主要部分为线、线段或条形状体， 主要部分沿B方向伸展，且主要部分沿B方向伸展的长度大于次要部分沿其他方向伸展的长度。

如图11、图15所示，在示例性实施例中，第三导电层4可以包括第一转接部401～第十六转接部416，其中，第一转接部401的一端通过过孔连接第一子有源部201以连接第一晶体管M1的第一端，第一转接部401的另一端通过过孔连接第二导电层3的第三导电块33，以通过该第一转接部401将第一晶体管M1的第一端连接至存储电容Cst的第二电极。第二转接部402的一端通过过孔连接第二子有源部202以连接第一晶体管M1的第二端和第七晶体管M7的第一端，第二转接部402的另一端通过过孔连接第二导电层3的初始信号线Vinit，以通过该第二转接部402将第一晶体管M1的第二端和第七晶体管M7的第一端连接至初始信号端Vinit。第三转接部403的一端通过过孔连接第三子有源部203以连接第二晶体管M2的第一端，第三转接部403的另一端通过过孔连接第三导电块33(具体可连接第三导电块33的第三组成部333)，以通过该第三转接部403将第二晶体管M2的第一端连接至存储电容Cst的第二电极，即图8中的第一节点N1。第四转接部404分别通过过孔连接第四子有源部204、第六子有源部206、第十一子有源部211以分别连接第第二晶体管M2的第二端、驱动晶体管M3的第二端和第六晶体管M6的第一端。

如图15所示，在示例性实施例中，第五转接部405可分别通过过孔连接第五子有源部205和第八子有源部208，以分别连接驱动晶体管M3的第一端和第四晶体管M4第二端，第五转接部405还通过过孔连接第十子有源部210，以将驱动晶体管M3的第一端、第四晶体管M4的第二端以及第五晶体管M5的第二端连接第三节点N3。第六转接部406可用于形成图8中的第四节点N4，第六转接部406的部分结构在衬底基板的正投影覆盖第十二子有源部212在衬底基板的正投影、部分结构在衬底基板的正投影覆盖第二十三子有源部223在衬底基板的正投影、部分结构在衬底基板的正投影覆盖第二十五子有源部225在衬底基板的正投影、部分结构在衬底基板的正投影覆盖第二十七子有源部227在衬底基板的正投影，第六转接部406可分别通过过孔连接第十二子有源部212、第 二十三子有源部223、第二十五子有源部225和第二十七子有源部227，以分别连接第六晶体管M6的第二端、第十二晶体管M12的第一端、第十三晶体管M13的第一端和第十四晶体的第一端。第七转接部407可分别通过过孔连接第一导电块31、第十六子有源部216和第四导电块34，以将第八晶体管M8的第二端、第九晶体管M9的栅极分别连接第一电容C1的第二电极。第八转接部408分别通过过孔连接第十七子有源部217和使能信号线EM，以将第九晶体管M9的第一端通过该第八转接部408连接使能信号端EM。

如图15所示，在示例性实施例中，第九转接部409的一端通过过孔连接第五导电块35，另一端分别通过过孔连接第十八子有源部218和第二十二子有源部222，以将第九晶体管M9的第二端和第十一晶体管M11的第二端连接第六晶体管M6的栅极。第十转接部410可通过过孔连接第六导电块36(形成第六晶体管M6的栅极)和第五导电块35。第十一转接部411分别通过过孔连接第二十子有源部220和第九导电块39，第十二转接部412分别通过过孔连接第九导电块39和第二导电块32，从而第十晶体管M10的第二端、第十一晶体管M11的栅极被连接至第二电容C2的第二电极。

如图15所示，在示例性实施例中，第十三转接部413通过过孔连接第二十四子有源部224和第一子像素的第一电极P-AOD，以将第十二晶体管M12的第二端连接第一子像素的第一电极P-AOD。第十四转接部414通过过孔连接第二十六子有源部226，以将第十三晶体管M13的第二端连接至第二子像素的第一电极P-AOD。第十五转接部415可通过过孔连接第二十八子有源部228，以将第十四晶体管M14的第二端连接至第三子像素的第一电极P-AOD。

如图15所示，在示例性实施例中，第十六转接部416分别通过过孔连接第二十一子有源部221和第七导电块37(第七导电块37连接第二高频信号线HF2)，从而将第十一晶体管M11的第一端连接至高频信号端HF。

如图11、图15所示，在示例性实施例中，第三导电层4还可以包括第十七导电块417～第十九导电块419，其中，第十七导电块417可以 包括主导电部4171和子导电部4172，主导电部4171在衬底基板的正投影位于第三导电部103在衬底基板的正投影上，且主导电部4171可通过过孔连接第三导电部103，第十七导电块417与第三导电部103分别用于形成存储电容Cst的第一电极。第十七导电块417的子导电部4172通过过孔连接第九子有源部209以连接第五晶体管M5的第一端。第十八导电块418在衬底基板的正投影位于第一导电部101在衬底基板的正投影上，第十八导电块418与第一导电部101通过过孔连接，第十八导电块418和第一导电部101用于形成第一电容C1的第一电极。第十九导电块419在衬底基板的正投影位于第二导电部102在衬底基板的正投影上，第十九导电块419与第二导电部102通过过孔连接，第十九导电块419和第二导电部102用于形成第二电容C2的第一电极。可以理解的是，通过在第三导电层4设置第十七导电块417连接第一导电层1的第三导电部103，以与第一导电部101形成并联结构，由此可以减小形成存储电容Cst的第一电极的阻值，从而有助于减小存储电容Cst上的压降损耗。同样地，通过在第三导电层4设置第十八导电块418与第一导电部101形成并联结构，可以减小第一电容C1的第一电极上的压降损耗，所设置的第十九导电块419与第二导电部102形成并联结构，可以减小第二电容C2的第一电极上的压降损耗。

如图15所示，在示例性实施例中，第三导电层4还可以包括数据信号线Data，数据信号线Data可用于形成图8中的数据信号端Vdata，数据信号线Data在所述衬底基板的正投影沿列方向Y延伸，数据信号线Data可分别通过过孔连接第七子有源部207、第十五子有源部215和第十九子有源部219，以分别将第四晶体管M4的第一端、第八晶体管M8的第一端和第十晶体管M10的第一端连接至数据信号端Vdata。

如图11、图16所示，在示例性实施例中，第四导电层5可以包括第二十导电块500～第二十五导电块505，其中，第二十导电块500用于形成第一子像素的第一电极P-AOD，第二十导电块500可通过过孔连接第十三转接部413，以通过第十三转接部413将第一子像素的第一电极P-AOD连接至第十二晶体管M12的第二端。第二十一导电块501用于 形成第二子像素的第一电极P-AOD，第二十一导电块501可通过过孔连接第十四转接部414，以通过第十四转接部414将第二子像素的第一电极P-AOD连接至第十三晶体管M13的第二端。第二十二导电块502用于形成第三子像素的第一电极P-AOD，第二十二导电块502可通过过孔连接第十五转接部415，以通过该第十五转接部415将第三子像素的第一电极P-AOD连接至第十四晶体管M14的第二端。

第二十三导电块503用于形成第一子像素的第二电极P-CTO，第二十三导电块503可通过过孔连接第二导电层3的第二电源线VSS1，以将第一子像素的第二电极P-CTO连接至对应的第二电源端。第二十四导电块504用于形成第二子像素的第二电极P-CTO，第二十五导电块505用于形成第三子像素的第二电极P-CTO，第二十四导电块504、第二十五导电块505可分别通过过孔连接第二导电层3的第三电源线VSS2，以将第二子像素的第二电极P-CTO和第三子像素的第二电极P-CTO连接至对应的第二电源端。

如图11所示，在示例性实施例中，像素单元中，形成像素驱动电路P-Drive的版图结构在衬底基板的正投影位于子像素的第一电极P-AOD在衬底基板的正投影远离第二电极P-CTO在衬底基板的正投影的一侧，并且形成开关电路MSW的版图结构在衬底基板的正投影位于子像素的第一电极P-AOD在衬底基板的正投影和子像素的第二电极P-CTO在衬底基板的正投影之间。当然，在其他实施例中，像素单元中的像素驱动电路P-Drive、开关电路MSW以及子像素的第一电极和第二电极还可以具有其他的版图结构，例如，形成开关电路MSW的版图结构可以位于子像素的第一电极和第二电极的下方，即形成开关电路MSW的版图结构在衬底基板的正投影与子像素的第一电极和第二电极在衬底基板的正投影可以交叠，这些都属于本公开的保护范围，此处不再详述。

图17为图11中沿虚线AA的部分剖视图，如图17所示，该显示面板可以包括第一绝缘层81、第二绝缘层82、第三绝缘层83、层间介电层ILD、第四绝缘层84、第一平坦层PLN1、第一钝化层PVX1、第二平坦层PLN2和第二钝化层PVX2，其中，衬底基板80、第一绝缘层81、第一导电层1、第二绝缘层82、有源层2、第三绝缘层83、第二导电层 3、层间介电层ILD、第四绝缘层84、第三导电层4、第一平坦层PLN1、第一钝化层PVX1、第四导电层5、第二平坦层PLN2、第二钝化层PVX2依次层叠设置。第一绝缘层81、第二绝缘层82可以氧化硅层，第一介电层86可以为氮化硅层。衬底基板可以包括依次层叠设置的玻璃基板、阻挡层、聚酰亚胺层，阻挡层可以为无机材料。第一导电层1、第二导电层3的材料可以是钼、铝、铜、钛、铌其中之一或者合金，或者钼/钛合金或者叠层等。第三导电层4、第四导电层5的材料可以包括金属材料，例如可以是钼、铝、铜、钛、铌其中之一或者合金，或者钼/钛合金或者叠层等，或者可以是钛/铝/钛叠层。

本公开还提供一种显示装置，该显示装置可以包括本公开任意实施例所述的显示面板。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (21)

1. 一种显示面板，其中，包括沿行列方向阵列分布的多个像素单元，所述像素单元包括：

   像素驱动电路，用于提供驱动电流；

   多个子像素，所述子像素的第一电极用于连接所述像素驱动电路，所述子像素的第二电极连接第二电源端，所述子像素在所述驱动电流的作用下发光；

   开关电路，包括多个开关单元，所述开关单元与所述子像素对应设置，所述开关单元串接于所述像素驱动电路与对应子像素之间，所述开关单元的控制端用于接收开关信号，所述开关单元的第一端连接所述像素驱动电路，所述开关单元的第二端连接对应子像素的第一电极，所述开关单元响应于所述开关信号导通所述子像素与所述像素驱动电路的连通路径。
2. 根据权利要求1所述的显示面板，其中，所述显示面板包括衬底基板；

   同一像素单元中，所述像素驱动电路在所述衬底基板的正投影位于所述子像素的第一电极在所述衬底基板的正投影远离所述第二电极在所述衬底基板的正投影的一侧，所述开关单元在所述衬底基板的正投影位于对应所述子像素的第一电极在所述衬底基板的正投影和第二电极在所述衬底基板的正投影之间。
3. 根据权利要求1所述的显示面板，其中，所述显示面板还包括：

   第一驱动电路，位于所述显示面板的显示区，所述第一驱动电路用于输出栅极控制信号；

   所述像素驱动电路响应于所述栅极控制信号将数据信号端的数据信号传输至驱动信号端。
4. 根据权利要求3所述的显示面板，其中，

   所述第一驱动电路包括多个级联的第一移位寄存器单元，向本行像素单元提供栅极控制信号的第一移位寄存器单元位于本行像素单元和下一行像素单元之间。
5. 根据权利要求4所述的显示面板，其中，所述显示面板还包括：

   开关驱动电路，位于所述显示面板的显示区，所述开关驱动电路用于输出所述开关信号。
6. 根据权利要求5所述的显示面板，其中，所述开关驱动电路包括多个子开关驱动电路，一个子开关驱动电路驱动一列开关单元；

   所述子开关驱动电路包括多个级联的第三移位寄存器单元，向本行开关电路提供开关信号的第三移位寄存器单元位于本行像素单元和下一行像素单元之间的间隙内。
7. 根据权利要求5所述的显示面板，其中，所述像素单元包括第一子像素、第二子像素和第三子像素；

   所述开关电路包括第一开关单元、第二开关单元和第三开关单元，所述第一开关单元对应连接所述第一子像素，所述第二开关单元对应连接所述第二子像素，所述第三开关单元对应连接所述第三子像素；

   所述开关驱动电路包括第一子开关驱动电路、第二子开关驱动电路和第三子开关驱动电路，所述第一子开关驱动电路用于向所述第一开关单元输出第一开关信号，所述第二子开关驱动电路用于向所述第二开关单元输出第二开关信号，所述第三子开关单元用于向所述第三开关单元输出第三开关信号；

   其中，所述第一子开关驱动电路、所述第二子开关驱动电路和所述第三子开关驱动电路先后逐行输出所述第一开关信号、所述第二开关信号和所述第三开关信号；

   且在所述第一子开关驱动电路输出所述第一开关信号的时间内、在所述第二子开关驱动电路输出所述第二开关信号的时间内以及在所述第三子开关驱动电路输出所述第三开关信号的时间内，所述第一驱动电路分别输出所述栅极控制信号。
8. 根据权利要求5-7任一项所述的显示面板，其中，所述显示面板包括两个所述开关驱动电路，两个所述开关驱动电路沿行方向分开设置于所述显示区的两侧。
9. 根据权利要求3所述的显示面板，其中，所述显示面板还包括：

   驱动集成电路，用于分别向各所述开关单元输出所述开关信号。
10. 根据权利要求9所述的显示面板，其中，所述第一驱动电路位 于所述显示面板的非显示区。
11. 根据权利要求10所述的显示面板，其中，所述像素单元包括第一子像素、第二子像素和第三子像素；

    所述开关电路包括第一开关单元、第二开关单元和第三开关单元，所述第一开关单元对应连接所述第一子像素，所述第二开关单元对应连接所述第二子像素，所述第三开关单元对应连接所述第三子像素；

    其中，在一帧数据中，所述驱动集成电路先后依次输出第一开关信号、第二开关信号和第三开关信号；

    在所述驱动集成电路输出所述第一开关信号的时间内，所述第一驱动电路依次向各像素驱动电路输出第一栅极控制信号，所述像素驱动电路响应于所述第一栅极控制信号向所述第一子像素提供驱动电流；

    在所述驱动集成电路输出所述第二开关信号的时间内，所述第一驱动电路依次向各像素驱动电路输出第二栅极控制信号，所述像素驱动电路响应于所述第二栅极控制信号向所述第二子像素提供驱动电流；

    在各所述驱动集成电路输出所述第三开关信号的时间内，所述第一驱动电路依次向各像素驱动电路输出第三栅极控制信号，所述像素驱动电路响应于所述第三栅极控制信号向所述第三子像素提供驱动电流。
12. 根据权利要求11所述的显示面板，其中，在一帧数据中，所述第一开关信号、所述第二开关信号和所述第三开关信号的持续时长相同。
13. 根据权利要求11所述的显示面板，其中，所述第一驱动电路按照第一频率输出栅极控制信号，所述驱动集成电路按照第二频率输出开关信号，所述第一频率为所述第二频率的3倍。
14. 根据权利要求1所述的显示面板，其中，所述像素驱动电路包括：

    驱动模块，连接第一节点、第二节点和第三节点，所述驱动模块用于响应所述第一节点的电压信号利用所述第二节点和所述第三节点的电压差提供驱动电流；

    第一复位模块，连接第一节点、第一复位信号端和初始信号端，所述第一复位模块用于响应所述第一复位信号端的复位信号将所述初始信号端的初始信号传输至所述第一节点；

    传输模块，连接所述第一节点、栅极信号端和所述第二节点，所述传输模块用于响应所述栅极信号端的信号导通所述第一节点和所述第二节点的连通路径；

    数据写入模块，连接数据信号端、所述栅极信号端和所述第三节点，所述数据写入模块用于响应所述栅极信号端的信号将所述数据信号端的第二数据信号传输至所述第三节点；

    第二复位模块，连接第四节点、所述初始信号端和所述第一复位信号端，所述第二复位模块用于响应所述第一复位信号端的复位信号将所述初始信号端的初始信号传输至所述第四节点；

    第一发光控制模块，连接所述第三节点、使能信号端和第一电源端，所述第一发光控制模块用于响应所述使能信号端的使能信号导通所述第三节点与所述第一电源端的连通路径；

    第二发光控制模块，连接所述第二节点、所述第四节点和调节模块，所述第二发光控制模块用于响应所述调节模块的信号导通所述第四节点与所述第二节点的连通路径；

    调节模块，连接数据信号端、第二复位信号端、第一复位信号端、初始信号端和使能信号端，所述调节模块用于响应所述数据信号端的第一数据信号关闭所述第二发光控制模块，或者用于响应所述数据信号端的第二数据信号打开所述第二发光控制模块。
15. 根据权利要求14所述的显示面板，其中，

    所述驱动模块包括：

    驱动晶体管，控制端连接所述第一节点，第一端连接所述第三节点，第二端连接所述第二节点；

    所述第一复位模块包括：

    第一晶体管，控制端连接第一复位信号端，第一端连接所述第一节点，第二端连接所述初始信号端；

    所述传输模块包括：

    第二晶体管，控制端连接栅极信号端，第一端连接所述第一节点，第二端连接所述第二节点；

    所述数据写入模块包括：

    第四晶体管，控制端连接所述栅极信号端，第一端连接所述数据信号端，第二端连接所述第三节点；

    所述第二复位模块包括：

    第七晶体管，控制端连接所述第一复位信号端，第一端连接初始信号端，第二端连接所述第四节点；

    所述第一发光控制模块包括：

    第五晶体管，控制端连接所述使能信号端，第一端连接所述第一电源端，第二端连接所述第三节点；

    所述第二发光控制模块包括：

    第六晶体管，控制端连接第七节点，第一端连接所述第二节点，第二端连接第四节点；

    所述调节模块包括：

    第八晶体管，控制端连接第二复位信号端，第一端连接所述数据信号端，第二端连接第五节点，所述第八晶体管用于响应所述第二复位信号端的复位信号将所述数据信号端的数据信号传输至所述第五节点；

    第九晶体管，控制端连接所述第五节点，第一端连接所述使能信号端，第二端连接所述第七节点，所述第九晶体管用于响应所述第五节点的电压信号将所述使能信号端的使能信号传输至所述第七节点；

    第一电容，连接所述第五节点和所述初始信号端，所述第一电容用于存储写入所述第五节点的电压信号；

    第十晶体管，控制端连接所述第一复位信号端，第一端连接所述数据信号端，第二端连接第六节点，所述第十晶体管用于响应所述第一复位信号端的复位信号将所述数据信号端的数据信号传输至所述第六节点；

    第十一晶体管，控制端连接所述第六节点，第一端连接高频信号端，第二端连接所述第七节点，所述第十一晶体管用于响应所述第六节点的电压信号将所述高频信号端的信号传输至所述第七节点；

    第二电容，连接所述第六节点和所述使能信号端，所述第二电容用于存储写入所述第六节点的电压信号。
16. 根据权利要求15所述的显示面板，其中，所述开关单元为晶体管。
17. 根据权利要求16所述的显示面板，其中，所述像素单元包括第一子像素、第二子像素和第三子像素，所述开关电路包括第十二晶体管、第十三晶体管和第十四晶体管；

    所述第十二晶体管的控制端接收第一开关信号，所述第十二晶体管的第一端连接第四节点，所述第十二晶体管的第二端连接第一子像素的第一电极；

    所述第十三晶体管的控制端接收第二开关信号，所述第十三晶体管的第一端连接第四节点，所述第十三晶体管的第二端连接第二子像素的第一电极；

    所述第十四晶体管的控制端接收第三开关信号，所述第十四晶体管的第一端连接第四节点，所述第十四晶体管的第二端连接第三子像素的第一电极。
18. 根据权利要求17所述的显示面板，其中，所述显示面板包括：

    衬底基板；

    第一导电层，位于所述衬底基板的一侧，所述第一导电层包括：

    第三导电部，用于形成所述存储电容的第一电极；

    有源层，位于所述第一导电层被背离所述衬底基板的一侧，所述有源层包括：

    第一有源部，在所述衬底基板的正投影位于所述第一导电部在所述衬底基板的正投影和所述第三导电部在所述衬底基板的正投影之间，所述第一有源部用于形成所述第一晶体管的沟道区；

    第一子有源部，连接于所述第一有源部的一侧，用于形成所述第一晶体管的第一端；

    第二子有源部，连接于所述第一有源部的另一侧，用于形成所述第一晶体管的第二端和所述第七晶体管的第一端；

    第七有源部，与所述第二子有源部连接，所述第七有源部用于形成第七晶体管的沟道区；

    第十四子有源部，连接于所述第七有源部的另一侧，用于形成所述第七晶体管的第二端；

    第三有源部，在所述衬底基板的正投影沿列方向位于所述第三导电 部在所述衬底基板的正投影的一侧，所述第三有源部用于形成所述驱动晶体管的沟道区；

    第五子有源部，沿列方向连接于所述第三有源部的一侧，所述第五子有源部用于形成所述驱动晶体管的第一端；

    第六子有源部，连接于所述第三有源部的另一侧，所述第六子有源部用于形成所述驱动晶体管的第二端；

    第二有源部，沿行方向位于所述第三有源部的一侧，所述第二有源部用于形成所述第二晶体管的沟道区；

    第三子有源部，沿行方向连接于所述第二有源部靠近所述第三有源部的一侧，所述第三子有源部用于形成所述第二晶体管的第一端；

    第四子有源部，连接于所述第二有源部远离所述第三有源部的一侧，所述第四子有源部用于形成所述第二晶体管的第二端；

    第四有源部，位于所述第三有源部远离所述第二有源部的一侧，所述第四有源部用于形成所述第四晶体管的沟道区；

    第七子有源部，连接于所述第四有源部远离所述第三有源部的一侧，所述第七子有源部用于形成所述第四晶体管的第一端；

    第八子有源部，连接于所述第四有源部靠近所述第三有源部的一侧，所述第八子有源部用于形成所述第四晶体管的第二端；

    第五有源部，在所述衬底基板的正投影位于所述第三有源部在所述衬底基板的正投影和所述第三导电部在所述衬底基板的正投影之间，所述第五有源部用于形成所述第五晶体管的沟道区；

    第九子有源部，连接于所述第五有源部远离所述第三有源部的一侧，所述第九子有源部用于形成所述第五晶体管的第一端；

    第十子有源部，连接于所述第五有源部靠近所述第三有源部的一侧，所述第十子有源部用于形成所述第五晶体管的第二端；

    第六有源部，沿行方向位于所述第五有源部的一侧，所述第六有源部用于形成所述第六晶体管的沟道区；

    第十一子有源部，连接于所述第六有源部靠近所述第三有源部的一侧，所述第十一子有源部用于形成所述第六晶体管的第一端；

    第十二子有源部，连接于所述第六有源部的另一端，所述第十二子 有源部用于形成所述第六晶体管的第二端；

    第二导电层，位于所述有源层背离所述衬底基板的一侧，所述第二导电层包括：

    第三导电块，所述第三导电块包括依次连接的第一组成部、第二组成部和第三组成部，所述第一组成部在所述衬底基板的正投影与所述第三导电部在所述衬底基板的正投影部分交叠，所述第三组成部在所述衬底基板的正投影覆盖所述第三有源部在所述衬底基板的正投影，所述第三导电块的部分结构用于形成所述存储电容的第二电极、部分结构用于形成所述驱动晶体管的顶栅；

    栅极信号线，在所述衬底基板的正投影沿行方向延伸，所述栅极信号线在所述衬底基板的正投影位于所述第三组成部在所述衬底基板的正投影远离所述第一组成部在所述衬底基板的一侧，所述栅极信号线在所述衬底基板的正投影部分覆盖所述第二有源部在所述衬底基板的正投影、部分覆盖所述第四有源部在所述衬底基板的正投影，所述栅极信号线的部分结构用于形成所述第二晶体管的栅极、部分结构用于形成所述第四晶体管的栅极；

    使能信号线，包括依次连接的主体部、第一子延伸部和第二子延伸部，所述主体部在所述衬底基板的正投影位于所述第三导电块在所述衬底基板的正投影远离所述栅极信号在所述衬底基板的正投影的一侧，所述第二子延伸部在所述衬底基板的正投影覆盖所述第五有源部在所述衬底基板的正投影，所述使能信号线的部分结构用于形成所述第五晶体管的栅极；

    第六导电块，包括第一子导电块和第二子导电块，所述第一子导电块在所述衬底基板的正投影沿列方向延伸，所述第二子导电块在所述衬底基板的正投影覆盖所述第六有源部在所述衬底基板的正投影，所述第六导电块的部分结构用于形成所述第六晶体管的栅极；

    第一复位信号线，在所述衬底基板的正投影沿行方向延伸且位于所述第三导电块在所述衬底基板的正投影远离所述第三有源部在所述衬底基板的正投影的一侧，所述第一复位信号线在所述衬底基板的正投影覆盖所述第一有源部在所述衬底基板的正投影和所述第七有源部在所述衬 底基板的正投影，所述第一复位信号线的部分结构用于形成所述第一晶体管的栅极和所述第七晶体管的栅极；

    第三导电层，位于所述第二导电层背离所述衬底基板的一侧，所述第三导电层包括：

    第三转接部，所述第三转接部的一端通过过孔连接所述第三子有源部，另一端通过过孔连接所述第三导电块；

    第四转接部，分别通过过孔连接所述第四子有源部、所述第六子有源部和所述第十一子有源部；

    第五转接部，分别通过过孔连接所述第五子有源部、所述第八子有源部和所述第十子有源部；

    第六转接部，通过过孔连接所述第十二子有源部；

    第十七导电块，包括主导电部和子导电部，所述主导电部在所述衬底基板的正投影位于所述第三导电块在所述衬底基板的正投影上，所述第十七导电块分别通过过孔连接所述第三导电部和所述第九子有源部，所述第十七导电块的部分结构用于形成所述存储电容的第一电极，部分结构用于形成所述第五晶体管的第一端；

    数据信号线，在所述衬底基板的正投影沿列方向延伸，所述数据线通过过孔连接所述第七子有源部。
19. 根据权利要求18所述的显示面板，其中，

    所述第一导电层还包括：

    第一导电部，用于形成所述第一电容的第一电极；

    第二导电部，用于形成所述第二电容的第二电极；

    第四导电部，位于所述第三导电部远离所述第一导电部的一侧，所述第四导电部在所述衬底基板的正投影覆盖所述第三有源部在所述衬底基板的正投影，所述第四导电部用于形成所述驱动晶体管的底栅；

    第五导电部，连接于所述第四导电部的一侧，所述第五导电部通过过孔连接所述第三转接部；

    所述有源层还包括：

    第八有源部，在所述衬底基板的正投影位于所述第一导电部在所述衬底基板的正投影和所述第三导电部在所述衬底基板的正投影之间，所 述第八有源部用于形成第八晶体管的沟道区；

    第十五子有源部，连接于所述第八有源部的一侧，用于形成所述第八晶体管的第一端；

    第十六子有源部，连接于所述第八有源部的另一侧，用于形成所述第八晶体管的第二端；

    第九有源部，在所述衬底基板的正投影位于所述第一导电部在所述衬底基板的正投影和所述第三导电部在所述衬底基板的正投影之间，所述第九有源部用于形成所述第九晶体管的沟道区；

    第十七子有源部，连接于所述第九有源部的一侧，用于形成所述第九晶体管的第一端；

    第十八子有源部，连接于所述第九有源部的另一侧，用于形成所述第九晶体管的第二端；

    第十有源部，在所述衬底基板的正投影位于所述第一导电部在所述衬底基板的正投影和所述第三导电部在所述衬底基板的正投影之间，所述第十有源部用于形成所述第十晶体管的沟道区；

    第十九子有源部，连接于所述第十有源部的一侧，用于形成所述第十晶体管的第一端；

    第二十子有源部，连接于所述第十有源部的另一侧，用于形成所述第十晶体管的第二端；

    第十一有源部，在所述衬底基板的正投影位于所述第一导电部在所述衬底基板的正投影和所述第三导电部在所述衬底基板的正投影之间，所述第十一有源部用于形成所述第十一晶体管的沟道区；

    第二十一子有源部，连接于所述第十一有源部的一侧，用于形成所述第十一晶体管的第一端；

    第二十二子有源部，连接于所述第十一有源部的另一侧，用于形成所述第十一晶体管的第二端；

    所述第二导电层还包括：

    第一高频信号线，在所述衬底基板的正投影沿行方向延伸且位于所述第一导电部在所述衬底基板的正投影远离所述第三导电部在所述衬底基板的正投影的一侧；

    第三电源线，在所述衬底基板的正投影沿行方向延伸且位于所述第一高频信号线在所述衬底基板的正投影和所述第一导电部在所述衬底基板的正投影之间，所述第三电源线用于提供所述第一子像素的第二电源端；

    第二电源线，在所述衬底基板的正投影沿行方向延伸且位于所述第三电源线在所述衬底基板的正投影和所述第一导电部在所述衬底基板的正投影之间，所述第二电源线用于提供所述第二子像素和所述第三子像素的第二电源端；

    初始信号线，在所述衬底基板的正投影沿行方向延伸且位于所述第一导电部在所述衬底基板的正投影和所述第三导电部在所述衬底基板的正投影之间；

    第二复位信号线，在所述衬底基板的正投影沿行方向延伸且位于所述初始信号线在所述衬底基板的正投影和所述第三导电块在所述衬底基板的正投影之间，所述第二复位信号线在所述衬底基板的正投影覆盖所述第八有源部在所述衬底基板的正投影，所述第二复位信号线的部分结构用于形成所述第八晶体管的栅极；

    第一电源线，在所述衬底基板的正投影沿行方向延伸且位于所述第一复位信号在所述衬底基板的正投影和所述第三导电块在所述衬底基板的正投影之间，且所述使能信号线的主体部在所述衬底基板的正投影位于所述第一电源线在所述衬底基板的正投影和所述第三导电块在所述衬底基板的正投影之间；

    第一导电块，在所述衬底基板的正投影位于所述第一导电部在所述衬底基板的正投影上，所述第一导电块用于形成所述第一电容的第二电极；

    第二导电块，在所述衬底基板的正投影位于所述第二导电部在所述衬底基板的正投影上，所述第二导电块用于形成所述第二电容的第二电极；

    第三导电块，包括依次连接的第一组成部、第二组成部和第三组成部，所述第一组成部在衬底基板的正投影位于所述第三导电部在衬底基板的正投影上，所述第一组成部用于形成所述存储电容的第二电极；所 述第三组成部在衬底基板的正投影覆盖所述第三有源部在衬底基板的正投影，所述第三组成部用于形成驱动晶体管的栅极；

    第四导电块，在所述衬底基板的正投影覆盖所述第九有源部在所述衬底基板的正投影，所述第四导电块的部分结构用于形成所述第九晶体管的栅极；

    第六导电块，包括第一子导电块和第二子导电块，所述第一子导电块在衬底基板的正投影沿列方向延伸，第二子导电块在衬底基板的正投影沿行方向延伸，所述第二子导电块在衬底基板的正投影覆盖所述第六有源部在衬底基板的正投影，所述第六导电块的部分结构用于形成所述第六晶体管的栅极；

    第九导电块，在衬底基板的正投影覆盖所述第十一有源部在衬底基板的正投影，所述第九导电块的部分结构用于形成所述第十一晶体管的栅极，所述第九导电块分别通过过孔连接所述第十一转接部和所述第十二转接部；

    第十导电块，通过过孔连接所述第十七子有源部；

    所述第三导电层还包括：

    第二高频信号线，在所述衬底基板的正投影沿列方向延伸，所述第二高频信号线通过过孔连接所述第一高频信号线；

    数据信号线，在所述衬底基板的正投影沿列方向延伸，所述数据信号线通过过孔连接所述第七子有源部、所述第十五子有源部和所述第十九子有源部；

    第一转接部，分别通过过孔连接所述第一子有源部和所述第三导电块；

    第二转接部，分别通过过孔连接第二子有源部和所述初始信号线；

    第七转接部，分别通过过孔连接所述第一导电块、所述第十六子有源部和所述第四导电块；

    第八转接部，分别通过过孔连接所述第十七子有源部和所述使能信号线；

    第九转接部，分别通过过孔连接位于第二导电层的第五导电块以及所述第十八子有源部和所述第二十二子有源部；

    第十转接部，分别通过过孔连接所述第五导电块和所述第六导电块；

    第十一转接部，分别通过过孔连接所述第二十子有源部和所述第九导电块；

    第十二转接部，分别通过过孔连接所述第九导电块和所述第二导电块；

    第十六转接部，分别通过过孔连接所述第二十一子有源部和位于第二导电层的第七导电块，所述第七导电块还通过过孔连接所述第二高频信号线；

    其中，所述第一复位信号线在所述衬底基板的正投影还覆盖所述第十有源部在所述衬底基板的正投影，所述第一复位信号线的部分结构用于形成所述第十晶体管的栅极。
20. 根据权利要求19所述的显示面板，其中，

    所述有源层还包括：

    第十二有源部，用于形成所述第十二晶体管的沟道区，

    第二十三子有源部，连接于所述第十二有源部的一侧，所述第二十三子有源部用于形成所述第十二晶体管的第一端，所述第二十三子有源部通过过孔连接所述第六转接部；

    第二十四子有源部，连接于所述第十二有源部的另一侧，所述第二十四子有源部用于形成所述第十二晶体管的第二端；

    第十三有源部，用于形成所述第十三晶体管的沟道区；

    第二十五子有源部，连接于所述第十三有源部的一侧，用于形成所述第十三晶体管的第一端，所述第二十五子有源部通过过孔连接所述第六转接部；

    第二十六子有源部，连接于所述第十三有源部的另一侧，用于形成所述第十三晶体管的第二端；

    第十四有源部，用于形成所述第十四晶体管的沟道区；

    第二十七子有源部，连接于所述第十四有源部的一侧，用于形成所述第十四晶体管的第一端，所述第二十七子有源部通过过孔连接所述第六转接部；

    第二十八子有源部，连接于所述第十四有源部的另一端，用于形成 所述第十四晶体管的第二端；

    所述第二导电层还包括：

    第十二导电块，在所述衬底基板的正投影覆盖所述第十二有源部在所述衬底基板的正投影，所述第十二导电块用于形成所述第十二晶体管的栅极；

    第十三导电块，在所述衬底基板的正投影覆盖所述第十三有源部在所述衬底基板的正投影，所述第十三导电块用于形成所述第十三晶体管的栅极；

    第十四导电块，在所述衬底基板的正投影覆盖所述第十四有源部在所述衬底基板的正投影，所述第十四导电块用于形成所述第十四晶体管的栅极；

    所述第三导电层还包括：

    第十三转接部，通过过孔连接所述第二十四子有源部；

    第十四转接部，通过过孔连接所述第二十六子有源部；

    第十五转接部，通过过孔连接所述第二十八子有源部；

    所述显示面板还包括：

    第四导电层，位于所述第三导电层背离所述衬底基板的一侧，所述第四导电层包括：

    第二十导电块，用于形成所述第一子像素的第一电极，所述第二十导电块通过过孔连接所述第十三转接部；

    第二十一导电块，用于形成所述第二子像素的第一电极，所述第二十一导电块通过过孔连接所述第十四转接部；

    第二十二导电块，用于形成所述第三子像素的第一电极，所述第二十二导电块通过过孔连接所述第十五转接部。
21. 一种显示装置，其中，包括权利要求1-20任一项所述的显示面板。

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