WO2023223426A1

WO2023223426A1 - 電力用半導体素子の駆動回路および駆動方法ならびにパワーモジュール

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Publication number: WO2023223426A1
Application number: PCT/JP2022/020535
Authority: WO
Inventors: 健一諸熊; 拓也酒井
Original assignee: 三菱電機株式会社
Priority date: 2022-05-17
Filing date: 2022-05-17
Publication date: 2023-11-23

Abstract

電力用半導体素子（８）の駆動回路（１０００）において、第１のゲート電圧制御回路（１０）は、ターンオン指令に応答して第１の時間領域（ＲＧ１）、第２の時間領域（ＲＧ２）、および第３の時間領域（ＲＧ３）の順でそれぞれ異なる態様で電力用半導体素子（８）のゲート電圧（Ｖｇ）を制御することによって、ゲート電圧（Ｖｇ）をミラー電圧（Ｖｍ）に到達させる。ゲート電圧（Ｖｇ）は、電力用半導体素子（８）を流れる主電流の大きさに応じて、第２の時間領域（ＲＧ２）または第３の時間領域（ＲＧ３）においてミラー電圧（Ｖｍ）に到達する。第２のゲート電圧制御回路（４）は、ミラー電圧（Ｖｍ）以上のゲート電圧（Ｖｇ）を制御する。

Description

電力用半導体素子の駆動回路および駆動方法ならびにパワーモジュール

　本開示は、電力用半導体素子の駆動回路および駆動方法ならびにパワーモジュールに関する。

　大電力を制御する電力用半導体素子は、たとえば、直流および交流から周波数の異なる交流を発生させる電源回路、および電源回路を有する電力変換装置などに使用される。電力用半導体素子がインバータなどの電力変換装置に使用される場合には、省エネルギーおよび温室効果ガスの削減の観点から電力消費を抑えることが重要である。

　特表２００８－５１９５２９号公報（特許文献１）は、電力用半導体素子のスイッチングを制御することにより、電力用半導体素子で消費されるエネルギーを低減する方法を開示する。

　具体的にこの文献は、「パワートランジスタスイッチをドライブする方法であって、ドライブ入力信号を受信する段階と、ドライブ入力信号を変換ドライブ入力信号に変換する段階と、変換ドライブ入力信号をスイッチの制御電極に与えて、スイッチをオンにする段階とを含み、変換ドライブ入力信号は、時間に関する３つの領域を有し、各々はスロープを有し、第１領域は、スイッチのミラープラトー（Miller　Plateau）までの第１スロープがある時間であり、第２領域は、第１スロープに比べて小さいスロープより成る第２スロープがある時間であり、第３領域は、第２スロープよりも大きい第３スロープがある時間であり、それによって、制御電極電圧はミラープラトー電圧に急速に達し、次に、スイッチのしきい値電圧に低速で達し、次に、スイッチがほぼ完全にオンになると、制御電極電圧は急速に増大する。スイッチ遅延時間は、トランジスタ制御電極プリチャージ電圧を調整することによって、ほぼ一定に維持される」方法を開示する（特表２００８－５１９５２９号公報の要約を参照）。

特表２００８－５１９５２９号公報

　上記の特表２００８－５１９５２９号公報（特許文献１）に開示された電力用半導体素子の制御方法によれば、スイッチング時の電流変化率（ｄＩ／ｄｔ）を低下させることによりＥＭＩ（電磁妨害）を低下させることができる。しかしながら、電力用半導体素子に流れる電流Ｉが大きい場合に電流変化率が小さくなるように制御すると、スイッチング時間が増えるためにかえってスイッチング損失が大きくなるという問題がある。上記の特許文献はこの点について考慮されていない。

　本開示は、上記の問題点を考慮してなされたものであり、その目的の一つは、電力用半導体素子に流れる電流が比較的大きい場合でもスイッチング損失を抑制することが可能な電力用半導体素子の駆動回路を提供することである。

　一実施形態の電力用半導体素子の駆動回路は、第１のゲート電圧制御回路と、第２のゲート電圧制御回路とを備える。第１のゲート電圧制御回路は、電力用半導体素子のターンオン指令に応答して第１の時間領域、第２の時間領域、および第３の時間領域の順でそれぞれ異なる態様で電力用半導体素子のゲート電圧を制御することによって、ゲート電圧をミラー電圧に到達させる。ゲート電圧は、電力用半導体素子を流れる主電流の大きさに応じて、第２の時間領域または第３の時間領域においてミラー電圧に到達する。第２のゲート電圧制御回路は、ミラー電圧以上のゲート電圧を制御する。

　上記の実施形態によれば、駆動回路は、電力用半導体素子のターンオン指令に応答して第１の時間領域、第２の時間領域、および第３の時間領域の順でそれぞれ異なる態様で電力用半導体素子のゲート電圧を制御することによって、ゲート電圧をミラー電圧に到達させる。これにより、電力用半導体素子に流れる電流が比較的大きい場合でもスイッチング損失を抑制できる。

実施の形態１による電力用半導体素子の駆動回路の構成を表すブロック図である。電圧制限回路の構成の一例を示す図である。第１の変化電圧生成回路の構成の一例を示す図である。第１の変化電圧生成回路の構成の一例を示す図である。第２の変化電圧生成回路の構成の一例を示す図である。第２の変化電圧生成回路の構成の一例を示す図である。比較回路の構成の一例を示す図である。加算回路の構成の一例を示す図である。バッファ回路の構成の一例を示す図である。バッファ回路の構成の一例を示す図である。バッファ回路の構成の一例を示す図である。電力用半導体素子の構成の一例を示す図である。実施の形態１による電力用半導体素子の駆動回路の第１の動作例を説明するためのタイミング図である。実施の形態１による電力用半導体素子の駆動回路の第２の動作例を説明するためのタイミング図である。実施の形態１の駆動回路による電力用半導体素子のターンオン時の制御手順を示すフローチャートである。実施の形態１の駆動回路の実装態様の一例を示す図である。図１６の実装態様の変形例を示す図である。実施の形態１の駆動回路の実装態様の他の例を示す図である。図１８の実装態様の変形例を示す図である。実施の形態２による電力用半導体素子の駆動回路の構成を示す図である。ミラー電圧検出回路の構成の一例を示す図である。微分回路の構成の一例を示す図である。微分回路の構成の一例を示す図である。二値化回路の構成の一例を示す図である。エッジ検出回路の構成の一例を示す図である。フリップフロップ回路の構成の一例を示す図である。反転回路の構成の例である。実施の形態２による電力用半導体の駆動回路の動作例を説明するためのタイミング図である。実施の形態２の駆動回路による電力用半導体素子のターンオン時の制御手順を示すフローチャートである。

　以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。

　実施の形態１．
　［電力用半導体素子の駆動回路の構成］
　図１は、実施の形態１による電力用半導体素子の駆動回路１０００の構成を表すブロック図である。駆動回路１０００は、制御入力端子７に入力される制御信号に従って、電力用半導体素子８のスイッチングを制御するためのゲート電圧Ｖｇを生成する。より詳細には、駆動回路１０００は、電力用半導体素子８のターンオン動作時のゲート電圧Ｖｇの電圧変化を、順に第１の時間領域（図１３、図１４のＲＧ１）から第４の時間領域（図１３、図１４のＲＧ４）までの４つの時間領域で制御する。以下の説明では、第１～第４の時間領域を単に第１～第４領域とも記載する。

　図１に示すように、駆動回路１０００は、電圧制限回路１と、第１の変化電圧生成回路２と、第２の変化電圧生成回路３と、比較回路４と、加算回路５と、バッファ回路６とを備える。ここで、電圧制限回路１、第１の変化電圧生成回路２、第２の変化電圧生成回路３、加算回路５、およびバッファ回路６をまとめて第１のゲート電圧制御回路１０と称する。第１のゲート電圧制御回路１０は、ターオン指令に応答して第１の時間領域ＲＧ１、第２の時間領域ＲＧ２、および第３の時間領域ＲＧ３の順でそれぞれ異なる態様で電力用半導体素子８のゲート電圧Ｖｇを制御することによって、ゲート電圧Ｖｇをミラー電圧Ｖｍに到達させる。ゲート電圧Ｖｇは、第２領域ＲＧ２または第３領域ＲＧ３においてミラー電圧Ｖｍに到達する。第２のゲート電圧制御回路としての比較回路４は、ミラー期間の後のゲート電圧Ｖｇを制御する。以下、各回路の機能を簡単に記載する。

　電圧制限回路１は、第１領域ＲＧ１でのゲート電圧Ｖｇの電圧変化を制御する。具体的に電圧制限回路１は、ターンオン指令に応答して制限電圧ＶＬ（第１の電圧とも称する）を出力することにより、第１の傾斜（図１３、図１４のＳＬ１）で制限電圧ＶＬまでゲート電圧Ｖｇを急激に増加させる。すなわち、電圧制限回路１は、電力用半導体素子８の立ち上がり時にゲート電圧Ｖｇを制限電圧ＶＬに制限する。好ましくは、制限電圧ＶＬは、電力用半導体素子８のしきい値電圧Ｖｔｈに対応しており、概ねしきい値電圧Ｖｔｈ程度の値を有している。

　第１の変化電圧生成回路２は、第２領域ＲＧ２でのゲート電圧Ｖｇの電圧変化を制御する。具体的に第１の変化電圧生成回路２は、第１の傾斜ＳＬ１よりも緩やかな第２の傾斜（図１３、図１４のＳＬ２）で増加する第１の変化電圧Ｖ１を生成する。第１の変化電圧生成回路２は、生成した第１の変化電圧Ｖ１を電力用半導体素子８のゲートにバッファ回路６を介して供給することにより、ゲート電圧Ｖｇを制限電圧ＶＬから第２の傾斜ＳＬ２で増加させる。

　第２の変化電圧生成回路３は、第３領域ＲＧ３でのゲート電圧Ｖｇの電圧変化を制御する。具体的に第２の変化電圧生成回路３は、第１の変化電圧生成回路２から出力される第１の変化電圧Ｖ１よりも急峻に変化する第２の変化電圧Ｖ２を生成する。これにより、ターンオン指令を受けてから第１の期間（図１３の時刻ｔ０からｔ３まで、図１４の時刻ｔ０からｔ２まで）が経過した時点でゲート電圧Ｖｇがミラー電圧に達していない場合に、上記の第１の傾斜ＳＬ１よりも緩やかであるが、第２の傾斜ＳＬ２よりも急な第３の傾斜ＳＬ３で、ゲート電圧Ｖｇはミラー電圧まで増加する。

　比較回路４は、第４領域ＲＧ４でのゲート電圧Ｖｇの電圧変化を制御する。具体的に比較回路４は、ターンオン指令を受けてから第２の期間（図１３、図１４の時刻ｔ０からｔ４まで）が経過した時点から、上記の第３の傾斜ＳＬ３よりも急な第４の傾斜ＳＬ４でゲート電圧Ｖｇをミラー電圧から増加させる。最終的に、ゲート電圧Ｖｇは、駆動回路１０００に供給される電源電圧に到達する。

　加算回路５は、ターンオン指令を受けてから上記の第１の期間が経過するまでは、制限電圧ＶＬに第１の変化電圧Ｖ１が加算された電圧を出力する。加算回路５は、ターンオン指令を受けてから上記の第１の期間が経過した時点から、電圧制限回路１の出力電流と第１の変化電圧生成回路２の出力電流と第２の変化電圧生成回路３の出力電流とを加算した電流を出力し、上記の制限電圧ＶＬ、第１の変化電圧Ｖ１、および第２の変化電圧Ｖ２に基づく第３の変化電圧Ｖ３を出力する。バッファ回路６は、加算回路５の出力電圧を電力用半導体素子８のゲートに伝達することにより、電力用半導体素子８のゲート電圧Ｖｇを生成する。

　上記の４つの時間領域についてまとめると、第１領域ＲＧ１は、ターンオン指令を受けた直後のゲート電圧Ｖｇの立ち上がり時に対応する。第２領域ＲＧ２は、ゲート電圧Ｖｇが立ち上がった後、上記の第１の期間が経過するまでの時間領域である。第３領域ＲＧ３は、上記の第１の期間が経過してから第２の期間が経過するまでの時間領域である。第４領域ＲＧ４は、上記の第２の期間が経過してからゲート電圧Ｖｇが駆動回路１０００の電源電圧に到達するまでの時間領域である。

　図２は、電圧制限回路１の構成の一例を示す図である。電圧制限回路１は、一例として、ツェナーダイオード１１で構成される。

　図２に示すように、電圧制限回路１の入力ノード（Node：節点）ＩＮ１は、電力用半導体素子８を外部から制御するための制御入力端子７に接続される。電圧制限回路１の出力ノードＯＵＴ１は、加算回路５に接続される。電圧制限回路１の内部において、ツェナーダイオード１１のカソードは、入力ノードＩＮ１に接続され、ツェナーダイオード１１のアノードは、出力ノードＯＵＴ１に接続される。

　上記の電圧制限回路１の構成によれば、電圧制限回路１は、ターンオン動作の指令として制御入力端子７に入力される制御信号がロウからハイに変化したときに、出力ノードＯＵＴ１の電圧変化を制限する。具体的に、電圧制限回路１の出力ノードＯＵＴ１の電圧は、電圧制限回路１の入力ノードＩＮ１の電圧がツェナーダイオード１１のツェナー電圧（以下、制限電圧ＶＬとも称する）に達するまで変化せず、その後はツェナー電圧に制限される。これにより、電圧制限回路１は、急峻に変化する電圧を生成して、第１領域ＲＧ１でのゲート電圧Ｖｇの電圧変化を制御する。

　図３および図４は、第１の変化電圧生成回路２の構成の一例を示す図である。第１の変化電圧生成回路２の入力ノードＩＮ２は制御入力端子７に接続され、第１の変化電圧生成回路２の出力ノードＯＵＴ２は電圧制限回路１の出力ノードＯＵＴ１に接続される。第１の変化電圧生成回路２は、ターンオン動作の指令として制御入力端子７に入力される制御信号がロウからハイに変化したときに、電圧制限回路１で制限された電圧値である制限電圧ＶＬを基準にして、第１の時間的変化率ｄＶ１／ｄｔで比較的緩やかに増加する第１の変化電圧Ｖ１を生成して、加算回路５に出力する。これにより、第１の変化電圧生成回路２は、ゲート電圧Ｖｇがミラー電圧に達する前の第２領域ＲＧ２でのゲート電圧Ｖｇの時間変化（第１の傾斜ＳＬ１に対応する）を制御する。

　具体的に図３の構成例では、第１の変化電圧生成回路２は、抵抗素子２１と容量素子２２とを含む一次遅れ回路として構成される。抵抗素子２１は、入力ノードＩＮ２と出力ノードＯＵＴ２との間に接続される。容量素子２２は、出力ノードＯＵＴ２と基準電位Ｖｒｅｆを与える基準ノード２３との間に接続される。この構成によれば、抵抗素子２１の抵抗値Ｒと容量素子２２の容量値Ｃとで決まる時定数ＣＲに従って、出力ノードＯＵＴ２の電圧は、制限電圧ＶＬから比較的緩やかにほぼ一定の時間増加率で増加する。

　図４の構成例では、第１の変化電圧生成回路２は、定電流源２４と容量素子２２とを含む。定電流源２４は、電源電圧が与えられる電源ノード２５と出力ノードＯＵＴ２との間に接続される。容量素子２２は、出力ノードＯＵＴ２と基準ノード２３との間に接続される。定電流源２４は、ターンオン動作の指令として制御入力端子７に入力される制御信号がロウからハイに変化したときに定電流を容量素子２２に流し始める。これにより、容量素子２２の電圧は、制限電圧ＶＬから一定の時間的変化率で増加する。

　図５および図６は、第２の変化電圧生成回路３の構成の一例を示す図である。第２の変化電圧生成回路３の入力ノードＩＮ３は制御入力端子７に接続され、第２の変化電圧生成回路３の出力ノードＯＵＴ３は比較回路４および加算回路５に接続される。第２の変化電圧生成回路３は、ターンオン動作の指令として制御入力端子７に入力される制御信号がロウからハイに変化したときに、駆動回路１０００の基準電位Ｖｒｅｆを基準にして、第２の時間的変化率ｄＶ２／ｄｔで比較的緩やかに増加する第２の変化電圧Ｖ２を生成して出力する。ここで、第２の変化率ｄＶ２／ｄｔは、前述の第１の変化率ｄＶ１／ｄｔよりも大きい。ゲート電圧Ｖｇがミラー電圧に達する前の第３領域ＲＧ３でのゲート電圧Ｖｇの時間変化（第３の傾斜ＳＬ３に対応する）は、第２の変化電圧生成回路３から出力される第２の変化電圧Ｖ２の時間変化率ｄＶ２／ｄｔに基づいている。

　具体的に図５の構成例では、図３の場合と同様に、第２の変化電圧生成回路３は、抵抗素子３１と容量素子３２とを含む一次遅れ回路として構成される。抵抗素子３１は、入力ノードＩＮ３と出力ノードＯＵＴ３との間に接続される。容量素子３３は、出力ノードＯＵＴ３と基準電位Ｖｒｅｆを与える基準ノード３３との間に接続される。この構成によれば、抵抗素子３１の抵抗値Ｒと容量素子３３の容量値Ｃとで決まる時定数ＣＲに従って、出力ノードＯＵＴ３の電圧は、基準電位Ｖｒｅｆからほぼ一定の増加率で比較的緩やかに増加する。

　図６の構成例では、図４の場合と同様に、第２の変化電圧生成回路３は、定電流源３４と容量素子３２とを含む。定電流源３４は、電源電圧が与えられる電源ノード３５と出力ノードＯＵＴ３との間に接続される。容量素子３３は、出力ノードＯＵＴ３と基準ノード３３との間に接続される。定電流源３４は、ターンオン動作の指令として制御入力端子７に入力される制御信号がロウからハイに変化したときに定電流を容量素子３３に流し始める。これにより、容量素子３３の電圧は、基準電位Ｖｒｅｆから一定の時間増加率で増加する。

　図７は、比較回路４の構成の一例を示す図である。図７に示すように、比較回路４は、比較器４１と比較電圧源４２とを含む。比較回路４の入力ノードＩＮ４は第２の変化電圧生成回路３の出力ノードＯＵＴ３に接続され、比較回路４の出力ノードＯＵＴ４は電力用半導体素子８のゲート端子に接続される。比較回路４の内部において、比較器４１の非反転入力端子は入力ノードＩＮ４に接続され、比較器４１の反転入力端子は比較電圧源４２に接続され、比較器４１の出力端子は出力ノードＯＵＴ４に接続される。

　上記の比較回路４の構成によれば、比較回路４は、第２の変化電圧生成回路３から出力される第２の変化電圧Ｖ２が比較電圧源４２の電圧値（すなわち、比較電圧ＶＣ）に達するまではロウレベル（すなわち、駆動回路１０００の基準電位Ｖｒｅｆ）を出力し、その後、ハイレベル（すなわわち、駆動回路１０００の電源電圧）を出力する。これにより、比較回路４は、第４の傾斜ＳＬ４で急峻に増加する電圧を生成し、ゲート電圧Ｖｇがミラー電圧以上になる第４領域におけるゲート電圧Ｖｇの変化を制御する。なお、比較回路４は、第１の変化電圧生成回路２から出力される第１の変化電圧Ｖ１と比較電圧ＶＣとを比較するように構成されていてもよい。比較電圧ＶＣの値は、第１の変化電圧Ｖ１の電圧変化率ｄＶ１／ｄｔに応じて調整される。

　図８は、加算回路５の構成の一例を示す図である。図８に示すように、加算回路５は、ダイオード５１を含む。加算回路５の入力ノードＩＮ５Ａは、電圧制限回路１の出力ノードＯＵＴ１および第１の変化電圧生成回路２の出力ノードＯＵＴ２に接続される。加算回路５の入力ノードＩＮ５Ｂは、第２の変化電圧生成回路３の出力ノードＯＵＴ３に接続される。加算回路５の出力ノードＯＵＴ５Ｂは、バッファ回路６の入力ノードＩＮ６に接続される。加算回路５の内部において、入力ノードＩＮ５Ａと出力ノードＯＵＴ５とは配線によって直接接続される。ダイオード５１は、入力ノードＩＮ５Ｂと出力ノードＯＵＴ５との間に、入力ノードＩＮ５Ｂから出力ノードＯＵＴ５への方向が順方向となるように接続される。

　上記の加算回路５の構成によれば、第２の変化電圧生成回路３から出力された第２の変化率で増加する第２の変化電圧Ｖ２が、電圧制限回路１から出力された制限電圧ＶＬと第１の変化電圧生成回路２から出力された第１の変化率で増加する第１の変化電圧Ｖ１との合成電圧（ＶＬ＋Ｖ１）に達するまでは、加算回路５は出力ノードＯＵＴ５から合成電圧（ＶＬ＋Ｖ１）を出力する。その後、加算回路５は、電圧制限回路１の出力電流と第１の変化電圧生成回路２の出力電流と第２の変化電圧生成回路３の出力電流とを加算した電流を出力し、合成電圧（ＶＬ＋Ｖ１）と第２の変化電圧Ｖ２とに基づく第３の変化電圧Ｖ３を出力する。第３の変化電圧Ｖ３の値は、ダイオード５１の特性および寄生容量などによって決まる。第３の変化電圧Ｖ３の時間変化率ｄＶ３／ｄｔは、第１の変化電圧Ｖ１の時間変化率ｄＶ１／ｄｔよりも大きくなる。前述の第１の期間は、第２の変化電圧Ｖ２が制限電圧ＶＬと第１の変化電圧Ｖ１との和に等しくなるまでの期間に対応する。

　図９、図１０、および図１１は、バッファ回路６の構成の一例を示す図である。バッファ回路６は、入力ノードＩＮ６を介して入力された加算回路５の出力電圧を、出力ノードＯＵＴ６を介して電力用半導体素子８のゲートに伝達することにより、電力用半導体素子８のゲート電圧Ｖｇを生成する。

　具体的に図９の構成例では、バッファ回路６は、ＮＰＮ型バイポーラトランジスタ６１のエミッタフォロアによって構成される。エミッタフォロアの電圧増幅率は１である。より詳細には、バイポーラトランジスタ６１のコレクタは電源電圧が与えられる電源ノード６２に接続され、バイポーラトランジスタ６１のエミッタは出力ノードＯＵＴ６に接続され、バイポーラトランジスタ６１のベースは入力ノードＩＮ６に接続される。

　図１０の構成例では、バッファ回路６は、ＮＰＮ型のバイポーラトランジスタ６１とＰＮＰ型のバイポーラトランジスタ６３のプッシュプル型のエミッタフォロアで構成される。エミッタフォロアの電圧増幅率は１である。より詳細には、バイポーラトランジスタ６１のコレクタは電源電位が与えられる電源ノード６２に接続され、バイポーラトランジスタ６３のコレクタは基準電位Ｖｒｅｆが与えられる基準ノード６４に接続される。バイポーラトランジスタ６１，６３のエミッタは、出力ノードＯＵＴ６に接続される。バイポーラトランジスタ６１，６３のベースは、入力ノードＩＮ６に接続される。

　図１１の構成例では、バッファ回路６は、オペアンプ６５を利用したユニティ・ゲイン・バッファによって構成される。より詳細には、オペアンプ６５の出力端子は、出力ノードＯＵＴ６に接続されるとともに、オペアンプ６５の反転入力端子に接続される。オペアンプ６５の非反転入力端子は入力ノードＩＮ６に接続される。

　図１２は、電力用半導体素子８の構成の一例を示す図である。図１２に示す例では、電力用半導体素子８は、ＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）８１とフリーホイールダイオード８２とで構成される。ＩＧＢＴに代えて、ＦＥＴ（Field　Effect　Transistor）であってもよいし、バイポーラトランジスタであってもよく、半導体素子の種類は特に限定されない。本開示では、電力用半導体素子８の制御電極をゲートとも称し、制御電極の電圧をゲート電圧とも称する。

　［電力用半導体素子の駆動回路の動作］
　次に、電力用半導体素子８のターンオン時における実施の形態１の駆動回路１０００の動作について説明する。以下では、電力用半導体素子８の主電流であるコレクタ電流Ｉｃが比較的小さい場合の動作について図１３を参照して説明し、電力用半導体素子８のコレクタ電流Ｉｃが比較的大きい場合の動作について図１４を参照して説明する。実施の形態１による電力用半導体素子の駆動回路１０００は、コレクタ電流Ｉｃが小さい場合と大きい場合とで、電力用半導体素子８のゲート電圧Ｖｇの制御方法が異なる点を特徴としている。

　図１３は、実施の形態１による電力用半導体素子の駆動回路１０００の第１の動作例を説明するためのタイミング図である。図１３では、電力用半導体素子８のターンオン動作時においてコレクタ電流Ｉｃが比較的小さい場合のタイミング図が示されている。図１３の上から順に、制御入力端子７に入力される制御信号、電圧制限回路１から出力される制限電圧ＶＬと第１の変化電圧生成回路２から出力される第１の変化電圧Ｖ１との和（ＶＬ＋Ｖ１）、第２の変化電圧生成回路３から出力される第２の変化電圧Ｖ２、加算回路５の出力電圧Ｖ３、比較回路４の判定結果、電力用半導体素子８のゲート電圧Ｖｇ、コレクタ電流Ｉｃ、およびコレクタ・エミッタ間電圧Ｖｃｅの各波形が示されている。ゲート電圧Ｖｇ、コレクタ電流Ｉｃ、およびコレクタ・エミッタ間電圧Ｖｃｅの波形では、本実施形態の場合を実線で示し、比較例の場合を破線で示す。比較例は、電力用半導体素子８のゲート電圧Ｖｇを複数の時間領域に別けて制御しない定電圧駆動型または定電流駆動型の駆動回路の場合を示している。

　以下、時系列順に説明する。まず、図１３の時刻ｔ０における駆動回路１０００の動作を説明する。

　時刻ｔ０において、ターンオン動作の指令として、制御入力端子７に入力される制御信号がロウからハイに変化すると、電圧制限回路１と第１の変化電圧生成回路２と第２の変化電圧生成回路３とが動作を開始する。時刻ｔ０近傍の第１領域ＲＧ１でのゲート電圧Ｖｇの電圧変化は、電圧制限回路１によって制御される。

　具体的に、電圧制限回路１の出力電圧Ｖ１は、制限電圧ＶＬまで第１の傾斜ＳＬ１で急激に上昇する。ここで、電圧制限回路１の制限電圧ＶＬは、電力用半導体素子８のしきい値電圧Ｖｔｈ程度に設定されている。この結果、ゲート電圧Ｖｇが電力用半導体素子８のしきい値電圧Ｖｔｈに達することにより、電力用半導体素子８にコレクタ電流Ｉｃが流れ始める。一方、比較例の駆動回路の場合には、ゲート電圧Ｖｇが上昇し始めるが、しきい値電圧Ｖｔｈに到達するまでに時間がかかるので、コレクタ電流Ｉｃはすぐには上昇しない。このように、実施の形態１の駆動回路１０００によれば、比較例の駆動回路と比較して、第１領域ＲＧ１でのゲート電圧Ｖｇを第１の傾斜ＳＬ１でしきい値電圧程度まで急峻に上昇させることにより、デッドタイムを短縮し、損失を小さくできる。

　時刻ｔ０において、さらに、第１の変化電圧生成回路２の出力電圧Ｖ１は、電圧制限回路１の制限電圧ＶＬを基準にして第１の時間的変化率ｄＶ１／ｄｔで上昇し始める。また、第２の変化電圧生成回路３の出力電圧Ｖ２は、駆動回路１０００の基準電位Ｖｒｅｆを基準に、第２の時間的変化率ｄＶ２／ｄｔで上昇し始める。ここで、実施の形態１の駆動回路１０００では、第１の変化電圧生成回路２で生成する第１の変化電圧Ｖ１の変化率ｄＶ１／ｄｔよりも、第２の変化電圧生成回路３で生成する第２の変化電圧Ｖ２の変化率ｄＶ２／ｄｔの方が大きい。

　時刻ｔ０近傍において、第２の変化電圧生成回路３から出力される第２の変化電圧Ｖ２よりも電圧制限回路１および第１の変化電圧生成回路２の出力される制限電圧ＶＬと第１の変化電圧Ｖ１との和のほうが大きいため、加算回路５の出力電圧Ｖ３は、制限電圧ＶＬと第１の変化電圧Ｖ１との和に等しくなる。比較回路４の判定結果は、比較電圧源４２の出力電圧（すなわち、比較電圧ＶＣ）よりも第２の変化電圧生成回路３の出力電圧Ｖ２の方が小さいため、ロウ（Ｌ）レベルである。

　以下、時刻ｔ０近傍における電力用半導体素子８のゲート電圧Ｖｇ、コレクタ電流Ｉｃ、コレクタ・エミッタ間電圧Ｖｃｅの変化を、本実施形態の場合と比較例の場合とで対比して説明する。本実施形態の場合のゲート電圧Ｖｇは、ターンオン動作の指令である制御信号がロウからハイに変化すると、電圧制限回路１の動作によって、第１領域ＲＧ１における第１の傾斜ＳＬ１で急峻に増加してしきい値電圧Ｖｔｈに達する。一方、比較例の駆動回路の場合、ターンオン動作の指令である制御信号がロウからハイに変化すると、緩やかに上昇し始めるが、すぐにはしきい値電圧Ｖｔｈに達しない。

　本実施形態の場合のコレクタ電流Ｉｃは、電圧制限回路１で設定された制限電圧ＶＬに基づいてゲート電圧Ｖｇがしきい値電圧Ｖｔｈに達するために、すぐに流れ始める。比較例の場合のコレクタ電流Ｉｃは、ゲート電圧Ｖｇがしきい値電圧Ｖｔｈに達していないために０のまま変化しない。

　電力用半導体素子８のコレクタ・エミッタ間電圧Ｖｃｅは、コレクタ電流Ｉｃが流れ始めるため、その変化率ｄＩｃ／ｄｔに影響されて低下し始める。比較例の場合のコレクタ・エミッタ間電圧Ｖｃｅは、コレクタ電流Ｉｃが流れていないために変化しない。

　次に、図１３の時刻ｔ０からｔ１までの駆動回路１０００の動作について説明する。電圧制限回路１は、制限電圧ＶＬを出力し、第１の変化電圧生成回路２は第１の変化率ｄＶ１／ｄｔで増加する第１の変化電圧Ｖ１を出力する。したがって、これらの電圧が加算された合成電圧（ＶＬ＋Ｖ１）は、制限電圧ＶＬを基準として、第１の変化率ｄＶ１／ｄｔで上昇する。第２の変化電圧生成回路３の出力電圧Ｖ２は、駆動回路１０００の基準電位Ｖｒｅｆを基準にして第２の変化率ｄＶ２／ｄｔで上昇する。

　加算回路５の出力電圧Ｖ３は、上記の第２の変化電圧Ｖ２よりも合成電圧（ＶＬ＋Ｖ１）のほうが大きいため、制限電圧ＶＬを基準として第１の変化率ｄＶ１／ｄｔで増加する。比較回路４の判定結果は、比較電圧ＶＣよりも第２の変化電圧生成回路３の出力電圧Ｖ２の方が小さいため、ロウのままである。

　本実施形態の場合のゲート電圧Ｖｇは、時刻ｔ０の近傍の第１領域ＲＧ１においてしきい値電圧Ｖｔｈまで第１の傾斜ＳＬ１で急激に上昇する。その後、ゲート電圧Ｖｇは、第２領域ＲＧ２において、第１の変化電圧生成回路２の出力電圧の変化率ｄＶ１／ｄｔに基づいて第２の傾斜ＳＬ２で比較的緩やかな変化率で上昇する。比較例の駆動回路の場合のゲート電圧Ｖｇは、時刻ｔ１で電力用半導体素子８のしきい値電圧Ｖｔｈに達する。

　本実施形態の場合において、電力用半導体素子８のコレクタ電流Ｉｃは、第２領域ＲＧ２において第２の傾斜ＳＬ２で変化するゲート電圧Ｖｇに基づいた電流変化率で上昇する。比較例の駆動回路の場合のコレクタ電流Ｉｃは、時刻ｔ１でゲート電圧Ｖｇがしきい値電圧Ｖｔｈに達するために流れ始める。

　本実施形態の場合のコレクタ・エミッタ間電圧Ｖｃｅは、コレクタ電流Ｉｃの変化率に影響されて低下する。比較例の駆動回路の場合のコレクタ・エミッタ間電圧Ｖｃｅは、コレクタ電流Ｉｃが流れていない間は変化せず、時刻ｔ１でコレクタ電流Ｉｃが流れ始めた後に低下し始める。

　次に、図１３の時刻ｔ１からｔ２までの駆動回路１０００の動作について説明する。電圧制限回路１および第１の変化電圧生成回路２の出力電圧Ｖ１と、第２の変化電圧生成回路３の出力電圧Ｖ２と、加算回路５の出力電圧Ｖ３と、比較回路４の出力は、時刻ｔ０からｔ１までの場合と同様であるので説明を繰り返さない。

　本実施形態の場合のゲート電圧Ｖｇは、時刻ｔ０から時刻ｔ１までの場合と同様に、第２領域ＲＧ２において、第１の変化電圧生成回路２の出力電圧の電圧変化率ｄＶ１／ｄｔに基づき、第２の傾斜で比較的緩やかに上昇し、時刻ｔ２でミラー電圧に達する。比較例の駆動回路の場合のゲート電圧Ｖｇは、時刻ｔ１でしきい値電圧に達する。したがって、比較例の駆動回路の場合、時刻ｔ１からコレクタ電流Ｉｃが流れ始める。

　ここで、比較例の場合のゲート電圧Ｖｇの変化率は、本実施形態の場合の第２領域ＲＧ２における第２の傾斜ＳＬ２に対応するゲート電圧Ｖｇの変化率よりも大きい。このため、比較例の場合のコレクタ電流Ｉｃの変化率ｄＩｃ／ｄｔは、本実施形態の場合のコレクタ電流Ｉｃの変化率ｄＩｃ／ｄｔよりも大きい。結果として、本実施の形態の場合は、比較例の駆動回路の場合に比べて第２領域ＲＧ２での電力用半導体素子８のスイッチング損失が大きくなる。しかしながら、図１３の場合は、コレクタ電流Ｉｃが比較的小さい場合であるので、この損失の影響は小さい。

　電力用半導体素子８のコレクタ・エミッタ間電圧Ｖｃｅの変化は、コレクタ電流Ｉｃの変化率ｄＩｃ／ｄｔの影響を受ける。したがって、比較例の駆動回路の場合の変化率ｄＩｃ／ｄｔのほうが本実施形態の場合よりも大きいので、比較例の駆動回路の場合のコレクタ・エミッタ間電圧Ｖｃｅの変化率も、本実施形態の場合よりも大きい。

　次に、図１３の時刻ｔ２からｔ３までの駆動回路１０００の動作について説明する。電圧制限回路１および第１の変化電圧生成回路２の出力電圧Ｖ１と、第２の変化電圧生成回路３の出力電圧Ｖ２とは、時刻ｔ０からｔ２までの場合と同様であるので説明を繰り返さない。

　時刻ｔ３に達するまでは時刻ｔ０から時刻ｔ２の場合と同様に、第２の変化電圧生成回路３の出力される第２の変化電圧Ｖ２よりも、電圧制限回路から出力される制限電圧ＶＬと第１の変化電圧生成回路２から出力される第１の変化電圧Ｖ１との和（ＶＬ＋Ｖ１）のほうが大きい。このため、加算回路５の出力電圧Ｖ３は、制限電圧ＶＬと第１の変化電圧Ｖ１との和に等しい。時刻ｔ３以降では、制限電圧Ｖと第１の変化電圧Ｖ１との和（ＶＬ＋Ｖ１）よりも第２の変化電圧Ｖ２の方が大きくなるため、加算回路５の出力電圧Ｖ３は、制限電圧ＶＬと第１の変化電圧Ｖ１と第２の変化電圧Ｖ２とに基づく値になり、その変化率はｄＶ１／ｄｔより大きい。また、加算回路５の出力電流は、電圧制限回路１の出力電流と第１の変化電圧生成回路２の出力電流と第２の変化電圧生成回路３の出力電流との和に等しい。ここで、第２領域ＲＧ２は、第１領域ＲＧ１において第１の傾斜ＳＬ１でゲート電圧Ｖｇが急激に変化した後から、時刻ｔ３までの期間（前述の第１の期間）である。

　図１３の場合、電力用半導体素子８のコレクタ電流Ｉｃが小さい第２領域ＲＧ２において、ゲート電圧Ｖｇがミラー期間に達する。第２領域ＲＧ２は、リカバリ電流が流れてから回復する時間（図１３では時刻ｔ３まで）を含む。この第２領域ＲＧ２では、駆動回路１０００は、第１の変化電圧生成回路２で生成された比較的緩やかな電圧変化率ｄＶ１／ｄｔを有する第１の変化電圧Ｖ１に基づいてゲート電圧Ｖｇを制御する点に特徴がある。

　本実施の形態の場合の第２領域ＲＧ２でのゲート電圧Ｖｇは、第１の変化電圧生成回路２で設定した電圧変化率ｄＶ１／ｄｔに基づいて第２の傾斜ＳＬ２で変化するので、比較例の駆動回路の場合よりもゲート電圧Ｖｇの変化率が小さく、リカバリ時のコレクタ電流Ｉｃの変化率ｄＩｃ／ｄｔも小さくなる。この結果、リカバリ電流によるコレクタ・エミッタ間電圧Ｖｃｅの変化率ｄＶｃｅ／ｄｔも小さくなるため、ＥＭＩを低減できる。

　なお、上記の説明では、本実施形態の場合の第２領域ＲＧ２におけるコレクタ電流Ｉｃの変化率ｄＩｃ／ｄｔを比較例の駆動回路の場合よりも小さいと仮定としている。しかしながら、第１の変化電圧生成回路２から出力される第１の変化電圧Ｖ１の変化率ｄＶ１／ｄｔの設定次第では、比較例の駆動回路の場合よりも本実施形態の場合のコレクタ電流Ｉｃの変化率ｄＩｃ／ｄｔを大きくなる。その場合には比較例の場合よりも本実施形態の場合のほうがリカバリ電流によるＥＭＩが大きくなるが、その一方で第２領域ＲＧ２でのスイッチング損失をより低減できるというメリットがある。

　次に、図１３の時刻ｔ３からｔ４までの駆動回路１０００の動作について説明する。時刻ｔ３以降において、電圧制限回路１から出力される制限電圧ＶＬと第１の変化電圧生成回路２から出力される第１の変化電圧Ｖ１との和よりも、第２の変化電圧生成回路３から出力される第２の変化電圧Ｖ２の方が大きくなる。このため、加算回路５の出力電圧Ｖ３は、時刻ｔ３以降において制限電圧ＶＬおよび第１の変化電圧Ｖ１だけでなく第２の変化電圧Ｖ２にも基づいて変化する。

　第３領域ＲＧ３は、主として第２の変化電圧生成回路３の出力電圧Ｖ２に基づいてゲート電圧Ｖｇを制御する期間である。しかし、ゲート電圧Ｖｇは第２領域ＲＧ２の時刻ｔ２でミラー期間に達しているため、第３領域ＲＧ３におけるゲート電圧Ｖｇは一定である。比較例の駆動回路の場合も同様に、ゲート電圧Ｖｇは時刻ｔ２でミラー電圧に達しているため、第３領域ＲＧ３において一定である。

　電力用半導体素子８のコレクタ電流Ｉｃは、時刻ｔ３でリカバリ電流が回復しているため、時刻ｔ３以降は一定である。比較例の駆動回路の場合もコレクタ電流Ｉｃは同様に時刻３以降において一定である。電力用半導体素子８のコレクタ・エミッタ間Ｖｃｅは、バッファ回路６の駆動能力に応じた電圧変化率ｄＶｃｅ／ｄｔで低下する。比較例の駆動回路の場合も、コレクタ・エミッタ間電圧Ｖｃｅは、駆動回路の駆動能力に応じた電圧変化率で低下する。

　次に、図１３の時刻ｔ４から時刻ｔ５までの駆動回路１０００の動作について説明する。時刻ｔ４において、比較回路４へ入力される第２の変化電圧生成回路３の出力電圧Ｖ２が、比較回路４の比較電圧ＶＣに到達する。この結果、比較回路４の判定結果がロウからハイに変化する。比較回路４の判定結果がハイになると電力用半導体素子８のゲート端子に電流が注入されるため、ゲート電圧Ｖｇは、第４の傾斜ＳＬ４で急激に上昇する。なお、時刻ｔ０から時刻ｔ４までが前述の第２の期間に対応する。

　第４領域ＲＧ４は、比較回路４の出力電圧の変化に基づいて第４の傾斜ＳＬ４でゲート電圧Ｖｇが増加する時間領域である。すなわち、ゲート電圧Ｖｇのミラー期間の終了（時刻ｔ４）から、ゲート電圧Ｖｇが駆動回路１０００の電源電圧に達する（時刻ｔ５）までの期間である。一方、比較例の駆動回路のゲート電圧Ｖｇは、時刻ｔ５以降も時刻ｔ６までミラー期間中であり、ミラー期間中はスイッチングによる損失が発生する。

　このように、本実施形態の駆動回路１０００によれば、比較回路４を用いて第４領域ＲＧ４でのゲート電圧Ｖｇを制御し、ゲート電圧Ｖｇを第４の傾斜ＳＬ４で急激に増加させる。これにより、コレクタ・エミッタ間電圧Ｖｃｅの時間的変化率ｄＶｃｅ／ｄｔを大きくできるので、比較例の駆動回路の場合と比べて、第４領域ＲＧ４でのスイッチング損失を低減できる。また、実施の形態１の駆動回路１０００では、第４領域ＲＧ４における第４の傾斜ＳＬ４のほうが第２領域ＲＧ２における第２の傾斜ＳＬ２よりも大きい点に特徴がある。

　次に、図１３の時刻ｔ５以降の駆動回路１０００の動作について説明する。本実施形態の駆動回路１０００の場合、時刻ｔ５でコレクタ電流Ｉｃおよびコレクタ・エミッタ間電圧Ｖｃｅの変化は終了しているため、以降はターンオフ指令が入力されるまでこれらの状態は変わらない。

　一方、比較例の駆動回路の場合、ゲート電圧Ｖｇは、時刻ｔ２でミラー電圧に達した後、ミラー期間の長さは駆動回路の出力電流の大きさに依存する。図１３の場合には、時刻ｔ６までミラー期間が継続する。時刻ｔ３までの間にコレクタ・エミッタ間電圧Ｖｃｅがある一定値まで下がると、その後、コレクタ・エミッタ間電圧Ｖｃｅはミラー期間が終了する時刻ｔ６まで緩やかに低下し続ける。そのため、時刻ｔ３からｔ６までの期間は、スイッチング損失の増加の原因になる。

　以上のように、実施の形態１の駆動回路１０００によれば、電力用半導体素子８のターンオン時のゲート電圧Ｖｇは、第１領域ＲＧ１から第４領域第４領域ＲＧ４までの４つの時間領域に分けて制御される。具体的に第１領域ＲＧ１では、ゲート電圧Ｖｇは電圧制限回路１によって制御されることにより、第１の傾斜ＳＬ１で急激にしきい値電圧程度まで上昇する。これより、デッドタイムを短縮し、損失を小さくできる。

　次の第２領域ＲＧ２では、ゲート電圧Ｖｇは第１の変化電圧生成回路２によって制御される。電力用半導体素子８に流れるコレクタ電流Ｉｃが小さい場合、この第２領域ＲＧ２において、ゲート電圧Ｖｇがミラー電圧に達する。第１の変化電圧生成回路２によって生成される電圧の変化率は、第２の変化電圧生成回路３によって生成される電圧の変化率よりも小さいので、リカバリ電流によるコレクタ・エミッタ間電圧Ｖｃｅの変化率ｄＶｃｅ／ｄｔを小さくでき、結果としてＥＭＩを低減できる。

　その次の第３領域ＲＧ３では、ゲート電圧Ｖｇは主として第２の変化電圧生成回路３によって制御される。電力用半導体素子８に流れるコレクタ電流Ｉｃが小さい場合、第２領域ＲＧ２においてゲート電圧Ｖｇはミラー電圧に達しているので、第３領域ＲＧ３におけるゲート電圧Ｖｇは一定である。

　その次の第４領域ＲＧ４では、ゲート電圧Ｖｇは比較回路４の出力電圧で制御される。この第４領域ＲＧ４でのゲート電圧Ｖｇの変化率（第４の傾斜ＳＬ４に対応する）を、第１の変化電圧生成回路２で制御される第２領域ＲＧ２におけるゲート電圧Ｖｇの電圧変化率（第２の傾斜ＳＬ２に対応する）よりも大きくする。この結果、コレクタ・エミッタ間電圧Ｖｃｅの変化率ｄＶｃｅ／ｄｔを大きくできるので、スイッチング損失を低減できる。

　図１４は、実施の形態１による電力用半導体素子の駆動回路１０００の第２の動作例を説明するためのタイミング図である。図１４では、電力用半導体素子８のターンオン動作時においてコレクタ電流が比較的大きい場合のタイミング図が示されている。図１４に示す各波形は、図１３に示す各波形にそれぞれ対応している。図１３の場合と同様に、ゲート電圧Ｖｇ、コレクタ電流Ｉｃ、およびコレクタ・エミッタ間電圧Ｖｃｅの波形では、本実施形態の場合を実線で示し、比較例の場合を破線で示す。比較例は、電力用半導体素子８のゲート電圧Ｖｇを複数の時間領域に別けて制御しない定電圧駆動型または定電流駆動型の駆動回路の場合を示している。

　図１４の時刻ｔ０から時刻ｔ１までの駆動回路１０００の制御動作およびゲート電圧Ｖｇの変化は、図１３の場合と同様であるので説明を繰り返さない。

　次に、図１４の時刻ｔ１からｔ２までの駆動回路１０００の動作について説明する。電圧制限回路１から出力される制限電圧ＶＬと、第１の変化電圧生成回路２から出力される第１の変化電圧Ｖ１と、第２の変化電圧生成回路３から出力される第２の変化電圧Ｖ２と、加算回路５の出力電圧Ｖ３と、比較回路４の出力は、時刻ｔ０からｔ１までの場合と同様である。

　本実施形態の場合のゲート電圧Ｖｇは、時刻ｔ０から時刻ｔ１までの場合と同様に、第２領域ＲＧ２において、電圧制限回路１および第１の変化電圧生成回路２の出力電圧Ｖ１の電圧変化率ｄＶ１／ｄｔに基づき、比較的緩やかな第２の傾斜ＳＬ２で増加する。図１３のようにコレクタ電流Ｉｃが比較的小さい場合には、ミラー電圧も比較的小さいため、ゲート電圧Ｖｇは時刻ｔ２でミラー電圧Ｖｍに達した。一方、図１４のようにコレクタ電流Ｉｃが比較的大きい場合には、ミラー電圧Ｖｍも比較的大きいため、ゲート電圧Ｖｇは時刻ｔ２ではミラー電圧Ｖｍに達しない。時刻ｔ１から時刻ｔ２までのコレクタ電流Ｉｃおよびコレクタ・エミッタ間電圧Ｖｃｅの変化は、図１３の場合と同様であるので、説明を繰り返さない。

　次に、図１４の時刻ｔ２からｔ３までの駆動回路１０００の動作について説明する。時刻ｔ２以降において、ゲート電圧Ｖｇがミラー電圧Ｖｍに達する前に、電圧制限回路１および第１の変化電圧生成回路２から出力される制限電圧ＶＬと第１の変化電圧Ｖ１との和よりも、第２の変化電圧生成回路３から出力される第２の変化電圧Ｖ２のほうが大きくなる。この結果、加算回路５の出力電圧Ｖ３は、電圧制限回路１および第１の変化電圧生成回路２で生成された合成電圧ＶＬ＋Ｖ１から、合成電圧ＶＬ＋Ｖ１と第２の変化電圧生成回路３で生成された第２の変化電圧Ｖ２とに基づく電圧に変化する。したがって、加算回路５の出力電圧Ｖ３の変化率も、ｄＶ１／ｄｔから、より大きな値に変化する。

　第３領域ＲＧ３は、上記のように電圧変化率がｄＶ１／ｄｔから第３の傾斜ＳＬ３に対応するより大きな変化率に切り替わった後の期間である。図１３のようにコレクタ電流Ｉｃが小さい場合には、第３領域ＲＧ３の前にゲート電圧Ｖｇがミラー電圧Ｖｍに達しているために、第３領域ＲＧ３においてゲート電圧Ｖｇは変化しない。これに対して、図１４のようにコレクタ電流Ｉｃが大きい場合には、ゲート電圧Ｖｇはミラー電圧Ｖｍに達していないので、第３の傾斜ＳＬ３に対応する電圧変化率でゲート電圧Ｖｇが制御される。

　電力用半導体素子８のコレクタ電流Ｉｃの変化率ｄＩｃ／ｄｔは、時刻ｔ０からｔ２までは、第１の変化電圧生成回路２で生成される第１の変化電圧Ｖ１の変化率ｄＶ１／ｄｔに基づいて変化する。これ対して、時刻ｔ２からｔ３までは、主として第２の変化電圧生成回路３で生成される第２の変化電圧Ｖ２の変化率ｄＶ２／ｄｔに基づいて制御される。電圧変化率ｄＶ１／ｄｔよりも電圧変化率ｄＶ２／ｄｔの方が大きいため、コレクタ電流Ｉｃの変化率ｄＩｃ／ｄｔも時刻ｔ２以降のほうが時刻ｔ２以前よりも大きくなる。これに対して、比較例の駆動回路の場合には、ゲート電圧Ｖｇがしきい値電圧Ｖｔｈに達した時刻ｔ１から、時刻ｔ３までの間、コレクタ電流Ｉｃの変化率ｄＩｃ／ｄｔは一定である。

　このように本実施形態の駆動回路１０００において、コレクタ電流Ｉｃが比較的大きい場合には、ゲート電圧Ｖｇがミラー電圧Ｖｍに達する時刻ｔ３までの間、コレクタ電流Ｉｃの変化率ｄＩｃ／ｄｔを２段階で変化させる。したがって、コレクタ電流Ｉｃの変化率ｄＩｃ／ｄｔが比較例の駆動回路の場合よりも小さい第２領域ＲＧ２では、電力用半導体素子８のスイッチング損失は、比較例の駆動回路の場合よりも大きくなる。一方、第３領域ＲＧ３において、コレクタ電流Ｉｃの変化率ｄＩｃ／ｄｔを比較例の駆動回路と同等にした場合には、電力用半導体素子８のスイッチング損失を比較例の駆動回路と同等にできる。

　次に、図１４の時刻ｔ３から時刻ｔ４までの駆動回路１０００の動作について説明する。図１４の場合には、主として第２の変化電圧生成回路３によってゲート電圧Ｖｇを制御する第３領域ＲＧ３内の時刻ｔ３において、ゲート電圧Ｖｇがミラー電圧Ｖｍに達する。比較例の駆動回路の場合も同様に、時刻ｔ３でゲート電圧Ｖｇがミラー電圧Ｖｍに達する。ゲート電圧Ｖｇがミラー電圧Ｖｍに達すると、リカバリ電流が流れるためコレクタ電流Ｉｃが変化する。ここで、図１４に示す例では、本実施形態の駆動回路１０００におけるゲート電圧Ｖｇの変化率と比較例の駆動回路におけるゲート電圧Ｖｇの変化率とを同じにしているために、コレクタ電流Ｉｃの変化率ｄＩｃ／ｄｔも本実施の形態の場合と比較例の場合とで同じである。なお、第３領域ＲＧ３のゲート電圧Ｖｇの変化率は、本実施の形態の場合と比較例の場合とで同じにする必要はない。

　次に、図１４の時刻ｔ４から時刻ｔ５までの駆動回路１０００の動作について説明する。時刻ｔ４において、比較回路４へ入力される第２の変化電圧生成回路３の出力電圧Ｖ２が、比較回路４の比較電圧ＶＣに到達する。この結果、比較回路４の判定結果がロウからハイに変化する。比較回路４の判定結果がハイになると電力用半導体素子８のゲート端子に電流が注入されるため、ゲート電圧Ｖｇは、第４の傾斜ＳＬ４で急激に上昇する。

　第４領域ＲＧ４は、比較回路４の出力電圧の変化に基づいて第４の傾斜ＳＬ４でゲート電圧Ｖｇが変化する領域である。すなわち、ゲート電圧Ｖｇのミラー期間の終了（時刻ｔ４）から、ゲート電圧Ｖｇが駆動回路１０００の電源電圧に達する（時刻ｔ５）までの期間である。一方、比較例の駆動回路のゲート電圧Ｖｇは、時刻ｔ５以降も時刻ｔ６までミラー期間中であり、ミラー期間中はスイッチングによる損失が発生する。このような駆動回路の動作は図１３のようにコレクタ電流Ｉｃが比較的小さい場合と同じである。

　このように、本実施形態の駆動回路１０００によれば、比較回路４を用いて第４領域ＲＧ４でのゲート電圧Ｖｇを制御し、ゲート電圧Ｖｇを第４の傾斜ＳＬ４で急激に増加させる。これにより、コレクタ・エミッタ間電圧Ｖｃｅの変化率ｄＶｃｅ／ｄｔを大きくできるので、比較例の駆動回路の場合と比べて、第４領域ＲＧ４でのスイッチング損失を低減できる。また、実施の形態１の駆動回路１０００では、第４領域ＲＧ４におけるゲート電圧Ｖｇの変化率（すなわち、第４の傾斜ＳＬ４）を第２領域ＲＧ２におけるゲート電圧Ｖｇの変化率（すなわち、第２の傾斜ＳＬ２）よりも大きくする点に特徴がある。

　次に、図１４の時刻ｔ５以降の駆動回路１０００の動作について説明する。本実施形態の駆動回路１０００の場合、時刻ｔ５でコレクタ電流Ｉｃおよびコレクタ・エミッタ間電圧Ｖｃｅの変化は終了しているため、以降はターンオフ指令が入力されるまでこれらの状態は変わらない。

　一方、比較例の駆動回路の場合、ゲート電圧Ｖｇは、時刻ｔ２でミラー電圧に達した後、ミラー期間の長さは駆動回路１０００の出力電流の大きさに依存する。図１３の場合には、時刻ｔ６までミラー期間が継続する。時刻ｔ３までの間にコレクタ・エミッタ間電圧Ｖｃｅがある一定値まで下がると、その後、コレクタ・エミッタ間電圧Ｖｃｅはミラー期間が終了する時刻ｔ６まで緩やかに低下し続ける。そのため、時刻ｔ３からｔ６までの期間は、比較例の駆動回路によって制御された電力用半導体素子８についてのスイッチング損失は、本実施の形態の場合よりも大きくなる。

　図１５は、実施の形態１の駆動回路１０００による電力用半導体素子８のターンオン時の制御手順を示すフローチャートである。以下、図１５を参照してこれまでの説明を総括する。

　図１５のステップＳＴ１１０において、駆動回路１０００は、電力用半導体素子８のターンオン指令に応答して第１の時間領域ＲＧ１において、電力用半導体素子８のしきい値電圧Ｖｔｈに対応する制限電圧ＶＬまで第１の傾斜ＳＬ１で電力用半導体素子８のゲート電圧Ｖｇを増加させる。

　次のステップＳＴ１２０において、駆動回路１０００は、第１の時間領域ＲＧ１に続く第２の時間領域ＲＧ２において、第１の傾斜ＳＬ１よりも緩やかな第２の傾斜ＳＬ２でゲート電圧Ｖｇを制限電圧ＶＬから増加させる。

　その次のステップＳＴ１３０において、ターンオン指令を受けてから第１の期間が経過した時点（図１３の時刻ｔ２、図１４の時刻ｔ３）でゲート電圧Ｖｇがミラー電圧Ｖｍに到達していない場合に、駆動回路１０００は、第２の時間領域ＲＧ２に続く第３の時間領域ＲＧ３において、第１の傾斜ＳＬ１よりも緩やかであるが、第２の傾斜ＳＬ２よりも急な第３の傾斜ＳＬ３でゲート電圧Ｖｇをミラー電圧Ｖｍまで増加させる。実施の形態１の場合には、駆動回路１０００は、ゲート電圧Ｖｇがミラー電圧Ｖｍに到達しているか否かに拘わらず、ターンオン指令を受けてから上記の第１の期間が経過すると電力用半導体素子８のゲート端子に供給する電圧の増加率を大きくする。しかしながら、第１の期間が経過するまでにミラー期間に入っていると、電圧増加率の増大の影響はゲート電圧の変化として現れない。

　その次のステップＳＴ１４０において、駆動回路１０００は、第４の時間領域ＲＧ４において、第３の傾斜ＳＬ３よりも急な第４の傾斜ＳＬ４でゲート電圧をミラー電圧から増加させる。最終的にゲート電圧Ｖｇは、駆動回路１０００に供給される電源電圧まで増加する。

　［実施の形態１の効果］
　以上のように、実施の形態１の駆動回路１０００によれば、電力用半導体素子８のターンオン時のゲート電圧Ｖｇは、第１領域ＲＧ１から第４領域ＲＧ４までの４つの時間領域に分けて制御される。具体的に第１領域ＲＧ１では、ゲート電圧Ｖｇは電圧制限回路１によって制御されることにより、第１の傾斜ＳＬ１でしきい値電圧程度まで急激に上昇する。これより、デッドタイムを短縮し、損失を小さくできる。

　その次の第３領域ＲＧ３では、電力用半導体素子８に流れるコレクタ電流Ｉｃが比較的大きい場合、この第３領域ＲＧ３においてゲート電圧Ｖｇがミラー電圧に達する。この場合、ゲート電圧Ｖｇがミラー電圧に達するよりも前に、主として第２の変化電圧生成回路３を用いて第３の傾斜ＳＬ３でゲート電圧Ｖｇを増加させる。この第３の傾斜ＳＬ３は、第２領域ＲＧ２におけるゲート電圧Ｖｇの変化率である第２の傾斜ＳＬ２よりも大きいので、コレクタ電流Ｉｃの変化率ｄＩｃ／ｄｔを大きくすることができ、結果として損失の増加を抑制できる。

　その次の第４領域ＲＧ４では、ゲート電圧Ｖｇは比較回路４の出力電圧で制御される。このときのゲート電圧Ｖｇの変化率を、第２の変化電圧生成回路３で制御される第２領域ＲＧ２における電圧変化率よりも大きくする。この結果、コレクタ・エミッタ間電圧Ｖｃｅの変化率ｄＶｃｅ／ｄｔを大きくできるので、スイッチング損失を低減できる。

　［駆動回路の実装態様］
　以下、これまでの説明した駆動回路１０００の実装態様についていくつかの例を挙げて説明する。

　図１６は、実施の形態１の駆動回路１０００の実装態様の一例を示す図である。図１６に示すように、実施の形態１の駆動回路１０００と、電力用半導体素子８で構成するパワーモジュール１００００とを組み合わせることができる。このように、実施の形態１の駆動回路１０００は、電力用半導体素子８で構成するパワーモジュール１００００と別に構成されてもよい。

　図１７は、図１６の実装態様の変形例を示す図である。図１７に示すように、電力用半導体素子８で構成するパワーモジュール１００００ａの内部に、実施の形態１の駆動回路１０００を含んでいてもよい。すなわち、パワーモジュール１００００ａは、実施の形態１の駆動回路１０００と電力用半導体素子８とを備える。

　図１８は、実施の形態１の駆動回路１０００の実装態様の他の例を示す図である。図１８には、より具体的な三相交流用のパワーモジュール１００００ｂと組み合わせた駆動回路１０００の実装例が示される。すなわち、６個の駆動回路１０００ｕｎ、１０００ｖｎ、１０００ｗｎ、１０００ｕｐ、１０００ｖｐ、１０００ｗｐは、６個の電力用半導体素子で構成されるパワーモジュール１００００ｂを駆動するように実装される。なお、１個のパワーモジュールに含まれる電力用半導体素子の数は、特に限定されない。すなわち、パワーモジュールとして、１ｉｎ１、２ｉｎ１、６ｉｎ１、多並列等の構成を用いることができる。

　図１８には、６ｉｎ１構成のパワーモジュール１００００ｂが示されている。パワーモジュール１００００ｂは、電力用半導体素子８ｕｐ，８ｖｐ，８ｗｐ，８ｕｎ，８ｖｎ，８ｗｎを含む。各電力用半導体素子８は、ＩＧＢＴ８１（８１ｕｐ，８１ｖｐ，８１ｗｐ，８１ｕｎ，８１ｖｎ，８１ｗｎ）とこれに逆並列に接続されたダイオード８２（８２ｕｐ，８２ｖｐ，８２ｗｐ，８２ｕｎ，８２ｖｎ，８２ｗｎ）とを含む。

　具体的に、Ｕ相用の電力用半導体素子８ｕｐ，８ｕｎは、Ｐ端子とＱ端子との間に直列に接続される。電力用半導体素子８ｕｐ，８ｕｎの接続ノードは、Ｕ端子に接続される。電力用半導体素子８ｕｐ，８ｕｎのゲートは、駆動回路１０００ｕｐ，１０００ｕｎにそれぞれ接続される。駆動回路１０００ｕｐ，１０００ｕｎには、制御入力端子ＵＰ，ＵＮがそれぞれ設けられている。Ｖ相およびＷ相の場合も同様であり、上記の説明においてｕ（またはＵ）をｖ，ｗ(またはＶ，Ｗ）に読み替えればよい。

　図１９は、図１８の実装態様の変形例を示す図である。図１９に示すように、電力用半導体素子８ｕｐ，８ｖｐ，８ｗｐ，８ｕｎ，８ｖｎ，８ｗｎで構成されるパワーモジュール１００００ｃの内部に、６個の駆動回路１０００ｕｎ、１０００ｖｎ、１０００ｗｎ、１０００ｕｐ、１０００ｖｐ、１０００ｗｐを含んでいてもよい。すなわち、パワーモジュール１００００ｃは、実施の形態１の６個の駆動回路１０００ｕｎ、１０００ｖｎ、１０００ｗｎ、１０００ｕｐ、１０００ｖｐ、１０００ｗｐと、これらのそれぞれ対応する電力用半導体素子８ｕｐ，８ｖｐ，８ｗｐ，８ｕｎ，８ｖｎ，８ｗｎとを備える。

　なお、図１８の場合と同様に、１個のパワーモジュールに含まれる電力用半導体素子の数は、特に限定されない。すなわち、パワーモジュールとして、１ｉｎ１、２ｉｎ１、６ｉｎ１、多並列等の構成を用いることができる。そして、電力用半導体素子と同数の駆動回路が１個のパワーモジュールに含まれる。

　実施の形態２．
　実施の形態２の電力用半導体素子の駆動回路２０００は、ミラー電圧を検出するミラー電圧検出回路９をさらに含む点で実施の形態１の駆動回路１０００と異なる。以下、図面を参照して詳しく説明する。

　［駆動回路の構成］
　図２０は、実施の形態２による電力用半導体素子の駆動回路２０００の構成を示す図である。図２０の駆動回路２０００は、実施の形態１の駆動回路１０００と同様に、制御入力端子７に入力される制御信号に従って、電力用半導体素子８のスイッチングを制御するためのゲート電圧Ｖｇを生成する。より詳細には、駆動回路１０００は、電力用半導体素子８のターンオン動作時のゲート電圧Ｖｇの電圧変化を、順に第１領域ＲＧ１から第４領域ＲＧ４まで４つの時間領域で制御する。ただし、実施の形態２の場合には、第３領域ＲＧ３が設けられずに、第２領域ＲＧ２から第４領域ＲＧ４に直接移行する場合もある。

　図２０に示すように、駆動回路２０００は、実施の形態１の駆動回路１０００と同じ構成として、電圧制限回路１と、第１の変化電圧生成回路２と、第２の変化電圧生成回路３と、比較回路４と、加算回路５と、バッファ回路６とを備える。これらの回路の機能は、比較回路４を除いて実施の形態１の場合と同様である。簡単に記載すると、電圧制限回路１は、第１領域でのゲート電圧Ｖｇの電圧変化を制御する。第１の変化電圧生成回路２は、第２領域でのゲート電圧Ｖｇの電圧変化を制御する。第２の変化電圧生成回路３は、第３領域でのゲート電圧Ｖｇの電圧変化を制御する。比較回路４は、第４領域でのゲート電圧Ｖｇの電圧変化を制御する。加算回路５は、第２領域ＲＧ２において電圧制限回路１および第１の変化電圧生成回路２から出力された電流および電圧を出力する。加算回路５は、第３領域ＲＧ３において、電圧制限回路１および第１の変化電圧生成回路２の出力電流に、第２の変化電圧生成回路３の出力電流を加算する。バッファ回路６は、加算回路５の出力電圧を電力用半導体素子８のゲート端子に伝達することにより、電力用半導体素子８のゲート電圧を生成する。

　駆動回路２０００は、新たな構成としてミラー電圧検出回路９を備える。ミラー電圧検出回路９は、ゲート電圧Ｖｇがミラー電圧に達したタイミングを検出し、検出結果を比較回路４に出力する。比較回路４は、ミラー電圧検出回路９の検出結果と比較電圧源４２の出力電圧（すなわち、比較電圧ＶＣ）とを比較し、比較結果を出力する。具体的に、ミラー電圧検出回路９の出力がハイレベルに活性化された場合には、ミラー電圧検出回路９のハイレベルの出力信号は比較電圧ＶＣよりも大きい。したがって、比較回路４は、この場合にハイレベルの信号として駆動回路２０００の電源電圧を電力用半導体素子８のゲート端子に出力する。

　ミラー電圧検出回路９が設けられていない実施の形態１の駆動回路１０００の問題点は以下の点にある。すなわち、実施の形態１の駆動回路１０００では、比較回路４の比較電圧の設定値に応じて、第４領域に移行するタイミングが制御される。より詳細には、比較回路４は、比較電圧ＶＣ（すなわち、比較電圧源４２の電圧値）と第２の変化電圧生成回路３の出力電圧Ｖ２とを比較し、出力電圧Ｖ２が比較電圧ＶＣ以上になったときに第４領域に移行してゲート電圧Ｖｇの電圧変化率を変化させる。このように、第２の変化電圧生成回路３で生成される電圧Ｖ２の変化率に依存したタイミングで第４領域でのゲート電圧制御が開始されるため、電力用半導体素子のコレクタ電流Ｉｃの大きさが変わり、ミラー電圧の大きさとミラー期間の長さが変わっても、第４領域でゲート電圧制御を開始するタイミングは変わらない。そのため、実施の形態１の駆動回路１０００では、コレクタ電流Ｉｃが小さくなるにつれて、ゲート電圧がミラー電圧に達した後から第４領域でのゲート電圧の制御を開始するまでの時間が長くなる。この結果、第４領域でゲート電圧の変化率を制御し、コレクタ・エミッタ間電圧Ｖｃｅの変化率ｄＶｃｅ／ｄｔを大きくすることによるスイッチング損失の低減効果が小さくなってしまう。実施の形態２の駆動回路２０００では、上記の問題点が解消される。

　図２１は、ミラー電圧検出回路９の構成の一例を示す図である。図２１に示すように、ミラー電圧検出回路９は、微分回路９１と、二値化回路９２と、エッジ検出回路９３と、フリップフロップ回路９４と、反転回路９５とを備える。

　微分回路９１、二値化回路９２、およびエッジ検出回路９３は、この順で入力ノードＩＮ９Ａとフリップフロップ回路９４のＳ入力との間に接続される。入力ノードＩＮ９Ａは、電力用半導体素子８のゲート端子に接続される。反転回路９５は、入力ノードＩＮ９Ｂとフリップフロップ回路９４のＲ入力との間に接続される。入力ノードＩＮ９Ｂは、制御入力端子７に接続される。フリップフロップ回路９４のＱ出力は、出力ノードＯＵＴ９を介して比較回路４の入力ノードＩＮ４に接続される。

　ミラー電圧検出回路９は、電力用半導体素子８のゲート信号Ｖｇに生じるミラー電圧を微分回路９１と二値化回路９２とエッジ検出回路９３とによって検出し、フリップフロップ回路９４で検出した状態を保持する。また、ミラー電圧検出回路９の反転回路９５は、制御入力端子７から入力された制御信号を反転する。反転された制御信号はフリップフロップ回路９４のリセットに用いられる。したがって、ミラー電圧検出回路９は、制御信号がハイレベルのときミラー電圧を検出して検出結果を保持し、制御信号がロウレベルになるとき保持した検出結果をリセットする。

　図２２および図２３は、図２１の微分回路９１の構成の一例を示す図である。微分回路９１は、電力用半導体素子８のゲート電圧Ｖｇを微分し、微分された信号を二値化回路９２に出力する。

　図２２の構成例では、微分回路９１は、容量素子９１１と抵抗素子９１２とを含む。容量素子９１１は、入力ノードＩＮ９１と出力ノードＯＵＴ９１との間に接続される。抵抗素子９１２は、出力ノードＯＵＴ９１と基準電位Ｖｒｅｆが与えられる基準ノード９１３との間に接続される。入力ノードＩＮ９１は電力用半導体素子８のゲート端子に接続され、出力ノードＯＵＴ９１は二値化回路９２の入力に接続される。

　図２３の構成例では、微分回路９１は、抵抗素子９１４と容量素子９１５とオペアンプ９１６とを含む。抵抗素子９１４は、オペアンプ９１６の反転入力端子とオペアンプ９１６の出力端子との間に接続される。容量素子９１５は、オペアンプ９１６の反転入力端子と入力ノードＩＮ９１Ａとの間に接続される。オペアンプ９１６の非反転入力端子には、入力ノードＩＮ９１Ｂを介して駆動回路２０００の基準電位Ｖｒｅｆが入力される。オペアンプ９１６の出力端子は出力ノードＯＵＴ９１を介して二値化回路９２の入力に接続される。

　図２４は、二値化回路９２の構成の一例を示す図である。二値化回路９２は、微分回路９１の出力をハイレベルとロウレベルとの二値に変換し、変換後の二値化された信号をエッジ検出回路９３に出力する。図２４に示すように、エッジ検出回路９３は、反転型シュミットトリガ回路９２１（シュミットトリガインバータまたはヒステリシスインバータとも称する）によって構成される。

　図２５は、エッジ検出回路９３の構成の一例を示す図である。エッジ検出回路９３は、二値化回路９２の出力信号の立上りエッジまたは立下りエッジを検出し、検出結果を出力する。立上りエッジまたは立下りエッジの何れを検出するかは、二値化回路９２の極性またはフリップフロップ回路９４で検出する極性によって変えることができ、ゲート電圧Ｖｇがミラー電圧に達したことを検出するのに適したエッジが選択される。

　図２５に示すように、エッジ検出回路９３は、反転回路（インバータ）９３１と遅延回路９３２とＮＯＲ回路９３３とを含む。遅延回路９３２は一例として、抵抗素子９３２１と容量素子９３２２とを含む。エッジ検出回路９３の入力ノードＩＮ９３は、ＮＯＲ回路９３３の第１の入力端子に接続されるとともに、反転回路９３１および遅延回路９３２を順に介してＮＯＲ回路９３３の第２の入力端子に接続される。遅延回路９３２の抵抗素子９３２１は、反転回路９３１の出力端子とＮＯＲ回路９３３の第２の入力端子との間に接続される。遅延回路９３２の容量素子９３２２は、ＮＯＲ回路９３３の第２の入力端子と基準電位Ｖｒｅｆが与えられる基準ノード９３２３との間に接続される。エッジ検出回路９３の入力ノードＩＮ９３は、二値化回路９２の出力に接続される。ＮＯＲ回路９３３の出力端子は出力ノードＯＵＴ９３を介してフリップフロップ回路９４のＳ入力ノードに接続される。

　図２６は、フリップフロップ回路９４の構成の一例を示す図である。フリップフロップ回路９４は、二つのＮＯＲ回路９４１，９４２を含む。ＮＯＲ回路９４１の第１の入力端子は、セット端子Ｓとしてエッジ検出回路９３の出力ノードＯＵＴ９３に接続される。ＮＯＲ回路９４１の第２の入力端子は、ＮＯＲ回路９４２の出力端子に接続される。ＮＯＲ回路９４１の出力端子はＮＯＲ回路９４２の第１の入力端子に接続される。ＮＯＲ回路９４２の第２の入力端子は、リセット端子Ｒとして反転回路９５の出力に接続される。ＮＯＲ回路９４２の出力端子は、フリップフロップ回路９４の出力端子Ｑとして比較回路４の入力に接続される。

　フリップフロップ回路９４は、エッジ検出回路９３で検出された信号がセット端子Ｓに入力されることにより活性化状態になり、反転回路９５で反転された制御信号がリセット端子Ｒに入力されることにより非活性化状態になる。

　図２７は、反転回路９５の構成の一例である。反転回路９５は、ＮＯＴ回路９５１を含む。反転回路９５は、制御入力端子７から入力される制御信号の極性を反転させ、反転させた制御信号をフリップフロップ回路９４のリセット端子Ｒに出力する。これによって、フリップフロップ回路９４で保持された状態がリセットされる。

　［駆動回路の動作］
　図２８は、実施の形態２による電力用半導体の駆動回路２０００の動作例を説明するためのタイミング図である。図２８では、電力用半導体素子８のターンオン動作時においてコレクタ電流Ｉｃが比較的小さい場合のタイミング図が示されている。図２８の上から順に、制御入力端子７に入力される制御信号、電圧制限回路１から出力される制限電圧ＶＬと第１の変化電圧生成回路２から出力される第１の変化電圧Ｖ１との和（ＶＬ＋Ｖ１）、第２の変化電圧生成回路３から出力される第２の変化電圧Ｖ２、加算回路５の出力電圧Ｖ３、電力用半導体素子８のゲート電圧Ｖｇ、フリップフロップ回路９４のセット信号、ミラー電圧検出回路９の出力と比較回路４の判定結果の出力、電力用半導体素子８のコレクタ電流Ｉｃ、コレクタ・エミッタ間電圧Ｖｃｅの各波形が示されている。ゲート電圧Ｖｇ、コレクタ電流Ｉｃ、およびコレクタ・エミッタ間電圧Ｖｃｅの波形では、本実施形態の場合を実線で示し、比較例の場合を破線で示す。比較例は、電力用半導体素子８のゲート電圧Ｖｇを複数の時間領域に別けて制御しない定電圧駆動型または定電流駆動型の駆動回路の場合を示している。

　なお、実施の形態２による電力用半導体素子の駆動回路２０００は、実施の形態１の駆動回路１０００と同様に、コレクタ電流Ｉｃが比較的小さい場合と比較的大きい場合とで、電力用半導体素子８のコレクタ電流Ｉｃおよびコレクタ・エミッタ間電圧Ｖｃｅの制御方法が異なる点を特徴としている。以下の実施の形態２の駆動回路２０００の動作の説明では、コレクタ電流が比較的小さい場合において図１３に示す実施の形態１の駆動回路１０００の動作との違いについて説明する。

　以下、時系列順に説明する。まず、図２８の時刻ｔ０における駆動回路２０００の動作を説明する。

　時刻ｔ０において、実施の形態１の駆動回路１０００と同様に、ターンオン動作の指令として制御入力端子７の制御信号がロウからハイに変化すると、電圧制限回路１と第１の変化電圧生成回路２と第２の変化電圧生成回路３とが動作を開始する。時刻ｔ０近傍の第１領域ＲＧ１でのゲート電圧Ｖｇの電圧変化は、電圧制限回路１によって制御される。実施の形態１の場合と同様に、電圧制限回路１は、第１領域ＲＧ１において、ゲート電圧Ｖｇを第１の傾斜ＳＬ１でしきい値電圧Ｖｔｈ程度（制限電圧ＶＬに対応する）まで急激に増加させる。これによって、デッドタイムを短縮し、損失を小さくすることができる。

　図２８において、時刻ｔ０から時刻ｔ２までの駆動回路２０００の動作は、図１３に示す実施の形態１の駆動回路１０００の動作とほぼ同じである。すなわち、電圧制限回路１および第１の変化電圧生成回路２の出力合成電圧ＶＬ＋Ｖ１、第２の変化電圧生成回路３の出力電圧Ｖ２、加算回路５の出力電圧Ｖ３、コレクタ電流Ｉｃと、コレクタ・エミッタ間電圧Ｖｃｅの波形は、図１３に示す実施の形態１の駆動回路１０００の場合と同じである。

　フリップフロップ回路９４は、時刻ｔ２まではゲート電圧Ｖｇがミラー電圧Ｖｍに達していないため、非活性化状態である。したがって、ミラー電圧検出回路９の出力もロウ（Ｌ）レベルである。

　次に、図２８の時刻ｔ２からｔ５までの駆動回路２０００の動作について説明する。
　時刻ｔ２において、ゲート電圧Ｖｇがミラー電圧Ｖｍに達する。ゲート電圧Ｖｇがミラー電圧に達すると、ミラー電圧検出回路９が動作し、微分回路９１、二値化回路９２、およびエッジ検出回路９３でゲート電圧Ｖｇがミラー電圧に達したタイミングを検出する。微分回路９１、二値化回路９２、およびエッジ検出回路９３によるタイミング検出には遅延時間が生じるため、時刻ｔ２から一定時間後の時刻ｔ３においてフリップフロップ回路９４のセット信号が、ロウからハイに変化する。

　なお、微分回路９１、二値化回路９２、およびエッジ検出回路９３によるタイミング検出に生じる遅延時間は、設計パラメータとして設計者が任意に設計可能である。したがって、ゲート電圧Ｖｇがミラー電圧Ｖｍに達したタイミングから次の動作である比較回路４でゲート電圧Ｖｇの変化率を調整するタイミングまでの間隔も、設計者が任意に設計可能である。

　時刻ｔ３でフリップフロップ回路９４のセット信号がロウからハイに変化すると、ミラー電圧検出回路９の出力は、ロウからハイに変化しその状態を保持する。さらに、時刻ｔ３でミラー電圧検出回路９の出力がロウからハイに変化すると、比較回路４の判定結果もロウからハイに変化する。比較回路４の判定結果がハイになると、電力用半導体素子８のゲート端子に電流が注入されるので、ゲート電圧Ｖｇは第４の傾斜ＳＬ４で急激に増加する。すなわち、図２８の例では、第３領域ＲＧ３を経由せずに第２領域ＲＧ２から第４領域ＲＧ４に直接移行することになる。ゲート電圧Ｖｇを第４の傾斜ＳＬ４で急激に増加させることによって、コレクタ・エミッタ間電圧Ｖｃｅの変化率ｄＶｃｅ／ｄｔを大きくできるので、スイッチング損失を低減できる。

　時刻ｔ２から時刻ｔ５の間では、比較例の駆動回路によって制御されるゲート電圧Ｖｇは、まだミラー期間中であり、ミラー期間中はスイッチングによる損失が発生する。また、図１３に示す実施の形態１の駆動回路１０００の場合には、任意に設定される比較回路４の比較電圧と第２の変化電圧生成回路３の出力電圧Ｖ２との比較結果に応じて、比較回路４の出力がロウからハイに切り替わるタイミングが決まる。このため、比較電圧の設定によっては、比較回路４の出力がロウからハイに切り替わるタイミングが本実施の形態２の駆動回路２０００の場合よりも遅れる。

　本実施の形態２の駆動回路２０００では、コレクタ電流Ｉｃの値に応じてゲート電圧Ｖｇのミラー期間が変わった場合でも、ゲート電圧Ｖｇがミラー電圧Ｖｍに達したタイミングをミラー電圧検出回路９で検出し、その検出結果に応じて比較回路４を動作させることができる。これに対して、実施の形態１の駆動回路１０００の場合には、ミラー電圧Ｖｍが小さくなるにつれて、比較回路４が動作するタイミングが遅くなり、コレクタ・エミッタ間電圧Ｖｃｅを制御するタイミングが遅れる。このため、実施の形態２の駆動回路２０００は、実施の形態１の駆動回路１０００よりも損失を小さくできる。

　フリップフロップ回路９４のセット信号は、時刻ｔ３でハイに変化した後、エッジ検出回路９３の動作に応じて時刻ｔ４にハイからロウに立ち下がる。エッジ検出回路９３がハイレベルを維持する期間は、設計者によって任意に設計可能である。したがって、フリップフロップ回路９４が動作可能な長さおよび電力用半導体素子８を動作させる周波数に応じて、エッジ検出回路９３がハイレベルを維持する期間を任意に設定できる。

　時刻ｔ５において、ゲート電圧Ｖｇが駆動回路２０００の電源電圧に達すると、ミラー電圧検出回路９のエッジ検出回路９３がロウからハイに変化する。しかしながら、フリップフロップ回路９４の出力、すなわちミラー電圧検出回路９の出力は、ハイの状態を時刻ｔ３から保持しているため、それらの出力状態は変わらない。

　時刻ｔ７において、制御信号がハイからロウに変化すると、ターンオフ動作が開始し、電圧制限回路１および第１の変化電圧生成回路２の出力電圧Ｖ１と、第２の変化電圧生成回路３の出力電圧Ｖ２と、加算回路５の出力電圧Ｖ３は、いずれも０まで減少する。

　また、ミラー電圧検出回路９では、制御信号がハイからロウに変化すると、フリップフロップ回路９４のリセット信号がハイレベルに変化する。これにより、フリップフロップ回路９４が保持している状態がリセットされる。すなわち、ミラー電圧検出回路９の出力と比較回路４の判定結果がいずれもハイからロウに変化する。これにより、電力用半導体素子８のゲート端子への電流の注入が終了する。

　図２９は、実施の形態２の駆動回路２０００による電力用半導体素子８のターンオン時の制御手順を示すフローチャートである。以下、図２９を参照してこれまでの説明を総括する。

　図２９のステップＳＴ１１０において、駆動回路２０００は、電力用半導体素子８のターンオン指令に応答して第１の時間領域ＲＧ１において、電力用半導体素子８のしきい値電圧Ｖｔｈに対応する制限電圧ＶＬまで第１の傾斜ＳＬ１で電力用半導体素子８のゲート電圧Ｖｇを増加させる。

　次のステップＳＴ１２０において、駆動回路２０００は、第１の時間領域ＲＧ１に続く第２の時間領域ＲＧ２において、第１の傾斜ＳＬ１よりも緩やかな第２の傾斜ＳＬ２でゲート電圧Ｖｇを制限電圧ＶＬから増加させる。

　その後、ゲート電圧Ｖｇがミラー電圧Ｖｍに到達したことをミラー電圧検出回路９が検出した場合には（ステップＳＴ１２５でＹＥＳ）、駆動回路２０００は処理をステップＳＴ１５０に進める。ステップＳＴ１５０において、駆動回路２０００は、第３の傾斜ＳＬ３よりも急な第４の傾斜ＳＬ４でゲート電圧をミラー電圧から増加させる。最終的にゲート電圧Ｖｇは、駆動回路２０００に供給される電源電圧まで増加する。

　一方、ターンオン指令を受けてから第１の期間が経過した時点で、ゲート電圧Ｖｇがミラー電圧Ｖｍに到達したことをミラー電圧検出回路９が検出していない場合には（ステップＳＴ１２５でＮＯ）、処理はステップＳＴ１３０に進む。

　ステップＳＴ１３０において、駆動回路２０００は、第２の時間領域ＲＧ２に続く第３の時間領域ＲＧ３において、第１の傾斜ＳＬ１よりも緩やかであるが、第２の傾斜ＳＬ２よりも急な第３の傾斜ＳＬ３でゲート電圧Ｖｇをミラー電圧Ｖｍまで増加させる。その後、ステップＳＴ１５０が実行される。

　［実施の形態２の効果］
　以上のように、実施の形態２の駆動回路２０００によれば、実施の形態１の駆動回路１０００の場合と同様に、電力用半導体素子８のターンオン時のゲート電圧Ｖｇは、基本的には第１領域ＲＧ１から第４領域ＲＧ４までの４つの時間領域に分けて制御される。具体的に第１領域ＲＧ１では、ゲート電圧Ｖｇは、電圧制限回路１で制御されることにより、第１の傾斜ＳＬ１でしきい値電圧程度まで急激に増加する。これにより、デッドタイムを短縮し、損失を小さくできる。

　次の第２領域ＲＧ２では、ゲート電圧Ｖｇは第１の変化電圧生成回路２によって制御される。電力用半導体素子８に流れるコレクタ電流Ｉｃが小さい場合、この第２領域ＲＧ２において、ゲート電圧Ｖｇがミラー電圧に達する。第１の変化電圧生成回路２によって生成される電圧の変化率（第２の傾斜ＳＬ２に対応する）は、第２の変化電圧生成回路３によって生成される電圧の変化率よりも小さいので、リカバリ電流によるコレクタ・エミッタ間電圧Ｖｃｅの変化率ｄＶｃｅ／ｄｔを小さくでき、結果としてＥＭＩを低減できる。

　その次の第３領域ＲＧ３における制御は、電力用半導体素子８に流れるコレクタ電流Ｉｃが比較的大きい場合に実行される。コレクタ電流Ｉｃが比較的大きい場合には、第３領域ＲＧ３の途中でゲート電圧Ｖｇがミラー電圧に達する。この場合、ゲート電圧Ｖｇがミラー電圧に達するよりも前に、第２の変化電圧生成回路３を用いて第２の傾斜ＳＬ２よりも大きい第３の傾斜ＳＬ３でゲート電圧Ｖｇが増加するように制御される。この結果、コレクタ電流Ｉｃの変化率ｄＩｃ／ｄｔを大きくすることができるので、損失の増加を抑制できる。

　その次の第４領域ＲＧ４における制御は、ミラー電圧検出回路９によってゲート電圧Ｖｇがミラー電圧Ｖｍに達するタイミングが検出されたことに基づいて実行される。ミラー電圧Ｖｍに達したタイミングの検出に応答して比較回路４が動作することにより、コレクタ・エミッタ間電圧Ｖｃｅの変化率ｄＶｃｅ／ｄｔを大きくすることでき、スイッチング損失を低減できる。比較回路４はミラー電圧検出回路９の検出結果に基づいて動作するので、ミラー電圧が小さくなるにつれて比較回路４が動作するタイミングが遅くなる実施の形態１の駆動回路１０００の場合よりも、スイッチング損失を低減できる。

　［実施の形態２の駆動回路の実装形態］
　実施の形態１の図１６から図１９を参照して説明した実装形態は、実施の形態２の駆動回路２０００の場合にも適用可能である。

　今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この出願の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

　１　電圧制限回路、２　第１の変化電圧生成回路、３　第２の変化電圧生成回路、４　比較回路（第２のゲート電圧制御回路）、５　加算回路、６　バッファ回路、７，ＵＮ，ＵＰ　制御入力端子、８　電力用半導体素子、９　ミラー電圧検出回路、１０　第１のゲート電圧制御回路、１１　ツェナーダイオード、４１　比較器、４２　比較電圧源、６１，６３　バイポーラトランジスタ、６５，９１６　オペアンプ、８２　フリーホイールダイオード、９１　微分回路、９２　二値化回路、９３　エッジ検出回路、９４　フリップフロップ回路、９５，９３１　反転回路、９２１　反転型シュミットトリガ回路、９３２　遅延回路、１０００，２０００　駆動回路、１００００，１００００ａ，１００００ｂ，１００００ｃ　パワーモジュール、ＲＧ１～ＲＧ４　第１の時間領域～第４の時間領域、ＳＬ１～ＳＬ４　第１の傾斜～第４の傾斜、ＶＬ　制限電圧、Ｖ１　第１の変化電圧、Ｖ２　第２の変化電圧、ＶＣ　比較電圧、Ｖｇ　ゲート電圧、Ｖｍ　ミラー電圧、Ｖｒｅｆ　基準電位、Ｖｔｈ　しきい値電圧。

Claims

　電力用半導体素子のターンオン指令に応答して第１の時間領域、第２の時間領域、および第３の時間領域の順でそれぞれ異なる態様で前記電力用半導体素子のゲート電圧を制御することによって、前記ゲート電圧をミラー電圧に到達させる第１のゲート電圧制御回路を備え、
　前記ゲート電圧は、前記電力用半導体素子を流れる主電流の大きさに応じて、前記第２の時間領域または前記第３の時間領域において前記ミラー電圧に到達し、
　さらに、前記ミラー電圧以上の前記ゲート電圧を制御する第２のゲート電圧制御回路を備える、電力用半導体素子の駆動回路。
　前記第１のゲート電圧制御回路は、
　　前記第１の時間領域において、前記ゲート電圧を第１の電圧まで第１の傾斜で増加させ、
　　前記第２の時間領域において、前記第１の傾斜よりも緩やかな第２の傾斜で前記ゲート電圧を前記第１の電圧から増加させ、
　　前記第２の時間領域において前記ゲート電圧が前記ミラー電圧に到達していない場合に、前記第３の時間領域において、前記第１の傾斜よりも緩やかであるが、前記第２の傾斜よりも急な第３の傾斜で前記ゲート電圧を前記ミラー電圧まで増加させるように構成され、
　前記第２のゲート電圧制御回路は、前記第３の傾斜よりも急な第４の傾斜で前記ゲート電圧を前記ミラー電圧から増加させるように構成される、請求項１に記載の電力用半導体素子の駆動回路。
　前記第１のゲート電圧制御回路は、
　前記第１の電圧を生成する第１の電圧生成回路と、
　前記第２の傾斜に対応する第１の変化率で増加する第１の変化電圧を生成して、前記第１の電圧に重畳させる第１の変化電圧生成回路と、
　前記第１の変化率よりも大きい第２の変化率で増加する第２の変化電圧を生成する第２の変化電圧生成回路と、
　前記第２の時間領域において前記第１の電圧に重畳された前記第１の変化電圧を出力し、前記第３の時間領域において前記第１の電圧、前記第１の変化電圧、および前記第２の変化電圧に基づいて前記第２の傾斜に対応する変化率で増加する第３の変化電圧を生成する加算回路と、
　前記加算回路によって生成された電圧を前記電力用半導体素子のゲートに伝達するバッファ回路とを含む、請求項２に記載の電力用半導体素子の駆動回路。
　前記第１の変化電圧生成回路および前記第２の変化電圧生成回路は、前記ターンオン指令を受けたときから前記第１の変化電圧および前記第２の変化電圧の生成をそれぞれ開始し、
　前記第１の電圧と前記第１の変化電圧との和が前記第２の変化電圧に等しくなったときに、前記第２の時間領域から前記第３の時間領域に切り替わる、請求項３に記載の電力用半導体素子の駆動回路。
　前記第１の電圧生成回路は、前記電力用半導体素子の前記ゲート電圧の立ち上がり時に前記ゲート電圧を前記第１の電圧に制限するツェナーダイオードを含む、請求項３または４に記載の電力用半導体素子の駆動回路。
　前記加算回路は、カソードに前記第１の電圧および前記第１の変化電圧が印加され、アノードに前記第２の変化電圧が印加されるダイオードを含み、
　前記ダイオードのカソードの電圧が前記バッファ回路に入力される、請求項３～５のいずれか１項に記載の電力用半導体素子の駆動回路。
　前記第１の変化電圧生成回路および前記第２の変化電圧生成回路の各々は、抵抗素子と容量素子とを用いた一次遅れ回路を含み、
　前記ターンオン指令に対応するステップ入力が前記一次遅れ回路に入力され、
　前記一次遅れ回路の出力が、前記第１の変化電圧または前記第２の変化電圧に対応するる、請求項３～６のいずれか１項に記載の電力用半導体素子の駆動回路。
　前記第１の変化電圧生成回路および前記第２の変化電圧生成回路の各々は、容量素子と、前記ターンオン指令に応答して前記容量素子に電流を入力する電流源とを含み、前記容量素子の電圧を前記第１の変化電圧または前記第２の変化電圧として出力する、請求項３～６のいずれか１項に記載の電力用半導体素子の駆動回路。
　前記第２のゲート電圧制御回路は、前記第１の変化電圧または前記第２の変化電圧と一定の比較電圧とを比較する比較器を含み、
　前記比較器は、前記第１の変化電圧または前記第２の変化電圧が前記比較電圧よりも大きくなったときに、ハイレベルの出力として前記駆動回路の電源電圧を前記電力用半導体素子のゲートに出力する、請求項３～８のいずれか１項に記載の電力用半導体素子の駆動回路。
　前記駆動回路は、前記ゲート電圧が前記ミラー電圧に到達したタイミングを検出するミラー電圧検出回路をさらに備え、
　前記第２のゲート電圧制御回路は、前記ミラー電圧検出回路によって検出された前記タイミングに基づいて、前記駆動回路に供給される電源電圧を前記電力用半導体素子のゲートに出力する、請求項２～９のいずれか１項に記載の電力用半導体素子の駆動回路。
　前記ミラー電圧検出回路は、
　前記ゲート電圧の時間微分を出力する微分回路と、
　前記微分回路の出力をハイレベルとロウレベルとの二値に変換し、変換後の値を出力する二値化回路と、
　前記二値化回路の出力波形のエッジを検出するエッジ検出回路とを含む、請求項１０に記載の電力用半導体素子の駆動回路。
　電力用半導体素子と、
　請求項１～１１のいずれか１項に記載の駆動回路とを備える、パワーモジュール。
　電力用半導体素子の駆動方法であって、
　前記電力用半導体素子のターンオン指令を受けた後の第１の時間領域において、前記電力用半導体素子のゲート電圧を第１の電圧まで第１の傾斜で増加させるステップと、
　前記第１の時間領域に続く第２の時間領域において、前記第１の傾斜よりも緩やかな第２の傾斜で前記ゲート電圧を前記第１の電圧から増加させるステップと、
　前記第２の時間領域において前記ゲート電圧がミラー電圧に到達していない場合に、前記第２の時間領域に続く第３の時間領域において前記第１の傾斜よりも緩やかであるが、前記第２の傾斜よりも急な第３の傾斜で前記ゲート電圧を前記ミラー電圧まで増加させるステップと、
　前記第３の傾斜よりも急な第４の傾斜で前記ゲート電圧を前記ミラー電圧から増加させるステップとを備える、電力用半導体素子の駆動方法。
　前記第４の傾斜で前記ゲート電圧を前記ミラー電圧から増加させるステップは、前記ターンオン指令を受けてから予め定められた期間が経過したときに実行される、請求項１３に記載の電力用半導体素子の駆動方法。
　前記駆動方法は、前記ゲート電圧が前記ミラー電圧に到達したタイミングを検出するステップをさらに備え、
　前記第４の傾斜で前記ゲート電圧を前記ミラー電圧から増加させるステップは、前記検出されたタイミングに基づいて実行される、請求項１３に記載の電力用半導体素子の駆動方法。
　前記ゲート電圧が前記ミラー電圧に到達したタイミングを検出するステップは、
　前記ゲート電圧の時間微分を検出するステップと、
　前記検出された時間微分をハイレベルとロウレベルとの二値に変換するステップと、
　前記二値に変換された時間微分のエッジを検出するステップとを含む、請求項１５に記載の電力用半導体素子の駆動方法。