JP7218836B2 - 半導体素子の駆動能力切替回路及び半導体素子の駆動装置 - Google Patents

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Description

本発明は、電力変換装置等に適用される半導体素子の駆動能力切替回路及び半導体素子の駆動装置に関する。
従来、電力変換用のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ＦＷＤチップ及び駆動・保護機能用ＩＣを１つのパッケージに集約したインテリジェント・パワー・モジュール（ＩＰＭ）が知られている。
ＩＧＢＴを駆動するゲート回路として、外部からの入力信号を受け、オペアンプとカレントミラーの回路によって一定の電流でＩＧＢＴのゲートを充電するゲート駆動回路が知られている（例えば特許文献１）。
国際公開第２００９／０４４６０２号
ＩＧＢＴの特性として、ＩＧＢＴがスイッチングした時のコレクタエミッタ間電圧の傾きである電圧傾きｄｖ／ｄｔは、ＩＧＢＴの低電流時に速くなる傾向がある。ＩＧＢＴは、電圧傾きｄｖ／ｄｔの変化量が大きい程、放射ノイズを発生して電磁波の発生源となる。従来では、ＩＧＢＴの放射ノイズを抑制するために、ＩＧＢＴの駆動能力を弱くして低電流時の電圧傾きｄｖ／ｄｔを低減することによって対策されている。しかしながら、ＩＧＢＴの低電流時の電圧傾きｄｖ／ｄｔを低減すると、ＩＧＢＴの低電流以降の電圧傾きｄｖ／ｄｔがさらに低下してしまう。このため、ＩＧＢＴのスイッチング時の発生損失が増加してしまうという問題がある。
本発明の目的は、半導体素子のスイッチング時の発生損失を低減しつつ、放射ノイズを抑制することができる半導体素子の駆動能力切替回路及び半導体素子の駆動装置を提供することにある。
上記目的を達成するために、本発明の一態様による半導体素子の駆動能力切替回路は、電圧制御型半導体素子に入力されるゲート信号に基づくゲート電圧のミラー期間における電圧レベルを検出する検出部と、前記検出部で検出された前記電圧レベルに基づいて前記ゲート信号の電圧レベルを切り替える切替部とを備え、前記検出部は、前記ミラー期間におけるゲート電圧及び前記電圧制御型半導体素子に設けられた電流センス端子に流れるセンス電流に基づくセンス電圧と、設定電圧とを比較する比較部を有し、前記切替部は、電圧レベルが異なる複数の信号を生成する信号生成部と、前記比較部での比較結果に基づいて前記ゲート信号の電圧レベルを前記複数の信号の電圧レベルから選択する選択部とを有している。
また、上記目的を達成するために、本発明の一態様による半導体素子の駆動装置は、電圧制御型半導体素子を駆動するためのゲート信号を生成するゲート信号生成部と、前記ゲート信号に基づくゲート電圧のミラー期間における電圧レベルを検出する検出部、及び前記検出部で検出された前記電圧レベルに基づいて前記ゲート信号の電圧レベルを切り替える切替部を有する半導体素子の駆動能力切替回路とを備え、前記検出部は、前記ミラー期間におけるゲート電圧及び前記電圧制御型半導体素子に設けられた電流センス端子に流れるセンス電流に基づくセンス電圧と、設定電圧とを比較する比較部を有し、前記切替部は、電圧レベルが異なる複数の信号を生成する信号生成部と、前記比較部での比較結果に基づいて前記ゲート信号の電圧レベルを前記複数の信号の電圧レベルから選択する選択部とを有している。
本発明の一態様によれば、半導体素子のスイッチング時の発生損失を低減しつつ、放射ノイズを抑制することができる。
本発明の一実施形態による半導体素子の駆動能力切替回路及び半導体素子の駆動装置を備えた電力変換装置の概略構成を示す回路図である。 本発明の一実施形態による半導体素子の駆動能力切替回路及び半導体素子の駆動装置の一例を示す回路図である。 本発明の一実施形態による半導体素子の駆動能力切替回路のタイミングチャートの一例を示す図である。 比較例としての従来の半導体素子の駆動装置の一例を示す回路図である。 本発明の一実施形態による半導体素子の駆動能力切替回路及び半導体素子の駆動装置の駆動対象であるＩＧＢＴの動作波形の一例を示す図である。 本発明の一実施形態による半導体素子の駆動能力切替回路及び半導体素子の駆動装置の効果を説明する図であって、駆動対象であるＩＧＢＴのコレクタ電流に対する電圧傾きの一例を示すグラフである。
本発明の一実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
（電力変換装置）
本実施形態による半導体素子の駆動能力切替回路及び半導体素子の駆動装置を備えた電力変換装置１０について図１を用いて説明する。
図１に示すように、電力変換装置１０は、三相交流電源１１に接続されている。電力変換装置１０は、三相交流電源１１から入力する三相交流電力を全波整流する整流回路１２と、整流回路１２で整流された電力を平滑化する平滑用コンデンサ１３とを有している。整流回路１２は、図示は省略するが、６つのダイオードをフルブリッジ接続して構成されるか又は６つのスイッチング素子をフルブリッジ接続して構成されている。
整流回路１２の正極出力端子に正極側ラインＬｐが接続され、負極出力端子に負極側ラインＬｎが接続されている。正極側ラインＬｐ及び負極側ラインＬｎ間に平滑用コンデンサ１３が接続されている。また、電力変換装置１０は、正極側ラインＬｐ及び負極側ラインＬｎ間に印加された直流電圧を三相交流電圧に変換するインバータ回路２１を備えている。インバータ回路２１は、正極側ラインＬｐに接続された上アーム部を構成する例えば電圧制御型半導体素子としての絶縁ゲートバイポーラトランジスタ（電圧制御型半導体素子の一例）２２ａ，２２ｃ，２２ｅと、負極側ラインＬｎに接続された下アーム部を構成するＩＧＢＴ２２ｂ，２２ｄ，２２ｆとを備えている。以下、絶縁ゲートバイポーラトランジスタを「ＩＧＢＴ」と称する場合がある。
ＩＧＢＴ２２ａ及びＩＧＢＴ２２ｂは、正極側ラインＬｐと負極側ラインＬｎとの間に直列に接続されてＵ相出力アーム２３Ｕを構成している。ＩＧＢＴ２２ｃ及びＩＧＢＴ２２ｄは、正極側ラインＬｐと負極側ラインＬｎとの間に直列に接続されてＶ相出力アーム２３Ｖを構成している。ＩＧＢＴ２２ｅ及びＩＧＢＴ２２ｆは、正極側ラインＬｐと負極側ラインＬｎとの間に直列に接続されてＷ相出力アーム２３Ｗを構成している。
ＩＧＢＴ２２ａ～２２ｆには、それぞれ還流ダイオード２４ａ～２４ｆが逆並列に接続されている。すなわち、ＩＧＢＴ２２ａ～２２ｆの高電位側電極となるコレクタに還流ダイオード２４ａ～２４ｆのカソードがそれぞれ接続され、ＩＧＢＴ２２ａ～２２ｆの低電位側電極となるエミッタに還流ダイオード２４ａ～２４ｆのアノードがそれぞれ接続されている。
ＩＧＢＴ２２ａ及びＩＧＢＴ２２ｂの接続部と、ＩＧＢＴ２２ｃ及びＩＧＢＴ２２ｄの接続部と、ＩＧＢＴ２２ｅ及びＩＧＢＴ２２ｆの接続部は、誘導性負荷となる三相交流電動機１５にそれぞれ接続されている。
また、電力変換装置１０は、ＩＧＢＴ２２ａ～２２ｆのスイッチング動作を個別に制御するゲート駆動装置（半導体素子の駆動装置の一例）２５ａ～２５ｆをそれぞれ有している。図１では、ゲート駆動装置は、「ＧＤＵ」と表記されている。ゲート駆動装置２５ａ～２５ｆの出力端子は、ＩＧＢＴ２２ａ～２２ｆの制御端子となるゲートにそれぞれ接続されている。
インバータ回路２１は、Ｕ相出力アーム２３Ｕ、Ｖ相出力アーム２３Ｖ及びＷ相出力アーム２３Ｗが並列接続された三相フルブリッジ回路と、Ｕ相出力アーム２３Ｕのスイッチング動作を制御するゲート駆動装置２５ａ，２５ｂと、Ｖ相出力アーム２３Ｖのスイッチング動作を制御するゲート駆動装置２５ｃ，２５ｄと、Ｗ相出力アーム２３Ｗのスイッチング動作を制御するゲート駆動装置２５ｅ，２５ｆとを有している。
電力変換装置１０は、ゲート駆動装置２５ａ～２５ｆを制御する制御装置２６を有している。制御装置２６は、ゲート駆動装置２５ａ～２５ｆのそれぞれに個別に例えばパルス状の入力信号Ｖｉｎを出力するように構成されている。これにより、制御装置２６は、ゲート駆動装置２５ａ～２５ｆを制御して、ＩＧＢＴ２２ａ～２２ｆを例えばパルス幅変調（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ：ＰＷＭ）によって駆動するようになっている。
（半導体素子の駆動能力切替回路及び半導体素子の駆動装置）
次に、本実施形態による半導体素子の駆動能力切替回路及び半導体素子の駆動装置について、ゲート駆動装置２５ｂを例にとり、図１を参照しつつ図２を用いて説明する。ゲート駆動装置２５ａ，２５ｃ，２５ｄ，２５ｅ，２５ｆは、ゲート駆動装置２５ｂと同様の構成を有している。また、ＩＧＢＴ２２ａ～２２ｆのそれぞれは、互いに同様の構成を有しており、図１では図示が省略されている電流センス端子（詳細は後述）を有している。
図２に示すように、ゲート駆動装置２５ｂは、ＩＧＢＴ２２ｂを駆動するためのゲート信号を生成するゲート信号生成部５と、ＩＧＢＴ駆動能力切替回路（半導体素子の駆動能力切替回路の一例）４とを備えている。ゲート駆動装置２５ｂは、集積回路（ＩＣ）で構成されている。ゲート信号生成部５及びＩＧＢＴ駆動能力切替回路４は、１つのＩＣチップに集積されて形成されている。ＩＧＢＴ駆動能力切替回路４は、ＩＧＢＴ２２ｂに入力されるゲート信号に基づくゲート電圧のミラー期間における電圧レベルを検出するゲート電圧検出部（検出部の一例）４１と、ゲート電圧検出部４１で検出された電圧レベルに基づいてゲート信号の電圧レベルを切り替えるゲート信号切替部（切替部の一例）４２とを有している。ＩＧＢＴ２２ｂに入力されるゲート信号に基づくゲート電圧は、ＩＧＢＴ２２ｂのゲートエミッタ間電圧である。
図２に示すように、ゲート信号生成部５は、ＩＧＢＴ駆動能力切替回路４から出力される切替信号ＳＳが入力される増幅器５１と、増幅器５１から出力される出力信号Ｓｏがゲートに入力されるトランジスタ５３とを有している。増幅器５１は、例えばオペアンプで構成されている。トランジスタ５３は、例えばＮ型のＭＯＳトランジスタで構成されている。増幅器５１の出力端子はトランジスタ５３のゲートに接続されている。増幅器５１の非反転入力端子（＋）は、ＩＧＢＴ駆動能力切替回路４に接続されている。
ゲート信号生成部５は、トランジスタ５３のドレインに接続されたカレントミラー回路５２と、トランジスタ５３のソースに接続された抵抗素子５６とを有している。抵抗素子５６の一端子がトランジスタ５３のソースに接続され、抵抗素子５６の他端子が基準電位となるグランドに接続されている。トランジスタ５３のソースと抵抗素子５６の一端子の接続部は増幅器５１の反転入力端子（－）に接続されている。
カレントミラー回路５２は、ゲートが互いに接続されたトランジスタ５２１及びトランジスタ５２２を有している。トランジスタ５２１及びトランジスタ５２２はそれぞれ、例えばＰ型のＭＯＳトランジスタで構成されている。トランジスタ５２１のソースは、電源電圧ＶＣＣが出力される電源出力端子に接続され、トランジスタ５２１のドレインは、トランジスタ５２１，５２２のゲート及びトランジスタ５３のドレインに接続されている。
ゲート信号生成部５は、制御装置２６（図２では不図示、図１参照）にゲートが接続されたトランジスタ５４及びトランジスタ５５を有している。トランジスタ５４及びトランジスタ５５はそれぞれ、例えばＮ型のＭＯＳトランジスタで構成されている。トランジスタ５４及びトランジスタ５５のそれぞれのゲートには、制御装置２６から出力された入力信号Ｖｉｎが入力される。これにより、トランジスタ５４及びトランジスタ５５は、制御装置２６によってオン／オフ状態（導通／非導通状態）が制御される。トランジスタ５４及びトランジスタ５５は、入力信号Ｖｉｎの電圧レベルが高レベルの場合にオン状態（導通状態）となり、入力信号Ｖｉｎの電圧レベルが低レベルの場合にオフ状態（非導通状態）となる。トランジスタ５４及びトランジスタ５５は、同期してオンオフ状態が制御され、ほぼ同時にオン状態からオフ状態又はオフ状態からオン状態に切り替わるように制御される。
トランジスタ５４のソース及びトランジスタ５５のソースは、互いに接続されている。また、トランジスタ５４のソース及びトランジスタ５５のソースは、抵抗素子５６の他端子と、基準電位となるグランドとに接続されている。トランジスタ５４のドレインは、増幅器５１の出力端子及びトランジスタ５３のゲートの接続部に接続されている。トランジスタ５４のドレインは、トランジスタ５２２のドレインに接続されている。トランジスタ５４のドレイン及びトランジスタ５２２のドレインの接続部は、ＩＧＢＴ２２ｂのゲートに接続されている。
このような構成を有するゲート信号生成部５は、入力信号Ｖｉｎの電圧レベルが高レベルの場合に非動作状態となってゲート信号ＳｇをＩＧＢＴ２２ｂに出力しない。より具体的には、トランジスタ５４及びトランジスタ５５のそれぞれは、電圧レベルが高レベルの入力信号Ｖｉｎがゲートに入力されるとオン状態となる。このため、トランジスタ５３は、ゲートがトランジスタ５４を介してグランドに接続されるので、オフ状態となる。これにより、カレントミラー回路５２は、グランドに向かって電流を流さないので、ＩＧＢＴ２２ｂのゲートにゲート信号Ｓｇを出力しない。また、ＩＧＢＴ２２ｂは、ゲートがトランジスタ５５を介してグランドに接続されるので、非動作状態となる。
一方、ゲート信号生成部５は、入力信号Ｖｉｎの電圧レベルが低レベルの場合に動作状態となってゲート信号ＳｇをＩＧＢＴ２２ｂに出力する。より具体的には、トランジスタ５４及びトランジスタ５５のそれぞれは、電圧レベルが低レベルの入力信号Ｖｉｎがゲートに入力されるとオフ状態となる。このため、トランジスタ５３のゲートは、トランジスタ５４によってグランドから電気的に切断される。これにより、トランジスタ５３のゲートには、増幅器５１の出力信号Ｓｏが入力されてオン状態となる。トランジスタ５３は、ソースが増幅器５１に入力される切替信号Ｓｃの電圧と同電圧となるように増幅器５１よってフィードバック制御される。増幅器５１及びトランジスタ５３は切替信号Ｓｃの電圧レベルによって電流値が決定される定電流源として機能する。その結果、切替信号Ｓｃの電圧レベルに応じた電流がトランジスタ５３及び抵抗素子５６を介してカレントミラー回路５２からグランドに向かって流れる。カレントミラー回路５２を構成するトランジスタ５２２側にも切替信号Ｓｃの電圧レベルに応じた電流が流れる。トランジスタ５５は非導通状態（オフ状態）であるため、トランジスタ５２２から流れる電流の一部はゲート電流としてＩＧＢＴ２２ｂのゲートに向かって流れる。これにより、ＩＧＢＴ２２ｂのゲートには、切替信号Ｓｃの電圧レベルに基づくゲート信号Ｓｇが入力される。その結果、ＩＧＢＴ２２ｂは、ゲートに入力されるゲート信号に基づくゲート電圧Ｖｇに応じた駆動能力で駆動される。
図２に示すように、ＩＧＢＴ駆動能力切替回路４に設けられたゲート電圧検出部４１は、ＩＧＢＴ２２ｂのゲート及びエミッタの間に接続されたラダー抵抗回路４７を有している。ラダー抵抗回路４７は、ＩＧＢＴ２２ｂのゲート及びエミッタの間で直列に接続された抵抗素子４７１及び抵抗素子４７２を有している。抵抗素子４７１の一端子は、ＩＧＢＴ２２ｂのゲート、トランジスタ５２２のドレイン及びトランジスタ５５のドレインに接続されている。抵抗素子４７１の他端子は、抵抗素子４７２の一端子に接続されている。抵抗素子４７２の他端子は、ＩＧＢＴ２２ｂのエミッタ、トランジスタ５４，５５のソース、抵抗素子５６の他端子及びグランドに接続されている。このため、トランジスタ５２２から流れる電流の他の一部は、ラダー抵抗回路４７に流れる。ゲート電圧検出部４１は、電流が流れることによってラダー抵抗回路４７に生じる電圧降下をゲート電圧Ｖｇとして検出するように構成されている。
図２に示すように、ＩＧＢＴ駆動能力切替回路４に設けられたゲート電圧検出部４１は、ミラー期間におけるゲート電圧及びＩＧＢＴ２２ｂに設けられた電流センス端子２２１に流れるセンス電流に基づくセンス電圧と、設定電圧とを比較する比較部４１１を有している。また、ＩＧＢＴ駆動能力切替回路４に設けられたゲート信号切替部４２は、電圧レベルが異なる複数の選択信号（複数の信号の一例）Ｓｓ１，Ｓｓ２，Ｓｓ３を生成する切替信号生成部（信号生成部の一例）４２３と、比較部４１１での比較結果に基づいてゲート信号の電圧レベルを複数の選択信号Ｓｓ１，Ｓｓ２，Ｓｓ３の電圧レベルから選択する選択部４２０とを有している。
比較部４１１は、ミラー期間におけるゲート電圧と設定電圧としての第一設定電圧Ｖｓｔ１とを比較する第一比較器４１１ａと、ミラー期間におけるゲート電圧と設定電圧としての第二設定電圧Ｖｓｔ２とを比較する第二比較器４１１ｂと、センス電圧と設定電圧としての第三設定電圧とを比較する第三比較器４１１ｃとを有している。第一比較器４１１ａ、第二比較器４１１ｂ及び第三比較器４１１ｃはそれぞれ、例えばオペアンプで構成されている。
また、比較部４１１は、第一設定電圧Ｖｓｔ１を生成する第一設定電圧生成部４１１ｄと、第二設定電圧Ｖｓｔ２を生成する第二設定電圧生成部４１１ｅと、第三設定電圧を生成する第三設定電圧生成部４１１ｆとを有している。第一設定電圧生成部４１１ｄ、第二設定電圧生成部４１１ｅ及び第三設定電圧生成部４１１ｆはそれぞれ、例えば直流電源で構成されている。第一設定電圧Ｖｓｔ１は、第二設定電圧Ｖｓｔ２よりも低い電圧に設定されている。また、第一設定電圧Ｖｓｔ１及び第二設定電圧Ｖｓｔ２は、絶対最大定格のコレクタ電流がＩＧＢＴ２２ｂに流れている場合のミラー期間におけるゲート電圧よりも低く設定されている。第一設定電圧Ｖｓｔ１は、コレクタ電流の絶対最大定格の例えば１０％の電流がＩＧＢＴ２２ｂに流れている場合のミラー期間におけるゲート電圧よりも低い所定に設定されている。第二設定電圧Ｖｓｔ２は、コレクタ電流の絶対最大定格の例えば９０％の電流がＩＧＢＴ２２ｂに流れている場合のミラー期間におけるゲート電圧よりも低い所定に設定されている。第三設定電圧は、ＩＧＢＴ２２ｂのゲート電圧（すなわちゲートエミッタ間電圧）のミラー期間におけるセンス電圧よりも低く、当該ゲート電圧のミラー期間以外の期間におけるセンス電圧よりも高い電圧に設定されている。
第一比較器４１１ａの非反転入力端子（＋）は、ラダー抵抗回路４７に設けられた抵抗素子４７１及び抵抗素子４７２の接続部に接続されている。第一比較器４１１ａの反転入力端子（－）は、第一設定電圧生成部４１１ｄの正極側端子に接続されている。第一設定電圧生成部４１１ｄの負極側端子は、基準電位となるグランドに接続されている。これにより、第一比較器４１１ａは、ゲート電圧Ｖｇと第一設定電圧Ｖｓｔ１とを比較して、ゲート電圧Ｖｇが第一設定電圧Ｖｓｔ１よりも低い場合は低レベルの第一比較信号ＳＣ１を出力する。一方、第一比較器４１１ａは、ゲート電圧Ｖｇが第一設定電圧Ｖｓｔ１よりも高い場合は高レベルの第一比較信号ＳＣ１を出力する。
第二比較器４１１ｂの非反転入力端子（＋）は、ラダー抵抗回路４７に設けられた抵抗素子４７１及び抵抗素子４７２の接続部に接続されている。第二比較器４１１ｂの反転入力端子（－）は、第二設定電圧生成部４１１ｅの正極側端子に接続されている。第二設定電圧生成部４１１ｅの負極側端子は、基準電位となるグランドに接続されている。これにより、第二比較器４１１ｂは、ゲート電圧Ｖｇと第二設定電圧Ｖｓｔ２とを比較して、ゲート電圧Ｖｇが第二設定電圧Ｖｓｔ２よりも低い場合は低レベルの第二比較信号ＳＣ２を出力する。一方、第二比較器４１１ｂは、ゲート電圧Ｖｇが第二設定電圧Ｖｓｔ２よりも高い場合は高レベルの第二比較信号ＳＣ２を出力する。
比較部４１１は、ラダー抵抗回路４７の抵抗素子４１５及び抵抗素子４７２の接続部と、グランドとの間に設けられたコンデンサ４１１ｇを有している。コンデンサ４１１ｇの一方の電極は当該接続部に接続され、コンデンサ４１１ｇの他方の電極はグランドに接続されている。コンデンサ４１１ｇは、ラダー抵抗回路４７から入力されるゲート電圧がノイズなどの影響によって変動することを防止又は低減させるために設けられている。これにより、比較部４１１は、第一比較器４１１ａ及び第二比較器４１１ｂの誤動作を防止することができる。
ゲート電圧検出部４１は、ＩＧＢＴ２２ｂの電流センス端子２２１に流れるセンス電流をセンス電圧として検出する電流検出部４６を有している。電流検出部４６は、ＩＧＢＴ２２ｂの電流センス端子２２１と基準電位となるグランドとの間に接続された抵抗素子４６１を有している。電流検出部４６は、ＩＧＢＴ２２ｂの電流センス端子２２１と抵抗素子４６１との接続部からセンス電流をセンス電圧として出力する。
第三比較器４１１ｃの非反転入力端子（＋）は、電流センス端子２２１と抵抗素子４６１との接続部に接続されている。第三比較器４１１ｃの反転入力端子（－）は、第三設定電圧生成部４１１ｆの正極側端子に接続されている。第三設定電圧生成部４１１ｆの負極側端子は、グランドに接続されている。これにより、第三比較器４１１ｃは、センス電圧と第三設定電圧とを比較して、センス電圧が第三設定電圧よりも高い場合は高レベルの第三比較信号ＳＣ３を出力する。一方、第三比較器４１１ｃは、センス電圧が第三設定電圧よりも高い場合は低レベルの第三比較信号ＳＣ３を出力する。
比較部４１１は、ＩＧＢＴ２２ｂの電流センス端子２２１とグランドとの間に接続されたコンデンサを有していてもよい。これにより、比較部４１１は、ノイズなどの影響によってセンス電圧が変動することを防止又は低減して第三比較器４１１ｃの誤動作を防止することができる。
ゲート電圧検出部４１は、比較部４１１の出力側に設けられたフィルタ部４５を有している。フィルタ部４５は、第一比較器４１１ａの出力端子に入力端子が接続された低域通過フィルタ４５１と、低域通過フィルタ４５１の出力端子に入力端子が接続された高域通過フィルタ４５２とを有している。低域通過フィルタ４５１は、第一比較信号ＳＣ１に重畳される高周波を除去する。また、高域通過フィルタ４５２は、低域通過フィルタ４５１で高周波が除去された第一比較信号ＳＣ１に重畳される低周波を除去する。
フィルタ部４５は、第二比較器４１１ｂの出力端子に入力端子が接続された低域通過フィルタ４５３と、低域通過フィルタ４５３の出力端子に入力端子が接続された高域通過フィルタ４５４とを有している。低域通過フィルタ４５３は、第二比較信号ＳＣ２に重畳される高周波を除去する。また、高域通過フィルタ４５４は、低域通過フィルタ４５３で高周波が除去された第二比較信号ＳＣ２に重畳される低周波を除去する。このように、フィルタ部４５は、第一比較信号ＳＣ１及び第二比較信号ＳＣ２に重畳されるノイズ成分を除去することができる。
また、フィルタ部４５は、第三比較器４１１ｃの出力端子に入力端子が接続された低域通過フィルタと、当該低域通過フィルタの出力端子に入力端子が接続された高域通過フィルタとを有していてよい。当該低域通過フィルタは、第三比較信号ＳＣ３に重畳される高周波を除去し、当該高域通過フィルタは、当該低域通過フィルタで高周波が除去された第三比較信号ＳＣ３に重畳される低周波を除去することができる。
ゲート電圧検出部４１は、第一比較器４１１ａから入力される第一比較信号ＳＣ１及び第三比較器４１１ｃから入力される第三比較信号ＳＣ３を論理演算して得られる第一検出信号ＳＤ１を選択部４２０に出力する第一論理回路４３ａを有している。さらに、ゲート電圧検出部４１は、第二比較器４１１ｂから入力される第二比較信号ＳＣ２及び第三比較信号ＳＣ３を論理演算して得られる第二検出信号ＳＤ２を選択部４２０に出力する第二論理回路４３ｂを有している。第一論理回路４３ａ及び第二論理回路４３ｂはそれぞれ、例えば論理積回路（ＡＮＤゲート）で構成されている。
第一論理回路４３ａの一方の入力端子は、高域通過フィルタ４５２の出力端子に接続され、第一論理回路４３ａの他方の入力端子は、第三比較器４１１ｃの出力端子に接続されている。これにより、第一論理回路４３ａには、低域通過フィルタ４５１及び高域通過フィルタ４５２を通過することによってノイズが除去された第一比較信号ＳＣ１が入力される。第一論理回路４３ａは、第一比較信号ＳＣ１の電圧レベル及び第三比較信号ＳＣ３の電圧レベルを用いて入力される信号の論理積演算を実行して第一検出信号ＳＤ１を生成するように構成されている。
第二論理回路４３ｂの一方の入力端子は、高域通過フィルタ４５４の出力端子に接続され、第二論理回路４３ｂの他方の入力端子は、第三比較器４１１ｃの出力端子に接続されている。これにより、第二論理回路４３ｂには、低域通過フィルタ４５３及び高域通過フィルタ４５４を通過することによってノイズが除去された第二比較信号ＳＣ２が入力される。第二論理回路４３ｂは、第二比較信号ＳＣ２の電圧レベル及び第三比較信号ＳＣ３の電圧レベルを用いて入力される信号の論理積演算を実行して第二検出信号ＳＤ２を生成するように構成されている。
図２に示すように、ゲート信号切替部４２に設けられた切替信号生成部４２３は、例えばラダー抵抗回路で構成されている。切替信号生成部４２３は、電源電圧ＶＣＣが出力される電源入力端子と基準電位となるグランドとの間で直列に接続された４つの抵抗素子４２３ａ，４２３ｂ，４２３ｃ，４２３ｄを有している。抵抗素子４２３ａの一端子は、電源出力端子に接続され、抵抗素子４２３ａの他端子は、抵抗素子４２３ｂの一端子に接続されている。抵抗素子４２３ｂの他端子は、抵抗素子４２３ｃの一端子に接続されている。抵抗素子４２３ｃの他端子は、抵抗素子４２３ｄの一端子に接続されている。抵抗素子４２３ｄの他端子は、グランドに接続されている。
抵抗素子４２３ａ及び抵抗素子４２３ｂの接続部が選択信号Ｓｓ１の出力端子となる。抵抗素子４２３ｂ及び抵抗素子４２３ｃの接続部が選択信号Ｓｓ２の出力端子となる。抵抗素子４２３ｃ及び抵抗素子４２３ｄの接続部が選択信号Ｓｓ３の出力端子となる。抵抗素子４２３ａ，４２３ｂ，４２３ｃ，４２３ｄのそれぞれの抵抗値は、選択信号Ｓｓ１、選択信号Ｓｓ２及び選択信号Ｓｓ３のそれぞれの電圧レベルが所望の電圧値となるように設定されている。
図２に示すように、選択部４２０は、ゲート信号Ｓｇを生成するゲート信号生成部５に入力される入力信号Ｖｉｎ、第一検出信号ＳＤ１及び第二検出信号ＳＤ２を用いて複数の選択信号Ｓｓ１，Ｓｓ２，Ｓｓ３のうちのいずれか１つの選択を制御するための選択制御信号（制御信号の一例）ＳＬ，ＳＭ，ＳＨを生成する制御信号生成部４２１を有している。選択部４２０は、選択制御信号ＳＬ，ＳＭ，ＳＨで制御されて切替信号生成部４２３から入力される複数の選択信号Ｓｓ１，Ｓｓ２，Ｓｓ３のうちのいずれか１つをゲート信号生成部５に出力するスイッチ回路４２２を有している。
制御信号生成部４２１は例えば、３つ信号入力端子と、３つの信号出力端子を有している。３つの信号入力端子のうちの１つである第一入力端子には、第一論理回路４３ａの出力端子が接続されている。３つの信号入力端子のうちの他の１つである第二入力端子には、第二論理回路４３ｂの出力端子が接続されている。３つの信号入力端子のうちの残余の第三入力端子には、制御装置２６に設けられて入力信号Ｖｉｎが出力される出力端子が接続されている。
制御信号生成部４２１の３つの信号出力端子のうちの１つである第一出力端子から選択制御信号ＳＬが出力される。３つの信号出力端子のうちの他の１つである第二出力端子から選択制御信号ＳＭが出力される。３つの信号出力端子のうちの残余の第三出力端子から選択制御信号ＳＨが出力される。制御信号生成部４２１は、入力信号Ｖｉｎが立ち下がった時点（ターンオフの時点）での第一検出信号ＳＤ１の電圧レベル及び第二検出信号ＳＤ２の電圧レベルに基づいて、選択制御信号ＳＬ，ＳＭ，ＳＨの電圧レベルを決定するように構成されている。制御信号生成部４２１の動作の詳細については後述する。
スイッチ回路４２２は、スイッチング素子４２２ａ、スイッチング素子４２２ｂ及びスイッチング素子４２２ｃを有している。スイッチング素子４２２ａ、スイッチング素子４２２ｂ及びスイッチング素子４２２ｃはそれぞれ、例えばアナログスイッチで構成されている。
スイッチング素子４２２ａの入力端子は、抵抗素子４２３ａ及び抵抗素子４２３ｂの接続部に接続されている。これにより、スイッチング素子４２２ａの入力端子には、選択信号Ｓｓ１が入力される。スイッチング素子４２２ｂの入力端子は、抵抗素子４２３ｂ及び抵抗素子４２３ｃの接続部に接続されている。これにより、スイッチング素子４２２ｂの入力端子には、選択信号Ｓｓ２が入力される。スイッチング素子４２２ｃの入力端子は、抵抗素子４２３ｃ及び抵抗素子４２３ｄの接続部に接続されている。これにより、スイッチング素子４２２ｃの入力端子には、選択信号Ｓｓ３が入力される。スイッチング素子４２２ａ、スイッチング素子４２２ｂ及びスイッチング素子４２２ｃのそれぞれの出力端子は、互いに接続され、ゲート信号生成部５に設けられた増幅器５１の非反転入力端子（＋）に接続されている。
スイッチング素子４２２ａのオン／オフ（導通／非導通）状態を制御するための制御端子は、制御信号生成部４２１の第一出力端子に接続されている。これにより、スイッチング素子４２２ａの制御端子には、選択制御信号ＳＬが入力される。スイッチング素子４２２ａは例えば、当該制御端子に高レベルの選択制御信号ＳＬが入力された場合にオン状態（導通状態）となって、入力端子に入力される選択信号Ｓｓ１を出力端子から出力するように構成されている。スイッチング素子４２２ａは例えば、当該制御端子に低レベルの選択制御信号ＳＬが入力された場合にオフ状態（非導通状態）となって、入力端子に入力される選択信号Ｓｓ１を出力端子から出力しないように構成されている。
スイッチング素子４２２ｂのオン／オフ（導通／非導通）状態を制御するための制御端子は、制御信号生成部４２１の第二出力端子に接続されている。これにより、スイッチング素子４２２ｂの制御端子には、選択制御信号ＳＭが入力される。スイッチング素子４２２ｂは例えば、当該制御端子に高レベルの選択制御信号ＳＭが入力された場合にオン状態（導通状態）となって、入力端子に入力される選択信号Ｓｓ２を出力端子から出力するように構成されている。スイッチング素子４２２ｂは例えば、当該制御端子に低レベルの選択制御信号ＳＬが入力された場合にオフ状態（非導通状態）となって、入力端子に入力される選択信号Ｓｓ２を出力端子から出力しないように構成されている。
スイッチング素子４２２ｃのオン／オフ（導通／非導通）状態を制御するための制御端子は、制御信号生成部４２１の第三出力端子に接続されている。これにより、スイッチング素子４２２ｃの制御端子には、選択制御信号ＳＨが入力される。スイッチング素子４２２ｃは例えば、当該制御端子に高レベルの選択制御信号ＳＨが入力された場合にオン状態（導通状態）となって、入力端子に入力される選択信号Ｓｓ３を出力端子から出力するように構成されている。スイッチング素子４２２ｃは例えば、当該制御端子に低レベルの選択制御信号ＳＨが入力された場合にオフ状態（非導通状態）となって、入力端子に入力される選択信号Ｓｓ３を出力端子から出力しないように構成されている。
詳細は後述するが、制御信号生成部４２１は、選択制御信号ＳＬ、選択制御信号ＳＭ及び選択制御信号ＳＨのうちのいずれか１つの電圧レベルを高レベルとし、残余の電圧レベルを低レベルとするように動作する。このため、スイッチ回路４２２は、切替信号生成部４２３から入力される選択信号Ｓｓ１，Ｓｓ２，Ｓｓ３のうちのいずれか１つを切替信号ＳＳとして増幅器５１に出力する。スイッチング素子４２２ａ，４２２ｂ，４２２ｃは、オフ状態（非導通状態）の場合にハイインピーダンス状態となる。このため、スイッチ回路４２２は、制御信号生成部４２１に制御されて選択した切替信号に残余の切替信号が干渉することが防止することができる。これにより、ＩＧＢＴ駆動能力切替回路４は、ゲート電圧に基づく所望の切替信号ＳＳをゲート信号生成部５に出力することができる。
（半導体素子の駆動能力切替回路及び半導体素子の駆動装置の動作）
次に、本実施形態による半導体素子の駆動能力切替回路及び半導体素子の駆動装置の動作の動作について図２を参照しつつ図３を用いて説明する。まず、制御信号生成部４２１の入出力の関係について表１を用いて説明する。
表１は、制御信号生成部４２１の入出力の関係を示す真理値表である。表１中に示す「ＳＤ１」は、制御信号生成部４２１に入力される第一検出信号ＳＤ１を表している。表１中に示す「ＳＤ２」は、制御信号生成部４２１に入力される第二検出信号ＳＤ２を表している。表１中に示す「Ｖｉｎ」は、制御信号生成部４２１に入力される入力信号Ｖｉｎを表している。表１中に示す「ＳＬ」は、制御信号生成部４２１から出力される選択制御信号ＳＬを表している。表１中に示す「ＳＭ」は、制御信号生成部４２１から出力される選択制御信号ＳＭを表している。表１中に示す「ＳＨ」は、制御信号生成部４２１から出力される選択制御信号ＳＨを表している。
表１中の「ＳＤ１」欄に示す「Ｌ」は、第一検出信号ＳＤ１の電圧レベルが低レベルであることを表し、当該欄に示す「Ｈ」は、第一検出信号ＳＤ１の電圧レベルが高レベルであることを表している。表１中の「ＳＤ２」欄に示す「Ｌ」は、第二検出信号ＳＤ２の電圧レベルが低レベルであることを表し、当該欄に示す「Ｈ」は、第二検出信号ＳＤ２の電圧レベルが高レベルであることを表している。表１中の「Ｖｉｎ」欄に示す「↓」は、入力信号Ｖｉｎの立ち下がり（ターンオフ）を表し、当該欄に示す「－」は、入力信号Ｖｉｎの立ち下がり以外の状態を表している。
表１中の「ＳＬ」欄に示す「Ｌ」は、選択制御信号ＳＬの電圧レベルが低レベルであることを表し、当該欄に示す「Ｈ」は、選択制御信号ＳＬの電圧レベルが高レベルであることを表し、当該欄に示す「Ｑ」は、選択制御信号ＳＬの電圧レベルが変化しない（現状を維持する）ことを表している。表１中の「ＳＭ」欄に示す「Ｌ」は、選択制御信号ＳＭの電圧レベルが低レベルであることを表し、当該欄に示す「Ｈ」は、選択制御信号ＳＭの電圧レベルが高レベルであることを表し、当該欄に示す「Ｑ」は、選択制御信号ＳＭの電圧レベルが変化しない（現状を維持する）ことを表している。表１中の「ＳＨ」欄に示す「Ｌ」は、選択制御信号ＳＨの電圧レベルが低レベルであることを表し、当該欄に示す「Ｈ」は、選択制御信号ＳＨの電圧レベルが高レベルであることを表し、当該欄に示す「Ｑ」は、選択制御信号ＳＨの電圧レベルが変化しない（現状を維持する）ことを表している。
Figure 0007218836000001
表１に示すように、制御信号生成部４２１は、第一検出信号ＳＤ１及び第二検出信号ＳＤ２のいずれも電圧レベルが低レベルである場合に入力信号Ｖｉｎが立ち下がることによって、電圧レベルが高レベルの選択制御信号ＳＬを出力するとともに電圧レベルが低レベルの選択制御信号ＳＭ，ＳＨを出力する。また、制御信号生成部４２１は、第一検出信号ＳＤ１及び第二検出信号ＳＤ２のいずれも電圧レベルが低レベルである場合に入力信号Ｖｉｎが立ち上がっても電圧レベルが維持された選択制御信号ＳＬ，ＳＭ，ＳＨを出力する。したがって、制御信号生成部４２１は、第一設定電圧Ｖｓｔ１及び第二設定電圧Ｖｓｔ２のいずれよりもゲート電圧Ｖｇが低い状態で入力信号Ｖｉｎが立ち下がると、電圧レベルが高レベルの選択制御信号ＳＬを出力する。
表１に示すように、制御信号生成部４２１は、第一検出信号ＳＤ１の電圧レベルが高レベルであり、第二検出信号ＳＤ２の電圧レベルが低レベルである場合に入力信号Ｖｉｎが立ち下がることによって、電圧レベルが高レベルの選択制御信号ＳＭを出力するとともに電圧レベルが低レベルの選択制御信号ＳＬ，ＳＨを出力する。また、制御信号生成部４２１は、第一検出信号ＳＤ１の電圧レベルが高レベルであり、第二検出信号ＳＤ２の電圧レベルが低レベルである場合に入力信号Ｖｉｎが立ち上がっても電圧レベルが維持された選択制御信号ＳＬ，ＳＭ，ＳＨを出力する。したがって、制御信号生成部４２１は、第一設定電圧Ｖｓｔ１よりもゲート電圧Ｖｇが高く、第二設定電圧Ｖｓｔ２よりもゲート電圧Ｖｇが低い状態で入力信号Ｖｉｎが立ち下がると、電圧レベルが高レベルの選択制御信号ＳＭを出力する。
表１に示すように、制御信号生成部４２１は、第一検出信号ＳＤ１及び第二検出信号ＳＤ２のいずれも電圧レベルが高レベルである場合に入力信号Ｖｉｎが立ち下がることによって、電圧レベルが高レベルの選択制御信号ＳＨを出力するとともに電圧レベルが低レベルの選択制御信号ＳＬ，ＳＭを出力する。また、制御信号生成部４２１は、第一検出信号ＳＤ１及び第二検出信号ＳＤ２のいずれも電圧レベルが高レベルである場合に入力信号Ｖｉｎが立ち上がっても電圧レベルが維持された選択制御信号ＳＬ，ＳＭ，ＳＨを出力する。したがって、制御信号生成部４２１は、ミラー期間におけるゲート電圧Ｖｇが第一設定電圧Ｖｓｔ１及び第二設定電圧Ｖｓｔ２のいずれよりも高い状態で入力信号Ｖｉｎが立ち下がると、電圧レベルが高レベルの選択制御信号ＳＨを出力する。
次に、ＩＧＢＴ駆動能力切替回路４及びゲート駆動装置２５ｂの動作について、ゲート駆動装置２５ｂを例にとり、図２を参照しつつ図３を用いて説明する。ゲート駆動装置２５ａ，２５ｃ，２５ｄ，２５ｅ，２５ｆは、ゲート駆動装置２５ｂと同様に動作し、ゲート駆動装置２５ａ，２５ｃ，２５ｄ，２５ｅ，２５ｆのそれぞれに設けられたＩＧＢＴ駆動能力切替回路は、ゲート駆動装置２５ｂに設けられたＩＧＢＴ駆動能力切替回路４と同様に動作する。
図３中に示す「Ｖｉｎ」は、入力信号Ｖｉｎの電圧波形を表している。図３中に示す「ＳＣ１」は第一比較信号ＳＣ１の電圧波形を表し、図３中に示す「ＳＣ２」は第二比較信号ＳＣ２の電圧波形を表し、図３中に示す「ＳＣ３」は第三比較信号ＳＣ３の電圧波形を表している。図３中に示す「ＳＤ１」は第一検出信号ＳＤ１の電圧波形を表し、図３中に示す「ＳＤ２」は第二検出信号ＳＤ２の電圧波形を表している。図３中に示す「ＳＨ」は選択制御信号ＳＨの電圧波形を表し、図３中に示す「ＳＭ」は選択制御信号ＳＭの電圧波形を表し、図３中に示す「ＳＬ」は選択制御信号ＳＬの電圧波形を表している。図３中に示す「ＳＳ」は切替信号ＳＳの電圧波形を表している。図３に示すタイミングチャートは左から右に向かって時の経過が表されている。
図３に示すように、時刻ｔ１より前の時点で例えば、選択制御信号ＳＨの電圧レベルが高レベルである。このため、ゲート駆動装置２５ｂは、スイッチング素子４２２ａから出力される選択信号Ｓｓ１（図２参照）が切替信号ＳＳとしてゲート信号生成部５に設けられた増幅器５１に入力された状態で動作している。
図３に示すように、時刻ｔ１において、制御装置２６（図１参照）から入力される入力信号Ｖｉｎが立ち下がることにより、ゲート信号生成部５からＩＧＢＴ２２ｂにゲート信号が出力される。これにより、ＩＧＢＴ２２ｂが立ち上がってオフ状態からオン状態に遷移し、コレクタ電流が流れる。時刻ｔ１においてＩＧＢＴ２２ｂに流れるコレクタ電流は、例えば絶対最大定格の１０％よりも小さい電流量とする。このため、第一比較信号ＳＣ１及び第二比較信号ＳＣ２のそれぞれの電圧レベルが低レベルとなる。また、ＩＢＧＴ２２ｂが立ち上がることによって電圧傾きｄｖ／ｄｔでゲート電圧Ｖｇが変化するミラー期間において、第三比較信号ＳＣ３の電圧レベルが高レベルとなる。その結果、第一検出信号ＳＤ１及び第二検出信号ＳＤ２のそれぞれの電圧レベルが低レベルとなる。これにより、時刻ｔ１において、選択制御信号ＳＬの電圧レベルが高レベルとなり、選択制御信号ＳＭ，ＳＨの電圧レベルが低レベルとなる。このため、スイッチング素子４２２ｃから出力される選択信号Ｓｓ３（図２参照）が切替信号ＳＳとして増幅器５１に入力される。
時刻ｔ１から所定時間が経過した時刻ｔ２において、ＩＧＢＴ２２ｂに流れるコレクタ電流が絶対最大定格の１０％よりも大きく９０％よりも小さい電流量になったとする。これにより、図３に示すように、第一比較信号ＳＣ１の電圧レベルが低レベルから高レベルに遷移する。しかしながら、時刻ｔ２における第三比較信号ＳＣ３の電圧レベルは低レベルであるため、第一検出信号ＳＤ１は低レベルの電圧を維持する。その結果、選択制御信号ＳＬは高レベルの電圧レベルで維持される。
時刻ｔ２から所定時間が経過した時刻ｔ３において、制御装置２６から入力される入力信号Ｖｉｎが立ち上がることにより、ＩＧＢＴ２２ｂが立ち下がってオン状態からオフ状態に遷移する。ＩＢＧＴ２２ｂが立ち下がることによって電圧傾きｄｖ／ｄｔでゲート電圧Ｖｇが変化するミラー期間において、第三比較信号ＳＣ３の電圧レベルが高レベルとなる。また、第一比較信号ＳＣ１の電圧レベルは高レベルであるため、第一検出信号ＳＤ１の電圧レベルは低レベルから高レベルに遷移する。しかしながら、制御信号生成部４２１は、入力信号Ｖｉｎの立ち上がり時点では選択制御信号ＳＬ，ＳＭ，ＳＨの電圧レベルを維持する（表１参照）。その結果、時刻ｔ３では、選択制御信号ＳＬ，ＳＭ，ＳＨの電圧レベルは時刻ｔ１と同じ状態で維持される。これにより、スイッチング素子４２２ｃから出力される選択信号Ｓｓ３が切替信号ＳＳとして増幅器５１に入力され続ける。
図３に示すように、時刻ｔ３から所定時間が経過した時刻ｔ４において、制御装置２６から入力される入力信号Ｖｉｎが立ち下がることにより、ゲート信号生成部５からＩＧＢＴ２２ｂにゲート信号が出力される。これにより、ＩＧＢＴ２２ｂが再び立ち上がってオフ状態からオン状態に遷移し、コレクタ電流が流れる。時刻ｔ４においてＩＧＢＴ２２ｂに流れるコレクタ電流は、例えば絶対最大定格の１０％よりも大きく９０％よりも小さい電流量とする。このため、第一比較信号ＳＣ１の電圧レベルが高レベルとなり、第二比較信号ＳＣ２の電圧レベルが低レベルとなる。また、ＩＢＧＴ２２ｂが立ち上がることによって電圧傾きｄｖ／ｄｔでゲート電圧Ｖｇが変化するミラー期間において、第三比較信号ＳＣ３の電圧レベルが高レベルとなる。その結果、第一検出信号ＳＤ１の電圧レベルが高レベルとなり、第二検出信号ＳＤ２の電圧レベルが低レベルとなる。これにより、時刻ｔ４において、選択制御信号ＳＭの電圧レベルが高レベルとなり、選択制御信号ＳＬ，ＳＨの電圧レベルが低レベルとなる。このため、スイッチング素子４２２ｂから出力される選択信号Ｓｓ２（図２参照）が切替信号ＳＳとして増幅器５１に入力される。
時刻ｔ４から所定時間が経過した時刻ｔ５において、制御装置２６から入力される入力信号Ｖｉｎが立ち上がることにより、ＩＧＢＴ２２ｂが立ち下がってオン状態からオフ状態に遷移する。ＩＢＧＴ２２ｂが立ち下がることによって電圧傾きｄｖ／ｄｔでゲート電圧Ｖｇが変化するミラー期間において、第三比較信号ＳＣ３の電圧レベルが高レベルとなる。また、第一比較信号ＳＣ１の電圧レベルは高レベルであるため、第一検出信号ＳＤ１の電圧レベルは低レベルから高レベルに遷移する。しかしながら、制御信号生成部４２１は、入力信号Ｖｉｎの立ち上がり時点では選択制御信号ＳＬ，ＳＭ，ＳＨの電圧レベルを維持する。その結果、時刻ｔ５では、選択制御信号ＳＬ，ＳＭ，ＳＨの電圧レベルは時刻ｔ４と同じ状態で維持される。これにより、スイッチング素子４２２ｂから出力される選択信号Ｓｓ２が切替信号ＳＳとして増幅器５１に入力され続ける。
時刻ｔ５から所定時間が経過した時刻ｔ６において、ＩＧＢＴ２２ｂに流れるコレクタ電流が絶対最大定格の９０％よりも大きい電流量になったとする。これにより、図３に示すように、第二比較信号ＳＣ２の電圧レベルが低レベルから高レベルに遷移する。また、第一比較信号ＳＣ１の電圧レベルは高レベルで維持される。しかしながら、時刻ｔ６における第三比較信号ＳＣ３の電圧レベルは低レベルであるため、第一検出信号ＳＤ１及び第二検出信号ＳＤ２は低レベルの電圧を維持する。その結果、選択制御信号ＳＭは高レベルの電圧レベルで維持される。
図３に示すように、時刻ｔ６から所定時間が経過した時刻ｔ７において、制御装置２６から入力される入力信号Ｖｉｎが立ち下がることにより、ゲート信号生成部５からＩＧＢＴ２２ｂにゲート信号が出力される。これにより、ＩＧＢＴ２２ｂが再び立ち上がってオフ状態からオン状態に遷移し、コレクタ電流が流れる。時刻ｔ７においてＩＧＢＴ２２ｂに流れるコレクタ電流は、例えば絶対最大定格の９０％よりも大きい電流量とする。このため、第一比較信号ＳＣ１及び第二比較信号ＳＣ２のそれぞれの電圧レベルが高レベルとなる。また、ＩＢＧＴ２２ｂが立ち上がることによって電圧傾きｄｖ／ｄｔでゲート電圧Ｖｇが変化するミラー期間において、第三比較信号ＳＣ３の電圧レベルが高レベルとなる。その結果、第一検出信号ＳＤ１及び第二検出信号ＳＤ２のそれぞれの電圧レベルが高レベルとなる。これにより、時刻ｔ７において、選択制御信号ＳＨの電圧レベルが高レベルとなり、選択制御信号ＳＬ，ＳＭの電圧レベルが低レベルとなる。このため、スイッチング素子４２２ａから出力される選択信号Ｓｓ１（図２参照）が切替信号ＳＳとして増幅器５１に入力される。
時刻ｔ７から所定時間が経過した時刻ｔ８において、制御装置２６から入力される入力信号Ｖｉｎが立ち上がることにより、ＩＧＢＴ２２ｂが立ち下がってオン状態からオフ状態に遷移する。ＩＢＧＴ２２ｂが立ち下がることによって電圧傾きｄｖ／ｄｔでゲート電圧Ｖｇが変化するミラー期間において、第三比較信号ＳＣ３の電圧レベルが高レベルとなる。また、第一比較信号ＳＣ１及び第二比較信号ＳＣ２のそれぞれの電圧レベルは高レベルであるため、第一検出信号ＳＤ１及び第二検出信号ＳＤ２のそれぞれの電圧レベルは低レベルから高レベルに遷移する。しかしながら、制御信号生成部４２１は、入力信号Ｖｉｎの立ち上がり時点では選択制御信号ＳＬ，ＳＭ，ＳＨの電圧レベルを維持する。その結果、時刻ｔ８では、選択制御信号ＳＬ，ＳＭ，ＳＨの電圧レベルは時刻ｔ７と同じ状態で維持される。これにより、スイッチング素子４２２ａから出力される選択信号Ｓｓ１が切替信号ＳＳとして増幅器５１に入力され続ける。
このように、本実施形態によるＩＧＢＴ駆動能力切替回路４は、ＩＧＢＴ２２ｂに流れるコレクタ電流の電流量に応じて、ゲート信号生成部５に出力する切替信号ＳＳの電圧レベルを変更できる。より具体的には、ＩＧＢＴ駆動能力切替回路４は、ＩＧＢＴ２２ｂに流れるコレクタ電流の電流量が小さい低電流時に電圧レベルが低い切替信号ＳＳをゲート信号生成部５に出力する。また、ＩＧＢＴ駆動能力切替回路４は、ＩＧＢＴ２２ｂに流れるコレクタ電流の電流量が大きい大電流時に電圧レベルが高い切替信号ＳＳをゲート信号生成部５に出力する。これにより、ゲート駆動装置２５ｂは、ＩＢＧＴ２２ｂに流れるコレクタ電流が小さい場合にゲート電圧Ｖｇの電圧傾きｄｖ／ｄｔを小さくできるので、ＩＧＢＴ２２ｂのスイッチング時に発生する放射ノイズを抑制することができる。さらに、ゲート駆動装置２５ｂは、ＩＢＧＴ２２ｂに流れるコレクタ電流が大きい場合に駆動能力を低減せずにＩＧＢＴ２２ｂを駆動できるので、スイッチング時の発生損失を抑制することができる。
（半導体素子の駆動能力切替回路及び半導体素子の駆動装置の効果）
次に、本実施形態による半導体素子の駆動能力切替回路及び半導体素子の駆動装置の効果について図２を参照しつつ図４から図６を用いて説明する。
図４は、従来のゲート駆動装置６０の回路図である。なお、ゲート駆動装置６０を構成する構成要素のうち、本実施形態によるゲート駆動装置２５ｂを構成する構成要素と同様の作用・機能を奏する構成要素には、同一の符号を付して説明は省略する。
図５は、ゲート駆動装置６０でＩＧＢＴ２２ｂを駆動した場合の駆動波形の実測値を示す図である。図５中の左側には、ＩＢＧＴ２２ｂに流れるコレクタ電流の電流値が１０Ａの場合の駆動波形が示され、図５中の右側には、ＩＢＧＴ２２ｂに流れるコレクタ電流の電流値が１００Ａ（絶対最大定格の電流）の場合の駆動波形が示されている。図５中に示す「Ｖｇ」は、ＩＧＢＴ２２ｂのゲート電圧Ｖｇの電圧波形を表し、図５中に示す「Ｖｃｅ」は、ＩＧＢＴ２２ｂのコレクタエミッタ間電圧の電圧波形を表し、図５中に示す「Ｉｃ」は、ＩＧＢＴ２２ｂに流れるコレクタ電流の電流波形を表している。図５中に示す「ΔＴｇｍ」は、ミラー期間を表している。
図６は、ＩＧＢＴに流れるコレクタ電流に対する当該ＩＧＢＴのコレクタエミッタ間電圧の電圧傾きの特性を示すグラフである。図６中に示すグラフの横軸はコレクタ電流［Ａ］を表し、当該グラフの縦軸はゲート電圧の立ち上がり時のコレクタエミッタ間電圧の電圧傾き［ｋＶ／μｓ］を表している。図６中に菱形印を結ぶ曲線Ｅは、本実施形態によるゲート駆動装置での電圧傾き特性を示し、図６中に正方形印を結ぶ曲線Ｐは、従来のゲート駆動装置での電圧傾き特性を示している。
図４に示すように、従来のゲート駆動装置６０は、ゲート駆動装置２５ｂに設けられたゲート信号生成部５と同じ構成のゲート信号生成部５と、直流信号生成部６１とを有している。直流信号生成部６１は、例えばラダー抵抗回路で構成されている。直流信号生成部６１は、電源電圧ＶＣＣが出力される電源入力端子と基準電位となるグランドとの間で直列に接続された２つの抵抗素子６１１，６１２を有している。抵抗素子６１１の一端子は、電源出力端子に接続され、抵抗素子６１１の他端子は、抵抗素子６１２の一端子に接続されている。抵抗素子６１２の他端子は、グランドに接続されている。
抵抗素子６１１及び抵抗素子６１２の接続部は、ゲート信号生成部５に設けられた増幅器５１の非反転入力端子（＋）に接続されている。これにより、直流信号生成部６１で生成されて直流信号が増幅器５１に入力される。ゲート信号生成部５は、増幅器５１に入力される直流信号に基づいてゲート信号を生成し、ＩＧＢＴ２２ｂのゲートに出力するように構成されている。
ゲート駆動装置６０では、増幅器５１に入力される直流信号の電圧値は一定である。このため、ゲート駆動装置６０は、ＩＧＢＴ２２ｂに流れるコレクタ電流の大きさによらずに同じ駆動能力となるようにＩＢＧＴ２２ｂを駆動する。
図５に示すように、ＩＧＢ２２ｂに流れるコレクタ電流の電流値が小さい方（図５中の左側）が大きい方（図５中の右側）よりもコレクタエミッタ間電圧の電圧傾きｄｖ／ｄｔが大きくなる。このため、ＩＧＢ２２ｂに流れるコレクタ電流の立ち上がりは、ＩＧＢ２２ｂに流れるコレクタ電流の電流値が小さい方が大きい方よりも速くなる。これにより、電流値が小さいコレクタ電流の電流波形にリンギングが発生する。その結果、ＩＧＢＴ２２ｂは、放射ノイズを発生して電磁波の発生源となる。
また、図５に示すように、ミラー期間におけるゲート電圧Ｖｇの電圧レベルは、ＩＧＢＴに流れるコレクタ電流と相関関係にある。具体的には、ミラー期間でのゲート電圧Ｖｇの電圧レベルは、ＩＧＢＴに流れるコレクタ電流が小さい方が低くなる。図５では、ミラー期間でのゲート電圧Ｖｇの電圧レベルの電圧差は、ＩＧＢＴに１００Ａのコレクタ電流が流れた場合と、ＩＧＢＴに１０Ａのコレクタ電流が流れた場合とでΔＴｇとなる。そこで、本実施形態では、ミラー期間におけるゲート電圧Ｖｇの電圧レベルとＩＧＢＴに流れるコレクタ電流の相関関係を利用し、ゲート電圧Ｖｇの電圧レベルを検出することによって、ＩＧＢＴに流れるコレクタ電流の電流量に応じてＩＧＢＴのコレクタエミッタ間電圧の電圧傾きｄｖ／ｄｔを制御することができる。
そこで、本実施形態によるＩＧＢＴ駆動能力切替回路４は、ＩＧＢＴに流れるコレクタ電流の電流量に応じた電圧値の切替信号ＳＳをゲート信号生成部５に出力できる。本実施形態によるゲート駆動装置２５ｂは、ＩＧＢＴ駆動能力切替回路４を備えているため、ＩＧＢＴに流れるコレクタ電流の電流量（電流レベル）に応じた電圧値の切替信号ＳＳを用いてゲート信号を生成できるので、負荷状態に対してＩＧＢＴの駆動能力の最適化を図ることができる。
図６中に破線αで囲んで示すように、ＩＧＢＴに流れるコレクタ電流の電流量が相対的に小さい範囲におけるコレクタエミッタ間電圧の電圧傾きｄｖ／ｄｔは、本実施形態によるゲート駆動装置の方が従来のゲート駆動装置よりも小さくなっている。一方、図６中に破線βで囲んで示すように、ＩＧＢＴに流れるコレクタ電流の電流量が相対的に大きい範囲におけるコレクタエミッタ間電圧の電圧傾きｄｖ／ｄｔは、本実施形態によるゲート駆動装置の方が従来のゲート駆動装置よりも大きくなっている。
このように、本実施形態によるＩＧＢＴ駆動能力切替回路４及びゲート駆動装置２５ｂは、負荷に供給する電流が少なくてもよい軽負荷時には、駆動能力が低くなるようにＩＧＢＴを制御することができる。また、ＩＧＢＴ駆動能力切替回路４及びゲート駆動装置２５ｂは、負荷に供給する電流を大電流とする必要がある重負荷時には、駆動能力が向上するようにＩＧＢＴを制御することができる。
以上説明したように、本実施形態によるＩＧＢＴ駆動能力切替回路は、ＩＧＢＴに入力されるゲート信号に基づくゲート電圧のミラー期間における電圧レベルを検出するゲート電圧検出部と、ゲート電圧検出部で検出された電圧レベルに基づいてゲート信号の電圧レベルを切り替えるゲート信号切替部とを備えている。また、本実施形態によるゲート駆動装置は、ＩＧＢＴを駆動するためのゲート信号を生成するゲート信号生成部と、本実施形態によるＩＧＢＴ駆動能力切替回路とを備えている。
ＩＧＢＴは、ゲートに入力されるゲート信号の電圧レベルに応じて駆動能力が変化する。このため、本実施形態によるゲート駆動装置は、ＩＧＢＴのゲートに入力されるゲート信号に基づくゲート電圧を検出し、ミラー期間におけるゲート電圧の電圧レベルが設定電圧を上回る（又は下回る）と駆動能力を切替え、ＩＧＢＴのゲート充電電流を可変して、ＩＧＢＴのスイッチング時のコレクタエミッタ間電圧の電圧傾きｄｖ／ｄｔを制御することができる。
本実施形態によるＩＧＢＴ駆動能力切替回路及びゲート駆動装置は、駆動対象のＩＧＢＴに流れるコレクタ電流が小さい（低電流時）の駆動能力を弱くして、当該ＩＧＢＴのコレクタエミッタ間電圧の電圧傾きｄｖ／ｄｔを低減することができる。さらに、本実施形態によるＩＧＢＴ駆動能力切替回路及びゲート駆動装置は、駆動対象のＩＧＢＴに流れるコレクタ電流が増加した低電流以降では駆動能力を向上して、当該ＩＧＢＴのコレクタエミッタ間電圧の電圧傾きｄｖ／ｄｔを増加することができる。このように、本実施形態によるＩＧＢＴ駆動能力切替回路及びゲート駆動装置は、ＩＧＢＴのコレクタエミッタ間電圧の電圧傾きｄｖ／ｄｔのコレクタ電流依存特性を最適化し、ＩＧＢＴのスイッチング時の発生損失を低減しつつ、放射ノイズを抑制することができる。
本発明は、上記実施形態に限らず、種々の変形が可能である。
上記実施形態によるゲート駆動装置は、２つの設定電圧でゲート電圧を検出可能な比較部４１１と、３つの電圧レベルのゲート信号を生成するゲート信号生成部５を有しているが、本発明はこれに限られない。例えば、比較部４１１は、３以上の設定電圧とゲート電圧とを比較できるように構成され、ゲート信号生成部５は、２又は４以上の電圧レベルのゲート信号を生成できるように構成されていてもよい。この場合、ＩＧＢＴ駆動能力切替回路は、ゲート電圧Ｖｇと設定電圧Ｖｓｔとを比較する３以上の比較器と、２又は４以上の電圧レベルの切替信号を生成可能な切替信号生成部とを有することによって、２又は４以上の電圧レベルの切替信号をゲート信号生成部に出力できる。これにより、ゲート駆動装置は、２又は４以上の電圧レベルのゲート信号に基づいてＩＧＢＴの駆動能力を切り替えることができる。
上記実施形態では、切替信号生成部４２３は、直列に接続された抵抗素子４２３ａ，４２３ｂ，４２３ｃ，４２３ｄを用いた抵抗分割によって異なる電圧レベルの選択信号Ｓｓ１，Ｓｓ２，Ｓｓ３を生成するように構成されているが、本発明はこれに限られない。例えば、切替信号生成部は、互いに異なる電圧レベルの直流信号を出力可能な複数のオペアンプ又は複数のトランジスタで構成されていてもよい。
上記実施形態では、ＩＧＢＴ駆動能力切替回路４は、ゲート駆動装置２５ｂに設けられているが、制御装置２６に設けられていてもよい。
上記実施形態では、半導体素子としてＩＧＢＴを例にとって説明したが、本発明はこれに限られない。半導体素子は、ＳｉＣ、ＧａＮ、ダイヤモンド、窒化ガリウム系材料、酸化ガリウム系材料、ＡｌＮ、ＡｌＧａＮ又はＺｎＯなどを含むワイドバンドギャップ半導体素子であってもよく、これらの複数を適宜組み合わせであってもよい。
本発明の技術的範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本発明の技術的範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画され得る。
４ ＩＧＢＴ駆動能力切替回路
５ ゲート信号生成部
１０ 電力変換装置
１１ 三相交流電源
１２ 整流回路
１３ 平滑用コンデンサ
１５ 三相交流電動機
２１ インバータ回路
２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆ ＩＧＢＴ
２３Ｕ Ｕ相出力アーム
２３Ｖ Ｖ相出力アーム
２３Ｗ Ｗ相出力アーム
２４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅ，２４ｆ 還流ダイオード
２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆ，６０ ゲート駆動装置
２６ 制御装置
４１ ゲート電圧検出部
４２ ゲート信号切替部
４３ａ 第一論理回路
４３ｂ 第二論理回路
４５ フィルタ部
４６ 電流検出部
４７ ラダー抵抗回路
５１ 増幅器
５２ カレントミラー回路
５３，５４，５５，５２１，５２２ トランジスタ
５６，４１５，４２３ａ，４２３ｂ，４２３ｃ，４２３ｄ，４６１，４７１，４７２，６１１，６１２ 抵抗素子
６１ 直流信号生成部
２２１ 電流センス端子
４１１ 比較部
４１１ａ 第一比較器
４１１ｂ 第二比較器
４１１ｃ 第三比較器
４１１ｄ 第一設定電圧生成部
４１１ｅ 第二設定電圧生成部
４１１ｆ 第三設定電圧生成部
４１１ｇ コンデンサ
４２０ 選択部
４２１ 制御信号生成部
４２２ スイッチ回路
４２２ａ，４２２ｂ，４２２ｃ スイッチング素子
４２３ 切替信号生成部
４５１，４５３ 低域通過フィルタ
４５２，４５４ 高域通過フィルタ
Ｓｃ 切替信号
ＳＣ１ 第一比較信号
ＳＣ２ 第二比較信号
ＳＣ３ 第三比較信号
ＳＤ１ 第一検出信号
ＳＤ２ 第二検出信号
Ｓｇ ゲート信号
ＳＨ，ＳＬ，ＳＭ 選択制御信号
Ｓｏ 出力信号
ＳＳ 切替信号
Ｓｓ１，Ｓｓ２，Ｓｓ３ 選択信号
Ｖｇ ゲート電圧
Ｖｉｎ 入力信号
Ｖｓｔ 設定電圧
Ｖｓｔ１ 第一設定電圧
Ｖｓｔ２ 第二設定電圧

Claims (5)

  1. 電圧制御型半導体素子に入力されるゲート信号に基づくゲート電圧のミラー期間における電圧レベルを検出する検出部と、
    前記検出部で検出された前記電圧レベルに基づいて前記ゲート信号の電圧レベルを切り替える切替部と
    を備え、
    前記検出部は、前記ミラー期間におけるゲート電圧及び前記電圧制御型半導体素子に設けられた電流センス端子に流れるセンス電流に基づくセンス電圧と、設定電圧とを比較する比較部を有し、
    前記切替部は、電圧レベルが異なる複数の信号を生成する信号生成部と、前記比較部での比較結果に基づいて前記ゲート信号の電圧レベルを前記複数の信号の電圧レベルから選択する選択部とを有する
    半導体素子の駆動能力切替回路。
  2. 前記比較部は、前記ミラー期間におけるゲート電圧と前記設定電圧としての第一設定電圧とを比較する第一比較器と、前記ミラー期間におけるゲート電圧と前記設定電圧としての第二設定電圧とを比較する第二比較器と、前記センス電圧と前記設定電圧としての第三設定電圧とを比較する第三比較器とを有し、
    前記検出部は、前記第一比較器から入力される第一比較信号及び前記第三比較器から入力される第三比較信号を論理演算して得られる第一検出信号を前記選択部に出力する第一論理回路と、前記第二比較器から入力される第二比較信号及び前記第三比較信号を論理演算して得られる第二検出信号を前記選択部に出力する第二論理回路とを有する
    請求項１に記載の半導体素子の駆動能力切替回路。
  3. 前記選択部は、前記ゲート信号を生成するゲート信号生成部に入力される入力信号、前記第一検出信号及び前記第二検出信号を用いて前記複数の信号のうちのいずれか１つの選択を制御するための制御信号を生成する制御信号生成部と、前記制御信号で制御されて前記信号生成部から入力される前記複数の信号のうちのいずれか１つを前記ゲート信号生成部に出力するスイッチ回路とを有する
    請求項２に記載の半導体素子の駆動能力切替回路。
  4. 電圧制御型半導体素子を駆動するためのゲート信号を生成するゲート信号生成部と、
    前記ゲート信号に基づくゲート電圧のミラー期間における電圧レベルを検出する検出部、及び前記検出部で検出された前記電圧レベルに基づいて前記ゲート信号の電圧レベルを切り替える切替部を有する半導体素子の駆動能力切替回路と
    を備え、
    前記検出部は、前記ミラー期間におけるゲート電圧及び前記電圧制御型半導体素子に設けられた電流センス端子に流れるセンス電流に基づくセンス電圧と、設定電圧とを比較する比較部を有し、
    前記切替部は、電圧レベルが異なる複数の信号を生成する信号生成部と、前記比較部での比較結果に基づいて前記ゲート信号の電圧レベルを前記複数の信号の電圧レベルから選択する選択部とを有する
    半導体素子の駆動装置。
  5. 前記半導体素子の駆動能力切替回路は、請求項２から３までのいずれか一項に記載の半導体素子の駆動能力切替回路である
    請求項４に記載の半導体素子の駆動装置。
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