WO2023201825A1 - 一种半导体器件及其制造方法 - Google Patents

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WO2023201825A1
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dielectric
dielectric layer
groove
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邵光速
肖德元
白卫平
白杰
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • the present disclosure relates to the field of semiconductor manufacturing, and in particular, to a semiconductor device and a manufacturing method thereof.
  • DRAM dynamic random access memories
  • An embodiment of the present disclosure provides a semiconductor device, including:
  • the memory structure includes: a first dielectric layer and a channel layer located in the first dielectric layer and extending in a first direction, and the first dielectric layer has a first groove in the first dielectric layer to isolate the channel layer;
  • the capacitor structure covers the side walls and bottom surface of the first groove.
  • the first dielectric layer includes a first dielectric sub-layer, an etching barrier layer and a second dielectric sub-layer arranged from bottom to top, and the first groove penetrates the second dielectric sub-layer. layer, and expose the etching barrier layer.
  • the number of the channel layers is multiple, the plurality of channel layers are arranged along the second direction, and the multiple channel layers are separated by a plurality of the first grooves, The plurality of first grooves are arranged and distributed along the second direction.
  • the capacitive structure includes:
  • the second dielectric layer covers the first electrode
  • a second electrode covers the second dielectric layer.
  • the storage structure further includes: a third dielectric layer covering the channel layer and the first dielectric layer, the third dielectric layer and the first dielectric layer A second groove extending along a second direction is provided in the layer, and the second groove exposes the channel layer.
  • the memory structure further includes: a word line layer extending along the second direction, the word line layer being located in the second groove.
  • the memory structure further includes: a fourth dielectric layer covering a surface of the channel layer exposed by the second groove and covering a surface of the second groove. sidewalls and bottom surfaces, the third dielectric layer and the capacitor structure.
  • the semiconductor device further includes: a bit line layer extending downward from the topmost memory structure to the bottommost memory structure and connected with the plurality of the memory structures. Channel layer connection.
  • a single channel layer is separated by a plurality of first grooves, and two word line layers are provided between two adjacent first grooves, A bit line layer is disposed between the two word line layers.
  • the material of the channel layer includes indium oxide, tin oxide, indium zinc oxide, tin zinc oxide, aluminum zinc oxide, indium gallium oxide, indium gallium zinc oxide, indium aluminum zinc oxide One or more of indium tin zinc oxide, tin gallium zinc oxide, aluminum gallium zinc oxide, and tin aluminum zinc oxide.
  • An embodiment of the present disclosure also provides a method for manufacturing a semiconductor device, including:
  • Forming a memory structure on the substrate includes: forming a first dielectric layer; forming a channel layer extending in the first direction in the first dielectric layer; forming a channel layer in the first dielectric layer to block the trench.
  • the first groove of the channel layer forms a capacitor structure, and the capacitor structure covers the side wall and bottom surface of the first groove;
  • One or more storage structures are then stacked on the storage structure.
  • the first dielectric layer includes a first dielectric sublayer, an etching barrier layer, and a second dielectric sublayer; forming the first dielectric layer includes: forming the first dielectric sublayer; The etching barrier layer is formed on the first dielectric sub-layer; the second dielectric sub-layer is formed on the etching barrier layer.
  • the number of the channel layers is multiple, and the plurality of channel layers are arranged along the second direction; forming the channel layer in the first dielectric layer includes:
  • the channel layer is formed within the first trench.
  • a plurality of the channel layers are separated by a plurality of the first grooves, and the plurality of the first grooves are arranged along the second direction; a partition is formed in the first dielectric layer.
  • the first groove of the channel layer includes: etching the channel layer and the second dielectric sublayer from top to bottom to expose the etching barrier layer to form the first groove. .
  • the capacitive structure includes a first electrode, a second dielectric layer and a second electrode; forming the capacitive structure includes:
  • first electrode in the first groove, the first electrode covering the side walls and bottom surface of the first groove;
  • the storage structure further includes a third dielectric layer and a second groove extending along the second direction; after forming the capacitive structure, the method further includes:
  • Part of the first dielectric layer and part of the third dielectric layer are removed, and the second groove is formed in the first dielectric layer and the third dielectric layer, and the second groove exposes the The channel layer.
  • the memory structure further includes a word line layer extending along the second direction; after forming the second groove, the method further includes:
  • the word line layer is formed in the second groove.
  • the memory structure further includes a fourth dielectric layer; before forming a word line layer in the second groove, the method further includes:
  • the fourth dielectric layer is formed, the fourth dielectric layer covers the surface of the channel layer exposed by the second groove, and covers the sidewall and bottom surface of the second groove, the third dielectric layer and the capacitor structure.
  • the method further includes:
  • a plurality of the memory structures are etched from top to bottom to form a second trench.
  • the second trench extends from the topmost memory structure downward to the bottommost memory structure and runs through the plurality of memory structures.
  • a bit line layer is formed in the second trench.
  • Embodiments of the present disclosure provide a semiconductor device and a manufacturing method thereof, wherein the semiconductor device includes: a substrate and a plurality of memory structures stacked on the substrate; the memory structure includes: a first dielectric layer and a A channel layer in the first dielectric layer and extending in the first direction, with a first groove in the first dielectric layer that isolates the channel layer; a capacitor structure covering the side wall of the first groove and bottom surface.
  • the semiconductor device provided by the embodiments of the present disclosure includes multiple memory structures stacked on a substrate, which improves the integration level and storage density of the semiconductor device compared to semiconductor devices with single-layer memory cells in the related art.
  • the capacitor structure provided by the embodiment of the present disclosure covers the side wall and the bottom surface of the first groove. Compared with the capacitor pillar with a high aspect ratio in the related art, the manufacturing process of the capacitor structure will be simpler.
  • FIG. 1a to 1c are schematic diagrams of semiconductor devices provided by embodiments of the present disclosure.
  • Figure 2 is a flow chart of a manufacturing method of a semiconductor device provided by an embodiment of the present disclosure
  • 3a to 16c are process flow diagrams of semiconductor devices provided by embodiments of the present disclosure.
  • DRAM dynamic random access memories
  • semiconductor devices that contain capacitors such as dynamic random access memories (DRAM) they are typically formed from a single-layer memory cell configuration that typically includes a transistor within a substrate and a capacitive pillar located on the substrate .
  • DRAM dynamic random access memories
  • the capacitive pillars often have a large aspect ratio, the manufacturing process of the capacitive pillars is relatively complex, and the unit volume can accommodate fewer capacitive pillars, and the storage density of semiconductor devices is low.
  • Embodiments of the present disclosure provide a semiconductor device, including: a substrate and a plurality of memory structures stacked on the substrate; the memory structure includes: a first dielectric layer and a device located within the first dielectric layer and along the A channel layer extending in a first direction, the first dielectric layer having a first groove that isolates the channel layer; a capacitor structure covering the side walls and bottom surface of the first groove.
  • the semiconductor device provided by the embodiments of the present disclosure includes multiple memory structures stacked on a substrate, which improves the integration level and storage density of the semiconductor device compared to semiconductor devices with single-layer memory cells in the related art.
  • the capacitor structure provided by the embodiment of the present disclosure covers the side wall and the bottom surface of the first groove. Compared with the capacitor pillar with a high aspect ratio in the related art, the manufacturing process of the capacitor structure will be simpler.
  • the semiconductor device provided by the embodiment of the present disclosure may be a dynamic random access memory (DRAM), but is not limited thereto.
  • the semiconductor device may also be any semiconductor device with a capacitor.
  • FIGS. 1 a to 1c are schematic diagrams of a semiconductor device provided by an embodiment of the present disclosure
  • FIG. 1a is a schematic top view of a semiconductor device provided by an embodiment of the present disclosure
  • FIG. 1b is a schematic cross-sectional structural diagram taken along line AA' of FIG. 1a
  • Figure 1c is a schematic cross-sectional structural diagram taken along line BB' of Figure 1a.
  • the manufacturing method of the semiconductor device provided by the embodiment of the present disclosure will be further described in detail below with reference to FIGS. 1 a to 1 c.
  • the semiconductor device includes: a substrate 10 and a plurality of memory structures 20 stacked on the substrate 10; the memory structure 20 includes: a first dielectric layer 11 and a There is a channel layer 12 in 11 and extending along the first direction.
  • the first dielectric layer 11 has a first groove S1 that isolates the channel layer 12; the capacitor structure 13 covers the first groove S1. Side walls and bottom surface.
  • the substrate may be a semiconductor substrate, and may include at least one elemental semiconductor material (for example, a silicon (Si) substrate, a germanium (Ge) substrate), at least one III-V compound semiconductor material, at least one II-VI compound semiconductor material, at least one organic semiconductor material, or other semiconductor materials known in the art.
  • the substrate is a silicon substrate, which may be doped or undoped.
  • the first dielectric layer 11 includes a first dielectric sub-layer 111, an etching barrier layer 112 and a second dielectric sub-layer 113 arranged from bottom to top.
  • the groove S1 penetrates the second dielectric sub-layer 113 and exposes the etching barrier layer 112 .
  • the function of the etching barrier layer 112 is to prevent the first groove S1 from penetrating the first dielectric layer 11 during the formation of the first groove S1, thereby preventing the first groove S1 from penetrating the first dielectric layer 11.
  • the capacitor structure 13 in S1 is electrically connected to the substrate 10 .
  • the etching barrier layer 112 may be made of nitride, such as silicon nitride.
  • the material of the first dielectric sub-layer 111 and the second dielectric sub-layer 113 may be oxide. In some embodiments, the first dielectric sub-layer 111 and the second dielectric sub-layer 113 are made of the same material, for example, silicon oxide.
  • the number of the channel layers 12 is multiple, the multiple channel layers 12 are arranged along the second direction, and the multiple channel layers 12 are surrounded by a plurality of the first concavities.
  • the groove S1 blocks, and a plurality of the first grooves S1 are arranged and distributed along the second direction.
  • the channel layer 12 is located within the second dielectric sub-layer 113 , and the upper surface of the channel layer 12 is flush with the upper surface of the second dielectric sub-layer 113 .
  • the material of the channel layer 12 includes indium oxide, tin oxide, indium zinc oxide, tin zinc oxide, aluminum zinc oxide, indium gallium oxide, indium gallium zinc oxide, indium aluminum zinc oxide, indium tin zinc One or more of oxide, tin gallium zinc oxide, aluminum gallium zinc oxide, and tin aluminum zinc oxide.
  • the material of the channel layer 12 may also include silicon, germanium, silicon germanium, etc.
  • the channel layer 12 may be doped or undoped.
  • indium gallium zinc oxide (IGZO) is used as the material of the channel layer 12, electron mobility can be increased, thereby increasing the writing speed of the semiconductor device.
  • the first direction and the second direction are parallel to the surface of the substrate 10 .
  • the first direction is perpendicular to the second direction. But it is not limited to this, the first direction may also be obliquely intersecting with the second direction.
  • the plurality of first grooves S1 are distributed in an array along the first direction and the second direction respectively. That is to say, in the first direction, a single channel layer 12 is surrounded by a plurality of said channel layers 12 .
  • the first groove S1 separates a plurality of two first grooves S1 adjacent in the first direction, such as the first groove S11 and the first groove S12 shown in FIG. 1b.
  • the two adjacent first grooves S11 and S12 cut the channel layer 12 into an active area AA, and the active area AA includes a The first source/drain doped region d1 at both ends of the active area AA, the second source/drain doped region d2 located in the middle region of the active area AA, the first source/drain doped region d1 and the The second source/drain doped region d2 may be formed in the channel layer 12 by ion implantation.
  • the first source/drain doped region d1 and the second source/drain doped region d2 have the same conductivity type, such as n-type.
  • the region between the first source/drain doped region d1 and the second source/drain doped region d2 has p-type doping.
  • the capacitor structure 13 includes: a first electrode 131 covering the sidewalls and bottom surface of the first groove S1; a second dielectric layer 132 , the second dielectric layer 132 covers the first electrode 131; the second electrode 133, the second electrode 133 covers the second dielectric layer 132.
  • the first electrode 131 is connected to the channel layer 12 , and the upper surface of the first electrode 131 is flush with the upper surface of the channel layer 12 .
  • the first electrode 131 is connected to the first source/drain doped region (not labeled).
  • the material of the second dielectric layer 132 may be a high dielectric constant material, such as tantalum oxide, hafnium oxide, zirconium oxide, niobium oxide, titanium oxide, barium oxide, strontium oxide, yttrium oxide, lanthanum oxide, praseodymium oxide or Strontium barium titanate, etc.
  • the materials of the first electrode 131 and the second electrode 133 may include tungsten (W), copper (Cu), titanium (Ti), tantalum (Ta), titanium nitride (TiN), and tantalum nitride (TaN). , one or more of metal silicides and metal alloys.
  • the first electrode 131 and the second electrode 133 are made of the same material, for example, titanium nitride (TiN). In some other embodiments, the materials of the first electrode 131 and the second electrode 133 may be different.
  • the first groove S1 has a smaller aspect ratio. Compared with forming a capacitor pillar with a larger aspect ratio in the related art, the side walls of the first groove S1 The process of forming the capacitor structure 13 on the bottom surface is simpler, that is to say, the process of forming the memory structure 20 in the embodiment of the present disclosure is simpler, and is conducive to stacking a larger number of the capacitor structure 13 on the substrate 10
  • the memory structure 20 increases the memory capacity of the semiconductor device.
  • the depth of the first groove S1 is shallow, that is, the height of the capacitor structure 13 is small, and more of the capacitor structures 13 can be accommodated in a unit volume, which improves the integration and storage of the semiconductor device. density.
  • the number of the capacitor structures 13 is multiple, and the plurality of capacitor structures 13 are arranged in an array along the first direction and the second direction respectively.
  • the second dielectric layers 132 of the plurality of capacitive structures 13 arranged along the second direction are connected to each other, and the second dielectric layers 132 of the plurality of capacitive structures 13 arranged along the second direction are connected to each other.
  • the electrodes 133 are also connected to each other.
  • the second dielectric layer 132 not only covers the first electrode 131 but also covers part of the first dielectric layer 11 .
  • the plurality of capacitor structures 13 arranged along the second direction have a common second dielectric layer 132 and a common second electrode 133.
  • the second dielectric layer 132 and the second The electrode 133 extends along the second direction, thus simplifying the manufacturing process of the semiconductor device.
  • the second dielectric layer 132 also covers part of the channel layer 12 .
  • the two capacitor structures 13 located on the side walls and bottom surfaces of the two adjacent first grooves S1 have a common second dielectric layer 132 and a first The electrode 133 thus further simplifies the manufacturing process of the semiconductor device.
  • the memory structure 20 further includes an opening 14 located in and above the first groove S1 and a filling layer 15 located in the opening 14.
  • the opening 14 is due to the capacitive structure. 13 is formed by not completely filling the first groove S1.
  • the upper surface of the filling layer 15 is flush with the upper surface of the second electrode 133 .
  • the material of the filling layer 15 includes nitride, such as silicon nitride.
  • the memory structure 20 further includes: a third dielectric layer 16 covering the channel layer 12 and the first dielectric layer 11 .
  • the third dielectric layer 16 And the first dielectric layer 11 has a second groove S2 extending along the second direction, and the second groove S2 exposes the channel layer 12 .
  • the memory structure 20 further includes: a word line layer 18 extending along the second direction, and the word line layer 18 is located in the second groove S2.
  • the material of the third dielectric layer 16 includes oxide, such as silicon oxide.
  • the materials of the word line layer 18 include tungsten (W), copper (Cu), titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN), metal silicide, and metal alloys. of one or more.
  • the upper surface of the third dielectric layer 16 is flush with the upper surfaces of the third electrode 133 and the filling layer 15 , and the second groove S2 penetrates the third dielectric layer 16 from top to bottom. and the second dielectric sublayer 113, and expose the etching barrier layer 112 and the channel layer 12.
  • the word line layer 18 located in the second groove S2 extends along the second direction and Surrounding the channel layer 12, the manufacturing process of the word line layer 18 is relatively simple.
  • the number of the second grooves S2 is multiple, and the plurality of second grooves S2 are arranged along the first direction; the number of the word line layer 18 is multiple, and the plurality of second grooves S2 are arranged in a first direction.
  • the word line layer 18 is arranged along the first direction.
  • two word line layers 18 are provided between two adjacent first grooves S11 and S12 in the first direction.
  • the word line layer 18 is disposed between the first source/drain doped region d1 and the second source/drain doped region d2.
  • the drain doped region d1 is separated from the second source/drain doped region d2.
  • the memory structure 20 further includes: a fourth dielectric layer 17 covering the surface of the channel layer 12 exposed by the second groove S2 and covering the The side walls and bottom surface of the second groove S2, the third dielectric layer 16 and the capacitor structure 13.
  • the word line layer 18 and the channel layer 12 are separated by the fourth dielectric layer 17 , and the upper surface of the word line layer 18 is flush with the upper surface of the fourth dielectric layer 17 .
  • the fourth dielectric layer 17 also covers the filling layer 15 .
  • the fourth dielectric layer 17 may be an oxide, such as silicon oxide.
  • the semiconductor device further includes: a bit line layer 19 extending downward from the topmost memory structure 20 to the bottommost memory structure 20 and connected with a plurality of the memory structures 20 . 20 in the channel layer 12 is connected.
  • the materials of the bit line layer 19 include tungsten (W), copper (Cu), titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN), metal silicide, and metal alloys. of one or more.
  • the formation method of the bit line layer 19 may be: first, etching a plurality of the memory structures 20 from top to bottom to form a second trench T2, and the second trench T2 starts from the bottom.
  • the top-level memory structure 20 extends downward to the lowest-level memory structure 20 and penetrates the channel layers 12 in multiple memory structures 20; then, the bit line is formed in the second trench T2 Layer 19.
  • the second trench T2 connecting multiple channel layers 12 is formed through one-step drilling, and the bit line layer 19 is formed in the second trench T2, which simplifies the process. The manufacturing process of bit line layer 19 is described below.
  • a bit line layer 19 is provided between the two word line layers 18 between the two adjacent first grooves S11 and S12. In this way, the two capacitor structures 13 and the two adjacent word line layers 18 share one bit line layer 19, which further simplifies the manufacturing process of the semiconductor device, saves space, and improves the efficiency of the semiconductor device. Describe the storage density of semiconductor devices.
  • the bit line layer 19 is connected to the second source/drain doped region d2.
  • the number of the bit line layers 19 is multiple, and the multiple bit line layers 19 are arranged along the second direction, as shown in FIG. 1a.
  • the bit line layer 19 may also be arranged in an array along the first direction and the second direction respectively.
  • the semiconductor device provided by the embodiment of the present disclosure includes a plurality of the memory structures 20 stacked on the substrate 10 , which improves the integration level and storage density of the semiconductor device.
  • An embodiment of the present disclosure also provides a method for manufacturing a semiconductor device. As shown in Figure 2, the method includes the following steps:
  • Step 201 Provide a substrate
  • Forming a memory structure on the substrate includes: forming a first dielectric layer; forming a channel layer extending in the first direction in the first dielectric layer; and forming partitions in the first dielectric layer.
  • the first groove of the channel layer forms a capacitor structure, and the capacitor structure covers the side walls and bottom surface of the first groove;
  • Step 203 Stack the storage structures to form one or more storage structures.
  • FIG. 3a to 16c are process flow diagrams of semiconductor devices provided by embodiments of the present disclosure.
  • Fig. 3a, Fig. 4a, Fig. 5a, Fig. 6a, Fig. 7a, Fig. 8a, Fig. 9a, Fig. 10a, Fig. 11a, Fig. 12a, Fig. 13a, Fig. 14a, Fig. 15a and Fig. 16a are provided by the embodiments of the present disclosure.
  • FIG. 1 Schematic top views of the manufacturing method of semiconductor devices in different process steps, Figure 3b, Figure 4b, Figure 5b, Figure 6b, Figure 7b, Figure 8b, Figure 9b, Figure 10b, Figure 11b, Figure 12b, Figure 13b, Figure 14b, Figure 15b and Figure 16b are respectively along the lines of Figure 3a, Figure 4a, Figure 5a, Figure 6a, Figure 7a, Figure 8a, Figure 9a, Figure 10a, Figure 11a, Figure 12a, Figure 13a, Figure 14a, Figure 15a, Figure 16a Schematic cross-sectional structural diagram taken along line AA'; Figure 3c, Figure 4c, Figure 5c, Figure 6c, Figure 7c, Figure 8c, Figure 9c, Figure 10c, Figure 11c, Figure 12c, Figure 13c, Figure 14c, Figure 15c, Figure 16c are lines BB′ along Fig.
  • step 201 is performed, as shown in Figures 3a to 3c, to provide a substrate 10.
  • the substrate may be a semiconductor substrate, and may include at least one elemental semiconductor material (for example, a silicon (Si) substrate, a germanium (Ge) substrate), at least one III-V compound semiconductor material, at least one II-VI compound semiconductor material, at least one organic semiconductor material, or other semiconductor materials known in the art.
  • the substrate is a silicon substrate, which may be doped or undoped.
  • step 202 is performed.
  • a memory structure 20 is formed on the substrate 10 , including: forming a first dielectric layer 11 ; Extended channel layer 12; forming a first groove S1 in the first dielectric layer 11 to isolate the channel layer 12; forming a capacitor structure 13, the capacitor structure 13 covering the first groove S1 Side walls and bottom surface.
  • the first dielectric layer 11 includes a first dielectric sub-layer 111 , an etching barrier layer 112 and a second dielectric sub-layer 113 .
  • Forming the first dielectric layer 11 specifically includes: forming the first dielectric sub-layer 111; forming the etching barrier layer 112 on the first dielectric sub-layer 111; forming the etching barrier layer 112 on the etching barrier layer 112.
  • the second dielectric sub-layer 113 is formed.
  • the etching barrier layer 112 may be made of nitride, such as silicon nitride.
  • the material of the first dielectric sub-layer 111 and the second dielectric sub-layer 113 may be oxide. In some embodiments, the first dielectric sub-layer 111 and the second dielectric sub-layer 113 are made of the same material, for example, silicon oxide.
  • Forming the channel layer 12 in the first dielectric layer 11 specifically includes:
  • the second dielectric sub-layer 113 is etched to form a plurality of first trenches T1 extending along the first direction in the second dielectric sub-layer 113, and the plurality of first trenches T1 are arranged along the second direction.
  • the channel layer 12 is formed in the first trench T1 (see Figures 6a to 6c).
  • the first direction and the second direction are parallel to the surface of the substrate 10 .
  • the first direction is perpendicular to the second direction. But it is not limited to this, the first direction may also be obliquely intersecting with the second direction.
  • the channel layer 12 is located in the second dielectric sub-layer 113 , and the upper surface of the channel layer 12 is flush with the upper surface of the second dielectric sub-layer 113 .
  • the material of the channel layer 12 includes silicon, germanium, silicon germanium, indium oxide, tin oxide, indium zinc oxide, tin zinc oxide, aluminum zinc oxide, indium gallium oxide, indium gallium zinc oxide, indium aluminum One or more of zinc oxide, indium tin zinc oxide, tin gallium zinc oxide, aluminum gallium zinc oxide, and tin aluminum zinc oxide.
  • the channel layer 12 may be doped or undoped. When indium gallium zinc oxide (IGZO) is used as the material of the channel layer 12, electron mobility can be increased, thereby increasing the writing speed of the semiconductor device.
  • IGZO indium gallium zinc oxide
  • the plurality of channel layers 12 are separated by a plurality of first grooves S1 , and the plurality of first grooves S1 are arranged along the second direction.
  • Forming the first groove S1 that isolates the channel layer 12 in the first dielectric layer 11 specifically includes: etching the channel layer 12 and the second dielectric sublayer 113 from top to bottom. Until the etching barrier layer 112 is exposed, the first groove S1 is formed.
  • the role of the etching barrier layer 112 is to prevent the first groove S1 from penetrating the first dielectric layer 11 during the process of forming the first groove S1, thereby avoiding The capacitor structure 13 in the first groove S1 is electrically connected to the substrate 10 .
  • the plurality of first grooves S1 are distributed in an array along the first direction and the second direction respectively. That is to say, in the first direction, a single channel layer 12 is surrounded by a plurality of said channel layers 12 .
  • the first groove S1 blocks two adjacent first grooves S1 in the first direction, namely the first groove S11 and the first groove S12.
  • the capacitor structure 13 includes a first electrode 131, a second dielectric layer 132 and a second electrode 133; forming the capacitor structure 13 includes:
  • the first electrode 131 is formed in the first groove S1, and the first electrode 131 covers the side walls and bottom surface of the first groove S1 (as shown in Figures 8a to 8c);
  • a second dielectric material layer 132a is formed on the first dielectric layer 11, the channel layer 12 and the first electrode 131, and a second electrode material layer 133a (such as As shown in Figure 9a to Figure 9c);
  • the dielectric layer 132 covers the first electrode 131 (as shown in Figures 11a to 11c).
  • the first electrode 131 is connected to the channel layer 12 , and the upper surface of the first electrode 131 is flush with the upper surface of the channel layer 12 .
  • the material of the second dielectric layer 132 may be a high dielectric constant material, such as tantalum oxide, hafnium oxide, zirconium oxide, niobium oxide, titanium oxide, barium oxide, strontium oxide, yttrium oxide, oxide Lanthanum, praseodymium oxide or strontium barium titanate, etc.
  • the materials of the first electrode 131 and the second electrode 133 may include tungsten (W), copper (Cu), titanium (Ti), tantalum (Ta), titanium nitride (TiN), and tantalum nitride (TaN). , one or more of metal silicides and metal alloys.
  • the first electrode 131 and the second electrode 133 are made of the same material, for example, titanium nitride (TiN).
  • the number of the capacitor structures 13 is multiple, and the plurality of capacitor structures 13 are arranged in an array along the first direction and the second direction respectively.
  • the second dielectric layers 132 of the plurality of capacitive structures 13 arranged along the second direction are connected to each other, and the second dielectric layers 132 of the plurality of capacitive structures 13 arranged along the second direction are connected to each other.
  • the electrodes 133 are also connected to each other.
  • the second dielectric layer 132 covers the first electrode 131 and also covers part of the first dielectric layer 11, as shown in FIG. 11a.
  • the plurality of capacitor structures 13 arranged along the second direction have a common second dielectric layer 132 and a common second electrode 133.
  • the second dielectric layer 132 and the second The electrode 133 extends along the second direction, thus simplifying the manufacturing process of the semiconductor device.
  • the second dielectric layer 132 also covers part of the channel layer 12 .
  • the memory structure 20 is formed in the first groove S1 and its The opening 14 above is formed because the first electrode 131, the second dielectric material layer 132a and the second electrode material layer 133a do not completely fill the first groove S1.
  • forming the memory structure 20 further includes: forming a filling layer 15 in the opening 14, the upper surface of the filling layer 15 being flush with the upper surface of the second electrode material layer 133a, As shown in Figure 10a to Figure 10c.
  • the material of the filling layer 15 includes nitride, such as silicon nitride.
  • the memory structure 20 further includes a third dielectric layer 16 and a second groove S2 extending along the second direction.
  • the method further include:
  • the third dielectric layer 16 is formed on the channel layer 12 and the first dielectric layer 11 (as shown in FIGS. 12a to 12c ); the material of the third dielectric layer 16 includes oxide, such as oxide silicon;
  • the groove S2 exposes the channel layer 12 (as shown in Figures 13a to 13c).
  • the memory structure further includes a word line layer 18 extending along the second direction; after forming the second groove S2, the method further includes: The word line layer 18 is formed in the groove S2.
  • the materials of the word line layer 18 include tungsten (W), copper (Cu), titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN), metal silicide, and metal alloys. of one or more.
  • the upper surface of the third dielectric layer 16 is flush with the upper surfaces of the third electrode 133 and the filling layer 15 , and the second groove S2 runs through the third dielectric layer 16 from top to bottom.
  • the three dielectric layers 16 and the second dielectric sub-layer 113 are exposed, and the etching barrier layer 112 and the channel layer 12 are exposed.
  • the word line layer 18 located in the second groove S2 along the Extending in two directions and surrounding the channel layer 12 , the manufacturing process of the word line layer 18 is relatively simple.
  • the number of the second grooves S2 is multiple, and the plurality of second grooves S2 are arranged along the first direction; the number of the word line layer 18 is multiple, and the plurality of second grooves S2 are arranged in a first direction.
  • the word line layer 18 is arranged along the first direction.
  • two word line layers 18 are provided between two adjacent first grooves S11 and S12 in the first direction.
  • the memory structure 20 further includes a fourth dielectric layer 17 ; before forming the word line layer 18 in the second groove S2 , the method further includes: forming the The fourth dielectric layer 17 covers the surface of the channel layer 12 exposed by the second groove S2, and covers the side walls and bottom surface of the second groove S2, the The third dielectric layer 16 and the capacitor structure 13 .
  • the fourth dielectric layer 17 is formed before forming the word line layer 18 .
  • the word line layer 18 and the channel layer 12 are separated by the fourth dielectric layer 17 , and the word line layer 17 is separated from the channel layer 12 by the fourth dielectric layer 17 .
  • the upper surface of the layer 18 is flush with the upper surface of the fourth dielectric layer 17 .
  • the fourth dielectric layer 17 also covers the filling layer 15 .
  • the fourth dielectric layer 17 may be an oxide, such as silicon oxide.
  • step 203 is performed. As shown in FIGS. 16a to 16c , one or more storage structures 20 are then stacked on the storage structure 20 .
  • Embodiments of the present disclosure improve the integration level and storage density of the semiconductor device by stacking a plurality of the memory structures 20 on the substrate 10 .
  • the first groove S1 has a smaller aspect ratio. Compared with forming a capacitor pillar with a larger aspect ratio in the related art, the side walls of the first groove S1 The process of forming the capacitor structure 13 on the bottom surface is simpler, that is to say, the process of forming the memory structure 20 in the embodiment of the present disclosure is simpler, and is conducive to stacking a larger number of the capacitor structure 13 on the substrate 10
  • the memory structure 20 increases the memory capacity of the semiconductor device.
  • the depth of the first groove S1 is shallow, that is, the height of the capacitor structure 13 is small, and more of the capacitor structures 13 can be accommodated in a unit volume, which improves the integration and storage of the semiconductor device. density.
  • the method further includes: etching a plurality of the memory structures 20 from top to bottom to form a second trench T2,
  • the second trench T2 extends downward from the topmost memory structure 20 to the bottommost memory structure 20 and penetrates the channel layers 12 in multiple memory structures 20; in the second trench
  • a bit line layer 19 is formed in T2, and finally the structure shown in Figure 1a to Figure 1c is formed.
  • the materials of the bit line layer 19 include tungsten (W), copper (Cu), titanium (Ti), tantalum (Ta), titanium nitride (TiN), tantalum nitride (TaN), metal silicide, and metal alloys. of one or more.
  • the second trench T2 connecting multiple channel layers 12 is formed through one-step drilling, and the bit line layer 19 is formed in the second trench T2, which simplifies the process.
  • the manufacturing process of bit line layer 19 is described below.
  • a bit line layer 19 is provided between the two word line layers 18 between the two adjacent first grooves S11 and S12. In this way, the two capacitor structures 13 located on the side walls and bottom surfaces of the two adjacent first grooves S11 and S12 and the two adjacent word line layers 18 share one bit line. Layer 19 further simplifies the manufacturing process of the semiconductor device, saves space, and improves the storage density of the semiconductor device.
  • the number of the bit line layers 19 is multiple, and the multiple bit line layers 19 are arranged along the second direction, as shown in FIG. 1a.
  • the bit line layer 19 may also be arranged in an array along the first direction and the second direction respectively.
  • the semiconductor device provided by the embodiments of the present disclosure includes multiple memory structures stacked on a substrate, which improves the integration level and storage density of the semiconductor device compared to semiconductor devices with single-layer memory cells in the related art.
  • the capacitor structure provided by the embodiment of the present disclosure covers the side wall and the bottom surface of the first groove. Compared with the capacitor pillar with a high aspect ratio in the related art, the manufacturing process of the capacitor structure will be simpler.

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Abstract

本公开实施例提供了一种半导体器件及其制造方法，所述半导体器件包括：衬底以及堆叠在所述衬底上的多个存储结构；所述存储结构包括：第一介质层及位于所述第一介质层内且沿第一方向延伸的沟道层，所述第一介质层内具有隔断所述沟道层的第一凹槽；电容结构，覆盖所述第一凹槽的侧壁及底表面。

Description

一种半导体器件及其制造方法
相关的交叉引用
本公开基于申请号为202210429923.3、申请日为2022年04月22日、发明名称为“一种半导体器件及其制造方法”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本公开作为参考。
技术领域
本公开涉及半导体制造领域，尤其涉及一种半导体器件及其制造方法。
背景技术
在包含电容的半导体器件中，例如动态随机存储器(DRAM)，通常由单层存储单元配置形成，所述存储单元通常包括一个晶体管和一个电容柱，晶体管位于衬底内，电容柱位于衬底上。
然而，随着各类电子设备对集成度和数据存储密度的需求的不断提高，普通的二维半导体器件越来越难以满足需求。
发明内容
本公开实施例提供一种半导体器件，包括：
衬底以及堆叠在所述衬底上的多个存储结构；
所述存储结构包括：第一介质层及位于所述第一介质层内且沿第一方向延伸的沟道层，所述第一介质层内具有隔断所述沟道层的第一凹槽；电容结构，覆盖所述第一凹槽的侧壁及底表面。
在一些实施例中，所述第一介质层包括自下而上设置的第一介质子层、刻蚀阻挡层以及第二介质子层，所述第一凹槽穿透所述第二介质子层，且暴露所述刻蚀阻挡层。
在一些实施例中，所述沟道层的数量为多个，多个所述沟道层沿第二方向排布，且多个所述沟道层被多个所述第一凹槽隔断，多个所述第一凹槽沿第二方向排列分布。
在一些实施例中，所述电容结构包括：
第一电极，所述第一电极覆盖所述第一凹槽的侧壁及底表面；
第二介质层，所述第二介质层覆盖所述第一电极；
第二电极，所述第二电极覆盖所述第二介质层。
在一些实施例中，所述存储结构还包括：第三介质层，所述第三介质层覆盖所述沟道层以及所述第一介质层，所述第三介质层及所述第一介质层内具有沿第二方向延伸的第二凹槽，所述第二凹槽暴露出所述沟道层。
在一些实施例中，所述存储结构还包括：沿第二方向延伸的字线层，所述字线层位于所述第二凹槽内。
在一些实施例中，所述存储结构还包括：第四介质层，所述第四介质层覆盖所述沟道层被所述第二凹槽暴露的表面，且覆盖所述第二凹槽的侧壁及底表面、所述第三介质层及所述电容结构。
在一些实施例中，所述半导体器件还包括：位线层，所述位线层从最顶层的存储结构往下延伸至最底层的存储结构，并与多个所述存储结构中的所述沟道层连接。
在一些实施例中，在第一方向上，单个所述沟道层被多个所述第一凹槽隔断，相邻的两个所述第一凹槽之间设置有两个字线层，所述两个字线层之间设置有一个位线层。
在一些实施例中，所述沟道层的材料包括氧化铟、氧化锡、铟锌氧化物、锡锌氧化物、铝锌氧化物、铟镓氧化物、铟镓锌氧化物、铟铝锌氧化物、铟锡锌氧化物、锡镓锌氧化物、铝镓锌氧化物、锡铝锌氧化物中的一种或多种。
本公开实施例还提供了一种半导体器件的制造方法，包括：
提供衬底；
在所述衬底上形成存储结构，包括：形成第一介质层；在所述第一介质层内形成沿第一方向延伸的沟道层；在所述第一介质层内形成隔断所述沟道层的第一凹槽；形成电容结构，所述电容结构覆盖所述第一凹槽的侧壁及底表面；
在所述存储结构上再堆叠形成一个或多个所述存储结构。
在一些实施例中，所述第一介质层包括第一介质子层、刻蚀阻挡层以及第二介质子层；形成所述第一介质层，包括：形成所述第一介质子层；在所述第一介质子层上形成所述刻蚀阻挡层；在所述刻蚀阻挡层上形成所述第二介质子层。
在一些实施例中，所述沟道层的数量为多个，多个所述沟道层沿第二方向排布；在所述第一介质层内形成所述沟道层，包括：
刻蚀所述第二介质子层，在所述第二介质子层内形成多条沿第一方向延伸的第一沟槽，多条所述第一沟槽沿第二方向排布；
在所述第一沟槽内形成所述沟道层。
在一些实施例中，多个所述沟道层被多个所述第一凹槽隔断，多个所述第一凹槽沿第二方向排布；在所述第一介质层内形成隔断所述沟道层的所述第一凹槽，包括：从上往下刻蚀所述沟道层以及所述第二介质子层至暴露出所述刻蚀阻挡层，形成所述第一凹槽。
在一些实施例中，所述电容结构包括第一电极、第二介质层以及第二电极；形成所述电容结构，包括：
在所述第一凹槽内形成所述第一电极，所述第一电极覆盖所述第一凹槽的侧壁及底表面；
在所述第一介质层、所述沟道层以及所述第一电极上形成第二介质材料层，在所述第二介质材料层上形成第二电极材料层；
移除部分所述第二电极材料层、部分所述第二介质材料层以分别形成所述第二电极和所述第二介质层，所述第二电极和所述第二介质层覆盖所述第一电极。
在一些实施例中，所述存储结构还包括第三介质层及沿第二方向延伸的第二凹槽；在形成所述电容结构之后，所述方法还包括：
在所述沟道层以及所述第一介质层上形成所述第三介质层；
移除部分所述第一介质层和部分所述第三介质层，在所述第一介质层和所述第三介质层内形成所述第二凹槽，所述第二凹槽暴露出所述沟道层。
在一些实施例中，所述存储结构还包括沿第二方向延伸的字线层；在形成所述第二凹槽之后，所述方法还包括：
在所述第二凹槽内形成所述字线层。
在一些实施例中，所述存储结构还包括第四介质层；在所述第二凹槽内形成字线层之前，所述方法还包括：
形成所述第四介质层，所述第四介质层覆盖所述沟道层被所述第二凹槽暴露的表面，且覆盖所述第二凹槽的侧壁及底表面、所述第三介质层及所述电容结构。
在一些实施例中，在所述存储结构上再堆叠一个或多个所述存储结构之后，所述方法还包括：
从上往下刻蚀多个所述存储结构，形成第二沟槽，所述第二沟槽从最顶层的存储结构往下延伸至最底层的存储结构，并贯穿多个所述存储结构中的所述沟道层；
在所述第二沟槽内形成位线层。
本公开实施例提供的半导体器件及其制造方法，其中，所述半导体器件包括：衬底以及堆叠在所述衬底上的多个存储结构；所述存储结构包括：第一介质层及位于所述第一介质层内且沿第一方向延伸的沟道层，所述第一介质层内具有隔断所述沟道层的第一凹槽；电容结构，覆盖所述第一凹槽的侧壁及底表面。本公开实施例提供的半导体器件包括堆叠在衬底上的多个存储结构，相比相关技术中的具有单层存储单元的半导体器件，提高了所述半导体器件的集成度和存储密度。同时，本公开实施例提供的电容结构覆盖所述第一凹槽的侧壁及底表面，相比相关技术中的具有高深宽比的电容柱，所述电容结构的制造工艺将更加简单。
本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其它特征和优点将从说明书附图以及权利要求书变得明显。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1a至图1c为本公开实施例提供的半导体器件的示意图；
图2为本公开实施例提供的半导体器件的制造方法流程框图；
图3a至图16c为本公开实施例提供的半导体器件的工艺流程图。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标 记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
在包含电容的半导体器件中，例如动态随机存储器(DRAM)，通常由单层存储单元配置形成，所述存储单元通常包括一个晶体管和一个电容柱，晶体管位于衬底内，电容柱位于衬底上。然而，随着各类电子设备对集成度和数据存储密度的需求的不断提高，普通的二维半导体器件越来越难以满足需求。此外，在相关技术中，所述电容柱往往具有较大的深宽比，所述电容柱的制造工艺比较复杂，且单位体积能够容纳的电容柱较少，半导体器件的存储密度较低。
基于此，提出了本公开实施例的以下技术方案：
本公开实施例提供了一种半导体器件，包括：衬底以及堆叠在所述衬底上的多个存储结构；所述存储结构包括：第一介质层及位于所述第一介质层内且沿第一方向延伸的沟道层，所述第一介质层内具有隔断所述沟道层的第一凹槽；电容结构，覆盖所述第一凹槽的侧壁及底表面。
本公开实施例提供的半导体器件包括堆叠在衬底上的多个存储结构，相比相关技术中的具有单层存储单元的半导体器件，提高了所述半导体器件的集成度和存储密度。同时，本公开实施例提供的电容结构覆盖所述第一凹槽的侧壁及底表面，相比相关技术中的具有高深宽比的电容柱，所述电容结构的制造工艺将更加简单。
本公开实施例提供的半导体器件可以是动态随机存储器(DRAM)，但不限于此，所述半导体器件还可以是任何具有电容的半导体器件。
下面结合附图对本公开的具体实施方式做详细的说明。在详述本公开实施例时，为便于说明，示意图会不依一般比例做局部放大，而且所述示意图只是示例，其在此不应限制本公开的保护范围。
图1a至图1c为本公开实施例提供的半导体器件的示意图；其中，图1a为本公开实施例提供的半导体器件的俯视示意图，图1b为沿着图1a的线AA'截取的剖面结构示意图，图1c为沿着图1a的线BB'截取的剖面结构示意图。以下结合图1a至图1c对本公开实施例提供的半导体器件的制造方法再作进一步详细的说明。
如图所示，所述半导体器件包括：衬底10以及堆叠在所述衬底10上的多个存储结构20；所述存储结构20包括：第一介质层11及位于所述第一介质层11内且沿第一方向延伸的沟道层12，所述第一介质层11内具有隔断所述沟道层12的第一凹槽S1；电容结构13，覆盖所述第一凹槽S1的侧壁及底表面。
所述衬底可以为半导体衬底，并且可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，所述衬底为硅衬底，所述硅衬底可经掺杂或未经掺杂。
如图1b所示，在一实施例中，所述第一介质层11包括自下而上设置的第一介质子层111、刻蚀阻挡层112以及第二介质子层113，所述第一凹槽S1穿透所述第二介质子层113，且暴露所述刻蚀阻挡层112。所述刻蚀阻挡层112的作用是在形成所述第一凹槽S1的过程中，避免所述第一凹槽S1穿透所述第一介质层11，从而避免了所述第一凹槽S1内的所述电容结构13与所述衬底10电连接。所述刻蚀阻挡层112的材料可以是氮化物，例如氮化硅。所述第一介质子层111和所述第二介质子层113的材料可以是氧化物。在一些实施例中，所述第一介质子层111和所述第二介质子层113的材料相同，例如，氧化硅。
在一实施例中，所述沟道层12的数量为多个，多个所述沟道层12沿第二方向排布，且多个所述沟道层12被多个所述第一凹槽S1隔断，多个所述第一凹槽S1沿第二方向排列分布。在一些实施例中，所述沟道层12位于所述第二介质子层113内，且所述沟道层12的上表面与所述第二介质子层113的上表面齐平。所述沟道层12的材料包括氧化铟、氧化锡、铟锌氧化物、锡锌氧化物、铝锌氧化物、铟镓氧化物、铟镓锌氧化物、铟铝锌氧化物、铟锡锌氧化物、锡镓锌氧化物、铝镓锌氧化物、锡铝锌氧化物中的一种或多种。所述沟道层12的材料还可以包括硅、锗、硅锗等。所述沟道层12可经掺杂或未经掺杂。当使用铟镓锌氧化物(IGZO)作为所述沟道层12的材料时，能够提高电子迁移率，从而提高所述半导体器件的写入速度。
在一实施例中，第一方向、第二方向与所述衬底10的表面平行。在一些实施例中，第一方向与第二方向垂直。但不限于此，第一方向也可以与第二方向斜交。
在一实施例中，多个所述第一凹槽S1分别沿第一方向和第二方向呈阵列分布，也就是说，在第一方向上，单个所述沟道层12被多个所述第一凹槽S1隔断，多个所述在第一方向上相邻的两个第一凹槽S1，例如图1b中示出的第一凹槽S11和第一凹槽S12。
在一实施例中，在第一方向上，相邻的两个所述第一凹槽S11、S12将所述沟道层12切割为一个有源区AA，所述有源区AA包括位于所述有源区AA两端的第一源/漏掺杂区d1、位于所述有源区AA中间区域的第二源/漏掺杂区d2，所述第一源/漏掺杂区d1和所述第二源/漏掺杂区d2可以通过离子注入的方式形成于所述沟道层12内。在一具体实施例中，所述第一源/漏掺杂区d1和所述第二源/漏掺杂区d2的导电类型相同，如n型。在一更具体的实施例中，位于所述第一源/漏掺杂区d1和所述第二源/漏掺杂区d2之间的区域具有p型掺杂。
如图1b所示，在一实施例中，所述电容结构13包括：第一电极131，所述第一电极131覆盖所述第一凹槽S1的侧壁及底表面；第二介质层132，所述第二介质层132覆盖所述第一电极131；第二电极133，所述第二电极133覆盖所述第二介质层132。所述第一电极131与所述沟道层12连接，且所述第一电极131的上表面与所述沟道层12的上表面齐平。在一具体实施例中，所述第一电极131与所述第一源/漏掺杂区(未标识)连接。所述第二介质层132的材料可以为高介电常数材料，例如可以为氧化钽、氧化铪、氧化锆、氧化铌、氧化钛、氧化钡、氧化锶、氧化钇、氧化镧、氧化镨或者钛酸锶钡等。所述第一电极131和所述第二电极133的材料可以包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金中的一种或多种。在一些实施例中，所述第一电极131和所述第二电极133的材料相同，例如，氮化钛(TiN)。在一些其他实施例中，所述第一电极131和所述第二电极133的材料可以不相同。
在一些实施例中，所述第一凹槽S1具有较小的深宽比，与形成相关技术中具有较大的深宽比的电容柱相比，在所述第一凹槽S1的侧壁和底表面形成所述电容结构13的工艺更加简单，也就是说本公开实施例形成所述存储结构20的工艺更为简单，且有利于在所述衬底10上堆叠数量更多的所述存储结构20，增加了所述半导体器件的存储容量。此外，所述第一凹槽S1的深度较浅，即所述电容结构13的高度较小，单位体积内能够容纳更多的所述电容结构13，提高了所述半导体器件的集成度和存储密度。
在一实施例中，所述电容结构13的数量为多个，多个所述电容结构13分别沿第一方向和第二方向呈阵列排布。在一些实施例中，沿第二方向排布的多个所述电容结构13的所述第二介质层132彼此相连，沿第二方向排布的多个所述电容结构13的所述第二电极133亦彼此相连，所述第二介质层132覆盖所述第一电极131的同时还覆盖部分所述第一介质层11。换句话说，沿第二方向排布的多个所述电容结构13具有共用的所述第二介质层132和共用的所述第二电极133，所述第二介质层132和所述第二电极133沿第二方向延伸，如此，简化了所述半导体器件的制造工艺。在一些实施例中，所述第二介质层132还覆盖部分所述沟道层12。
在一实施例中，在第一方向上，位于该相邻的两个所述第一凹槽S1的侧壁和底表面上的两个电容结构13具有共用的第二介质层132和第一电极133，如此，进一步简化了所述半导体器件的制造工艺。
在一实施例中，所述存储结构20还包括位于所述第一凹槽S1内及其上方的开口14以及位于所述开口14内的填充层15，所述开口14是由于所述电容结构13未完全填充所述第一凹槽S1形成的。所述填充层15的上表面与所述第二电极133的上表面齐平。所述填充层15的材料包括氮化物，例如氮化硅。
在一实施例中，所述存储结构20还包括：第三介质层16，所述第三介质层16覆盖所述沟道层12以及所述第一介质层11，所述第三介质层16及所述第一介质层11内具有沿第二方向延伸的第二凹槽S2，所述第二凹槽S2暴露出所述沟道层12。在一具体的实施例中，所述存储结构20还包括：沿第二方向延伸的字线层18，所述字线层18位于所述第二凹槽S2内。所述第三介质层16的材料包括氧化物，例如氧化硅。所述字线层18的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金中的一种或多种。
这里，所述第三介质层16的上表面与所述第三电极133、所述填充层15的上表面齐平，所述第二凹槽S2从上往下贯穿所述第三介质层16和所述第二介质子层113，并暴露出所述刻蚀阻挡层112和所述沟道层12，位于所述第二凹槽S2内的所述字线层18沿第二方向延伸且环绕所述沟道层 12，所述字线层18的制造工艺较为简单。
在一实施例中，所述第二凹槽S2的数量为多个，多个所述第二凹槽S2沿第一方向排布；所述字线层18的数量为多条，多条所述字线层18沿第一方向排布。在一具体实施例中，在第一方向上，相邻的两个第一凹槽S11、S12之间设置有两条字线层18。在一更具体的实施例中，所述字线层18设置于所述第一源/漏掺杂区d1和所述第二源/漏掺杂区d2之间，将所述第一源/漏掺杂区d1和所述第二源/漏掺杂区d2分隔开。
在一实施例中，所述存储结构20还包括：第四介质层17，所述第四介质层17覆盖所述沟道层12被所述第二凹槽S2暴露的表面，且覆盖所述第二凹槽S2的侧壁及底表面、所述第三介质层16及所述电容结构13。所述字线层18与所述沟道层12之间由所述第四介质层17分隔开，且所述字线层18的上表面与所述第四介质层17的上表面齐平。在一些实施例中，所述第四介质层17还覆盖所述填充层15。所述第四介质层17可以是氧化物，例如氧化硅。
在一实施例中，所述半导体器件还包括：位线层19，所述位线层19从最顶层的存储结构20往下延伸至最底层的存储结构20，并与多个所述存储结构20中的所述沟道层12连接。所述位线层19的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金中的一种或多种。
在一实施例中，所述位线层19的形成方法可以是：首先，从上往下刻蚀多个所述存储结构20，形成第二沟槽T2，所述第二沟槽T2从最顶层的存储结构20往下延伸至最底层的存储结构20，并贯穿多个所述存储结构20中的所述沟道层12；然后，在所述第二沟槽T2内形成所述位线层19。本公开实施例通过一步打孔的方式形成连接多个所述沟道层12的所述第二沟槽T2，并在所述第二沟槽T2内形成所述位线层19，简化了所述位线层19的制造工艺。在一些实施例中，在第一方向上，位于相邻的两个所述第一凹槽S11、S12之间的所述两条字线层18之间设置有一个位线层19。如此，两个所述电容结构13，以及相邻的所述两条字线层18共用一个所述位线层19，进一步简化了所述半导体器件的制造工艺，同时节省了空间，提高了所述半导体器件的存储密度。在一具体实施例中，所述位线层19与所述第二源/漏掺杂区d2连接。
在一实施例中，所述位线层19的数量为多条，多条所述位线层19沿第二方向排布，如图1a所示。在一些实施例中，所述位线层19还可以分别沿第一方向和第二方向呈阵列排布。
可以看出，本公开实施例提供的半导体器件包括堆叠在所述衬底10上的多个所述存储结构20，提高了所述半导体器件的集成度和存储密度。
本公开实施例还提供了一种半导体器件的制造方法，如图2所示，所述方法包括以下步骤：
步骤201、提供衬底；
步骤202、在所述衬底上形成存储结构，包括：形成第一介质层；在所述第一介质层内形成沿第一方向延伸的沟道层；在所述第一介质层内形成隔断所述沟道层的第一凹槽；形成电容结构，所述电容结构覆盖所述第一凹槽的侧壁及底表面；
步骤203、在所述存储结构上再堆叠形成一个或多个所述存储结构。
图3a至图16c为本公开实施例提供的半导体器件的工艺流程图。其中，图3a、图4a、图5a、图6a、图7a、图8a、图9a、图10a、图11a、图12a、图13a、图14a、图15a、图16a为本公开实施例提供的半导体器件的制造方法在不同工艺步骤中的俯视示意图，图3b、图4b、图5b、图6b、图7b、图8b、图9b、图10b、图11b、图12b、图13b、图14b、图15b、图16b分别为沿着图3a、图4a、图5a、图6a、图7a、图8a、图9a、图10a、图11a、图12a、图13a、图14a、图15a、图16a的线AA'截取的剖面结构示意图；图3c、图4c、图5c、图6c、图7c、图8c、图9c、图10c、图11c、图12c、图13c、图14c、图15c、图16c分别为沿着图3a、图4a、图5a、图6a、图7a、图8a、图9a、图10a、图11a、图12a、图13a、图14a、图15a、图16a的线BB'截取的剖面结构示意图。下面，结合图3a至图16c对本公开实施例的半导体器件的制造方法再做进一步详细的说明。
首先，执行步骤201，如图3a至图3c所示，提供衬底10。
所述衬底可以为半导体衬底，并且可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，所述衬底为硅衬底，所述硅衬底可经掺杂或未经掺杂。
接着，执行步骤202，如图4a至图16c所示，在所述衬底10上形成存储结构20，包括：形成第一介质层11；在所述第一介质层11内形成沿第一方向延伸的沟道层12；在所述第一介质层11内形成隔断所述沟道层12的第一凹槽S1；形成电容结构13，所述电容结构13覆盖所述第一凹槽S1的侧壁及底表面。
具体的，首先，如图4a至图4c所示，所述第一介质层11包括第一介质子层111、刻蚀阻挡层112以及第二介质子层113。形成所述第一介质层11，具体包括：形成所述第一介质子层111；在所述第一介质子层111上形成所述刻蚀阻挡层112；在所述刻蚀阻挡层112上形成所述第二介质子层113。所述刻蚀阻挡层112的材料可以是氮化物，例如氮化硅。所述第一介质子层111和所述第二介质子层113的材料可以是氧化物。在一些实施例中，所述第一介质子层111和所述第二介质子层113的材料相同，例如，氧化硅。
接下来，如图5a至图6c所示，所述沟道层12的数量为多个，多个所述沟道层12沿第二方向排布。在所述第一介质层11内形成所述沟道层12，具体包括：
刻蚀所述第二介质子层113，在所述第二介质子层113内形成多条沿第一方向延伸的第一沟槽T1，多条所述第一沟槽T1沿第二方向排布(如图5a至图5c)；
在所述第一沟槽T1内形成所述沟道层12(如图6a至图6c)。
在一实施例中，第一方向、第二方向与所述衬底10的表面平行。在一些实施例中，第一方向与第二方向垂直。但不限于此，第一方向也可以与第二方向斜交。
如图6c所示，所述沟道层12位于所述第二介质子层113内，且所述沟道层12的上表面与所述第二介质子层113的上表面齐平。所述沟道层12的材料包括硅、锗、硅锗、氧化铟、氧化锡、铟锌氧化物、锡锌氧化物、铝锌氧化物、铟镓氧化物、铟镓锌氧化物、铟铝锌氧化物、铟锡锌氧化物、锡镓锌氧化物、铝镓锌氧化物、锡铝锌氧化物中的一种或多种。所述沟道层12可经掺杂或未经掺杂。当使用铟镓锌氧化物(IGZO)作为所述沟道层12的材料时，能够提高电子迁移率，从而提高所述半导体器件的写入速度。
接下来，如图7a至图7c所示，多个所述沟道层12被多个所述第一凹槽S1隔断，多个所述第一凹槽S1沿第二方向排布。在所述第一介质层11内形成隔断所述沟道层12的所述第一凹槽S1，具体包括：从上往下刻蚀所述沟道层12以及所述第二介质子层113至暴露出所述刻蚀阻挡层112，形成所述第一凹槽S1。在上述刻蚀工艺中，所述刻蚀阻挡层112的作用是在形成所述第一凹槽S1的过程中，避免所述第一凹槽S1穿透所述第一介质层11，从而避免了所述第一凹槽S1内的所述电容结构13与所述衬底10电连接。
在一实施例中，多个所述第一凹槽S1分别沿第一方向和第二方向呈阵列分布，也就是说，在第一方向上，单个所述沟道层12被多个所述第一凹槽S1隔断，在第一方向上相邻的两个第一凹槽S1，即第一凹槽S11、第一凹槽S12。
接下来，如图8a至图11c所示，所述电容结构13包括第一电极131、第二介质层132以及第二电极133；形成所述电容结构13，包括：
在所述第一凹槽S1内形成所述第一电极131，所述第一电极131覆盖所述第一凹槽S1的侧壁及底表面(如图8a至图8c所示)；
在所述第一介质层11、所述沟道层12以及所述第一电极131上形成第二介质材料层132a，在所述第二介质材料层132a上形成第二电极材料层133a(如图9a至图9c所示)；
移除部分所述第二电极材料层133a、部分所述第二介质材料层132a以分别形成所述第二电极133和所述第二介质层132，所述第二电极133和所述第二介质层132覆盖所述第一电极131(如图11a至图11c所示)。
如图11b所示，所述第一电极131与所述沟道层12连接，且所述第一电极131的上表面与所述沟道层12的上表面齐平。在实际操作中，所述第二介质层132的材料可以为高介电常数材料，例如可以为氧化钽、氧化铪、氧化锆、氧化铌、氧化钛、氧化钡、氧化锶、氧化钇、氧化镧、氧化镨或者钛酸锶钡等。所述第一电极131和所述第二电极133的材料可以包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金中的一种或多种。在一些实施例中，所述第一电极131和所述第二电极133的材料相同，例如，氮化钛(TiN)。
在一实施例中，所述电容结构13的数量为多个，多个所述电容结构13分别沿第一方向和第二方向呈阵列排布。在一些实施例中，沿第二方向排布的多个所述电容结构13的所述第二介质层132彼此相连，沿第二方向排布的多个所述电容结构13的所述第二电极133亦彼此相连，所述第二介质层132覆盖所述第一电极131的同时还覆盖部分所述第一介质层11，如图11a所示。换句话说，沿第二方向排布的多个所述电容结构13具有共用的所述第二介质层132和共用的所述第二电极133，所述第二介质层132和所述第二电极133沿第二方向延伸，如此，简化了所述半导体器件的制造工艺。在一些实施例中，所述第二介质层132还覆盖部分所述沟道层12。
再次参见图9a至图9c，在一实施例中，在所述第二介质材料层132a上形成第二电极材料层133a之后，所述存储结构20形成位于所述第一凹槽S1内及其上方的开口14，所述开口14是由于所述第一电极131、所述第二介质材料层132a及所述第二电极材料层133a未完全填充所述第一凹槽S1形成的。在一具体实施例中，形成所述存储结构20还包括：在所述开口14内形成填充层15，所述填充层15的上表面与所述第二电极材料层133a的上表面齐平，如图10a至图10c所示。所述填充层15的材料包括氮化物，例如氮化硅。
接下来，如图12a至图13c所示，所述存储结构20还包括第三介质层16及沿第二方向延伸的第二凹槽S2，在形成所述电容结构13之后，所述方法还包括：
在所述沟道层12以及所述第一介质层11上形成所述第三介质层16(如图12a至图12c所示)；所述第三介质层16的材料包括氧化物，例如氧化硅；
移除部分所述第一介质层11和部分所述第三介质层16，在所述第一介质层11和所述第三介质层16内形成所述第二凹槽S2，所述第二凹槽S2暴露出所述沟道层12(如图13a至图13c所示)。
接着，如图15a至图15c所示，所述存储结构还包括沿第二方向延伸的字线层18；在形成所述第二凹槽S2之后，所述方法还包括：在所述第二凹槽S2内形成所述字线层18。所述字线层18的 材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金中的一种或多种。
在一实施例中，所述第三介质层16的上表面与所述第三电极133、所述填充层15的上表面齐平，所述第二凹槽S2从上往下贯穿所述第三介质层16和所述第二介质子层113，并暴露出所述刻蚀阻挡层112和所述沟道层12，位于所述第二凹槽S2内的所述字线层18沿第二方向延伸且环绕所述沟道层12，所述字线层18的制造工艺较为简单。
在一些实施例中，所述第二凹槽S2的数量为多个，多个所述第二凹槽S2沿第一方向排布；所述字线层18的数量为多条，多条所述字线层18沿第一方向排布。在一具体实施例中，在第一方向上，相邻的两个第一凹槽S11、S12之间设置有两条字线层18。
接下来，如图14a至图14c所示，所述存储结构20还包括第四介质层17；在所述第二凹槽S2内形成字线层18之前，所述方法还包括：形成所述第四介质层17，所述第四介质层17覆盖所述沟道层12被所述第二凹槽S2暴露的表面，且覆盖所述第二凹槽S2的侧壁及底表面、所述第三介质层16及所述电容结构13。在形成所述字线层18之前形成所述第四介质层17，所述字线层18与所述沟道层12之间由所述第四介质层17分隔开，且所述字线层18的上表面与所述第四介质层17的上表面齐平。在一些实施例中，所述第四介质层17还覆盖所述填充层15。所述第四介质层17可以是氧化物，例如氧化硅。
接着，执行步骤203，如图16a至图16c所示，在所述存储结构20上再堆叠形成一个或多个所述存储结构20。
本公开实施例通过在所述衬底10上叠置多个所述存储结构20，提高了所述半导体器件的集成度和存储密度。
在一些实施例中，所述第一凹槽S1具有较小的深宽比，与形成相关技术中具有较大的深宽比的电容柱相比，在所述第一凹槽S1的侧壁和底表面形成所述电容结构13的工艺更加简单，也就是说本公开实施例形成所述存储结构20的工艺更为简单，且有利于在所述衬底10上堆叠数量更多的所述存储结构20，增加了所述半导体器件的存储容量。此外，所述第一凹槽S1的深度较浅，即所述电容结构13的高度较小，单位体积内能够容纳更多的所述电容结构13，提高了所述半导体器件的集成度和存储密度。
接下来，在所述存储结构20上再堆叠一个或多个所述存储结构20之后，所述方法还包括：从上往下刻蚀多个所述存储结构20，形成第二沟槽T2，所述第二沟槽T2从最顶层的存储结构20往下延伸至最底层的存储结构20，并贯穿多个所述存储结构20中的所述沟道层12；在所述第二沟槽T2内形成位线层19，最终形成如图1a至图1c所示的结构。所述位线层19的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金中的一种或多种。
本公开实施例通过一步打孔的方式形成连接多个所述沟道层12的所述第二沟槽T2，并在所述第二沟槽T2内形成所述位线层19，简化了所述位线层19的制造工艺。在一些实施例中，在第一方向上，位于相邻的两个所述第一凹槽S11、S12之间的所述两条字线层18之间设置有一个位线层19。如此，位于相邻的两个所述第一凹槽S11、S12侧壁和底表面上的两个所述电容结构13，以及相邻的所述两条字线层18共用一个所述位线层19，进一步简化了所述半导体器件的制造工艺，同时节省了空间，提高了所述半导体器件的存储密度。
在一实施例中，所述位线层19的数量为多条，多条所述位线层19沿第二方向排布，如图1a所示。在一些实施例中，所述位线层19还可以分别沿第一方向和第二方向呈阵列排布。
应当说明的是，本领域技术人员能够对上述步骤顺序进行变换而并不离开本公开的保护范围，以上所述，仅为本公开的可选实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。
工业实用性
本公开实施例提供的半导体器件包括堆叠在衬底上的多个存储结构，相比相关技术中的具有单层存储单元的半导体器件，提高了所述半导体器件的集成度和存储密度。同时，本公开实施例提供的电容结构覆盖所述第一凹槽的侧壁及底表面，相比相关技术中的具有高深宽比的电容柱，所述电容结构的制造工艺将更加简单。

Claims (19)

  1. 一种半导体器件，包括：
    衬底以及堆叠在所述衬底上的多个存储结构；
    所述存储结构包括：第一介质层及位于所述第一介质层内且沿第一方向延伸的沟道层，所述第一介质层内具有隔断所述沟道层的第一凹槽；电容结构，覆盖所述第一凹槽的侧壁及底表面。
  2. 根据权利要求1所述的半导体器件，其中，所述第一介质层包括自下而上设置的第一介质子层、刻蚀阻挡层以及第二介质子层，所述第一凹槽穿透所述第二介质子层，且暴露所述刻蚀阻挡层。
  3. 根据权利要求1所述的半导体器件，其中，所述沟道层的数量为多个，多个所述沟道层沿第二方向排布，且多个所述沟道层被多个所述第一凹槽隔断，多个所述第一凹槽沿第二方向排列分布。
  4. 根据权利要求3所述的半导体器件，其中，所述电容结构包括：
    第一电极，所述第一电极覆盖所述第一凹槽的侧壁及底表面；
    第二介质层，所述第二介质层覆盖所述第一电极；
    第二电极，所述第二电极覆盖所述第二介质层。
  5. 根据权利要求3所述的半导体器件，其中，所述存储结构还包括：第三介质层，所述第三介质层覆盖所述沟道层以及所述第一介质层，所述第三介质层及所述第一介质层内具有沿第二方向延伸的第二凹槽，所述第二凹槽暴露出所述沟道层。
  6. 根据权利要求5所述的半导体器件，其中，所述存储结构还包括：沿第二方向延伸的字线层，所述字线层位于所述第二凹槽内。
  7. 根据权利要求6所述的半导体器件，其中，所述存储结构还包括：第四介质层，所述第四介质层覆盖所述沟道层被所述第二凹槽暴露的表面，且覆盖所述第二凹槽的侧壁及底表面、所述第三介质层及所述电容结构。
  8. 根据权利要求6所述的半导体器件，其中，所述半导体器件还包括：位线层，所述位线层从最顶层的存储结构往下延伸至最底层的存储结构，并与多个所述存储结构中的所述沟道层连接。
  9. 根据权利要求8所述的半导体器件，其中，在第一方向上，单个所述沟道层被多个所述第一凹槽隔断，相邻的两个所述第一凹槽之间设置有两个字线层，所述两个字线层之间设置有一个位线层。
  10. 根据权利要求1所述的半导体器件，其中，所述沟道层的材料包括氧化铟、氧化锡、铟锌氧化物、锡锌氧化物、铝锌氧化物、铟镓氧化物、铟镓锌氧化物、铟铝锌氧化物、铟锡锌氧化物、锡镓锌氧化物、铝镓锌氧化物、锡铝锌氧化物中的一种或多种。
  11. 一种半导体器件的制造方法，包括：
    提供衬底；
    在所述衬底上形成存储结构，包括：形成第一介质层；在所述第一介质层内形成沿第一方向延伸的沟道层；在所述第一介质层内形成隔断所述沟道层的第一凹槽；形成电容结构，所述电容结构覆盖所述第一凹槽的侧壁及底表面；
    在所述存储结构上再堆叠形成一个或多个所述存储结构。
  12. 根据权利要求11所述的制造方法，其中，所述第一介质层包括第一介质子层、刻蚀阻挡层以及第二介质子层；形成所述第一介质层，包括：形成所述第一介质子层；在所述第一介质子层上形成所述刻蚀阻挡层；在所述刻蚀阻挡层上形成所述第二介质子层。
  13. 根据权利要求12所述的制造方法，其中，所述沟道层的数量为多个，多个所述沟道层沿第二方向排布；在所述第一介质层内形成所述沟道层，包括：
    刻蚀所述第二介质子层，在所述第二介质子层内形成多条沿第一方向延伸的第一沟槽，多条所述第一沟槽沿第二方向排布；
    在所述第一沟槽内形成所述沟道层。
  14. 根据权利要求13所述的制造方法，其中，多个所述沟道层被多个所述第一凹槽隔断，多个所述第一凹槽沿第二方向排布；在所述第一介质层内形成隔断所述沟道层的所述第一凹槽，包括：从上往下刻蚀所述沟道层以及所述第二介质子层至暴露出所述刻蚀阻挡层，形成所述第一凹槽。
  15. 根据权利要求14所述的制造方法，其中，所述电容结构包括第一电极、第二介质层以及第二电极；形成所述电容结构，包括：
    在所述第一凹槽内形成所述第一电极，所述第一电极覆盖所述第一凹槽的侧壁及底表面；
    在所述第一介质层、所述沟道层以及所述第一电极上形成第二介质材料层，在所述第二介质材料层上形成第二电极材料层；
    移除部分所述第二电极材料层、部分所述第二介质材料层以分别形成所述第二电极和所述第二介质层，所述第二电极和所述第二介质层覆盖所述第一电极。
  16. 根据权利要求14所述的制造方法，其中，所述存储结构还包括第三介质层及沿第二方向延伸的第二凹槽；在形成所述电容结构之后，所述方法还包括：
    在所述沟道层以及所述第一介质层上形成所述第三介质层；
    移除部分所述第一介质层和部分所述第三介质层，在所述第一介质层和所述第三介质层内形成 所述第二凹槽，所述第二凹槽暴露出所述沟道层。
  17. 根据权利要求16所述的制造方法，其中，所述存储结构还包括沿第二方向延伸的字线层；在形成所述第二凹槽之后，所述方法还包括：
    在所述第二凹槽内形成所述字线层。
  18. 根据权利要求17所述的制造方法，其中，所述存储结构还包括第四介质层；在所述第二凹槽内形成字线层之前，所述方法还包括：
    形成所述第四介质层，所述第四介质层覆盖所述沟道层被所述第二凹槽暴露的表面，且覆盖所述第二凹槽的侧壁及底表面、所述第三介质层及所述电容结构。
  19. 根据权利要求18所述的制造方法，其中，在所述存储结构上再堆叠一个或多个所述存储结构之后，所述方法还包括：
    从上往下刻蚀多个所述存储结构，形成第二沟槽，所述第二沟槽从最顶层的存储结构往下延伸至最底层的存储结构，并贯穿多个所述存储结构中的所述沟道层；
    在所述第二沟槽内形成位线层。
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