WO2023187856A1 - 測定装置 - Google Patents

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WO2023187856A1
WO2023187856A1 PCT/JP2022/014813 JP2022014813W WO2023187856A1 WO 2023187856 A1 WO2023187856 A1 WO 2023187856A1 JP 2022014813 W JP2022014813 W JP 2022014813W WO 2023187856 A1 WO2023187856 A1 WO 2023187856A1
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WO
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signal
circuit
frequency
measuring device
correction
Prior art date
Application number
PCT/JP2022/014813
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English (en)
French (fr)
Inventor
仁人 鈴木
浩章 藤田
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
    • G01R23/16—Spectrum analysis; Fourier analysis
    • G01R23/173—Wobbulating devices similar to swept panoramic receivers

Definitions

  • the present disclosure relates to a measuring device, and particularly to a measuring device that can perform measurements more accurately.
  • VNA Vector network analyzers
  • PLL Phase Locked Loop
  • RF Radio Frequency
  • LO Local Oscillator
  • the present disclosure has been made in view of this situation, and is intended to enable more accurate measurement.
  • a measurement device includes a PLL circuit commonly used for signal generation of a transmission RF signal and a reception LO signal, which are high-frequency signals having different frequencies;
  • This measurement device includes an IQ correction section that corrects an IQ error in an LO signal used for generation, and a switching section that switches between an on state in which correction is performed by the IQ correction section and an off state in which no correction is performed.
  • a PLL circuit is provided that is commonly used for signal generation of a transmission RF signal and a reception LO signal, which are high-frequency signals having different frequencies, and at least one of the transmission RF signal and the reception LO signal is provided.
  • the IQ error of the LO signal used in one signal generation is corrected, and an on state in which the IQ error is corrected and an off state in which the IQ error is not corrected are switched.
  • the measuring device may be an independent device or may be an internal block forming one device.
  • FIG. 1 is a diagram illustrating a configuration example of an embodiment of a measuring device to which the present disclosure is applied.
  • FIG. 3 is a diagram illustrating the influence of an image signal.
  • FIG. 6 is a diagram illustrating an example of switching on/off of an IQ correction section. This figure shows an example of the configuration of a DLL circuit that constitutes an IQ correction section.
  • FIG. 2 is a diagram showing a first example of the configuration of a VCDL circuit.
  • FIG. 3 is a diagram showing a second example of the configuration of a VCDL circuit.
  • FIG. 7 is a diagram showing a third example of the configuration of a VCDL circuit.
  • FIG. 3 is a diagram showing a configuration example of a drive voltage generation circuit that constitutes a VCDL circuit.
  • FIG. 3 is a diagram illustrating a detailed configuration example of a drive voltage generation circuit that constitutes a VCDL circuit.
  • FIG. 7 is a diagram showing another example of the configuration of a DLL circuit that constitutes an IQ correction section.
  • FIG. 3 is a diagram showing another configuration example of a drive voltage generation circuit that constitutes a VCDL circuit.
  • 7 is a diagram illustrating another detailed configuration example of a drive voltage generation circuit that constitutes a VCDL circuit.
  • FIG. FIG. 7 is a diagram showing another configuration example of the IQ correction section.
  • FIG. 3 is a diagram illustrating a configuration example of a switching section that switches on/off an IQ correction section.
  • 3 is a diagram showing an example of the configuration of a drive voltage generation circuit that constitutes a DCDL circuit.
  • FIG. FIG. 3 is a diagram illustrating a configuration example of a delay circuit replica.
  • FIG. 3 is a diagram illustrating another configuration example of an embodiment of a measuring device to which the present disclosure is applied. It is a figure showing still another example of composition of one embodiment of a measuring device to which this indication is applied.
  • FIG. 3 is a diagram showing an example of application of a DLL circuit.
  • FIG. 7 is a diagram showing another application example of the DLL circuit.
  • FIG. 1 is a diagram illustrating a configuration example of an embodiment of a measuring device to which the present disclosure is applied.
  • the measurement device 10 is a vector network analyzer (VNA) that can measure S-parameters (Scattering Parameters) such as S11 and S21 of the DUT to be measured connected to terminals P1 and P2.
  • VNA vector network analyzer
  • the measurement device 10 includes an IF (Intermediate Frequency) signal generator 111, a transmission mixer 112, a transmission amplifier 113, a directional coupler 114, a receiver 115R, a receiver 115A, a receiver 115B, and a PLL circuit. 116, a buffer 117, and an IQ correction section 118.
  • IF Intermediate Frequency
  • the transmission IF signal from the IF signal generator 111 is frequency-converted by the transmission mixer 112, and the transmission RF signal is output from the transmission amplifier 113 to the terminal P1 via the directional coupler 114.
  • the transmitted RF signal is measured by being received by the receiver 115R.
  • a part of the transmitted RF signal is reflected by the DUT to be measured, and the reflected signal is input from the terminal P1 and is measured by being received by the receiver 115A via the directional coupler 114.
  • a part of the transmitted RF signal is transmitted through the DUT to be measured, and the transmitted signal is input from the terminal P2 and is measured by being received by the receiver 115B.
  • the receiver 115R includes an LNA (Low Noise Amplifier) 131R, a reception mixer 132R, a filter 133R, and an ADC (Analog to Digital Converter) 134R.
  • LNA Low Noise Amplifier
  • reception mixer 132R receives the transmission RF signal from the LNA 131R and the transmission RF signal from the LNA 131R.
  • ADC Analog to Digital Converter
  • the transmission RF signal input to the LNA 131R is frequency-converted by the reception mixer 132R, passed through the filter 133R to obtain the reception IF signal, and the transmission signal is measured by performing signal processing by the ADC 134R.
  • the receiver 115A and the receiver 115B are composed of an LNA 131, a reception mixer 132, a filter 133, and an ADC 134.
  • the receiver 115A measures a reflected signal from the transmitted RF signal input thereto.
  • a transmitted signal is measured from the transmitted RF signal input thereto.
  • S11 and S21 are expressed by the relationship of equations (1) and (2) below, S11 and S21 can be found from the measurement results of receiver 115R, receiver 115A, and receiver 115B, respectively. becomes possible.
  • the measuring device 10 is configured to generate a transmission RF signal and a reception LO signal, which are high-frequency signals with different frequencies, based on a high-frequency reference clock generated by one PLL circuit 116.
  • the PLL circuit 116 generates a high frequency reference clock and changes the frequency of the LO signal (LO signal frequency).
  • the LO signal generated based on the high frequency reference clock is output to each receiver 115 via the transmission mixer 112, buffer 117, and IQ correction section 118.
  • the LO signal used on the transmitting side will be referred to as a transmitting LO signal
  • the LO signal used on the receiving side will be referred to as a receiving LO signal.
  • the transmission mixer 112 performs frequency conversion by mixing the IF signal from the IF signal generator 111 with the transmission LO signal, and generates a transmission RF signal. Further, in the receiver 115R, the reception mixer 132R performs frequency conversion by mixing the input transmission RF signal with the reception LO signal input via the buffer 135R, and generates a reception IF signal. In the receivers 115A and 115B, similarly to the receiver 115R, the input transmission RF signal is mixed with the reception LO signal to generate a reception IF signal.
  • the IQ correction unit 118 is an IQ correction mechanism that corrects the IQ error of the LO signal (received LO signal).
  • the IQ correction unit 118 includes a DLL (Delay Locked Loop) circuit 141.
  • a selector 142 is provided for the DLL circuit 141.
  • the receive LO signal and the output of the DLL circuit 141 (receive LO signal after IQ error correction) are input to the selector 142, and either one of the signals is output.
  • the selector 142 functions as a switching unit (switch) that is a mechanism for switching the IQ correction unit 118 between an on state and an off state.
  • the on state is a state in which IQ error correction is performed by the DLL circuit 141, and a received LO signal after IQ error correction is output.
  • the off state is a state in which IQ error correction by the DLL circuit 141 is not performed, and the received LO signal is output as is.
  • FIG. 2 is a diagram illustrating the influence of image signals.
  • FIG. 2 shows a configuration of a conventional measuring device, that is, a configuration in which the IQ correction unit 118 is not provided, compared to the configuration of the measuring device 10 of FIG. 1.
  • an image signal is generated in the RF signal due to IQ errors of the high frequency reference clock generated by the PLL circuit 116 and the transmission mixer 112, etc.
  • frequency conversion is performed by the receive mixer 132 using the received LO signal, so image removal cannot be performed sufficiently due to the IQ error of the received LO signal and the receive mixer 132, and the influence of the image signal occurs. I end up.
  • an interference signal of IM TX *IM RX is generated at the same frequency as the desired signal. Since it is difficult to distinguish the interference signal caused by the image signal from the desired signal, the measurement results in each receiver 115 include an error, resulting in measurement errors in S11 and S21.
  • the IQ correction section 118 is an IQ correction mechanism configured by the DLL circuit 141, but since it is a mechanism that corrects errors based on one cycle, it tends to be difficult to ensure time error accuracy at low frequencies. .
  • a selector 142 is provided as a mechanism for switching the IQ correction section 118 between the on state and the off state according to the LO signal frequency, in addition to the IQ correction section 118 having the DLL circuit 141. This makes it possible to ensure good time error accuracy across the entire range.
  • the selector 142 can switch the IQ correction section 118 between an on state and an off state according to the LO signal frequency set in the PLL circuit 116 as shown in FIG. Specifically, when the LO signal frequency is within the range of 3 GHz to 9 GHz, the IQ correction section 118 is turned on, and when the LO signal frequency is within the range of 1 GHz to 3 GHz, the IQ correction section 118 is turned off. so that
  • the on state and off state are switched depending on whether the LO signal frequency is higher than 3GHz or lower than 3GHz.
  • the reference frequency is not limited to 3GHz. That is, in a region where the LO signal frequency is lower than the reference frequency, it is set to the OFF state, and in a region where the LO signal frequency is higher than the reference frequency, it is set to the ON state.
  • FIG. 4 is a diagram showing an example of the configuration of the DLL circuit 141 that constitutes the IQ correction section 118 in FIG. 1.
  • the DLL circuit 141 includes a VCDL (Voltage Controlled Delay Line) circuit 211, a phase comparison circuit 212, and an integration circuit 213.
  • the VCDL circuit 211 includes a drive voltage generation circuit 221A and a delay circuit 222A provided for the I signal, and a drive voltage generation circuit 221B and a delay circuit 222B provided for the Q signal.
  • the phase comparison circuit 212 compares the phases of the OUT_I signal and the OUT_Q signal, and outputs the comparison result to the integration circuit 213.
  • Integrating circuit 213 generates a VCDL control signal based on the comparison result from phase comparison circuit 212 and outputs it to VCDL circuit 211 .
  • the VCDL circuit 211 is configured to control the I and Q phase difference by controlling one of the I signal and the Q signal based on the VCDL control signal from the integrating circuit 213. .
  • 5 to 7 are diagrams showing configuration examples of the VCDL circuit 211 that constitutes the DLL circuit 141.
  • the VCDL circuit 211A includes a drive voltage generation circuit 221 and a delay circuit 222 configured as an inverter.
  • the drive voltage generation circuit 221 generates a drive voltage V DRV based on the input control voltage V C and outputs it to the inverter, which is the delay circuit 222 .
  • the inverter drive voltage is controlled, but in order to improve control linearity, the drive voltage generation circuit 221 changes the drive voltage V DRV . It is configured to generate.
  • the inverter that is the delay circuit 222 is configured in one stage, but the inverter may be configured in multiple stages. Further, when handling the I signal and the Q signal as differential signals, this can be handled by adopting the configuration of the VCDL circuit 211B or VCDL circuit 211C shown in FIGS. 6 and 7. 6 and 7, only one stage of the delay circuit 222 is shown.
  • FIG. 8 is a diagram showing a configuration example of the drive voltage generation circuit 221 that configures the VCDL circuit 211. Further, FIG. 9 shows a detailed configuration example of the drive voltage generation circuit 221 of FIG. 8.
  • the drive voltage generation circuit 221 includes an OTA (Operational Transconductance Amplifier) 261, a delay circuit replica 262, a minimum drive voltage generation circuit 263, and a drive amplifier 264.
  • OTA Operaational Transconductance Amplifier
  • a control voltage V C and a reference voltage V REF are input to the OTA 261 .
  • the OTA 261 generates a current I OTA proportional to (control voltage V C - reference voltage V REF ), and converts it into a voltage V replica using a delay circuit replica 262 that is a replica of the delay circuit 222 .
  • This voltage V replica is compared with the voltage V min generated by the minimum drive voltage generation circuit 263, and the higher voltages of both are buffered by the drive amplifier 264 to generate the drive voltage V DRV .
  • the drive voltage generation circuit 221 to control the on-current of the delay circuit 222.
  • V replica > V min
  • the delay time of the delay circuit 222 is approximately t D ⁇ 1/I OTA .
  • the delay circuit replica 262 it is possible to suppress PVT variations.
  • t D ⁇ 1/I OTA it is inversely proportional to (control voltage V C - reference voltage V REF ), and control linearity cannot necessarily be said to be good. Therefore, by using the minimum drive voltage generation circuit 263 to limit the drive voltage to the minimum drive voltage, control linearity can be improved.
  • the DLL circuit 141 may control the delay difference between the I signal and the Q signal by controlling the I signal and the Q signal in a complementary manner (complementary control).
  • FIG. 10 is a diagram showing another example of the configuration of the DLL circuit 141 that constitutes the IQ correction section 118 in FIG. 1.
  • the VCDL circuit 211 includes a drive voltage generation circuit 221C, a delay circuit 222A, and a delay circuit 222B. Complementary control of Q signal.
  • FIG. 11 is a diagram showing an example of the configuration of the drive voltage generation circuit 221C that constitutes the VCDL circuit 211 in FIG. 10. Further, FIG. 12 shows a detailed configuration example of the drive voltage generation circuit 221C of FIG. 11.
  • the drive voltage generation circuit 221C includes an OTA 271, a delay circuit replica 272A, a delay circuit replica 272B, a minimum drive voltage generation circuit 273, a drive amplifier 274A, and a drive amplifier 274B.
  • the OTA 271 generates currents I OTA+ and I OTA- based on the control voltage V C and reference voltage V REF input thereto.
  • Current I OTA+ is converted to voltage V replica+ using delay circuit replica 272A, which is a replica of delay circuit 222A.
  • This voltage V replica+ is compared with the voltage V min generated by the minimum drive voltage generation circuit 273, and the higher voltages of both are buffered by the drive amplifier 274A to generate the drive voltage V DRV+ .
  • the current I OTA- is converted into a voltage V replica- using the delay circuit replica 272B, which is a replica of the delay circuit 222B, and this voltage V replica- is compared with the voltage V min , and the higher voltage of both is
  • a drive voltage V DRV- is generated by buffering with a drive amplifier 274B.
  • Drive voltage V DRV+ is output to delay circuit 222A, and drive voltage V DRV- is output to delay circuit 222B.
  • Complementary control of the drive voltage V DRV in the VCDL circuit 211 makes it possible to cancel even-order nonlinearity, thereby achieving higher control linearity.
  • the complementary delay time t D 2 is given by the following formula (4).
  • the delay time difference between these two becomes the following equation (5), so the even-order term of V1 can be canceled.
  • t D 1 - t D 2 is proportional to V1, and high control linearity can be achieved.
  • the IQ correction unit 118 is not limited to the DLL circuit, but may be configured with other circuits such as a PPF (Poly Phase Filter) circuit.
  • FIG. 13 is a diagram showing another configuration example of the IQ correction section 118 in FIG. 1.
  • the IQ correction section 118A includes a PPF circuit 311 in which four stages of filters made of resistors and capacitors are stacked, a phase comparison circuit 312, an integration circuit 313, and a control voltage generation circuit 314.
  • the PPF circuit 311 operates based on the control voltage from the control voltage generation circuit 314, so that the I signal and the Q signal are controlled, and the IQ error of the LO signal can be corrected.
  • the configuration of the switching unit which is a mechanism for switching the IQ correction unit 118 having the DLL circuit 141 between the on state and the off state, is not limited to the selector, and other configurations may be used.
  • FIG. 14 is a diagram showing an example of the configuration of the switching section.
  • the configuration shown in A of FIG. 14 corresponds to the configuration of FIG. (ON/OFF signal), the IQ correction unit 118 is switched between an on state and an off state.
  • the DLL circuit 141 is configured from a VCDL circuit 411, a DLL-FB circuit 412, and a selector 413, and the control voltage of the VCDL circuit 411 is set to a fixed voltage. can be effectively turned off. With this configuration, the IQ correction unit 118 can be switched between an on state and an off state.
  • the DLL circuit 141 shows an example of a configuration using the VCDL circuit 211 that is premised on analog control, but a configuration that can realize digital control may also be used. Specifically, in the DLL circuit 141, the VCDL circuit 211 can be replaced with a DCDL (Digital Controlled Delay Line) circuit.
  • DCDL Digital Controlled Delay Line
  • the drive voltage generation circuit 221D includes a current DAC (Digital to Analog Converter) 511, a delay circuit replica 512, a minimum drive voltage generation circuit 513, and a drive amplifier 514.
  • DAC Digital to Analog Converter
  • the current DAC 511 converts the digital control signal D C input thereto to generate a current I DAC , and converts it into a voltage V replica using a delay circuit replica 512 that is a replica of the delay circuit 222 .
  • This voltage V replica is compared with the voltage V min generated by the minimum drive voltage generation circuit 513, and the higher voltages of both are buffered by the drive amplifier 514 to generate the drive voltage V DRV .
  • the DLL circuit 141 has a digitally controlled configuration, by storing the optimal value of the control input of the DCDL circuit in memory, it is possible to use that value as appropriate. This eliminates the need to constantly operate the feedback circuit, making it possible to reduce current consumption.
  • FIG. 16 is a diagram showing a configuration example of the delay circuit replica 262.
  • the configuration of the delay circuit replica 262 shown in FIG. 16A corresponds to the configuration shown in FIG. 9.
  • B and C in FIG. 16 illustrate a delay circuit replica 262B and a delay circuit replica 262C, which are configurations corresponding to the delay circuit 222, as other configurations of the delay circuit replica 262.
  • the minimum drive voltage generation circuit 263 of the drive voltage generation circuit 221 constituting the VCDL circuit 211 is optimally configured with a replica circuit, but it can also be configured with a DAC or the like. At this time, by storing the optimum value in the memory at the time of shipment, it is possible to reduce the influence of individual element variations and to operate at the optimum value.
  • the configurations of the delay circuit replicas 272A and 272B of the drive voltage generation circuit 221C shown in FIGS. 11 and 12 are similarly not limited to the configuration shown in A of FIG. 16.
  • the configurations shown in FIGS. 16B and 16C can be used.
  • ⁇ Other configurations of VNA> In the measuring device 10 shown in FIG. 1, a configuration is shown in which the IQ correction unit 118 corrects the IQ error of the received LO signal, but a configuration that corrects the IQ error of the transmitted LO signal, or a configuration that corrects the IQ error of the transmitted LO signal and the received LO signal It may be configured to correct the IQ error of .
  • FIG. 17 is a diagram showing another configuration example of an embodiment of a measuring device to which the present disclosure is applied.
  • a measuring device 10A is provided with a buffer 151 and an IQ correcting section 152 instead of a buffer 117 and an IQ correcting section 118, as compared to the measuring device 10 shown in FIG.
  • the IQ correction unit 152 is an IQ correction mechanism that corrects the IQ error of the LO signal (transmission LO signal), and is composed of a DLL circuit 161.
  • a selector 162 is provided for the DLL circuit 161.
  • the transmit LO signal and the output of the DLL circuit 161 (transmit LO signal after IQ error correction) are input to the selector 162, and either one of the signals is output.
  • the selector 162 functions as a switching unit (switch) that is a mechanism for switching the IQ correction unit 152 between an on state and an off state.
  • the on state is a state in which IQ error correction is performed by the DLL circuit 161, and a transmission LO signal after IQ error correction is output.
  • the off state is a state in which IQ error correction by the DLL circuit 161 is not performed, and the transmission LO signal is output as is.
  • FIG. 18 is a diagram illustrating still another configuration example of an embodiment of a measuring device to which the present disclosure is applied.
  • the measuring device 10B is different from the measuring device 10 shown in FIG. 1 and the measuring device 10A shown in FIG. ing.
  • IQ error correction can be performed on both the reception LO signal and the transmission LO signal.
  • a selector 142 is provided for the DLL circuit 141 and a selector 162 is provided for the DLL circuit 161
  • the on and off states of the IQ correction section 118 and the on and off states of the IQ correction section 152 can be controlled. It is possible to switch between them.
  • the PLL circuit is commonly used for signal generation of the transmitting RF signal and the receiving LO signal, which are high-frequency signals with different frequencies.
  • an IQ correction unit (at least one of the IQ correction unit 118 and the IQ correction unit 152) that corrects the IQ error of the LO signal used in generating at least one of the transmitted RF signal and the received LO signal;
  • a switching unit (at least one of the selector 142 and the selector 162) is provided for switching between an on state in which correction is performed by the IQ correction unit and an off state in which no correction is performed.
  • the measuring device 10 by having such a configuration, for example, the on state and the off state of the IQ correction section 118 and the IQ correction section 152 can be switched according to the LO signal frequency. It becomes possible to ensure good time error accuracy from high to high frequencies. As a result, the measuring device 10 can more accurately measure the S-parameter of the DUT to be measured.
  • a 2-PLL configuration uses separate PLL circuits to generate the transmit RF signal and a receive LO signal
  • a 1-PLL configuration uses a common PLL circuit to generate either signal by frequency conversion using a mixer.
  • an LC-VCO Voltage Controlled Oscillator
  • phase noise characteristics is required at high frequencies, such as those exceeding 1 GHz, but each of the multiple PLL circuits requires an oscillator using an inductor. Therefore, a problem of magnetic field coupling arises. To avoid this, it is necessary to increase the VCO frequency, which results in an increase in power consumption.
  • VNA measurement accuracy deteriorates due to the image signal caused by the IQ error of the LO signal.
  • the effect is particularly noticeable at high frequencies, and in order to prevent deterioration in VNA measurement accuracy, measures to reduce relative variation are required to reduce IQ errors, which results in increased power consumption.
  • an IQ correction function is used in the configuration of a general transmitter/receiver.
  • Document A discloses a technique regarding an IQ correction function in a transceiver. By applying these techniques to a 1-PLL configuration in a vector network analyzer, it becomes possible to configure a 1-PLL configuration + IQ correction mechanism.
  • the IQ correction mechanism can be provided for either the transmission RF signal or the reception LO signal.
  • vector network analyzers generally have a wide operating frequency range, so the error influence of the IQ correction mechanism becomes large, especially when the frequency of the LO signal is low, resulting in characteristic deterioration. I end up.
  • VCDL circuit used in the DLL circuit for example, a circuit that performs the following controls (a) to (d) is assumed.
  • Each of these controls has the following problems. That is, with the control (a), low voltage operation is difficult, and with the control (b), low voltage operation is good but high speed operation is difficult. On the other hand, the controls in (c) and (d) have good low-voltage operation and high-speed operation, but have low control linearity and are difficult to use in DLL circuits where characteristics are important.
  • control in (b) is shown in Document B below
  • control in (d) is shown in Document C below.
  • Document B Japanese Patent Application Publication No. 2009-5214
  • Document C Japanese Patent Application Publication No. 2009-281888
  • the IQ correction mechanism As described above, in the 1-PLL configuration + IQ correction mechanism configuration, by having the IQ correction mechanism, it is possible to suppress measurement errors caused by image signals.
  • a vector network analyzer requires a relatively wide operating frequency range, and in addition, when the vector network analyzer is used to measure the propagation delay of a DUT under test, time error accuracy is required.
  • the IQ correction mechanism can be configured with a DLL circuit or the like, but since it is generally a mechanism that corrects errors based on the period, it tends to be difficult to ensure time error accuracy at low frequencies. Furthermore, when the circuits that perform the controls (a) to (d) are used as the VCDL circuit used in the DLL circuit, the above-mentioned problems occur.
  • the LO signal used in the generation of at least one of the transmitted RF signal and the received LO signal is In addition to an IQ correction section that corrects IQ errors (at least one of the IQ correction section 118 and IQ correction section 152), a switching section that switches between an on state in which correction is performed by the IQ correction section and an off state in which no correction is performed. (at least one selector of the selector 142 and the selector 162) is provided.
  • the on state and off state of the IQ correction section 118 and the IQ correction section 152 can be switched according to the LO signal frequency, so it is possible to ensure good time error accuracy from low frequency to high frequency. It becomes possible. As a result, more accurate measurements can be made.
  • the VCDL circuit 211 that configures the DLL circuit 141 of the IQ correction unit 118 controls the inverter drive voltage, but the control linearity is
  • the drive voltage generation circuit 221 generates the drive voltage V DRV in order to increase the voltage
  • the DLL circuit 141 is used for IQ error correction in a vector network analyzer, but it can also be applied to, for example, IQ error correction in a wireless communication transmitting/receiving circuit.
  • it can be used as a DLL circuit for clock skew adjustment.
  • FIG. 19 shows a configuration in which clock skew is adjusted by a DLL circuit 141B including a VCDL circuit 611 having a drive voltage generation circuit 621 and a delay circuit 622, a phase comparison circuit 612, and an integration circuit 613.
  • a multiphase clock generation circuit is configured by a DLL circuit 141C including a VCDL circuit 711 having a drive voltage generation circuit 721 and a delay circuit 722, a phase comparison circuit 712, and an integration circuit 713.
  • the present disclosure can have the following configuration.
  • a PLL Phase Locked Loop
  • RF Radio Frequency
  • LO Local Oscillator
  • a measuring device comprising: a switching unit that switches between an on state in which the IQ correction unit performs correction and an off state in which no correction is performed.
  • the switching unit is in the off state in a region where the LO signal frequency is lower than the reference frequency, and is in the on state in a region where the LO signal frequency is higher than the reference frequency.
  • Device (4) The measuring device according to (1), wherein the IQ correction section includes a DLL (Delay Locked Loop) circuit that corrects an IQ error in the LO signal.
  • the DLL circuit has a VCDL (Voltage Controlled Delay Line) circuit,
  • the measuring device according to (4), wherein the VCDL includes a drive voltage generation circuit that generates a drive voltage for a delay circuit based on an input control voltage, and the delay circuit.
  • the drive voltage generation circuit includes an OTA (Operational Transconductance Amplifier) that generates a current proportional to the control voltage, and a replica circuit of the delay circuit,
  • OTA Operaational Transconductance Amplifier
  • the drive voltage generation circuit further includes a minimum drive voltage generation circuit that limits the minimum value of the drive voltage.
  • the DLL circuit includes a VCDL circuit that controls the delay difference between the I signal and the Q signal by complementary controlling the signals.
  • the measuring device includes a PPF (Poly Phase Filter) circuit that corrects an IQ error in the LO signal.
  • the switching section is configured to select between an LO signal inputted therein that has been corrected by the IQ correction section and an LO signal that has not been corrected by the IQ correction section, according to an input signal according to the LO signal frequency.
  • the measuring device which is a selector that switches and outputs.
  • the transmission RF signal is generated by frequency converting a transmission IF (Intermediate Frequency) signal using a transmission LO signal by a transmission mixer, a first receiver that receives the transmitted RF signal and measures the transmitted signal by frequency-converting the transmitted RF signal to a received IF signal using the received LO signal by a first receiving mixer; a second receiver that measures the reflected signal by receiving a part of the transmitted RF signal reflected by the object to be measured and converting the frequency of the transmitted RF signal into a received IF signal using the received LO signal by a second receiving mixer; machine and a third receiving mixer that measures a transmitted signal by receiving a part of the transmitted RF signal that has passed through the object to be measured, and converting the frequency of the transmitted RF signal into a received IF signal using the received LO signal by a third receiving mixer; Equipped with a receiver and The measuring device according to any one of (1) to (10), configured as a vector network analyzer capable of measuring S parameters of the object to be measured based on the transmitted signal

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Abstract

本開示は、より正確に測定を行うことができるようにする測定装置に関する。 周波数の異なる高周波信号である送信RF信号及び受信LO信号の信号生成に共通に用いられるPLL回路と、送信RF信号及び受信LO信号の少なくとも一方の信号生成で用いられるLO信号のIQ誤差を補正するIQ補正部と、IQ補正部による補正を行うオン状態と、補正を行わないオフ状態とを切り替える切替部とを備える測定装置が提供される。本開示は、例えば、ベクトルネットワークアナライザに適用することができる。

Description

測定装置
　本開示は、測定装置に関し、特に、より正確に測定を行うことができるようにした測定装置に関する。
　周波数領域における無線周波数信号の測定を行う装置としてベクトルネットワークアナライザ(VNA：Vector Network Analyzers)がある。ベクトルネットワークアナライザにおける、周波数の異なる高周波信号である送信RF(Radio Frequency)信号及び受信LO(Local Oscillator)信号の信号生成を行う構成として、１つのPLL(Phase Locked Loop)回路を共通に用いていずれか一方の信号をミキサによる周波数変換により生成する構成がある(例えば特許文献１参照)。
特開平3-35174号公報
　ベクトルネットワークアナライザでは、共通のPLL回路を用いた構成の場合、IQ誤差によりイメージ信号の影響が生じる恐れがあり、イメージ信号に起因した測定誤差を抑える必要がある。しかしながら、従来技術では、その対策が十分ではなく、より正確に測定を行うことが求められていた。
　本開示はこのような状況に鑑みてなされたものであり、より正確に測定を行うことができるようにするものである。
　本開示の一側面の測定装置は、周波数の異なる高周波信号である送信RF信号及び受信LO信号の信号生成に共通に用いられるPLL回路と、前記送信RF信号及び前記受信LO信号の少なくとも一方の信号生成で用いられるLO信号のIQ誤差を補正するIQ補正部と、前記IQ補正部による補正を行うオン状態と、補正を行わないオフ状態とを切り替える切替部とを備える測定装置である。
　本開示の一側面の測定装置においては、周波数の異なる高周波信号である送信RF信号及び受信LO信号の信号生成に共通に用いられるPLL回路が設けられ、前記送信RF信号及び前記受信LO信号の少なくとも一方の信号生成で用いられるLO信号のIQ誤差が補正され、IQ誤差の補正を行うオン状態と、IQ誤差の補正を行わないオフ状態とが切り替えられる。
　なお、本開示の一側面の測定装置は、独立した装置であってもよいし、１つの装置を構成している内部ブロックであってもよい。
本開示を適用した測定装置の一実施の形態の構成例を示す図である。 イメージ信号の影響を説明する図である。 IQ補正部のオン／オフ切り替えの例を示す図である。 IQ補正部を構成するDLL回路の構成例を示すである。 VCDL回路の構成の第１の例を示す図である。 VCDL回路の構成の第２の例を示す図である。 VCDL回路の構成の第３の例を示す図である。 VCDL回路を構成する駆動電圧生成回路の構成例を示す図である。 VCDL回路を構成する駆動電圧生成回路の詳細な構成例を示す図である。 IQ補正部を構成するDLL回路の他の構成例を示す図である。 VCDL回路を構成する駆動電圧生成回路の他の構成例を示す図である。 VCDL回路を構成する駆動電圧生成回路の詳細な他の構成例を示す図である。 IQ補正部の他の構成例を示す図である。 IQ補正部のオン／オフ切り替えを行う切替部の構成例を示す図である。 DCDL回路を構成する駆動電圧生成回路の構成例を示す図である。 遅延回路レプリカの構成例を示す図である。 本開示を適用した測定装置の一実施の形態の他の構成例を示す図である。 本開示を適用した測定装置の一実施の形態のさらに他の構成例を示す図である。 DLL回路の応用例を示す図である。 DLL回路の他の応用例を示す図である。
＜VNAの構成＞
　図１は、本開示を適用した測定装置の一実施の形態の構成例を示す図である。
　図１において、測定装置１０は、端子P1と端子P2に接続された被測定対象DUTのS11及びS21等のＳパラメータ(Scattering Parameter)を測定可能なベクトルネットワークアナライザ(VNA)である。
　図１に示すように、測定装置１０は、IF(Intermediate Frequency)信号生成器１１１、送信ミキサ１１２、送信アンプ１１３、方向性結合器１１４、受信機１１５Ｒ、受信機１１５Ａ、受信機１１５Ｂ、PLL回路１１６、バッファ１１７、及びIQ補正部１１８から構成される。
　測定装置１０においては、IF信号生成器１１１からの送信IF信号を送信ミキサ１１２により周波数変換することで、送信RF信号を、送信アンプ１１３から方向性結合器１１４を介して端子P1に出力する。
　送信RF信号は、受信機１１５Ｒにより受信されることで測定される。一方で、送信RF信号の一部は、被測定対象DUTで反射し、反射信号が端子P1から入力され、方向性結合器１１４を介して受信機１１５Ａにより受信されることで測定される。また、送信RF信号の一部は、被測定対象DUTを透過し、透過信号が端子P2から入力され、受信機１１５Ｂにより受信されることで測定される。
　受信機１１５Ｒは、LNA(Low Noise Amplifier)１３１Ｒ、受信ミキサ１３２Ｒ、フィルタ１３３Ｒ、及びADC(Analog to Digital Converter)１３４Ｒから構成される。受信機１１５Ｒでは、LNA１３１Ｒに入力された送信RF信号を、受信ミキサ１３２Ｒにより周波数変換してフィルタ１３３Ｒを介することで受信IF信号が得られ、ADC１３４Ｒにより信号処理を施すことで送信信号が測定される。
　受信機１１５Ａと受信機１１５Ｂは、受信機１１５Ｒと同様に、LNA１３１、受信ミキサ１３２、フィルタ１３３、及びADC１３４から構成される。受信機１１５Ａでは、そこに入力された送信RF信号から反射信号が測定される。受信機１１５Ｂでは、そこに入力される送信RF信号から透過信号が測定される。
　S11，S21は、下記の式(１)、式(２)の関係で表されることから、受信機１１５Ｒ、受信機１１５Ａ、及び受信機１１５Ｂのそれぞれの測定結果から、S11及びS21を求めることが可能となる。
　S11 = 反射信号 / 送信信号 ・・・(１)
　S21 = 透過信号 / 送信信号 ・・・(２)
　また、測定装置１０においては、周波数の異なる高周波信号である、送信RF信号及び受信LO信号を、１つのPLL回路１１６で生成した高周波基準クロックに基づき生成する構成となる。
　PLL回路１１６は、高周波基準クロックを生成し、LO信号の周波数(LO信号周波数)を変更する。高周波基準クロックに基づき生成されたLO信号は、送信ミキサ１１２と、バッファ１１７及びIQ補正部１１８を介して各受信機１１５に出力される。以下、送信側で用いられるLO信号を送信LO信号といい、受信側で用いられるLO信号を受信LO信号という。
　送信ミキサ１１２では、IF信号生成器１１１からのIF信号を、送信LO信号とミキシングすることで周波数変換を行い、送信RF信号が生成される。また、受信機１１５Ｒでは、受信ミキサ１３２Ｒにより、入力された送信RF信号を、バッファ１３５Ｒを介して入力される受信LO信号とミキシングすることで周波数変換を行い、受信IF信号が生成される。受信機１１５Ａと受信機１１５Ｂにおいては、受信機１１５Ｒと同様に、入力された送信RF信号が、受信LO信号とミキシングされ、受信IF信号が生成される。
　IQ補正部１１８は、LO信号(受信LO信号)のIQ誤差を補正するIQ補正機構である。IQ補正部１１８は、DLL(Delay Locked Loop)回路１４１から構成される。DLL回路１４１に対しては、セレクタ１４２が設けられる。セレクタ１４２には、受信LO信号と、DLL回路１４１の出力(IQ誤差補正後の受信LO信号)とが入力され、いずれか一方の信号が出力される。
　すなわち、セレクタ１４２は、IQ補正部１１８のオン状態とオフ状態とを切り替える機構である切替部(切替スイッチ)として機能する。オン状態は、DLL回路１４１によるIQ誤差補正を行う状態であり、IQ誤差補正後の受信LO信号が出力される。オフ状態は、DLL回路１４１によるIQ誤差補正を行わない状態であり、受信LO信号がそのまま出力される。
　測定装置１０では、IQ補正部１１８を設けることで、イメージ信号に起因した測定誤差を抑制している。図２は、イメージ信号の影響を説明する図である。図２では、イメージ信号の影響を説明するために、従来の測定装置の構成、すなわち、図１の測定装置１０の構成と比べてIQ補正部１１８を設けていない構成を示している。
　図２に示すように、従来の測定装置では、RF信号は、PLL回路１１６により生成される高周波基準クロック及び送信ミキサ１１２等のIQ誤差によりイメージ信号が生じてしまう。また、各受信機１１５では、受信LO信号を用いた受信ミキサ１３２で周波数変換を行うため、受信LO信号及び受信ミキサ１３２等のIQ誤差によりイメージ除去が十分にできず、イメージ信号の影響が生じてしまう。
　これらから、送信ミキサ１１２のイメージ除去比IMTXと、受信ミキサ１３２のイメージ除去比IMRXとの積により、IMTX * IMRXの妨害信号が所望信号と同一周波数に生じてしまう。イメージ信号に起因した妨害信号は、所望信号と識別困難であるため、各受信機１１５における測定結果に誤差を含んでしまい、結果として、S11とS21の測定誤差を生じてしまう。
　これに対し、IQ補正部１１８を設けて、LO信号(受信LO信号)のIQ誤差を補正することで、イメージ信号に起因した測定誤差を抑制することが可能となる。また、ベクトルネットワークアナライザでは、比較的広い動作周波数範囲が必要となり、加えてベクトルネットワークアナライザを被測定対象DUTの伝搬遅延測定に用いる場合などでは、時間誤差精度が要求される。IQ補正部１１８は、DLL回路１４１により構成されるIQ補正機構となるが、一周期を基準として誤差を補正する機構となるため、低周波では時間誤差精度を確保するのが難しくなる傾向にある。
　そこで、測定装置１０では、DLL回路１４１を有するIQ補正部１１８とともに、IQ補正部１１８のオン状態とオフ状態をLO信号周波数に応じて切り替える機構としてセレクタ１４２を設けることで、低周波から高周波に渡って良好な時間誤差精度を確保することを可能とする。
　例えば、セレクタ１４２は、図３に示すようなPLL回路１１６に設定されるLO信号周波数に応じて、IQ補正部１１８のオン状態とオフ状態を切り替えることができる。具体的には、LO信号周波数が3GHzから9GHzまでの範囲内では、IQ補正部１１８がオン状態とされ、LO信号周波数が1GHzから3GHzまでの範囲内では、IQ補正部１１８がオフ状態とされるようにする。
　なお、図３では、3GHzを基準周波数として、LO信号周波数が3GHzよりも高い周波数であるか、あるいは、LO信号周波数が3GHzよりも低い周波数であるかにより、オン状態とオフ状態が切り替えられるようにしたが、基準周波数は、3GHzに限定されるものではない。つまり、LO信号周波数が基準周波数よりも低い領域では、オフ状態とされ、LO信号周波数が基準周波数よりも高い領域では、オン状態とされるようにすればよい。
＜DLL回路の構成＞
　図４は、図１のIQ補正部１１８を構成するDLL回路１４１の構成例を示す図である。
　図４に示すように、DLL回路１４１は、VCDL(Voltage Controlled Delay Line)回路２１１、位相比較回路２１２、及び積分回路２１３から構成される。VCDL回路２１１は、I信号に対して設けられる駆動電圧生成回路２２１Ａ及び遅延回路２２２Ａと、Q信号に対して設けられる駆動電圧生成回路２２１Ｂ及び遅延回路２２２Ｂとを有する。
　位相比較回路２１２は、OUT_I信号とOUT_Q信号の位相を比較し、その比較結果を積分回路２１３に出力する。積分回路２１３は、位相比較回路２１２からの比較結果に基づいて、VCDL制御信号を生成し、VCDL回路２１１に出力する。図４に示すように、VCDL回路２１１は、積分回路２１３からのVCDL制御信号に基づいて、I信号及びQ信号の一方の信号を制御することで、I,Q位相差を制御する構成としている。
　図５乃至図７は、DLL回路１４１を構成するVCDL回路２１１の構成例を示す図である。
　図５に示すように、VCDL回路２１１Ａは、駆動電圧生成回路２２１と、インバータとして構成される遅延回路２２２を有する。駆動電圧生成回路２２１は、入力される制御電圧VCに基づいて、駆動電圧VDRVを生成し、遅延回路２２２であるインバータに出力する。ここでは、後述する(ａ)乃至(ｄ)の制御を行う回路の問題点を解決するため、インバータ駆動電圧を制御するが、制御線形性を高めるため駆動電圧生成回路２２１で駆動電圧VDRVを生成する構成をとっている。
　なお、図５では、遅延回路２２２であるインバータを一段で構成しているが、インバータを複数段で構成してもよい。また、I信号とQ信号をそれぞれ差動信号で取り扱う場合には、図６，図７に示したVCDL回路２１１Ｂ、又はVCDL回路２１１Ｃの構成をとることで、対応することができる。図６，図７では、遅延回路２２２を１段のみ示している。
　図８は、VCDL回路２１１を構成する駆動電圧生成回路２２１の構成例を示す図である。また、図９には、図８の駆動電圧生成回路２２１の詳細な構成例を示している。
　図８に示すように、駆動電圧生成回路２２１は、OTA(Operational Transconductance Amplifier)２６１、遅延回路レプリカ２６２、最小駆動電圧生成回路２６３、及び駆動アンプ２６４から構成される。
　OTA２６１には、制御電圧VCと基準電圧VREFが入力される。OTA２６１は、(制御電圧VC - 基準電圧VREF)に比例した電流IOTAを生成し、遅延回路２２２のレプリカである遅延回路レプリカ２６２を用いて、電圧Vreplicaに変換する。この電圧Vreplicaと、最小駆動電圧生成回路２６３により生成した電圧Vminとを比較し、両者の高い電圧を駆動アンプ２６４でバッファして駆動電圧VDRVを生成する。
　これにより、駆動電圧生成回路２２１は、遅延回路２２２のオン電流を制御することが可能となる。ここで、Vreplica > Vminとなる場合、遅延回路２２２の遅延時間は、概略で、tD ∝ 1/IOTAとなる。このとき、遅延回路レプリカ２６２を用いることで、PVTバラツキを抑制可能となる。しかしながら、tD ∝ 1/IOTAの関係により、(制御電圧VC - 基準電圧VREF)に反比例となり、必ずしも制御線形性がよいとは言えない。そこで、最小駆動電圧生成回路２６３を用いて、最小駆動電圧に制限することで、制御線形性を改善することが可能となる。
＜DLL回路の他の構成＞
　DLL回路１４１は、I信号とQ信号を相補的に制御(相補制御)することで、それらの信号の遅延差を制御するようにしてもよい。図１０は、図１のIQ補正部１１８を構成するDLL回路１４１の他の構成例を示す図である。
　図１０に示すように、DLL回路１４１Ａにおいて、VCDL回路２１１は、駆動電圧生成回路２２１Ｃ、遅延回路２２２Ａ、及び遅延回路２２２Ｂを有し、積分回路２１３からのVCDL制御信号に基づいて、I信号とQ信号を相補制御する。
　図１１は、図１０のVCDL回路２１１を構成する駆動電圧生成回路２２１Ｃの構成例を示す図である。また、図１２には、図１１の駆動電圧生成回路２２１Ｃの詳細な構成例を示している。
　図１１に示すように、駆動電圧生成回路２２１Ｃは、OTA２７１、遅延回路レプリカ２７２Ａ、遅延回路レプリカ２７２Ｂ、最小駆動電圧生成回路２７３、駆動アンプ２７４Ａ、及び駆動アンプ２７４Ｂから構成される。
　OTA２７１は、そこに入力される制御電圧VCと基準電圧VREFに基づいて、電流IOTA+，IOTA-を生成する。電流IOTA+は、遅延回路２２２Ａのレプリカである遅延回路レプリカ２７２Ａを用いて、電圧Vreplica+に変換される。この電圧Vreplica+と、最小駆動電圧生成回路２７３により生成した電圧Vminとが比較され、両者の高い電圧を駆動アンプ２７４Ａでバッファして駆動電圧VDRV+が生成される。一方で、電流IOTA-は、遅延回路２２２Ｂのレプリカである遅延回路レプリカ２７２Ｂを用いて電圧Vreplica-に変換され、この電圧Vreplica-と電圧Vminとが比較され、両者の高い電圧を駆動アンプ２７４Ｂでバッファして駆動電圧VDRV-が生成される。駆動電圧VDRV+は、遅延回路２２２Ａに出力され、駆動電圧VDRV-は、遅延回路２２２Ｂに出力される。
　VCDL回路２１１における駆動電圧VDRVを相補制御とすることで、偶数次の非線形性はキャンセル可能であるため、より高い制御線形性を実現することが可能である。例えば、(制御電圧 - 基準電圧) = V1に対する遅延時間tD1が、下記の式(３)であった場合、これと相補的な遅延時間tD2として、下記の式(４)を持つことで、これら両者の遅延時間差は、下記の式(５)となるため、V1の偶数次の項がキャンセルすることができる。これにより、tD1 - tD2はV1に比例し、高い制御線形性を実現することができる。
　tD1 = a0 + a1 * V1 + a2 * V12 ・・・(３)
　tD2 = a0 +a1 * (-V1) + a2 * (-V1)2 ・・・(４)
　tD1- tD2 = 2 * a1 * V1 ・・・(５)
＜IQ補正部の他の構成＞
　IQ補正部１１８は、DLL回路に限らず、例えば、PPF(Poly Phase Filter)回路等の他の回路で構成してもよい。図１３は、図１のIQ補正部１１８の他の構成例を示す図である。
　図１３に示すように、IQ補正部１１８Ａは、抵抗とキャパシタからなるフィルタを４段重ねたPPF回路３１１、位相比較回路３１２、積分回路３１３、及び制御電圧生成回路３１４から構成される。IQ補正部１１８Ａにおいては、PPF回路３１１が、制御電圧生成回路３１４からの制御電圧に基づき動作することで、I信号とQ信号が制御され、LO信号のIQ誤差を補正することができる。
＜切替部の他の構成＞
　DLL回路１４１を有するIQ補正部１１８のオン状態とオフ状態とを切り替える機構である切替部の構成は、セレクタに限らず、他の構成を用いてもよい。図１４は、切替部の構成例を示す図である。
　図１４のＡに示した構成は、図１の構成に対応しており、切替部としてセレクタ１４２が設けられ、セレクタ１４２は、PLL回路１１６に設定されるLO信号周波数に応じて入力される信号(ON/OFF信号)に従い、IQ補正部１１８のオン状態とオフ状態を切り替える。
　また、図１４のＢに示すように、DLL回路１４１を、VCDL回路４１１、DLL-FB回路４１２、及びセレクタ４１３から構成し、VCDL回路４１１の制御電圧を固定電圧とすることで、DLL回路１４１を実効的にオフ状態とすることが可能である。この構成により、IQ補正部１１８のオン状態とオフ状態を切り替えることができる。
＜DCDLの構成＞
　上述した説明では、DLL回路１４１は、アナログ制御を前提としたVCDL回路２１１を用いた構成例を示したが、デジタル制御を実現可能な構成を用いてもよい。具体的には、DLL回路１４１において、VCDL回路２１１を、DCDL(Digital Controlled Delay Line)回路に置換することで構成することができる。
　このDCDL回路では、例えば、図１５に示した駆動電圧生成回路２２１Ｄを用いることで、デジタル制御が実現可能となる。図１５に示すように、駆動電圧生成回路２２１Ｄは、電流DAC(Digital to Analog Converter)５１１、遅延回路レプリカ５１２、最小駆動電圧生成回路５１３、及び駆動アンプ５１４から構成される。
　電流DAC５１１は、そこに入力されるデジタル制御信号DCを変換して電流IDACを生成し、遅延回路２２２のレプリカである遅延回路レプリカ５１２を用いて電圧Vreplicaに変換する。この電圧Vreplicaと、最小駆動電圧生成回路５１３により生成した電圧Vminとを比較し、両者の高い電圧を駆動アンプ５１４でバッファして駆動電圧VDRVを生成することができる。
　なお、DLL回路１４１をデジタル制御による構成とした場合には、DCDL回路の制御入力の最適値をメモリに保存しておくことで、その値を適宜用いることが可能である。これにより、帰還回路を常時動作する必要がなくなり、消費電流を低減することが可能となる。
＜遅延回路レプリカの他の構成＞
　VCDL回路２１１を構成する駆動電圧生成回路２２１の遅延回路レプリカ２６２の構成は、遅延回路２２２に合わせて様々な構成とすることができる。図１６は、遅延回路レプリカ２６２の構成例を示す図である。
　図１６のＡに示した遅延回路レプリカ２６２の構成は、図９に示した構成に対応している。図１６のＢ，Ｃには、遅延回路レプリカ２６２の他の構成として、遅延回路２２２に対応した構成である遅延回路レプリカ２６２Ｂと、遅延回路レプリカ２６２Ｃを例示している。
　VCDL回路２１１を構成する駆動電圧生成回路２２１の最小駆動電圧生成回路２６３は、レプリカ回路で構成するのが最適であるが、DACなどで構成することも可能である。このとき、最適値を出荷時にメモリに保存することで、個体ごとの素子バラツキの影響を低減し、最適値で動作させることが可能である。
　なお、繰り返しになるので説明は省略するが、図１１，図１２に示した駆動電圧生成回路２２１Ｃの遅延回路レプリカ２７２Ａ，２７２Ｂの構成についても同様に、図１６のＡに示した構成に限らず、例えば、図１６のＢ，Ｃに示した構成を用いることができる。
＜VNAの他の構成＞
　図１に示した測定装置１０では、IQ補正部１１８により、受信LO信号のIQ誤差を補正する構成を示したが、送信LO信号のIQ誤差を補正する構成、又は送信LO信号及び受信LO信号のIQ誤差を補正する構成としてもよい。
　図１７は、本開示を適用した測定装置の一実施の形態の他の構成例を示す図である。図１７において、測定装置１０Ａは、図１に示した測定装置１０と比べて、バッファ１１７及びIQ補正部１１８の代わりに、バッファ１５１及びIQ補正部１５２が設けられる。
　IQ補正部１５２は、LO信号(送信LO信号)のIQ誤差を補正するIQ補正機構であり、DLL回路１６１から構成される。DLL回路１６１に対しては、セレクタ１６２が設けられる。セレクタ１６２には、送信LO信号と、DLL回路１６１の出力(IQ誤差補正後の送信LO信号)とが入力され、いずれか一方の信号が出力される。
　すなわち、セレクタ１６２は、IQ補正部１５２のオン状態とオフ状態とを切り替える機構である切替部(切替スイッチ)として機能する。オン状態は、DLL回路１６１によるIQ誤差補正を行う状態であり、IQ誤差補正後の送信LO信号が出力される。オフ状態は、DLL回路１６１によるIQ誤差補正を行わない状態であり、送信LO信号がそのまま出力される。
　図１８は、本開示を適用した測定装置の一実施の形態のさらに他の構成例を示す図である。図１８において、測定装置１０Ｂは、図１に示した測定装置１０及び図１７に示した測定装置１０Ａと比べて、バッファ１１７及びIQ補正部１１８と、バッファ１５１及びIQ補正部１５２が共に設けられている。
　測定装置１０Ｂにおいては、IQ補正部１１８とIQ補正部１５２が共に設けられていることから、受信LO信号及び送信LO信号の両方の信号に、IQ誤差補正を行うことができる。また、DLL回路１４１に対してはセレクタ１４２、DLL回路１６１に対してはセレクタ１６２がそれぞれ設けられるため、IQ補正部１１８のオン状態とオフ状態、及びIQ補正部１５２のオン状態とオフ状態をそれぞれ切り替えることが可能である。
　以上のように、本開示を適用した測定装置１０(測定装置１０Ａ，測定装置１０Ｂを含む)では、周波数の異なる高周波信号である送信RF信号及び受信LO信号の信号生成に共通に用いられるPLL回路１１６と、送信RF信号及び受信LO信号の少なくとも一方の信号生成で用いられるLO信号のIQ誤差を補正するIQ補正部(IQ補正部１１８及びIQ補正部１５２の少なくとも一方のIQ補正部)と、IQ補正部による補正を行うオン状態と、補正を行わないオフ状態とを切り替える切替部(セレクタ１４２及びセレクタ１６２の少なくとも一方のセレクタ)と備える。
　本開示を適用した測定装置１０では、このような構成を有することで、例えば、IQ補正部１１８及びIQ補正部１５２のオン状態とオフ状態をLO信号周波数に応じて切り替えることができるため、低周波から高周波に渡って良好な時間誤差精度を確保することが可能となる。その結果として、測定装置１０では、被測定対象DUTのＳパラメータを測定するに際して、より正確に測定を行うことができる。
　ここで、ベクトルネットワークアナライザにおける、周波数の異なる高周波信号である送信RF信号及び受信LO信号の信号生成を行う構成として、例えば、次の２つの構成がある。すなわち、個別のPLL回路を用いて送信RF信号と受信LO信号を生成する2-PLL構成と、共通のPLL回路を用いていずれか一方の信号をミキサによる周波数変換により生成する1-PLL構成である。1-PLL構成については、上述した特許文献１に開示されている。これらの２つの構成には、以下の問題点がある。
　2-PLL構成では、例えば1GHzを超えるような高周波では位相雑音特性が比較的良好なLC-VCO(Voltage Controlled Oscillator)が必須となるが、複数のPLL回路のそれぞれでインダクタを用いた発振器が必要となるため、磁界結合の問題が生じてしまう。これを回避する対策としては、VCO周波数アップ等が必要となり、その結果として消費電力が増加してしまう。
　1-PLL構成では、LO信号のIQ誤差に起因したイメージ信号によるVNA測定精度劣化が生じる。特に、周波数の高い場合に影響が顕著となり、VNA測定精度劣化を抑止するには、IQ誤差を低減するのため相対バラツキ低減対策が必要となり、その結果として消費電力が増加してしまう。
　一方で、一般的な送受信機の構成において、IQ補正機能が用いられている。例えば、下記の文献Ａには、送受信機におけるIQ補正機能に関する技術が開示されている。これらの技術を、ベクトルネットワークアナライザにおける1-PLL構成に適用することで、1-PLL構成 + IQ補正機構の構成をとることが可能となる。
　文献Ａ：特開2016-201619号公報
　1-PLL構成 + IQ補正機構の構成では、送信RF信号及び受信LO信号のいずれか一方の信号に対してIQ補正機構を設けることができる。しかしながら、1-PLL構成 + IQ補正機構の構成においても、ベクトルネットワークアナライザでは一般に動作周波数範囲が広いため、特にLO信号の周波数が低いときにIQ補正機構の誤差影響が大きくなり、特性劣化を生じてしまう。
　DLL回路に用いられるVCDL回路としては、例えば、次の(ａ)乃至(ｄ)の制御を行う回路が想定される。
(ａ) CMLを用いたバイアス電流制御
(ｂ) インバータを用いたバイアス電流制御
(ｃ) インバータを用いた負荷容量制御
(ｄ) インバータを用いた駆動電圧制御
　これらの制御においては、それぞれ次の問題点を有している。すなわち、(ａ)の制御では、低電圧動作が難しく、(ｂ)の制御では、低電圧動作は良好だが、高速動作が難しい。一方で、(ｃ)及び(ｄ)の制御では、低電圧動作及び高速動作は良好だが、制御線形性が低く、特性が重視されるDLL回路で用いることが困難である。
　なお、例えば、(ｂ)の制御については、下記の文献Ｂの中で示され、(ｄ)の制御については、下記の文献Ｃの中で示されている。
　文献Ｂ：特開2009-5214号公報
　文献Ｃ：特開2009-281888号公報
　以上のように、1-PLL構成 + IQ補正機構の構成では、IQ補正機構を有することで、イメージ信号に起因した測定誤差を抑えることが可能である。しかしながら、ベクトルネットワークアナライザでは、比較的広い動作周波数範囲が必要となり、加えてベクトルネットワークアナライザを被測定対象DUTの伝搬遅延測定に用いる場合などでは、時間誤差精度が要求される。IQ補正機構は、DLL回路等で構成することができるが、一般に周期を基準として誤差を補正する機構となるため、低周波では時間誤差精度を確保することが難しくなる傾向にある。また、DLL回路に用いられるVCDL回路として、(ａ)乃至(ｄ)の制御を行う回路を用いた場合、上述した問題点がある。
　そこで、本開示を適用した測定装置１０では、1-PLL構成 + IQ補正機構(IQ補正部)の構成を用いるに際して、送信RF信号及び受信LO信号の少なくとも一方の信号生成で用いられるLO信号のIQ誤差を補正するIQ補正部(IQ補正部１１８及びIQ補正部１５２の少なくとも一方のIQ補正部)とともに、IQ補正部による補正を行うオン状態と、補正を行わないオフ状態とを切り替える切替部(セレクタ１４２及びセレクタ１６２の少なくとも一方のセレクタ)を設けるようにしている。これにより、例えば、IQ補正部１１８及びIQ補正部１５２のオン状態とオフ状態をLO信号周波数に応じて切り替えることができるため、低周波から高周波に渡って良好な時間誤差精度を確保することが可能となる。その結果として、より正確に測定を行うことができる。
　また、本開示を適用した測定装置１０では、IQ補正部１１８のDLL回路１４１(IQ補正部１５２のDLL回路１６１)を構成するVCDL回路２１１として、インバータ駆動電圧を制御するが、制御線形性を高めるため駆動電圧生成回路２２１で駆動電圧VDRVを生成する構成をとることで、上述した(ａ)乃至(ｄ)の制御を行う回路の問題点を解決している。
＜変形例＞
　上述した説明では、DLL回路１４１を、ベクトルネットワークアナライザにおけるIQ誤差補正に用いたが、例えば、無線通信の送受信回路におけるIQ誤差補正などにも適用可能である。あるいは、図１９に示すように、クロックスキュー調整用のDLL回路として用いることができる。図１９では、駆動電圧生成回路６２１及び遅延回路６２２を有するVCDL回路６１１と、位相比較回路６１２と、積分回路６１３から構成されるDLL回路１４１Ｂにより、クロックスキューを調整する構成を示している。
　また、図２０に示すように、有線通信等で用いる多相クロック生成回路におけるタイミング調整などに用いることができる。図２０では、駆動電圧生成回路７２１及び遅延回路７２２を有するVCDL回路７１１と、位相比較回路７１２と、積分回路７１３から構成されるDLL回路１４１Ｃにより、多相クロック生成回路が構成されている。
　なお、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
　また、本開示は、以下のような構成をとることができる。
（１）
　周波数の異なる高周波信号である送信RF(Radio Frequency)信号及び受信LO(Local Oscillator)信号の信号生成に共通に用いられるPLL(Phase Locked Loop)回路と、
　前記送信RF信号及び前記受信LO信号の少なくとも一方の信号生成で用いられるLO信号のIQ誤差を補正するIQ補正部と、
　前記IQ補正部による補正を行うオン状態と、補正を行わないオフ状態とを切り替える切替部と
　を備える測定装置。
（２）
　前記切替部は、LO信号周波数に応じて前記オン状態と前記オフ状態の切替を行う
　前記（１）に記載の測定装置。
（３）
　前記切替部は、前記LO信号周波数が基準周波数よりも低い領域では、前記オフ状態とし、前記LO信号周波数が前記基準周波数よりも高い領域では、前記オン状態とする
　前記（２）に記載の測定装置。
（４）
　前記IQ補正部は、前記LO信号のIQ誤差を補正するDLL(Delay Locked Loop)回路を有する
　前記（１）に記載の測定装置。
（５）
　前記DLL回路は、VCDL(Voltage Controlled Delay Line)回路を有し、
　前記VCDLは、入力される制御電圧に基づいて遅延回路の駆動電圧を生成する駆動電圧生成回路と、前記遅延回路とを有する
　前記（４）に記載の測定装置。
（６）
　前記駆動電圧生成回路は、前記制御電圧に比例した電流を生成するOTA(Operational Transconductance Amplifier)と、前記遅延回路のレプリカ回路とを有し、
　前記OTAと前記レプリカ回路とを用いて前記駆動電圧を生成する
　前記（５）に記載の測定装置。
（７）
　前記駆動電圧生成回路は、前記駆動電圧の最小値を制限する最小駆動電圧生成回路をさらに有する
　前記（６）に記載の測定装置。
（８）
　前記DLL回路は、I信号とQ信号を相補的に制御することで、それらの信号の遅延差を制御するVCDL回路を有する
　前記（４）に記載の測定装置。
（９）
　前記IQ補正部は、前記LO信号のIQ誤差を補正するPPF(Poly Phase Filter)回路を有する
　前記（１）に記載の測定装置。
（１０）
　前記切替部は、前記LO信号周波数に応じた入力信号に従い、そこに入力される前記IQ補正部による補正が施されたLO信号と、前記IQ補正部による補正が施されていないLO信号とを切り替えて出力するセレクタである
　前記（３）に記載の測定装置。
（１１）
　前記送信RF信号は、送信ミキサにより送信LO信号を用いて送信IF(Intermediate Frequency)信号を周波数変換することで生成され、
　前記送信RF信号を受信して、第１の受信ミキサにより前記受信LO信号を用いて受信IF信号に周波数変換することで、送信信号を測定する第１の受信機と、
　被測定対象で反射した前記送信RF信号の一部を受信して、第２の受信ミキサにより前記受信LO信号を用いて受信IF信号に周波数変換することで、反射信号を測定する第２の受信機と、
　前記被測定対象を透過した前記送信RF信号の一部を受信して、第３の受信ミキサにより前記受信LO信号を用いて受信IF信号に周波数変換することで、透過信号を測定する第３の受信機と
　を備え、
　前記送信信号、前記反射信号、及び前記透過信号に基づいて前記被測定対象のＳパラメータを測定可能なベクトルネットワークアナライザとして構成される
　前記（１）乃至（１０）のいずれかに記載の測定装置。
　１０，１０Ａ，１０Ｂ　測定装置，　１１１　IF信号生成器，　１１２　送信ミキサ，　１１３　送信アンプ，　１１４　方向性結合器，　１１５Ｒ，１１５Ａ，１１５Ｂ　受信機，　１１６　PLL回路，　１１７　バッファ，　１１８　IQ補正部，　１３１　LNA，　１３２　受信ミキサ，　１３３　フィルタ，　１３４　ADC，　１３５　バッファ，　１４１　DLL回路，　１４２　セレクタ，　１５１　バッファ，　１５２　IQ補正部，　１６１　DLL回路，　１６２　セレクタ，　２１１　VCDL回路，　２１２　位相比較回路，　２１３　積分回路，　２２１　駆動電圧生成回路，　２２２　遅延回路，　２６１，２７１　OTA，　２６２，２７２　遅延回路レプリカ，　２６３，２７３　最小駆動電圧生成回路，　２６４，２７４　駆動アンプ，　３１１　PPF回路，　３１２　位相比較回路，　３１３　積分回路，　３１４　制御電圧生成回路，　４１１　VCDL回路，　４１２　DLL-FB回路，　４１３　セレクタ，　５１１　電流DAC，　５１２　遅延回路レプリカ，　５１３　最小駆動電圧生成回路，　５１４　駆動アンプ

Claims (11)

  1. 　周波数の異なる高周波信号である送信RF(Radio Frequency)信号及び受信LO(Local Oscillator)信号の信号生成に共通に用いられるPLL(Phase Locked Loop)回路と、
    　前記送信RF信号及び前記受信LO信号の少なくとも一方の信号生成で用いられるLO信号のIQ誤差を補正するIQ補正部と、
    　前記IQ補正部による補正を行うオン状態と、補正を行わないオフ状態とを切り替える切替部と
    　を備える測定装置。
  2. 　前記切替部は、LO信号周波数に応じて前記オン状態と前記オフ状態の切替を行う
    　請求項１に記載の測定装置。
  3. 　前記切替部は、前記LO信号周波数が基準周波数よりも低い領域では、前記オフ状態とし、前記LO信号周波数が前記基準周波数よりも高い領域では、前記オン状態とする
    　請求項２に記載の測定装置。
  4. 　前記IQ補正部は、前記LO信号のIQ誤差を補正するDLL(Delay Locked Loop)回路を有する
    　請求項１に記載の測定装置。
  5. 　前記DLL回路は、VCDL(Voltage Controlled Delay Line)回路を有し、
    　前記VCDLは、入力される制御電圧に基づいて遅延回路の駆動電圧を生成する駆動電圧生成回路と、前記遅延回路とを有する
    　請求項４に記載の測定装置。
  6. 　前記駆動電圧生成回路は、前記制御電圧に比例した電流を生成するOTA(Operational Transconductance Amplifier)と、前記遅延回路のレプリカ回路とを有し、
    　前記OTAと前記レプリカ回路とを用いて前記駆動電圧を生成する
    　請求項５に記載の測定装置。
  7. 　前記駆動電圧生成回路は、前記駆動電圧の最小値を制限する最小駆動電圧生成回路をさらに有する
    　請求項６に記載の測定装置。
  8. 　前記DLL回路は、I信号とQ信号を相補的に制御することで、それらの信号の遅延差を制御するVCDL回路を有する
    　請求項４に記載の測定装置。
  9. 　前記IQ補正部は、前記LO信号のIQ誤差を補正するPPF(Poly Phase Filter)回路を有する
    　請求項１に記載の測定装置。
  10. 　前記切替部は、前記LO信号周波数に応じた入力信号に従い、そこに入力される前記IQ補正部による補正が施されたLO信号と、前記IQ補正部による補正が施されていないLO信号とを切り替えて出力するセレクタである
    　請求項３に記載の測定装置。
  11. 　前記送信RF信号は、送信ミキサにより送信LO信号を用いて送信IF(Intermediate Frequency)信号を周波数変換することで生成され、
    　前記送信RF信号を受信して、第１の受信ミキサにより前記受信LO信号を用いて受信IF信号に周波数変換することで、送信信号を測定する第１の受信機と、
    　被測定対象で反射した前記送信RF信号の一部を受信して、第２の受信ミキサにより前記受信LO信号を用いて受信IF信号に周波数変換することで、反射信号を測定する第２の受信機と、
    　前記被測定対象を透過した前記送信RF信号の一部を受信して、第３の受信ミキサにより前記受信LO信号を用いて受信IF信号に周波数変換することで、透過信号を測定する第３の受信機と
    　を備え、
    　前記送信信号、前記反射信号、及び前記透過信号に基づいて前記被測定対象のＳパラメータを測定可能なベクトルネットワークアナライザとして構成される
    　請求項１に記載の測定装置。
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