WO2023181761A1 - パワー半導体スイッチングモジュール - Google Patents

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WO2023181761A1
WO2023181761A1 PCT/JP2023/006298 JP2023006298W WO2023181761A1 WO 2023181761 A1 WO2023181761 A1 WO 2023181761A1 JP 2023006298 W JP2023006298 W JP 2023006298W WO 2023181761 A1 WO2023181761 A1 WO 2023181761A1
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WO
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power semiconductor
chip
heat
thermal
metal conductor
Prior art date
Application number
PCT/JP2023/006298
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English (en)
French (fr)
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智 谷本
孝 中村
圭 西岡
俊雄 花田
貴文 奥田
Original Assignee
ネクスファイ・テクノロジー株式会社
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
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    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N

Definitions

  • the present invention relates to a power semiconductor switching module that mounts a plurality of power semiconductor SW chips.
  • the time range of 1 ms or more and less than several tens of ms (milliseconds) will be referred to as the "ms range”
  • the power semiconductor switch module will be abbreviated as "PSM” and the switch as “SW” as appropriate.
  • a single-pulse energized PSM refers to a PSM that is normally in a cut-off state, but has the function and purpose of being energized for an extremely short period in the ms range at certain times (for example, in the event of an abnormality).
  • a typical application of the single-pulse PSM is the main circuit of the semiconductor SW section of a hybrid high-power DC breaker that is composed of a mechanical SW section and a semiconductor SW section (Non-Patent Document 1).
  • Single-pulse PSM is applicable not only to high power but also to single-pulse energization of medium and small power, and furthermore, not only to DC power but also to short-time AC power energization.
  • the power semiconductor switching module of the present invention also includes a power semiconductor switching module that performs both single-pulse energization and non-single-pulse energization.
  • a predetermined power semiconductor SW chip (power MOSFET, IGBT, diode, etc.) is soldered onto a thin metal conductor chip placed and bonded on the top surface of an insulating substrate.
  • a configuration in which power semiconductor SW unit cells bonded by die attach are arranged on a single metal base plate, connected in parallel in a number that satisfies the required current capacity, and connected in series in a number that satisfies the required withstand voltage. are doing.
  • Parallel connection of the power semiconductor SW unit cells is usually achieved by using a common chip metal conductor.
  • series connection is achieved by connecting the semiconductor upper electrode of the adjacent high-potential side unit and the chip metal conductor of the low-potential side unit with an interconnect such as a bonding wire.
  • a common configuration is that the power semiconductor SW unit cells have a common insulating substrate (integrated), and each chip metal conductor is arranged on one insulating substrate.
  • the metal base plate can also be omitted.
  • the thickness of the insulating substrate is determined in consideration of the voltage height and current magnitude controlled by the PSM, the strength of surge voltage caused by switching, mechanical strength, or heat dissipation. In general, the larger the electric power handled, the thicker the insulating substrate becomes.
  • An object of the present invention is to provide a power semiconductor switching module that can be miniaturized and cost reduced.
  • the present invention an insulating substrate; a chip metal conductor laminated on the upper surface side of the insulating substrate; multiple power semiconductor SW chips; a die attach interposed between the chip metal conductor and each power semiconductor SW chip;
  • a power semiconductor switching module comprising: Each power semiconductor SW chip, the die attach on the lower surface side of the power semiconductor SW chip, and the chip metal conductor on the lower side of the die attach release heat from the heat source of each power semiconductor SW chip to the atmosphere. configure the circuit,
  • Each thermal circuit includes a first thermal path consisting of a thermal resistance extending from each heat generation source to the lower surface of the chip metal conductor, and a first thermal path that connects the power semiconductor SW chip, the die attach, and the chip metal conductor from the first thermal path to the bottom surface of the chip metal conductor.
  • the transient thermal impedance of the thermal circuit is determined by the first thermal impedance and the second thermal impedance, regardless of whether or not heat dissipation only through the first thermal path can maintain the power semiconductor SW chip below the maximum rated temperature.
  • the power semiconductor SW chip is set to be maintained at a temperature equal to or lower than the maximum rated temperature by heat dissipation through the entire thermal circuit.
  • the power semiconductor switching module has a configuration based on a thermal circuit that focuses on transient thermal impedance with respect to heat generation of the power semiconductor SW chip when energized in the ms range. Miniaturization and cost reduction can be achieved.
  • FIG. 1 is a plan view of a single pulse energized power semiconductor switch module (short pulse PSM) according to the present invention
  • FIG. 2 is a circuit notation diagram of the short pulse PSM of FIG. 1.
  • FIG. 2 is a vertical cross-sectional view of an arbitrary power semiconductor SW unit cell (unit cell) U ij of the short-pulse PSM of FIG. 1;
  • FIG. FIG. 2 is a schematic thermal circuit diagram of unit cell U22. 2 is a diagram collectively showing the vertical and horizontal dimensions of the PSM of Example 1 and the unit cells of Comparative Examples 1-1 and 1-2.
  • FIG. 1 is a table showing thermophysical constants of materials for each part used in Example 1 and Comparative Examples 1-1 and 1-2.
  • FIG. 7 is a table showing values of steady heat capacity C n and steady heat resistance R n of each part, which are obtained by applying the numerical values in the table of FIG. 6 to an extended one-dimensional heat conduction model.
  • This is a graph showing the results of simulating the transient thermal impedance characteristic Z j ⁇ c (t) in the ms range by performing numerical calculations by substituting the values in the table of FIG. 7 into the thermal circuit model of FIG. 4.
  • 2 is a graph plotting Z jc (1 ms) and Z jc (10 ms) as a function of t SiC . It is a graph plotting the relationship between the transient thermal impedance Z jc and t DA for 1 ms and 10 ms.
  • FIG. 3 is a graph showing ms range transient thermal impedance characteristics Z j ⁇ c (t) of Example 4 and Comparative Example 4.
  • 12 is a graph showing ms range transient thermal impedance characteristics Z j ⁇ c (t) of Example 5 and Comparative Example 5.
  • 2 is a schematic diagram of a DC power supply system as an application example of the DC circuit breaker equipped with the short pulse PSM of FIG. 1.
  • FIG. FIG. 2 is a cross-sectional view of a power semiconductor SW unit cell U' of a single-pulse PSM, which is the basis for problem extraction of the present invention.
  • 19 is a graph of the results of a transient thermal analysis performed by the inventor of the present invention on the single-pulse energization PSM (Comparative Example 1-1) of FIG. 18.
  • FIG. 18 is a cross-sectional view of a power semiconductor SW unit cell U 22 ′ of a single-pulse PSM, which is the basis for problem extraction of the present invention.
  • This power semiconductor SW unit cell U 22 ′ is assumed to be a standard PSM with a withstand voltage of 7 kV or more and a current capacity of 350 A class. Further, an example is assumed in which a PSM is configured by arranging power semiconductor SW unit cells U 22 ′ in 4 parallel ⁇ 10 series (a specific arrangement pattern will be described later with reference to FIG. 1).
  • S22 ' is a SiC power MOSFET (thickness 0.35mm) chip as a power semiconductor SW with a rating of 1200V and 90A or more
  • B22 ' is a chip metal conductor made of pure copper
  • D22 ' is a tin-silver-copper solder die attach.
  • 2' is an alumina insulating substrate (5 mm thick)
  • M22 ' is a heat transfer bonding material for thermally and mechanically bonding the chip metal conductor B22 ' and the alumina insulating substrate 2'.
  • a silicone thermally conductive sheet (thickness 0.1 mm).
  • the main components that account for the steady-state thermal resistance Rj -c of the module are the chip metal conductor, insulating substrate, metal base plate, and the bonding material that joins these three elements, so how can the thermal conductivity and thickness of these materials be reduced?
  • module steady-state thermal resistance R j-c is traditionally regarded as an important index of heat dissipation, and therefore thermal design to lower R j-c is required. It has been done. This means that if R j-c is lowered, the transient thermal impedance in the ms range (in this specification, impedance is a concept that includes both resistance and reactance) Z j-c (t) is also similar. This means that it was recognized that it would be reduced.
  • the term "transient thermal impedance” refers to the transient thermal impedance Zjc of the surface of the power semiconductor SW chip viewed from the back surface of the unit cell.
  • FIG. 19 shows the results of a transient thermal analysis performed by the present inventor on the single-pulse energization PSM (Comparative Example 1-1) of FIG. 18.
  • This graph shows the transient thermal impedance Zj -c of Comparative Example 1-1, the transient thermal impedance Zd-c of the power semiconductor SW chip/die attach (S ij /D ij ) interface of the same cell, and the die attach/chip It shows the temporal change in the transient thermal impedance Z m ⁇ c of the metal conductor (D ij /M ij ) interface.
  • the present inventor In addition to the transient thermal impedance Zj -c of the surface of the power semiconductor SW chip viewed from the back side of the unit cell, the present inventor also investigated the heat capacitive heat dissipation effect (intuitively) of the power semiconductor SW chip, die attach, and chip metal conductor. (corresponding to the heat storage effect). From the analysis results in FIG. 19, it can be seen that the transient thermal impedance Z j ⁇ c of the PSM unit cell is: 1) In the time range from 1 ms to around 5 ms, the main components are the thermal impedance of the power semiconductor SW chip and the thermal impedance of the die attach.
  • the thermal impedance component of the chip metal conductor is added to these.
  • the power It has been found that it is effective to reduce the thermal impedance component of the semiconductor SW chip and die attach, and then to reduce the thermal impedance component of the chip metal conductor.
  • the present invention is an invention that was conceived and made by the inventors of the present invention and their continued efforts.
  • FIG. 1 is a plan view of a single-pulse energized power semiconductor switch module (short-pulse PSM) 1 according to the present invention
  • FIG. 2 is a circuit diagram of the short-pulse PSM 1
  • FIG. 3 is an arbitrary power semiconductor SW unit of the short-pulse PSM 1.
  • FIG. 2 is a vertical cross-sectional view of a cell (hereinafter simply referred to as "unit cell”) U ij .
  • unit cell U ij
  • subscripts i and j mean the address (row i, column j) of the unit cell in FIGS. 1 and 2. Note that the meanings of the subscripts i and j attached to the symbols of parts other than the unit cell are the same below.
  • the short pulse PSM 1 of the present invention shown in FIGS. 1 and 2 shows an example in which unit cells U ij are connected in 7 series x 4 parallels, but this number of series and parallels is just an example for convenience of explanation, and the number of unit cells is As long as is 2 or more, any combination of parallel number x series number may be used.
  • the basic structure of the unit cells Uij is basically the same. However, in the present invention, a modification in which different kinds of power semiconductor switches are mixed together is also possible. In such a case, the configurations of the dissimilar power semiconductor switch unit cells will be different.
  • a case that often occurs in practice is when a power diode is placed in antiparallel with a power transistor. In such a case, for example, the power semiconductor switch of the unit cell U ij in the even i row is a power transistor, and the power semiconductor switch of the unit cell U ij in the odd i row is a power diode.
  • S ij is a thin power semiconductor SW chip bonded onto a thick chip metal conductor B ij via a thin die attach D ij .
  • the chip metal conductors B ij having the same column number j are actually integrated as shown in FIG. 1 in order to connect the power semiconductor SW chips S ij in the same column in parallel.
  • the chip metal conductors B ij are bonded onto a common insulating substrate 2 via a heat transfer bonding material M ij .
  • B P is the P terminal metal conductor for attaching the P terminal (not shown) of the main circuit
  • B N is the N terminal metal conductor for attaching the N terminal (not shown) of the main circuit
  • each B Gj and B Sj are j
  • This is a control terminal metal conductor for attaching an input terminal (not shown) of a signal line that controls turn-on/turn-off of the power semiconductor SW chip S ij of the row unit cell.
  • the P terminal metal conductor B P , the N terminal metal conductor B N , and the control terminal metal conductors B Gj and B Sj are connected to the common insulating substrate 2 via a heat transfer bonding material (not shown), similarly to the chip metal conductor B ij . joined on top
  • I ij is a main circuit interconnect (drawn as a thick Al bonding wire in FIG. 1) for serially connecting the power semiconductor SW chip S ij to the right adjacent S i (j+1) in the diagram; The upper surface electrode of the cell is connected to the chip metal conductor B i (j+1) of the right adjacent unit cell.
  • I Pj is a main circuit interconnect (drawn as a thick line Al bonding wire in FIG. 1) that connects the P terminal metal conductor B P and the right adjacent first row chip metal conductor B i1 .
  • I Gj and I Sj are signal line interconnects that connect a pair of control signal electrodes (gate electrodes, Kelvin source electrodes, etc.) of the chip metal conductors B ij arranged in the j column, and are, for example, thin Al bonding wires.
  • a common base metal substrate is prepared and a plurality of divided parts are formed on the surface of the common base metal substrate. It can be configured such that an insulating substrate 2 is placed thereon.
  • the single-pulse PSM according to the embodiments shown in FIGS. 1 to 3 is characterized in that it is optimized to effectively reduce transient thermal impedance in the ms range. Compared to the conventional single-pulse PSM, this optimization manifests itself in significant differences in the attributes of the power semiconductor SW chips S ij , die attach D ij, and chip metal conductors B ij .
  • the power semiconductor SW chip Sij is any semiconductor such as SiC, GaN, or Si.
  • it can be a low resistance power transistor such as a MOSFET or an IGBT, or a low resistance power diode such as a pn diode or a Schottky diode.
  • the thickness of the power semiconductor SW chip S ij is set to a maximum of 0.25 mm or less, preferably 0.2 mm or less, with the power semiconductor SW effective device layer thickness as the lower limit. It is desirable that the value be as thin as possible.
  • the power semiconductor SW is formed on the surface layer of the semiconductor substrate.
  • the effective device layer thickness refers to the thickness of this power semiconductor SW layer.
  • the power semiconductor SW cannot function as a SW, so the thickness must be thicker than this. It is known that the effective device layer thickness tends to be thicker for semiconductor materials with smaller energy band gaps (or intrinsic breakdown electric fields).
  • a bonding material guaranteed to have low resistivity such as solder (Sn-Ag-Cu-based, Pb-based, Sn-Cu-based, or Au-based solder), sintered Ag paste, etc. , sintered Cu paste can be used.
  • solder Sn-Ag-Cu-based, Pb-based, Sn-Cu-based, or Au-based solder
  • sintered Ag paste etc.
  • sintered Cu paste can be used.
  • the material is not limited to these materials, and other low resistivity materials may be used.
  • the thickness of the die attach D ij is desirably as thin as possible, 0.07 mm or less, preferably 0.05 mm or less.
  • the practical lower limit of thickness is determined by the industrial stability and cost of the joining technique.
  • a base metal material exhibiting low resistance and good thermal conductivity can be used for the chip metal conductor Bij .
  • examples of such materials include Cu and Al, but other base metal materials may also be used.
  • the surface of the chip metal conductor may be plated with Ni, Au, Ag, or Pt.
  • the thickness of the chip metal conductor Bij is preferably at least 0.8 mm or more and 5 mm or less, and 1.5 mm or more, A range of 3 mm or less is more preferable.
  • the outer edge of the chip metal conductor B ij is made larger than the outer edge of the power semiconductor SW chip S ij by an increment ⁇ l (see FIG. 5) in the range of 1.1 mm to 5.1 mm. It is desirable that ⁇ l be increased by 2.1 mm to 4.1 mm. Note that when the vertical and horizontal lengths of the power semiconductor SW chip S ij are a and b, the vertical length of the chip metal conductor B ij is a+2 ⁇ l, and the horizontal length is b+2 ⁇ l.
  • the heat transfer bonding material M ij there are no major restrictions on the heat transfer bonding material M ij as long as it has normal heat conductivity, and it can be selected relatively freely from conventional heat transfer bonding materials.
  • Applicable materials include silicone thermally conductive sheets and solders (Sn--Ag--Cu, Pb-based, and Sn--Cu-based). When using solder as the heat transfer bonding material, it is assumed that the surface of the insulating substrate 2 is metallized. There are no particularly strong requirements regarding the thickness of the heat transfer bonding material, and it may be, for example, 0.1 mm to 0.3 mm.
  • an insulating substrate having the same specifications as the conventional PSM can be selected as the insulating substrate 2, taking into consideration the dielectric breakdown strength to ground and mechanical strength.
  • an insulating substrate made of alumina which is an inexpensive material, can be used.
  • the single-pulse PSM of the present invention there is no need to intentionally employ a silicon nitride substrate or an aluminum nitride substrate (both relatively expensive), which have higher thermal conductivity than an alumina insulating substrate.
  • the sheet shape The heat transmitted from the heat generating surface L 0 to the layer L a reaches the surface of the side surface of the layer L a at a predetermined depth, and at a depth below that, heat does not spread and continues toward the layer L b . heat transfer.
  • Heat transfer inside each layer is defined by steady thermal resistance R n in each layer, which will be described later.
  • the amount of heat stored in each layer is defined by the steady heat capacity C n of each layer, which will be described later.
  • thermophysical constants and dimensions of each layer of the power semiconductor SW unit cell i.e., power semiconductor SW chip and die attach, chip metal conductor, heat transfer bonding material, and insulating substrate
  • each layer is Determine the steady-state heat capacity C n (unit: J/K) and steady-state thermal resistance R n (unit: K/W).
  • the subscript "n" represents the layer number; the power semiconductor SW chip is in the first layer, the next die attach is in the second layer, the chip metal conductor is in the third layer, and the heat transfer bonding material is in the fourth layer. , the insulating substrate is the fifth layer.
  • FIG. 4 is a schematic thermal circuit diagram of the unit cell U22 .
  • the power semiconductor SW chip S 22 , the die attach D 22 , the chip metal conductor B 22 , the heat transfer bonding material M ij , and the insulating substrate 2 transmit the heat generated by the heat source 10 of the power semiconductor SW chip S 22 to the atmosphere.
  • a heat circuit 12 for discharging is configured.
  • Thermal circuit 12 includes a first heat flow path 15 and second heat flow paths 16a, 16b, 16c, 16d, and 16e.
  • the first thermal flow path 15 is composed of thermal resistances R1, R2, R3, R4, and R5 connected in series.
  • Thermal resistances R1, R2, R3, R4, and R5 are the thermal resistances of the power semiconductor SW chip S 22 , die attach D 22 , chip metal conductor B 22 , heat transfer bonding material M 22 , and insulating substrate 2, respectively.
  • the second heat flow paths 16a, 16b, 16c, 16d, and 16e are formed on the surfaces of the power semiconductor SW chip S 22 , the die attach D 22 , the chip metal conductor B 22 , the heat transfer bonding material M 22 , and the insulating substrate 2, respectively. It branches from the first heat flow path 15 and has heat capacities C1, C2, C3, C4, and C5 reaching the atmosphere on each surface side.
  • the ground heat flow path 20 which corresponds to the ground wire of the electrical circuit, corresponds to the surface of the unit cell U 22 that is exposed to the atmosphere and is at atmospheric temperature.
  • the heat capacities C1, C2, C3, C4, and C5 are the heat capacities of the power semiconductor SW chip S 22 , die attach D 22 , chip metal conductor B 22 , heat transfer bonding material M 22 , and insulating substrate 2, respectively.
  • the thermal impedance Z 22 of the thermal circuit 12 is such that the heat is radiated only through the first heat flow path 15. Regardless of whether or not the power semiconductor SW chip S 22 can be maintained below the maximum rated temperature, the heat dissipation through the entire thermal circuit 12 of the first heat flow path 15 and the second heat flow paths 16a, 16b, 16c, 16d, and 16e It is set to maintain the power semiconductor SW chip S 22 below the maximum rated temperature.
  • the first heat flow path 15 and the second heat flow path 16a, 16b, 16c, 16d and 16e to maintain the power semiconductor SW chip S 22 at or below the maximum rated temperature by heat radiation through the entire thermal circuit 12. This includes both the case where the semiconductor SW chip S 22 cannot be maintained below the maximum rated temperature and the case where the power semiconductor SW chip S 22 can be maintained below the maximum rated temperature with heat radiation only through the first heat flow path 15. Needless to say.
  • the power semiconductor SW chip S 22 is removed from the power semiconductor SW chip S 22 via the first heat flow path 15.
  • the heat capacity C3 of the second heat flow path 16c is set so that more than half of the heat flow flowing into the chip metal conductor Bij flows from the chip metal conductor Bij into the second heat flow path 16c. It is advantageous in terms of low cost.
  • the power semiconductor SW chip S 22 can be maintained at the maximum rated temperature or less by heat dissipation only through the first heat flow path 15"
  • heat radiation through the second heat flow paths 16a, 16b, 16c, 16d, and 16e By increasing the amount of heat dissipation, the amount of heat dissipated through the first heat flow path 15 for maintaining the power semiconductor SW chip S 22 below the maximum rated temperature can be reduced, and the weight of the single-pulse energized power semiconductor switch module is reduced. And cost reduction can be achieved.
  • the maximum rated temperature T jMAX is 75 to 125°C for Si-IGBT, and 125 to 175°C for SiC and GaN.
  • the thermal impedance Z 22 is calculated from the thermal resistances R1, R2, R3, R4, R5 and the thermal capacities C1, C2, C3, C4, C5 connected between the temperature of the heat generating source 10 and the atmospheric temperature. Ru.
  • step response T j of the surface temperature T j of the power semiconductor SW chip S 22 when the surface of the power semiconductor SW chip S 22 is made to generate heat from time zero with a constant power PD (unit: W). (t) is calculated.
  • Equation 1 exists between T j and Z j ⁇ c at any time t and the Joule heat generation PD (constant, unit W) of the power semiconductor SW chip. Therefore, dividing each point of the T j (t) curve by PD yields the transient thermal impedance characteristic Z j ⁇ c (t).
  • T j (t) Z j ⁇ c (t) ⁇ PD (Formula 1)
  • Example 1 is an example of a single pulse PSM equipped with a SiC MOSFET (chip size 4.8 ⁇ 4.8 mm 2 ) as the power semiconductor SW chip S ij of the unit cell U ij .
  • the die attach D ij is Sn-Ag-Cu-based SAC304 solder
  • the chip metal conductor B ij is pure Cu
  • the heat transfer bonding material M ij is a silicone-based heat conductive sheet
  • the insulating substrate 2 is an alumina plate. This material structure is the same in Comparative Examples 1-1 and 1-2 for comparison.
  • the thickness of S ij was 0.15 mm
  • the thickness of D ij was 0.02 mm
  • the thickness of B ij was 3 mm.
  • the thickness of S ij ' in Comparative Examples 1-1 and 1-2 was 0.35 mm
  • the thickness of D ij ' was 0.1 mm
  • the thickness of B ij ' was 0.35 mm. It was set to 3 mm.
  • the dimensions of the heat transfer bonding material M ij and the insulating substrate 2 were the same in Example 1 and Comparative Example 1-1, the thickness of the heat transfer bonding material M ij was 0.1 mm, the side was 13.5 mm, The thickness was 5 mm, and the side was 14.8 mm.
  • the thickness of the insulating substrate 2 was made thinner than Comparative Example 1-1 to 3 mm in order to lower the steady-state thermal resistance R j ⁇ c in accordance with the conventional thermal design method. Other values are the same as in Comparative Example 1-1.
  • FIG. 5 collectively shows the vertical and horizontal dimensions of the PSM of Example 1 and the unit cells of Comparative Examples 1-1 and 1-2 (in FIG. 5, the subscript ij is 22 ).
  • Example 1 With respect to Comparative Examples 1-1 and 1-2 and the thermal circuit diagram of FIG .
  • R2 (FIG. 4) is made small to quickly transport the heat flow to the underlying chip metal conductor B ij via the first heat flow path 15, and (b) to reduce heat flow from the power semiconductor chip S ij and die attach D ij .
  • the heat flow of the octopus is quickly radiated (actually heat stored) through the heat capacity C3 of the chip metal conductor Bij , that is, the second heat flow path 16c, and for this purpose, the heat capacity of C3 is increased.
  • thermophysical constants of the materials of each part used in Example 1 and Comparative Examples 1-1 and 1-2 are given to an extended one-dimensional heat conduction model, the values of the steady heat capacity C n and steady thermal resistance R n of each part are calculated as shown in the table in Figure 7. can get.
  • the transient thermal impedance Z j ⁇ c of Example 1 is significantly reduced compared to Comparative Examples 1-1 and 1-2.
  • the fact that the transient thermal impedance Zjc can be reduced to 1/3 means that even if the Joule heat generation of the power semiconductor SW chip Sij is increased three times, the same power semiconductor SW This means that the chip maximum rated surface temperature T jMAX can be maintained.
  • the Joule heat generation of the power semiconductor SW chip S ij is expressed as the product of the load current I flowing through the S ij and the applied voltage V, in Example 1, the power semiconductor SW chip S ij with the same chip area This means that even with the SW chip, a larger load current can be passed than in Comparative Example 1-1, in other words, the current density can be increased.
  • Example 1 When the on-resistance of a MOSFET is Ron, its Joule heat generation is I 2 Ron, so being able to triple the heat generation means that the load current can be increased by ⁇ 3 times (73% increase). That is, it can be said that Example 1 also solves the second problem that "chip current density cannot be increased.”
  • the first embodiment solves the third problem of "making the PSM smaller and lowering the price impossible.”
  • Comparative Example 1-2 should provide a lower Z j-c even in the ms range, but in reality, as mentioned above, the present invention, which exhibits a high steady-state thermal resistance, On the contrary, it gives a much lower Z j ⁇ c . This result can be said to point out the error or limitation of conventional single-pulse PSM thermal design guidelines.
  • FIG. 9 plots Z j ⁇ c (1 ms) and Z j ⁇ c (10 ms) as a function of t SiC . From this result, in order to reduce Z j-c around 10 ms, it is better to make t SiC as thin as possible, but in order to reduce Z j-c around 1 ms as well, t SiC must be at least 0.00 mm before the drop starts. It can be concluded that 2 mm or less, preferably 0.15 mm or less at which the drop actually occurs. As described above, the lower limit of reduction is the thickness of the effective device layer of the power semiconductor SW chip Sij .
  • FIG. 10 plots the transient thermal impedance Z j ⁇ c versus t DA for 1 ms and 10 ms.
  • the thickness of the die attach is preferably at most 0.05 mm or less, and more preferably 0.02 mm or less. Further, the lower limit of the die attach thickness is 0.005 mm.
  • a solder preform (a cushion-shaped solder) manufactured by rolling and punching is spread and soldered, and (b) a solder paste is applied by screen printing and a semiconductor chip is placed on top of it. This is because the limit (lower limit) of any soldering die attach is 0.005 mm.
  • FIG. 11 shows the relationship between the transient thermal impedance Z j ⁇ c for 1 ms and 10 ms and the thickness t Cu of the chip metal conductor (Cu) B ij .
  • tCu is 0.8 mm or more, a remarkable reduction effect of Z j-c is observed, and when it exceeds 5 mm, the tendency for the reduction effect to become saturated becomes clear.
  • the reduction effect is particularly high in the range of 1.5 mm ⁇ tCu ⁇ 3 mm.
  • the Cu electrode thickness should preferably be at least in the range of 0.8 mm ⁇ t Cu ⁇ 5 mm, and more preferably in the range of 1.5 mm ⁇ t ⁇ 3 mm.
  • FIG. 12 shows the relationship between the transient thermal impedance Z jc and the outer edge increment ⁇ l Cu of the chip metal conductor (Cu) B ij for 1 ms and 10 ms.
  • t Cu 3 mm.
  • the reduction effect is particularly high in the range of 3.1 mm ⁇ l Cu ⁇ 4.1 mm.
  • the Cu electrode thickness should preferably be at least in the range 2.1 mm ⁇ l Cu ⁇ 5.1 mm, and more preferably in the range 3.1 mm ⁇ l Cu ⁇ 4.1 mm.
  • the single-pulse PSM of Example 2 is a PSM whose unit cell includes a GaN power semiconductor SW chip, which has a higher yield strength and a slightly lower thermal conductivity than SiC.
  • the power device chip to be considered is a vertical MOSFET chip with a side of 4.8 mm formed on a GaN single crystal substrate, but it may also be a bipolar transistor chip or a Schottky diode chip.
  • the thickness of the vertical GaN-MOSFET chip is set to 0.15 mm, which is the minimum thickness that can be manufactured using today's advanced power GaN semiconductor device manufacturing technology and in accordance with the spirit of the present invention described above.
  • the configuration of the other parts of the PSM unit cell except for the power semiconductor SW chip is the same as in Example 1 (FIGS. 3 and 5).
  • thermophysical property values of the GaN single crystal necessary for simulating the transient thermal impedance characteristic Z j ⁇ c (t) are as follows. Thermal conductivity: 168 W/(m ⁇ K), specific heat: 0.459 J/(g ⁇ K), density: 6.15 g/cm 3 .
  • FIG. 13 shows the ms range transient thermal impedance characteristics Z j ⁇ c (t) of Example 2 and Comparative Example 2.
  • the solid line in the graph is the transient thermal impedance characteristic of Example 2 (unit cell), and the broken line is the transient thermal impedance characteristic of Comparative Example 2 (unit cell).
  • the transient thermal impedance Z j ⁇ c of Example 2 is significantly reduced compared to the PSM of Comparative Example 2.
  • Example 2 Since the transient thermal impedance was reduced to 1/3 or less, it can be said that Example 2 has solved the first problem of "insufficient reduction of the transient thermal impedance in the ms range". can.
  • the load current of the GaN-MOSFET can be increased by about ⁇ 3 times (73%) compared to the PSM of Comparative Example 2. It can be said that the second creation issue of "not being able to raise the bar" has also been resolved.
  • the single-pulse PSM of Example 3 is a single-pulse PSM using Si-IGBT, which is most used today as a power semiconductor SW.
  • Si-IGBT Si-IGBT chip of 4.8 mm square on each side
  • the type of device may be a MOSFET, a bipolar transistor, or a pn diode chip.
  • ultra-thin chips with a thickness of 0.06 mm are commercially available, so it is assumed that both the single-pulse PSM of Example 3 and Comparative Example 3 used for comparison are equipped with ultra-thin chips. Make a comparison.
  • the other configurations of the third embodiment are the same as the first embodiment (FIGS. 3 and 5). Further, the other configurations of Comparative Example 3 are the same as Comparative Example 1-1 (FIGS. 10 and 5).
  • thermophysical property values of the Si single crystal necessary for simulating the transient thermal impedance characteristic Z j ⁇ c (t) are as follows. Thermal conductivity: 73 W/(m ⁇ K), specific heat: 0.784 J/(g ⁇ K), density: 2.33 g/cm 3 .
  • FIG. 14 shows the ms range transient thermal impedance characteristics Z j ⁇ c (t) of Example 3 and Comparative Example 3.
  • the solid line in the graph is the transient thermal impedance characteristic of Example 3, and the broken line is the transient thermal impedance characteristic of Comparative Example 3.
  • the transient thermal impedance Z j ⁇ c of the PSM of Example 3 is significantly reduced compared to the PSM of Comparative Example 3.
  • the invention reduces the transient thermal impedance by about 38%. This reduction was achieved by optimizing the thickness of the die attach and the thickness and size of the chip metal plate.
  • Example 3 Since the transient thermal impedance was able to be reduced to 38%, it can be said that Example 3 has solved the first problem of "insufficient reduction of the transient thermal impedance in the ms range". .
  • Example 3 since the chip current density is increased compared to Comparative Example 3, it is not only possible to reduce the number of Si-IGBT chips mounted on the PSM or the Si-IGBT chip area, but also to reduce the Si-IGBT chip area by this reduction. A reduction in unit cell area is achieved, resulting in smaller size and cost reduction of the PSM. In this way, it can be said that the third embodiment solves the third problem of "making the PSM smaller and cheaper".
  • the dimension of S ij ' in Comparative Example 4 is also 3.0 mm.
  • the composition, thermal properties, and thickness of each PSM material were the same as in Example 1.
  • FIG. 15 shows the ms range transient thermal impedance characteristics Z j ⁇ c (t) of Example 4 and Comparative Example 4.
  • the solid line in the graph is the transient thermal impedance characteristic of (the unit cell of) the PSM of Example 4, and the broken line is the transient thermal impedance characteristic of (the unit cell of) the PSM of Comparative Example 4.
  • the transient thermal impedance Z j ⁇ c of the PSM of Example 4 is significantly reduced compared to the PSM of Comparative Example 3.
  • Example 4 Since the transient thermal impedance was able to be reduced to about 29%, it can be said that Example 4 has solved the first problem of "insufficient reduction of the transient thermal impedance in the ms range". .
  • Example 4 also solves the second problem that "chip current density cannot be increased.”
  • FIG. 16 shows the ms range transient thermal impedance characteristics Z j ⁇ c (t) of Example 5 and Comparative Example 5.
  • the solid line is the transient thermal impedance characteristic of (the unit cell of) the PSM of Example 5
  • the broken line is the transient thermal impedance characteristic of (the unit cell of) the PSM of Comparative Example 5.
  • the transient thermal impedance Z j ⁇ c of the PSM of Example 5 is significantly reduced compared to the PSM of Comparative Example 5.
  • Example 5 the transient thermal impedance was reduced to about 29%, so it can be said that the first problem to be solved is that the transient thermal impedance in the ms range is insufficiently reduced. .
  • Example 5 By reducing the transient thermal impedance by about 29%, it is expected that the load current of the SiC-MOSFET can be increased by about 71% compared to the PSM of Comparative Example 4. Therefore, it can be said that Example 5 also solves the second problem that "chip current density cannot be increased.”
  • Example 5 since the chip current density is increased compared to Comparative Example 5, it is not only possible to reduce the number of SiC-MOSFET chips mounted on the PSM or the area of the SiC-MOSFET chips, but also by this reduction. A reduction in unit cell area is achieved, resulting in smaller size and cost reduction of the PSM. In this way, it can be said that the fifth embodiment solves the third problem of "making the PSM smaller and less expensive".
  • FIG. 17 is a schematic diagram of a DC power supply system 100 as an application example of the DC circuit breaker 125 equipped with the short pulse PSM1 of FIG.
  • the short pulse PSM 1 in FIG. 1 is implemented as a semiconductor SW unit 144 in the DC power supply system 100.
  • the DC power supply system 100 includes a DC power supply 111, an equipment-side cutoff control device 112, an external disconnector 117, a DC circuit breaker 125, and a load 113 in order on a main current path 120 in the direction of flow of DC current.
  • the DC power supply system 100 is used, for example, for offshore wind power generation. External disconnector 117 can be omitted.
  • the DC circuit breaker 125 includes a main circuit 130 and a sub-circuit 150 that are connected in parallel to each other. Subcircuit 150 can be omitted.
  • the main circuit 130 includes a parallel connection section consisting of a first current path 135 and a second current path 136 that are connected in parallel to each other, and one side on one side and the other side with respect to the parallel connection section. It has a main current path 131 and an other side main current path 132.
  • the one-side main current path 131 and the other-side main current path 132 constitute the main current path 120 in the DC breaker 125.
  • the switch control unit 139 is provided in the one-side main current path 131 and controls the current value of the main current flowing through the one-side main current path 131 (hereinafter also referred to as "main current value i") and the time differential of the main current value i. value (hereinafter also referred to as "time differential value j").
  • the switch control unit 139 also receives a command signal (indicated by a dotted line with an arrow in the figure) from the equipment-side shutoff control device 112.
  • the switch control unit 139 generates a switching signal for switching the mechanical SW unit 140 and the semiconductor SW unit 144 on and off as switching positions based on the main current value i, the time differential value j, and the command signal. 140 and the semiconductor SW section 144 (shown by a dashed line with an arrow in the figure).
  • Mechanical SW sections such as the mechanical SW section 140 belong to so-called low resistance switches.
  • the semiconductor SW section 144 includes, for example, two FETs (field effect transistors) connected in series with their sources facing each other.
  • the sub-circuit 150 has a mechanical switch 151 and a resistor 152 that are connected in series, and are connected at both ends to the main current path 131 on one side and the main current path 132 on the other side, respectively.
  • the machine SW part 140 is kept on, and the main DC current output from the external disconnector 117 is the first current.
  • the load 113 is supplied via a line 135.
  • the main current value i during normal operation of the DC power supply system 100 is assumed to be approximately 500A. With the occurrence of an abnormal state in the DC power supply system 100, the main current value i rapidly increases. The maximum increase in abnormal current may be 10 kA or more.
  • the switch control unit 139 determines that the main current value i ⁇ and/or the time differential value j ⁇ , the switch control unit 139 sends a switching signal for switching from off to on to the semiconductor SW unit 144.
  • the semiconductor SW section 144 is switched from off to on.
  • the switch control unit 139 then outputs a switching signal to the mechanical SW unit 140 to switch the mechanical SW unit 140 from on to off.
  • the on-voltage of the semiconductor SW section 144 that is, the voltage across the mechanical SW section 140, has a value that does not reach the arc generation voltage.
  • the mechanical SW section 140 is smoothly turned off without causing arc discharge.
  • the lower surface side includes the back surface side of the insulating substrate 2.
  • the lower surface side of each unit cell U ij may include at least the back surface side of the chip metal conductor B ij .
  • the power semiconductor switching module of the present invention is not limited to being exclusively used for the short-pulse PSM1, and the same PSM can serve as both a short-pulse PSM and a non-short-pulse PSM. It's okay.

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Abstract

ユニットセルＵｉｊにより構成される熱回路は、発熱源からチップ金属導体Ｂｉｊの下面に至る熱抵抗から構成される第１熱流路と、第１熱流路からパワー半導体ＳＷチップＳｉｊ、ダイアタッチＤｉｊ及びチップ金属導体Ｂｉｊの各々の表面において分岐して各表面側の大気に至る熱容量から構成される第２熱流路とを含む。ｍｓレンジの単パルス通電時のパワー半導体ＳＷチップＳｉｊの発熱に対して、熱回路の熱インピーダンスは、第１熱流路及び第２熱流路の熱回路全体を介する放熱によりパワー半導体ＳＷチップＳｉｊを定格温度以下に保持できるように設定されている。

Description

パワー半導体スイッチングモジュール
　本発明は、複数のパワー半導体ＳＷチップを実装するパワー半導体スイッチングモジュールに関する。
　以下、簡単に表記するため、１ｍｓ以上、数１０ｍｓ（ミリ秒）未満の時間レンジを「ｍｓレンジ」と称し、パワー半導体スイッチモジュールを「ＰＳＭ」、スイッチを「ＳＷ」と適宜略記することにする。
　単パルス通電ＰＳＭとは、常時は遮断状態であるが、ある時（たとえば異常時など）ｍｓレンジの極めて短い期間だけ通電状態にする機能と目的を備えたＰＳＭを指す。単パルスＰＳＭの典型的な用途としては、機械ＳＷ部と半導体ＳＷ部とから構成されるハイブリッド大電力直流遮断器の半導体ＳＷ部主回路（非特許文献１）が挙げられる。単パルスＰＳＭは、大電力に限らず、中小電力の単パルス通電においても、また、さらには、直流電力だけでなく交流電力の短時間通電においても、適用可能である。
　本発明のパワー半導体スイッチングモジュールは、上記単パルス通電ＰＳＭの他に、単パルス通電と非単パルス通電とを兼用するパワー半導体スイッチングモジュールも含む。
　一般に現在のＰＳＭには、過去から踏襲されてきた非単パルス通電型でオンオフ通電型のパワー半導体スイッチングモジュール（例：特許文献１）が用いられている。
　従来の単パルスＰＳＭの構成を概略的に説明すると、絶縁基板の上面に載置接合させた薄いチップ金属導体の上に、所定のパワー半導体ＳＷチップ（パワーＭＯＳＦＥＴやＩＧＢＴ、ダイオードなど）をはんだなどのダイアタッチで接合してなるパワー半導体ＳＷユニットセルを、１枚の金属ベース板の上に並べ、必要な電流容量を満たす数だけ並列接続し、必要な耐圧を満たす数だけ直列接続した構成をしている。
前記パワー半導体ＳＷユニットセルの並列接続は、通常、チップ金属導体を共通とすることによって達成する。一方、直列接続は、隣接する高電位側ユニットの半導体上部電極と低電位側ユニットのチップ金属導体をボンディングワイヤなどのインターコネクトで接続して達成する。
特開２００６－２１６７３０号
松本　寿彰，飯尾　直隆，"大容量直流遮断器（ＤＣＣＢ）" 電気学会誌、１３７巻１１号、（２０１７年）、ｐｐ．７５７－７６０
パワー半導体ＳＷユニットセルの絶縁基板を共通（一体）にして、一枚の絶縁基板上に各チップ金属導体を配置した構成が一般的である。この場合は、金属ベース板を省略することもできる。絶縁基板の厚さは当該ＰＳＭが制御する電圧の高さや電流の大きさ、スイッチングで起こるサージ電圧の強度、機械的強度、あるいは放熱性を考慮して決められる。一般に取り扱う電力が大きくなるほど、絶縁基板の肉厚は厚くなって行く。
　本発明は、小型化及びコスト低減を図ることのできるパワー半導体スイッチングモジュールを提供することを目的とする。
　本発明は、
　絶縁基板と、
　前記絶縁基板の上面側に積層されているチップ金属導体と、
　複数のパワー半導体ＳＷチップと、
　前記チップ金属導体と各パワー半導体ＳＷチップと間に介在するダイアタッチと、
を備えるパワー半導体スイッチングモジュールであって、
　各パワー半導体ＳＷチップと、該パワー半導体ＳＷチップの下面側のダイアタッチと、該ダイアタッチの下側の前記チップ金属導体とが、各パワー半導体ＳＷチップの発熱源の発熱を大気に放出する熱回路を構成し、
　各熱回路は、各発熱源から前記チップ金属導体の下面に至る熱抵抗から構成される第１熱流路と、該第１熱流路から前記パワー半導体ＳＷチップ、前記ダイアタッチ及び前記チップ金属導体の各々の表面において分岐して各表面側の大気に至る熱容量から構成される第２熱流路とを含み、
　所定のｍｓレンジの単パルス通電時の前記パワー半導体ＳＷチップの発熱に対して、
　前記熱回路の過渡熱インピーダンスは、前記第１熱流路のみを介する放熱が前記パワー半導体ＳＷチップを最大定格温度以下に保持できるかできないかに関係なく、前記第１熱流路及び前記第２熱流路の前記熱回路全体を介する放熱により前記パワー半導体ＳＷチップを前記最大定格温度以下に保持するように設定されている。
　本発明によれば、パワー半導体スイッチングモジュールは、ｍｓレンジで通電されるときのパワー半導体ＳＷチップの発熱に対して過渡熱インピーダンスに注視した熱回路に基づく構成とされるので、パワー半導体スイッチングモジュールの小型化及びコスト低下を図ることができる。
本発明に係る単パルス通電パワー半導体スイッチモジュール（短パルスＰＳＭ）の平面図である。 図１の短パルスＰＳＭの回路表記図である。 図１の短パルスＰＳＭの任意のパワー半導体ＳＷユニットセル（ユニットセル）Ｕｉｊの垂直断面図である。 ユニットセルＵ22の模式的な熱回路図である。 実施例１のＰＳＭ及び比較例１－１，１－２のユニットセルの縦横の寸法をまとめて示す図である。 実施例１及び比較例１－１，１－２で用いる各部位材料の熱物性定数を示す表である。 図６の表の数値を拡張１次元熱伝導モデルに与えて求めた各部位の定常熱容量Ｃｎと定常熱抵抗Ｒｎの値とを示す表である。 図７の表内の値を図４の熱回路モデルに代入して数値計算を行い、ｍｓレンジの過渡熱インピーダンス特性Ｚｊ－ｃ（ｔ）を模擬した結果のグラフである。 ｔＳｉＣの関数としてＺｊ－ｃ（１ｍｓ）とＺｊ－ｃ（１０ｍｓ）をプロットしたグラフである。 １ｍｓと１０ｍｓの過渡熱インピーダンスＺｊ－ｃとｔＤＡとの関係をプロットしたグラフである。 １ｍｓと１０ｍｓの過渡熱インピーダンスＺｊ－ｃとチップ金属導体（Ｃｕ）Ｂｉｊの厚みｔＣｕの関係を示すグラフである。 １ｍｓと１０ｍｓの過渡熱インピーダンスＺｊ－ｃとチップ金属導体（Ｃｕ）Ｂｉｊの外縁増分はΔｌＣｕの関係を示すグラフである。 実施例２と比較例２のｍｓレンジ過渡熱インピーダンス特性Ｚｊ－ｃ（ｔ）を示すグラフである。 実施例３と比較例３のｍｓレンジ過渡熱インピーダンス特性Ｚｊ－ｃ（ｔ）を示すグラフである。 実施例４と比較例４のｍｓレンジ過渡熱インピーダンス特性Ｚｊ－ｃ（ｔ）を示すグラフである。 実施例５と比較例５のｍｓレンジ過渡熱インピーダンス特性Ｚｊ－ｃ（ｔ）を示すグラフである。 図１の短パルスＰＳＭを装備する直流遮断器の適用例としての直流給電システムの模式図である。 本発明の課題抽出の基になった単パルスＰＳＭのパワー半導体ＳＷユニットセルＵ’の断面図である。 本発明者が、図１８の単パルス通電ＰＳＭ（比較例１－１）について実施した過渡熱解析の結果のグラフである。
　以下、本発明の実施形態について説明する。本発明は、実施形態に限定されないことは言うまでもない。なお、複数の実施形態間で共通する構成要素については、全図を通して同一の符号を使用する。
　（課題の創出）
　最初に、本発明の課題の抽出について説明する。図１８は、本発明の課題抽出の基になった単パルスＰＳＭのパワー半導体ＳＷユニットセルＵ２２’の断面図である。
　このパワー半導体ＳＷユニットセルＵ２２’は、耐圧７ｋＶ以上、電流容量３５０Ａ級標準ＰＳＭを用いられることを想定している。また、パワー半導体ＳＷユニットセルＵ２２’を４並列×１０直列に並べて（具体的な並びパターンについては、図１で後述。）ＰＳＭを構成した例を想定している。
　Ｓ２２’は定格１２００Ｖ、９０Ａ以上のパワー半導体ＳＷとしてのＳｉＣパワーＭＯＳＦＥＴ（厚み０．３５ｍｍ）チップ、Ｂ２２’は純銅からなるチップ金属導体、Ｄ２２’は錫－銀－銅系はんだダイアタッチ（たとえばＳＡＣ３０５、厚み０．１ｍｍ）、２’はアルミナ絶縁基板（厚み５ｍｍ）、Ｍ２２’は前記チップ金属導体Ｂ２２’とアルミナ絶縁基板２’を熱的機械的の接合する伝熱接合材、たとえば、シリコーン系熱伝導シート（厚み０．１ｍｍ）である。
　すべてのパワー半導体ＳＷチップに付属ドライブ回路から出力ゲート信号（電圧）を同時に与えるとＰＳＭは通電状態になり、出力ゲート信号（電圧）を取り除くとＰＳＭは遮断状態になる。
　周知のように、非単パルス型のＰＳＭにあっては、内部に搭載されたすべてのパワー半導体ＳＷチップを最大定格温度ＴｊＭＡＸを超えて使用しないという制限のもとに、パワー半導体ＳＷチップ数とＰＳＭのサイズ（面積）を抑える努力が重要視される。ＰＳＭの駆動性と商品力（コストパーフォーマンス）を高めるためである。このため、稼働時にパワー半導体ＳＷ１チップ当たりに流せる電流（＝チップ電流定格）を高めることへの要求が強い。この要求は単パルスＰＳＭでも同様である。
　これに確実に応える方策は、パワー半導体ＳＷチップで発生したジュール熱を効率よくパワー半導体ＳＷユニットセル外部（＝モジュール外部）に放熱する構造を構築することである。具体的には、パワー半導体ＳＷユニットセルのパワー半導体ＳＷチップの表面からユニットセル（絶縁基板又は金属ベース板）の裏面に至る放熱経路にある要素部材の定常熱抵抗の総和Ｒｊ－ｃを効果的に削減することである。
モジュール定常熱抵抗Ｒｊ－ｃを占める主たる成分はチップ金属導体と絶縁基板と金属ベース板と、これら３要素部材を接合する接合材であるから、これら材料の熱伝導度と厚みを如何に低減するかが、従来の非単パルス型のＰＳＭ（＝標準ＰＳＭ）熱設計の主要関心事であった。
　ｍｓレンジ単パルス電力通電用途のＰＳＭにおいても、伝統的にモジュール定常熱抵抗Ｒｊ－ｃが放熱性の重要な指標だとみなされ、それゆえに、Ｒｊ－ｃを低くするための熱設計がなされてきた。これは、Ｒｊ－ｃを低くすればｍｓレンジの過渡熱インピーダンス（本明細書では、インピーダンスとは、抵抗とリアクタンスとの両方を含んだ概念とする。）Ｚｊ－ｃ（ｔ）も相似的に低減されると認識されていたことを意味する。なお、以下単に「過渡熱インピーダンス」と言えばユニットセルの裏面から眺めたパワー半導体ＳＷチップ表面の過渡熱インピーダンスＺｊ－ｃを指すものとする。
　本発明者は、鋭意考察を重ねたところ、このような従来の熱設計思想に基づいた単パルス通電ＰＳＭにあっては、
（１）ｍｓレンジの過渡熱インピーダンスの低減が不十分である、
（２）チップ電流密度が上げられない、
（３）上記１、２の結果として、ＰＳＭの小型化、低価格が達成できない、
という問題（課題）があることを創出した。
　図１９は、本発明者が、図１８の単パルス通電ＰＳＭ（比較例１－１）について実施した過渡熱解析の結果である。このグラフは、比較例１－１の過渡熱インピーダンスＺｊ－ｃと、同セルのパワー半導体ＳＷチップ／ダイアタッチ（Ｓｉｊ／Ｄｉｊ）界面の過渡熱インピーダンスＺｄ－ｃと、ダイアタッチ／チップ金属導体（Ｄｉｊ／Ｍｉｊ）界面の過渡熱インピーダンスＺｍ－ｃの時間変化を示している。
　なお、図１９を含む各図のグラフの縦軸のインピーダンス（＝抵抗＋リアクタンス）とは、注目する結節点の環境温度に対する温度差の変化をパワー半導体ＳＷチップのジュール発熱ＰＤ（一定、単位Ｗ）で除した評価量（後述する（式１）参照）のことで、単位はＫ／Ｗである。
　本発明者は、ユニットセルの裏面から眺めたパワー半導体ＳＷチップ表面の過渡熱インピーダンスＺｊ－ｃとは別に、パワー半導体ＳＷチップ、ダイアタッチ及びチップ金属導体の熱容量的放熱効果（直観的には蓄熱効果に該当）に着目した。そして、図１９の解析結果から、ＰＳＭユニットセルの過渡熱インピーダンスＺｊ－ｃは、１）１ｍｓ～５ｍｓ付近までの時間レンジでは、パワー半導体ＳＷチップの熱インピーダンスとダイアタッチの熱インピーダンスが主成分であること、２）＞５ｍｓになると、これらにチップ金属導体の熱インピーダンス成分が加わってくること、を洞察するとともに、ｍｓレンジの過渡熱インピーダンスＺｊ－ｃを縮減するには、まず、パワー半導体ＳＷチップとダイアタッチの熱インピーダンス成分を縮減し、つづいて、チップ金属導体の熱インピーダンス成分を縮減することが有効であることに気付いた。
　本発明は、本発明者等がかように着想し、鋭意努力を続けてなされた発明である。
　（実施形態）
　図１は本発明に係る単パルス通電パワー半導体スイッチモジュール（短パルスＰＳＭ）１の平面図、図２は同短パルスＰＳＭ１の回路表記図、図３は同短パルスＰＳＭ１の任意のパワー半導体ＳＷユニットセル（以下単に「ユニットセル」と略称）Ｕｉｊの垂直断面図である。「Ｕｉｊ」において、添え字ｉ、ｊは、図１及び図２のユニットセルの番地（ｉ行、ｊ列）を意味している。なお、ユニットセル以外の部位の符号に付く添え字ｉ、ｊが意味するところも以下同様である。
図１及び図２の本発明短パルスＰＳＭ１は、ユニットセルＵｉｊを７直列×４並列に接続した例を示しているが、この直並列数は飽くまで説明便宜上の一例であって、ユニットセル数が２以上であれば、どのような並列数×直列数の組合せでもよい。
ユニットセルＵｉｊの基本構造は原則みな同じである。ただし、本発明においては、異種のパワー半導体スイッチを混在させて構成する変形も可能である。このような場合、異種パワー半導体スイッチユニットセルの構成は異なることになる。現実的によく起こるケースはパワートランジスタと逆並列にパワーダイオードを置く場合である。このような場合は、たとえば、偶数ｉ行のユニットセルＵｉｊのパワー半導体スイッチをパワートランジスタとし、奇数ｉ行のユニットセルＵｉｊのパワー半導体スイッチをパワーダイオードとする。
　構造の詳細な説明に移ると、Ｓｉｊは薄いパワー半導体ＳＷチップであり、薄いダイアタッチＤｉｊを介して、厚いチップ金属導体Ｂｉｊの上に接合されている。列番号ｊを同じくするチップ金属導体Ｂｉｊは、同じ列のパワー半導体ＳＷチップＳｉｊを並列接続するために、実際には図１に示すように、一体化されている。チップ金属導体Ｂｉｊは伝熱接合材Ｍｉｊを介して共通の絶縁基板２の上に接合されている。
　ＢＰは主回路のＰ端子（非表示）を取り付けるためのＰ端子金属導体、ＢＮは主回路のＮ端子（非表示）を取り付けるためのＮ端子金属導体、各ＢＧｊとＢＳｊはｊ行ユニットセルのパワー半導体ＳＷチップＳｉｊのターンオン／ターンオフを制御する信号線の入力端子（非表示）を取り付けるための制御端子金属導体である。Ｐ端子金属導体ＢＰ、Ｎ端子金属導体ＢＮ、制御端子金属導体ＢＧｊ、ＢＳｊはチップ金属導体Ｂｉｊと同様に、伝熱接合材（非表示）を介して共通の絶縁基板２の上に接合されている
　Ｉｉｊはパワー半導体ＳＷチップＳｉｊとこれに図上、右隣接するＳｉ（ｊ＋１）を直列に接続するための主回路インターコネクト（図１は太線Ａｌボンディングワイヤーとして描画）であって、Ｓｉｊの上面電極と右隣接ユニットセルのチップ金属導体Ｂｉ（ｊ＋１）を接続している。ＩＰｊは前記Ｐ端子金属導体ＢＰと右隣接する第１列チップ金属導体Ｂｉ１を接続する主回路インターコネクト（図１は太線Ａｌボンディングワイヤーとして描画）である。ＩＧｊとＩＳｊはｊ列に配設されたチップ金属導体Ｂｉｊの一対の制御信号電極（ゲート電極やケルビンソース電極など）を結ぶ信号線インターコネクトで、たとえば、細線Ａｌボンディングワイヤーである。
　何かの意図があって、絶縁基板２を分割した態様の単パルスＰＳＭを構成したい場合は、特許文献１のように、共通のベース金属基板を用意して、これの表面に分割した複数の絶縁基板２を載置する構成とすることができる。
　図１～図３に示した実施形態に係る単パルスＰＳＭは、ｍｓレンジの過渡熱インピーダンスに注視して、これを効果的に削減する適正化がなされていることを特徴としている。従来の単パルスＰＳＭと比べると、この適正化はパワー半導体ＳＷチップＳｉｊとダイアタッチＤｉｊとチップ金属導体Ｂｉｊの属性において、顕著な相違となって現れてくる。
　前記パワー半導体ＳＷチップＳｉｊはＳｉＣやＧａＮ、Ｓｉなどの任意の半導体である。たとえば、ＭＯＳＦＥＴ、ＩＧＢＴなどの低抵抗パワートランジスタ、あるいは、ｐｎダイオード、ショットキーダイオードなどの低抵抗パワーダイオードとすることができる。
　ＰＳＭユニットセルのｍｓレンジ過渡熱インピーダンスを低減するために、パワー半導体ＳＷチップＳｉｊの厚みはパワー半導体ＳＷ有効デバイス層厚を下限として、厚くても０．２５ｍｍ以下、好ましくは０．２ｍｍ以下の可能な限り薄い値であることが望ましい。
　周知のように、パワー半導体ＳＷは半導体基板の表層に形成されている。前記有効デバイス層厚とはこのパワー半導体ＳＷ層の厚みを指している。パワー半導体ＳＷチップの厚みが有効デバイス層厚に近づいてくると、パワー半導体ＳＷはＳＷとして機能できなくなるから、厚みはこれより厚くなければならない。有効デバイス層厚は、エネルギーバンドギャップ（又は真性降伏電界）が小さい半導体材料ほど厚くなる傾向があることが知られている。
　次に、前記ダイアタッチＤｉｊには、低抵抗率が保証されている接合材、たとえば、はんだ（Ｓｎ－Ａｇ－Ｃｕ系、Ｐｂ系、Ｓｎ－Ｃｕ系、Ａｕ系はんだ）、焼結Ａｇペースト、焼結Ｃｕペーストを用いることができる。ただ、これらに限るものではなく、その他の低抵抗率材料を用いてもよい。
　ｍｓレンジ過渡熱インピーダンスの低減を達成するため、実施形態においては、ダイアタッチＤｉｊの厚みは０．０７ｍｍ以下、望ましくは０．０５ｍｍ以下の可能な限り薄い値であることが望ましい。厚みの実際的な下限は接合技術の工業的安定性とコストで決まる。
　次に、前記チップ金属導体Ｂｉｊには、低抵抗と良熱伝導を呈する卑金属材料を用いることができる。これに該当する材料として、Ｃｕ又はＡｌが挙げられるが、ほかの卑金属材料でもよい。前記ダイアタッチＤｉｊとの接合を良好にするために、チップ金属導体の表面をＮｉやＡｕ、Ａｇ、Ｐｔでめっきしてもよい。
　ＰＳＭ（ユニットセル）のｍｓレンジ過渡熱インピーダンスを低減するために、本実施形態においては、チップ金属導体Ｂｉｊの厚みは少なくとも０．８ｍｍ以上、５ｍｍ以下の範囲が望ましく、１．５ｍｍ以上で、３ｍｍ以下の範囲がより好ましい。
　さらに、ｍｓレンジ過渡熱インピーダンスを低減するために、チップ金属導体Ｂｉｊの外縁はパワー半導体ＳＷチップＳｉｊの外縁より増分Δｌ（図５参照）＝１．１ｍｍ～５．１ｍｍの範囲で大きくすることが望ましく、Δｌ＝２．１ｍｍ～４．１ｍｍだけ大きくすることがより好ましい。なお、パワー半導体ＳＷチップＳｉｊの縦、横の長さをａ、ｂとするとき、チップ金属導体Ｂｉｊの縦長はａ＋２Δｌ、横長はｂ＋２Δｌである。
　前記伝熱接合材Ｍｉｊには通常の伝熱性を有するものであるなら大きな制約はなく、従来の伝熱接合材の中から比較的自由に選定することができる。これに該当するものとしては、シリコーン系熱伝導シートや、はんだ（Ｓｎ－Ａｇ－Ｃｕ系、Ｐｂ系、Ｓｎ－Ｃｕ系）が挙げられる。伝熱接合材にはんだを用いる場合には、前提として絶縁基板２の表面はメタライスされているものとする。伝熱接合材の厚みについては特に強い要求はなく、たとえば０．１ｍｍ～０．３ｍｍでよい。
　前記絶縁基板２には、従来の単パルスＰＳＭと同様に、対地絶縁破壊強度や機械的強度を考慮して従来のＰＳＭと同じ仕様の絶縁基板を選定することができる。たとえば、安価な材料であるアルミナ製の絶縁基板を用いることができる。本発明単パルスＰＳＭにおいては、アルミナ絶縁基板に比べて熱伝導度が高い窒化ケイ素基板や窒化アルミニウム基板（いずれも相対的に高価）を敢えて採用する必要もない。
　以下、従来の単パルスＰＳＭに対する本発明実施の形態の単パルスＰＳＭの効果を確認するために、いくつかの具体例を挙げながら、従来の単パルスＰＳＭ（比較）と本発明単パルスＰＳＭのｍｓレンジの過渡熱インピーダンスＺｊ－ｃを比較することにする。比較を実現するため、ここでは、熱拡がりを考慮した拡張１次元熱伝導モデルとラダー熱回路モデルを適用して過渡熱インピーダンスＺｊ－ｃ特性を模擬することにする。
　熱拡がりについて一般的な説明を追加する。ユニットセルＵｉｊのような積層構造の熱回路において、熱流方向に相互に隣接する上流側の層体Ｌａ及び下流側の層体Ｌｂとし、層体Ｌａ，Ｌｂの熱伝導率をそれぞれＫａ，Ｋｂとし、層体Ｌａは上面で層体Ｌａより小面積の面状発熱面Ｌ０と接しているものとする。面状発熱面Ｌ０から層体Ｌａに伝わった熱は、層体Ｌａにおいて径方向に拡がる。層体Ｌａ表面の当該熱の熱拡がり角をαとすると、α＝ｔａｎ-1（Ｋａ／Ｋｂ）で計算される。なお、面状発熱面Ｌ０，層体Ｌａの熱接合面に対して垂直方向の熱拡がり角がα＝０°であり、接合面に平行な方向（径方向）の熱拡がり角がα＝９０°である。
　熱拡がり角αが小さく、層体Ｌａの厚さが比較的薄いか径方向寸法が面状発熱面Ｌ０より層体Ｌａの方が十分に大きいときは、面状発熱面Ｌ０から層体Ｌａに伝わった熱は、熱拡がりを持続しながら層体Ｌａより下の層体Ｌｂへ進む。これに対し、熱拡がり角αが大きく、層体Ｌａの厚さが比較的厚いか径方向寸法が層体Ｌａにおいて面状発熱面Ｌ０より十分に大きくなっていないときは、面状発熱面Ｌ０から層体Ｌａに伝わった熱は、所定の深さで層体Ｌａの側面の表面に達して、それ以下の深さでは熱拡がりが起こらずに層体Ｌｂに向かって伝熱する。
　各層体の内部の伝熱は、各層体における後述の定常熱抵抗Ｒｎにより規定される。各層体の熱の蓄熱量は、各層体における後述の定常熱容量Ｃｎにより規定される。
　以上を踏まえて、ユニットセルＵｉｊの過渡熱インピーダンスＺｊ－ｃの計算方法を説明する。まず、パワー半導体ＳＷユニットセルの各層（即ち、パワー半導体ＳＷチップとダイアタッチ、チップ金属導体、伝熱接合材、絶縁基板）の熱物性定数と寸法を拡張１次元熱伝導モデルに与え、各層毎の定常熱容量Ｃｎ（単位：Ｊ／Ｋ）と定常熱抵抗Ｒｎ（単位Ｋ／Ｗ）を決定する。ここで添え字の「ｎ」は層番号を表し、パワー半導体ＳＷチップが第１層、次のダイアタッチが第２層、以下順にチップ金属導体が第３層、伝熱接合材が第４層、絶縁基板が第５層である。
　こうして各層の定常熱容量Ｃｎと定常熱抵抗Ｒｎが求まったところで、これを図４のようなラダー熱回路モデルの各変数に代入する。
　図４は、ユニットセルＵ22の模式的な熱回路図である。パワー半導体ＳＷチップＳ22と、ダイアタッチＤ22と、チップ金属導体Ｂ22と、伝熱接合材Ｍｉｊと、絶縁基板２とは、パワー半導体ＳＷチップＳ22の発熱源１０の発熱を大気に放出する熱回路１２を構成する。熱回路１２は、第１熱流路１５と第２熱流路１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅとを含む。
　第１熱流路１５は、熱抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５の直列接続から構成される。熱抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５は、それぞれパワー半導体ＳＷチップＳ22、ダイアタッチＤ22、チップ金属導体Ｂ22、伝熱接合材Ｍ22、及び絶縁基板２の熱抵抗である。第２熱流路１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅは、それぞれパワー半導体ＳＷチップＳ22、ダイアタッチＤ22、チップ金属導体Ｂ22、伝熱接合材Ｍ22、及び絶縁基板２の各々の表面において第１熱流路１５から分岐して、各表面側の大気に至る熱容量Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５を有する。
　図４において、電気回路のアース線に相当するアース熱流路２０は、ユニットセルＵ22が大気に露出している表面に相当し、大気温度にある。熱容量Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５は、それぞれパワー半導体ＳＷチップＳ22、ダイアタッチＤ22、チップ金属導体Ｂ22、伝熱接合材Ｍ２２、及び絶縁基板２の熱容量である。
　所定のｍｓレンジ（例：１ｍｓ～４０ｍｓのレンジ）の単パルス通電時のパワー半導体ＳＷチップＳ22の発熱に対して、熱回路１２の熱インピーダンスＺ22は、第１熱流路１５のみを介する放熱がパワー半導体ＳＷチップＳ22を最大定格温度以下に保持できるかできないかに関係なく、第１熱流路１５及び第２熱流路１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅの熱回路１２全体を介する放熱によりパワー半導体ＳＷチップＳ22を当該最大定格温度以下に保持するように設定されている。
　なお、「第１熱流路１５のみを介する放熱がパワー半導体ＳＷチップＳ22を最大定格温度以下に保持できるかできないかに関係なく、第１熱流路１５及び第２熱流路１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅの熱回路１２全体を介する放熱によりパワー半導体ＳＷチップＳ22を当該最大定格温度以下に保持するように設定されている」とは、「第１熱流路１５のみを介する放熱だけではパワー半導体ＳＷチップＳ22を最大定格温度以下に保持できない場合」及び「第１熱流路１５のみを介する放熱だけでもパワー半導体ＳＷチップＳ22を最大定格温度以下に保持できる場合」のどちらも含むことは言うまでもない。また、「第１熱流路１５のみを介する放熱だけでもパワー半導体ＳＷチップＳ22を最大定格温度以下に保持できる場合」であっても、パワー半導体ＳＷチップＳ22から第１熱流路１５を経由してチップ金属導体Ｂｉｊに流れて来る熱流の半分以上がチップ金属導体Ｂｉｊから第２熱流路１６ｃに流れ込むように第２熱流路１６ｃの熱容量Ｃ３を設定することが、ユニットセルＵｉｊ小型及び低コスト上、有利となる。
　また、「第１熱流路１５のみを介する放熱だけでもパワー半導体ＳＷチップＳ22を最大定格温度以下に保持できる場合」であっても、第２熱流路１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅを介する放熱量を増大させた分、パワー半導体ＳＷチップＳ22を最大定格温度以下に保持するための第１熱流路１５を介する放熱量を減少させることができ、単パルス通電パワー半導体スイッチモジュールの軽量化及び低コスト化を図ることができる。
　なお、最大定格温度ＴｊＭＡＸは、Ｓｉ－ＩＧＢＴで７５～１２５℃、ＳｉＣやＧａＮで１２５℃～１７５℃である。また、熱インピーダンスＺ22は、発熱源１０の温度と大気温度との間に接続されている熱抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５と熱容量Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５とから算出される。
　図４の熱回路１２において、パワー半導体ＳＷチップＳ22の表面を時間ゼロから定電力ＰＤ（単位：Ｗ）で発熱させたときのパワー半導体ＳＷチップＳ22の表面温度Ｔｊのステップ応答Ｔｊ（ｔ）を計算で求める。任意の時間ｔのＴｊとＺｊ－ｃとパワー半導体ＳＷチップのジュール発熱ＰＤ（一定、単位Ｗ）の間には、次の（式１）の関係がある。したがって、Ｔｊ（ｔ）曲線の各点をＰＤで除すと過渡熱インピーダンス特性Ｚｊ－ｃ（ｔ）が得られる。
Ｔｊ（ｔ）＝Ｚｊ－ｃ（ｔ）×ＰＤ・・・・（式１）
　実施例１はユニットセルＵｉｊのパワー半導体ＳＷチップＳｉｊとして、ＳｉＣのＭＯＳＦＥＴ（チップサイズ４．８×４．８ｍｍ２）を搭載した単パルスＰＳＭの例である。ダイアタッチＤｉｊはＳｎ－Ａｇ－Ｃｕ系ＳＡＣ３０４はんだ、チップ金属導体Ｂｉｊは純Ｃｕ、伝熱接合材Ｍｉｊはシリコーン系熱伝導シート、絶縁基板２はアルミナ板である。この材料構成は比較のための比較例１－１，１－２も同じである。
　Ｓｉｊの厚みは０．１５ｍｍ、Ｄｉｊの厚みは０．０２ｍｍ、Ｂｉｊの厚みは３ｍｍとした。また、同様に本発明の記述に則って、Ｂｉｊの一辺の長さは１３．５ｍｍ（Δｌ＝４．１ｍｍ）とした。一方、市場流布単パルスＰＳＭを考慮して、比較例１－１，１－２のＳｉｊ’の厚みは０．３５ｍｍ、Ｄｉｊ’の厚みは０．１ｍｍ、Ｂｉｊ’の厚みは０．３ｍｍとした。Ｂｉｊ’の一辺の長さは、Ｂｉｊと同じ１３．５ｍｍ（Δｌ＝４．１ｍｍ）とした。
　伝熱接合材Ｍｉｊと絶縁基板２の寸法は実施例１及び比較例１－１とで統一し、伝熱接合材Ｍｉｊの厚みは０．１ｍｍ、一辺は１３．５ｍｍ、絶縁基板２の厚みは５ｍｍ、一辺は１４．８ｍｍであった。比較例１－２は、従来の熱設計法に則して定常熱抵抗Ｒｊ－ｃを下げるため、絶縁基板２の厚みを比較例１－１より薄くして３ｍｍとした。これ以外の値は比較例１－１と同じである。
　図５は実施例１のＰＳＭ及び比較例１－１，１－２のユニットセルの縦横の寸法をまとめて示している（なお、図５では、添え字のｉｊは２２である。）。ａはパワー半導体チップＳｉｊ（及びＳｉｊ’）の一辺の長さ、ここではａ＝４．８ｍｍ、ΔｌはＳｉｊ（及びＳｉｊ’）の外縁とチップ金属導体Ｂｉｊ（及びＢｉｊ’）の外縁の距離、ここでは、Δｌ＝４．１ｍｍである。Δｍはチップ金属導体Ｂｉｊ（及びＢｉｊ’）の外縁とユニットセルＵｉｊ（及びＵｉｊ’）の外縁の距離、あって、ここでは、Δｍ＝０．９ｍｍである。Δｍの２倍の２Δｍはチップ金属導体Ｂｉｊ（及びＢｉｊ’）と図上、右隣接するチップ金属導体Ｂｉ（ｊ＋１）（及びＢｉ（ｊ＋１）’）との絶縁距離に該当する。
　図５が示している構造について比較例１－１，１－２に対する実施例１の特徴と図４の熱回路図との関係は、ユニットセルＵｉｊの小型化及びコスト低減を図るために、（ａ）パワー半導体チップＳｉｊとダイアタッチＤｉｊの熱抵抗Ｒ１．Ｒ２（図４）を小さくして、第１熱流路１５を経由してその下のチップ金属導体Ｂｉｊに熱流を速やかに輸送し、（ｂ）パワー半導体チップＳｉｊとダイアタッチＤｉｊから来たこの熱流をチップ金属導体Ｂｉｊの熱容量Ｃ３、即ち、第２熱流路１６ｃを介して速やかに放熱（実際には蓄熱）し、このために、Ｃ３の熱容量を大きくしたことである。図６の表は、実施例１及び比較例１－１，１－２で用いる各部位材料の熱物性定数を示している。この物性定数と前記各部位の寸法（厚さと縦横長）を拡張１次元熱伝導モデルに与えると、図７の表のように、各部位の定常熱容量Ｃｎと定常熱抵抗Ｒｎの値が得られる。
　これら値を図４の熱回路モデルに代入して数値計算を行い、ｍｓレンジの過渡熱インピーダンス特性Ｚｊ－ｃ（ｔ）を模擬した結果が図８のグラフである。横軸は発熱時間（単位：ｓ）である。グラフの実線が実施例１の過渡熱インピーダンスの特性、破線が及び一点鎖線がそれぞれ比較例１－１，１－２の過渡熱インピーダンス特性である。比較例１－１と比較例１－２の過渡熱インピーダンス特性は３０ｍｓ付近までは視認することが難しいほどに、一致している。
　１ｍｓ以上の時間レンジで、実施例１の過渡熱インピーダンスＺｊ－ｃが、比較例１－１，１－２に比べ、大幅に縮減していることが分かる。たとえば１０ｍｓのときで比較すると、比較例１－１はＺｊ－ｃ＝０．１４９Ｋ／Ｗ、比較例１－２もＺｊ－ｃ＝０．１４９Ｋ／Ｗ、これに対して実施例１はＺｊ－ｃ＝０．０４３Ｋ／Ｗであるから、本発明によって過渡熱インピーダンスが従来の１／３以下に縮減したことが分かる。このようにして、実施例１は、「ｍｓレンジの過渡熱インピーダンスの低減が不十分である」という第１の創出課題を解決していると言うことができる。
　ここで前記（式１）を参照すると、過渡熱インピーダンスＺｊ－ｃが１／３に縮減できたということは、パワー半導体ＳＷチップＳｉｊのジュール発熱を３倍に増やしても同じパワー半導体ＳＷチップ最大定格表面温度ＴｊＭＡＸを保つことができることを意味している。この知見に、パワー半導体ＳＷチップＳｉｊのジュール発熱はＳｉｊに流れる負荷電流Ｉと印加される電圧Ｖの積で表されることを考慮すると、実施例１においては、同じチップ面積のパワー半導体ＳＷチップであっても比較例１－１よりもおおきな負荷電流が流せること、言い換えると、電流密度を増大させられることを意味している。
　ＭＯＳＦＥＴのオン抵抗をＲｏｎとするとき、そのジュール発熱はＩ２Ｒｏｎであるから発熱を３倍にできるということは負荷電流を√３倍に増やせる（７３％増）ことを意味する。即ち、実施例１は、「チップ電流密度が上げられない」という第２の創出課題も解決していると言うことができる。
　上述のように過渡熱インピーダンスが下がり、チップ電流密度が上がったことから、パワー半導体ＳＷチップ数又はパワー半導体ＳＷチップ面積の削減が可能となり、かつ、この削減に伴いユニットセルの面積の削減が達成されることから、ＰＳＭの小型化や原価削減が達成される。即ち、実施例１は、「ＰＳＭの小型化、低価格が達成できない」という第３の創出課題を解決していると言うことができる。
　従来の単パルスＰＳＭ熱設計にあっては、定常熱抵抗Ｒｊ－ｃを下げることがｍｓレンジの過渡熱インピーダンスＺｊ－ｃ（ｔ）を縮減することに繋がると考えられていた。ここで、実施例１と比較例１－２の定常熱抵抗Ｒｊ－ｃを比較すると、Ｒｊ－ｃはパワー半導体ＳＷチップ表面から絶縁基板裏面までの各層の定常熱抵抗Ｒｎの総和であるから、図７を参照して各層のＲｎを足し合わせると、実施例１がＲｊ－ｃ＝１．８２５Ｋ／Ｗ、比較例１－２がＲｊ－ｃ＝１．２２４Ｋ／Ｗとなり、比較例１－２の方が低い定常熱抵抗を与えるのが分る。従来の熱設計指針に従えば、比較例１－２の方がｍｓレンジにおいても低いＺｊ－ｃを与えるはずであるが、実際には上述のように、高い定常熱抵抗を示す本発明の方が反対にずっと低いＺｊ－ｃを与える。この結果は、従来の単パルスＰＳＭ熱設計指針の誤謬又は限界を指摘している言うことができる。
　以上、本発明単パルスＰＳＭ実施例１の効果の説明を終えたところで、前記パワー半導体ＳＷチップＳｉｊとダイアタッチＤｉｊ、チップ金属導体Ｂｉｊ各層の厚みと、チップ金属導体Ｂｉｊの平面寸法ａ＋２Δｌ（ｂ＋２Δｌ）が如何なる根拠に基づいて決定されたか言及する。
　まず、パワー半導体ＳＷチップ（ＳｉＣ－ＭＯＳＦＥＴ）Ｓｉｊの厚さｔＳｉＣがｍｓレンジの単パルスＰＳＭ過渡熱インピーダンスＺｊ－ｃに与える影響を探るために、ｔＳｉＣの数値を振って過渡熱インピーダンス特性Ｚｊ－ｃ（ｔ）がどのように変化するか模擬した。ｔＳｉＣ以外の部位の厚さや縦横長はすべて前述実施例１の値と同じである。
　Ｚｊ－ｃ（ｔ）の変化を直観的かつ定量的に捉えるために１ｍｓと１０ｍｓのＺｊ－ｃの変化に着目することにする。図９は、ｔＳｉＣの関数としてＺｊ－ｃ（１ｍｓ）とＺｊ－ｃ（１０ｍｓ）をプロットしたものである。この結果から、１０ｍｓ付近のＺｊ－ｃを縮減するにはｔＳｉＣはできるだけ薄い方がよいが、１ｍｓ付近のＺｊ－ｃも一緒に縮減するためにはｔＳｉＣは少なくとも下降が始まる０．２ｍｍ以下、下降が実際に起こる０．１５ｍｍ以下が望ましいという結論が得られる。縮減の下限は前述のとおり、パワー半導体ＳＷチップＳｉｊの有効デバイス層の厚さである。
　同様にして、ダイアタッチ（はんだＳＡＣ３０４）Ｄｉｊの厚さｔＤＡがｍｓレンジの単パルスＰＳＭ過渡熱インピーダンスＺｊ－ｃに与える影響を模擬した。ｔＤＡ以外の部位の厚さや縦横長はすべて前述実施例１の値と同じである。図１０は１ｍｓと１０ｍｓの過渡熱インピーダンスＺｊ－ｃとｔＤＡとの関係をプロットしている。
　１０ｍｓ付近のＺｊ－ｃを縮減するにはｔＤＡはできるだけ薄い方がよいという結論が得られる。しかし、１ｍｓ～１０ｍｓレンジのＺｊ－ｃを一様に縮減するのが実用上商品力が高く有利である。こうして、１ｍｓのＺｊ－ｃの変化に注目すると、１ｍｓのＺｊ－ｃの縮減が顕著になるのはｔＤＡ＝０．０５ｍｍ付近からであり、ｔＤＡ＝０．０２ｍｍ付近からはほぼ直線的に減少するようになっていることが分かる。
　この結果からダイアタッチの厚みは厚くとも０．０５ｍｍ以下、０．０２ｍｍ以下がより望ましいという結論が得られる。また、ダイアタッチの厚みの下限は、０．００５ｍｍとなる。理由は、（ａ）圧延・打抜きで製造するはんだプリフォーム（座蒲団状のはんだ）を敷いてはんだ付け、及び（ｂ）スクリーン印刷ではんだペーストを印刷塗布してその上に半導体チップを載せることによるはんだ付けのいずれのダイアタッチにおいて、０．００５ｍｍが限界（下限）であるからである。
　また、同様にしてチップ金属導体（Ｃｕ）Ｂｉｊの厚みｔＣｕ又はパワー半導体ＳＷチップに対する外縁増分ΔｌＣｕが単パルスＰＳＭ過渡熱インピーダンスＺｊ－ｃに与える影響を模擬して調べた。ｔＣｕ又はΔｌＣｕだけを変更し、他の部位の厚さや縦横長はすべて前述実施例１の値と同じである。
　図１１は１ｍｓと１０ｍｓの過渡熱インピーダンスＺｊ－ｃとチップ金属導体（Ｃｕ）Ｂｉｊの厚みｔＣｕの関係を示している。外縁増分はΔｌＣｕ＝４．１ｍｍ（チップ金属導体の一辺の長さでいうと１３ｍｍ）であった。ｔＣｕの増大は１ｍｓのＺｊ－ｃ削減にほとんど作用しないが、１０ｍｓ付近のＺｊ－ｃ削減には絶大な効果があることが分かる。ｔＣｕが０．８ｍｍ以上でＺｊ－ｃの顕著な縮減効果が認められ、５ｍｍを超えると縮減効果が飽和する傾向が鮮明になる。とくに縮減効果が高いのは１．５ｍｍ≦ｔＣｕ≦３ｍｍの範囲であることが分かる。こうして、Ｃｕ電極厚みは、少なくとも０．８ｍｍ＜ｔＣｕ＜５ｍｍの範囲がよく、１．５ｍｍ≦ｔ≦３ｍｍの範囲がより望ましいという結論が導かれる。
　図１２は１ｍｓと１０ｍｓの過渡熱インピーダンスＺｊ－ｃとチップ金属導体（Ｃｕ）Ｂｉｊの外縁増分ΔｌＣｕの関係を示している。チップ金属導体（Ｃｕ）Ｂｉｊの厚みはｔＣｕ＝３ｍｍとした。前記ｔＣｕの場合と同様に、ΔｌＣｕの増大は１ｍｓ付近のＺｊ－ｃ削減にほとんど作用しないが、１０ｍｓ付近のＺｊ－ｃ削減には絶大な効果があることが分かる。ΔｌＣｕが２．１ｍｍまで顕著なＺｊ－ｃ縮減効果が認められ、５．１ｍｍを超えると縮減効果が飽和する傾向が鮮明になる。特に縮減効果が高いのは３．１ｍｍ≦ΔｌＣｕ≦４．１ｍｍの範囲であることが分かる。こうして、Ｃｕ電極厚みは少なくとも２．１ｍｍ＜ΔｌＣｕ＜５．１ｍｍの範囲がよく、３．１ｍｍ≦ΔｌＣｕ≦４．１ｍｍの範囲がより望ましいという結論が導かれる。
　図９～図１２で確認された過渡熱インピーダンスＺｊ－ｃと前記パワー半導体ＳＷチップの関係、Ｚｊ－ｃとダイアタッチの厚みの関係、Ｚｊ－ｃとチップ金属導体の厚み及び外縁増分との関係は程度こそ多少ことなるもののＳｉＣ－ＭＯＳＦＥＴだけでなく、他のパワー半導体ＳＷモジュールでも同様に確認されることが判明している。
　実施例２の単パルスＰＳＭは、ＳｉＣよりさらに高い降伏強度とやや低い熱伝導率を有するＧａＮパワー半導体ＳＷチップをユニットセルに具有するＰＳＭである。検討するパワーデバイスチップはＧａＮ単結晶基板に形成された一辺４．８ｍｍの縦型ＭＯＳＦＥＴチップとするが、バイポーラトランジスタチップでもショットキーダイオードチップでもよい。
　縦型ＧａＮ－ＭＯＳＦＥＴチップ厚みは、前述した本発明の趣旨に添い、かつ、今日の先端パワーＧａＮ半導体デバイス製造技術で製作可能な最小の厚さ、０．１５ｍｍとする。ＰＳＭユニットセルのパワー半導体ＳＷチップを除くその他の部分の構成は、実施例１（図３、図５）と同じである。
　実施例２と比較する比較例２には、厚み０．３５ｍｍ（＝通常の厚み）で製作したＧａＮパワー半導体ＳＷチップを用いた場合を仮定し、パワー半導体ＳＷチップを除くその他の部分の構成は前記比較例１－１（図１０、図５）と同じとした。
　過渡熱インピーダンス特性Ｚｊ－ｃ（ｔ）の模擬に必要なＧａＮ単結晶の熱物性値は以下のとおりである。熱伝導率：１６８Ｗ／（ｍ・Ｋ）、比熱：０．４５９Ｊ／（ｇ・Ｋ）、密度：６．１５ｇ／ｃｍ３。
　図１３は実施例２と比較例２のｍｓレンジ過渡熱インピーダンス特性Ｚｊ－ｃ（ｔ）を示している。グラフの実線が実施例２（のユニットセル）の過渡熱インピーダンス特性、破線が比較例２（のユニットセル）の過渡熱インピーダンス特性である。
　１ｍｓ以上の時間レンジで、比較例２のＰＳＭに比べ、実施例２の過渡熱インピーダンスＺｊ－ｃが大きく縮減していることが分かる。たとえば１０ｍｓのときで比較すると、比較例２のＰＳＭがＺｊ－ｃ＝０．１６９５Ｋ／Ｗであるのに対して、実施例１はＺｊ－ｃ＝０．０５９７Ｋ／Ｗであるから、本発明によって過渡熱インピーダンスが１／３以下に縮減したことが分かる。
　過渡熱インピーダンスが１／３以下に縮減できたことから、実施例２は、「ｍｓレンジの過渡熱インピーダンスの低減が不十分である」という第１の創出課題を解決していると言うことができる。
　この過渡熱インピーダンスが１／３以下縮減によって、ＧａＮ－ＭＯＳＦＥＴの負荷電流を比較例２のＰＳＭに対して√３倍程度（７３％）増やせることになるから、実施例２は、「チップ電流密度が上げられない」という第２の創出課題も解決していると言うことができる。
　比較例２に対してチップ電流密度が上げられることから、ＰＳＭに搭載するＧａＮ－ＭＯＳＦＥＴチップ数の削減又はＧａＮ－ＭＯＳＦＥＴチップ面積の削減が可能となるばかりでなく、この削減によってユニットセルの面積の削減が達成され、ＰＳＭの小型化や原価削減が達成される。こうして、実施例２は、「ＰＳＭの小型化、低価格が達成できない」という第３の創出課題を解決していると言うことができる。
　実施例３の単パルスＰＳＭは、今日パワー半導体ＳＷとして最も使われているＳｉ－ＩＧＢＴを用いた単パルスＰＳＭである。一辺４．８ｍｍ正方のＳｉ－ＩＧＢＴチップを用いた例で説明するが、これは説明の便宜であって、どのようなサイズのＳｉ－ＩＧＢＴでも結果は変わらない。また、デバイスの種類はＭＯＳＦＥＴやバイポーラトランジスタ、ｐｎダイオードチップでもよい。
　Ｓｉ－ＩＧＢＴチップについては、厚み０．０６ｍｍの超薄チップが市販されているので、実施例３の単パルスＰＳＭも、比較に用いる比較例３も超薄チップを搭載している場合を想定して比較を行う。
　実施例３のその他の構成は実施例１（図３及び図５）と同じである。また、比較例３のその他の構成は、比較例１－１（図１０及び図５）と同じである。
　過渡熱インピーダンス特性Ｚｊ－ｃ（ｔ）の模擬に必要なＳｉ単結晶の熱物性値は以下のとおりである。熱伝導率：７３Ｗ／（ｍ・Ｋ）、比熱：０．７８４Ｊ／（ｇ・Ｋ）、密度：２．３３ｇ／ｃｍ３。
　図１４は実施例３と比較例３のｍｓレンジ過渡熱インピーダンス特性Ｚｊ－ｃ（ｔ）を示している。グラフの実線が実施例３の過渡熱インピーダンス特性、破線が比較例３の過渡熱インピーダンス特性である。
　１ｍｓ以上の時間レンジで、比較例３のＰＳＭに比べ、実施例３のＰＳＭの過渡熱インピーダンスＺｊ－ｃが大きく縮減していることが分かる。たとえば１０ｍｓのときで比較すると、比較例３のＰＳＭがＺｊ－ｃ＝０．１５０３Ｋ／Ｗであるのに対して、実施例３はＺｊ－ｃ＝０．０５７１Ｋ／Ｗであるから、本発明によって過渡熱インピーダンスが約３８％まで縮減したことが分かる。この減縮はダイアタッチの厚みの適正化と、チップ金属板の厚みとサイズの適正化によってもたらされた。
　過渡熱インピーダンスが３８％にまで縮減できたことから、実施例３は、「ｍｓレンジの過渡熱インピーダンスの低減が不十分である」という第１の創出課題を解決していると言うことができる。
　この過渡熱インピーダンス３８％縮減によって、Ｓｉ－ＩＧＢＴの負荷電流を比較例２のＰＳＭに対して６２％程度増やせることが見込まれることから、実施例３は、「チップ電流密度が上げられない」という第２の創出課題も解決していると言うことができる。
　実施例３は、比較例３に対してチップ電流密度が上げられることから、ＰＳＭに搭載するＳｉ－ＩＧＢＴチップ数の削減又はＳｉ－ＩＧＢＴチップ面積の削減が可能となるばかりでなく、この削減によってユニットセルの面積の削減が達成され、ＰＳＭの小型化や原価削減が達成される。こうして、実施例３は、「ＰＳＭの小型化、低価格が達成できない」という第３の創出課題を解決していると言うことができる。
　実施例１～３のパワー半導体ＳＷチップＳｉｊの縦横寸法はすべて４．８ｍｍであった。パワー半導体ＳＷチップＳｉｊの寸法はなにもこの大きさに限定されるものではなく任意の大きさのＳｉｊについて適用可能である。実施例４は、実施例１のＳｉＣ－ＭＯＳＦＥＴ（Ｓｉｊ）の寸法（図５）が小さくなって、ａ＝３．０ｍｍとなったケースである。比較例４のＳｉｊ’の寸法も３．０ｍｍとする。ΔｌとΔｍの値は、実施例１と同じΔｌ＝４．１ｍｍ、Δｍ＝０．９ｍｍである。ＰＳＭ各材料の構成及び熱物性、厚みは実施例１と同じとした
　図１５は実施例４と比較例４のｍｓレンジ過渡熱インピーダンス特性Ｚｊ－ｃ（ｔ）を示している。グラフの実線が実施例４のＰＳＭ（のユニットセル）の過渡熱インピーダンス特性、破線が比較例４のＰＳＭ（のユニットセル）の過渡熱インピーダンス特性である。
　１ｍｓ以上の時間レンジで、比較例３のＰＳＭに比べ、実施例４のＰＳＭの過渡熱インピーダンスＺｊ－ｃが大きく縮減していることが分かる。たとえば１０ｍｓのときで比較すると、比較例３のＰＳＭがＺｊ－ｃ＝０．３５６５Ｋ／Ｗであるのに対して、実施例１はＺｊ－ｃ＝０．１０４４Ｋ／Ｗであるから、本発明によって過渡熱インピーダンスが約２９％に縮減したことが分かる。
　過渡熱インピーダンスが約２９％に縮減できたことから、実施例４は、「ｍｓレンジの過渡熱インピーダンスの低減が不十分である」という第１の創出課題を解決していると言うことができる。
　この過渡熱インピーダンス約２９％によって、ＳｉＣ－ＭＯＳＦＥＴの負荷電流を比較例４のＰＳＭに対して７１％程度増やせることが見込まれる。よって、実施例４は、「チップ電流密度が上げられない」という第２の創出課題も解決していると言うことができる。
　比較例４に対してチップ電流密度が上げられることから、ＰＳＭに搭載するＳｉＣ－ＭＯＳＦＥＴチップ数の削減又はＳｉＣ－ＭＯＳＦＥＴチップ面積の削減が可能となるばかりでなく、この削減によってユニットセルの面積の削減が達成され、ＰＳＭの小型化や原価削減が達成される。こうして、実施例４は、「ＰＳＭの小型化、低価格が達成できない」という第３の創出課題を解決していると言うことができる。
　実施例５は、実施例１のパワー半導体チップＳｉｊの寸法（ａ＝４．８ｍｍ）が逆に大きくなったケースである。ａ＝１０ｍｍである。比較例５のＳｉｊ’の寸法も、ａ＝１０ｍｍとする。ΔｌとΔｍの値は、実施例１と同じΔｌ＝４．１ｍｍ、Δｍ＝０．９ｍｍである。ＰＳＭ各材料の構成及び熱物性、厚みは実施例１と同じである。
　図１６は実施例５と比較例５のｍｓレンジ過渡熱インピーダンス特性Ｚｊ－ｃ（ｔ）を示している。実線が実施例５のＰＳＭ（のユニットセル）の過渡熱インピーダンス特性、破線が比較例５のＰＳＭ（のユニットセル）の過渡熱インピーダンス特性である。
　１ｍｓ以上の時間レンジで、比較例５のＰＳＭに比べ、実施例５のＰＳＭの過渡熱インピーダンスＺｊ－ｃが大きく縮減していることが分かる。１０ｍｓのときで比較すると、比較例５のＰＳＭがＺｊ－ｃ＝０．０３９３Ｋ／Ｗであるのに対して、実施例５は、Ｚｊ－ｃ＝０．０１１４Ｋ／Ｗであるから、実施例５は、過渡熱インピーダンスが約２９％に縮減したことが分かる。
　実施例５は、過渡熱インピーダンスが約２９％に縮減できたことから、「ｍｓレンジの過渡熱インピーダンスの低減が不十分である」という第１の創出課題を解決していると言うことができる。
　この過渡熱インピーダンス約２９％縮減によって、ＳｉＣ－ＭＯＳＦＥＴの負荷電流を比較例４のＰＳＭに対して７１％程度増やせることが見込まれる。よって、実施例５は、「チップ電流密度が上げられない」という第２の創出課題も解決していると言うことができる。
　実施例５は、比較例５に対してチップ電流密度が上げられることから、ＰＳＭに搭載するＳｉＣ－ＭＯＳＦＥＴチップ数の削減又はＳｉＣ－ＭＯＳＦＥＴチップ面積の削減が可能となるばかりでなく、この削減によってユニットセルの面積の削減が達成され、ＰＳＭの小型化や原価削減が達成される。こうして、実施例５は、「ＰＳＭの小型化、低価格が達成できない」という第３の創出課題を解決していると言うことができる。
　（短パルスＰＳＭの適用例）
　図１７は、図１の短パルスＰＳＭ１を装備する直流遮断器１２５の適用例としての直流給電システム１００の模式図である。図１の短パルスＰＳＭ１は、直流給電システム１００において、半導体ＳＷ部１４４として実装されている。
　直流給電システム１００は、主電流路１２０上に直流電流の流れ方向に順番に直流電源１１１、設備側遮断制御装置１１２、外部断路器１１７、直流遮断器１２５及び負荷１１３を備えている。
　直流給電システム１００は、例えば、洋上風力発電に利用される。外部断路器１１７は、省略することができる。
　直流遮断器１２５は、相互に並列に接続されている主回路１３０と副回路１５０とを備えている。副回路１５０は、省略することができる。
　主回路１３０は、相互に並列に接続されている第１電流路１３５及び第２電流路１３６とから構成される並列接続部と、該並列接続部に対して一側及び他側にそれぞれ一側主電流路１３１及び他側主電流路１３２とを有している。一側主電流路１３１及び他側主電流路１３２は、直流遮断器１２５における主電流路１２０を構成する。
　スイッチ制御部１３９は、一側主電流路１３１に設けられ、一側主電流路１３１を流れる主電流の電流値（以下、「主電流値ｉ」ともいう。）及び主電流値ｉの時間微分値（以下、「時間微分値ｊ」ともいう。）を検出する。スイッチ制御部１３９は、また、設備側遮断制御装置１１２からの指令信号（図では、矢付き点線で示している。）を受信する。スイッチ制御部１３９は、主電流値ｉ及び時間微分値ｊ、並びに指令信号に基づいて機械ＳＷ部１４０及び半導体ＳＷ部１４４の切替位置としてのオン、オフを切り替える切替信号を生成し、機械ＳＷ部１４０及び半導体ＳＷ部１４４に出力する（図では、矢付き一点鎖線で示している。）。
　機械ＳＷ部１４０等の機械ＳＷ部は、いわゆる低抵抗スイッチに属する。半導体ＳＷ部１４４は、例えば、ソース同士を向き合わせて相互に直列に接続された２つのＦＥＴ（電界効果トランジスタ）から構成されている。
　副回路１５０は、相互に直列に接続されている機械スイッチ１５１及び抵抗１５２を有し、両端においてそれぞれ一側主電流路１３１及び他側主電流路１３２に接続されている。
　この直流給電システム１００の作用を概略的に説明すると、直流給電システム１００の正常運転中は、機械ＳＷ部１４０がオンに維持され、外部断路器１１７から出力される直流の主電流が第１電流路１３５を介して負荷１１３に供給されている。この直流給電システム１００では、直流給電システム１００の正常運転時の主電流値ｉとしておおよそ５００Ａを想定している。直流給電システム１００における異常状態の発生に伴い、主電流値ｉは、急激に上昇する。異常電流の最大上昇値は１０ｋＡ以上になることがある。
　直流給電システム１００において、異常状態が生じると、主電流値ｉ及び／又は時間微分値ｊが増大して、主電流値ｉ≧α及び／又は時間微分値ｊ≧βとなる。スイッチ制御部１３９は、主電流値ｉ≧α及び／又は時間微分値ｊ≧βであると判断すると、スイッチ制御部１３９は、半導体ＳＷ部１４４にオフからオンに切り替わる切替信号を半導体ＳＷ部１４４に出力し、半導体ＳＷ部１４４は、オフからオンに切り替わる。
　スイッチ制御部１３９は、次に、機械ＳＷ部１４０をオンからオフに切り替える切替信号を機械ＳＷ部１４０に出力する。この時の半導体ＳＷ部１４４のオン電圧は、すなわち、機械ＳＷ部１４０の両端電圧は、アーク発生電圧には達していない値にとなっている。この結果、機械ＳＷ部１４０は、アーク放電を起こすことなく、円滑にオフになる。
　（変形例）
　実施形態の熱回路図（図４）では、ユニットセルＵ22において、下面側は絶縁基板２の裏面側まで含めた熱回路図を記載している。本発明の熱回路では、短パルスＰＳＭ１において、各ユニットセルＵｉｊにおいて下面側は少なくともチップ金属導体Ｂｉｊの裏面側まで含めればよい。
　実施形態では、短パルスＰＳＭ１について説明したが、本発明のパワー半導体スイッチングモジュールは、短パルスＰＳＭ１専用に限定されることなく、同一のＰＳＭが短パルスＰＳＭと非短パルスＰＳＭとを兼ねるＰＳＭであってもよい。
　各実施例では、具体的な数値を提示しているが、各具体的な数値に対して±３％の範囲内は、対応実施例の各具体的な数値と同一の作用効果が奏されることは、当該半導体技術分野において当業者の常識の範囲であることはいうまでもない。
１・・・単パルス通電パワー半導体スイッチモジュール
Ｕｉｊ・・・パワー半導体ＳＷユニットセル（ユニットセル）
Ｓｉｊ・・・パワー半導体ＳＷチップ
Ｄｉｊ・・・ダイアタッチ
Ｂｉｊ・・・チップ金属導体
Ｍｉｊ・・・伝熱接合材
２・・・絶縁基板
ＢＰ・・・Ｐ端子金属導体
ＢＮ・・・Ｎ端子金属導体
ＢＧｊ・・・制御端子金属導体
ＢＳｊ・・・制御端子金属導体
Ｉｉｊ・・・主回路インターコネクト（太線Ａｌボンディングワイヤー）
ＩＰｊ・・・Ｐ端子金属導体接続主回路インターコネクト（太線Ａｌボンディングワイヤー）
ＩＧｊ・・・信号線インターコネクト（細線Ａｌボンディングワイヤー）
ＩＳｊ・・・信号線インターコネクト（細線Ａｌボンディングワイヤー）
 

Claims (9)

  1. 　絶縁基板と、
    　前記絶縁基板の上面側に積層されているチップ金属導体と、
    　複数のパワー半導体ＳＷチップと、
    　前記チップ金属導体と各パワー半導体ＳＷチップと間に介在するダイアタッチと、
    を備えるパワー半導体スイッチングモジュールであって、
    　各パワー半導体ＳＷチップと、該パワー半導体ＳＷチップの下面側のダイアタッチと、該ダイアタッチの下側の前記チップ金属導体とが、各パワー半導体ＳＷチップの発熱源の発熱を大気に放出する熱回路を構成し、
    　各熱回路は、各発熱源から前記チップ金属導体の下面に至る熱抵抗から構成される第１熱流路と、該第１熱流路から前記パワー半導体ＳＷチップ、前記ダイアタッチ及び前記チップ金属導体の各々の表面において分岐して各表面側の大気に至る熱容量から構成される第２熱流路とを含み、
    　所定のｍｓレンジの単パルス通電時の前記パワー半導体ＳＷチップの発熱に対して、
    　前記熱回路の過渡熱インピーダンスは、前記第１熱流路のみを介する放熱が前記パワー半導体ＳＷチップを最大定格温度以下に保持できるかできないかに関係なく、前記第１熱流路及び前記第２熱流路の前記熱回路全体を介する放熱により前記パワー半導体ＳＷチップを前記最大定格温度以下に保持するように設定されていることを特徴とするパワー半導体スイッチングモジュール。
  2. 　前記所定のｍｓレンジは、１ｍｓ～４０ｍｓのレンジであることを特徴とする請求項１記載のパワー半導体スイッチングモジュール。
  3. 　前記熱回路の熱インピーダンスの設定パラメータとして、前記パワー半導体ＳＷチップの厚さが選択されていることを特徴とする請求項１又は２記載のパワー半導体スイッチングモジュール。
  4. 　前記パワー半導体ＳＷチップの厚さは、少なくともパワー半導体ＳＷ有効デバイス層の厚さより大きく、かつ０．２ｍｍ以下であることを特徴とする請求項３記載のパワー半導体スイッチングモジュール。
  5. 　前記熱回路の熱インピーダンスの設定パラメータとして、前記ダイアタッチの厚さが選択されていることを特徴とする請求項１記載のパワー半導体スイッチングモジュール。
  6. 　前記ダイアタッチの厚さは、０．００５ｍｍ～０．０５ｍｍの範囲内であることを特徴とする請求項５記載のパワー半導体スイッチングモジュール。
  7. 　前記熱回路の熱インピーダンスの設定パラメータとして、前記チップ金属導体の厚さと前記ダイアタッチの下面から外側への前記チップ金属導体の張出量とが選択されていることを特徴とする請求項１記載のパワー半導体スイッチングモジュール。
  8. 　前記チップ金属導体の厚みは、０．８ｍｍ～５ｍｍの範囲内であり、
    　また、前記張出量をΔｌとするとき、Δｌは２．１ｍｍ＜Δｌ＜５．１ｍｍの範囲であることを特徴とする請求項７記載のパワー半導体スイッチングモジュール。
  9. 　前記熱回路の過渡熱インピーダンスは、前記第１熱流路のみを介する放熱が前記パワー半導体ＳＷチップを最大定格温度以下に保持できないものであることを特徴とする請求項１記載のパワー半導体スイッチングモジュール。
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