WO2023162719A1 - スイッチ回路 - Google Patents

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bias
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省治 竹中
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ローム株式会社
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors

Definitions

  • the invention disclosed in this specification relates to a switch circuit.
  • switch circuits for example, CMOS [Complementary MOS] inverters
  • CMOS Complementary MOS
  • Patent Document 1 can be cited as an example of conventional technology related to the above.
  • An object of the invention disclosed in this specification is to provide a switch circuit capable of lowering the breakdown voltage of internal elements in view of the above-described problems found by the inventors of the present application.
  • the switch circuit disclosed herein includes an output inverter configured to switch an output signal to either a high level voltage or a low level voltage, and a first power supply switch in response to a first input signal. at least one stage of a first inverter configured to generate said high level voltage from a voltage; and at least one stage configured to generate said low level voltage from a second supply voltage in response to a second input signal. and the voltage applied to the upper power supply end of each of the first inverters in each stage is lowered by a first bias voltage and applied to the lower power supply end of each of the first inverters in each stage.
  • the voltage applied to the lower power supply terminal of each of the second inverters of each stage is raised by a second bias voltage to increase the upper power supply terminal of each of the second inverters of each stage. and at least one stage of a second biasing section configured to apply to the .
  • FIG. 1 is a diagram showing a comparative example of a switch circuit.
  • FIG. 2 is a diagram showing a first embodiment of a switch circuit.
  • FIG. 3 is a diagram showing the voltage of each part of the switch circuit in the first embodiment.
  • FIG. 4 is a diagram showing a second embodiment of the switch circuit.
  • FIG. 5 is a diagram showing the voltage of each part of the switch circuit in the second embodiment.
  • the switch circuit 10 of this comparative example includes a transistor 11 (eg, PMOSFET) and a transistor 12 (eg, NMOSFET).
  • the source of the transistor 11 is connected to the application terminal of the first power supply voltage V1 (eg, 10.5 V).
  • the source of the transistor 12 is connected to the application terminal of the second power supply voltage V2 (eg -3.5V).
  • a gate of the transistor 11 is connected to the input end of the first input signal IN1.
  • a gate of the transistor 12 is connected to the input end of the second input signal IN2.
  • the drains of the transistors 11 and 12 are both connected to the application terminal of the output signal OUT.
  • the gates of the transistors 11 and 12 may be short-circuited.
  • the switch circuit 10 functions as a so-called CMOS inverter.
  • the output signal OUT is changed to the first power supply voltage V1 and the second power supply voltage V2 according to the respective logic levels of the first input signal IN1 and the second input signal IN2. can be switched to either
  • the following proposes a novel embodiment capable of lowering the withstand voltage of the internal elements of the switch circuit.
  • FIG. 2 is a diagram showing a first embodiment of a switch circuit.
  • the switch circuit 100 of this embodiment includes an output inverter 110 , a first inverter 120 , a second inverter 130 , a first bias section 140 and a second bias section 150 .
  • the output end of the output inverter 110 is connected to the application end of the output signal OUT.
  • the output inverter 110 connected in this way switches the output signal OUT to either the high level voltage VA or the low level voltage VB according to the logic level of each of the first input signal IN1 and the second input signal IN2.
  • the upper power supply end of the first inverter 120 is connected to the application end of the first power supply voltage V1.
  • the lower power supply terminal of the first inverter 120 is connected to the application terminal of the node voltage VC.
  • the input end of the first inverter 120 is connected to the application end of the first input signal IN1.
  • the first inverter 120 connected in this manner generates a high level voltage VA from the first power supply voltage V1 in response to the first input signal IN1.
  • the first inverter 120 is pulse-driven between the first power supply voltage V1 and the node voltage VC set by the first bias section 140 (and the second bias section 150). Outputs a high level voltage VA.
  • the lower power supply end of the second inverter 130 is connected to the application end of the second power supply voltage V2.
  • the upper power supply terminal of the second inverter 130 is connected to the application terminal of the node voltage VC.
  • the input end of the second inverter 130 is connected to the application end of the second input signal IN2.
  • the second inverter 130 connected in this manner generates the low level voltage VB from the second power supply voltage V2 in response to the second input signal IN2.
  • the second inverter 130 is a low voltage pulse driven between the second power supply voltage V2 and the node voltage VC set by the second bias section 150 (and the first bias section 140). It outputs a level voltage VB.
  • the output inverter 110, the first inverter 120, and the second inverter 130 may all be CMOS inverters.
  • VX a first bias voltage
  • the first bias section 140 includes a diode D10 and a current source CS10.
  • the voltage across the diode D10 connected in this manner corresponds to the first bias voltage VX.
  • the first bias voltage VX may be set to a voltage value lower than the breakdown voltage of internal elements (for example, PMOSFET and NMOSFET forming the CMOS inverter) of the output inverter 110 and the first inverter 120, respectively.
  • Diodes D10 may be connected in multiple stages to obtain the desired first bias voltage VX.
  • the current source CS10 is connected to the application end of the node voltage VC and supplies a bias current to the diode D10.
  • the voltage across the diode D20 connected in this manner corresponds to the second bias voltage VY.
  • the second bias voltage VY may be set to a voltage value lower than the breakdown voltage of internal elements (for example, PMOSFET and NMOSFET forming the CMOS inverter) of the output inverter 110 and the second inverter 130, respectively.
  • diode-connected transistor a transistor whose gate and drain are short-circuited
  • Diodes D20 may be connected in multiple stages to obtain the desired second bias voltage VY.
  • the current source CS20 is connected to the application end of the node voltage VC and supplies a bias current to the diode D20.
  • FIG. 3 is a diagram showing the voltage of each part of the switch circuit 100 in the first embodiment.
  • the first input signal IN1 and the second input signal IN2 are drawn with thick solid lines in the upper part of the figure, and the output signal OUT is drawn with a thick solid line in the lower part of the figure.
  • a high-level voltage VA small dashed line
  • a low-level voltage VB large dashed line
  • the high voltage V1-V2 is not applied to any of the output inverter 110, the first inverter 120, and the second inverter . Therefore, it is possible to lower the breakdown voltage of the internal elements (for example, PMOSFET and NMOSFET forming the CMOS inverter) of the output inverter 110, the first inverter 120 and the second inverter 130, respectively. As a result, it is possible to reduce the number of layers (and further reduce the cost of the entire IC).
  • FIG. 4 is a diagram showing a second embodiment of the switch circuit.
  • the switch circuit 100 of this embodiment is based on the above-described first embodiment (FIG. 2), and the first inverter 120, the second inverter 130, the first bias section 140, and the second bias section 150 are Each of them is provided in a plurality of stages (in this figure, two each of a first stage (first stage) and a final stage (second stage)).
  • the switch circuit 100 of this embodiment includes the output inverter 110, the first inverters 121 and 122, the second inverters 131 and 132, and the first bias units 141 and 142. , and second bias units 151 and 152 .
  • the output end of the output inverter 110 is connected to the application end of the output signal OUT.
  • the output inverter 110 connected in this way switches the output signal OUT to either the high level voltage VA or the low level voltage VB according to the logic level of each of the first input signal IN1 and the second input signal IN2.
  • the upper power supply end of the first inverter 121 is connected to the application end of the first power supply voltage V1.
  • the input end of the first inverter 121 is connected to the application end of the first input signal IN1.
  • the upper power supply terminal of the first inverter 122 is connected to the application terminal of the node voltage VD.
  • the first inverters 121 and 122 connected in this manner generate the high level voltage VA from the first power supply voltage V1 in response to the first input signal IN1.
  • the first inverter 122 outputs a high-level voltage VA pulse-driven between the node voltage VD and the node voltage VC set by the first bias section 142 (and the second bias section 152).
  • the lower power supply end of the second inverter 131 is connected to the application end of the second power supply voltage V2.
  • the input end of the second inverter 131 is connected to the application end of the second input signal IN2.
  • the lower power supply end of the second inverter 132 is connected to the application end of the node voltage VF.
  • the second inverters 131 and 132 connected in this manner generate the low level voltage VB from the second power supply voltage V2 in response to the second input signal IN2.
  • the second inverter 132 outputs a low-level voltage VB pulse-driven between the node voltage VF and the node voltage VC set by the second bias section 152 (and the first bias section 142).
  • the output inverter 110, the first inverters 121 and 122, and the second inverters 131 and 132 may all be CMOS inverters.
  • the first bias section 141 includes a diode D11 and a current source CS11.
  • the voltage across the diode D11 connected in this way corresponds to the first bias voltage VX1.
  • the first bias voltage VX1 may be set to a voltage value lower than the breakdown voltage of internal elements of the first inverter 121 (for example, PMOSFET and NMOSFET forming a CMOS inverter).
  • diode-connected transistor a transistor whose gate and drain are short-circuited
  • Diodes D11 may be connected in multiple stages to obtain the desired first bias voltage VX1.
  • the current source CS11 is connected to the application end of the node voltage VE and supplies a bias current to the diode D11.
  • the first bias section 142 includes a diode D12.
  • the voltage across the diode D12 connected in this manner corresponds to the first bias voltage VX2.
  • the first bias voltage VX2 may be set to a voltage value lower than the breakdown voltage of internal elements of the first inverter 122 (for example, PMOSFET and NMOSFET forming a CMOS inverter).
  • diode-connected transistor a transistor whose gate and drain are short-circuited
  • Diodes D12 may be connected in multiple stages to obtain the desired first bias voltage VX2.
  • the voltage across the diode D21 connected in this way corresponds to the second bias voltage VY1.
  • the second bias voltage VY1 may be set to a voltage value lower than the breakdown voltage of internal elements of the second inverter 131 (for example, PMOSFET and NMOSFET forming a CMOS inverter).
  • diode-connected transistor a transistor whose gate and drain are short-circuited
  • Diodes D21 may be connected in multiple stages to obtain the desired second bias voltage VY1.
  • the current source CS21 is connected to the application end of the node voltage VG and supplies a bias current to the diode D21.
  • the second bias section 152 includes a diode D22.
  • the voltage across the diode D22 connected in this manner corresponds to the second bias voltage VY2.
  • the second bias voltage VY2 may be set to a voltage value lower than the withstand voltage of internal elements of the second inverter 132 (for example, PMOSFET and NMOSFET forming a CMOS inverter).
  • diode-connected transistor a transistor whose gate and drain are short-circuited
  • Diodes D22 may be connected in multiple stages to obtain the desired second bias voltage VY2.
  • FIG. 5 is a diagram showing the voltage of each part of the switch circuit 100 in the second embodiment.
  • the first input signal IN1 and the second input signal IN2 are drawn with thick solid lines in the upper part of the figure, and the output signal OUT is drawn with a thick solid line in the lower part of the figure.
  • the node voltages VD (chain line) and VF (chain two-dot line) are depicted at the bottom of the figure, respectively. .
  • the first inverter 122 is in a high level output state, so the high level voltage VA applied to the upper power supply terminal of the output inverter 110 matches the node voltage VD (and thus the first power supply voltage V1).
  • the second inverter 132 is in a low level output state, so the low level voltage VB applied to the lower power supply end of the output inverter 110 matches the node voltage VF (and thus the second power supply voltage V2). .
  • the output signal is output according to the logic levels of the first input signal IN1 and the second input signal IN2.
  • the first bias voltages VX1 and VX2 are applied to the first inverters 121 and 122, respectively, and the second bias voltages VX1 and VX2 are applied to the second inverters 131 and 132, respectively. Only voltages VY1 and VY2 are applied.
  • the high voltage V1-V2 is not applied to any of the output inverter 110, the first inverters 121 and 122, and the second inverters 131 and 132.
  • the voltage applied to each inverter can be reduced (dispersed) by providing multiple stages of inverters. Therefore, compared with the first embodiment (FIG. 2), it is possible to further reduce the breakdown voltage of the internal elements.
  • the switch circuit disclosed herein includes an output inverter configured to switch an output signal to either a high level voltage or a low level voltage, and a first power supply switch in response to a first input signal. at least one stage of a first inverter configured to generate said high level voltage from a voltage; and at least one stage configured to generate said low level voltage from a second supply voltage in response to a second input signal. and the voltage applied to the upper power supply end of each of the first inverters in each stage is lowered by a first bias voltage and applied to the lower power supply end of each of the first inverters in each stage.
  • the voltage applied to the lower power supply terminal of each of the second inverters of each stage is raised by a second bias voltage to increase the upper power supply terminal of each of the second inverters of each stage.
  • at least one stage of the second bias unit configured to apply the voltage to the voltage (first configuration).
  • the first inverter in the first stage outputs a voltage pulse-driven between the first power supply voltage and the voltage set by the first bias section in the first stage.
  • the first inverters in the second and subsequent stages are pulse-driven between the voltages output from the first inverters in the preceding stage and the voltages respectively set by the first bias sections in the second and subsequent stages. and the voltage output from the first inverter at the final stage becomes the high level voltage (second configuration).
  • the second inverter in the first stage is pulse-driven between the second power supply voltage and the voltage set by the second bias section in the first stage. and each of the second inverters in the second and subsequent stages has a voltage between the voltage output from the second inverter in the previous stage and the voltage set by the second bias section in the second and subsequent stages.
  • a configuration (third configuration) in which a pulse-driven voltage is output and the voltage output from the second inverter at the final stage is the low level voltage may be employed.
  • the first inverter in the first stage has an input terminal connected to the application terminal of the first input signal
  • the first inverter in the second and subsequent stages has
  • the inverters may have a configuration (fourth configuration) in which each input terminal is connected to the lower power supply terminal of the first inverter in the preceding stage.
  • the second inverter in the first stage has an input terminal connected to the application terminal of the second input signal
  • the inverters may have a configuration (fifth configuration) in which each input terminal is connected to the upper power supply terminal of the second inverter in the preceding stage.
  • the input terminal of the output inverter is connected to the lower power supply terminal of the first inverter in the final stage and the upper power supply terminal of the second inverter in the final stage.
  • a connected configuration (sixth configuration) may be employed.
  • the output inverter and the first and second inverters in each stage are all CMOS inverters (seventh configuration). good too.
  • the first bias voltage and the second bias voltage may be lower than the withstand voltage of the transistors forming the CMOS inverter (eighth configuration).
  • the first bias section and the second bias section are configured to generate the first bias voltage and the second bias voltage, respectively.
  • a configuration (ninth configuration) including a diode or a diode-connected transistor may be employed.
  • the first bias section and the second bias section each include a current source configured to supply a bias current to the diode or the diode-connected transistor. (Tenth configuration).
  • switch circuit 11 transistor (PMOSFET) 12 transistor (NMOSFET) 100 switch circuit 110 output inverter 120, 121, 122 first inverter 130, 131, 132 second inverter 140, 141, 142 first bias section 150, 151, 152 second bias section CS10, CS11, CS20, CS21 current source D10 , D11, D12, D20, D21, D22 Diodes (or diode-connected transistors)

Abstract

スイッチ回路１００は、出力信号ＯＵＴをハイレベル電圧ＶＡ及びローレベル電圧ＶＬの一方に切り替える出力インバータ１１０と、第１入力信号ＩＮ１に応じて第１電源電圧Ｖ１からハイレベル電圧ＶＡを生成する第１インバータ１２０と、第２入力信号ＩＮ２に応じて第２電源電圧Ｖ２からローレベル電圧ＶＢを生成する第２インバータ１３０と、第１インバータ１２０の上側電源端に印加される電圧を第１バイアス電圧ＶＸだけ引き下げて第１インバータ１２０の下側電源端に印加する第１バイアス部１４０と、第２インバータ１３０の下側電源端に印加される電圧を第２バイアス電圧ＶＹだけ引き上げて第２インバータ１３０の上側電源端に印加する第２バイアス部１５０と、を備える。

Description

スイッチ回路
　本明細書中に開示されている発明は、スイッチ回路に関する。
　従来、入力信号に応じて出力信号をハイレベル又はローレベルのいずれか一方に切り替えるスイッチ回路（例えばＣＭＯＳ［Complementary　MOS］インバータ）が種々のアプリケーションで用いられている。
　なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
特開２００９－２７７８２１号公報
　しかしながら、従来のスイッチ回路は、内部素子の低耐圧化（延いては小型化）について更なる検討の余地があった。
　本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、内部素子を低耐圧化することのできるスイッチ回路を提供することを目的とする。
　例えば、本明細書中に開示されているスイッチ回路は、出力信号をハイレベル電圧及びローレベル電圧のいずれか一方に切り替えるように構成された出力インバータと、第１入力信号に応じて第１電源電圧から前記ハイレベル電圧を生成するように構成された少なくとも１段の第１インバータと、第２入力信号に応じて第２電源電圧から前記ローレベル電圧を生成するように構成された少なくとも１段の第２インバータと、各段の前記第１インバータそれぞれの上側電源端に印加される電圧を第１バイアス電圧だけ引き下げて各段の前記第１インバータそれぞれの下側電源端に印加するように構成された少なくとも１段の第１バイアス部と、各段の前記第２インバータそれぞれの下側電源端に印加される電圧を第２バイアス電圧だけ引き上げて各段の前記第２インバータそれぞれの上側電源端に印加するように構成された少なくとも１段の第２バイアス部と、を備える。
　なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。
　本明細書中に開示されている発明によれば、内部素子を低耐圧化することのできるスイッチ回路を提供することが可能となる。
図１は、スイッチ回路の比較例を示す図である。 図２は、スイッチ回路の第１実施形態を示す図である。 図３は、第１実施形態におけるスイッチ回路の各部電圧を示す図である。 図４は、スイッチ回路の第２実施形態を示す図である。 図５は、第２実施形態におけるスイッチ回路の各部電圧を示す図である。
＜スイッチ回路（比較例）＞
　図１は、スイッチ回路の比較例（＝後出の実施形態と対比される一般的な構成）を示す図である。本比較例のスイッチ回路１０は、トランジスタ１１（例えばＰＭＯＳＦＥＴ）と、トランジスタ１２（例えばＮＭＯＳＦＥＴ）と、を備える。
　トランジスタ１１のソースは、第１電源電圧Ｖ１（例えば１０．５Ｖ）の印加端に接続されている。トランジスタ１２のソースは、第２電源電圧Ｖ２（例えば－３．５Ｖ）の印加端に接続されている。トランジスタ１１のゲートは、第１入力信号ＩＮ１の入力端に接続されている。トランジスタ１２のゲートは、第２入力信号ＩＮ２の入力端に接続されている。トランジスタ１１及び１２それぞれのドレインは、いずれも出力信号ＯＵＴの印加端に接続されている。
　なお、トランジスタ１１及び１２それぞれのゲートは短絡してもよい。その場合、スイッチ回路１０は、いわゆるＣＭＯＳインバータとして機能する。
　まず、第１入力信号ＩＮ１がローレベル（例えばＩＮ１＝Ｖ１－５Ｖ）であり、第２入力信号ＩＮ２がローレベル（例えばＩＮ２＝Ｖ２）である場合を考える。この場合には、トランジスタ１１がオン状態となり、トランジスタ１２がオフ状態となる。従って、出力信号ＯＵＴがハイレベル（ＯＵＴ＝Ｖ１）となる。
　次に、第１入力信号ＩＮ１がハイレベル（例えばＩＮ１＝Ｖ１）であり、第２入力信号ＩＮ２がハイレベル（例えばＩＮ２＝Ｖ２＋５Ｖ）である場合を考える。この場合には、トランジスタ１１がオフ状態となり、トランジスタ１２がオン状態となる。従って、出力信号ＯＵＴがローレベル（ＯＵＴ＝Ｖ２）となる。
　上記したように、本比較例のスイッチ回路１０であれば、第１入力信号ＩＮ１及び第２入力信号ＩＮ２それぞれの論理レベルに応じて、出力信号ＯＵＴを第１電源電圧Ｖ１と第２電源電圧Ｖ２のいずれか一方に切り替えることができる。
　ただし、本比較例のスイッチ回路１０では、トランジスタ１１及び１２それぞれのドレイン・ソース間に高電圧Ｖ１－Ｖ２（本図に即して述べると最高１４Ｖ）が印加される。そのため、トランジスタ１１及び１２として高耐圧素子を用いなければならず、レイヤの追加（延いてはＩＣ全体のコストアップ）が必要となる。
　上記の考察に鑑み、以下では、スイッチ回路の内部素子を低耐圧化することのできる新規な実施形態を提案する。
＜スイッチ回路（第１実施形態）＞
　図２は、スイッチ回路の第１実施形態を示す図である。本実施形態のスイッチ回路１００は、出力インバータ１１０と、第１インバータ１２０と、第２インバータ１３０と、第１バイアス部１４０と、第２バイアス部１５０と、を備える。
　出力インバータ１１０の上側電源端は、ハイレベル電圧ＶＡの印加端（＝第１インバータ１２０の出力端）に接続されている。出力インバータ１１０の下側電源端は、ローレベル電圧ＶＢの印加端（＝第２インバータ１３０の出力端）に接続されている。出力インバータ１１０の入力端は、ノード電圧ＶＣの印加端（＝第１インバータ１２０の下側電源端及び第２インバータ１３０の上側電源端）に接続されている。出力インバータ１１０の出力端は、出力信号ＯＵＴの印加端に接続されている。
　このように接続された出力インバータ１１０は、第１入力信号ＩＮ１及び第２入力信号ＩＮ２それぞれの論理レベルに応じて出力信号ＯＵＴをハイレベル電圧ＶＡとローレベル電圧ＶＢのいずれか一方に切り替える。
　第１インバータ１２０の上側電源端は、第１電源電圧Ｖ１の印加端に接続されている。第１インバータ１２０の下側電源端は、ノード電圧ＶＣの印加端に接続されている。第１インバータ１２０の入力端は、第１入力信号ＩＮ１の印加端に接続されている。第１インバータ１２０の出力端は、ハイレベル電圧ＶＡの印加端（＝出力インバータ１１０の上側電源端）に接続されている。
　このように接続された第１インバータ１２０は、第１入力信号ＩＮ１に応じて第１電源電圧Ｖ１からハイレベル電圧ＶＡを生成する。本図に即して述べると、第１インバータ１２０は、第１電源電圧Ｖ１と、第１バイアス部１４０（及び第２バイアス部１５０）により設定されるノード電圧ＶＣとの間でパルス駆動されるハイレベル電圧ＶＡを出力する。
　第２インバータ１３０の下側電源端は、第２電源電圧Ｖ２の印加端に接続されている。第２インバータ１３０の上側電源端は、ノード電圧ＶＣの印加端に接続されている。第２インバータ１３０の入力端は、第２入力信号ＩＮ２の印加端に接続されている。第２インバータ１３０の出力端は、ローレベル電圧ＶＢの印加端（＝出力インバータ１１０の下側電源端）に接続されている。
　このように接続された第２インバータ１３０は、第２入力信号ＩＮ２に応じて第２電源電圧Ｖ２からローレベル電圧ＶＢを生成する。本図に即して述べると、第２インバータ１３０は、第２電源電圧Ｖ２と第２バイアス部１５０（及び第１バイアス部１４０）により設定されるノード電圧ＶＣとの間でパルス駆動されるローレベル電圧ＶＢを出力する。
　なお、上記の出力インバータ１１０、第１インバータ１２０及び第２インバータ１３０は、いずれもＣＭＯＳインバータであってもよい。
　第１バイアス部１４０は、第１インバータ１２０の上側電源端に印加される第１電源電圧Ｖ１を第１バイアス電圧ＶＸ（例えばＶＸ＝（Ｖ１－Ｖ２）／２）だけ引き下げて第１インバータ１２０の下側電源端に印加する。本図に即して述べると、第１バイアス部１４０は、ダイオードＤ１０と電流源ＣＳ１０を含む。
　ダイオードＤ１０のカソードは、第１電源電圧Ｖ１の印加端（＝第１インバータ１２０の上側電源端）に接続されている。ダイオードＤ１０のアノードは、ノード電圧ＶＣの印加端（＝第１インバータ１２０の下側電源端）に接続されている。
　このように接続されたダイオードＤ１０の両端間電圧（＝降伏電圧）が第１バイアス電圧ＶＸに相当する。第１バイアス電圧ＶＸは、出力インバータ１１０及び第１インバータ１２０それぞれの内部素子（例えばＣＭＯＳインバータを形成するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴ）の耐圧よりも低い電圧値に設定しておけばよい。
　なお、ダイオードＤ１０に代えて、ダイオード接続トランジスタ（＝ゲート・ドレイン間を短絡したトランジスタ）を用いてもよい。また、所望の第１バイアス電圧ＶＸを得るためにダイオードＤ１０を多段接続してもよい。
　電流源ＣＳ１０は、ノード電圧ＶＣの印加端に接続されており、ダイオードＤ１０にバイアス電流を供給する。
　第２バイアス部１５０は、第２インバータ１３０の下側電源端に印加される第２電源電圧Ｖ２を第２バイアス電圧ＶＹ（例えばＶＹ＝（Ｖ１－Ｖ２）／２）だけ引き上げて第２インバータ１３０の上側電源端に印加する。本図に即して述べると、第２バイアス部１５０は、ダイオードＤ２０と電流源ＣＳ２０を含む。
　ダイオードＤ２０のアノードは、第２電源電圧Ｖ２の印加端（＝第２インバータ１３０の下側電源端）に接続されている。ダイオードＤ２０のカソードは、ノード電圧ＶＣの印加端（＝第２インバータ１３０の上側電源端）に接続されている。
　このように接続されたダイオードＤ２０の両端間電圧（＝降伏電圧）が第２バイアス電圧ＶＹに相当する。第２バイアス電圧ＶＹは、出力インバータ１１０及び第２インバータ１３０それぞれの内部素子（例えばＣＭＯＳインバータを形成するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴ）の耐圧よりも低い電圧値に設定しておけばよい。
　なお、ダイオードＤ２０に代えて、ダイオード接続トランジスタ（＝ゲート・ドレイン間を短絡したトランジスタ）を用いてもよい。また、所望の第２バイアス電圧ＶＹを得るためにダイオードＤ２０を多段接続してもよい。
　電流源ＣＳ２０は、ノード電圧ＶＣの印加端に接続されており、ダイオードＤ２０にバイアス電流を供給する。
　図３は、第１実施形態におけるスイッチ回路１００の各部電圧を示す図である。なお、本図の上段には、第１入力信号ＩＮ１及び第２入力信号ＩＮ２が太い実線で描写されており、本図の下段には、出力信号ＯＵＴが太い実線で描写されている。また、本図の下段には、ハイレベル電圧ＶＡ（小破線）及びローレベル電圧ＶＢ（大破線）がそれぞれ描写されている。
　まず、第１入力信号ＩＮ１がローレベル（例えばＩＮ１＝Ｖ１－５Ｖ）であり、第２入力信号ＩＮ２がローレベル（例えばＩＮ２＝Ｖ２）である第１フェイズφ１を考える。この場合、第１インバータ１２０は、ローレベルの第１入力信号ＩＮ１を論理反転してハイレベル（＝第１電源電圧Ｖ１）を出力する。従って、出力インバータ１１０の上側電源端に印加されるハイレベル電圧ＶＡは、第１電源電圧Ｖ１と一致する。また、第２インバータ１３０は、ローレベルの第２入力信号ＩＮ２を論理反転してハイレベル（＝ノード電圧ＶＣ）を出力する。従って、出力インバータ１１０の下側電源端に印加されるローレベル電圧ＶＢは、ノード電圧ＶＣと一致する。なお、出力インバータ１１０の入力端には、先にも述べたように、ノード電圧ＶＣが印加されている。その結果、出力インバータ１１０から出力される出力信号ＯＵＴは、ハイレベル電圧ＶＡ（＝Ｖ１）となる。
　次に、第１入力信号ＩＮ１がハイレベル（例えばＩＮ１＝Ｖ１）であり、第２入力信号ＩＮ２がハイレベル（例えばＩＮ２＝Ｖ２＋５Ｖ）である第２フェイズφ２を考える。この場合、第１インバータ１２０は、ハイレベルの第１入力信号ＩＮ１を論理反転してローレベル（＝ノード電圧ＶＣ）を出力する。従って、出力インバータ１１０の上側電源端に印加されるハイレベル電圧ＶＡは、ノード電圧ＶＣと一致する。また、第２インバータ１３０は、ハイレベルの第２入力信号ＩＮ２を論理反転してローレベル（＝第２電源電圧Ｖ２）を出力する。従って、出力インバータ１１０の下側電源端に印加されるローレベル電圧ＶＢは、第２電源電圧Ｖ２と一致する。なお、出力インバータ１１０の入力端には、先にも述べたように、ノード電圧ＶＣが印加されている。その結果、出力インバータ１１０から出力される出力信号ＯＵＴは、ローレベル電圧ＶＢ（＝Ｖ２）となる。
　上記したように、本実施形態のスイッチ回路１００であれば、第１入力信号ＩＮ１及び第２入力信号ＩＮ２それぞれの論理レベルに応じて、出力信号ＯＵＴをハイレベル電圧ＶＡ（＝Ｖ１＠φ１）とローレベル電圧ＶＢ（＝Ｖ２＠φ２）のいずれか一方に切り替えることができる。
　ところで、第１フェイズφ１に着目すると、出力インバータ１１０の上側電源端（ＶＡ＝Ｖ１）と下側電源端（ＶＢ＝ＶＣ）との間には第１バイアス電圧ＶＸ（＝Ｖ１－ＶＣ）しか掛からない。また、第２フェイズφ２に着目すると、出力インバータ１１０の上側電源端（ＶＡ＝ＶＣ）と下側電源端（ＶＢ＝Ｖ２）との間には第２バイアス電圧ＶＹ（＝ＶＣ－Ｖ２）しか掛からない。なお、第１フェイズφ１及び第２フェイズφ２のいずれにおいても、第１インバータ１２０には第１バイアス電圧ＶＸしか掛からず、第２インバータ１３０には第２バイアス電圧ＶＹしか掛からない。
　このように、本実施形態のスイッチ回路１００であれば、出力インバータ１１０、第１インバータ１２０及び第２インバータ１３０のいずれにも高電圧Ｖ１－Ｖ２が印加されない。従って、出力インバータ１１０、第１インバータ１２０及び第２インバータ１３０それぞれの内部素子（例えばＣＭＯＳインバータを形成するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴ）を低耐圧化することができる。その結果、レイヤの削減（延いてはＩＣ全体のコストダウン）を実現することが可能となる。
＜スイッチ回路（第２実施形態）＞
　図４は、スイッチ回路の第２実施形態を示す図である。本実施形態のスイッチ回路１００は、先出の第１実施形態（図２）を基本としつつ、先出の第１インバータ１２０、第２インバータ１３０、第１バイアス部１４０及び第２バイアス部１５０がそれぞれ複数段ずつ（本図ではそれぞれ初段（１段目）と終段（２段目）の２つずつ）設けられている。
　本図に即して述べると、本実施形態のスイッチ回路１００は、先出の出力インバータ１１０と、第１インバータ１２１及び１２２と、第２インバータ１３１及び１３２と、第１バイアス部１４１及び１４２と、第２バイアス部１５１及び１５２と、を備える。
　出力インバータ１１０の上側電源端は、ハイレベル電圧ＶＡの印加端（＝第１インバータ１２２の出力端）に接続されている。出力インバータ１１０の下側電源端は、ローレベル電圧ＶＢの印加端（＝第２インバータ１３２の出力端）に接続されている。出力インバータ１１０の入力端は、ノード電圧ＶＣの印加端（＝第１インバータ１２２の下側電源端及び第２インバータ１３２の上側電源端）に接続されている。出力インバータ１１０の出力端は、出力信号ＯＵＴの印加端に接続されている。
　このように接続された出力インバータ１１０は、第１入力信号ＩＮ１及び第２入力信号ＩＮ２それぞれの論理レベルに応じて出力信号ＯＵＴをハイレベル電圧ＶＡとローレベル電圧ＶＢのいずれか一方に切り替える。
　第１インバータ１２１の上側電源端は、第１電源電圧Ｖ１の印加端に接続されている。第１インバータ１２１の下側電源端は、ノード電圧ＶＥの印加端（＝第１インバータ１２２の入力端）に接続されている。第１インバータ１２１の入力端は、第１入力信号ＩＮ１の印加端に接続されている。第１インバータ１２１の出力端は、ノード電圧ＶＤの印加端（＝第１インバータ１２２の上側電源端）に接続されている。
　第１インバータ１２２の上側電源端は、ノード電圧ＶＤの印加端に接続されている。第１インバータ１２２の下側電源端は、ノード電圧ＶＣの印加端（＝出力インバータ１１０の入力端）に接続されている。第１インバータ１２２の入力端は、ノード電圧ＶＥの印加端（＝第１インバータ１２１の下側電源端）に接続されている。第１インバータ１２２の出力端は、ハイレベル電圧ＶＡの印加端（＝出力インバータ１１０の上側電源端）に接続されている。
　このように接続された第１インバータ１２１及び１２２は、第１入力信号ＩＮ１に応じて第１電源電圧Ｖ１からハイレベル電圧ＶＡを生成する。本図に即して述べると、第１インバータ１２１は、第１電源電圧Ｖ１と第１バイアス部１４１により設定されるノード電圧ＶＥ（＝Ｖ１－ＶＸ１）との間でパルス駆動されるノード電圧ＶＤを出力する。また、第１インバータ１２２は、ノード電圧ＶＤと第１バイアス部１４２（及び第２バイアス部１５２）により設定されるノード電圧ＶＣとの間でパルス駆動されるハイレベル電圧ＶＡを出力する。
　第２インバータ１３１の下側電源端は、第２電源電圧Ｖ２の印加端に接続されている。第２インバータ１３１の上側電源端は、ノード電圧ＶＧの印加端（＝第２インバータ１３２の入力端）に接続されている。第２インバータ１３１の入力端は、第２入力信号ＩＮ２の印加端に接続されている。第２インバータ１３１の出力端は、ノード電圧ＶＦの印加端（＝第２インバータ１３２の下側電源端）に接続されている。
　第２インバータ１３２の下側電源端は、ノード電圧ＶＦの印加端に接続されている。第２インバータ１３２の上側電源端は、ノード電圧ＶＣの印加端（＝出力インバータ１１０の入力端）に接続されている。第２インバータ１３２の入力端は、ノード電圧ＶＧの印加端（＝第２インバータ１３１の上側電源端）に接続されている。第２インバータ１３２の出力端は、ローレベル電圧ＶＢの印加端（＝出力インバータ１１０の下側電源端）に接続されている。
　このように接続された第２インバータ１３１及び１３２は、第２入力信号ＩＮ２に応じて第２電源電圧Ｖ２からローレベル電圧ＶＢを生成する。本図に即して述べると、第２インバータ１３１は、第２電源電圧Ｖ２と第２バイアス部１５１により設定されるノード電圧ＶＧ（＝Ｖ２＋ＶＹ１）との間でパルス駆動されるノード電圧ＶＦを出力する。また、第２インバータ１３２は、ノード電圧ＶＦと第２バイアス部１５２（及び第１バイアス部１４２）により設定されるノード電圧ＶＣとの間でパルス駆動されるローレベル電圧ＶＢを出力する。
　なお、上記の出力インバータ１１０、第１インバータ１２１及び１２２、並びに、第２インバータ１３１及び１３２は、いずれもＣＭＯＳインバータであってもよい。
　第１バイアス部１４１は、第１インバータ１２１の上側電源端に印加される第１電源電圧Ｖ１を第１バイアス電圧ＶＸ１（例えばＶＸ１＝（Ｖ１－Ｖ２）／４）だけ引き下げて第１インバータ１２１の下側電源端に印加する。本図に即して述べると、第１バイアス部１４１は、ダイオードＤ１１と電流源ＣＳ１１を含む。
　ダイオードＤ１１のカソードは、第１電源電圧Ｖ１の印加端（＝第１インバータ１２１の上側電源端）に接続されている。ダイオードＤ１１のアノードは、ノード電圧ＶＥの印加端（＝第１インバータ１２１の下側電源端）に接続されている。
　このように接続されたダイオードＤ１１の両端間電圧（＝降伏電圧）が第１バイアス電圧ＶＸ１に相当する。第１バイアス電圧ＶＸ１は、第１インバータ１２１の内部素子（例えばＣＭＯＳインバータを形成するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴ）の耐圧よりも低い電圧値に設定しておけばよい。
　なお、ダイオードＤ１１に代えて、ダイオード接続トランジスタ（＝ゲート・ドレイン間を短絡したトランジスタ）を用いてもよい。また、所望の第１バイアス電圧ＶＸ１を得るためにダイオードＤ１１を多段接続してもよい。
　電流源ＣＳ１１は、ノード電圧ＶＥの印加端に接続されており、ダイオードＤ１１にバイアス電流を供給する。
　第１バイアス部１４２は、第１インバータ１２２の上側電源端に印加されるノード電圧ＶＤを第１バイアス電圧ＶＸ２（例えばＶＸ２＝（Ｖ１－Ｖ２）／４）だけ引き下げて第１インバータ１２２の下側電源端に印加する。本図に即して述べると、第１バイアス部１４２は、ダイオードＤ１２を含む。
　ダイオードＤ１２のカソードは、ノード電圧ＶＤの印加端（＝第１インバータ１２２の上側電源端）に接続されている。ダイオードＤ１２のアノードは、ノード電圧ＶＣの印加端（＝第１インバータ１２２の下側電源端）に接続されている。
　このように接続されたダイオードＤ１２の両端間電圧（＝降伏電圧）が第１バイアス電圧ＶＸ２に相当する。第１バイアス電圧ＶＸ２は、第１インバータ１２２の内部素子（例えばＣＭＯＳインバータを形成するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴ）の耐圧よりも低い電圧値に設定しておけばよい。
　なお、ダイオードＤ１２に代えて、ダイオード接続トランジスタ（＝ゲート・ドレイン間を短絡したトランジスタ）を用いてもよい。また、所望の第１バイアス電圧ＶＸ２を得るためにダイオードＤ１２を多段接続してもよい。
　第２バイアス部１５１は、第２インバータ１３１の下側電源端に印加される第２電源電圧Ｖ２を第２バイアス電圧ＶＹ１（例えばＶＹ１＝（Ｖ１－Ｖ２）／４）だけ引き上げて第２インバータ１３１の上側電源端に印加する。本図に即して述べると、第２バイアス部１５１は、ダイオードＤ２１と電流源ＣＳ２１を含む。
　ダイオードＤ２１のアノードは、第２電源電圧Ｖ２の印加端（＝第２インバータ１３１の下側電源端）に接続されている。ダイオードＤ２１のカソードは、ノード電圧ＶＧの印加端（＝第２インバータ１３１の上側電源端）に接続されている。
　このように接続されたダイオードＤ２１の両端間電圧（＝降伏電圧）が第２バイアス電圧ＶＹ１に相当する。第２バイアス電圧ＶＹ１は、第２インバータ１３１の内部素子（例えばＣＭＯＳインバータを形成するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴ）の耐圧よりも低い電圧値に設定しておけばよい。
　なお、ダイオードＤ２１に代えて、ダイオード接続トランジスタ（＝ゲート・ドレイン間を短絡したトランジスタ）を用いてもよい。また、所望の第２バイアス電圧ＶＹ１を得るためにダイオードＤ２１を多段接続してもよい。
　電流源ＣＳ２１は、ノード電圧ＶＧの印加端に接続されており、ダイオードＤ２１にバイアス電流を供給する。
　第２バイアス部１５２は、第２インバータ１３２の下側電源端に印加されるノード電圧ＶＦを第２バイアス電圧ＶＹ２（例えばＶＹ２＝（Ｖ１－Ｖ２）／４）だけ引き上げて第２インバータ１３２の上側電源端に印加する。本図に即して述べると、第２バイアス部１５２は、ダイオードＤ２２を含む。
　ダイオードＤ２２のアノードは、ノード電圧ＶＦの印加端（＝第２インバータ１３２の下側電源端）に接続されている。ダイオードＤ２２のカソードは、ノード電圧ＶＣの印加端（＝第２インバータ１３２の上側電源端）に接続されている。
　このように接続されたダイオードＤ２２の両端間電圧（＝降伏電圧）が第２バイアス電圧ＶＹ２に相当する。第２バイアス電圧ＶＹ２は、第２インバータ１３２の内部素子（例えばＣＭＯＳインバータを形成するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴ）の耐圧よりも低い電圧値に設定しておけばよい。
　なお、ダイオードＤ２２に代えて、ダイオード接続トランジスタ（＝ゲート・ドレイン間を短絡したトランジスタ）を用いてもよい。また、所望の第２バイアス電圧ＶＹ２を得るためにダイオードＤ２２を多段接続してもよい。
　図５は、第２実施形態におけるスイッチ回路１００の各部電圧を示す図である。なお、本図の上段には、第１入力信号ＩＮ１及び第２入力信号ＩＮ２が太い実線で描写されており、本図の下段には、出力信号ＯＵＴが太い実線で描写されている。また、本図の下段には、ハイレベル電圧ＶＡ（小破線）及びローレベル電圧ＶＢ（大破線）に加えて、ノード電圧ＶＤ（一点鎖線）及びＶＦ（二点鎖線）がそれぞれ描写されている。
　まず、第１入力信号ＩＮ１がローレベル（例えばＩＮ１＝Ｖ１－５Ｖ）であり、第２入力信号ＩＮ２がローレベル（例えばＩＮ２＝Ｖ２）である第１フェイズφ１を考える。
　この場合、第１インバータ１２１は、ローレベルの第１入力信号ＩＮ１を論理反転してハイレベル（＝第１電源電圧Ｖ１）を出力する。従って、第１インバータ１２２の上側電源端に印加されるノード電圧ＶＤは、第１電源電圧Ｖ１と一致する。一方、第１インバータ１２２の入力端には、第１電源電圧Ｖ１よりも低いノード電圧ＶＥ（＝Ｖ１－ＶＸ１）が印加されている。その結果、第１インバータ１２２がハイレベル出力状態となるので、出力インバータ１１０の上側電源端に印加されるハイレベル電圧ＶＡは、ノード電圧ＶＤ（延いては第１電源電圧Ｖ１）と一致する。
　また、第２インバータ１３１は、ローレベルの第２入力信号ＩＮ２を論理反転してハイレベル（＝ノード電圧ＶＧ）を出力する。従って、第２インバータ１３２の下側電源端に印加されるノード電圧ＶＦは、第２インバータ１３２の入力端に印加されるノード電圧ＶＧと一致する。このとき、第２インバータ１３２がハイレベル出力状態となるので、出力インバータ１１０の下側電源端に印加されるローレベル電圧ＶＢがノード電圧ＶＣと一致する。なお、出力インバータ１１０の入力端には、先にも述べたように、ノード電圧ＶＣが印加されている。その結果、出力インバータ１１０から出力される出力信号ＯＵＴは、ハイレベル電圧ＶＡ（＝ＶＤ＝Ｖ１）となる。
　次に、第１入力信号ＩＮ１がハイレベル（例えばＩＮ１＝Ｖ１）であり、第２入力信号ＩＮ２がハイレベル（例えばＩＮ２＝Ｖ２＋５Ｖ）である第２フェイズφ２を考える。
　この場合、第２インバータ１３１は、ハイレベルの第２入力信号ＩＮ２を論理反転してローレベル（＝第２電源電圧Ｖ２）を出力する。従って、第２インバータ１３２の下側電源端に印加されるノード電圧ＶＦは、第２電源電圧Ｖ２と一致する。一方、第２インバータ１３２の入力端には、第２電源電圧Ｖ２よりも高いノード電圧ＶＧ（＝Ｖ２＋ＶＹ１）が印加されている。その結果、第２インバータ１３２がローレベル出力状態となるので、出力インバータ１１０の下側電源端に印加されるローレベル電圧ＶＢは、ノード電圧ＶＦ（延いては第２電源電圧Ｖ２）と一致する。
　また、第１インバータ１２１は、ハイレベルの第１入力信号ＩＮ１を論理反転してローレベル（＝ノード電圧ＶＥ）を出力する。従って、第１インバータ１２２の上側電源端に印加されるノード電圧ＶＤは、第１インバータ１２２の入力端に印加されるノード電圧ＶＥと一致する。このとき、第１インバータ１２２がローレベル出力状態となるので、出力インバータ１１０の上側電源端に印加されるハイレベル電圧ＶＡがノード電圧ＶＣと一致する。なお、出力インバータ１１０の入力端には、先にも述べたように、ノード電圧ＶＣが印加されている。その結果、出力インバータ１１０から出力される出力信号ＯＵＴは、ローレベル電圧ＶＢ（＝ＶＦ＝Ｖ２）となる。
　上記したように、本実施形態のスイッチ回路１００であれば、先出の第１実施形態（図１）と同じく、第１入力信号ＩＮ１及び第２入力信号ＩＮ２それぞれの論理レベルに応じて、出力信号ＯＵＴをハイレベル電圧ＶＡ（＝Ｖ１＠φ１）とローレベル電圧ＶＢ（＝Ｖ２＠φ２）のいずれか一方に切り替えることができる。
　ところで、第１フェイズφ１に着目すると、出力インバータ１１０の上側電源端（ＶＡ＝Ｖ１）と下側電源端（ＶＢ＝ＶＣ）との間には第１バイアス電圧ＶＸ１及びＶＸ２の和（＝Ｖ１－ＶＣ）しか掛からない。また、第２フェイズφ２に着目すると、出力インバータ１１０の上側電源端（ＶＡ＝ＶＣ）と下側電源端（ＶＢ＝Ｖ２）との間には第２バイアス電圧ＶＹ１及びＶＹ２の和（＝ＶＣ－Ｖ２）しか掛からない。なお、第１フェイズφ１及び第２フェイズφ２のいずれにおいても、第１インバータ１２１及び１２２には、それぞれ第１バイアス電圧ＶＸ１及びＶＸ２しか掛からず、第２インバータ１３１及び１３２には、それぞれ第２バイアス電圧ＶＹ１及びＶＹ２しか掛からない。
　このように、本実施形態のスイッチ回路１００であれば、出力インバータ１１０、第１インバータ１２１及び１２２、並びに、第２インバータ１３１及び１３２のいずれにも高電圧Ｖ１－Ｖ２が印加されない。
　従って、出力インバータ１１０、第１インバータ１２１及び１２２、並びに、第２インバータ１３１及び１３２それぞれの内部素子（例えばＣＭＯＳインバータを形成するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴ）を低耐圧化することができる。その結果、レイヤの削減（延いてはＩＣ全体のコストダウン）を実現することが可能となる。
　特に、本実施形態のスイッチ回路１００であれば、インバータを多段化することにより各インバータに印加される電圧を低減（分散）することができる。従って、先出の第１実施形態（図２）と比べて、内部素子の更なる低耐圧化を実現することが可能となる。
＜総括＞
　以下では、上記で説明した種々の実施形態について総括的に述べる。
　例えば、本明細書中に開示されているスイッチ回路は、出力信号をハイレベル電圧及びローレベル電圧のいずれか一方に切り替えるように構成された出力インバータと、第１入力信号に応じて第１電源電圧から前記ハイレベル電圧を生成するように構成された少なくとも１段の第１インバータと、第２入力信号に応じて第２電源電圧から前記ローレベル電圧を生成するように構成された少なくとも１段の第２インバータと、各段の前記第１インバータそれぞれの上側電源端に印加される電圧を第１バイアス電圧だけ引き下げて各段の前記第１インバータそれぞれの下側電源端に印加するように構成された少なくとも１段の第１バイアス部と、各段の前記第２インバータそれぞれの下側電源端に印加される電圧を第２バイアス電圧だけ引き上げて各段の前記第２インバータそれぞれの上側電源端に印加するように構成された少なくとも１段の第２バイアス部と、を備える構成（第１の構成）とされている。
　なお、上記第１の構成によるスイッチ回路において、初段の前記第１インバータは、前記第１電源電圧と初段の前記第１バイアス部により設定される電圧との間でパルス駆動される電圧を出力し、２段目以降の前記第１インバータは、それぞれ、前段の前記第１インバータからそれぞれ出力される電圧と２段目以降の前記第１バイアス部によりそれぞれ設定される電圧との間でパルス駆動される電圧を出力し、終段の前記第１インバータから出力される電圧が前記ハイレベル電圧となる構成（第２の構成）にしてもよい。
　また、上記第１又は第２の構成によるスイッチ回路において、初段の前記第２インバータは、前記第２電源電圧と初段の前記第２バイアス部により設定される電圧との間でパルス駆動される電圧を出力し、２段目以降の前記第２インバータは、それぞれ、前段の前記第２インバータからそれぞれ出力される電圧と２段目以降の前記第２バイアス部によりそれぞれ設定される電圧との間でパルス駆動される電圧を出力し、終段の前記第２インバータから出力される電圧が前記ローレベル電圧となる構成（第３の構成）にしてもよい。
　また、上記第１～第３いずれかの構成によるスイッチ回路において、初段の前記第１インバータは、入力端が前記第１入力信号の印加端に接続されており、２段目以降の前記第１インバータは、それぞれの入力端が前段の前記第１インバータの下側電源端に接続されている構成（第４の構成）にしてもよい。
　また、上記第１～第４いずれかの構成によるスイッチ回路において、初段の前記第２インバータは、入力端が前記第２入力信号の印加端に接続されており、２段目以降の前記第２インバータは、それぞれの入力端が前段の前記第２インバータの上側電源端に接続されている構成（第５の構成）にしてもよい。
　また、上記第１～第５いずれかの構成によるスイッチ回路において、前記出力インバータの入力端は、終段の前記第１インバータの下側電源端と終段の前記第２インバータの上側電源端に接続されている構成（第６の構成）にしてもよい。
　また、上記第１～第６いずれかの構成によるスイッチ回路において、前記出力インバータ、各段の前記第１インバータ及び前記第２インバータは、いずれもＣＭＯＳインバータである構成（第７の構成）にしてもよい。
　また、上記第７の構成によるスイッチ回路において、前記第１バイアス電圧及び前記第２バイアス電圧は、前記ＣＭＯＳインバータを形成するトランジスタの耐圧よりも低い構成（第８の構成）にしてもよい。
　また、上記第１～第８いずれかの構成によるスイッチ回路において、前記第１バイアス部及び前記第２バイアス部は、それぞれ、前記第１バイアス電圧及び前記第２バイアス電圧を生成するように構成されたダイオードまたはダイオード接続トランジスタを含む構成（第９の構成）にしてもよい。
　また、上記第９の構成によるスイッチ回路において、前記第１バイアス部及び前記第２バイアス部は、それぞれ、前記ダイオード又は前記ダイオード接続トランジスタにバイアス電流を供給するように構成された電流源を含む構成（第１０の構成）にしてもよい。
＜その他の変形例＞
　なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　　　１０　　スイッチ回路
　　　１１　　トランジスタ（ＰＭＯＳＦＥＴ）
　　　１２　　トランジスタ（ＮＭＯＳＦＥＴ）
　　　１００　　スイッチ回路
　　　１１０　　出力インバータ
　　　１２０、１２１、１２２　　第１インバータ
　　　１３０、１３１、１３２　　第２インバータ
　　　１４０、１４１、１４２　　第１バイアス部
　　　１５０、１５１、１５２　　第２バイアス部
　　　ＣＳ１０、ＣＳ１１、ＣＳ２０、ＣＳ２１　　電流源
　　　Ｄ１０、Ｄ１１、Ｄ１２、Ｄ２０、Ｄ２１、Ｄ２２　　ダイオード（又はダイオード接続トランジスタ）

Claims (10)

  1. 　出力信号をハイレベル電圧及びローレベル電圧のいずれか一方に切り替えるように構成された出力インバータと、
    　第１入力信号に応じて第１電源電圧から前記ハイレベル電圧を生成するように構成された少なくとも１段の第１インバータと、
    　第２入力信号に応じて第２電源電圧から前記ローレベル電圧を生成するように構成された少なくとも１段の第２インバータと、
    　各段の前記第１インバータそれぞれの上側電源端に印加される電圧を第１バイアス電圧だけ引き下げて各段の前記第１インバータそれぞれの下側電源端に印加するように構成された少なくとも１段の第１バイアス部と、
    　各段の前記第２インバータそれぞれの下側電源端に印加される電圧を第２バイアス電圧だけ引き上げて各段の前記第２インバータそれぞれの上側電源端に印加するように構成された少なくとも１段の第２バイアス部と、
    　を備える、スイッチ回路。
  2. 　初段の前記第１インバータは、前記第１電源電圧と初段の前記第１バイアス部により設定される電圧との間でパルス駆動される電圧を出力し、
    　２段目以降の前記第１インバータは、それぞれ、前段の前記第１インバータからそれぞれ出力される電圧と２段目以降の前記第１バイアス部によりそれぞれ設定される電圧との間でパルス駆動される電圧を出力し、
    　終段の前記第１インバータから出力される電圧が前記ハイレベル電圧となる、請求項１に記載のスイッチ回路。
  3. 　初段の前記第２インバータは、前記第２電源電圧と初段の前記第２バイアス部により設定される電圧との間でパルス駆動される電圧を出力し、
    　２段目以降の前記第２インバータは、それぞれ、前段の前記第２インバータからそれぞれ出力される電圧と２段目以降の前記第２バイアス部によりそれぞれ設定される電圧との間でパルス駆動される電圧を出力し、
    　終段の前記第２インバータから出力される電圧が前記ローレベル電圧となる、請求項１又は２に記載のスイッチ回路。
  4. 　初段の前記第１インバータは、入力端が前記第１入力信号の印加端に接続されており、
    　２段目以降の前記第１インバータは、それぞれの入力端が前段の前記第１インバータの下側電源端に接続されている、請求項１～３のいずれか一項に記載のスイッチ回路。
  5. 　初段の前記第２インバータは、入力端が前記第２入力信号の印加端に接続されており、
    　２段目以降の前記第２インバータは、それぞれの入力端が前段の前記第２インバータの上側電源端に接続されている、請求項１～４のいずれか一項に記載のスイッチ回路。
  6. 　前記出力インバータの入力端は、終段の前記第１インバータの下側電源端と終段の前記第２インバータの上側電源端に接続されている、請求項１～５のいずれか一項に記載のスイッチ回路。
  7. 　前記出力インバータ、各段の前記第１インバータ及び前記第２インバータは、いずれもＣＭＯＳインバータである、請求項１～６のいずれか一項に記載のスイッチ回路。
  8. 　前記第１バイアス電圧及び前記第２バイアス電圧は、前記ＣＭＯＳインバータを形成するトランジスタの耐圧よりも低い、請求項７に記載のスイッチ回路。
  9. 　前記第１バイアス部及び前記第２バイアス部は、それぞれ、前記第１バイアス電圧及び前記第２バイアス電圧を生成するように構成されたダイオード又はダイオード接続トランジスタを含む、請求項１～８のいずれか一項に記載のスイッチ回路。
  10. 　前記第１バイアス部及び前記第２バイアス部は、それぞれ、前記ダイオード又は前記ダイオード接続トランジスタにバイアス電流を供給するように構成された電流源をさらに含む、請求項９に記載のスイッチ回路。
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* Cited by examiner, † Cited by third party
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JPH0786904A (ja) * 1993-09-14 1995-03-31 Kawasaki Steel Corp インタフェース回路
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