CN107733423B - 缓冲器电路及应用其的电压产生器 - Google Patents

Abstract

缓冲器电路具有输入端及输出端。缓冲器电路包含晶体管叠接电路、闩锁器电路、第一晶体管及第二晶体管以及电压产生电路。晶体管叠接电路偏压于第一电压，并接收输入信号。闩锁器电路偏压于第二电压。第一晶体管及第二晶体管耦接于晶体管叠接电路及闩锁器电路之间，且第一晶体管的栅极端耦接至第二晶体管的栅极端。电压产生电路包含一二极管串联电路。二极管串联电路偏压于第二电压并提供偏压电压至第一晶体管的栅极端。电压产生电路根据第二电压的位准动态调整偏压电压的位准，且当缓冲器电路刚启动时，偏压电压为第一位准以使第一晶体管及第二晶体管为导通，当缓冲器电路达到稳态后，偏压电压为第二位准以使第一晶体管及第二晶体管为导通。

Description

缓冲器电路及应用其的电压产生器

技术领域

本发明是有关于一种缓冲器电路及应用其的电压产生器，特别是有关一种避免过电压(over-stress)的缓冲器电路及应用其的电压产生器。

背景技术

习知的缓冲器电路包含多个晶体管，并偏压于第一电压位准+VDD及第二电压位准-VDD。为了确保这些晶体管能完全导通和完全关闭，这些晶体管的各端点必须操作在位准-VDD到位准+VDD之间。在此情况下，有些晶体管的两端可能承受超过一倍VDD的电压差，这可能会导致这些晶体管的损坏。目前用来解决上述的过电压问题的方法之一是使用高压元件以承受较高的电压差。然而这种方法会导致缓冲器电路的整体成本增加。因此，如何在不使用高压元件之前提下提供一种避免过电压的缓冲器电路实为业界急于解决的问题。

发明内容

根据本发明的一实施例，提供一种缓冲器电路，具有一输入端及一输出端。输入端接收输入信号。输出端提供输出信号。缓冲器电路包含晶体管叠接电路、闩锁器电路、第一晶体管及第二晶体管以及电压产生电路。晶体管叠接电路偏压于第一电压，且晶体管叠接电路接收输入信号。闩锁器电路偏压于第二电压，第二电压为负电压。第一晶体管及第二晶体管耦接于晶体管叠接电路及闩锁器电路之间，且第一晶体管的栅极端耦接至第二晶体管的栅极端。电压产生电路包含一二极管串联电路。二极管串联电路偏压于第二电压并提供偏压电压至第一晶体管的栅极端以及第二晶体管的栅极端。电压产生电路根据第二电压的位准动态调整偏压电压的位准，且当缓冲器电路刚启动时，偏压电压的位准为第一位准以使第一晶体管及第二晶体管为导通，当缓冲器电路达到稳态后，偏压电压之位准为第二位准以使第一晶体管及第二晶体管为导通。

根据本发明的另一实施例，提供一种电压产生器。电压产生器包含一电荷泵电路。电压产生器更使用一缓冲器电路。缓冲器电路具有一输入端及一输出端。输入端接收输入信号。输出端提供输出信号。缓冲器电路包含晶体管叠接电路、闩锁器电路、第一晶体管及第二晶体管以及电压产生电路。晶体管叠接电路偏压于第一电压，且晶体管叠接电路接收输入信号。闩锁器电路偏压于第二电压，第二电压为负电压。第一晶体管及第二晶体管耦接于晶体管叠接电路及闩锁器电路之间，且第一晶体管的栅极端耦接至第二晶体管的栅极端。电压产生电路包含一二极管串联电路。二极管串联电路偏压于第二电压并提供偏压电压至第一晶体管的栅极端以及第二晶体管的栅极端。电压产生电路根据第二电压的位准动态调整偏压电压的位准，且当缓冲器电路刚启动时，偏压电压之位准为第一位准以使第一晶体管及第二晶体管为导通，当缓冲器电路达到稳态后，偏压电压之位准为第二位准以使第一晶体管及第二晶体管为导通。

根据本发明的又一实施例，提供另一种电压产生器。电压产生器包含一电荷泵电路及如上所述之一缓冲器电路。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1所示为依据本发明的缓冲器电路示意图。

图2所示为第一实施例的缓冲器电路的电路示意图。

图3A和图3B所示为图2的缓冲器电路达到稳态时分别在第一周期和第二周期的各晶体管的操作电压位准以及各端点之电压位准示意图。

图4A所示为在缓冲器电路刚启动时，提供0V的偏压电压，缓冲器电路中各晶体管的操作电压位准以及各端点之电压位准示意图。

图4B所示为在缓冲器电路刚启动时，提供Vbias>2Vt的偏压电压，缓冲器电路中各晶体管的操作电压位准以及各端点之电压位准示意图。

图4C所示为在缓冲器电路达到稳态时，提供Vbias>2Vt的偏压电压，缓冲器电路中各晶体管的操作电压位准以及各端点的电压位准示意图。

图5A和图5B分别所示在图2的缓冲器电路刚启动时及达到稳态时，缓冲器电路中各晶体管的操作电压位准以及各端点的电压位准示意图。

图6所示为第二实施例的缓冲器电路200的电路示意图。

图7A和图7B分别所示在图6的缓冲器电路刚启动时及达到稳态时，缓冲器电路中各晶体管的操作电压位准以及各端点之电压位准示意图。

图8所示为依据本发明的缓冲器电路的应用的一例的示意图。

图9所示为图8的电压产生器的一例的示意图。

具体实施方式

图1所示为依据本发明的缓冲器电路100的示意图。缓冲器电路100具有一输入端Vin及一输出端Vout。输入端Vin接收一输入信号Sin。输出端Vout提供一输出信号Sout。在一实施例中，缓冲器电路100偏压于第一电压V1及第二电压V2，第一电压V1的位准为+VDD，第二电压V2的位准为-VDD。输入信号Sin具有从接地电压的位准0V至第一电压V1的位准VDD的摆幅。输出信号Sout具有从第二电压V2的位准-VDD至第一电压V1的位准VDD的摆幅。缓冲器电路100包含一晶体管叠接电路110、一闩锁器电路120、晶体管M1、晶体管M2以及一电压产生电路130。晶体管叠接电路110偏压于一第一电压V1，且晶体管叠接电路110接收输入信号Sin。闩锁器电路120偏压于一电压位准为负电压的第二电压V2。晶体管M1及晶体管M2耦接于晶体管叠接电路110及闩锁器电路120之间，且晶体管M1的栅极端耦接至晶体管M2的栅极端。电压产生电路130根据第二电压V2提供一偏压电压Vbias至晶体管M1的栅极端以及晶体管M2的栅极端。电压产生电路130根据第二电压V2的位准动态地调整偏压电压Vbias的位准。其中，当缓冲器电路100刚启动时，偏压电压Vbias的位准为一第一位准，当缓冲器电路100达到稳态后，偏压电压Vbias的位准为一第二位准。

当缓冲器电路100刚启动时，此时第二电压V2的位准为0V，偏压电压Vbias之位准为第一位准，第一位准高于晶体管M2的源极电压加上晶体管M2的一临界电压，以使晶体管M2导通。在缓冲器电路100启动之后到稳态的期间，第二电压V2的位准会由刚启动的位准0V逐渐下降至-VDD，而偏压电压Vbias的位准也会随着第二电压V2的位准从第一位准逐渐下降至第二位准。当缓冲器电路100达到稳态后，此第二位准趋近于0V，而使晶体管M2导通。本领域技术人员可知，偏压电压Vbias之第二位准可以完全等于0V，亦可以是实质上趋近于0V。

详细地说，图2所示为第一实施例的缓冲器电路100的电路示意图。在一实施例中，晶体管叠接电路110例如包含四颗晶体管，晶体管M3～M6。晶体管M3，耦接至输入端Vin以接收输入信号Sin，且偏压于第一电压V1。晶体管M4耦接在晶体管M3及晶体管M1之间，且晶体管M4与晶体管M1之间具有端点Voutb。晶体管M5耦接至端点Vinb以接收输入信号Sin的反相信号并偏压于第一电压V1。晶体管M6耦接在晶体管M5及晶体管M2之间，且晶体管M6及晶体管M2之间具有输出端Vout。晶体管M6的栅极端耦接至晶体管M4的栅极端并接至0V(例如，接地)。在其他实施例中，晶体管叠接电路110也可包含更多晶体管叠接而组成，本发明并不以此为限。

在一实施例中，闩锁器电路120包含晶体管M7及晶体管M8。晶体管M7耦接至晶体管M1，并偏压于第二电压V2。且晶体管M7的栅极端耦接至晶体管M2。晶体管M8耦接至晶体管M2，并偏压于第二电压V2。且晶体管M8的栅极端耦接至晶体管M1。在其他实施例中，闩锁器电路120也可包含更多晶体管叠接在晶体管M7或晶体管M8与第二电压V2的端点之间，本发明并不以此为限。

在此实施例中，电压产生电路130包含电阻R及晶体管M9。电阻R之第一端接收第三电压V3，其中，设定第三电压V3之位准高于在缓冲器电路100刚启动时，偏压电压Vbias的第一位准，以使晶体管M1或M2导通。晶体管M9的源极端耦接至电阻R的第二端以提供偏压电压Vbias。晶体管M9的汲极端耦接至接地端。晶体管M9的栅极端接收第二电压V2。

在操作中，当缓冲器电路100刚启动时，第二电压V2此时的位准为0V，晶体管M9不导通，因此，电阻R接收第三电压V3而由第二端提供第一位准的偏压电压Vbias。当缓冲器电路100达到稳态时，此时第二电压V2的位准达到-VDD，晶体管M9为导通而接地，以使晶体管M9的源极端提供趋近于接地位准的偏压电压Vbias。随着V2逐渐下降至-VDD，M9的导通状态逐渐使偏压电压Vbias往0V逼进。本领域技术人员可知，Vbias并不会完全等于0V，而是实质上趋近于0V。

请参照图3A及图3B说明缓冲器电路100的操作。图3A和图3B所示为图2的缓冲器电路100达到稳态时分别在第一周期和第二周期的各晶体管的操作电压位准以及各端点之电压位准示意图。在第一周期中，如图3A所示，输入信号Sin的位准为0V，此时晶体管M3的源极端偏压于第一电压V1的位准为VDD，例如为3.3V。晶体管M3的栅极端耦接至输入端Vin而接收0V的输入信号Sin而为导通(标示为ON)。晶体管M4的源极端耦接至晶体管M3的汲极端，且因为晶体管M3为导通，晶体管M4的源极端为3.3V。而晶体管M4的栅极端为0V，因此晶体管M4也为导通而使晶体管M4的汲极端，即端点Voutb，亦为3.3V。晶体管M5的源极端亦偏压于第一电压V1的位准为VDD，即3.3V。晶体管M5的栅极端耦接至输入端Vinb而接收的输入信号Sin的反相信号，即3.3V，因此晶体管M5为不导通(标示为OFF)。晶体管M6的源极端耦接至晶体管M5的汲极端，且因为晶体管M5为不导通，而晶体管M6的栅极端为0V，使晶体管M6的源极端被限制在0V，因此晶体管M6也为不导通。

在第一周期中，如图3A所示，晶体管M1的源极端之电压位准在理想状态上与偏压电压Vbias相等而为0V，实际上因为制程，晶体管M1的源极端之电压位准系为趋近于偏压电压Vbias的位准，故本领域具有通常知识者应能理解晶体管M1的源极端的电压位准实质上相同于偏压电压Vbias的位准。在一实施例中，晶体管M1的源极端为0V，而晶体管M1的栅极端亦为0V，因此晶体管M1为不导通。晶体管M8的栅极端耦接到晶体管M1的源极端而为0V，晶体管M8的源极端偏压在第二电压V2的位准-VDD，例如为-3.3V，因此晶体管M8为导通。因为晶体管M8为导通，晶体管M8的汲极端为-3.3V。晶体管M7的栅极端耦接至晶体管M8的汲极端而为-3.3V，晶体管M7的源极端亦偏压在第二电压V2的位准-VDD而为-3.3V，因此晶体管M7为不导通。晶体管M2的源极耦接至晶体管M8的汲极端而为-3.3V，而晶体管M2的栅极端为0V，因此晶体管M2为导通。因为晶体管M2为导通，晶体管M2的汲极端为-3.3V。也就是说，在如图3A所示的第一周期中，晶体管M2于端点Vout提供-3.3V的输出信号Sout。

另一方面，图3B所示为第二周期中，输入信号Sin的位准为3.3V，此时晶体管M3的源极端偏压于第一电压V1的位准VDD，即3.3V，且晶体管M3的栅极端耦接至输入端Vin而接收3.3V的输入信号Sin而因此为不导通。因为晶体管M3为不导通，且晶体管M4的栅极端为0V，使晶体管M4的源极端被限制在0V，因此晶体管M4也为不导通。晶体管M5的源极端亦偏压于第一电压V1的位准VDD，即3.3V。晶体管M5的栅极端耦接至输入端Vinb而接收的输入信号Sin的反相信号，即0V，因此晶体管M5为导通。因为晶体管M5为导通，且晶体管M6的源极端耦接至晶体管M5的汲极端，因此晶体管M6的源极端为3.3V。而晶体管M6的栅极端为0V，因此晶体管M6也为导通。因为晶体管M6为导通，晶体管M6的汲极端为3.3V。也就是说，在如图3B所示的第二周期中，晶体管M6于端点Vout提供3.3V的输出信号Sout。

在第二周期中，如图3B所示，晶体管M2的源极端为0V，而晶体管M2的栅极端亦为0V，因此晶体管M2为不导通。晶体管M7的栅极端耦接到晶体管M2的源极端而为0V，晶体管M7的源极端偏压在第二电压V2的位准-VDD，即-3.3V，因此晶体管M7为导通。因为晶体管M7为导通，晶体管M7的汲极端为-3.3V。晶体管M8的栅极端耦接至晶体管M7的汲极端而为-3.3V，晶体管M8的源极端亦偏压在第二电压V2的位准-VDD而为-3.3V，因此晶体管M8为不导通。晶体管M1的源极耦接至晶体管M7的汲极端而为-3.3V，而晶体管M1的栅极端为0V，因此晶体管M1为导通。因为晶体管M1为导通，晶体管M1的汲极端为-3.3V，即晶体管M1的汲极端，即端点Voutb为-3.3V。

如图3A及图3B所示，在缓冲器电路100达到稳态时，晶体管M1的栅极端接收的偏压电压Vbias为0V。然而，在缓冲器电路100刚启动时，若偏压电压Vbias为0V，则缓冲器电路100会无法正常操作。请参照图4A，图4A所示为在缓冲器电路100刚启动时，若提供晶体管M1的栅极端0V的偏压电压，缓冲器电路100中各晶体管的操作电压位准以及各端点之电压位准示意图。如图4A所示，晶体管M8的栅极端耦接到晶体管M1的源极端而为0V，晶体管M8的源极端偏压在第二电压V2。然而，在缓冲器电路100刚启动时，第二电压V2的位准为0V，因此晶体管M8为不导通。因为晶体管M8为不导通，晶体管M8的汲极端为0V。晶体管M2的源极耦接至晶体管M8的汲极端而为0V，而晶体管M2的栅极端为0V，因此晶体管M2为不导通。因为晶体管M2为不导通，也因此，晶体管M2于端点Vout提供0V的输出信号Sout。并且，晶体管M7的栅极端耦接至晶体管M8的汲极端而为0V，晶体管M7的源极端亦偏压在第二电压V2而为0V，因此晶体管M7亦为不导通，而晶体管M7的汲极端仍然保持在0V。也就是说，如果在缓冲器电路100刚启动时，提供0V的偏压电压Vbias至晶体管M1的栅极端以及晶体管M2的栅极端，会造成晶体管M2及晶体管M8无法导通，而无法在输出端Vout提供可切换位准的输出信号Sout。

因此，在缓冲器电路100刚启动时，必须要提供适合的偏压电压Vbias以使晶体管M2及晶体管M8导通进而能提供可切换位准的输出信号Sout。请参照图4B，图4B所示为在缓冲器电路100刚启动时，提供Vbias>V2(0V)+2Vt的偏压电压，缓冲器电路100中各晶体管的操作电压位准以及各端点之电压位准示意图。在此实例中，提供大于两倍临界电压(晶体管M2及晶体管M8的临界电压)的偏压电压以使晶体管M2及晶体管M8为导通。在其他实施例中，若输出端Vout与第二电压V2之间耦接有更多晶体管，例如N个串联的晶体管，则提供大于V2(0V)+N*Vt的偏压电压，以使这N个串联的晶体管皆能导通。

在缓冲器电路100启动之后，随着第二电压V2的位准逐渐的由0V变为-VDD时，虽然提供大于两倍临界电压的偏压电压(Vbias>0V+2Vt)可使晶体管M2及晶体管M8为导通，但是会造成晶体管操作在过电压的状态，而可能会导致晶体管的损坏。请参照图4C，图4C所示为在缓冲器电路100达到稳态时，提供Vbias>0V+2Vt的偏压电压，缓冲器电路100中各晶体管的操作电压位准以及各端点之电压位准示意图。如图4C所示，晶体管M1的栅极端接收Vbias>0V+2Vt的偏压电压，例如1V，而晶体管M1的源极端例如亦为1V而使晶体管M1为不导通。晶体管M8的栅极端耦接到晶体管M1的源极端而为1V，晶体管M8的源极端偏压在第二电压V2，即-3.3V，此时晶体管M8为导通，但操作在过电压的情况下(Vgs＝Vgd＝4.3V>3.3V(此元件可容忍之最大跨压)。因为晶体管M8为导通，晶体管M8的汲极端为-3.3V。晶体管M2的栅极端也接收Vbias>0V+2Vt的偏压电压，即1V，而晶体管M2的源极耦接至晶体管M8的汲极端而为-3.3V，因此晶体管M2为导通，但操作在过电压的情况下(Vgs＝4.3V>3.3V，且Vgd＝4.3V>3.3V)。

因此，由图4A～图4C的描述可知，在缓冲器电路100刚启动时及达到稳态时，也就是第二电压V2的位准为0V时及-VDD时，必须要提供不同位准的偏压电压Vbias至晶体管M1的栅极端及晶体管M2的栅极端以使晶体管M2及晶体管M8导通。

以下兹举一例说明缓冲器电路100在刚启动时及达到稳态时，电压产生电路130动态调整偏压电压Vbias的位准。图5A和图5B分别所示在缓冲器电路100刚启动时及达到稳态时，缓冲器电路100中各晶体管的操作电压位准以及各端点之电压位准示意图。在缓冲器电路100刚启动时，如图5A所示，电阻R的第一端接收第三电压V3，例如为1.5V。在缓冲器电路100刚启动时，第二电压V2的位准为0V，此时晶体管M9的栅极端接收0V的第二电压V2，因此晶体管M9略微地导通以使电阻R接收第三电压V3而由电阻R的第二端提供约1.5V的偏压电压Vbias。由于电压产生电路130提供约1.5V的偏压电压Vbias至晶体管M2的栅极端，可使晶体管M2及晶体管M8导通。并且，如图5A所示，此时晶体管M2及晶体管M8也没有操作在过电压的情况下(Vgs＝1.5V≤3.3V，且Vgd＝1.5V≤3.3V)。

而在缓冲器电路100达到稳态时，如图5B所示，第二电压V2的位准为-3.3V，此时晶体管M9的栅极端接收-3.3V的第二电压V2，低于晶体管M9的源极端(约为1.5V)，因此晶体管M9为导通以使晶体管M9的源极端提供约0V的偏压电压Vbias。随着V2逐渐下降至-VDD，M9的导通状态逐渐使Vbias往0V逼进。本领域技术人员可知，Vbias并不会完全等于0V，而是实质上趋近于0V。由于电压产生电路130提供0V的偏压电压Vbias至晶体管M2的栅极端，可使晶体管M2及晶体管M8导通而能在输出端Vout提供位准为-3.3V的输出信号Sout。并且，如图5B所示，此时晶体管M2及晶体管M8也没有过电压的问题(Vgs＝3.3V≤3.3V，且Vgd＝3.3V≤3.3V)。

由上述内容可知，电压产生电路130可随着第二电压V2的位准动态地调整偏压电压Vbias的位准，而使晶体管M2及晶体管M8在缓冲器电路100刚启动时及达到稳态时皆能正常导通，且不会操作在过电压的情况下而可在输出端Vout提供位准为-3.3V的输出信号Sout。

图6所示为第二实施例的缓冲器电路200的电路示意图。在此实施例中，缓冲器电路200包含的晶体管叠接电路210与闩锁器电路220、晶体管M1、晶体管M2与图2的缓冲器电路100包含的晶体管叠接电路110与闩锁器电路120、晶体管M1、晶体管M2的电路结构相同，在此不重复描述。缓冲器电路200与图2的缓冲器电路100的区别在于，缓冲器电路200的电压产生电路230与缓冲器电路100的电压产生电路130的电路结构不相同。电压产生电路230包含一偏压电路2310以及一二极管串联电路2320。偏压电路2310包含一电流源I1以及一电阻R1。电流源I1耦接至第一电压V1。电阻R1的一第一端耦接至电流源I1，电阻R1的一第二端耦接至二极管串联电路2320。二极管串联电路2320包含至少两个串联的二极管。在此实施例中，二极管串联电路2320包含晶体管M10及晶体管M11，这两个晶体管M10及M11的耦接方式(源极端耦接到栅极端)可以等效为二极管。晶体管M10的汲极端耦接至电阻R1的第二端及晶体管M10的栅极端以提供偏压电压Vbias至晶体管M1的栅极端以及晶体管M2的栅极端。晶体管M11的汲极端耦接至晶体管M10的源极端及晶体管M11的栅极端。晶体管M11的源极端耦接至第二电压V2。然而，本发明不以此为限，二极管串联电路2320更可包含更多晶体管，例如多个串联的晶体管以等效为二极管之方式串联耦接在电阻R1与第二电压V2之间。

在操作中，当缓冲器电路200启动时，偏压电压Vbias的位准为一第一位准，此第一位准高于晶体管M2的源极电压加上晶体管M2的一临界电压(Vt)以使晶体管M1及晶体管M2为导通。当缓冲器电路200达到稳态后，偏压电压Vbias之位准为一第二位准以使晶体管M1及晶体管M2保持导通。

图7A和图7B分别所示在图6的缓冲器电路200刚启动时及达到稳态时，缓冲器电路200中各晶体管的操作电压位准以及各端点之电压位准示意图。在缓冲器电路200刚启动时，第一电压V1的位准为+VDD，第二电压V2的位准为0V。如图7A所示，晶体管M11的源极端耦接至第二电压V2(位准为0V)，等效为两个二极管之晶体管M10及M11导通，因此偏压电压Vbias的位准大于或等于两倍临界电压的位准(因为晶体管M10及M11为导通，所以晶体管M10的栅极端的电压位准必定大于或等于晶体管M10加上晶体管M11的临界电压，假设晶体管M10的临界电压和晶体管M11的临界电压相同，则晶体管M10的栅极端的电压位准必定大于或等于两倍临界电压)，例如约为1.2V(假设Vt＝0.6V)。由于电压产生电路230提供约1.2V的偏压电压Vbias至晶体管M2的栅极端，可使晶体管M2及晶体管M8导通。并且，如图5A所示，此时晶体管M2及晶体管M8也没有操作在过电压的情况下(Vgs＝1.2≤3.3V，且Vgd＝1.2V≤3.3V)。

而在缓冲器电路200启动之后到稳态的期间，第二电压V2的位准会由刚启动的位准0V逐渐下降至-VDD(例如为-3.3V)。在缓冲器电路200达到稳态时，如图7B所示，晶体管M11的源极端耦接至第二电压V2(位准为-3.3V)，在此时，等效为两个二极管之晶体管M10及M11导通。由于电压产生电路230两端的跨压变大了(由3.3V变为6.6V)，流经电压产生电路230电路的电流也变大了。也就是说，流经晶体管M10和M11的电流也变大了，因此晶体管M10和M11的栅极-源极电压Vgs也会变大。假设晶体管M10和M11的Vgs各为1V，等效为两个二极管的晶体管M10及M11导通，因此偏压电压Vbias的位准例如约为-1.3V。由于电压产生电路230提供约-1.3V的偏压电压Vbias至晶体管M1栅极端及晶体管M2的栅极端，可使晶体管M2及晶体管M8保持导通而能在输出端Vout提供位准为-3.3V的输出信号Sout。并且，如图7B所示，此时晶体管M2及晶体管M8也没有操作在过电压的情况下(Vgs＝2V≤3.3V，且Vgd＝2V≤3.3V)。然而，本发明不以此为限，在缓冲器电路200达到稳态时，只要提供低于或等于0V的偏压电压Vbias至晶体管M1栅极端及晶体管M2的栅极端，就可使晶体管M2及晶体管M8导通而能在输出端Vout提供位准为-3.3V的输出信号Sout。并且，由于晶体管M2的栅极端的电压低于或等于0V，故晶体管M2的Vgs≤3.3V，且Vgd≤3.3V，因此晶体管M2及晶体管M8不会操作在过电压的情况下。在另一实施例中。若晶体管M2的耐受电压大于3.3V，则在缓冲器电路200达到稳态时的偏压电压Vbias的位准(第二位准)可为一大于0V但低于达到稳态后之第二电压加上晶体管M2的耐受电压。举例来说，若晶体管M2的耐受电压为3.5V，则第二位准的偏压电压Vbias可以小于或等于-3.3V+3.5V＝0.2V，仍可使晶体管M2及晶体管M8正常导通且不会操作在过电压的情况下。

本领域具有通常知识者应理解的是，本发明的电压产生电路230提供的偏压电压Vbias不限于上述实施例的数值。详细的说，在缓冲器电路200启动时，电压产生电路230提供一第一位准的偏压电压Vbias，此第一位准只要高于缓冲器电路200刚启动时之第二电压V2的位准加上晶体管M2和晶体管M8的临界电压，以使晶体管M2及晶体管M8正常导通即可。而在缓冲器电路200达到稳态后，电压产生电路230提供一第二位准的偏压电压Vbias，此第二位准只要高于缓冲器电路200达到稳态后之第二电压V2的位准加上晶体管M2和晶体管M8的临界电压，以使晶体管M2及晶体管M8正常导通，并且此第二位准可低于缓冲器电路200达到稳态后的第二电压V2之位准加上晶体管M2的耐受电压，即可使晶体管M2及晶体管M8正常导通且不会操作在过电压的情况下。

另外，在一实施例中，可视实际应用选择适当临界电压值Vt的晶体管M10及M11，并选择适当的电流源I1的电流值及电阻R1的阻值，以提供适当位准的偏压电压Vbias以使缓冲器电路200在刚启动时及达到稳态后，皆能导通晶体管M1及晶体管M2，并且避免晶体管M2及晶体管M8操作在过电压的情况下。在一实施例中，更可调整较大的临界电压值Vt的晶体管M10及M11以提供较大位准的偏压电压Vbias至晶体管M1及晶体管M2。藉此，由于偏压电压Vbias的位准较大，则可以选择具有较大的临界电压值Vt的晶体管M2、晶体管M1、晶体管M7及晶体管M8而可减少晶体管M2、晶体管M1、晶体管M7及晶体管M8的尺寸。也就是说，缓冲器电路200相较于习知的缓冲器电路也具有尺寸较小的优点。本发明第一实施例的缓冲器电路100在刚启动时，第二电压V2的位准为0V，此时偏压电压Vbias的位准(即第一位准)必须高于晶体管M2的源极电压加上晶体管M2的一临界电压，以使晶体管M2导通。然而，由于在缓冲器电路100达到稳态时偏压电压Vbias的位准(即第二位准)必须趋近于0V(以使晶体管M1、M2、M7及M8不会操作在过电压的状态)，所以偏压电压Vbias之第一位准也不能太高。因此，在偏压电压Vbias之第一位准不够高的情况下，可能不容易导通晶体管M1、M2、M7及M8，必须要藉由调整晶体管M1、M2、M7及M8的尺寸才有办法使晶体管M2、晶体管M1、晶体管M7及晶体管M8容易导通并正常操作。而在本发明第一实施例的缓冲器电路100达到稳态后，第二电压V2的位准为-3.3V，由于晶体管M9导通时仍会有阻抗Rds(on)，使电压产生电路130提供的偏压电压Vbias的位准，不会完全为0V，而仍然略大于0V，而会造成晶体管M2、晶体管M1、晶体管M7及晶体管M8会操作在过电压的情况下。因此，本发明第二实施例的缓冲器电路200相较于本发明第一实施例的缓冲器电路100，则不会有上述的问题，且本发明第二实施例的缓冲器电路200所提供的偏压电压Vbias的可允许的位准具有较大的范围，只要高于缓冲器电路200的第二电压V2的位准加上晶体管M2和晶体管M8的临界电压，以使晶体管M2及晶体管M8正常导通即可。并在缓冲器电路200达到稳态后，提供的偏压电压Vbias的位准只要低于缓冲器电路200达到稳态后的第二电压V2的位准加上晶体管M2的耐受电压，即可使晶体管M2及晶体管M8正常导通且不会操作在过电压的情况下。也就是说，本发明第二实施例的缓冲器电路200相较于本发明第一实施例的缓冲器电路100更不易受到制程、电压、温度变化的影响而具有更大的弹性仍可正常操作。

图8所示为依据本发明的缓冲器电路的应用的一例的示意图。举例来说，电压产生器600包含电荷泵电路610，并使用缓冲器电路200来产生控制电荷泵电路610的信号S3。

以下兹举一例详细说明，请参照图9，图9所示为图8之电压产生器600的一例的示意图。电荷泵电路610包含一输入端Vi、电容C1、电容C2、开关SW1～SW4、以及一输出端Vo。电容C1具有第一端N1及第二端N2。电容C2具有第一端N3及第二端N4。电容C2之第一端N3耦接到接地端GND，且第二端N4耦接到输出端Vo。接地端GND具有一接地电压位准，例如为0(V)。在一实施例中，输出端Vo具有一输出电压位准，例如为-VDD(V)。开关SW1耦接于输入端Vi与电容C1的第一端N1之间，并受控于控制信号S1。输入端Vin具有一输入电压位准，例如为VDD(V)。开关SW2耦接于电容C1的第一端N1与电容C2的第一端N3之间，并受控于控制信号S2。开关SW3耦接于接地端GND与电容C1的第二端N2之间，并受控于控制信号S3。开关SW4耦接于电容C1的第二端N2与电容C2的第二端N4之间，并受控于控制信号S4。当开关SW1与开关SW3导通时，开关SW2与开关SW4不导通。同理，当开关SW1与开关SW3不导通时，开关SW2与开关SW4导通。

在此实施例中，缓冲器电路200用于提供控制信号S3到开关SW3的控制端。缓冲器电路200于输入端Vin接收一输入信号Sin，并于输出端Vout提供一输出信号Sout。输入信号Sin具有从接地电压的位准0V至第一电压V1的位准VDD的摆幅。输出信号Sout具有从第二电压V2的位准-VDD至第一电压V1的位准VDD的摆幅。在一实施例中，缓冲器电路200之电压产生电路230(示于图6)的第二电压V2系连接至电荷泵电路610的输出端Vo。随着Vo的变化，电压产生电路130或电压产生电路230根据第二电压V2的位准动态调整偏压电压Vbias的位准。

根据上述实施例，提供了多种缓冲器电路。缓冲器电路200具有一输入端Vin及一输出端Vout。输入端Vin接收一输入信号Sin。输出端Vout提供一输出信号Sout。缓冲器电路200包含一晶体管叠接电路210、一闩锁器电路220、晶体管M1、晶体管M2以及一电压产生电路230。晶体管叠接电路210偏压于一第一电压V1，且晶体管叠接电路210接收输入信号Sin。闩锁器电路220偏压于一第二电压V2，第二电压为一负电压。晶体管M1及晶体管M2耦接于晶体管叠接电路210及闩锁器电路220之间，且晶体管M1的栅极端耦接至晶体管M2的栅极端。电压产生电路230根据第二电压V2提供一偏压电压Vbias至晶体管M1的栅极端以及晶体管M2的栅极端。电压产生电路230根据第二电压V2的位准动态调整偏压电压Vbias的位准，且当缓冲器电路200刚启动时，偏压电压Vbias的位准为一第一位准，当缓冲器电路200达到稳态后，偏压电压Vbias的位准为一第二位准。

根据上述实施例，更提供了一种应用缓冲器电路之电压产生器。电压产生器600包含电荷泵电路610，并使用缓冲器电路200来产生控制电荷泵电路610的信号S3。

本发明的缓冲器电路藉由电压产生电路动态调整偏压电压的位准，而使晶体管在缓冲器电路刚启动及达到稳态时皆能正常导通，且不会操作在过电压的情况下，因此可避免元件因为高电压导致损坏。如此可不需要使用耐高压元件而可进一步节省电路的成本。

综上所述，虽然本发明已以多个实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种之更动与润饰。因此，本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (12)

1.一种缓冲器电路，具有一输入端及一输出端，该输入端接收一输入信号，该输出端提供一输出信号，其特征在于，包含：

一晶体管叠接电路，偏压于一第一电压，且该晶体管叠接电路接收该输入信号；

一闩锁器电路，偏压于一第二电压，该第二电压为一负电压；

一第一晶体管及一第二晶体管，耦接于该晶体管叠接电路及该闩锁器电路之间，且该第一晶体管的栅极端耦接至该第二晶体管的栅极端；以及

一电压产生电路，包含一二极管串联电路，该二极管串联电路偏压于该第二电压并提供一偏压电压至该第一晶体管的栅极端以及该第二晶体管的栅极端；

其中该电压产生电路根据第二电压的位准动态调整该偏压电压的位准，且其中，当该缓冲器电路刚启动时，该偏压电压为一第一位准以使该第一晶体管及该第二晶体管为导通，当该缓冲器电路达到稳态后，该偏压电压为一第二位准以使该第一晶体管及该第二晶体管为导通。

2.如权利要求1所述的缓冲器电路，其特征在于，该第一位准不低于两倍临界电压的位准。

3.如权利要求1所述的缓冲器电路，其特征在于，该第二位准低于或等于一接地位准。

4.如权利要求1所述的缓冲器电路，其特征在于，该晶体管叠接电路包含：

一第三晶体管，耦接至该输入端以接收该输入信号，且该第三晶体管偏压于该第一电压；

一第四晶体管，耦接至该第三晶体管；

一第五晶体管，接收该输入信号的一反相信号并偏压于该第一电压；以及

一第六晶体管，耦接在该第五晶体管及该输出端之间，且该第六晶体管的栅极端耦接至该第四晶体管的栅极端。

5.如权利要求1所述的缓冲器电路，其特征在于，该闩锁器电路包含：

一第七晶体管，耦接至该第一晶体管，该第七晶体管的栅极端耦接至该第二晶体管，且该第七晶体管偏压于该第二电压；以及

一第八晶体管，耦接至该第二晶体管，该第八晶体管的栅极端耦接至该第一晶体管，且该第八晶体管偏压于该第二电压。

6.如权利要求5所述的缓冲器电路，其特征在于，该第一位准高于该缓冲器电路刚启动时之该第二电压加上该第二晶体管和该第八晶体管的临界电压，以使该第二晶体管和该第八晶体管导通，该第二位准高于该缓冲器电路达到稳态后之该第二电压加上该第二晶体管和该第八晶体管的临界电压，以使该第二晶体管和该第八晶体管导通。

7.如权利要求5所述的缓冲器电路，其特征在于，该第二位准低于该缓冲器电路达到稳态后之该第二电压加上该第二晶体管的耐受电压。

8.如权利要求1所述的缓冲器电路，其特征在于，该电压产生电路更包含：

一偏压电路，包含一电流源以及一电阻，该电流源耦接至该第一电压，其中该电阻的一第一端耦接至该电流源，该电阻的一第二端耦接至该二极管串联电路。

9.如权利要求8所述的缓冲器电路，其特征在于，该二极管串联电路包含：

一第九晶体管，具有一第一端、一第二端及一控制端，该第九晶体管的该第一端耦接至该电阻的该第二端及该第九晶体管的该控制端以提供该偏压电压；以及

一第十晶体管，具有一第一端、一第二端及一控制端，该第十晶体管的该第一端耦接至该第九晶体管的该第二端及该第十晶体管的该控制端，该第十晶体管的该第二端耦接至该第二电压。

10.如权利要求9所述的缓冲器电路，其特征在于，该二极管串联电路更包含：

一第十一晶体管，耦接在该第十晶体管与该第二电压之间，该第十一晶体管具有一第一端、一第二端及一控制端，该第十一晶体管的该第一端耦接至该第十晶体管的该第二端及该第十一晶体管的该控制端，该第十一晶体管的该第二端耦接至该第二电压。

11.一种使用如权利要求1至10中任一权利要求所述的缓冲器电路的电压产生器，其特征在于，包含：

一电荷泵电路。

12.如权利要求11所述的电压产生器，其特征在于，该电荷泵电路包含：

一第一电容，具有一第一端及一第二端；

一第二电容，具有一第一端及一第二端，该第二电容的该第一端耦接到一接地端，该第二电容的该第二端耦接到一电路输出端；

一第一开关，耦接于一电路输入端与该第一电容的该第一端之间，并受控于一第一控制信号；

一第二开关，耦接于该第一电容的该第一端与该第二电容的该第一端之间，并受控于一第二控制信号；

一第三开关，耦接于该接地端与该第一电容的该第二端之间，并受控于一第三控制信号；

一第四开关，耦接于该第一电容的该第二端与该第二电容的该第二端之间，并受控于一第四控制信号；

其中，当该第一开关与该第三开关导通时，该第二开关与该第四开关不导通，而当该第一开关与该第三开关不导通时，该第二开关与该第四开关导通。

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