WO2023146218A1 - 선택적 스캔 구동이 가능한 스캔 드라이버, 및 이를 포함하는 표시 장치 - Google Patents

선택적 스캔 구동이 가능한 스캔 드라이버, 및 이를 포함하는 표시 장치 Download PDF

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WO2023146218A1
WO2023146218A1 PCT/KR2023/000963 KR2023000963W WO2023146218A1 WO 2023146218 A1 WO2023146218 A1 WO 2023146218A1 KR 2023000963 W KR2023000963 W KR 2023000963W WO 2023146218 A1 WO2023146218 A1 WO 2023146218A1
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scan
node
start signal
electrode connected
memory
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PCT/KR2023/000963
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이승우
조재희
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경희대학교 산학협력단
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    • G09G2330/021—Power management, e.g. power saving

Definitions

  • the present invention relates to a scan driver, and more particularly, to a scan driver capable of selective scan driving and a display device including the scan driver capable of selective driving.
  • the screen is refreshed at 10 Hz when displaying still images such as the notification window at the top, and the screen is refreshed at a high refresh rate of 120 Hz when displaying moving images such as sports relays.
  • unnecessary power consumption can be reduced, and thus the driving time of the display device can be greatly increased.
  • One object of the present invention is to provide a scan driver capable of providing a plurality of scan signals with different driving frequencies to a plurality of pixel rows in a selective scan driving mode.
  • Another object of the present invention is to provide a display device including the scan driver.
  • a scan driver may include a plurality of stages. Each stage includes a plurality of scan transistors, and receives a scan unit outputting a scan signal for driving a scan line using the plurality of scan transistors, a start signal, a data voltage, and a scan control signal, and
  • the scan unit may include a memory unit that selectively outputs at least one of the start signal and the data voltage as a scan start signal.
  • the start signal may include an initial start signal and a scan signal of a previous stage.
  • the memory unit outputs the start signal to the scan unit as the scan start signal in the programming mode, and does not output the start signal in the selective scan driving mode, and uses the data voltage as the scan start signal as the scan start signal. can be printed in the
  • the memory unit includes a gate electrode connected to a first node to which the start signal is applied, a source electrode connected to a second node to which the data voltage is applied, and a drain electrode connected to a third node.
  • a second memory transistor including a first memory transistor, a gate electrode connected to the third node, a source electrode connected to the second node, and a drain electrode connected to a fourth node, and the scan control signal being applied
  • a third memory transistor may include a gate electrode, a source electrode connected to the first node, and a drain electrode connected to the fourth node.
  • the scan unit may receive the scan start signal through the fourth node.
  • the memory unit may further include a memory capacitor including a first electrode connected to the third node and a second electrode connected to a fifth node to which the low level voltage of the scan unit is applied.
  • the first memory transistor, the second memory transistor, and the third memory transistor may be n-MOS transistors.
  • the start signal in the programming mode, may have a logic high level during a first section, the scan control signal may be maintained at a logic high level, and image data may be updated in all sections.
  • the start signal in the selective scan driving mode, may have a logic low level for all sections, and image data may be held in a low refresh rate driving region and updated in a high refresh rate driving region.
  • the scan control signal in the selective scan driving mode, may have a logic low level in a section immediately preceding the high refresh rate driving region and a last section of the high refresh rate driving region.
  • the scan unit may include a Q node connected to the fourth node through at least one scan transistor.
  • the Q node may be reset using at least one of the second memory transistor and the third memory transistor.
  • the memory unit includes a gate electrode connected to a first node to which the start signal is applied, a source electrode connected to a second node to which the data voltage is applied, and a drain electrode connected to a 3-1 node.
  • a second memory transistor including a first memory transistor including a gate electrode connected to a 3-2 node, a source electrode connected to the second node, and a drain electrode connected to a fourth node, the scan control signal
  • a third memory transistor including a gate electrode to be applied, a source electrode connected to the first node, and a drain electrode connected to the fourth node, a gate electrode to which a memory control signal is applied, and the 3-1 node
  • a fourth memory transistor including a source electrode connected thereto and a drain electrode connected to the 3-2 node may be included.
  • the memory unit may further include a memory capacitor including a first electrode connected to the 3-2 node and a second electrode connected to a fifth node to which the low level voltage of the scan unit is applied. there is.
  • the first memory transistor, the second memory transistor, and the third memory transistor may be p-MOS transistors, and the fourth memory transistor may be an n-MOS transistor.
  • the memory control signal may be maintained at a logic high level in the programming mode to turn on the fourth memory transistor, and may control the fourth memory transistor by changing a logic level in the selective scan driving mode. there is.
  • a display device includes a display panel including a plurality of pixel rows, a data driver providing data signals to each of the plurality of pixel rows, and a plurality of pixels. It may include a scan driver that provides a plurality of scan signals to rows, respectively, and a controller that controls the data driver and the scan driver.
  • the scan driver may include a plurality of stages.
  • Each stage includes a plurality of scan transistors, and receives a scan unit outputting a scan signal for driving a scan line using the plurality of scan transistors, and a start signal, data voltage, and scan control signal, and the scan unit
  • a memory unit selectively outputting at least one of the start signal and the data voltage as a scan start signal may be included.
  • the start signal may include an initial start signal and a scan signal of a previous stage.
  • the memory unit outputs the start signal to the scan unit as the scan start signal in the programming mode, and does not output the start signal in the selective scan driving mode, and uses the data voltage as the scan start signal as the scan start signal. can be printed in the
  • a scan driver controls a programming mode and a selective scan driving mode in a memory unit so that a display area driven at a high refresh rate updates image data and a display area driven at a low refresh rate updates image data.
  • the scan driver can reduce power consumed by the display device by minimizing unnecessary image data updates.
  • the scan driver may minimize a circuit area for reducing power consumption by arranging the memory unit at an input terminal of the scan unit instead of at an output terminal of the scan unit.
  • FIG. 1 is a conceptual diagram illustrating selective scan driving of a scan driver according to embodiments of the present invention.
  • FIG. 2 is a block diagram showing the configuration of a scan driver according to an embodiment of the present invention.
  • FIG. 3 is a circuit diagram illustrating a memory unit and a scan unit included in each stage of the scan driver of FIG. 2 .
  • FIG. 4 is a timing diagram for explaining the operation of the scan driver of FIG. 2 .
  • FIG. 5 is a block diagram showing the configuration of a scan driver according to another embodiment of the present invention.
  • FIG. 7 is a timing diagram for explaining the operation of the scan driver of FIG. 5 .
  • FIG. 8 is a block diagram illustrating a display device including a scan driver according to example embodiments.
  • FIG. 9 is a block diagram illustrating an electronic device including the display device of FIG. 8 according to the present invention.
  • first or second may be used to describe various elements, but elements should not be limited by the terms. The terms are used only for the purpose of distinguishing one element from another element, for example, a first element may be termed a second element, and similar In short, the second component may also be referred to as the first component.
  • FIG. 1 is a conceptual diagram illustrating selective scan driving of a scan driver according to embodiments of the present invention.
  • image data DATA may be updated by generating a scan signal of a scan driver in all areas.
  • the programming mode may be a mode for displaying a video or image driven at a high refresh rate of 30 Hz or more (eg, 120 Hz).
  • the image data DATA is updated by generating the scan signal of the scan driver only in a part of the area, and the image data DATA is maintained (or held) without generating the scan signal of the scan driver in the remaining area. can do.
  • the partial area where the image data DATA is updated in the selective scan driving mode may be an area displaying an image or an image driven at a high refresh rate of 30 Hz or more (eg, 120 Hz).
  • the remaining area in which the image data DATA is held in the selective scan driving mode may be an area displaying a still image driven at a low refresh rate of less than 30 Hz (eg, 10 Hz).
  • each frame may be driven in at least one of a programming mode and a selective scan driving mode.
  • a scan operation may be performed from an arbitrary stage.
  • the first frame may be driven in the programming mode
  • the second and third frames may be driven in the selective scan driving mode
  • the nth frame may be driven again in the programming mode.
  • the second frame and the third frame may be driven at a high refresh rate in part of the display area and at a low refresh rate in the rest of the display area.
  • the scan rate of the display area driven at the low scan rate may be determined according to the number of driving times of the selective scan driving mode.
  • FIG. 2 is a block diagram showing the configuration of a scan driver according to an embodiment of the present invention.
  • a scan driver may include a plurality of stages.
  • Each stage may include a scan unit 200 and a memory unit 100 .
  • the scan unit 200 may include a plurality of scan transistors and output a scan signal for driving a scan line using the plurality of scan transistors.
  • the scan unit 200 may receive a scan initiation signal, a first clock signal, and a second clock signal, and sequentially output scan signals to scan lines using a plurality of scan transistors.
  • the memory unit 100 receives a start signal (STP or SL[n-1]), a data voltage (VDATA), and a scan control signal (OE), and uses a plurality of memory transistors to scan the unit 200.
  • a scan start signal may be output.
  • the start signal may include an initial start signal (STP) and a scan signal (SL[n ⁇ 1]) of a previous stage.
  • STP initial start signal
  • SL[n ⁇ 1] scan signal
  • the memory unit 100 selectively outputs at least one of the start signal STP or SL[n ⁇ 1] and the data voltage VDATA as a scan start signal to the scan unit 200.
  • the memory unit 100 may output the start signal STP or SL[n ⁇ 1] to the scan unit 200 as the scan start signal.
  • the memory unit 100 outputs an initial start signal (STP) to the scan unit 200 in the first stage, and the scan signal (SL[n-1] of the previous stage in the remaining stages). ) can be output to the scanning unit 200.
  • STP initial start signal
  • SL[n-1] of the previous stage in the remaining stages can be output to the scanning unit 200.
  • the memory unit 100 may not output the start signal STP or SL[n ⁇ 1].
  • the memory unit 100 may output the data voltage VDATA to the scan unit 200 as the scan start signal.
  • the scan control signal OE controls the start signal (STP or SL[n-1]) output to the scan unit 200 in the selective scan driving mode, thereby controlling the start signal (STP or SL[n-1]) and data Any one of the voltages VDATA can be controlled to be output to the scan unit 200 as a scan start signal.
  • FIG. 3 is a circuit diagram showing the memory unit 100 and the scan unit 200 included in each stage of the scan driver of FIG. 2
  • FIG. 4 is a timing diagram for explaining the operation of the scan driver of FIG. 2 .
  • the memory unit 100 may include a first memory transistor MM1 , a second memory transistor MM2 , and a third memory transistor MM3 .
  • the first memory transistor MM1 , the second memory transistor MM2 , and the third memory transistor MM3 may be n-MOS transistors.
  • the first memory transistor MM1 includes a gate electrode connected to the first node N1 to which the start signal STP or SL[n ⁇ 1] is applied, and a second node N2 to which the data voltage VDATA is applied. ), and a drain electrode connected to the third node N3.
  • the first memory transistor MM1 may input the data voltage VDATA to the third node N3 based on the start signal STP or SL[n ⁇ 1].
  • the third node N3 may be a memory node to which the data voltage VDATA is written.
  • the second memory transistor MM2 may include a gate electrode connected to the third node N3, a source electrode connected to the second node N2, and a drain electrode connected to the fourth node N4. there is.
  • the second memory transistor MM2 may input the data voltage VDATA to the fourth node N4 based on the level of the voltage input to the third node N3.
  • the third memory transistor MM3 may include a gate electrode to which the scan control signal OE is applied, a source electrode connected to the first node N1, and a drain electrode connected to the fourth node N4.
  • the third memory transistor MM3 may input the start signal STP or SL[n ⁇ 1] to the fourth node N4 based on the scan control signal OE.
  • the memory unit 100 may further include a memory capacitor.
  • the memory capacitor may include a first electrode connected to the third node N3 and a second electrode connected to a fifth node N5 to which the low level voltage of the scan unit 200 is applied.
  • the memory capacitor may continuously maintain the data voltage VDATA at the third node N3.
  • the third node N3 may be maintained at a constant voltage level as the second electrode of the memory capacitor is connected to the fifth node N5 to which the low level voltage of the scan unit 200 is applied. there is.
  • the scan unit 200 may receive the scan start signal through the fourth node N4. That is, the fourth node N4 may be an input terminal through which a scan start signal is input to the scan unit 200 .
  • a scan start signal at least one of a start signal (STP or SL[n ⁇ 1]) and a data voltage (VDATA) may be input to the scan unit 200 through the fourth node N4.
  • the scan unit 200 may include a plurality of scan transistors and output a scan signal for driving a scan line using the plurality of scan transistors.
  • the scan unit 200 is illustrated as being composed of the first to eighth scan transistors M1 to M8 and the first and second capacitors C1 and C2, but the configuration of the scan unit 200 according to the present invention. is not limited to this.
  • the scan unit 200 may have various configurations for outputting a scan signal for driving a scan line using a plurality of scan transistors.
  • a start signal STP or SL[n-1]
  • a scan control signal OE
  • a scan signal output to a scan line may have different timings. .
  • the first memory transistor MM1 , the second memory transistor MM2 , and the third memory transistor MM3 may be differently controlled.
  • the image data DATA is updated by generating the scan signal of the scan driver in all areas, and in the selective scan driving mode, the image data DATA is updated by generating the scan signal of the scan driver only in some areas. In the remaining area, the image data DATA may be maintained without generating a scan signal of the scan driver.
  • the start signal (STP or SL[n-1]) has a logic high level during the first period
  • the scan control signal (OE) is maintained at a logic high level
  • the image data (DATA) is It can be updated in intervals.
  • the scan control signal (OE) is maintained at a logic high level, and the initial start signal (STP) or the scan signal (SL[n-1] of the previous stage) is output through the third memory transistor (MM3). may be input to the scan unit 200.
  • a start signal (STP or SL[n ⁇ 1]) may be input as a scan start signal, and scan signals may be sequentially output from the first stage (SL[1]) to the last stage (SL[n]). Accordingly, the data voltage VDATA may be written to the third node N3 (memory node) of each stage corresponding to the scan signals (eg, SL[1] to SL[n]).
  • the start signal (STP or SL[n ⁇ 1]) may have a logic low level during all sections.
  • the start signal (STP or SL[n ⁇ 1]) may not be output.
  • the scan control signal OE may have a logic low level in an immediately preceding section of the high refresh rate driving region and a last section of the high refresh rate driving region.
  • the image data DATA may be held in a low refresh rate driving region and updated in a high refresh rate driving region.
  • the data voltage VDATA may be input to the fourth node N4 through the second memory transistor MM2. That is, the data voltage VDATA may be input to the scan unit 200 through the fourth node N4 as a scan start signal.
  • the scan control signal OE has a logic low level in the section immediately preceding the high refresh rate driving region and turns off the third memory transistor MM3, so that the fourth node N4 generates the scan signal SL of the previous stage. [n-1]) can be blocked from being connected.
  • the third memory transistor MM3 can prevent the data voltage VDATA as a scan start signal input to the fourth node N4 from being discharged by the first node N1.
  • the scan control signal OE has a logic low level in the immediately preceding section of the high refresh rate driving region, and the scan signal of the previous stage (SL[n -1]) may be blocked from being input to the stage of the low refresh rate drive region.
  • the image data DATA is held again in the low refresh rate driving region to reduce power consumption.
  • the scan unit 200 may include a Q node connected to the fourth node N4 through at least one scan transistor.
  • the Q node may be reset using at least one of the second memory transistor MM2 and the third memory transistor MM3.
  • the Q node of the scan unit 200 needs to be reset at a point in time when the high refresh rate driving region is changed to the low refresh rate driving region (eg, time point B9).
  • the Q node needs to be reset at a stage immediately before being driven at a high refresh rate.
  • the third memory transistor MM3 may be turned off. Accordingly, the Q node may be reset by being connected to the second node N2 through the second memory transistor MM2.
  • the scan driver controls the programming mode and the selective scan driving mode in the memory unit 100, so that the display area driven at the high refresh rate updates the image data DATA and the display driven at the low refresh rate.
  • the area may hold image data DATA.
  • the scan driver can reduce power consumed by the display device by minimizing unnecessary update of the image data DATA.
  • the scan driver may minimize the circuit area for reducing power consumption by arranging the memory unit 100 at an input terminal of the scan unit 200 instead of at an output terminal of the scan unit 200 .
  • FIG. 5 is a block diagram showing the configuration of a scan driver according to another embodiment of the present invention
  • FIG. 6 is a circuit diagram showing the memory unit 100 and the scan unit 200 included in each stage of the scan driver of FIG. 5.
  • FIG. 7 is a timing diagram for explaining the operation of the scan driver of FIG. 5 .
  • FIG. 6 illustrates a scan driver composed of P-type.
  • the memory unit 100 includes a first memory transistor MM1, a second memory transistor MM2, a third memory transistor MM3, a fourth memory transistor MM4, and a memory capacitor.
  • a first memory transistor MM1 can include
  • the first memory transistor MM1 , the second memory transistor MM2 , and the third memory transistor MM3 are p-MOS transistors, and the fourth memory transistor MM4 is an n-MOS transistor. It may be a MOS transistor.
  • the first memory transistor MM1 includes a gate electrode connected to the first node N1 to which the start signal STP or SL[n ⁇ 1] is applied, and a second node N2 to which the data voltage VDATA is applied. ) and a drain electrode connected to the 3-1st node N3-1.
  • the second memory transistor MM2 includes a gate electrode connected to the 3-2 node N3-2, a source electrode connected to the second node N2, and a drain electrode connected to the fourth node N4.
  • the third memory transistor MM3 may include a gate electrode to which the scan control signal OE is applied, a source electrode connected to the first node N1, and a drain electrode connected to the fourth node N4.
  • the fourth memory transistor MM4 includes a gate electrode to which the memory control signal VPRG is applied, a source electrode connected to the 3-1 node N3-1, and a drain electrode connected to the 3-2 node.
  • a gate electrode to which the memory control signal VPRG is applied a source electrode connected to the 3-1 node N3-1, and a drain electrode connected to the 3-2 node.
  • the memory capacitor may include a first electrode connected to the 3-2 node N3-2 and a second electrode connected to the fifth node N5 to which the low level voltage of the scan unit 200 is applied.
  • leakage current may occur in the memory node.
  • the voltage level of the data voltage VDATA written to the 3-2 node N3-2 may be lowered due to leakage current.
  • the memory control signal VPRG controls the fourth memory transistor MM4 in the selective scan driving mode to maintain the data voltage VDATA written to the 3-2 node N3-2 at a constant level.
  • the memory control signal VPRG may be maintained at a logic high level in the programming mode to turn on the fourth memory transistor MM4.
  • the memory control signal VPRG may control the fourth memory transistor MM4 by changing a logic level in the selective scan driving mode.
  • FIG. 8 is a block diagram illustrating a display device 1 including a scan driver 30 according to example embodiments.
  • a display device 1 includes a display panel 10 including a plurality of pixel rows, and a data driver 20 providing data signals to each of the plurality of pixel rows. , a scan driver 30 providing a plurality of scan signals to the plurality of pixel rows, respectively, and a controller 50 controlling the data driver 20 and the scan driver 30 .
  • the display device 1 may further include a light emitting driver 40 providing light emitting signals SEM to the plurality of pixel rows.
  • the display panel 10 may include a plurality of scan lines, a plurality of data lines, and a plurality of pixel rows respectively connected to the plurality of scan lines.
  • each pixel row may mean one row of pixels PX connected to a single scan wire.
  • each pixel PX includes at least one capacitor, at least two transistors, and an organic light emitting diode (OLED), and the display panel 10 is the OLED display panel 10 .
  • OLED organic light emitting diode
  • the data driver 20 generates data signals DS based on the data control signal DCTRL and the output image data ODAT received from the controller 50, and the plurality of pixels through the plurality of data lines. Data signals DS may be provided to each of the rows.
  • the data control signal DCTRL may include an output data enable signal, a horizontal start signal, and a load signal, but is not limited thereto.
  • data driver 20 and controller 50 may be implemented as a single integrated circuit, which includes timing controller 50 and embedded data driver 20 (Timing controller Embedded Data driver (TED)). can be called In another embodiment, the data driver 20 and the controller 50 may each be implemented as separate integrated circuits.
  • the scan driver 30 generates a plurality of scan signals SS based on the scan control signal SCTRL received from the controller 50, and scans the plurality of pixel rows through the plurality of scan lines. Signals SS may be provided.
  • the scan control signal SCTRL may include a start signal STP or SL[n-1], a first clock signal CLK1, a second clock signal CLK2, and a masking signal MS. may, but is not limited thereto.
  • the scan driver 30 may be integrated or formed on the periphery of the display panel 10 . In another embodiment, scan driver 30 may be implemented as one or more integrated circuits.
  • scan driver 30 may include a plurality of stages. Each stage includes a plurality of scan transistors, and receives a scan unit outputting a scan signal for driving a scan line using the plurality of scan transistors, and a start signal, data voltage, and scan control signal, and the scan unit A memory unit selectively outputting at least one of the start signal and the data voltage as a scan start signal may be included.
  • the memory unit outputs the start signal to the scan unit as the scan start signal in the programming mode, and does not output the start signal in the selective scan driving mode, and uses the data voltage as the scan start signal as the scan start signal. can be printed in the
  • the scan driver 30 controls the programming mode and the selective scan driving mode in the memory unit, so that the display area driven at a high refresh rate updates the image data DATA and the display area driven at a low refresh rate updates the image data DATA.
  • the scan driver 30 can reduce power consumed by the display device 1 by minimizing unnecessary update of the image data DATA.
  • the scan driver 30 may minimize a circuit area for reducing power consumption by arranging the memory unit at the input terminal of the scan unit instead of at the output terminal of the scan unit.
  • the light emitting driver 40 generates light emitting signals SEM based on the light emitting control signal EMCTRL received from the controller 50, and sends the light emitting signals SEM to the plurality of pixel rows through a plurality of light emitting lines. can provide.
  • emission signals SEM may be sequentially provided to the plurality of pixel rows. In another embodiment, the emission signals SEM may be global signals provided substantially simultaneously to the plurality of pixel rows.
  • the light emitting driver 40 may be integrated or formed on the periphery of the display panel 10 . In another embodiment, light driver 40 may be implemented as one or more integrated circuits.
  • the controller 50 receives input image data from an external host (eg, a graphic processing unit (GPU) or a graphic card).
  • an external host eg, a graphic processing unit (GPU) or a graphic card.
  • IDT input image data
  • CTRL control signal
  • the control signal CTRL may include, but is not limited to, a vertical sync signal, a horizontal sync signal, an input data enable signal, and a master clock signal.
  • the controller 50 generates the output image data ODAT, the data control signal DCTRL, the scan control signal SCTRL, and the emission control signal EMCTRL based on the input image data IDAT and the control signal CTRL.
  • the light driver 40 may be controlled by controlling the driver 30 and providing the light emission control signal EMCTRL to the light driver 40 .
  • FIG. 9 is a block diagram illustrating an electronic device including the display device of FIG. 8 according to the present invention.
  • an electronic device 1000 may include a processor 1010, a memory device 1020, a storage device 1030, an input/output device 1040, a power supply 1050, and a display device 1060. there is.
  • the electronic device 1000 may further include several ports capable of communicating with a video card, a sound card, a memory card, a USB device, or the like, or with other systems.
  • Processor 1010 may perform certain calculations or tasks.
  • the processor 1010 may be a microprocessor, a central processing unit (CPU), or the like.
  • the processor 1010 may be connected to other components through an address bus, a control bus, and a data bus.
  • the processor 1010 may also be connected to an expansion bus such as a Peripheral Component Interconnect (PCI) bus.
  • PCI Peripheral Component Interconnect
  • the memory device 1020 may store data necessary for the operation of the electronic device 1000 .
  • the memory device 1020 may include erasable programmable read-only memory (EPROM), electrically erasable programmable read-only memory (EEPROM), flash memory, phase change random access memory (PRAM), resistance Non-volatile memory devices such as Random Access Memory (NFGM), Nano Floating Gate Memory (NFGM), Polymer Random Access Memory (PoRAM), Magnetic Random Access Memory (MRAM), Ferroelectric Random Access Memory (FRAM) and/or Dynamic Random Access Memory (DRAM) memory), static random access memory (SRAM), and volatile memory devices such as mobile DRAM.
  • EPROM erasable programmable read-only memory
  • EEPROM electrically erasable programmable read-only memory
  • flash memory phase change random access memory
  • PRAM phase change random access memory
  • Non-volatile memory devices such as Random Access Memory (NFGM), Nano Floating Gate Memory (NFGM), Polymer Random Access Memory (PoRAM), Magnetic Random Access Memory (M
  • the storage device 1030 may include a solid state drive (SSD), a hard disk drive (HDD), a CD-ROM, and the like.
  • the input/output device 1040 may include an input means such as a keyboard, a keypad, a touch pad, a touch screen, and a mouse, and an output means such as a speaker and a printer.
  • the power supply 1050 may supply power necessary for the operation of the electronic device 1000 .
  • the display device 1060 may be connected to other components through the buses or other communication links.
  • each stage of the scan driver may include a masking control unit that outputs a masking signal as a scan signal in response to a carry signal. Accordingly, the scan driver can provide a plurality of scan signals with different driving frequencies to a plurality of pixel rows, and the display device 1060 can perform multi-frequency driving.
  • the electronic device 1000 includes a mobile phone, a smart phone, a tablet computer, a digital television, a 3D TV, a virtual reality (VR) device, and a personal device.
  • PC Personal Computer
  • PDA personal digital assistant
  • PMP portable multimedia player
  • digital camera music player It may be any electronic device including the display device 1060, such as a music player, a portable game console, or a navigation device.

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Abstract

표시 장치의 스캔 드라이버에 있어서, 상기 스캔 드라이버는 복수의 스테이지들을 포함할 수 있다. 각각의 스테이지는, 복수의 스캔 트랜지스터를 포함하고, 상기 복수의 스캔 트랜지스터를 이용하여 스캔 라인을 구동하는 스캔 신호를 출력하는 스캔부, 및 시작 신호, 데이터 전압, 및 스캔 제어 신호를 입력받고, 상기 스캔부에 스캔 개시 신호로서, 상기 시작 신호 및 상기 데이터 전압 중 적어도 하나를 선택적으로 출력하는 메모리부를 포함할 수 있다. 상기 시작 신호는 초기 시작 신호 및 이전 스테이지의 스캔 신호를 포함할 수 있다. 상기 메모리부는 프로그래밍 모드에서, 상기 스캔 개시 신호로서, 상기 시작 신호를 상기 스캔부에 출력하고, 선택적 스캔 구동 모드에서, 상기 시작 신호를 출력하지 않고, 상기 스캔 개시 신호로서, 상기 데이터 전압을 상기 스캔부에 출력할 수 있다.

Description

선택적 스캔 구동이 가능한 스캔 드라이버, 및 이를 포함하는 표시 장치
본 발명은 스캔 드라이버에 관한 것으로, 보다 상세하게는 선택적 스캔 구동이 가능한 스캔 드라이버, 및 선택적 구동이 가능한 스캔 드라이버를 포함하는 표시 장치에 관한 것이다.
최근, 표시 장치의 전력 소모를 감소시키는 것이 요구되고 있고, 특히 스마트 폰, 태블릿 컴퓨터와 같은 모바일 기기에서의 표시 장치의 전력 소모를 감소시키는 것이 요구되고 있다. 이러한 표시 장치의 전력 소모 감소를 위하여, 일반 구동 주파수보다 낮은 저 구동 주파수로 표시 패널을 구동 또는 리프레쉬하는 저주파 구동 기술이 개발되었다.
예를 들어, 상단 알림창 등 정지 이미지를 표시할 때는 10Hz로 화면을 리프레시하고, 스포츠 중계 등 동영상을 표시할 때는 120Hz의 고주사율로 화면을 리프레시하는 식이다. 이러한 방식을 이용하면 불필요한 전력소모를 줄일 수 있어서 디스플레이 장치의 구동시간을 크게 늘릴 수 있다.
한편, 이러한 저주파 구동 기술이 적용된 종래의 표시 장치에서는, 표시 패널의 전체 영역에서 정지 영상이 표시되지 않는 경우, 즉 표시 패널의 일부 영역에서만 정지 영상이 표시되는 경우, 표시 패널의 전체 영역이 입력 구동 주파수로 구동되었다. 즉, 이 경우, 언제나 첫 스테이지부터 마지막 스테이지까지 순차적으로 스캔해야 되는 방식이기 때문에, 부분적으로 주사율을 조절할 수 없는 단점이 있다.
예를 들어 화면 중앙 좁은 영역에만 동영상이 표시되고 나머지는 고정 이미지인 경우, 기존 기술로는 동영상에 맞춰서 전체 표시 영역을 고주사율로 구동해야 하는 것이다. 따라서, 종래의 표시 장치에서는, 부분적인 저주파 구동이 불가능하므로, 전력 소모를 감소시키는데 한계가 있었다.
본 발명의 일 목적은 선택적 스캔 구동 모드에서, 복수의 화소 행들에 서로 다른 구동 주파수들로 복수의 스캔 신호들을 제공할 수 있는 스캔 드라이버를 제공하는 것이다.
본 발명의 다른 목적은 상기 스캔 드라이버를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명이 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 스캔 드라이버는 복수의 스테이지들을 포함할 수 있다. 각각의 스테이지는, 복수의 스캔 트랜지스터를 포함하고, 상기 복수의 스캔 트랜지스터를 이용하여 스캔 라인을 구동하는 스캔 신호를 출력하는 스캔부, 및 시작 신호, 데이터 전압, 및 스캔 제어 신호를 입력받고, 상기 스캔부에 스캔 개시 신호로서, 상기 시작 신호 및 상기 데이터 전압 중 적어도 하나를 선택적으로 출력하는 메모리부를 포함할 수 있다. 상기 시작 신호는 초기 시작 신호 및 이전 스테이지의 스캔 신호를 포함할 수 있다. 상기 메모리부는 프로그래밍 모드에서, 상기 스캔 개시 신호로서, 상기 시작 신호를 상기 스캔부에 출력하고, 선택적 스캔 구동 모드에서, 상기 시작 신호를 출력하지 않고, 상기 스캔 개시 신호로서, 상기 데이터 전압을 상기 스캔부에 출력할 수 있다.
일 실시예에서, 상기 메모리부는 상기 시작 신호가 인가되는 제1 노드와 연결되는 게이트 전극, 상기 데이터 전압이 인가되는 제2 노드와 연결되는 소스 전극, 및 제3 노드와 연결되는 드레인 전극을 포함하는 제1 메모리 트랜지스터, 상기 제3 노드와 연결되는 게이트 전극, 상기 제2 노드와 연결되는 소스 전극, 및 제4 노드와 연결되는 드레인 전극을 포함하는 제2 메모리 트랜지스터, 및 상기 스캔 제어 신호가 인가되는 게이트 전극, 상기 제1 노드와 연결되는 소스 전극, 및 상기 제4 노드와 연결되는 드레인 전극을 포함하는 제3 메모리 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 스캔부는 상기 제4 노드를 통해 상기 스캔 개시 신호를 입력받을 수 있다.
일 실시예에서, 상기 메모리부는 상기 제3 노드와 연결되는 제1 전극, 및 상기 스캔부의 로우 레벨 전압이 인가되는 제5 노드와 연결되는 제2 전극을 포함하는 메모리 커패시터를 더 포함할 수 있다.
일 실시예에서, 상기 제1 메모리 트랜지스터, 상기 제2 메모리 트랜지스터, 및 상기 제3 메모리 트랜지스터는 n-MOS 트랜지스터일 수 있다.
일 실시예에서, 상기 프로그래밍 모드에서, 상기 시작 신호는 첫 구간 동안 로직 하이 레벨을 가지고, 상기 스캔 제어 신호는 로직 하이 레벨로 유지되고, 영상 데이터는 모든 구간에서 업데이트될 수 있다.
일 실시예에서, 상기 선택적 스캔 구동 모드에서, 상기 시작 신호는 모든 구간 동안 로직 로우 레벨을 가지고, 영상 데이터는 저주사율 구동 영역에서 홀드되고, 고주사율 구동 영역에서 업데이트될 수 있다.
일 실시예에서, 상기 선택적 스캔 구동 모드에서, 상기 스캔 제어 신호는 상기 고주사율 구동 영역의 직전 구간 및 상기 고주사율 구동 영역의 마지막 구간에서 로직 로우 레벨을 가질 수 있다.
일 실시예에서, 상기 스캔부는, 적어도 하나의 상기 스캔 트랜지스터를 통해 상기 제4 노드와 연결되는 Q노드를 포함할 수 있다.
일 실시예에서, 상기 Q노드는 상기 제2 메모리 트랜지스터 및 상기 제3 메모리 트랜지스터 중 적어도 하나를 이용하여 리셋될 수 있다.
일 실시예에서, 상기 메모리부는 상기 시작 신호가 인가되는 제1 노드와 연결되는 게이트 전극, 상기 데이터 전압이 인가되는 제2 노드와 연결되는 소스 전극, 및 제3-1 노드와 연결되는 드레인 전극을 포함하는 제1 메모리 트랜지스터, 제3-2 노드와 연결되는 게이트 전극, 상기 제2 노드와 연결되는 소스 전극, 및 제4 노드와 연결되는 드레인 전극을 포함하는 제2 메모리 트랜지스터, 상기 스캔 제어 신호가 인가되는 게이트 전극, 상기 제1 노드와 연결되는 소스 전극, 및 상기 제4 노드와 연결되는 드레인 전극을 포함하는 제3 메모리 트랜지스터, 및 메모리 제어 신호가 인가되는 게이트 전극, 상기 제3-1 노드와 연결되는 소스 전극, 및 상기 제3-2노드와 연결되는 드레인 전극을 포함하는 제4 메모리 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 메모리부는 상기 제3-2 노드와 연결되는 제1 전극, 및 상기 스캔부의 로우 레벨 전압이 인가되는 제5 노드와 연결되는 제2 전극을 포함하는 메모리 커패시터를 더 포함할 수 있다.
일 실시예에서, 상기 제1 메모리 트랜지스터, 상기 제2 메모리 트랜지스터, 및 상기 제3 메모리 트랜지스터는 p-MOS 트랜지스터이고, 상기 제4 메모리 트랜지스터는 n-MOS 트랜지스터일 수 있다.
일 실시예에서, 메모리 제어 신호는 상기 프로그래밍 모드에서 로직 하이 레벨로 유지됨으로써 상기 제4 메모리 트랜지스터를 턴-온시키고, 상기 선택적 스캔 구동 모드에서 로직 레벨이 변경됨으로써 상기 제4 메모리 트랜지스터를 제어할 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 복수의 화소 행들을 포함하는 표시 패널, 상기 복수의 화소 행들 각각에 데이터 신호들을 제공하는 데이터 드라이버, 상기 복수의 화소 행들에 복수의 스캔 신호들을 각각 제공하는 스캔 드라이버, 및 상기 데이터 드라이버 및 상기 스캔 드라이버를 제어하는 컨트롤러를 포함할 수 있다. 상기 스캔 드라이버는 복수의 스테이지들을 포함할 수 있다. 각 스테이지는 복수의 스캔 트랜지스터를 포함하고, 상기 복수의 스캔 트랜지스터를 이용하여 스캔 라인을 구동하는 스캔 신호를 출력하는 스캔부, 및 시작 신호, 데이터 전압, 및 스캔 제어 신호를 입력받고, 상기 스캔부에 스캔 개시 신호로서, 상기 시작 신호 및 상기 데이터 전압 중 적어도 하나를 선택적으로 출력하는 메모리부를 포함할 수 있다. 상기 시작 신호는 초기 시작 신호 및 이전 스테이지의 스캔 신호를 포함할 수 있다. 상기 메모리부는 프로그래밍 모드에서, 상기 스캔 개시 신호로서, 상기 시작 신호를 상기 스캔부에 출력하고, 선택적 스캔 구동 모드에서, 상기 시작 신호를 출력하지 않고, 상기 스캔 개시 신호로서, 상기 데이터 전압을 상기 스캔부에 출력할 수 있다.
본 발명의 실시예들에 따른 스캔 드라이버는 메모리부에서 프로그래밍 모드 및 선택적 스캔 구동 모드를 제어함으로써, 고주사율로 구동되는 표시 영역은 영상 데이터를 업데이트하고, 저주사율로 구동되는 표시 영역은 영상 데이터를 유지할 수 있다.
따라서, 스캔 드라이버는 불필요한 영상 데이터의 업데이트를 최소화하여 표시 장치에서 소비되는 전력을 감소시킬 수 있다.
또한, 스캔 드라이버는 스캔부의 출력단이 아닌, 스캔부의 입력단에 메모리부를 배치함으로써, 소비 전력 저감을 위한 회로 면적을 최소화할 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 스캔 드라이버의 선택적 스캔 구동을 나타내는 개념도이다.
도 2는 본 발명의 일 실시예에 따른 스캔 드라이버의 구성을 나타내는 블록도이다.
도 3은 도 2의 스캔 드라이버의 각 스테이지에 포함된 메모리부 및 스캔부를 나타내는 회로도이다.
도 4는 도 2의 스캔 드라이버의 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 다른 실시예에 따른 스캔 드라이버의 구성을 나타내는 블록도이다.
도 6은 도 5의 스캔 드라이버의 각 스테이지에 포함된 메모리부 및 스캔부를 나타내는 회로도이다.
도 7은 도 5의 스캔 드라이버의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 실시예들에 따른 스캔 드라이버를 포함하는 표시 장치를 나타내는 블록도이다.
도 9는 본 발명의 도 8의 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되지 않는다.
본 발명의 개념에 따른 실시예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시예들을 특정한 개시형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만, 예를 들면 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 표현들, 예를 들면 "~사이에"와 "바로~사이에" 또는 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 특허출원의 범위가 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예들에 따른 스캔 드라이버의 선택적 스캔 구동을 나타내는 개념도이다.
도 1을 참조하면, 스캔 드라이버는 프로그래밍 모드와 선택적 스캔 구동 모드 중 적어도 하나의 모드로 동작할 수 있다.
프로그래밍 모드는 모든 영역에서 스캔 드라이버의 스캔 신호를 발생시켜 영상 데이터(DATA)를 업데이트할 수 있다. 예를 들어, 프로그래밍 모드는 30Hz 이상(예컨대, 120Hz)의 고주사율로 구동되는 영상 또는 이미지를 표시하는 모드일 수 있다.
선택적 스캔 구동 모드는 일부의 영역에서만 스캔 드라이버의 스캔 신호를 발생시켜 영상 데이터(DATA)를 업데이트하고, 나머지 영역에서는 스캔 드라이버의 스캔 신호를 발생시키지 않고, 영상 데이터(DATA)를 유지(또는 홀드)할 수 있다.
예를 들어, 선택적 스캔 구동 모드에서 영상 데이터(DATA)가 업데이트되는 일부 영역은 30Hz 이상(예컨대, 120Hz)의 고주사율로 구동되는 영상 또는 이미지를 표시하는 영역일 수 있다.
예를 들어, 선택적 스캔 구동 모드에서 영상 데이터(DATA)가 홀드되는 나머지 영역은 30Hz 미만(예컨대, 10Hz)의 저주사율로 구동되는 정지 이미지를 표시하는 영역일 수 있다.
도 1에서 보듯이, 각 프레임 각각은 프로그래밍 모드 및 선택적 스캔 구동 모드 중 적어도 하나로 구동될 수 있다.
선택적 스캔 구동 모드에서는 임의의 스테이지부터 스캔 동작이 수행될 수 있다.
예를 들어, 제1 프레임은 프로그래밍 모드로, 제2 프레임 및 제3 프레임은 선택적 스캔 구동 모드로, 제n 프레임은 다시 프로그래밍 모드로 구동될 수 있다.
여기서, 제2 프레임 및 제3 프레임은 표시 영역 중 일부는 고주사율로, 표시 영역 중 나머지는 저주사율로 구동될 수 있다.
저주사율로 구동되는 표시 영역은, 선택적 스캔 구동 모드의 구동 횟수에 따라 주사율이 결정될 수 있다.
도 2는 본 발명의 일 실시예에 따른 스캔 드라이버의 구성을 나타내는 블록도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 스캔 드라이버는 복수의 스테이지들을 포함할 수 있다.
각각의 스테이지는 스캔부(200) 및 메모리부(100)를 포함할 수 있다.
스캔부(200)는 복수의 스캔 트랜지스터를 포함하고, 상기 복수의 스캔 트랜지스터를 이용하여 스캔 라인을 구동하는 스캔 신호를 출력할 수 있다.
예를 들어, 스캔부(200)는 스캔 개시 신호, 제1 클록 신호, 및 제2 클록 신호를 입력받고, 복수의 스캔 트랜지스터를 이용하여 스캔 라인에 순차적으로 스캔 신호를 출력할 수 있다.
메모리부(100)는 시작 신호(STP 또는 SL[n-1]), 데이터 전압(VDATA), 및 스캔 제어 신호(OE)를 입력받고, 복수의 메모리 트랜지스터를 이용하여 상기 스캔부(200)에 스캔 개시 신호를 출력할 수 있다.
상기 시작 신호는 초기 시작 신호(STP) 및 이전 스테이지의 스캔 신호(SL[n-1])를 포함할 수 있다.
예를 들어, 메모리부(100)는 상기 스캔부(200)에 스캔 개시 신호로서, 상기 시작 신호(STP 또는 SL[n-1]) 및 상기 데이터 전압(VDATA) 중 적어도 하나를 선택적으로 출력할 수 있다.
프로그래밍 모드에서, 상기 메모리부(100)는 상기 스캔 개시 신호로서, 상기 시작 신호(STP 또는 SL[n-1])를 상기 스캔부(200)에 출력할 수 있다.
예를 들어, 메모리부(100)는 프로그래밍 모드에서, 첫번째 스테이지에서는 초기 시작 신호(STP)를 상기 스캔부(200)에 출력하고, 나머지 스테이지들에서는 이전 스테이지의 스캔 신호(SL[n-1])를 상기 스캔부(200)에 출력할 수 있다.
선택적 스캔 구동 모드에서, 상기 메모리부(100)는 상기 시작 신호(STP 또는 SL[n-1])를 출력하지 않을 수 있다. 예를 들어, 선택적 스캔 구동 모드에서, 상기 메모리부(100)는 상기 스캔 개시 신호로서, 상기 데이터 전압(VDATA)을 상기 스캔부(200)에 출력할 수 있다.
스캔 제어 신호(OE)는 선택적 스캔 구동 모드에서 스캔부(200)에 출력되는 시작 신호(STP 또는 SL[n-1])를 제어함으로써, 시작 신호(STP 또는 SL[n-1]) 및 데이터 전압(VDATA) 중 어느 하나가 스캔 개시 신호로서, 스캔부(200)에 출력되도록 제어할 수 있다.
도 3은 도 2의 스캔 드라이버의 각 스테이지에 포함된 메모리부(100) 및 스캔부(200)를 나타내는 회로도이며, 도 4는 도 2의 스캔 드라이버의 동작을 설명하기 위한 타이밍도이다.
도 3에서는 N-type으로 구성된 스캔 드라이버를 예시하였다.
도 3을 참조하면, 메모리부(100)는 제1 메모리 트랜지스터(MM1), 제2 메모리 트랜지스터(MM2), 및 제3 메모리 트랜지스터(MM3)를 포함할 수 있다.
일 실시예에서, 상기 제1 메모리 트랜지스터(MM1), 상기 제2 메모리 트랜지스터(MM2), 및 상기 제3 메모리 트랜지스터(MM3)는 n-MOS 트랜지스터일 수 있다.
제1 메모리 트랜지스터(MM1)는 상기 시작 신호(STP 또는 SL[n-1])가 인가되는 제1 노드(N1)와 연결되는 게이트 전극, 상기 데이터 전압(VDATA)이 인가되는 제2 노드(N2)와 연결되는 소스 전극, 및 제3 노드(N3)와 연결되는 드레인 전극을 포함할 수 있다.
제1 메모리 트랜지스터(MM1)는 시작 신호(STP 또는 SL[n-1])에 기초하여 데이터 전압(VDATA)을 제3 노드(N3)에 입력할 수 있다.
예를 들어, 제3 노드(N3)는 데이터 전압(VDATA)이 기입되는 메모리 노드일 수 있다.
제2 메모리 트랜지스터(MM2)는 상기 제3 노드(N3)와 연결되는 게이트 전극, 상기 제2 노드(N2)와 연결되는 소스 전극, 및 제4 노드(N4)와 연결되는 드레인 전극을 포함할 수 있다.
제2 메모리 트랜지스터(MM2)는 제3 노드(N3)에 입력된 전압의 레벨에 기초하여 데이터 전압(VDATA)을 제4 노드(N4)에 입력할 수 있다.
제3 메모리 트랜지스터(MM3)는 상기 스캔 제어 신호(OE)가 인가되는 게이트 전극, 상기 제1 노드(N1)와 연결되는 소스 전극, 및 상기 제4 노드(N4)와 연결되는 드레인 전극을 포함할 수 있다.
제3 메모리 트랜지스터(MM3)는 스캔 제어 신호(OE)에 기초하여 시작 신호(STP 또는 SL[n-1])를 제4 노드(N4)에 입력할 수 있다.
일 실시예에서 메모리부(100)는 메모리 커패시터를 더 포함할 수 있다. 메모리 커패시터는 상기 제3 노드(N3)와 연결되는 제1 전극, 및 상기 스캔부(200)의 로우 레벨 전압이 인가되는 제5 노드(N5)와 연결되는 제2 전극을 포함할 수 있다.
메모리 커패시터는 제3 노드(N3)에 데이터 전압(VDATA)이 지속적으로 유지되도록 할 수 있다. 예를 들어, 제3 노드(N3)는 메모리 커패시터의 상기 제2 전극이 상기 스캔부(200)의 로우 레벨 전압이 인가되는 상기 제5 노드(N5)와 연결됨에 따라 일정한 전압 레벨로 유지될 수 있다.
상기 스캔부(200)는 제4 노드(N4)를 통해 상기 스캔 개시 신호를 입력받을 수 있다. 즉, 제4 노드(N4)는 스캔부(200)에 스캔 개시 신호가 입력되는 입력단일 수 있다. 예를 들어, 제4 노드(N4)를 통해 스캔 개시 신호로서, 시작 신호(STP 또는 SL[n-1]) 및 데이터 전압(VDATA) 중 적어도 하나가 스캔부(200)로 입력될 수 있다.
스캔부(200)는 복수의 스캔 트랜지스터를 포함하고, 상기 복수의 스캔 트랜지스터를 이용하여 스캔 라인을 구동하는 스캔 신호를 출력할 수 있다.
도 3에서는 스캔부(200)가 제1 내지 제8 스캔 트랜지스터(M1 내지 M8) 및 제1 및 제2 커패시터(C1 및 C2)로 구성된 것으로 예시하였으나, 본 발명에 따른 스캔부(200)의 구성은 이에 한정되지 않는다.
예를 들어, 스캔부(200)는 도 3의 예시와 달리, 복수의 스캔 트랜지스터를 이용하여 스캔 라인을 구동하는 스캔 신호를 출력하는 다양한 구성을 가질 수 있다.
도 4를 참조하면, 프로그래밍 모드와 선택적 스캔 구동 모드에서, 시작 신호(STP 또는 SL[n-1]), 스캔 제어 신호(OE), 및 스캔 라인에 출력되는 스캔 신호는 다른 타이밍을 가질 수 있다.
예를 들어, 프로그래밍 모드와 선택적 스캔 구동 모드에서, 제1 메모리 트랜지스터(MM1), 제2 메모리 트랜지스터(MM2), 및 제3 메모리 트랜지스터(MM3)는 각각 다르게 제어될 수 있다.
이에 따라, 프로그래밍 모드에서는 모든 영역에서 스캔 드라이버의 스캔 신호를 발생시켜 영상 데이터(DATA)가 업데이트되고, 선택적 스캔 구동 모드에서는 일부의 영역에서만 스캔 드라이버의 스캔 신호를 발생시켜 영상 데이터(DATA)가 업데이트되고, 나머지 영역에서는 스캔 드라이버의 스캔 신호를 발생시키지 않고, 영상 데이터(DATA)가 유지될 수 있다.
프로그래밍 모드에서, 상기 시작 신호(STP 또는 SL[n-1])는 첫 구간 동안 로직 하이 레벨을 가지고, 상기 스캔 제어 신호(OE)는 로직 하이 레벨로 유지되고, 상기 영상 데이터(DATA)는 모든 구간에서 업데이트될 수 있다.
예를 들어, 프로그래밍 모드에서는 스캔 제어 신호(OE)가 로직 하이 레벨로 유지되고, 제3 메모리 트랜지스터(MM3)를 통해 초기 시작 신호(STP) 또는 이전 스테이지의 스캔 신호(SL[n-1])가 스캔부(200)로 입력될 수 있다.
시작 신호(STP 또는 SL[n-1])가 스캔 개시 신호로서 입력되고, 첫 스테이지(SL[1])부터 마지막 스테이지(SL[n])까지 순차적으로 스캔 신호가 출력될 수 있다. 따라서, 스캔 신호(예컨대, SL[1] 내지 SL[n])에 상응하여 각 스테이지의 제3 노드(N3)(메모리 노드)에 데이터 전압(VDATA)이 기입될 수 있다.
선택적 스캔 구동 모드에서, 상기 시작 신호(STP 또는 SL[n-1])는 모든 구간 동안 로직 로우 레벨을 가질 수 있다. 예를 들어, 선택적 스캔 구동 모드에서 시작 신호(STP 또는 SL[n-1])는 출력되지 않을 수 있다.
선택적 스캔 구동 모드에서, 상기 스캔 제어 신호(OE)는 상기 고주사율 구동 영역의 직전 구간 및 상기 고주사율 구동 영역의 마지막 구간에서 로직 로우 레벨을 가질 수 있다.
선택적 스캔 구동 모두에서, 상기 영상 데이터(DATA)는 저주사율 구동 영역에서 홀드되고, 고주사율 구동 영역에서 업데이트될 수 있다.
저주사율 구동 영역에서 고주사율 구동 영역으로 변경되는 시점(예컨대, B4 시점)에는, 데이터 전압(VDATA)이 제2 메모리 트랜지스터(MM2)를 통해 제4 노드(N4)로 입력될 수 있다. 즉, 데이터 전압(VDATA)이 스캔 개시 신호로서, 제4 노드(N4)를 통해 스캔부(200)로 입력될 수 있다.
이 때, 스캔 제어 신호(OE)는 고주사율 구동 영역의 직전 구간에서 로직 로우 레벨을 가져 제3 메모리 트랜지스터(MM3)를 턴-오프함으로써, 제4 노드(N4)가 이전 스테이지의 스캔 신호(SL[n-1])와 연결되는 것을 차단할 수 있다.
따라서, 제3 메모리 트랜지스터(MM3)는 제4 노드(N4)에 입력된 스캔 개시 신호로서의 데이터 전압(VDATA)이 제1 노드(N1)에 의해 방전되는 것을 방지할 수 있다.
고주사율 구동 영역에서 저주사율 구동 영역으로 변경되는 시점(예컨대, B9 시점)에는, 스캔 제어 신호(OE)는 고주사율 구동 영역의 직전 구간에서 로직 로우 레벨을 가져 이전 스테이지의 스캔 신호(SL[n-1])가 저주사율 구동 영역의 스테이지로 입력되는 것을 차단할 수 있다.
따라서, 저주사율 구동 영역에서 다시 영상 데이터(DATA)가 홀드되어 전력 소비를 감소시킬 수 있다.
한편, 상기 스캔부(200)는, 적어도 하나의 스캔 트랜지스터를 통해 상기 제4 노드(N4)와 연결되는 Q노드를 포함할 수 있다.
상기 Q노드는 상기 제2 메모리 트랜지스터(MM2) 및 상기 제3 메모리 트랜지스터(MM3) 중 적어도 하나를 이용하여 리셋될 수 있다.
고주사율 구동 영역에서 저주사율 구동 영역으로 변경되는 시점(예컨대, B9 시점)에는 스캔부(200)의 Q노드가 리셋되어야 한다.
예를 들어, 고주사율로 구동되기 직전의 스테이지에서 Q노드가 리셋되어야 한다.
이 때, 스캔 제어 신호(OE)가 로직 로우 레벨을 가지므로 제3 메모리 트랜지스터(MM3)는 턴-오프될 수 있다. 따라서, Q노드는 제2 메모리 트랜지스터(MM2)를 통해 제2 노드(N2)와 연결됨으로써 리셋될 수 있다.
이와 같이, 본 발명에 따른 스캔 드라이버는 메모리부(100)에서 프로그래밍 모드 및 선택적 스캔 구동 모드를 제어함으로써, 고주사율로 구동되는 표시 영역은 영상 데이터(DATA)를 업데이트하고, 저주사율로 구동되는 표시 영역은 영상 데이터(DATA)를 유지할 수 있다.
따라서, 스캔 드라이버는 불필요한 영상 데이터(DATA)의 업데이트를 최소화하여 표시 장치에서 소비되는 전력을 감소시킬 수 있다.
또한, 스캔 드라이버는 스캔부(200)의 출력단이 아닌, 스캔부(200)의 입력단에 메모리부(100)를 배치함으로써, 소비 전력 저감을 위한 회로 면적을 최소화할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 스캔 드라이버의 구성을 나타내는 블록도이고, 도 6은 도 5의 스캔 드라이버의 각 스테이지에 포함된 메모리부(100) 및 스캔부(200)를 나타내는 회로도이며, 도 7은 도 5의 스캔 드라이버의 동작을 설명하기 위한 타이밍도이다.
도 6에서는 P-type으로 구성된 스캔 드라이버를 예시하였다.
도 5 내지 7을 참조하면, 메모리부(100)는 제1 메모리 트랜지스터(MM1), 제2 메모리 트랜지스터(MM2), 제3 메모리 트랜지스터(MM3), 제4 메모리 트랜지스터(MM4), 및 메모리 커패시터를 포함할 수 있다.
일 실시예에서, 상기 제1 메모리 트랜지스터(MM1), 상기 제2 메모리 트랜지스터(MM2), 및 상기 제3 메모리 트랜지스터(MM3)는 p-MOS 트랜지스터이고, 상기 제4 메모리 트랜지스터(MM4)는 n-MOS 트랜지스터일 수 있다.
제1 메모리 트랜지스터(MM1)는 상기 시작 신호(STP 또는 SL[n-1])가 인가되는 제1 노드(N1)와 연결되는 게이트 전극, 상기 데이터 전압(VDATA)이 인가되는 제2 노드(N2)와 연결되는 소스 전극, 및 제3-1 노드(N3-1)와 연결되는 드레인 전극을 포함할 수 있다.
제2 메모리 트랜지스터(MM2)는 제3-2 노드(N3-2)와 연결되는 게이트 전극, 상기 제2 노드(N2)와 연결되는 소스 전극, 및 제4 노드(N4)와 연결되는 드레인 전극을 포함할 수 있다.
제3 메모리 트랜지스터(MM3)는 상기 스캔 제어 신호(OE)가 인가되는 게이트 전극, 상기 제1 노드(N1)와 연결되는 소스 전극, 및 상기 제4 노드(N4)와 연결되는 드레인 전극을 포함할 수 있다.
제4 메모리 트랜지스터(MM4)는 메모리 제어 신호(VPRG)가 인가되는 게이트 전극, 상기 제3-1 노드(N3-1)와 연결되는 소스 전극, 및 상기 제3-2노드와 연결되는 드레인 전극을 포함할 수 있다.
메모리 커패시터는 상기 제3-2 노드(N3-2)와 연결되는 제1 전극, 및 상기 스캔부(200)의 로우 레벨 전압이 인가되는 제5 노드(N5)와 연결되는 제2 전극을 포함할 수 있다.
선택적 스캔 구동 모드가 일정 시간 이상으로 지속되는 경우, 메모리 노드에서 누설 전류가 발생할 수 있다.
예를 들어, 선택적 스캔 구동 모드에서 제3-2 노드(N3-2)(메모리 노드)에 기입된 데이터 전압(VDATA)이 누설 전류에 의해 전압 레벨이 낮아질 수 있다.
메모리 제어 신호(VPRG)는 선택적 스캔 구동 모드에서 제4 메모리 트랜지스터(MM4)를 제어함으로써, 제3-2 노드(N3-2)에 기입된 데이터 전압(VDATA)을 일정한 수준으로 유지할 수 있다.
예를 들어, 메모리 제어 신호(VPRG)는 상기 프로그래밍 모드에서 로직 하이 레벨로 유지됨으로써 상기 제4 메모리 트랜지스터(MM4)를 턴-온시킬 수 있다. 메모리 제어 신호(VPRG)는 상기 선택적 스캔 구동 모드에서 로직 레벨이 변경됨으로써 상기 제4 메모리 트랜지스터(MM4)를 제어할 수 있다.
이에 따라, 선택적 스캔 구동 모드가 일정 시간 이상으로 지속되더라도 메모리 노드에서 데이터 전압(VDATA)의 전압 레벨이 낮아지는 것을 방지할 수 있다.
도 8은 본 발명의 실시예들에 따른 스캔 드라이버(30)를 포함하는 표시 장치(1)를 나타내는 블록도이다.
도 8을 참조하면, 본 발명의 실시예들에 따른 표시 장치(1)는 복수의 화소 행들을 포함하는 표시 패널(10), 상기 복수의 화소 행들 각각에 데이터 신호들을 제공하는 데이터 드라이버(20), 상기 복수의 화소 행들에 복수의 스캔 신호들을 각각 제공하는 스캔 드라이버(30), 및 상기 데이터 드라이버(20) 및 상기 스캔 드라이버(30)를 제어하는 컨트롤러(50)를 포함할 수 있다. 일 실시예에서, 표시 장치(1)는 상기 복수의 화소 행들에 발광 신호들(SEM)을 제공하는 발광 드라이버(40)를 더 포함할 수 있다.
표시 패널(10)은 복수의 스캔 라인들, 복수의 데이터 라인들, 및 복수의 스캔 라인들에 각각 연결된 복수의 상기 복수의 화소 행들을 포함할 수 있다. 여기서, 각 화소 행은 단일한 스캔 배선에 연결된 하나의 행의 화소들(PX)을 의미할 수 있다.
일 실시예에서, 각 화소(PX)는 적어도 하나의 커패시터, 적어도 두 개의 트랜지스터들 및 유기 발광 다이오드(Organic Light Emitting Diode; OLED)를 포함하고, 표시 패널(10)은 OLED 표시 패널(10)일 수 있다.
데이터 드라이버(20)는 컨트롤러(50)로부터 수신된 데이터 제어 신호(DCTRL) 및 출력 영상 데이터(ODAT)에 기초하여 데이터 신호들(DS)을 생성하고, 상기 복수의 데이터 라인들을 통하여 상기 복수의 화소 행들 각각에 데이터 신호들(DS)을 제공할 수 있다.
일 실시예에서, 데이터 제어 신호(DCTRL)는 출력 데이터 인에이블 신호, 수평 개시 신호 및 로드 신호를 포함할 수 있으나, 이에 한정되지 않는다.
일 실시예에서, 데이터 드라이버(20) 및 컨트롤러(50)는 단일한 집적 회로로 구현될 수 있고, 이러한 집적 회로는 타이밍 컨트롤러(50) 임베디드 데이터 드라이버(20)(Timing controller Embedded Data driver; TED)로 불릴 수 있다. 다른 실시예에서, 데이터 드라이버(20) 및 컨트롤러(50)는 각각 별개의 집적 회로들로 구현될 수 있다.
스캔 드라이버(30)는 컨트롤러(50)로부터 수신된 스캔 제어 신호(SCTRL)에 기초하여 복수의 스캔 신호들(SS)을 생성하고, 상기 복수의 스캔 라인들을 통하여 상기 복수의 화소 행들에 복수의 스캔 신호들(SS)을 제공할 수 있다.
일 실시예에서, 상기 스캔 제어 신호(SCTRL)는 시작 신호(STP 또는 SL[n-1]), 제1 클록 신호(CLK1), 제2 클록 신호(CLK2) 및 마스킹 신호(MS)를 포함할 수 있으나, 이에 한정되지 않는다.
일 실시예에서, 스캔 드라이버(30)는 표시 패널(10)의 주변부에 집적 또는 형성될 수 있다. 다른 실시예에서, 스캔 드라이버(30)는 하나 또는 그 이상의 집적 회로들로 구현될 수 있다.
일 실시예에서, 스캔 드라이버(30)는 복수의 스테이지들을 포함할 수 있다. 각 스테이지는 복수의 스캔 트랜지스터를 포함하고, 상기 복수의 스캔 트랜지스터를 이용하여 스캔 라인을 구동하는 스캔 신호를 출력하는 스캔부, 및 시작 신호, 데이터 전압, 및 스캔 제어 신호를 입력받고, 상기 스캔부에 스캔 개시 신호로서, 상기 시작 신호 및 상기 데이터 전압 중 적어도 하나를 선택적으로 출력하는 메모리부를 포함할 수 있다.
상기 메모리부는 프로그래밍 모드에서, 상기 스캔 개시 신호로서, 상기 시작 신호를 상기 스캔부에 출력하고, 선택적 스캔 구동 모드에서, 상기 시작 신호를 출력하지 않고, 상기 스캔 개시 신호로서, 상기 데이터 전압을 상기 스캔부에 출력할 수 있다.
스캔 드라이버(30)는 메모리부에서 프로그래밍 모드 및 선택적 스캔 구동 모드를 제어함으로써, 고주사율로 구동되는 표시 영역은 영상 데이터(DATA)를 업데이트하고, 저주사율로 구동되는 표시 영역은 영상 데이터(DATA)를 유지할 수 있다.
따라서, 스캔 드라이버(30)는 불필요한 영상 데이터(DATA)의 업데이트를 최소화하여 표시 장치(1)에서 소비되는 전력을 감소시킬 수 있다.
또한, 스캔 드라이버(30)는 스캔부의 출력단이 아닌, 스캔부의 입력단에 메모리부를 배치함으로써, 소비 전력 저감을 위한 회로 면적을 최소화할 수 있다.
발광 드라이버(40)는 컨트롤러(50)로부터 수신된 발광 제어 신호(EMCTRL)에 기초하여 발광 신호들(SEM)을 생성하고, 복수의 발광 라인들을 통하여 상기 복수의 화소 행들에 발광 신호들(SEM)을 제공할 수 있다.
일 실시예에서, 발광 신호들(SEM)은 상기 복수의 화소 행들에 순차적으로 제공될 수 있다. 다른 실시예에서, 발광 신호들(SEM)은 상기 복수의 화소 행들에 대하여 실질적으로 동시에 제공되는 글로벌 신호일 수 있다.
일 실시예에서, 발광 드라이버(40)는 표시 패널(10)의 주변부에 집적 또는 형성될 수 있다. 다른 실시예에서, 발광 드라이버(40)는 하나 또는 그 이상의 집적 회로들로 구현될 수 있다.
컨트롤러(50)(예를 들어, 타이밍 컨트롤러(Timing Controller; T-CON))는 외부의 호스트(예를 들어, 그래픽 처리부(Graphic Processing Unit; GPU) 또는 그래픽 카드(Graphic Card))로부터 입력 영상 데이터(IDAT) 및 제어 신호(CTRL)를 제공받을 수 있다. 일 실시예에서, 제어 신호(CTRL)는 수직 동기 신호, 수평 동기 신호, 입력 데이터 인에이블 신호, 마스터 클록 신호 등을 포함할 수 있으나, 이에 한정되지 않는다. 컨트롤러(50)는 입력 영상 데이터(IDAT) 및 제어 신호(CTRL)에 기초하여 출력 영상 데이터(ODAT), 데이터 제어 신호(DCTRL), 상기 스캔 제어 신호(SCTRL) 및 발광 제어 신호(EMCTRL)를 생성하고, 데이터 드라이버(20)에 출력 영상 데이터(ODAT) 및 데이터 제어 신호(DCTRL)를 제공하여 데이터 드라이버(20)를 제어하고, 스캔 드라이버(30)에 상기 스캔 제어 신호(SCTRL)를 제공하여 스캔 드라이버(30)를 제어하고, 발광 드라이버(40)에 발광 제어 신호(EMCTRL)를 제공하여 발광 드라이버(40)를 제어할 수 있다.
도 9는 본 발명의 도 8의 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.
도 9를 참조하면, 전자 기기(1000)는 프로세서(1010), 메모리 장치(1020), 저장 장치(1030), 입출력 장치(1040), 파워 서플라이(1050) 및 표시 장치(1060)를 포함할 수 있다. 전자 기기(1000)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다.
프로세서(1010)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1010)는 마이크로프로세서(microprocessor), 중앙 처리 장치(CPU) 등일 수 있다. 프로세서(1010)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 다른 구성 요소들에 연결될 수 있다. 실시예에 따라서, 프로세서(1010)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(1020)는 전자 기기(1000)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(1020)는 EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리 장치 및/또는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM 등과 같은 휘발성 메모리 장치를 포함할 수 있다.
저장 장치(1030)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(1040)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단, 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(1050)는 전자 기기(1000)의 동작에 필요한 파워를 공급할 수 있다. 표시 장치(1060)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다.
표시 장치(1060)에서, 스캔 드라이버의 각 스테이지는 캐리 신호에 응답하여 마스킹 신호를 스캔 신호로서 출력하는 마스킹 제어부를 포함할 수 있다. 이에 따라, 상기 스캔 드라이버는 복수의 화소 행들에 서로 다른 구동 주파수들로 복수의 스캔 신호들을 제공할 수 있고, 표시 장치(1060)는 다중 주파수 구동을 수행할 수 있다.
실시예들에 따라, 전자 기기(1000)는 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿 컴퓨터(Table Computer), 디지털 TV(Digital Television), 3D TV, VR(Virtual Reality) 기기, 개인용 컴퓨터(Personal Computer; PC), 가정용 전자기기, 노트북 컴퓨터(Laptop Computer), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 내비게이션(Navigation) 등과 같은 표시 장치(1060)를 포함하는 임의의 전자 기기일 수 있다.

Claims (15)

  1. 표시 장치의 스캔 드라이버에 있어서, 상기 스캔 드라이버는 복수의 스테이지들을 포함하고,
    각 스테이지는,
    복수의 스캔 트랜지스터를 포함하고, 상기 복수의 스캔 트랜지스터를 이용하여 스캔 라인을 구동하는 스캔 신호를 출력하는 스캔부; 및
    시작 신호, 데이터 전압, 및 스캔 제어 신호를 입력받고, 상기 스캔부에 스캔 개시 신호로서, 상기 시작 신호 및 상기 데이터 전압 중 적어도 하나를 선택적으로 출력하는 메모리부를 포함하고,
    상기 시작 신호는 초기 시작 신호 및 이전 스테이지의 스캔 신호를 포함하고,
    상기 메모리부는,
    프로그래밍 모드에서, 상기 스캔 개시 신호로서, 상기 시작 신호를 상기 스캔부에 출력하고,
    선택적 스캔 구동 모드에서, 상기 시작 신호를 출력하지 않고, 상기 스캔 개시 신호로서, 상기 데이터 전압을 상기 스캔부에 출력하는,
    스캔 드라이버.
  2. 제1항에 있어서,
    상기 메모리부는,
    상기 시작 신호가 인가되는 제1 노드와 연결되는 게이트 전극, 상기 데이터 전압이 인가되는 제2 노드와 연결되는 소스 전극, 및 제3 노드와 연결되는 드레인 전극을 포함하는 제1 메모리 트랜지스터;
    상기 제3 노드와 연결되는 게이트 전극, 상기 제2 노드와 연결되는 소스 전극, 및 제4 노드와 연결되는 드레인 전극을 포함하는 제2 메모리 트랜지스터; 및
    상기 스캔 제어 신호가 인가되는 게이트 전극, 상기 제1 노드와 연결되는 소스 전극, 및 상기 제4 노드와 연결되는 드레인 전극을 포함하는 제3 메모리 트랜지스터를 포함하는 것을 특징으로 하는,
    스캔 드라이버.
  3. 제2항에 있어서,
    상기 스캔부는 상기 제4 노드를 통해 상기 스캔 개시 신호를 입력받는 것을 특징으로 하는,
    스캔 드라이버.
  4. 제2항에 있어서,
    상기 메모리부는,
    상기 제3 노드와 연결되는 제1 전극, 및 상기 스캔부의 로우 레벨 전압이 인가되는 제5 노드와 연결되는 제2 전극을 포함하는 메모리 커패시터를 더 포함하는 것을 특징으로 하는,
    스캔 드라이버.
  5. 제2항에 있어서,
    상기 제1 메모리 트랜지스터, 상기 제2 메모리 트랜지스터, 및 상기 제3 메모리 트랜지스터는 n-MOS 트랜지스터인 것을 특징으로 하는,
    스캔 드라이버.
  6. 제2항에 있어서,
    상기 프로그래밍 모드에서,
    상기 시작 신호는 첫 구간 동안 로직 하이 레벨을 가지고,
    상기 스캔 제어 신호는 로직 하이 레벨로 유지되고,
    영상 데이터는 모든 구간에서 업데이트되는 것을 특징으로 하는,
    스캔 드라이버.
  7. 제2항에 있어서,
    상기 선택적 스캔 구동 모드에서,
    상기 시작 신호는 모든 구간 동안 로직 로우 레벨을 가지고,
    영상 데이터는 저주사율 구동 영역에서 홀드되고, 고주사율 구동 영역에서 업데이트되는 것을 특징으로 하는,
    스캔 드라이버.
  8. 제7항에 있어서,
    상기 선택적 스캔 구동 모드에서,
    상기 스캔 제어 신호는 상기 고주사율 구동 영역의 직전 구간 및 상기 고주사율 구동 영역의 마지막 구간에서 로직 로우 레벨을 가지는 것을 특징으로 하는,
    스캔 드라이버.
  9. 제2항에 있어서,
    상기 스캔부는,
    적어도 하나의 상기 스캔 트랜지스터를 통해 상기 제4 노드와 연결되는 Q노드를 포함하는 것을 특징으로 하는,
    스캔 드라이버.
  10. 제9항에 있어서,
    상기 Q노드는 상기 제2 메모리 트랜지스터 및 상기 제3 메모리 트랜지스터 중 적어도 하나를 이용하여 리셋되는 것을 특징으로 하는,
    스캔 드라이버.
  11. 제1항에 있어서,
    상기 메모리부는,
    상기 시작 신호가 인가되는 제1 노드와 연결되는 게이트 전극, 상기 데이터 전압이 인가되는 제2 노드와 연결되는 소스 전극, 및 제3-1 노드와 연결되는 드레인 전극을 포함하는 제1 메모리 트랜지스터;
    제3-2 노드와 연결되는 게이트 전극, 상기 제2 노드와 연결되는 소스 전극, 및 제4 노드와 연결되는 드레인 전극을 포함하는 제2 메모리 트랜지스터;
    상기 스캔 제어 신호가 인가되는 게이트 전극, 상기 제1 노드와 연결되는 소스 전극, 및 상기 제4 노드와 연결되는 드레인 전극을 포함하는 제3 메모리 트랜지스터; 및
    메모리 제어 신호가 인가되는 게이트 전극, 상기 제3-1 노드와 연결되는 소스 전극, 및 상기 제3-2노드와 연결되는 드레인 전극을 포함하는 제4 메모리 트랜지스터를 포함하는 것을 특징으로 하는,
    스캔 드라이버.
  12. 제11항에 있어서,
    상기 메모리부는,
    상기 제3-2 노드와 연결되는 제1 전극, 및 상기 스캔부의 로우 레벨 전압이 인가되는 제5 노드와 연결되는 제2 전극을 포함하는 메모리 커패시터를 더 포함하는 것을 특징으로 하는,
    스캔 드라이버.
  13. 제11항에 있어서,
    상기 제1 메모리 트랜지스터, 상기 제2 메모리 트랜지스터, 및 상기 제3 메모리 트랜지스터는 p-MOS 트랜지스터이고,
    상기 제4 메모리 트랜지스터는 n-MOS 트랜지스터인 것을 특징으로 하는,
    스캔 드라이버.
  14. 제11항에 있어서,
    메모리 제어 신호는,
    상기 프로그래밍 모드에서 로직 하이 레벨로 유지됨으로써 상기 제4 메모리 트랜지스터를 턴-온시키고,
    상기 선택적 스캔 구동 모드에서 로직 레벨이 변경됨으로써 상기 제4 메모리 트랜지스터를 제어하는 것을 특징으로 하는,
    스캔 드라이버.
  15. 복수의 화소 행들을 포함하는 표시 패널;
    상기 복수의 화소 행들 각각에 데이터 신호들을 제공하는 데이터 드라이버;
    상기 복수의 화소 행들에 복수의 스캔 신호들을 각각 제공하는 스캔 드라이버; 및
    상기 데이터 드라이버 및 상기 스캔 드라이버를 제어하는 컨트롤러를 포함하고,
    상기 스캔 드라이버는 복수의 스테이지들을 포함하고,
    각 스테이지는,
    복수의 스캔 트랜지스터를 포함하고, 상기 복수의 스캔 트랜지스터를 이용하여 스캔 라인을 구동하는 스캔 신호를 출력하는 스캔부; 및
    시작 신호, 데이터 전압, 및 스캔 제어 신호를 입력받고, 상기 스캔부에 스캔 개시 신호로서, 상기 시작 신호 및 상기 데이터 전압 중 적어도 하나를 선택적으로 출력하는 메모리부를 포함하고,
    상기 시작 신호는 초기 시작 신호 및 이전 스테이지의 스캔 신호를 포함하고,
    상기 메모리부는,
    프로그래밍 모드에서, 상기 스캔 개시 신호로서, 상기 시작 신호를 상기 스캔부에 출력하고,
    선택적 스캔 구동 모드에서, 상기 시작 신호를 출력하지 않고, 상기 스캔 개시 신호로서, 상기 데이터 전압을 상기 스캔부에 출력하는,
    표시 장치.
PCT/KR2023/000963 2022-01-28 2023-01-19 선택적 스캔 구동이 가능한 스캔 드라이버, 및 이를 포함하는 표시 장치 WO2023146218A1 (ko)

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