WO2023142110A1 - 显示基板和显示装置 - Google Patents

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WO2023142110A1
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stage
scanning
emitting
light
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白露
刘庭良
张毅
周洋
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京东方科技集团股份有限公司
成都京东方光电科技有限公司
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Definitions

  • an embodiment of the present disclosure provides a display substrate, the display area includes at least one rounded corner and a first frame, one end of the first frame is connected to one end of one of the rounded corners, and the non-display area Including: a first frame area located outside the first frame and a transition area located outside the rounded corner connected to the first frame, the first frame area is adjacent to the transition area, and the transition Areas include: the first transitional area;
  • the display substrate further includes: M reset signal lines, M control signal lines, M scanning signal lines and M light emitting signal lines;
  • the first-stage light-emitting shift register to the T-th stage 1 -stage light-emitting shift register and the first-stage scanning shift register to the S-th stage scanning shift register are arranged along the second direction, or the first-stage control shift register to the T-th stage
  • the three- level control shift register and the first-level scanning shift register to the S-th level scanning shift register are arranged along the second direction, or the first-level light-emitting shift register to the T -th level light-emitting shift register are located in the first
  • the first-level scanning shift register to the S-level scanning shift register is on the side away from the display area, and the first-level control shift register to the T-level 3rd control shift register is located on the first-level scanning shift register to the S-level scanning shift register.
  • the bit register is near the side of the display area.
  • the second circuit group when the first circuit group includes: the S+1st stage scanning shift register to the T2th stage scanning shift register and the first stage control shift register to the T3th stage control shift register Bit register, the second circuit group includes: when the first-stage light-emitting shift register to the T1- stage light-emitting shift register, the first-stage control shift register to the T3 -stage control shift register are located at S+1 One side of the scanning shift register close to the display area from the first-stage scanning shift register to the T -th second- stage scanning shift register;
  • it also includes: multiple reset output lines and multiple scan output lines, and at least one level of scan shift register includes: signal output lines;
  • it further includes: S signal connection parts; the signal connection part is arranged in a different layer from the signal output line and the reset output line;
  • the signal output line and the second scan line are located on the second conductive layer, the reset output line is located on the third conductive layer, the first scan line, the third scan line and the The signal connection part is located on the fourth conductive layer.
  • FIG. 4 is a schematic diagram of an arrangement of driving circuits in a display substrate provided by an embodiment of the present disclosure
  • Fig. 6 is a partial cascade schematic diagram of a driving circuit provided by an exemplary embodiment
  • Fig. 7A is an equivalent circuit diagram of a light-emitting shift register provided by an exemplary embodiment
  • FIG. 8B is a timing diagram of scanning the shift register provided in FIG. 8A;
  • the display substrate includes: a base and a drive circuit arranged on the base, and the drive circuit includes: a pixel drive circuit P arranged in an array in the display area, and a light-emitting drive circuit, a scanning drive circuit, and a control drive circuit located in the non-display area; the light-emitting drive
  • the circuit includes a multi-stage light-emitting shift register, the scanning driving circuit includes a multi-stage scanning shift register, and the control driving circuit includes a multi-stage control shift register. Lighting shift registers, scanning shift registers, and control shift registers are different types of shift registers.
  • the substrate may be a rigid substrate or a flexible substrate, wherein the rigid substrate may be but not limited to one or more of glass or metal sheet; the flexible substrate may be but not limited to polyparaphenylene Ethylene glycol dicarboxylate, ethylene terephthalate, polyether ether ketone, polystyrene, polycarbonate, polyarylate, polyarylate, polyimide, polyvinyl chloride, polyethylene , one or more of textile fibers.
  • the bending region can be bent with a curvature, and the surface of the composite circuit region can be reversed, that is, the upward facing surface of the composite circuit region can be converted to face downward through the bending of the bending region.
  • the composite circuit region may overlap the display region 100 when the bending region is bent.
  • the display substrate provided by the embodiments of the present disclosure includes: a display area and a non-display area, the display area includes at least one rounded corner and a first frame, one end of the first frame is connected to one end of one of the rounded corners, and the non-display area includes: The first frame area on the outer side of a frame and the transition area located outside the rounded corner connected by the first frame, the first frame area is adjacent to the transition area, the transition area includes: the first transition area; the display substrate includes: a base and The driving circuit arranged on the substrate, the driving circuit includes: a pixel driving circuit arranged in an array in the display area, a light-emitting driving circuit, a scanning driving circuit and a control driving circuit in the non-displaying area; the light-emitting driving circuit includes: multi-level light shifting The bit register, the scanning drive circuit includes: a multi-stage scanning shift register, the control driving circuit includes: a multi-stage control shift register; the light-emitting shift register, the scanning shift register and the control shift register
  • Bit registers the types of shift registers included in the first circuit group and the second circuit group are different, wherein, the Q1-level light-emitting shift register, the Q2-level scanning shift register and the Q3-level control shift register drive the pixel drive circuit
  • the number of rows is the same, and Q1, Q2, and Q3 are positive integers greater than or equal to 1.
  • the frame realizes the narrow frame of the display substrate.
  • the first stage A1 is called the reset stage.
  • the signals of the reset signal terminal Reset, the control signal terminal G and the light emitting signal terminal EM are all high-level signals, and the signals of the scanning signal terminal S are low-level signals.
  • the signal of the reset signal terminal Reset is a high-level signal, the first transistor T1 is turned on, and the signal of the initial signal terminal Vinit is provided to the first node N1 to initialize the capacitor C and clear the original data voltage in the capacitor C.
  • the signal of the control signal terminal G and the light emitting signal terminal EM is a high level signal
  • the signal of the scanning signal terminal S is a low level signal
  • the second transistor T2, the fourth transistor T4, the fifth transistor T5, the sixth transistor T6 and the The seven transistors T7 are disconnected, and the OLED does not emit light at this stage.
  • the scanning signal lines extend along the second direction D2, and the M scanning signal lines are arranged along the first direction D1.
  • the b-th stage scanning shift register GN(1) is electrically connected to the (b-1) ⁇ K 2 +1th reset signal line to the b ⁇ K 2th reset signal line respectively, 1 ⁇ b ⁇ M 2 -S.
  • the d-th stage light-emitting shift register GP(d) is respectively electrically connected to the (d-1) ⁇ K 3 +1th control signal line to the d ⁇ K 3 -th light-emitting signal line, 1 ⁇ d ⁇ M 3 .
  • the timing controller can provide the gray value and control signal suitable for the specification of the source driving circuit to the source driving circuit, and can supply the clock signal, scanning A start signal and the like are supplied to the scanning drive circuit, a clock signal suitable for the specification of the control drive circuit, a control start signal, etc. can be supplied to the control drive circuit, and a clock signal and an emission stop signal suitable for the specification of the light emitting drive circuit can be supplied. and so on are provided to the light-emitting driving circuit.
  • the light-emitting shift register may include: multiple light-emitting transistors and multiple light-emitting capacitors.
  • the circuit structure of the light-emitting shift register may be 13T3C or 10T3C, which is not limited in this disclosure.
  • control shift register includes: multiple control transistors and multiple control capacitors, and the circuit structure of the control shift register may be 8T2C, which is not limited in this disclosure.
  • FIG. 7A is an equivalent circuit diagram of a light-emitting shift register provided by an exemplary embodiment
  • FIG. 7B is a timing diagram of the light-emitting shift register provided in FIG. 7A
  • the light-emitting shift register includes: first light-emitting transistors ET1 to thirteenth light-emitting transistors ET13 and first light-emitting capacitors EC1 to third light-emitting capacitors EC3 .
  • the control pole of the seventh light-emitting transistor ET7 is electrically connected to the first clock signal terminal ECK1, the first pole of the seventh light-emitting transistor ET7 is electrically connected to the sixth node E6, and the second pole of the seventh light-emitting transistor ET7 is electrically connected to the seventh node E7. connect.
  • the control pole of the eighth light emitting transistor ET8 is electrically connected to the first node E1
  • the first pole of the eighth light emitting transistor ET8 is electrically connected to the first power supply terminal VGH
  • the second pole of the eighth light emitting transistor ET8 is electrically connected to the seventh node E7 .
  • the control pole of the ninth light-emitting transistor ET9 is electrically connected to the seventh node E7, the first pole of the ninth light-emitting transistor ET9 is electrically connected to the first power supply terminal VGH, and the second pole of the ninth light-emitting transistor ET9 is electrically connected to the output terminal EOUT.
  • the control electrode of the tenth light-emitting transistor ET10 is electrically connected to the third node E3, the first electrode of the tenth light-emitting transistor ET10 is electrically connected to the second power supply terminal VGL, and the second electrode of the tenth light-emitting transistor ET10 is electrically connected to the output terminal EOUT.
  • the control pole of the eleventh light-emitting transistor ET11 is electrically connected to the second power supply terminal VGL, the first pole of the eleventh light-emitting transistor ET11 is electrically connected to the second node E2, the second pole of the eleventh light-emitting transistor ET11 is electrically connected to the fourth node E4 electrical connection.
  • the control pole of the twelfth light-emitting transistor ET12 is electrically connected to the second power supply terminal VGL, the first pole of the twelfth light-emitting transistor ET12 is electrically connected to the first node E1, the second pole of the twelfth light-emitting transistor ET12 is electrically connected to the third node E3 is electrically connected.
  • the control pole of the thirteenth light-emitting transistor ET13 is electrically connected to the second clock signal terminal ECK2, the first pole of the thirteenth light-emitting transistor ET13 is electrically connected to the first node E1, and the second pole of the thirteenth light-emitting transistor ET13 is electrically connected to the first node ECK2.
  • the power supply terminal VGH is electrically connected.
  • the first plate EC11 of the first light-emitting capacitor EC1 is electrically connected to the fourth node E4, and the second plate EC12 of the first light-emitting capacitor EC1 is electrically connected to the sixth node E6.
  • the signal at the first clock signal terminal ECK1 is a high level signal
  • the signal at the third clock signal terminal ECK3 is a low level signal
  • the signal of the third clock signal terminal ECK3 is a low-level signal
  • the first light-emitting transistor ET1, the third light-emitting transistor ET3 and the twelfth light-emitting transistor ET12 are turned on, and the turned-on first light-emitting transistor ET1 turns on the high voltage of the input terminal EIN.
  • the low-level signal of the first clock signal terminal ECK1 is transmitted to the seventh node E7 through the turned-on sixth light-emitting transistor ET6 and the seventh light-emitting transistor ET7, the ninth light-emitting transistor ET9 is turned on, and the turned-on ninth The light-emitting transistor ET9 outputs the high-level signal of the first power supply terminal VGH, so the signal of the output terminal EOUT is a high-level signal.
  • the low level signal of the first node S1 is transmitted to the third node S3, so that the level of the third node S3 becomes low level, and the second scanning transistor ST2, the fourth scanning transistor ST4, the eighth scanning transistor ST8 and the tenth scanning transistor
  • the scan transistor ST10 is turned on.
  • the turned-on second scan transistor ST2 transmits the signal of the low-level third clock signal terminal SCK3 to the second node S2, so that the level of the second node S2 can be further pulled down, so the second node S2 and the fourth node S4 continues to maintain the low level of the previous stage, so that the fifth scan transistor ST5 and the sixth scan transistor ST6 are turned on.
  • the signal of the first clock signal terminal SCK1 is a high level signal, and the seventh scanning transistor ST7 is turned off.
  • the working process of the control shift register includes the following stages:
  • the third control transistor GT3 Since the signal of the first clock signal terminal GCK1 is low level, the third control transistor GT3 is turned on, the fourth control transistor GT4 and the sixth control transistor GT6 are both turned on, and the high level signal of the first power supply terminal VGH is passed through the fourth The control transistor GT4 transmits to the output terminal GOUT, that is, the signal of the output terminal GOUT is a high level signal.
  • the signals of the first clock signal terminal GCK1 and the second clock signal GCK2 are both high-level signals, and the signal of the input terminal GIN is a high-level signal.
  • the fifth control transistor GT5 and the second control transistor GT2 are turned off.
  • the signal of the first clock signal terminal GCK1 is a high-level signal, so that the first control transistor GT1 and the third control transistor GT3 are both turned off, and the fourth control transistor GT4 and the sixth control transistor GT6 are both turned on.
  • the high-level signal is transmitted to the output terminal GOUT through the fourth control transistor GT4, that is, the signal at the output terminal GOUT is a high-level signal.
  • the first stage control shift register GP( 1 ) to the T 3rd stage control shift register GP( T 3 ) are arranged along the boundary of the round corner.
  • the first-stage control shift register GP(1) to T, the third- stage control shift register GP(T 3 ) and the first-stage scanning shift register GN(1) to S-stage The scanning shift register GN (S) is arranged along the second direction, or the first stage control shift register GP (1) to the T third stage control shift register GP (T 3 ) is located in the first stage scanning shift register GN (1) to the S-th stage scanning shift register GN(S) near the side of the display area 100 .
  • Figure 12 is the first-stage control shift register GP (1) to the third -stage control shift register GP (T 3 ) and the first-stage scanning shift register GN (1) to the S-stage scanning shift register GN (S) Arrangement along the second direction is described as an example.
  • the first stage control shift register GP(1) to the third stage control shift register GP(T 3 ) and the first stage scan shift register GN(1) to the S stage scan shift register GN(S) edge Arranging in the second direction can reduce the area occupied by the first frame region and realize a narrow frame of the display substrate.
  • the first circuit group includes: first-stage light-emitting shift register EM(1) to T1- th stage light-emitting shift register EM(T 1 ) and S+th stage Level 1 scanning shift register GN (S+1) to T level 2 scanning shift register GN (T 2 ), the second circuit group includes: first level control shift register GP (1) to T level 3 control Shift register GP(T 3 ).
  • the first-stage light-emitting shift register EM( 1 ) to the T 1- th stage light-emitting shift register EM(T 1 ) are arranged along the second direction.
  • the first stage control shift register GP( 1 ) to the T 3rd stage control shift register GP( T 3 ) are arranged along the boundary of the round corner.
  • the first circuit group includes: the first stage light-emitting shift register EM(1) to the T1th stage light-emitting shift register EM(T 1 ) and the first stage Control the shift register GP (1) to the T 3rd level control shift register GP (T 3 ), the second circuit group includes: the S+1st level scanning shift register GN (S+1) to the T 2nd level scanning Shift register GN(T 2 ).
  • the first-stage light-emitting shift register EM( 1 ) to the T 1- th stage light-emitting shift register EM(T 1 ) are arranged along the second direction.
  • the first stage control shift register GP( 1 ) to the T 3rd stage control shift register GP( T 3 ) are arranged along the second direction.
  • the first-stage light-emitting shift register EM(1) to T 1- stage light-emitting shift register EM(T 1 ) and the first-stage scanning shift register GN(1) to S-stage The scanning shift register GN (S) is arranged along the second direction, or the first-stage control shift register GP (1) to the third- stage control shift register GP (T 3 ) and the first-stage scanning shift register GN (1) to the S-th stage scanning shift register GN (S) are arranged along the second direction, or, the first-stage light-emitting shift register EM (1) to the T- 1st stage light-emitting shift register EM (T 1 ) are located in The first-stage scanning shift register GN(1) to the S-stage scanning shift register GN(S) is away from the side of the display area, the first-stage control shift register GP(1) to the third- stage control shift register GP(T 3 ) is located on the side close to the display area of the first-stage scanning shift register GN(1) to the S-stage scanning
  • Fig. 14 is that the first-stage light-emitting shift register EM (1) to the T -th stage light-emitting shift register EM (T 1 ) are located in the first-stage scanning shift register GN (1) to the S-stage scanning shift register GN (S)
  • the first-stage control shift register GP (1) to the T -th stage control shift register GP (T 3 ) is located in the first-stage scanning shift register GN (1) to the S-th
  • the side of the stage scan shift register GN(S) close to the display area is taken as an example.
  • the first circuit group includes: the S+1st stage scanning shift register GN(S+1) to the T2th stage scanning shift register GN(T 2 ) And the first-stage control shift register GP (1) to the T3th stage control shift register GP ( T3 ), the second circuit group includes: the first-stage light-emitting shift register EM (1) to the T1- stage light-emitting Shift register EM(T 1 ).
  • the first stage control shift register GP( 1 ) to the T 3rd stage control shift register GP( T 3 ) are arranged along the second direction.
  • the first-stage light-emitting shift register EM( 1 ) to the T 1 -th stage light-emitting shift register EM(T 1 ) are arranged along the boundary of the round corner.
  • the transition region further includes: a second transition region CR2, and the second transition region CR2 is located on the side of the first transition region CR1 away from the first frame region.
  • the display area further includes: a second frame L2 extending along the first direction, the second frame is connected to the other end of the rounded corner connected to the first frame L1, and the non-display area further includes: a second frame outside the second frame The region BR2, the first border region BR1 and the second border region BR2 are located on both sides of the transition region.
  • the light-emitting shift register EM(T 1 +1) of stage T 1 +1 to the light-emitting shift register EM(M 1 ) of stage M 1 are located at stage T 2 + Level 1 scanning shift register GN(T 2 +1) to M 2nd level scanning shift register GN(M 2 ) is away from the side of the display area, and level T 3 +1 controls shift register GP(T 3 +1 ) to the M 3rd stage control shift register GP (M 3 ) located in the T 2 + 1st stage scan shift register GN (T 2 +1) to the M 2nd stage scan shift register GN (M 2 ) near the display area side.
  • the multi-stage light-emitting shift registers located in the second transition region are arranged along the boundary of the round corner.
  • the multi-stage scanning shift registers located in the second transition region are arranged along the boundary of the round corner.
  • the multi-stage light-emitting shift registers located in the second frame area are arranged along the first direction.
  • the multi-stage control shift registers located in the second frame area are arranged along the first direction.
  • FIG. 16 is a partial schematic diagram of a display panel provided by an exemplary embodiment
  • FIG. 17 is an enlarged view of the dashed box in FIG. 16
  • the display substrate provided by an exemplary embodiment further includes: multiple reset output lines 10 and multiple scan output lines 20
  • at least one level of scan shift register includes: signal output lines 30 .
  • the first circuit group includes: the S+1st stage scanning shift register to the T2th stage Stage scanning shift register
  • the second circuit group includes: the first stage light-emitting shift register to T1 stage light-emitting shift register and the first stage control shift register to T3 stage control shift register as an example for illustration .
  • the bth reset output line is connected to the (b-1) ⁇ K 2 +1th reset signal line to the b ⁇ K 2th reset signal line respectively Wire connection.
  • multiple reset output lines 10 are located between the control drive circuit and the display area, and are arranged in different layers from the signal output lines 30 . Wherein, there is no overlapping area between the orthographic projection of the reset output line 10 on the substrate and the orthographic projection of the signal output line 30 on the substrate.
  • the display substrate further includes: S signal connection parts 40 ; the signal connection parts 40 are arranged in different layers with the signal output lines 30 and the reset output lines 10 .
  • the i-th signal connection part is electrically connected to the signal output line of the i-th scanning shift register and the i-th reset output line respectively, 1 ⁇ i ⁇ S.
  • the orthographic projection of the i-th signal connecting portion 40 on the substrate partially overlaps with the orthographic projection of the signal output line 30 of the i-th scanning shift register on the substrate, and overlaps with the i-th reset output line 10 on the substrate. The orthographic projections partially overlap.
  • the e-th scan output line 20 includes: a first scan line 21 , a second scan line 22 and K 2 third scan lines 23 .
  • the first scanning wire 21 and the second scanning wire 22 are arranged in different layers, and the first scanning wire 21 and the third scanning wire 23 are arranged in the same layer.
  • the first scanning wire 21 is electrically connected to the signal output line of the S+e-th stage scanning shift register and the second scanning wire 22 respectively;
  • the second scanning wires 22 are electrically connected to the K 2 third scanning wires 23 respectively;
  • the K 2 third scanning wires are respectively connected to the (e-1) ⁇ K 2 +1 scanning signal line to the e ⁇ K 2
  • the scan signal lines are electrically connected.
  • the orthographic projection of the first scanning line 21 on the substrate and the orthographic projection of the signal output line of the S+e-th stage scanning shift register on the substrate Partially overlap, and partly overlap with the orthographic projection of the second scan line 22 on the substrate.
  • the second circuit group when the first circuit group includes: the S+1st stage scanning shift register to the T2th stage scanning shift register, the second circuit group includes: When the first-stage light-emitting shift register to the T1- stage light-emitting shift register and the first-stage control shift register to the T3- stage control shift register, the first scanning line is located between the light-emitting driving circuit and the control driving circuit , the second scan line is located between adjacent control shift registers, and the third scan line is located between the control drive circuit and the display area.
  • the display substrate may further include: a light emitting structure layer located on a side of the circuit structure layer away from the substrate, and the light emitting structure layer includes: light emitting elements arranged in an array located in the display area.
  • the following is an exemplary description by showing the preparation process of the substrate.
  • the "patterning process” mentioned in this disclosure includes coating photoresist, mask exposure, development, etching, stripping photoresist and other treatments for metal materials, inorganic materials or transparent conductive materials, and for organic materials, including Coating of organic materials, mask exposure and development, etc.
  • Deposition can use any one or more of sputtering, evaporation, chemical vapor deposition
  • coating can use any one or more of spray coating, spin coating and inkjet printing
  • etching can use dry etching and wet Any one or more of the engravings is not limited in the present disclosure.
  • “Thin film” refers to a layer of thin film made of a certain material on a substrate by deposition, coating or other processes.
  • Forming the second conductive layer includes: depositing a third insulating film on the substrate on which the first metal layer is formed, and patterning the third insulating film through a patterning process to form a third insulating layer.
  • a second conductive film is deposited on the substrate on which the third insulating layer is formed, and the second conductive film is patterned through a patterning process to form the second conductive layer.
  • forming the fourth conductive layer including: depositing a fifth insulating film on the substrate formed with the third conductive layer, patterning the fifth insulating film through a patterning process to form the fifth insulating layer, and A fourth conductive film is deposited on the insulating layer, and the fourth conductive film is patterned through a patterning process to form a fourth conductive layer.
  • Forming a light-emitting element including: depositing a transparent conductive film on a substrate formed with a flat layer, patterning the transparent conductive film through a patterning process to form an anode, depositing a pixel definition film on the substrate formed with the anode, by The patterning process patterned the pixel definition film to form a pixel definition layer, deposited a cathode film on the substrate forming the pixel definition layer, and patterned the cathode film through the patterning process to form a cathode.
  • the first conductive film to the fifth conductive film can be made of metal materials, such as silver (Ag), copper (Cu), aluminum (Al), titanium (Ti) and molybdenum (Mo) Any one or more, or alloy materials of the above metals, such as aluminum neodymium alloy (AlNd) or molybdenum niobium alloy (MoNb), can be a single layer structure, or a multilayer composite structure, such as Ti/Al/Ti, etc.
  • metal materials such as silver (Ag), copper (Cu), aluminum (Al), titanium (Ti) and molybdenum (Mo)
  • AlNd aluminum neodymium alloy
  • MoNb molybdenum niobium alloy

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Abstract

一种显示基板和显示装置，其中，显示基板包括：显示区域和非显示区域，非显示区域包括：第一边框区域和过渡区域，过渡区域包括：第一过渡区域；显示基板包括：发光驱动电路、扫描驱动电路和控制驱动电路；发光驱动电路包括：多级发光移位寄存器，扫描驱动电路包括多级扫描移位寄存器，控制驱动电路包括：多级控制移位寄存器；第一边框区域包括：第一电路组，第一过渡区域包括：第二电路组，第一电路组和第二电路组包括：Q1级发光移位寄存器，Q2级扫描移位寄存器和Q3级控制移位寄存器，第一电路组和第二电路组所包括的移位寄存器的类型不同，Q1级发光移位寄存器，Q2级扫描移位寄存器和Q3级控制移位寄存器所驱动的像素驱动电路的行数相同。

Description

显示基板和显示装置 技术领域
本公开涉及但不限于显示技术领域，特别涉及一种显示基板和显示装置。
背景技术
有机发光二极管(Organic Light Emitting Diode，简称OLED)和量子点发光二极管(Quantum-dot Light Emitting Diodes，简称QLED)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。随着显示技术的不断发展，以OLED或QLED为发光器件、由薄膜晶体管(Thin Film Transistor，简称TFT)进行信号控制的柔性显示装置(Flexible Display)已成为目前显示领域的主流产品。
发明概述
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
第一方面，本公开实施例提供了一种显示基板，所述显示区域包括至少一个圆角和第一边框，所述第一边框的一端与其中一个圆角的一端连接，所述非显示区域包括：位于所述第一边框的外侧的第一边框区域和位于所述第一边框所连接的圆角的外侧的过渡区域，所述第一边框区域和所述过渡区域相邻，所述过渡区域包括：第一过渡区域；
所述显示基板包括：基底以及设置在所述基底上的驱动电路，所述驱动电路包括：位于所述显示区域的阵列排布的像素驱动电路以及位于所述非显示区域的发光驱动电路、扫描驱动电路和控制驱动电路；所述发光驱动电路包括：多级发光移位寄存器，所述扫描驱动电路包括：多级扫描移位寄存器，所述控制驱动电路包括：多级控制移位寄存器；发光移位寄存器、扫描移位寄存器和控制移位寄存器为不同类型的移位寄存器；
所述第一边框区域包括：第一电路组，所述第一过渡区域包括：第二电 路组，所述第一电路组和所述第二电路组包括：Q1级发光移位寄存器，Q2级扫描移位寄存器和Q3级控制移位寄存器，所述第一电路组和所述第二电路组所包括的移位寄存器的类型不同，其中，Q1级发光移位寄存器，Q2级扫描移位寄存器和Q3级控制移位寄存器所驱动的像素驱动电路的行数相同，Q1、Q2和Q3为大于或者等于1的正整数。
在一些可能的实现方式中，所述第一电路组包括：Q1级发光移位寄存器，Q2级扫描移位寄存器和Q3级控制移位寄存器中一种或者两种类型的移位寄存器，所述第二电路组包括Q1级发光移位寄存器，Q2级扫描移位寄存器和Q3级控制移位寄存器中除第一电路组以外的其余类型移位寄存器。
在一些可能的实现方式中，所述第一电路组包括：Q1级发光移位寄存器，所述第二电路组包括：Q2级扫描移位寄存器和Q3级控制移位寄存器，或者，所述第一电路组包括：Q2级扫描移位寄存器，所述第二电路组包括：Q1级发光移位寄存器和Q3级控制移位寄存器，或者，所述第一电路组包括：Q3级控制移位寄存器，所述第二电路组包括：Q1级发光移位寄存器和Q2级扫描移位寄存器，或者，所述第一电路组包括：Q1级发光移位寄存器和Q2级扫描移位寄存器，所述第二电路组包括：Q3级控制移位寄存器，或者，所述第一电路组包括：Q1级发光移位寄存器和Q3级控制移位寄存器，所述第二电路组包括：Q2级扫描移位寄存器，或者，所述第一电路组包括：Q2级扫描移位寄存器和Q3级控制移位寄存器，所述第二电路组包括：Q1级发光移位寄存器。
在一些可能的实现方式中，至少一个像素驱动电路包括：发光晶体管、写入晶体管、复位晶体管和补偿晶体管，所述补偿晶体管的类型与所述复位晶体管的类型相同，所述发光晶体管和所述写入晶体管的类型相同，所述写入晶体管和所述补偿晶体管的类型不同；
所述扫描驱动电路设置为向所述复位晶体管和/或所述补偿晶体管提供驱动信号，所述控制驱动电路设置为向所述写入晶体管提供驱动信号，所述发光驱动电路设置为向所述发光晶体管提供驱动信号。
在一些可能的实现方式中，所述像素驱动电路包括：复位信号端、控制信号端和扫描信号端，所述写入晶体管与控制信号端电连接，所述复位晶体 管与复位信号端电连接，所述补偿晶体管与扫描信号端电连接，所述发光晶体管与发光信号端电连接；
所述显示基板还包括：M条复位信号线、M条控制信号线、M条扫描信号线和M条发光信号线；
M条复位信号线、M条控制信号线、M条扫描信号线和M条发光信号线沿第二方向延伸，且沿第一方向排布，第一方向和第二方向相交，第二方向为所述第一边框的延伸方向；
对于第s行像素驱动电路，复位信号端与第s条复位信号线电连接,控制信号端与第s条控制信号线电连接，扫描信号端与第s条扫描信号线电连接，发光信号端与第s条发光信号线电连接1≤s≤M。
在一些可能的实现方式中，所述发光驱动电路包括：M 1个级联的发光移位寄存器，至少一级发光移位寄存器与K 1条发光信号线电连接，其中，M＝M 1×K 1，K 1为大于或者等于1的正整数；
第a级发光移位寄存器分别与第(a-1)×K 1+1条发光信号线至第a×K 1条发光信号线电连接，1≤a≤M 1；
所述扫描驱动电路包括：M 2个级联的扫描移位寄存器，至少一级扫描移位寄存器分别与K 2条复位信号线和/或K 2条扫描信号线电连接，M 2＝P×M 1+S，P＝K 1/K 2，S、P和K 2均为大于或者等于1的正整数；
第b级扫描移位寄存器分别与第(b-1)×K 2+1条复位信号线至第b×K 2条复位信号线电连接，1≤b≤M 2-S；
第c级扫描移位寄存器分别与第(c-S-1)×K 2+1条扫描信号线至第(c-S)×K2条扫描信号线电连接，S+1≤c≤M 2；
所述控制驱动电路包括：M 3个级联的控制移位寄存器，至少一级控制移位寄存器与K 3条控制信号线电连接，M 3＝Q×M 1，Q＝K 1/K 3，Q和K 3均为大于或者等于1的正整数；
第d级发光移位寄存器分别与第(d-1)×K 3+1条控制信号线至第d×K 3条发光信号线电连接，1≤d≤M 3。
在一些可能的实现方式中，第一级扫描移位寄存器至第S级扫描移位寄 存器位于所述第一边框区域，且第一级扫描移位寄存器至第S级扫描移位寄存器沿第二方向排布。
在一些可能的实现方式中，所述第一电路组和所述第二电路组包括：第一级发光移位寄存器至第T 1级发光移位寄存器，第S+1级扫描移位寄存器至第T 2级扫描移位寄存器以及第一级控制移位寄存器至第T 3级控制移位寄存器，其中，Q1＝T 1，Q2＝T 2-S，Q3＝T 3，T 2＝P×T 1+S，T 3＝Q×T 1。
在一些可能的实现方式中，当所述第一电路组包括：第一级发光移位寄存器至第T 1级发光移位寄存器，所述第二电路组包括：第S+1级扫描移位寄存器至第T 2级扫描移位寄存器和第一级控制移位寄存器至第T 3级控制移位寄存器时，第一级控制移位寄存器至第T 3级控制移位寄存器位于第S+1级扫描移位寄存器至第T 2级扫描移位寄存器靠近显示区域的一侧；
第一级发光移位寄存器至第T 1级发光移位寄存器沿第二方向排布，第S+1级扫描移位寄存器至第T 2级扫描移位寄存器沿圆角的边界排布，第一级控制移位寄存器至第T 3级控制移位寄存器沿圆角的边界排布；
第一级发光移位寄存器至第T 1级发光移位寄存器与第一级扫描移位寄存器至第S级扫描移位寄存器沿第二方向排布，或者第一级发光移位寄存器至第T 1级发光移位寄存器位于第一级扫描移位寄存器至第S级扫描移位寄存器远离显示区域的一侧。
在一些可能的实现方式中，当所述第一电路组包括：第S+1级扫描移位寄存器至第T 2级扫描移位寄存器，所述第二电路组包括：第一级发光移位寄存器至第T 1级发光移位寄存器和第一级控制移位寄存器至第T 3级控制移位寄存器时，第一级发光移位寄存器至第T 1级发光移位寄存器位于第一级控制移位寄存器至第T 3级控制移位寄存器远离显示区域的一侧；
第一级扫描移位寄存器至第T 2级扫描移位寄存器沿第二方向排布，第一级发光移位寄存器至第T 1级发光移位寄存器沿圆角的边界排布，第一级控制移位寄存器至第T 3级控制移位寄存器沿圆角的边界排布。
在一些可能的实现方式中，当所述第一电路组包括：第一级控制移位寄存器至第T 3级控制移位寄存器，所述第二电路组包括：第S+1级扫描移位寄存器至第T 2级扫描移位寄存器和第一级发光移位寄存器至第T 1级发光移位 寄存器时，第S+1级扫描移位寄存器至第T 2级扫描移位寄存器位于第一级发光移位寄存器至第T 1级发光移位寄存器靠近显示区域的一侧；
第一级控制移位寄存器至第T 3级控制移位寄存器沿第二方向排布，第一级发光移位寄存器至第T 1级发光移位寄存器沿圆角的边界排布，第S+1级扫描移位寄存器至第T 2级扫描移位寄存器沿圆角的边界排布；
第一级控制移位寄存器至第T 3级控制移位寄存器与第一级扫描移位寄存器至第S级扫描移位寄存器沿第二方向排布，或者第一级控制移位寄存器至第T 3级控制移位寄存器位于第一级扫描移位寄存器至第S级扫描移位寄存器靠近显示区域的一侧。
在一些可能的实现方式中，当所述第一电路组包括：第一级发光移位寄存器至第T 1级发光移位寄存器和第S+1级扫描移位寄存器至第T 2级扫描移位寄存器，所述第二电路组包括：第一级控制移位寄存器至第T 3级控制移位寄存器时，第一级发光移位寄存器至第T 1级发光移位寄存器位于第S+1级扫描移位寄存器至第T 2级扫描移位寄存器远离显示区域的一侧；
第一级发光移位寄存器至第T 1级发光移位寄存器沿第二方向排布，第一级扫描移位寄存器至第T 2级扫描移位寄存器沿第二方向排布，第一级控制移位寄存器至第T 3级控制移位寄存器沿圆角的边界排布。
在一些可能的实现方式中，当所述第一电路组包括：第一级发光移位寄存器至第T 1级发光移位寄存器和第一级控制移位寄存器至第T 3级控制移位寄存器，所述第二电路组包括：第S+1级扫描移位寄存器至第T 2级扫描移位寄存器时，第一级发光移位寄存器至第T 1级发光移位寄存器位于第一级控制移位寄存器至第T 3级控制移位寄存器远离显示区域的一侧；
第一级发光移位寄存器至第T 1级发光移位寄存器沿第二方向排布，第一级控制移位寄存器至第T 3级控制移位寄存器沿第二方向排布，第S+1级扫描移位寄存器至第T 2级扫描移位寄存器沿圆角的边界排布；
第一级发光移位寄存器至第T 1级发光移位寄存器与第一级扫描移位寄存器至第S级扫描移位寄存器沿第二方向排布，或者第一级控制移位寄存器至第T 3级控制移位寄存器与第一级扫描移位寄存器至第S级扫描移位寄存器沿第二方向排布，或者，第一级发光移位寄存器至第T 1级发光移位寄存器位 于第一级扫描移位寄存器至第S级扫描移位寄存器远离显示区域的一侧，第一级控制移位寄存器至第T 3级控制移位寄存器位于第一级扫描移位寄存器至第S级扫描移位寄存器靠近显示区域的一侧。
在一些可能的实现方式中，当所述第一电路组包括：第S+1级扫描移位寄存器至第T 2级扫描移位寄存器和第一级控制移位寄存器至第T 3级控制移位寄存器，所述第二电路组包括：第一级发光移位寄存器至第T 1级发光移位寄存器时，第一级控制移位寄存器至第T 3级控制移位寄存器位于第S+1级扫描移位寄存器至第T 2级扫描移位寄存器靠近显示区域的一侧；
第一级控制移位寄存器至第T 3级控制移位寄存器沿第二方向排布，第一级扫描移位寄存器至第T 2级扫描移位寄存器沿第二方向排布，第一级发光移位寄存器至第T 1级发光移位寄存器沿圆角的边界排布。
在一些可能的实现方式中，所述过渡区域还包括：第二过渡区域，所述第二过渡区域位于所述第一过渡区域远离所述第一边框区域的一侧，所述显示区域还包括：沿第一方向延伸的第二边框，所述第二边框与所述第一边框所连接的圆角的另一端连接，所述非显示区域还包括：位于所述第二边框外侧的第二边框区域，所述第一边框区域和所述第二边框区域位于所述过渡区域的两侧；
第T 1+1级发光移位寄存器至第M 1级发光移位寄存器、第T 2+1级扫描移位寄存器至第M 2级扫描移位寄存器和第T 3+1级控制移位寄存器至第M 3级控制移位寄存器位于所述第二过渡区域和所述第二边框区域中；
第T 1+1级发光移位寄存器至第M 1级发光移位寄存器位于第T 2+1级扫描移位寄存器至第M 2级扫描移位寄存器远离显示区域的一侧，第T 3+1级控制移位寄存器至第M 3级控制移位寄存器位于第T 2+1级扫描移位寄存器至第M 2级扫描移位寄存器靠近显示区域的一侧；
位于所述第二过渡区域中的多级发光移位寄存器沿圆角的边界排布，位于所述第二过渡区域中的多级扫描移位寄存器沿圆角的边界排布，位于所述第二过渡区域中的多级控制移位寄存器沿圆角的边界排布，位于第二边框区域中的多级发光移位寄存器沿第一方向排布，位于第二边框区域中的多级扫描移位寄存器沿第一方向排布，位于第二边框区域中的多级控制移位寄存器 沿第一方向排布。
在一些可能的实现方式中，还包括：多条复位输出线和多条扫描输出线，至少一级扫描移位寄存器包括：信号输出线；
多条复位输出线分别与第一级扫描移位寄存器至第M 2-S级扫描移位寄存器的信号输出线电连接，所述多条扫描输出线分别与第S+1级扫描移位寄存器至第M 2级扫描移位寄存器的信号输出线电连接；
第b条复位输出线分别与第(b-1)×K 2+1条复位信号线至第b×K 2条复位信号线电连接；
第e条扫描输出线分别与第(e-1)×K 2+1条扫描信号线至第e×K2条扫描信号线电连接，1≤e≤M 2-S。
在一些可能的实现方式中，所述多条复位输出线位于所述控制驱动电路和所述显示区域之间，且与所述信号输出线异层设置，所述复位输出线在基底上的正投影与所述信号输出线在基底上的正投影不存在重叠区域。
在一些可能的实现方式中，还包括：S个信号连接部；所述信号连接部与所述信号输出线和所述复位输出线异层设置；
第i个信号连接部分别与第i个扫描移位寄存器的信号输出线和第i条复位输出线电连接，1≤i≤S，第i个信号连接部在基底上的正投影与第i个扫描移位寄存器的信号输出线在基底上的正投影部分重叠，且与第i条复位输出线在基底上的正投影部分重叠。
在一些可能的实现方式中，所述第e条扫描输出线包括：第一扫描走线、第二扫描走线和K 2个第三扫描走线；所述第一扫描走线与所述第二扫描走线异层设置，所述第一扫描走线和所述第三扫描走线同层设置；
所述第一扫描走线分别与第S+e级扫描移位寄存器的信号输出线和所述第二扫描走线电连接，所述第一扫描走线在基底上的正投影与第S+e级扫描移位寄存器的信号输出线在基底上的正投影部分重叠，且与第二扫描走线在基底上的正投影部分重叠；
所述第二扫描走线分别与K 2个第三扫描走线电连接，所述第二扫描走线在基底上的正投影与K 2个第三扫描走线在基底上的正投影部分重叠；
所述K 2个第三扫描走线分别与第(e-1)×K 2+1条扫描信号线至第e×K2条扫描信号线电连接，第z个第三扫描走线在基底上正投影与第(e-1)×K 2+z条扫描信号线在基底上的正投影部分重叠，1≤z≤K 2。
在一些可能的实现方式中，第j级扫描移位寄存器所连接的复位输出线与第j级扫描移位寄存器所连接的扫描输出线的其中一个第三扫描走线电连接，S+1≤j≤M 2-S；
第j级扫描移位寄存器所连接的复位输出线与第j级扫描移位寄存器所连接的扫描输出线的其中一个第三扫描走线在基底上的正投影部分重叠。
在一些可能的实现方式中，当所述第一电路组包括：第S+1级扫描移位寄存器至第T 2级扫描移位寄存器，所述第二电路组包括：第一级发光移位寄存器至第T 1级发光移位寄存器和第一级控制移位寄存器至第T 3级控制移位寄存器时，所述第一扫描走线位于所述发光驱动电路和所述控制驱动电路之间，所述第二扫描走线位于相邻的控制移位寄存器之间，所述第三扫描走线位于所述控制驱动电路和所述显示区域之间。
在一些可能的实现方式中，所述驱动电路包括：依次叠设在所述基底上的第一绝缘层、有源层、第二绝缘层、第一导电层、第三绝缘层、第二导电层、第四绝缘层、第三导电层、第五绝缘层、第四导电层、第六绝缘层、第五导电层和平坦层；
所述信号输出线和所述第二扫描走线位于所述第二导电层，所述复位输出线位于所述第三导电层，所述第一扫描走线、第三扫描走线和所述信号连接部位于所述第四导电层。
第二方面，本公开还提供了一种显示装置，包括上述显示基板。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图概述
附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开的技术方案的限制。附图中各部件的形状和大小不反映真实比例，目的只是 示意说明本公开内容。
图1为一种显示基板的结构示意图；
图2为一种显示基板的区域划分的示意图；
图3为另一显示基板的结构示意图；
图4为本公开实施例提供的显示基板中驱动电路的排布示意图；
图5A为一种像素驱动电路的等效电路示意图；
图5B为一种像素驱动电路的工作时序图；
图6为一种示例性实施例提供的驱动电路的部分级联示意图；
图7A为一种示例性实施例提供的发光移位寄存器的等效电路图；
图7B为图7A提供的发光移位寄存器的时序图；
图8A为一种示例性实施例提供的扫描移位寄存器的等效电路图；
图8B为图8A提供的扫描移位寄存器的时序图；
图9A为一种示例性实施例提供的控制移位寄存器的等效电路图；
图9B为图9A提供的控制移位寄存器的时序图；
图10为一种示例性实施例提供的显示基板的局部示意图一；
图11为一种示例性实施例提供的显示基板的局部示意图二；
图12为一种示例性实施例提供的显示基板的局部示意图三；
图13为一种示例性实施例提供的显示基板的局部示意图四；
图14为一种示例性实施例提供的显示基板的局部示意图五；
图15为一种示例性实施例提供的显示基板的局部示意图六；
图16为一种示例性实施例提供的显示面板的局部示意图；
图17为图16中虚线框的放大图。
详述
为使本公开的目的、技术方案和优点更加清楚明白，下文中将结合附图对本公开的实施例进行详细说明。注意，实施方式可以以多个不同形式来实 施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。为了保持本公开实施例的以下说明清楚且简明，本公开省略了部分已知功能和已知部件的详细说明。本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计
在附图中，有时为了明确起见，夸大表示了各构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。
在本说明书中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的 区域。
在本说明书中，第一极可以为漏电极、第二极可以为源电极，或者第一极可以为源电极、第二极可以为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换。
在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。
本公开中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。
显示基板中所用的是低温多晶硅(Low Temperature Poly-Silicon，简称LTPS)技术，LTPS技术拥有高分辨率、高反应速度、高亮度、高开口率等优势。尽管受到了市场欢迎，但LTPS技术也存在一些缺陷，如生产成本较高，所需功耗较大等，此时，低温多晶氧化物(Low Temperature Polycrystalline Oxide，简称LTPO)技术方案应运而生。相比于LTPS技术，LTPO技术的漏电流更小，像素点反应更快，显示基板多加了一层氧化物，降低了激发像素点所需的能耗，从而降低屏幕显示时的功耗。但是，相比采用LTPS技术的显示产品，采用LTPO技术的显示产品还要增加一组驱动电路以对显示产品中的金属氧化物晶体管进行控制，使得采用LTPO技术的显示产品无法实现窄边框。
图1为一种显示基板的结构示意图，图2为一种显示基板的区域划分的示意图，图3为另一显示基板的结构示意图，图4为本公开实施例提供的显示基板中驱动电路的排布示意图。如图1至4所示，显示基板可以包括：显示区域100和非显示区域，显示区域100包括至少一个圆角C和第一边框L1，第一边框的一端与其中一个圆角的一端连接，非显示区域包括：位于第一边框L1的外侧的第一边框区域BR1和位于圆角C的外侧的过渡区域，第一边框区域BR1和过渡区域相邻，过渡区域包括：第一过渡区域CR1。
显示基板包括：基底以及设置在基底上的驱动电路，驱动电路包括：位于显示区域的阵列排布的像素驱动电路P以及位于非显示区域的发光驱动电路、扫描驱动电路和控制驱动电路；发光驱动电路包括：多级发光移位寄存器，扫描驱动电路包括：多级扫描移位寄存器，控制驱动电路包括：多级控制移位寄存器。发光移位寄存器、扫描移位寄存器和控制移位寄存器为不同类型的移位寄存器。
第一边框区域包括：第一电路组，第一过渡区域包括：第二电路组，其中，第一电路组和第二电路组包括：Q1级发光移位寄存器，Q2级扫描移位寄存器和Q3级控制移位寄存器，所述第一电路组和所述第二电路组所包括的移位寄存器的类型不同，其中，Q1级发光移位寄存器，Q2级扫描移位寄存器和Q3级控制移位寄存器所驱动的像素驱动电路的行数相同，Q1、Q2和Q3为大于或者等于1的正整数。
在一种示例性实施例中，第一电路组包括：Q1级发光移位寄存器，Q2级扫描移位寄存器和Q3级控制移位寄存器中一种或者两种类型的移位寄存器，第二电路组包括Q1级发光移位寄存器，Q2级扫描移位寄存器和Q3级控制移位寄存器中除第一电路组以外的其余类型移位寄存器。
在一种示例性实施例中，第一电路组可以包括：Q1级发光移位寄存器，第二电路组可以包括：Q2级扫描移位寄存器和Q3级控制移位寄存器，或者，第一电路组包括：Q2级扫描移位寄存器，第二电路组可以包括：Q1级发光移位寄存器和Q3级控制移位寄存器，或者，第一电路组包括：Q3级控制移位寄存器，第二电路组可以包括：Q1级发光移位寄存器和Q2级扫描移位寄存器，或者第一电路组包括：Q1级发光移位寄存器和Q2级扫描移位寄存器， 第二电路组可以包括：Q3级控制移位寄存器，或者，第一电路组包括：Q2级扫描移位寄存器和Q3级控制移位寄存器，第二电路组可以包括：Q1级发光移位寄存器，或者，第一电路组包括：Q1级发光移位寄存器和Q3级控制移位寄存器，第二电路组可以包括：Q2级扫描移位寄存器，本公开对此不作任何限定。
在一种示例性实施例中，基底可以为刚性基底或柔性基底，其中，刚性基底可以为但不限于玻璃、金属萡片中的一种或多种；柔性基底可以为但不限于聚对苯二甲酸乙二醇酯、对苯二甲酸乙二醇酯、聚醚醚酮、聚苯乙烯、聚碳酸酯、聚芳基酸酯、聚芳酯、聚酰亚胺、聚氯乙烯、聚乙烯、纺织纤维中的一种或多种。
在一种示例性实施例中，显示区域的边界的形状可以为圆角矩形，本公开对此不作任何限定。
在一种示例性实施例中，显示区域包括：阵列排布的像素单元，至少一个像素单元包括至少三个子像素，至少一个子像素包括：像素驱动电路和发光器件。位于同一子像素中的像素驱动电路与发光器件电连接，且设置为驱动发光器件发光。
在一种示例性实施例中，像素单元中可以包括红色(R)子像素、绿色(G)子像素和蓝色(B)子像素，或者可以包括红色子像素、绿色子像素、蓝色子像素和白色子像素，本公开在此不做限定。
在一种示例性实施例中，像素单元中子像素的形状可以是矩形状、菱形、五边形或六边形。像素单元包括三个子像素时，三个子像素可以采用水平并列、竖直并列或品字方式排列，像素单元包括四个子像素时，四个子像素可以采用水平并列、竖直并列或正方形(Square)方式排列，本公开在此不做限定。
在一种示例性实施例中，发光器件可以是有机电致发光二极管(OLED)或者量子点发光二极管(QLED)。其中，OLED可以包括叠设的第一极(阳极)、有机发光层和第二极(阴极)
在一种示例性实施例中，有机发光层可以包括叠设的空穴注入层(Hole  Injection Layer，简称HIL)、空穴传输层(Hole Transport Layer，简称HTL)、电子阻挡层(Electron Block Layer，简称EBL)、发光层(Emitting Layer，简称EML)、空穴阻挡层(Hole Block Layer，简称HBL)、电子传输层(Electron Transport Layer，简称ETL)和电子注入层(Electron Injection Layer，简称EIL)。在一种示例性实施例中，所有子像素的空穴注入层可以是连接在一起的共通层，所有子像素的电子注入层可以是连接在一起的共通层，所有子像素的空穴传输层可以是连接在一起的共通层，所有子像素的电子传输层可以是连接在一起的共通层，所有子像素的空穴阻挡层可以是连接在一起的共通层，相邻子像素的发光层可以有少量的交叠，或者可以是隔离的，相邻子像素的电子阻挡层可以有少量的交叠，或者可以是隔离的。
在一种示例性实施例中，如图1所示，非显示区域可以包括：位于显示区域100一侧的绑定区域300和位于显示区域100其他侧的边框区域200。
在一种示例性实施例中，绑定区域300可以包括沿着远离显示区域方向依次设置的引线区、弯折区和复合电路区，引线区连接到显示区域100，弯折区连接到引线区，复合电路区连接到弯折区。
在一种示例性实施例中，引线区可以设置多条引出线，一部分多条引出线的一端与显示区域100中的多条数据扇出线对应连接，另一部分多条引出线的一端与显示区域100中的多条数据线对应连接，多条引出线的另一端跨过弯折区连接复合电路区的集成电路，使得集成电路通过引出线和数据扇出线将数据信号施加到数据线。
在一种示例性实施例中，弯折区可以以一曲率弯曲，可以将复合电路区的表面反转，即复合电路区朝向上方的表面可以通过弯折区的弯曲转换成面朝向下方。在一种示例性实施例中，当弯折区被弯曲时，复合电路区可以与显示区域100重叠。
在一种示例性实施例中，复合电路区可以包括防静电区、驱动芯片区和绑定引脚区，集成电路(Integrate Circuit，简称IC)可以绑定连接在驱动芯片区，柔性电路板(Flexible Printed Circuit，简称FPC)可以绑定连接在绑定引脚区。
在示例性实施方式中，集成电路可以产生用于驱动子像素所需的驱动信 号，并且可以将驱动信号提供给在显示区域100中的子像素。例如，驱动信号可以是驱动子像素发光亮度的数据信号。在一种示例性实施例中，集成电路可以通过各向异性导电膜或者其它方式绑定连接在驱动芯片区。在一种示例性实施例中，绑定引脚区可以设置包括多个引脚(PIN)的焊盘，柔性电路板可以绑定连接到焊盘上。
在一种示例性实施例中，显示基板可以为LTPO显示基板或者LTPS显示基板。
在一种示例性实施例中，显示基板中的驱动电路可以为两种、三种或者多种，取决于显示基板的结构，本公开对此不作任何限定。
本公开实施例提供的显示基板包括：显示区域和非显示区域，显示区域包括至少一个圆角和第一边框，第一边框的一端与其中一个圆角的一端连接，非显示区域包括：位于第一边框的外侧的第一边框区域和位于第一边框所连接的圆角的外侧的过渡区域，第一边框区域和过渡区域相邻，过渡区域包括：第一过渡区域；显示基板包括：基底以及设置在基底上的驱动电路，驱动电路包括：位于显示区域的阵列排布的像素驱动电路以及位于非显示区域的发光驱动电路、扫描驱动电路和控制驱动电路；发光驱动电路包括：多级发光移位寄存器，扫描驱动电路包括：多级扫描移位寄存器，控制驱动电路包括：多级控制移位寄存器；发光移位寄存器、扫描移位寄存器和控制移位寄存器为不同类型的移位寄存器，第一边框区域包括：第一电路组，第一过渡区域包括：第二电路组，第一电路组和第二电路组包括：Q1级发光移位寄存器，Q2级扫描移位寄存器和Q3级控制移位寄存器，第一电路组和第二电路组所包括的移位寄存器的类型不同，其中，Q1级发光移位寄存器，Q2级扫描移位寄存器和Q3级控制移位寄存器所驱动的像素驱动电路的行数相同，Q1、Q2和Q3为大于或者等于1的正整数。本公开通过将第一电路组设置在第一边框区域，第二电路组设置在第一过渡区域，减少了位于靠近第一边框区域的第一过渡区域中的电路数量，可以减少缩减过渡区域的边框，实现了显示基板的窄边框。
在一种示例性实施例中，至少一个像素驱动电路至少包括：发光晶体管、写入晶体管、复位晶体管和补偿晶体管。其中，扫描驱动电路设置为向复位 晶体管和/或补偿晶体管提供驱动信号，控制驱动电路设置为向写入晶体管提供驱动信号，发光驱动电路设置为向发光晶体管提供驱动信号。
在一种示例性实施例中，补偿晶体管的类型与复位晶体管的类型相同，发光晶体管和写入晶体管的类型相同，写入晶体管和补偿晶体管的类型不同。
在一些可能的实现方式中，像素驱动电路包括：数据信号端、复位信号端、控制信号端和扫描信号端，写入晶体管分别与控制信号端和数据信号端电连接，复位晶体管与复位信号端电连接，补偿晶体管与扫描信号端电连接，发光晶体管与发光信号端电连接。
在一种示例性实施例中，图5A为一种像素驱动电路的等效电路示意图。如图5A所示，像素驱动电路可以包括7个晶体管(第一晶体管T1到第七晶体管T7)、1个电容C和8个信号端(数据信号端Data、控制信号端G、扫描信号端S、复位信号端Reset、发光信号端EM、初始信号端VINIT、第一电源端VDD和第二电源端VSS)。
在一种示例性实施例中，电容C的第一极板与第一电源端VDD连接，电容C的第二极板与第一节点N1连接。第一晶体管T1的控制极与复位信号端Reset连接，第一晶体管T1的第一极与初始信号端Vinit连接，第一晶体管的第二极与第一节点N1连接；第二晶体管T2的控制极与扫描信号端S连接，第二晶体管T2的第一极与第一节点N1连接，第二晶体管T2的第二极与第二节点N2连接。第三晶体管T3的控制极与第一节点N1连接，第三晶体管T3的第一极与第二节点N2连接，第三晶体管T3的第二极与第三节点N3连接。第四晶体管T4的控制极与控制信号端G连接，第四晶体管T4的第一极与数据信号端Data连接，第四晶体管T4的第二极与第三节点N3连接。第五晶体管T5的控制极与发光信号端EM连接，第五晶体管T5的第一极与第一电源端VDD连接，第五晶体管T5的第二极与第三节点N3连接；第六晶体管T6的控制极与发光信号端EM连接，第六晶体管T6的第一极与第二节点N2连接，第六晶体管T6的第二极与发光器件的第一极连接。第七晶体管T7的控制极与控制信号端G连接，第七晶体管T7的第一极与初始信号端Vinit连接，第七晶体管T7的第二极与发光器件的第一极连接，发光器件的第二极与第二电源端VSS连接。
在一种示例性实施例中，第一晶体管T1可以称为复位晶体管，当复位信号端Reset输入有效电平信号时，第一晶体管T1将初始化电压传输到第一节点N1，以使第一节点N1的电荷量初始化。
在一种示例性实施例中，第三晶体管T3可以称为驱动晶体管，第三晶体管T3根据控制极与第一极之间的电位差来确定在第一电源端VDD与第二电源端VSS之间流动的驱动电流。
在一种示例性实施例中，第四晶体管T4可以称为写入晶体管等，当控制信号端S1输入有效电平信号时，第四晶体管T4使数据信号端Data的数据电压输入到像素驱动电路。
在一种示例性实施例中，第五晶体管T5和第六晶体管T6可以称为发光晶体管。当发光信号端EM输入有效电平信号时，第五晶体管T5和第六晶体管T6通过在第一电源端VDD与第二电源端VSS之间形成驱动电流路径而使发光器件发光。
在一种示例性实施例中，第一电源端VDD的信号为持续提供高电平信号，第二电源端VSS的信号为低电平信号。
在一种示例性实施例中，第一晶体管T1和第二晶体管T2为金属氧化物晶体管，且为N型晶体管，第三晶体管T3至第七晶体管T7为低温多晶硅晶体管，且为P型晶体管。
在一种示例性实施例中，第一晶体管T1和第二晶体管T2为氧化物晶体管可以减少漏电流，提升像素驱动电路的性能，可以降低像素驱动电路的功耗。
在一种示例性实施例中，第一电源端VDD配置为持续提供高电平信号，第二电源端VSS配置为持续提供低电平信号。
图5B为一种像素驱动电路的工作时序图。下面通过图5B示例的像素驱动电路的工作过程说明本公开示例性实施例，图5A中的像素驱动电路包括7个晶体管(第一晶体管T1到第七晶体管T7)、1个电容C和8个信号端(数据信号端Data、控制信号端G、扫描信号端S、复位信号端Reset、发光信号端EM、初始信号端Vinit、第一电源端VDD和第二电源端VSS)。
在一种示例性实施例中，像素驱动电路的工作过程可以包括：
第一阶段A1，称为复位阶段，复位信号端Reset、控制信号端G和发光信号端EM的信号均为高电平信号，扫描信号端S的信号为低电平信号。复位信号端Reset的信号为高电平信号，第一晶体管T1导通，初始信号端Vinit的信号提供至第一节点N1，对电容C进行初始化，清除电容C中原有数据电压。控制信号端G和发光信号端EM的信号为高电平信号，扫描信号端S的信号为低电平信号，第二晶体管T2、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7断开，此阶段OLED不发光。
第二阶段A2、称为数据写入阶段或者阈值补偿阶段，控制信号端G和复位信号端Reset的信号为低电平信号，发光信号端EM和扫描信号端S的信号为高电平信号，数据信号端Data输出数据电压。此阶段由于第一节点N1为低电平信号，因此第三晶体管T3导通。控制信号端G的信号为低电平信号，第四晶体管T4和第七晶体管T7导通，扫描信号端S的信号为高电平信号，第二晶体管T2导通。第二晶体管T2和第四晶体管T4导通使得数据信号端Data输出的数据电压经过第三节点N3、导通的第三晶体管T3、第二节点N2和导通的第二晶体管T2提供至第一节点N1，并将数据信号端Data输出的数据电压与第三晶体管T3的阈值电压之差充入电容C，直至第一节点N1的电压为Vd-|Vth|，Vd为数据信号端Data输出的数据电压，Vth为第三晶体管T3的阈值电压。第七晶体管T7导通使得初始信号端Vinit的初始电压提供至OLED的第一极，对OLED的第一极进行初始化(复位)，清空其内部的预存电压，完成初始化，确保OLED不发光。复位信号端Reset的信号为低电平信号，第一晶体管T1断开。发光信号端EM的信号为高电平信号，第五晶体管T5和第六晶体管T6断开。
第三阶段A3、称为发光阶段，控制信号端G、扫描信号端S、发光信号端EM和复位信号端Reset的信号均为低电平信号。发光信号端EM的信号为低电平信号，第五晶体管T5和第六晶体管T6导通，第一电源端VDD输出的电源电压通过导通的第五晶体管T5、第三晶体管T3和第六晶体管T6向OLED的第一极提供驱动电压，驱动OLED发光。
在像素驱动电路驱动过程中，流过第三晶体管T3(驱动晶体管)的驱动 电流由控制极和第一极之间的电压差决定。由于第一节点N1的电压为Vd-|Vth|，因而第三晶体管T3的驱动电流为：
I＝K*(Vgs-Vth) 2＝K*[(Vdd-Vd+|Vth|)-Vth] 2＝K*[(Vdd-Vd] 2
其中，I为流过第三晶体管T3的驱动电流，也就是驱动OLED的驱动电流，K为常数，Vgs为第三晶体管T3的控制极和第一极之间的电压差，Vth为第三晶体管T3的阈值电压，Vd为数据信号端Data输出的数据电压，Vdd为第一电源端VDD输出的电源电压。
在一种示例性实施例中，显示基板还包括：N条数据信号线D 1至D N、M条复位信号线R 1至RL M、M条控制信号线GL 1至GL M、M条扫描信号线SL 1至SL M以及M条发光信号线EL 1至EL M。
在一种示例性实施例中，数据信号线沿第一方向D1延伸，且N条数据信号沿第二方向D2排布，第二方向为第一边框的延伸方向。
在一种示例性实施例中，复位信号线沿第二方向D2延伸，且M条复位信号线沿第一方向D1排布。
在一种示例性实施例中，控制信号线沿第二方向D2延伸，且M条控制信号线沿第一方向D1排布；
在一种示例性实施例中，扫描信号线沿第二方向D2延伸，且M条扫描信号线沿第一方向D1排布。
在一种示例性实施例中，发光信号线沿第二方向D2延伸，且M条发光信号线沿第一方向D1排布。
对于第s行第t列像素驱动电路，复位信号端与第s条复位信号线电连接,控制信号端与第s条控制信号线电连接，扫描信号端与第s条扫描信号线电连接，发光信号端与第s条发光信号线电连接，数据信号端与第t条数据信号线电连接，1≤s≤M，1≤t≤N。
在一种示例性实施例中，图6为一种示例性实施例提供的驱动电路的部分级联示意图，图6中的pixel指的是像素驱动电路所在的行数。如图4和图6所示，发光驱动电路包括：M 1个级联的发光移位寄存器EM(1)至EM(M 1)，至少一级发光移位寄存器与K 1条发光信号线电连接，其中，M＝M 1×K 1，K 1 为大于或者等于1的正整数。
在一种示例性实施例中，第a级发光移位寄存器EM(a)分别与第(a-1)×K 1+1条发光信号线至第a×K 1条发光信号线电连接，1≤a≤M 1。其中，图6是以K 1＝2为例进行说明的，本公开对此不作任何限定。
在一种示例性实施例中，扫描驱动电路包括：M 2个级联的扫描移位寄存器GN(1)至GN(M 2)，至少一级扫描移位寄存器分别与K 2条复位信号线和/或K 2条扫描信号线电连接，M 2＝P×M 1+S，P＝K 1/K 2，S、P和K 2均为大于或者等于1的正整数。其中，图6是以S＝7，K 2＝2为例进行说明的，本公开对此不作任何限定。
在一种示例性实施例中，第b级扫描移位寄存器GN(1)分别与第(b-1)×K 2+1条复位信号线至第b×K 2条复位信号线电连接，1≤b≤M 2-S。
在一种示例性实施例中，第c级扫描移位寄存器分别与第(c-S-1)×K 2+1条扫描信号线至第(c-S)×K 2条扫描信号线电连接，S+1≤c≤M 2。
在一种示例性实施例中，控制驱动电路包括：M 3个级联的控制移位寄存器GP(1)至GP(M 3)，至少一级控制移位寄存器与K 3条控制信号线电连接，M 3＝Q×M 1，Q＝K 1/K 3，Q和K 3均为大于或者等于1的正整数。其中，图6是以K 3＝1为例进行说明的，本公开对此不作任何限定。
在一种示例性实施例中，第d级发光移位寄存器GP(d)分别与第(d-1)×K 3+1条控制信号线至第d×K 3条发光信号线电连接，1≤d≤M 3。
在一种示例性实施例中，如图2所示，显示基板还可以包括位于非显示区域的时序控制器和源极驱动电路。
在一种示例性实施例中，时序控制器可以将适合于源极驱动电路的规格的灰度值和控制信号提供到源极驱动电路，可以将适合于扫描驱动电路的规格的时钟信号、扫描起始信号等提供到扫描驱动电路，可以将适合于控制驱动电路的规格的时钟信号、控制起始信号等提供到控制驱动电路，可以将适合于发光驱动电路的规格的时钟信号、发射停止信号等提供到发光驱动电路。
在一种示例性实施例中，源极驱动电路可以利用从时序控制器接收的灰度值和控制信号来产生将提供到数据信号线D 1、D 2、D 3、……和D N的数据 电压。例如，源极驱动电路可以利用时钟信号对灰度值进行采样，并且以像素行为单位将与灰度值对应的数据电压施加到数据信号线D 1至D N。
在一种示例性实施例中，扫描驱动电路可以通过从时序控制器接收时钟信号、扫描起始信号等来产生将提供到扫描信号线SL 1、SL 2、SL 3、……和SL M的扫描信号。例如，扫描驱动电路可以将具有导通电平脉冲的扫描信号顺序地提供到扫描信号线SL 1至SL M。例如，扫描驱动电路可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以导通电平脉冲形式提供的扫描起始信号传输到下一级电路的方式产生扫描信号。
在一种示例性实施例中，控制驱动电路可以通过从时序控制器接收时钟信号、控制起始信号等来产生将提供到控制信号线GL 1、GL 2、GL 3、……和GL M的控制信号。例如，控制驱动电路可以将具有导通电平脉冲的控制信号顺序地提供到控制信号线GL 1至GL M。例如，控制驱动电路可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以导通电平脉冲形式提供的控制起始信号传输到下一级电路的方式产生控制信号。
在一种示例性实施例中，发光驱动电路可以通过从时序控制器接收时钟信号、发射停止信号等来产生将提供到发光信号线EL 1、EL 2、EL 3、……和EL M的发射信号。例如，发光驱动电路可以将具有截止电平脉冲的发射信号顺序地提供到发光信号线EL 1至EL M。例如，发光驱动电路可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以截止电平脉冲形式提供的发光停止信号传输到下一级电路的方式产生发光信号。
在一种示例性实施例中，发光移位寄存器可以包括：多个发光晶体管和多个发光电容。发光移位寄存器的电路结构可以为13T3C或者10T3C，本公开对此不作任何限定。
在一种示例性实施例中，扫描移位寄存器可以包括：多个扫描晶体管和多个扫描电容。扫描移位寄存器的电路结构可以为13T3C或者10T3C，本公开对此不作任何限定。
在一种示例性实施例中，控制移位寄存器包括：多个控制晶体管和多个控制电容，控制移位寄存器的电路结构可以为8T2C，本公开对此不作任何限定。
图7A为一种示例性实施例提供的发光移位寄存器的等效电路图，图7B为图7A提供的发光移位寄存器的时序图。如图7A和图7B所示，在一种示例性实施例中，发光移位寄存器包括：第一发光晶体管ET1至第十三发光晶体管ET13以及第一发光电容EC1至第三发光电容EC3。
在一种示例性实施例中，第一发光晶体管ET1的控制极与第三时钟信号端ECK3电连接，第一发光晶体管ET1的第一极与输入端EIN电连接，第一发光晶体管ET1的第二极与第一节点E1电连接。第二发光晶体管ET2的控制极与第一节点E1电连接，第二发光晶体管ET2的第一极与第三时钟信号端ECK3电连接，第二发光晶体管ET2的第二极与第二节点E2电连接。第三发光晶体管ET3的控制极与第三时钟信号端ECK3电连接，第三发光晶体管ET3的第一极与第二电源端VGL电连接，第三发光晶体管ET3的第二极与第二节点E2电连接。第四发光晶体管ET4的控制极与第三节点E3电连接，第四发光晶体管ET4的第一极与第一时钟信号端ECK1电连接，第四发光晶体管ET4的第二极与第五节点E5电连接。第五发光晶体管ET5的控制极与第四节点E4电连接，第五发光晶体管ET5的第一极与第五节点E5电连接，第五发光晶体管ET5的第二极与第一电源端VGH电连接。第六发光晶体管ET6的控制极与第四节点E4电连接，第六发光晶体管ET6的第一极与第一时钟信号端ECK1电连接，第六发光晶体管ET6的第二极与第六节点E6电连接。第七发光晶体管ET7的控制极与第一时钟信号端ECK1电连接，第七发光晶体管ET7的第一极与第六节点E6电连接，第七发光晶体管ET7的第二极与第七节点E7电连接。第八发光晶体管ET8的控制极与第一节点E1电连接，第八发光晶体管ET8的第一极与第一电源端VGH电连接，第八发光晶体管ET8的第二极与第七节点E7电连接。第九发光晶体管ET9的控制极与第七节点E7电连接，第九发光晶体管ET9的第一极与第一电源端VGH电连接，第九发光晶体管ET9的第二极与输出端EOUT电连接。第十发光晶体管ET10的控制极与第三节点E3电连接，第十发光晶体管ET10的第一极与第二电源端VGL电连接，第十发光晶体管ET10的第二极与输出端EOUT电连接。第十一发光晶体管ET11的控制极与第二电源端VGL电连接，第十一发光晶体管ET11的第一极与第二节点E2电连接，第十一发光晶体管ET11的第二极与第四节点E4电连接。第十二发光晶体管ET12的控制极与第二电 源端VGL电连接，第十二发光晶体管ET12的第一极与第一节点E1电连接，第十二发光晶体管ET12的第二极与第三节点E3电连接。第十三发光晶体管ET13的控制极与第二时钟信号端ECK2电连接，第十三发光晶体管ET13的第一极与第一节点E1电连接，第十三发光晶体管ET13的第二极与第一电源端VGH电连接。第一发光电容EC1的第一极板EC11与第四节点E4电连接，第一发光电容EC1的第二极板EC12与第六节点E6电连接。第二发光电容EC2的第一极板EC21与第七节点E7电连接，第二发光电容EC2的第二极板EC22与第一电源端VGH电连接。第三发光电容EC3的第一极板EC31与第三节点E3电连接，第三发光电容EC3的第二极板EC32与第五节点E5电连接。
在一种示例性实施例中，第一发光晶体管ET1至第十三发光晶体管ET13可以为P型晶体管或者可以为N型晶体管。
在一种示例性实施例中，第一电源端VGH持续提供高电平信号，第二电源端VGL持续提供低电平信号。由于第二电源端VGL持续提供低电平信号，第十一发光晶体管ET11和第十二发光晶体管ET12持续导通。
在一种示例性实施例中，第二时钟信号端ECK2在开机初始化阶段为低电平信号，防止最后一发光移位寄存器的第九发光晶体管ET9和第十发光晶体管ET10因输出信号的延迟同时导通，或者在异常关机阶段为低电平信号，防止第九发光晶体管ET9和第十发光晶体管ET10同时导通。第二时钟信号端ECK2在正常显示阶段持续提供高电平信号，即在正常显示阶段，第十三发光晶体管ET13持续截止。
以第一发光晶体管ET1至第十三发光晶体管ET13为P型晶体管为例，如图7B所示，一种示例性实施例提供的发光移位寄存器的工作过程包括以下阶段：
在第一阶段B1，第一时钟信号端ECK1的信号为高电平信号，第三时钟信号端ECK3的信号为低电平信号。第三时钟信号端ECK3的信号为低电平信号，第一发光晶体管ET1、第三发光晶体管ET3和第十二发光晶体管ET12导通，导通的第一发光晶体管ET1将输入端EIN的高电平信号传输至第一节点E1，从而使得第一节点E1的电平变为高电平信号，导通的第十二发光晶 体管ET12将第一节点E1的高电平信号传输至第三节点E2，第二发光晶体管ET2、第四发光晶体管ET4、第八发光晶体管ET8以及第十发光晶体管ET10被截止。另外，导通的第三发光晶体管ET3将第三电源端VGL的低电平信号传输至第二节点E2，从而使得第二节点E2的电平变为低电平，导通的第十一发光晶体管ET11将第二节点E2的低电平信号传输至第四节点E4，从而使得第四节点E4的电平变为低电平，第五发光晶体管ET5和第六发光晶体管ET6被导通。第一时钟信号端ECK1的信号为高电平信号，第七发光晶体管ET7截止。另外，在第三发光电容EC3的作用下，第九发光晶体管ET9被截止。在第一阶段P1中，由于第九发光晶体管ET9以及第十发光晶体管ET10均被截止，输出端EOUT的信号保持之前的低电平。
在第二阶段B2，第一时钟信号端ECK1的信号为低电平信号，第三时钟信号端ECK3的信号为高电平信号。第一时钟信号端ECK1的信号为低电平信号，第七发光晶体管ET7导通。第三时钟信号端ECK3的信号为高电平信号，第一发光晶体管ET1和第三发光晶体管ET3被截止。在第三发光电容EC3的作用下，第一节点E1和第三节点E3可以继续保持上一阶段的高电平信号，在第一发光电容EC1作用下，所以第四节点E4可以继续保持上一阶段的低电平，所以第五发光晶体管ET5以及第六发光晶体管ET6被导通。第二发光晶体管ET2、第四发光晶体管ET4、第八发光晶体管ET8以及第十发光晶体管ET10被截止。另外，第一时钟信号端ECK1的低电平信号通过导通的第六发光晶体管ET6以及第七发光晶体管ET7被传输至第七节点E7，第九发光晶体管ET9被导通，导通的第九发光晶体管ET9将第一电源端VGH的高电平信号输出，所以输出端EOUT的信号为高电平信号。另外，
在第三阶段B3，第三时钟信号端ECK3的信号为低电平信号，第一时钟信号端ECK1的信号为高电平信号。第一时钟信号端ECK1的信号为高电平信号，第七发光晶体管ET7被截止。第二发光晶体管ET2、第四发光晶体管ET4、第八发光晶体管ET8以及第十发光晶体管ET10被截止。第三时钟信号端ECK3的信号为低电平信号，第一发光晶体管ET1以及第三发光晶体管ET3被导通。在第二发光电容EC3的作用下，第九发光晶体管ET9保持导通状态，导通的第九发光晶体管ET9将第一电源端VGH的高电平信号输出， 所以输出端EOUT的信号仍然为高电平信号。
在第四阶段B4，第一时钟信号端ECK1的信号为低电平信号，第三时钟信号端ECK3的信号为高电平信号。第三时钟信号端ECK3的信号为高电平信号，第一发光晶体管ET1以及第三发光晶体管ET3被截止。第一时钟信号端ECK1的信号为低电平，第七发光晶体管ET7被导通。由于第三发光电容EC3的存储作用，所以第一节点E1和第三节点E3的电平保持上一阶段的高电平信号，从而使得第二发光晶体管ET2、第四发光晶体管ET4、第八发光晶体管ET8以及第十发光晶体管ET10被截止。由于第一发光电容EC1的存储作用，第四节点E4继续保持上一阶段的低电平，从而使得第五发光晶体管ET5以及第六发光晶体管ET6被导通。另外，第一时钟信号端ECK1的低电平信号通过导通的第六发光晶体管ET6以及第七发光晶体管ET7被传输至第七节点E7，导通的第九发光晶体管ET9将第一电源端VGH的高电平信号输出，所以输出端EOUT的信号仍然为高电平信号。
在第五阶段B5，第一时钟信号端ECK1的信号为高电平信号，第三时钟信号端ECK3的信号为低电平信号。第三时钟信号端ECK3的信号为低电平信号，第一发光晶体管ET1以及第三发光晶体管ET3被导通。第一时钟信号端ECK1的信号为高电平信号，第七发光晶体管ET7被截止。导通的第一发光晶体管ET1将输入端EIN的低电平信号传输至第一节点E1，从而使得第一节点E1的电平变为低电平，导通的第十二发光晶体管ET12将第一节点E1的低电平信号传输至第三节点E3，从而使得第三节点E3的电平变为低电平，第二发光晶体管ET2、第四发光晶体管ET4、第八发光晶体管ET8以及第十发光晶体管ET10被导通。导通的第二发光晶体管ET2将低电平的第三时钟信号端ECK3的信号传输至第二节点E2，从而可以进一步拉低第二节点E2的电平，所以第二节点E2和第四节点E4继续保持上一阶段的低电平，从而使得第五发光晶体管ET5以及第六发光晶体管ET6被导通。第一时钟信号端ECK1的信号为高电平信号，第七发光晶体管ET7被截止。另外，导通的第八发光晶体管ET8将第一电源端VGH的高电平信号传输至第七节点E7，第九发光晶体管ET9被截止。导通的第十发光晶体管ET10将第二电源端VGL的低电平信号输出，所以输出端EOUT的信号变为低电平。
在一种示例性实施例中，显示基板还可以包括：沿第一方向延伸的发光初始信号线、第一发光时钟信号线至第三发光时钟信号线、第一高电平电源线和第一低电平电源线。
第一级发光移位寄存器的输入端与发光初始信号线电连接，第i级发光移位寄存器的输出端与第i+1级发光移位寄存器的输入端电连接；第i级发光移位寄存器的第一时钟信号端与第一发光时钟信号线电连接，第二时钟信号端与第二发光时钟信号线电连接，第三时钟信号端与第三发光时钟信号线电连接，第i+1级发光移位寄存器的第一时钟信号端与第三发光时钟信号线电连接，第二时钟信号端与第二发光时钟信号线电连接，第三时钟信号端与第一发光时钟信号线电连接，第i级发光移位寄存器的第一电源端与第一高电平电源线电连接，第i级发光移位寄存器的第二电源端与第一低电平电源线电连接。
图8A为一种示例性实施例提供的扫描移位寄存器的等效电路图，图8B为图8A提供的扫描移位寄存器的时序图。如图8A和图8B所示，在一种示例性实施例中，扫描移位寄存器包括：第一扫描晶体管ST1至第十三扫描晶体管ST13以及第一扫描电容SC1至第三扫描电容SC3。
在一种示例性实施例中，第一扫描晶体管ST1的控制极与第三时钟信号端SCK3电连接，第一扫描晶体管ST1的第一极与输入端SIN电连接，第一扫描晶体管ST1的第二极与第一节点S1电连接。第二扫描晶体管ST2的控制极与第一节点S1电连接，第二扫描晶体管ST2的第一极与第三时钟信号端SCK3电连接，第二扫描晶体管ST2的第二极与第二节点S2电连接。第三扫描晶体管ST3的控制极与第三时钟信号端SCK3电连接，第三扫描晶体管ST3的第一极与第二电源端VGL电连接，第三扫描晶体管ST3的第二极与第二节点S2电连接。第四扫描晶体管ST4的控制极与第三节点S3电连接，第四扫描晶体管ST4的第一极与第一时钟信号端SCK1电连接，第四扫描晶体管ST4的第二极与第五节点S5电连接。第五扫描晶体管ST5的控制极与第四节点S4电连接，第五扫描晶体管ST5的第一极与第五节点S5电连接，第五扫描晶体管ST5的第二极与第一电源端VGH电连接。第六扫描晶体管ST6的控制极与第四节点S4电连接，第六扫描晶体管ST6的第一极与第一 时钟信号端SCK1电连接，第六扫描晶体管ST6的第二极与第六节点S6电连接。第七扫描晶体管ST7的控制极与第一时钟信号端SCK1电连接，第七扫描晶体管ST7的第一极与第六节点S6电连接，第七扫描晶体管ST7的第二极与第七节点S7电连接。第八扫描晶体管ST8的控制极与第一节点S1电连接，第八扫描晶体管ST8的第一极与第一电源端VGH电连接，第八扫描晶体管ST8的第二极与第七节点S7电连接。第九扫描晶体管ST9的控制极与第七节点S7电连接，第九扫描晶体管ST9的第一极与第一电源端VGH电连接，第九扫描晶体管ST9的第二极与输出端SOUT电连接。第十扫描晶体管ST10的控制极与第三节点S3电连接，第十扫描晶体管ST10的第一极与第二电源端VGL电连接，第十扫描晶体管ST10的第二极与输出端SOUT电连接。第十一扫描晶体管ST11的控制极与第二电源端VGL电连接，第十一扫描晶体管ST11的第一极与第二节点S2电连接，第十一扫描晶体管ST11的第二极与第四节点S4电连接。第十二扫描晶体管ST12的控制极与第二电源端VGL电连接，第十二扫描晶体管ST12的第一极与第一节点S1电连接，第十二扫描晶体管ST12的第二极与第三节点S3电连接。第十三扫描晶体管ST13的控制极与第二时钟信号端SCK2电连接，第十三扫描晶体管ST13的第一极与第一节点S1电连接，第十三扫描晶体管ST13的第二极与第一电源端VGH电连接。第一扫描电容SC1的第一极板SC11与第四节点S4电连接，第一扫描电容SC1的第二极板SC12与第六节点S6电连接。第二扫描电容SC2的第一极板SC21与第七节点S7电连接，第二扫描电容SC2的第二极板SC22与第一电源端VGH电连接。第三扫描电容SC3的第一极板SC31与第三节点S3电连接，第三扫描电容SC3的第二极板SC32与第五节点S5电连接。
在一种示例性实施例中，第一扫描晶体管ST1至第十三扫描晶体管ST13可以为P型晶体管或者可以为N型晶体管。第十扫描晶体管ST10为输出晶体管。
在一种示例性实施例中，第一电源端VGH持续提供高电平信号，第二电源端VGL持续提供低电平信号。由于第二电源端VGL持续提供低电平信号，第十一扫描晶体管ST11和第十二扫描晶体管ST12持续导通。
在一种示例性实施例中，第二时钟信号端SCK2在开机初始化阶段为低电平信号，防止最后一极扫描移位寄存器的第九扫描晶体管ST9和第十扫描晶体管ST10因输出信号的延迟同时导通，或者在异常关机阶段为低电平信号，防止第九扫描晶体管ST9和第十扫描晶体管ST10同时导通。第二时钟信号端SCK2在正常显示阶段持续提供高电平信号，即在正常显示阶段，第十三扫描晶体管ST13持续截止。
以第一扫描晶体管ST1至第十三扫描晶体管ST13为P型晶体管为例，如图8B所示，一种示例性实施例提供的扫描移位寄存器的工作过程包括以下阶段：
在第一阶段C1，第一时钟信号端SCK1的信号为高电平信号，第三时钟信号端SCK3的信号为低电平信号。第三时钟信号端SCK3的信号为低电平信号，第一扫描晶体管ST1、第三扫描晶体管ST3和第十二扫描晶体管ST12导通，导通的第一扫描晶体管ST1将输入端SIN的高电平信号传输至第一节点S1，从而使得第一节点S1的电平变为高电平信号，导通的第十二扫描晶体管ST12将第一节点S1的高电平信号传输至第三节点S2，第二扫描晶体管ST2、第四扫描晶体管ST4、第八扫描晶体管ST8以及第十扫描晶体管ST10被截止。另外，导通的第三扫描晶体管ST3将第二电源端VGL的低电平信号传输至第二节点S2，从而使得第二节点S2的电平变为低电平，导通的第十一扫描晶体管ST11将第二节点S2的低电平信号传输至第四节点S4，从而使得第四节点S4的电平变为低电平，第五扫描晶体管ST5和第六扫描晶体管ST6被导通。第一时钟信号线SCK1的信号为高电平信号，第七扫描晶体管ST7截止。另外，在第三扫描电容SC3的作用下，第九扫描晶体管ST9被截止。在第一阶段P1中，由于第九扫描晶体管ST9以及第十扫描晶体管ST10均被截止，输出端SOUT的信号保持之前的低电平。
在第二阶段C2，第一时钟信号端SCK1的信号为低电平信号，第三时钟信号端SCK3的信号为高电平信号。第一时钟信号端SCK1的信号为低电平信号，第七扫描晶体管ST7导通。第三时钟信号端SCK3的信号为高电平信号，第一扫描晶体管ST1和第三扫描晶体管ST3被截止。在第三扫描电容SC3的作用下，第一节点S1和第三节点S3可以继续保持上一阶段的高电平 信号，在第一扫描电容SC1作用下，所以第四节点S4可以继续保持上一阶段的低电平，所以第五扫描晶体管ST5以及第六扫描晶体管ST6被导通。第二扫描晶体管ST2、第四扫描晶体管ST4、第八扫描晶体管ST8以及第十扫描晶体管ST10被截止。另外，第一时钟信号端SCK1的低电平信号通过导通的第六扫描晶体管ST6以及第七扫描晶体管ST7被传输至第七节点S7，第九扫描晶体管ST9被导通，导通的第九扫描晶体管ST9将第一电源端VGH的高电平信号输出，所以输出端SOUT的信号为高电平信号。
在第三阶段C3，第三时钟信号端SCK3的信号为低电平信号，第一时钟信号端SCK1的信号为高电平信号。第一时钟信号端SCK1的信号为高电平信号，第七扫描晶体管ST7被截止。第二扫描晶体管ST2、第四扫描晶体管ST2、第八扫描晶体管ST8以及第十扫描晶体管ST10被截止。第三时钟信号端SCK3的信号为低电平信号，第一扫描晶体管ST1以及第三扫描晶体管ST3被导通。在第三扫描电容SC3的作用下，第九扫描晶体管ST9保持导通状态，导通的第九扫描晶体管ST9将第一电源端VGH的高电平信号输出，所以输出端SOUT的信号仍然为高电平信号。
在第四阶段C4，第一时钟信号端SCK1的信号为低电平信号，第三时钟信号端SCK3的信号为高电平信号。第三时钟信号端SCK3的信号为高电平信号，第一扫描晶体管ST1以及第三扫描晶体管ST3被截止。第一时钟信号端SCK1的信号为低电平，第七扫描晶体管ST7被导通。由于第三扫描电容SC3的存储作用，所以第一节点S1和第三节点S3的电平保持上一阶段的高电平信号，从而使得扫描晶体管ST2、第四扫描晶体管ST4、第八扫描晶体管ST8以及第十扫描晶体管ST10被截止。由于第一扫描电容SC1的存储作用，第四节点S4继续保持上一阶段的低电平，从而使得第五扫描晶体管ST5以及第六扫描晶体管ST6被导通。另外，第一时钟信号端SCK1的低电平信号通过导通的第六扫描晶体管ST6以及第七扫描晶体管ST7被传输至第七节点S7，导通的第九扫描晶体管ST9将第一电源端VGH的高电平信号输出，所以输出端SOUT的信号仍然为高电平信号。
在第五阶段C5，第一时钟信号端SCK1的信号为高电平信号，第三时钟信号端SCK3的信号为低电平信号。第三时钟信号端SCK3的信号为低电平 信号，第一扫描晶体管ST1以及第三扫描晶体管ST3被导通。第一时钟信号端SCK1的信号为高电平信号，第七扫描晶体管ST7被截止。导通的第一扫描晶体管ST1将输入端SIN的低电平信号传输至第一节点S1，从而使得第一节点S1的电平变为低电平，导通的第十二扫描晶体管ST12将第一节点S1的低电平信号传输至第三节点S3，从而使得第三节点S3的电平变为低电平，第二扫描晶体管ST2、第四扫描晶体管ST4、第八扫描晶体管ST8以及第十扫描晶体管ST10被导通。导通的第二扫描晶体管ST2将低电平的第三时钟信号端SCK3的信号传输至第二节点S2，从而可以进一步拉低第二节点S2的电平，所以第二节点S2和第四节点S4继续保持上一阶段的低电平，从而使得第五扫描晶体管ST5以及第六扫描晶体管ST6被导通。第一时钟信号端SCK1的信号为高电平信号，第七扫描晶体管ST7被截止。另外，导通的第八扫描晶体管ST8将第一电源端VGH的高电平信号传输至第七节点S7，第九扫描晶体管ST9被截止。导通的第十扫描晶体管ST10将第二电源端VGL的低电平信号输出，所以输出端SOUT的信号变为低电平。
在一种示例性实施例中，显示基板还可以包括：沿第一方向延伸的扫描初始信号线、第一扫描时钟信号线至第三扫描时钟信号线、第二高电平电源线和第二低电平电源线。
第一级扫描移位寄存器的输入端与扫描初始信号线电连接，第i级扫描移位寄存器的输出端与第i+1级扫描移位寄存器的输入端电连接，第i级扫描移位寄存器的第一时钟信号端与第一扫描时钟信号线电连接，第二时钟信号端与第二扫描时钟信号线电连接，第三时钟信号端与第三扫描时钟信号线电连接，第i+1级扫描移位寄存器的第一时钟信号端与第三扫描时钟信号线电连接，第二时钟信号端与第二扫描时钟信号线电连接，第三时钟信号端与第一扫描时钟信号线电连接，第i级扫描移位寄存器的第一电源端与第二高电平电源线电连接，第i级扫描移位寄存器的第二电源端与第二低电平电源线电连接。
图9A为一种示例性实施例提供的控制移位寄存器的等效电路图，图9B为图9A提供的控制移位寄存器的时序图。如图9A和图9B所示，如图9B所示，控制移位寄存器包括：第一控制晶体管GT1至第八控制晶体管GT8、 第一控制电容GC1和第二控制电容GC2。
在一种示例性实施例中，第一控制晶体管GT1的控制极与第一时钟信号端CK电连接，第一控制晶体管GT1的第一极与输入端GIN电连接，第一控制晶体管GT1的第二极与第一节点G1电连接；第二控制晶体管GT2的控制极与第一节点G1电连接，第二控制晶体管GT2的第一极与第一时钟信号端CK电连接，第二控制晶体管GT2的第二极与第二节点G2电连接；第三控制晶体管GT3的控制极与第一时钟信号端GGCK11电连接，第三控制晶体管GT3的第一极与第二电源端VGL电连接，第三控制晶体管GT3的第二极与第二节点G2电连接；第四控制晶体管GT4的控制极与第二节点G2电连接，第四控制晶体管GT4的第一极与第一电源端VGH电连接，第四控制晶体管GT4的第二极与输出端GOUT电连接；第五控制晶体管GT5的控制极与第三节点G3电连接，第五控制晶体管GT5的第一极与第二时钟信号端GCK2电连接，第五控制晶体管GT5的第二极与输出端GOUT电连接；第六控制晶体管GT6的控制极与第二节点G2电连接，第六控制晶体管GT6的第一极与第一电源端VGH电连接，第六控制晶体管GT6的第二极与第七控制晶体管GT7的第一极电连接；第七控制晶体管GT7的控制极与第二时钟信号端GCK2电连接，第七控制晶体管GT7的第二极与第一节点G1电连接；第八控制晶体管GT8的控制极与第二电源端VGL电连接，第八控制晶体管GT8的第一极与第一节点G1电连接，第八控制晶体管GT8的第二极与第三节点G3电连接；第一控制电容GC1的第一极板GC11与第一电源端VGH电连接，第一控制电容GC1的第二极板GC12与第二节点G2电连接；第二控制电容GC2的第一极板GC21与输出端GOUT电连接，第二控制电容GC2的第二极板GC22与第三节点G3电连接。
在一种示例性实施例中，第一控制晶体管GT1至第八控制晶体管GT8可以为P型晶体管或者可以为N型晶体管。
在一种示例性实施例中，第一电源端VGH持续提供高电平信号，第二电源端VGL持续提供低电平信号。
以第一控制晶体管GT1至第八控制晶体管GT8为P型晶体管为例，如图9B所示，一种示例性实施例提供的控制移位寄存器的工作过程包括以下 阶段：
在输入阶段D1，第一时钟信号端GCK1和输入端GIN的信号为低电平信号，第二时钟信号端GCK2的信号为高电平信号。由于第一时钟信号端GCK1的信号为低电平信号，第一控制晶体管GT1导通，输入端GIN的信号经由第一控制晶体管GT1传输至第一节点G1。由于第八控制晶体管GT8的信号接收第二电源端VGL的低电平信号，从而第八控制晶体管GT8处于开启状态。第三节点G3的电平可以控制第五控制晶体管GT5导通，第二时钟信号端GCK2的信号经由第五控制晶体管GT5传输至输出端GOUT，即在输入阶段D1，输出端GOUT为高电平信号的第二时钟信号端GCK2的信号。另外，由于第一时钟信号端GCK1的信号为低电平信号，第三控制晶体管GT3导通，第二电源端VGL的低电平信号经由第三控制晶体管GT3传输至第二节点G2。此时，第四控制晶体管GT4和第六控制晶体管GT6均导通。由于第二时钟信号端GCK2的信号为高电平信号，第七控制晶体管GT7截止。
在输出阶段D2，第一时钟信号端GCK1的信号为高电平信号，第二时钟信号端GCK2的信号为低电平信号，输入端GIN的信号为高电平信号。第五控制晶体管GT5导通，第二时钟信号端GCK2的信号经由第五控制晶体管GT5作为输出端GOUT的信号。在输出阶段D2，第二控制电容GC2的连接输出端OUT的一端的电平变为第二电源端VGL的信号，由于第二控制电容GC2的自举作用，第八控制晶体管GT8截止，第五控制晶体管GT5可以更好地打开，输出端GOUT的信号为低电平信号。另外，第一时钟信号端GCK1的信号为高电平信号，从而第一控制晶体管GT1和第三控制晶体管GT3均截止。第二控制晶体管GT2导通，第一时钟信号端GCK1的高电平信号经由第二控制晶体管GT2传输至第二节点G2，由此，第四控制晶体管GT4和第六控制晶体管GT6均截止。由于第二时钟信号端GCK2的信号为低电平信号，第七控制晶体管GT7导通。
在缓冲阶段D3，第一时钟信号端GCK1和第二时钟信号端GCK2的信号均为高电平信号，输入端GIN的信号为高电平信号，第五控制晶体管GT5导通，第二时钟信号端GCK2经由第五控制晶体管GT5作为输出信号GOUT。由于第二控制电容C2的自举作用，第一节点G1的电平变为VGL-VthN1。 另外，第一时钟信号端GCK1的信号为高电平信号，从而第一控制晶体管GT1和第三控制晶体管GT3均截止，第八控制晶体管GT8导通，第二控制晶体管GT2导通，第一时钟信号端GCK1的高电平信号经由第二控制晶体管GT2传输至第二节点G2，由此，第四控制晶体管GT4和第六控制晶体管GT6均截止。由于第二时钟信号端GCK2的信号为高电平信号，第七控制晶体管GT7截止。
在稳定阶段D4的第一子阶段D41中，第一时钟信号端GCK1的信号为低电平信号，第二时钟信号端GCK2和输入端GIN的信号为高电平信号。由于第一时钟信号端GCK1的信号为低电平信号，第一控制晶体管GT1导通，输入端GIN的信号经由第一控制晶体管GT1传输至第一节点G1，第二控制晶体管GT2截止。由于第八控制晶体管GT8处于开启状态，第五控制晶体管GT5截止。由于第一时钟信号端GCK1的信号为低电平，第三控制晶体管GT3导通，第四控制晶体管GT4和第六控制晶体管GT6均导通，第一电源端VGH的高电平信号经由第四控制晶体管GT4传输至输出端GOUT，即输出端GOUT的信号为高电平信号。
在稳定阶段t4的第二子阶段t42中，第一时钟信号端GCK1的信号为高电平信号，第二时钟信号端GCK2的信号为低电平信号，输入端GIN的信号为高电平信号。第五控制晶体管GT5和第二控制晶体管GT2均截止。第一时钟信号端GCK1的信号为高电平信号，从而第一控制晶体管GT1和第三控制晶体管GT3均截止，由于第一控制电容GC1的保持作用下，第四控制晶体管GT4和第六控制晶体管GT6均导通，高电平信号经由第四控制晶体管GT4传输至输出端GOUT，即输出端GOUT的信号为高电平信号。
在第二子阶段t42中，由于第二时钟信号端GCK2的信号为低电平信号，第七控制晶体管GT7导通，从而高电平信号经由第六控制晶体管GT6和第七控制晶体管GT7被传输至第三节点G3和第一节点G1，以使第三节点G3和第一节点G1的信号保持为高电平信号。
在第三子阶段t43中，第一时钟信号端GCK1和第二时钟信号GCK2的信号均为高电平信号，输入端GIN的信号为高电平信号。第五控制晶体管GT5和第二控制晶体管GT2截止。第一时钟信号端GCK1的信号为高电平 信号，从而第一控制晶体管GT1和第三控制晶体管GT3均截止，第四控制晶体管GT4和第六控制晶体管GT6均导通。高电平信号经由第四控制晶体管GT4传输至输出端GOUT，即输出端GOUT的信号为高电平信号。
在一种示例性实施例中，显示基板还可以包括：沿第一方向延伸的控制初始信号线、第一控制时钟信号线、第二控制时钟信号线、第三高电平电源线和第三低电平电源线。
第一级控制移位寄存器的输入端与控制初始信号线电连接，第i级控制移位寄存器的输出端与第i+1级控制移位寄存器的输入端电连接；第i级控制移位寄存器的第一时钟信号端与第一控制时钟信号线电连接，第二时钟信号端与第二控制时钟信号线电连接，第i+1级控制移位寄存器的第一时钟信号端与第二控制时钟信号线电连接，第二时钟信号端与第一控制时钟信号线电连接，第i级控制移位寄存器的第一电源端与第三高电平电源线电连接，第i级控制移位寄存器的第二电源端与第三低电平电源线电连接。
图10为一种示例性实施例提供的显示基板的局部示意图一，图11为一种示例性实施例提供的显示基板的局部示意图二，图12为一种示例性实施例提供的显示基板的局部示意图三，图13为一种示例性实施例提供的显示基板的局部示意图四，图14为一种示例性实施例提供的显示基板的局部示意图五，图15为一种示例性实施例提供的显示基板的局部示意图六。图10至图15是以S＝7，K 1＝2，K 2＝2，K 3＝1为例进行说明的。
在一种示例性实施例中，如图10至图15所示，第一级扫描移位寄存器GN(1)至第S级扫描移位寄存器GN(S)位于第一边框区域BR1，且第一级扫描移位寄存器GN(1)至第S级扫描移位寄存器GN(S)沿第二方向排布。
在一种示例性实施例中，如图10至图15所示，第一电路组和第二电路组包括：第一级发光移位寄存器至第T 1级发光移位寄存器，第S+1级扫描移位寄存器至第T 2级扫描移位寄存器以及第一级控制移位寄存器至第T 3级控制移位寄存器，其中，Q1＝T 1，Q2＝T 2-S，Q3＝T 3，T 2＝P×T 1+S，T 3＝Q×T 1。图10至图15是以T 1＝6为例进行说明的。
在一种示例性实施例中，如图10所示，第一电路组包括：第S+1级扫 描移位寄存器GN(S+1)至第T 2级扫描移位寄存器GN(T 2)，第二电路组包括：第一级发光移位寄存器EM(1)至第T 1级发光移位寄存器EM(T 1)和第一级控制移位寄存器GP(1)至第T 3级控制移位寄存器GP(T 3)，第一级发光移位寄存器EM(1)至第T 1级发光移位寄存器EM(T 1)位于第一级控制移位寄存器GP(1)至第T 3级控制移位寄存器GP(T 3)远离显示区域100的一侧。
在一种示例性实施例中，如图10所示，第一级扫描移位寄存器GN(1)至第T 2级扫描移位寄存器GN(T 2)沿第二方向排布。
在一种示例性实施例中，如图10所示，第一级发光移位寄存器EM(1)至第T 1级发光移位寄存器EM(T 1)沿圆角的边界排布。
在一种示例性实施例中，如图10所示，第一级控制移位寄存器GP(1)至第T 3级控制移位寄存器GP(T 3)沿圆角的边界排布。
在一种示例性实施例中，如图11所示，第一电路组包括：第一级发光移位寄存器EM(1)至第T 1级发光移位寄存器EM(T 1)，所述第二电路组包括：第S+1级扫描移位寄存器GN(S+1)至第T 2级扫描移位寄存器GN(T 2)和第一级控制移位寄存器GP(1)至第T 3级控制移位寄存器GP(T 3)，第一级控制移位寄存器GP(1)至第T 3级控制移位寄存器GP(T 3)位于第S+1级扫描移位寄存器GN(S+1)至第T 2级扫描移位寄存器GN(T 2)靠近显示区域的一侧。
在一种示例性实施例中，如图11所示，第一级发光移位寄存器EM(1)至第T 1级发光移位寄存器EM(T 1)沿第二方向排布。
在一种示例性实施例中，如图11所示，第S+1级扫描移位寄存器GN(S+1)至第T 2级扫描移位寄存器GN(T 2)沿圆角的边界排布。
在一种示例性实施例中，如图11所示，第一级控制移位寄存器GP(1)至第T 3级控制移位寄存器GP(T 3)沿圆角的边界排布。
在一种示例性实施例中，第一级发光移位寄存器EM(1)至第T 1级发光移位寄存器EM(T 1)与第一级扫描移位寄存器GN(1)至第S级扫描移位寄存器GN(S)沿第二方向排布，或者，第一级发光移位寄存器EM(1) 至第T 1级发光移位寄存器EM(T 1)位于第一级扫描移位寄存器GN(1)至第S级扫描移位寄存器GN(S)远离显示区域的一侧。图11是以第一级发光移位寄存器EM(1)至第T 1级发光移位寄存器EM(T 1)与第一级扫描移位寄存器GN(1)至第S级扫描移位寄存器GN(S)沿第二方向排布为例进行说明的。第一级发光移位寄存器EM(1)至第T 1级发光移位寄存器EM(T 1)与第一级扫描移位寄存器GN(1)至第S级扫描移位寄存器器GN(S)沿第二方向排布可以减少第一边框区域所占用的面积，实现显示基板的窄边框。
在一种示例性实施例中，如图12所示，第一电路组包括：第一级控制移位寄存器GP(1)至第T 3级控制移位寄存器GP(T 3)，第二电路组包括：第S+1级扫描移位寄存器GN(S+1)至第T 2级扫描移位寄存器GN(T 2)和第一级发光移位寄存器EM(1)至第T 1级发光移位寄存器EM(T 1)。
在一种示例性实施例中，如图12所示，第S+1级扫描移位寄存器GN(S+1)至第T 2级扫描移位寄存器GN(T 2)位于第一级发光移位寄存器EM(1)至第T 1级发光移位寄存器EM(T 1)靠近显示区域100的一侧。
在一种示例性实施例中，如图12所示，第一级控制移位寄存器GP(1)至第T 3级控制移位寄存器GP(T 3)沿第二方向排布。
在一种示例性实施例中，如图12所示，第一级发光移位寄存器EM(1)至第T 1级发光移位寄存器EM(T 1)沿圆角的边界排布。
在一种示例性实施例中，如图12所示，第S+1级扫描移位寄存器GN(S+1)至第T 2级扫描移位寄存器GN(T 2)沿圆角的边界排布。
在一种示例性实施例中，第一级控制移位寄存器GP(1)至第T 3级控制移位寄存器GP(T 3)与第一级扫描移位寄存器GN(1)至第S级扫描移位寄存器GN(S)沿第二方向排布，或者第一级控制移位寄存器GP(1)至第T 3级控制移位寄存器GP(T 3)位于第一级扫描移位寄存器GN(1)至第S级扫描移位寄存器GN(S)靠近显示区域100的一侧。图12是以第一级控制移位寄存器GP(1)至第T 3级控制移位寄存器GP(T 3)与第一级扫描移位寄存器GN(1)至第S级扫描移位寄存器GN(S)沿第二方向排布为例进行说明的。第一级控制移位寄存器GP(1)至第T 3级控制移位寄存器GP(T 3)与第一级扫描移位寄存器GN(1)至第S级扫描移位寄存器GN(S)沿第二 方向排布可以减少第一边框区域所占用的面积，实现显示基板的窄边框。
在一种示例性实施例中，如图13所示，第一电路组包括：第一级发光移位寄存器EM(1)至第T 1级发光移位寄存器EM(T 1)和第S+1级扫描移位寄存器GN(S+1)至第T 2级扫描移位寄存器GN(T 2)，第二电路组包括：第一级控制移位寄存器GP(1)至第T 3级控制移位寄存器GP(T 3)。
在一种示例性实施例中，如图13所示，第一级发光移位寄存器EM(1)至第T 1级发光移位寄存器EM(T 1)位于第S+1级扫描移位寄存器GN(S+1)至第T 2级扫描移位寄存器GN(T 2)远离显示区域的一侧。
在一种示例性实施例中，如图13所示，第一级发光移位寄存器EM(1)至第T 1级发光移位寄存器EM(T 1)沿第二方向排布。
在一种示例性实施例中，如图13所示，第一级扫描移位寄存器GN(1)至第T 2级扫描移位寄存器GN(T 2)沿第二方向排布。
在一种示例性实施例中，如图13所示，第一级控制移位寄存器GP(1)至第T 3级控制移位寄存器GP(T 3)沿圆角的边界排布。
在一种示例性实施例中，如图14所示，第一电路组包括：第一级发光移位寄存器EM(1)至第T 1级发光移位寄存器EM(T 1)和第一级控制移位寄存器GP(1)至第T 3级控制移位寄存器GP(T 3)，第二电路组包括：第S+1级扫描移位寄存器GN(S+1)至第T 2级扫描移位寄存器GN(T 2)。
在一种示例性实施例中，如图14所示，第一级发光移位寄存器EM(1)至第T 1级发光移位寄存器EM(T 1)位于第一级控制移位寄存器GP(1)至第T 3级控制移位寄存器GP(T 3)远离显示区域的一侧。
在一种示例性实施例中，如图14所示，第一级发光移位寄存器EM(1)至第T 1级发光移位寄存器EM(T 1)沿第二方向排布。
在一种示例性实施例中，如图14所示，第一级控制移位寄存器GP(1)至第T 3级控制移位寄存器GP(T 3)沿第二方向排布。
在一种示例性实施例中，如图14所示，第S+1级扫描移位寄存器GN(S+1)至第T 2级扫描移位寄存器GN(T 2)沿圆角的边界排布；
在一种示例性实施例中，第一级发光移位寄存器EM(1)至第T 1级发 光移位寄存器EM(T 1)与第一级扫描移位寄存器GN(1)至第S级扫描移位寄存器GN(S)沿第二方向排布，或者第一级控制移位寄存器GP(1)至第T 3级控制移位寄存器GP(T 3)与第一级扫描移位寄存器GN(1)至第S级扫描移位寄存器GN(S)沿第二方向排布，或者，第一级发光移位寄存器EM(1)至第T 1级发光移位寄存器EM(T 1)位于第一级扫描移位寄存器GN(1)至第S级扫描移位寄存器GN(S)远离显示区域的一侧，第一级控制移位寄存器GP(1)至第T 3级控制移位寄存器GP(T 3)位于第一级扫描移位寄存器GN(1)至第S级扫描移位寄存器GN(S)靠近显示区域的一侧。图14是以第一级发光移位寄存器EM(1)至第T 1级发光移位寄存器EM(T 1)位于第一级扫描移位寄存器GN(1)至第S级扫描移位寄存器GN(S)远离显示区域的一侧，第一级控制移位寄存器GP(1)至第T 3级控制移位寄存器GP(T 3)位于第一级扫描移位寄存器GN(1)至第S级扫描移位寄存器GN(S)靠近显示区域的一侧为例进行说明的。
在一种示例性实施例中，如图15所示，第一电路组包括：第S+1级扫描移位寄存器GN(S+1)至第T 2级扫描移位寄存器GN(T 2)和第一级控制移位寄存器GP(1)至第T 3级控制移位寄存器GP(T 3)，第二电路组包括：第一级发光移位寄存器EM(1)至第T 1级发光移位寄存器EM(T 1)。
在一种示例性实施例中，如图15所示，第一级控制移位寄存器GP(1)至第T 3级控制移位寄存器GP(T 3)位于第S+1级扫描移位寄存器GN(S+1)至第T 2级扫描移位寄存器GN(T 2)靠近显示区域100的一侧。
在一种示例性实施例中，如图15所示，第一级控制移位寄存器GP(1)至第T 3级控制移位寄存器GP(T 3)沿第二方向排布。
在一种示例性实施例中，如图15所示，第一级扫描移位寄存器GN(1)至第T 2级扫描移位寄存器GN(T 2)沿第二方向排布。
在一种示例性实施例中，如图15所示，第一级发光移位寄存器EM(1)至第T 1级发光移位寄存器EM(T 1)沿圆角的边界排布。
在一种示例性实施例中，如图2和图4所示，过渡区域还包括：第二过渡区域CR2，第二过渡区域CR2位于第一过渡区域CR1远离所述第一边框区域的一侧，显示区域还包括：沿第一方向延伸的第二边框L2，第二边框与 第一边框L1所连接的圆角的另一端连接，非显示区域还包括：位于第二边框外侧的第二边框区域BR2，第一边框区域BR1和第二边框区域BR2位于过渡区域的两侧。
在一种示例性实施例中，如图2和图4所示，第T 1+1级发光移位寄存器EM(T 1+1)至第M 1级发光移位寄存器EM(M 1)、第T 2+1级扫描移位寄存器GN(T 2+1)至第M 2级扫描移位寄存器GN(M 2)和第T 3+1级控制移位寄存器GP(T 3+1)至第M 3级控制移位寄存器GP(M 3)位于第二过渡区域和第二边框区域中。
在一种示例性实施例中，图4所示，第T 1+1级发光移位寄存器EM(T 1+1)至第M 1级发光移位寄存器EM(M 1)位于第T 2+1级扫描移位寄存器GN(T 2+1)至第M 2级扫描移位寄存器GN(M 2)远离显示区域的一侧，第T 3+1级控制移位寄存器GP(T 3+1)至第M 3级控制移位寄存器GP(M 3)位于第T 2+1级扫描移位寄存器GN(T 2+1)至第M 2级扫描移位寄存器GN(M 2)靠近显示区域的一侧。
在一种示例性实施例中，图4所示，位于第二过渡区域中的多级发光移位寄存器沿圆角的边界排布。
在一种示例性实施例中，图4所示，位于第二过渡区域中的多级扫描移位寄存器沿圆角的边界排布。
在一种示例性实施例中，图4所示，位于第二过渡区域中的多级控制移位寄存器沿圆角的边界排布。
在一种示例性实施例中，图4所示，位于第二边框区域中的多级发光移位寄存器沿第一方向排布。
在一种示例性实施例中，图4所示，位于第二边框区域中的多级扫描移位寄存器沿第一方向排布。
在一种示例性实施例中，图4所示，位于第二边框区域中的多级控制移位寄存器沿第一方向排布。
图16为一种示例性实施例提供的显示面板的局部示意图，图17为图16中虚线框的放大图。如图16和图17所示，一种示例性实施例提供的显示基 板还包括：多条复位输出线10和多条扫描输出线20，至少一级扫描移位寄存器包括：信号输出线30。图16和图17是以S＝3，K 1＝2，K 2＝2，K 3＝1，T 1＝4，第一电路组包括：第S+1级扫描移位寄存器至第T 2级扫描移位寄存器，第二电路组包括：第一级发光移位寄存器至第T 1级发光移位寄存器和第一级控制移位寄存器至第T 3级控制移位寄存器为例进行说明的。
在一种示例性实施例中，如图16和图17所示，多条复位输出线10分别与第一级扫描移位寄存器至第M 2-S级扫描移位寄存器的信号输出线电连接，多条扫描输出线20分别与第S+1级扫描移位寄存器至第M 2级扫描移位寄存器的信号输出线30电连接。
在一种示例性实施例中，如图16和图17所示，第b条复位输出线分别与第(b-1)×K 2+1条复位信号线至第b×K 2条复位信号线电连接。
在一种示例性实施例中，如图16和图17所示，第e条扫描输出线分别与第(e-1)×K 2+1条扫描信号线至第e×K 2条扫描信号线电连接，1≤e≤M 2-S。
在一种示例性实施例中，如图16和图17所示，多条复位输出线10位于控制驱动电路和显示区域之间，且与信号输出线30异层设置。其中，复位输出线10在基底上的正投影与信号输出线30在基底上的正投影不存在重叠区域。
在一种示例性实施例中，如图16所示，显示基板还包括：S个信号连接部40；信号连接部40与信号输出线30和复位输出线10异层设置。其中，第i个信号连接部分别与第i个扫描移位寄存器的信号输出线和第i条复位输出线电连接，1≤i≤S。其中，第i个信号连接部40在基底上的正投影与第i个扫描移位寄存器的信号输出线30在基底上的正投影部分重叠，且与第i条复位输出线10在基底上的正投影部分重叠。
在一种示例性实施例中，如图16和图17所示，第e条扫描输出线20包括：第一扫描走线21、第二扫描走线22和K 2个第三扫描走线23。其中，第一扫描走线21与第二扫描走线22异层设置，第一扫描走线21和第三扫描走线23同层设置。
在一种示例性实施例中，如图16和图17所示，第一扫描走线21分别与第S+e级扫描移位寄存器的信号输出线和第二扫描走线22电连接；第二扫 描走线22分别与K 2个第三扫描走线23电连接；K 2个第三扫描走线分别与第(e-1)×K 2+1条扫描信号线至第e×K 2条扫描信号线电连接。
在一种示例性实施例中，如图16和图17所示，第一扫描走线21在基底上的正投影与第S+e级扫描移位寄存器的信号输出线在基底上的正投影部分重叠，且与第二扫描走线22在基底上的正投影部分重叠。
在一种示例性实施例中，如图16和图17所示，第二扫描走线22在基底上的正投影与K 2个第三扫描走线23在基底上的正投影部分重叠
在一种示例性实施例中，如图16和图17所示，第z个第三扫描走线23在基底上正投影与第(e-1)×K 2+z条扫描信号线在基底上的正投影部分重叠，1≤z≤K 2。
在一种示例性实施例中，如图16和图17所示，第j级扫描移位寄存器所连接的复位输出线与第j级扫描移位寄存器所连接的扫描输出线的其中一个第三扫描走线电连接，S+1≤j≤M 2-S。其中，第j级扫描移位寄存器所连接的复位输出线与第j级扫描移位寄存器所连接的扫描输出线的其中一个第三扫描走线在基底上的正投影部分重叠。
在一种示例性实施例中，如图16和图17所示，当第一电路组包括：第S+1级扫描移位寄存器至第T 2级扫描移位寄存器，第二电路组包括：第一级发光移位寄存器至第T 1级发光移位寄存器和第一级控制移位寄存器至第T 3级控制移位寄存器时，第一扫描走线位于发光驱动电路和控制驱动电路之间，第二扫描走线位于相邻的控制移位寄存器之间，第三扫描走线位于控制驱动电路和显示区域之间。
在一种示例性实施例中，驱动电路包括：依次叠设在基底上的第一绝缘层、有源层、第二绝缘层、第一导电层、第三绝缘层、第二导电层、第四绝缘层、第三导电层、第五绝缘层、第四导电层、第六绝缘层、第五导电层和平坦层。其中，信号输出线和第二扫描走线位于第二导电层，复位输出线位于第三导电层，第一扫描走线、第三扫描走线和信号连接部位于第四导电层。
在一种示例性实施例中，第一导电层可以包括：多个发光晶体管的控制极、多个发光电容的第一极板、多个扫描晶体管的控制极、多个扫描电容的第一极板、多个控制晶体管的控制极以及多个控制电容的第一极板；
在一种示例性实施例中，第二导电层可以包括：多个发光电容的第二极板、多个扫描电容的第二极板、多个控制电容的第二极板、信号输出线和第二扫描走线；
在一种示例性实施例中，第三导电层可以包括：复位输出线。
在一种示例性实施例中，第四导电层可以包括：第一低电平电源线、第二扫描时钟信号线、多个发光晶体管的第一极和第二极、多个扫描晶体管的第一极和第二极、多个控制晶体管的第一极和第二极、第一扫描走线、第三扫描走线和信号连接部。
在一种示例性实施例中，第五导电层可以包括：发光初始信号线、第一发光时钟信号线至第三发光时钟信号线、扫描初始信号线、第一扫描时钟信号线、第三扫描时钟信号线、控制初始信号线、第一控制时钟信号线、第二控制时钟信号线、第一高电平电源线至第三高电平电源线、第二低电平电源线以及第三低电平电源线。
在一种示例性实施例中，显示基板还可以包括：位于电路结构层远离基底一侧的发光结构层，发光结构层包括：位于显示区域，且阵列排布的发光元件。
在一种示例性实施例中，显示基板还可以包括其它膜层，如隔垫柱等，本公开在此不做限定。
下面通过显示基板的制备过程进行示例性说明。本公开所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开不做限定。“薄膜”是指将某一种材料在基底上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。本公开所说的“A和B同层设置”是指，A和B通过同一次图案化工艺同时形 成，膜层的“厚度”为膜层在垂直于显示基板方向上的尺寸。本公开示例性实施例中，“B的正投影位于A的正投影的范围之内”，是指B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。
(1)在基底上形成有源层，包括：在基底上沉积第一绝缘薄膜，通过图案化工艺对第一绝缘薄膜进行图案化，形成第一绝缘层，在第一绝缘层上沉积半导体薄膜，通过图案化工艺对半导体薄膜进行图案化，形成有源层。
(2)形成第一导电层，包括：在形成有有源层的基底上沉积第二绝缘薄膜，通过图案化工艺对第二绝缘薄膜进行图案化，形成第二绝缘层，在第二绝缘层上沉积第一导电薄膜，通过图案化工艺对第一导电薄膜进行图案化，形成第一金属层。
(3)形成第二导电层，包括：在形成有第一金属层的基底上，沉积第三绝缘薄膜，通过图案化工艺对第三绝缘薄膜进行图案化，形成第三绝缘层。在形成有第三绝缘层的基底上沉积第二导电薄膜，通过图案化工艺对第二导电薄膜进行图案化，形成第二导电层。
(4)形成第三导电层，包括：在形成有第二导电层的基底上，沉积第四绝缘薄膜，通过图案化工艺对第四绝缘薄膜进行图案化，形成第四绝缘层，在第四绝缘层上沉积第三导电薄膜，通过图案化工艺对第三导电薄膜进行图案化，形成第三导电层。
(5)形成第四导电层，包括：在形成有第三导电层的基底上，沉积第五绝缘薄膜，通过图案化工艺对第五绝缘薄膜进行图案化，形成第五绝缘层，在第五绝缘层上沉积第四导电薄膜，通过图案化工艺对第四导电薄膜进行图案化，形成第四导电层。
(6)形成第五导电层，包括：在形成有第四导电层的基底上，沉积第六绝缘薄膜，通过图案化工艺对第六绝缘薄膜进行图案化，形成第六绝缘层，在第五绝缘层上沉积第五导电薄膜，通过图案化工艺对第五导电薄膜进行图案化，形成第五导电层。
(7)形成平坦层，包括：在形成有第五导电层的基底上，涂覆平坦薄膜， 通过刻蚀对平坦薄膜进行图案化，形成平坦层。
(8)形成发光元件，包括：在形成有平坦层的基底上沉积透明导电薄膜，通过图案化工艺对透明导电薄膜进行图案化，形成阳极，在形成有阳极的基底上沉积像素定义薄膜，通过图案化工艺对像素定义薄膜进行图案化，形成像素定义层，在形成像素定义层的基底上沉积阴极薄膜，通过图案化工艺对阴极薄膜进行图案化，形成阴极。
在一种示例性实施例中，有源层可以为金属氧化物层。金属氧化物层可以采用包含铟和锡的氧化物、包含钨和铟的氧化物、包含钨和铟和锌的氧化物、包含钛和铟的氧化物、包含钛和铟和锡的氧化物、包含铟和锌的氧化物、包含硅和铟和锡的氧化物或者包含铟或镓和锌的氧化物。金属氧化物层可以单层，或者可以是双层，或者可以是多层。有源层薄膜可以采用非晶态氧化铟镓锌材料(a-IGZO)、氮氧化锌(ZnON)、氧化铟锌锡(IZTO)、非晶硅(a-Si)、多晶硅(p-Si)、六噻吩、聚噻吩等各种材料，即本公开适用于基于氧化物Oxide技术、硅技术以及有机物技术制造的晶体管。
在一种示例性实施例中，第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层、第五绝缘层和第六绝缘层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或更多种，可以是单层、多层或复合层。第一绝缘层称为缓冲(Buffer)层，用于提高基底的抗水氧能力。
在一种示例性实施例中，第一导电薄膜至第五导电薄膜可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)、钛(Ti)和钼(Mo)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Ti/Al/Ti等。
在一种示例性实施例中，平坦层可以采用有机材料，
本公开实施例通过的显示基板可以适用于任何分辨率的显示产品中。
本公开实施例还提供一种显示装置，包括：显示基板。
在一种示例性实施例中，显示装置可以为显示器、电视、手机、平板电脑、导航仪、数码相框、可穿戴显示产品具有任何显示功能的产品或者部件。
显示基板为前述任一个实施例提供的显示基板，实现原理和实现效果类 似，在此不再赘述。
本公开中的附图只涉及本公开实施例涉及到的结构，其他结构可参考通常设计。
为了清晰起见，在用于描述本公开的实施例的附图中，层或微结构的厚度和尺寸被放大。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。
虽然本公开所揭露的实施方式如上，但所述的内容仅为便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属领域内的技术人员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本公开的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (23)

  1. 一种显示基板，包括：显示区域和非显示区域，所述显示区域包括至少一个圆角和第一边框，所述第一边框的一端与其中一个圆角的一端连接，所述非显示区域包括：位于所述第一边框的外侧的第一边框区域和位于所述第一边框所连接的圆角的外侧的过渡区域，所述第一边框区域和所述过渡区域相邻，所述过渡区域包括：第一过渡区域；
    所述显示基板包括：基底以及设置在所述基底上的驱动电路，所述驱动电路包括：位于所述显示区域的阵列排布的像素驱动电路以及位于所述非显示区域的发光驱动电路、扫描驱动电路和控制驱动电路；所述发光驱动电路包括：多级发光移位寄存器，所述扫描驱动电路包括：多级扫描移位寄存器，所述控制驱动电路包括：多级控制移位寄存器；发光移位寄存器、扫描移位寄存器和控制移位寄存器为不同类型的移位寄存器；
    所述第一边框区域包括：第一电路组，所述第一过渡区域包括：第二电路组，所述第一电路组和所述第二电路组包括：Q1级发光移位寄存器，Q2级扫描移位寄存器和Q3级控制移位寄存器，所述第一电路组和所述第二电路组所包括的移位寄存器的类型不同，其中，Q1级发光移位寄存器，Q2级扫描移位寄存器和Q3级控制移位寄存器所驱动的像素驱动电路的行数相同，Q1、Q2和Q3为大于或者等于1的正整数。
  2. 根据权利要求1所述的显示基板，其中，所述第一电路组包括：Q1级发光移位寄存器，Q2级扫描移位寄存器和Q3级控制移位寄存器中一种或者两种类型的移位寄存器，所述第二电路组包括Q1级发光移位寄存器，Q2级扫描移位寄存器和Q3级控制移位寄存器中除第一电路组以外的其余类型移位寄存器。
  3. 根据权利要求2所述的显示基板，其中，所述第一电路组包括：Q1级发光移位寄存器，所述第二电路组包括：Q2级扫描移位寄存器和Q3级控制移位寄存器，或者，所述第一电路组包括：Q2级扫描移位寄存器，所述第二电路组包括：Q1级发光移位寄存器和Q3级控制移位寄存器，或者，所述第一电路组包括：Q3级控制移位寄存器，所述第二电路组包括：Q1级发光 移位寄存器和Q2级扫描移位寄存器，或者，所述第一电路组包括：Q1级发光移位寄存器和Q2级扫描移位寄存器，所述第二电路组包括：Q3级控制移位寄存器，或者，所述第一电路组包括：Q1级发光移位寄存器和Q3级控制移位寄存器，所述第二电路组包括：Q2级扫描移位寄存器，或者，所述第一电路组包括：Q2级扫描移位寄存器和Q3级控制移位寄存器，所述第二电路组包括：Q1级发光移位寄存器。
  4. 根据权利要求1至3任一项所述的显示基板，其中，至少一个像素驱动电路包括：发光晶体管、写入晶体管、复位晶体管和补偿晶体管，所述补偿晶体管的类型与所述复位晶体管的类型相同，所述发光晶体管和所述写入晶体管的类型相同，所述写入晶体管和所述补偿晶体管的类型不同；
    所述扫描驱动电路设置为向所述复位晶体管和/或所述补偿晶体管提供驱动信号，所述控制驱动电路设置为向所述写入晶体管提供驱动信号，所述发光驱动电路设置为向所述发光晶体管提供驱动信号。
  5. 根据权利要求4所述的显示基板，其中，所述像素驱动电路包括：复位信号端、控制信号端和扫描信号端，所述写入晶体管与控制信号端电连接，所述复位晶体管与复位信号端电连接，所述补偿晶体管与扫描信号端电连接，所述发光晶体管与发光信号端电连接；
    所述显示基板还包括：M条复位信号线、M条控制信号线、M条扫描信号线和M条发光信号线；
    M条复位信号线、M条控制信号线、M条扫描信号线和M条发光信号线沿第二方向延伸，且沿第一方向排布，第一方向和第二方向相交，第二方向为所述第一边框的延伸方向；
    对于第s行像素驱动电路，复位信号端与第s条复位信号线电连接,控制信号端与第s条控制信号线电连接，扫描信号端与第s条扫描信号线电连接，发光信号端与第s条发光信号线电连接，1≤s≤M。
  6. 根据权利要求5所述的显示基板，其中，所述发光驱动电路包括：M 1个级联的发光移位寄存器，至少一级发光移位寄存器与K 1条发光信号线电连接，其中，M＝M 1×K 1，K 1为大于或者等于1的正整数；
    第a级发光移位寄存器分别与第(a-1)×K 1+1条发光信号线至第a×K 1条发光信号线电连接，1≤a≤M 1；
    所述扫描驱动电路包括：M 2个级联的扫描移位寄存器，至少一级扫描移位寄存器分别与K 2条复位信号线和/或K 2条扫描信号线电连接，M 2＝P×M 1+S，P＝K 1/K 2，S、P和K 2均为大于或者等于1的正整数；
    第b级扫描移位寄存器分别与第(b-1)×K 2+1条复位信号线至第b×K 2条复位信号线电连接，1≤b≤M 2-S；
    第c级扫描移位寄存器分别与第(c-S-1)×K 2+1条扫描信号线至第(c-S)×K 2条扫描信号线电连接，S+1≤c≤M 2；
    所述控制驱动电路包括：M 3个级联的控制移位寄存器，至少一级控制移位寄存器与K 3条控制信号线电连接，M 3＝Q×M 1，Q＝K 1/K 3，Q和K 3均为大于或者等于1的正整数；
    第d级发光移位寄存器分别与第(d-1)×K 3+1条控制信号线至第d×K 3条发光信号线电连接，1≤d≤M 3。
  7. 根据权利要求6所述的显示基板，其中，第一级扫描移位寄存器至第S级扫描移位寄存器位于所述第一边框区域，且第一级扫描移位寄存器至第S级扫描移位寄存器沿第二方向排布。
  8. 根据权利要求6所述的显示基板，其中，所述第一电路组和所述第二电路组包括：第一级发光移位寄存器至第T 1级发光移位寄存器，第S+1级扫描移位寄存器至第T 2级扫描移位寄存器以及第一级控制移位寄存器至第T 3级控制移位寄存器，其中，Q1＝T 1，Q2＝T 2-S，Q3＝T 3，T 2＝P×T 1+S，T 3＝Q×T 1。
  9. 根据权利要求8所述的显示基板，其中，当所述第一电路组包括：第一级发光移位寄存器至第T 1级发光移位寄存器，所述第二电路组包括：第S+1级扫描移位寄存器至第T 2级扫描移位寄存器和第一级控制移位寄存器至第T 3级控制移位寄存器时，第一级控制移位寄存器至第T 3级控制移位寄存器位于第S+1级扫描移位寄存器至第T 2级扫描移位寄存器靠近显示区域的一侧；
    第一级发光移位寄存器至第T 1级发光移位寄存器沿第二方向排布，第 S+1级扫描移位寄存器至第T 2级扫描移位寄存器沿圆角的边界排布，第一级控制移位寄存器至第T 3级控制移位寄存器沿圆角的边界排布；
    第一级发光移位寄存器至第T 1级发光移位寄存器与第一级扫描移位寄存器至第S级扫描移位寄存器沿第二方向排布，或者第一级发光移位寄存器至第T 1级发光移位寄存器位于第一级扫描移位寄存器至第S级扫描移位寄存器远离显示区域的一侧。
  10. 根据权利要求8所述的显示基板，其中，当所述第一电路组包括：第S+1级扫描移位寄存器至第T 2级扫描移位寄存器，所述第二电路组包括：第一级发光移位寄存器至第T 1级发光移位寄存器和第一级控制移位寄存器至第T 3级控制移位寄存器时，第一级发光移位寄存器至第T 1级发光移位寄存器位于第一级控制移位寄存器至第T 3级控制移位寄存器远离显示区域的一侧；
    第一级扫描移位寄存器至第T 2级扫描移位寄存器沿第二方向排布，第一级发光移位寄存器至第T 1级发光移位寄存器沿圆角的边界排布，第一级控制移位寄存器至第T 3级控制移位寄存器沿圆角的边界排布。
  11. 根据权利要求8所述的显示基板，其中，当所述第一电路组包括：第一级控制移位寄存器至第T 3级控制移位寄存器，所述第二电路组包括：第S+1级扫描移位寄存器至第T 2级扫描移位寄存器和第一级发光移位寄存器至第T 1级发光移位寄存器时，第S+1级扫描移位寄存器至第T 2级扫描移位寄存器位于第一级发光移位寄存器至第T 1级发光移位寄存器靠近显示区域的一侧；
    第一级控制移位寄存器至第T 3级控制移位寄存器沿第二方向排布，第一级发光移位寄存器至第T 1级发光移位寄存器沿圆角的边界排布，第S+1级扫描移位寄存器至第T 2级扫描移位寄存器沿圆角的边界排布；
    第一级控制移位寄存器至第T 3级控制移位寄存器与第一级扫描移位寄存器至第S级扫描移位寄存器沿第二方向排布，或者第一级控制移位寄存器至第T 3级控制移位寄存器位于第一级扫描移位寄存器至第S级扫描移位寄存器靠近显示区域的一侧。
  12. 根据权利要求8所述的显示基板，其中，当所述第一电路组包括： 第一级发光移位寄存器至第T 1级发光移位寄存器和第S+1级扫描移位寄存器至第T 2级扫描移位寄存器，所述第二电路组包括：第一级控制移位寄存器至第T 3级控制移位寄存器时，第一级发光移位寄存器至第T 1级发光移位寄存器位于第S+1级扫描移位寄存器至第T 2级扫描移位寄存器远离显示区域的一侧；
    第一级发光移位寄存器至第T 1级发光移位寄存器沿第二方向排布，第一级扫描移位寄存器至第T 2级扫描移位寄存器沿第二方向排布，第一级控制移位寄存器至第T 3级控制移位寄存器沿圆角的边界排布。
  13. 根据权利要求8所述的显示基板，其中，当所述第一电路组包括：第一级发光移位寄存器至第T 1级发光移位寄存器和第一级控制移位寄存器至第T 3级控制移位寄存器，所述第二电路组包括：第S+1级扫描移位寄存器至第T 2级扫描移位寄存器时，第一级发光移位寄存器至第T 1级发光移位寄存器位于第一级控制移位寄存器至第T 3级控制移位寄存器远离显示区域的一侧；
    第一级发光移位寄存器至第T 1级发光移位寄存器沿第二方向排布，第一级控制移位寄存器至第T 3级控制移位寄存器沿第二方向排布，第S+1级扫描移位寄存器至第T 2级扫描移位寄存器沿圆角的边界排布；
    第一级发光移位寄存器至第T 1级发光移位寄存器与第一级扫描移位寄存器至第S级扫描移位寄存器沿第二方向排布，或者第一级控制移位寄存器至第T 3级控制移位寄存器与第一级扫描移位寄存器至第S级扫描移位寄存器沿第二方向排布，或者，第一级发光移位寄存器至第T 1级发光移位寄存器位于第一级扫描移位寄存器至第S级扫描移位寄存器远离显示区域的一侧，第一级控制移位寄存器至第T 3级控制移位寄存器位于第一级扫描移位寄存器至第S级扫描移位寄存器靠近显示区域的一侧。
  14. 根据权利要求8所述的显示基板，其中，当所述第一电路组包括：第S+1级扫描移位寄存器至第T 2级扫描移位寄存器和第一级控制移位寄存器至第T 3级控制移位寄存器，所述第二电路组包括：第一级发光移位寄存器至第T 1级发光移位寄存器时，第一级控制移位寄存器至第T 3级控制移位寄存器位于第S+1级扫描移位寄存器至第T 2级扫描移位寄存器靠近显示区域 的一侧；
    第一级控制移位寄存器至第T 3级控制移位寄存器沿第二方向排布，第一级扫描移位寄存器至第T 2级扫描移位寄存器沿第二方向排布，第一级发光移位寄存器至第T 1级发光移位寄存器沿圆角的边界排布。
  15. 根据权利要求9至14任一项所述的显示基板，其中，所述过渡区域还包括：第二过渡区域，所述第二过渡区域位于所述第一过渡区域远离所述第一边框区域的一侧，所述显示区域还包括：沿第一方向延伸的第二边框，所述第二边框与所述第一边框所连接的圆角的另一端连接，所述非显示区域还包括：位于所述第二边框外侧的第二边框区域，所述第一边框区域和所述第二边框区域位于所述过渡区域的两侧；
    第T 1+1级发光移位寄存器至第M 1级发光移位寄存器、第T 2+1级扫描移位寄存器至第M 2级扫描移位寄存器和第T 3+1级控制移位寄存器至第M 3级控制移位寄存器位于所述第二过渡区域和所述第二边框区域中；
    第T 1+1级发光移位寄存器至第M 1级发光移位寄存器位于第T 2+1级扫描移位寄存器至第M 2级扫描移位寄存器远离显示区域的一侧，第T 3+1级控制移位寄存器至第M 3级控制移位寄存器位于第T 2+1级扫描移位寄存器至第M 2级扫描移位寄存器靠近显示区域的一侧；
    位于所述第二过渡区域中的多级发光移位寄存器沿圆角的边界排布，位于所述第二过渡区域中的多级扫描移位寄存器沿圆角的边界排布，位于所述第二过渡区域中的多级控制移位寄存器沿圆角的边界排布，位于第二边框区域中的多级发光移位寄存器沿第一方向排布，位于第二边框区域中的多级扫描移位寄存器沿第一方向排布，位于第二边框区域中的多级控制移位寄存器沿第一方向排布。
  16. 根据权利要求6所述的显示基板，还包括：多条复位输出线和多条扫描输出线，至少一级扫描移位寄存器包括：信号输出线；
    多条复位输出线分别与第一级扫描移位寄存器至第M 2-S级扫描移位寄存器的信号输出线电连接，所述多条扫描输出线分别与第S+1级扫描移位寄存器至第M 2级扫描移位寄存器的信号输出线电连接；
    第b条复位输出线分别与第(b-1)×K 2+1条复位信号线至第b×K 2条复位信号线电连接；
    第e条扫描输出线分别与第(e-1)×K 2+1条扫描信号线至第e×K 2条扫描信号线电连接，1≤e≤M 2-S。
  17. 根据权利要求16所述的显示基板，其中，所述多条复位输出线位于所述控制驱动电路和所述显示区域之间，且与所述信号输出线异层设置，所述复位输出线在基底上的正投影与所述信号输出线在基底上的正投影不存在重叠区域。
  18. 根据权利要求16所述的显示基板，还包括：S个信号连接部；所述信号连接部与所述信号输出线和所述复位输出线异层设置；
    第i个信号连接部分别与第i个扫描移位寄存器的信号输出线和第i条复位输出线电连接，1≤i≤S，第i个信号连接部在基底上的正投影与第i个扫描移位寄存器的信号输出线在基底上的正投影部分重叠，且与第i条复位输出线在基底上的正投影部分重叠。
  19. 根据权利要求16所述的显示基板，其中，所述第e条扫描输出线包括：第一扫描走线、第二扫描走线和K 2个第三扫描走线；所述第一扫描走线与所述第二扫描走线异层设置，所述第一扫描走线和所述第三扫描走线同层设置；
    所述第一扫描走线分别与第S+e级扫描移位寄存器的信号输出线和所述第二扫描走线电连接，所述第一扫描走线在基底上的正投影与第S+e级扫描移位寄存器的信号输出线在基底上的正投影部分重叠，且与第二扫描走线在基底上的正投影部分重叠；
    所述第二扫描走线分别与K 2个第三扫描走线电连接，所述第二扫描走线在基底上的正投影与K 2个第三扫描走线在基底上的正投影部分重叠；
    所述K 2个第三扫描走线分别与第(e-1)×K 2+1条扫描信号线至第e×K 2条扫描信号线电连接，第z个第三扫描走线在基底上正投影与第(e-1)×K 2+z条扫描信号线在基底上的正投影部分重叠，1≤z≤K 2。
  20. 根据权利要求19所述的显示基板，其中，第j级扫描移位寄存器所 连接的复位输出线与第j级扫描移位寄存器所连接的扫描输出线的其中一个第三扫描走线电连接，S+1≤j≤M 2-S；
    第j级扫描移位寄存器所连接的复位输出线与第j级扫描移位寄存器所连接的扫描输出线的其中一个第三扫描走线在基底上的正投影部分重叠。
  21. 根据权利要求19所述的显示基板，其中，当所述第一电路组包括：第S+1级扫描移位寄存器至第T 2级扫描移位寄存器，所述第二电路组包括：第一级发光移位寄存器至第T 1级发光移位寄存器和第一级控制移位寄存器至第T 3级控制移位寄存器时，
    所述第一扫描走线位于所述发光驱动电路和所述控制驱动电路之间，所述第二扫描走线位于相邻的控制移位寄存器之间，所述第三扫描走线位于所述控制驱动电路和所述显示区域之间。
  22. 根据权利要求19所述的显示基板，其中，所述驱动电路包括：依次叠设在所述基底上的第一绝缘层、有源层、第二绝缘层、第一导电层、第三绝缘层、第二导电层、第四绝缘层、第三导电层、第五绝缘层、第四导电层、第六绝缘层、第五导电层和平坦层；
    所述信号输出线和所述第二扫描走线位于所述第二导电层，所述复位输出线位于所述第三导电层，所述第一扫描走线、第三扫描走线和所述信号连接部位于所述第四导电层。
  23. 一种显示装置，包括如权利要求1至22任一项所述的显示基板。
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