WO2023120173A1 - 積層セラミック電子部品 - Google Patents

積層セラミック電子部品 Download PDF

Info

Publication number
WO2023120173A1
WO2023120173A1 PCT/JP2022/044992 JP2022044992W WO2023120173A1 WO 2023120173 A1 WO2023120173 A1 WO 2023120173A1 JP 2022044992 W JP2022044992 W JP 2022044992W WO 2023120173 A1 WO2023120173 A1 WO 2023120173A1
Authority
WO
WIPO (PCT)
Prior art keywords
internal electrode
dielectric layer
multilayer ceramic
electronic component
layer
Prior art date
Application number
PCT/JP2022/044992
Other languages
English (en)
French (fr)
Inventor
信儀 藤川
Original Assignee
京セラ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 京セラ株式会社 filed Critical 京セラ株式会社
Publication of WO2023120173A1 publication Critical patent/WO2023120173A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Definitions

  • the present disclosure relates to multilayer ceramic electronic components.
  • Patent Document 1 A conventional laminated ceramic electronic component is described, for example, in Patent Document 1.
  • a laminated ceramic electronic component of the present disclosure includes a laminate in which dielectric layers and internal electrode layers are alternately laminated, and the amount of oxygen vacancies in the dielectric layers is 1.1 ⁇ 10 14 /mm. 3 or more and 6.1 ⁇ 10 14 pieces/mm 3 or less.
  • FIG. 1 is a perspective view showing a multilayer ceramic electronic component according to one embodiment of the present disclosure
  • FIG. FIG. 2 is a cross-sectional view taken along the cutting plane line II-II in FIG. 1
  • 1 is a perspective view showing a laminate of a laminated ceramic electronic component according to an embodiment of the present disclosure
  • FIG. FIG. 4 is a diagram illustrating an increase in leakage current in a multilayer ceramic electronic component according to an embodiment of the present disclosure
  • FIG. 4 is a diagram illustrating generation of a counter electric field in the multilayer ceramic electronic component of one embodiment of the present disclosure
  • a multilayer ceramic capacitor which is an example of a multilayer ceramic electronic component, is required to be small and large in capacity.
  • Multilayer ceramic capacitors can be made smaller and have higher capacity by making the dielectric layers thinner. ) is likely to occur, and the reliability of the multilayer ceramic capacitor may deteriorate.
  • Patent Literature 1 discloses specifying the ratio of the low temperature side peak current value to the high temperature side peak current value of the thermally stimulated depolarization current in order to improve the reliability of the multilayer ceramic capacitor.
  • a laminated ceramic capacitor which is an example of a laminated ceramic electronic component
  • a multilayer substrate or the like may be used.
  • the drawings referred to below are schematic, and the dimensional ratios and the like shown in the drawings are not necessarily illustrated accurately.
  • a rectangular coordinate system XYZ may be defined for convenience.
  • the X-axis direction, Y-axis direction, and Z-axis direction are also referred to as the first direction, the second direction, and the third direction, respectively.
  • FIG. 1 is a perspective view showing a multilayer ceramic electronic component according to one embodiment of the present disclosure
  • FIG. 2 is a cross-sectional view cut along the section line II-II in FIG. 1
  • FIG. 1 is a perspective view showing a laminate of a laminated ceramic electronic component according to one embodiment
  • FIG. FIG. 4 is a diagram illustrating an increase in leakage current in a multilayer ceramic electronic component according to an embodiment of the present disclosure
  • FIG. 5 illustrates generation of a reverse electric field in the multilayer ceramic electronic component according to an embodiment of the present disclosure. It is a diagram.
  • the multilayer ceramic capacitor 1 of this embodiment includes a laminate 2 as shown in FIG. As shown in FIGS. 2 and 3, the laminate 2 is constructed by alternately laminating dielectric layers 3 and internal electrode layers 4 in the third direction.
  • the laminate 2 has a substantially rectangular parallelepiped shape, as shown in FIG.
  • the laminate 2 has a first surface 7A and a second surface 7B facing each other in the third direction.
  • the laminate 2 has a first end face 8A and a second end face 8B facing each other in the first direction, and a first side face 9A and a second side face 9B facing each other in the second direction.
  • the first surface 7A and the second surface 7B may be collectively referred to as the main surface 7, the first end surface 8A and the second end surface 8B may be collectively described as the end surface 8, and the first side surface 9A and the second surface 9B may be collectively described as the main surface 7.
  • the side surface 9B may be collectively referred to as the side surface 9 in some cases.
  • the dielectric layer 3 is made of a ceramic material.
  • the ceramic material used for the dielectric layer 3 may be, for example, BaTiO 3 (barium titanate), CaTiO 3 (calcium titanate), SrTiO 3 (strontium titanate), BaZrO 3 (barium zirconate), or the like.
  • the thickness of the dielectric layer 3 may be, for example, approximately 0.5 ⁇ m to 5.0 ⁇ m.
  • the internal electrode layer 4 is made of a conductive material.
  • Conductive materials used for the internal electrode layers 4 are metal materials such as Ni (nickel), Cu (copper), Ag (silver), Sn (tin), Pt (platinum), Pd (palladium), and Au (gold). Alternatively, it may be an alloy material containing these metal materials.
  • the internal electrode layers 4 are exposed on the first side surface 9A and the second side surface 9B, as shown in FIG. Further, the internal electrode layers 4 are exposed on the first end surface 8A or the second end surface 8B depending on the polarity.
  • the thickness of the internal electrode layer 4 may be, for example, about 0.4 ⁇ m to 1.0 ⁇ m.
  • the amount of oxygen vacancies (hereinafter also referred to as oxygen vacancy concentration or oxygen vacancy density) in the dielectric layer 3 can be adjusted to 1. 1 ⁇ 10 14 pieces/mm 3 or more and 6.1 ⁇ 10 14 pieces/mm 3 or less. It can also be said that the dielectric layer 3 is made into a semiconductor. When subjected to a high temperature load, oxygen vacancies in the dielectric layer 3 move toward the cathode internal electrode layer 4 of the pair of internal electrode layers 4 sandwiching the dielectric layer 3 . As a result, the energy barrier formed at the interface 11 between the dielectric layer 3 and the internal electrode layer 4 changes due to band bending caused by oxygen vacancies accumulated near the interface 11 .
  • the probability of electrons in the metal forming the internal electrode layer 4 transitioning to the conduction band of the dielectric layer 3 increases, resulting in an increase in leakage current.
  • the heat conduction of the dielectric layer 3 includes heat conduction due to movement of carriers (leakage current) and heat conduction due to lattice vibration, the movement of carriers (leakage current) in the dielectric layer 3 increases.
  • the thermal conductivity (that is, heat dissipation) of the dielectric layer 3 is improved. Therefore, even if the temperature rises in a portion of the dielectric layer 3, the generated heat can be dissipated to the surroundings, so short circuits due to thermal runaway can be suppressed.
  • the amount of oxygen vacancies in the dielectric layer 3 is 1.1 ⁇ 10 14 /mm 3 or more and 6.1 ⁇ 10 14 /mm 3 or less, so that a decrease in insulation resistance is recognized. However, short circuits due to thermal runaway can be suppressed.
  • the amount of heat generated increases as the conductivity of the dielectric layer 3 increases, the amount of oxygen vacancies in the dielectric layer 3 increases from 1.1 ⁇ 10 14 /mm 3 to 6.1 ⁇ 10 14 .
  • the amount of heat release can be made larger than the amount of heat generated. Therefore, the multilayer ceramic capacitor 1 can suppress a short circuit due to thermal runaway, although a decrease in insulation resistance is recognized.
  • the electric field formed in the dielectric layer 3 is weakened by the charge of the oxygen vacancies 10 accumulated near the interface 11 between the dielectric layer 3 and the internal electrode layer 4 of the cathode.
  • an electric field hereinafter also referred to as a counter electric field
  • q is generated in the direction opposite to the electric field E0 formed by the potential difference applied to the pair of internal electrode layers 4 sandwiching the dielectric layer 3. It is formed.
  • the amount of heat generated per unit time (Joule heat) Q in the dielectric layer 3 is given by ⁇ E 2, where E is the magnitude of the electric field in the dielectric layer 3 and ⁇ is the electrical conductivity of the dielectric layer 3 .
  • the calorific value Q of the dielectric layer 3 decreases.
  • the multilayer ceramic capacitor 1 can reduce the amount of heat generated Q of the dielectric layers 3 by the action of the anti-electric field q, thereby suppressing a short circuit due to thermal runaway. Note that the contribution of the electrical conductivity ⁇ to the calorific value Q is smaller than the contribution of the electric field E to the calorific value Q, so the calorific value Q substantially depends only on the magnitude of the electric field E.
  • the multilayer ceramic capacitor 1 As shown in FIG. 2, even if an oxide phase 12 formed by oxidizing the surface portion of the internal electrode layer 4 exists at the interface 11 between the dielectric layer 3 and the internal electrode layer 4, good. In this case, a decrease in adhesion between the dielectric layer 3 and the internal electrode layer 4 can be suppressed, so damage in a thermal shock test and a decrease in insulation resistance in a wet load test can be suppressed. As a result, the reliability of the multilayer ceramic capacitor 1 can be improved.
  • the multilayer ceramic capacitor 1 may have an oxide phase 13 formed by partially oxidizing the internal electrode layers 4 and penetrating the internal electrode layers 4 in the thickness direction. In this case, a chemical bond is generated between the oxide phase 13 penetrating the internal electrode layer 4 and the pair of dielectric layers 3 sandwiching the internal electrode layer 4. Bonding strength can be increased. As a result, it is possible to effectively suppress the deterioration of the adhesion between the dielectric layers 3 and the internal electrode layers 4, so that the breakage in the thermal shock test and the deterioration in the insulation resistance in the wet load test can be effectively suppressed. can. As a result, the reliability of the multilayer ceramic capacitor 1 can be further improved.
  • the multilayer ceramic capacitor 1 may have a protective layer 5 as shown in FIG.
  • the protective layer 5 may be located on the first side surface 9A and cover the internal electrode layers 4 exposed on the first side surface 9A.
  • the protective layer 5 may be located on the second side surface 9B and cover the internal electrode layers 4 exposed on the second side surface 9B.
  • the protective layer 5 may be composed of a ceramic material such as BaTiO 3 , CaTiO 3 , SrTiO 3 , BaZrO 3 or the like.
  • the protective layer 5 may be made of the same ceramic material as the dielectric layer 3. In this case, the laminate 2 and the protective layer 5 can be fired at the same time.
  • the thickness of the protective layer 5 may be, for example, about 25 ⁇ m to 120 ⁇ m.
  • the multilayer ceramic capacitor 1 may have external electrodes 6 for electrical connection with the outside, as shown in FIG.
  • the external electrodes 6 include first external electrodes 6A and second external electrodes 6B.
  • the first external electrode 6A may be positioned on the first end face 8A and electrically connected to the internal electrode layer 4 exposed on the first end face 8A.
  • the second external electrode 6B may be located on the second end face 8B and electrically connected to the internal electrode layer 4 exposed on the second end face 8B.
  • the external electrodes 6 may wrap around the first surface 7A and the second surface 7B.
  • the first external electrode 6A may wrap around the first side surface 9A and the second side surface 9B to cover a portion of the protective layer 5 near the first end surface 8A.
  • the second external electrode 6B may wrap around the first side surface 9A and the second side surface 9B to cover a portion of the protective layer 5 near the second end surface 8B.
  • the first external electrode 6A and the second external electrode 6B are electrically insulated from each other.
  • the external electrode 6 may be composed of a base layer connected to the laminate 2 and a plated outer layer. When the external electrode 6 has a plated outer layer, it can be easily mounted on an external device using a conductive bonding material such as solder.
  • the base layer may be applied and baked on the laminated body 2 after baking, or may be applied on the laminated body 2 before baking and baked simultaneously with the laminated body 2 .
  • the underlayer may be formed by direct plating.
  • Each of the underlying layer and the plating outer layer may consist of a single layer or may consist of multiple layers.
  • the underlying layer and the plating outer layer may be composed of, for example, metal materials such as Ni, Cu, Ag, Pd, and Au, or alloy materials containing these metal materials.
  • the multilayer ceramic capacitor 1 can be manufactured, for example, by the method described below.
  • a ceramic powder containing BaTiO 3 as a main component is prepared as a material for the dielectric layer 3, and an organic vehicle is added to the prepared ceramic powder to prepare a ceramic slurry.
  • the term "main component" refers to the component with the highest content concentration (mol%) in the material, member, etc. of interest.
  • the organic vehicle is obtained by dissolving a binder in an organic solvent.
  • the binder may be, for example, ethyl cellulose, polyvinyl butyral, and the like.
  • Organic solvents may be, for example, terpineol, butyl carbitol, acetone, toluene, and the like.
  • a sheet forming method such as a doctor blade method, a die coater method, or the like can be used to prepare the ceramic green sheet.
  • a conductive paste is prepared using metal powder containing Ni as a main component. Subsequently, using the prepared conductive paste, a pattern sheet having an electrode pattern to be the internal electrode layer 4 printed on the main surface of the ceramic green sheet is produced. A printing method such as a screen printing method or a gravure printing method can be used for printing the electrode pattern.
  • a predetermined number of pattern sheets are laminated to prepare a precursor of the laminate 2 (hereinafter also referred to as a laminate precursor).
  • the laminate precursor is pressed in the lamination direction to adhere the pattern sheets to each other. Pressing of the precursor can be performed using, for example, an isostatic press.
  • the protective layer 5 can be formed by attaching a ceramic green sheet to be the protective layer 5 to the side surface 9 of the laminate precursor, or by applying a ceramic slurry to be the protective layer 5 and drying it.
  • the laminate precursor is subjected to a degreasing treatment in an air atmosphere, an inert gas atmosphere, or a reducing atmosphere, and then the degreased laminate precursor is fired in a reducing atmosphere (hereinafter also referred to as atmosphere firing).
  • atmosphere firing a reducing atmosphere
  • the firing temperature of atmosphere firing may be, for example, about 1100.degree. C. to 1300.degree.
  • the laminate 2 is produced by oxidizing the laminate precursor in a nitrogen atmosphere. Oxygen vacancies exceeding 6.1 ⁇ 10 14 /mm 3 remain in the dielectric layer 3 of the laminate precursor before the oxidation treatment. In order to impart insulating properties to the dielectric layer 3, the amount of oxygen vacancies in the dielectric layer 3 is reduced.
  • the oxygen atmosphere during the oxidation treatment is adjusted to lower the oxygen concentration. 1.1 ⁇ 10 14 /mm 3 or more and 6.1 ⁇ 10 14 /mm 3 or less oxygen vacancies 10 are left in the body layer 3 .
  • the amount of oxygen vacancies in the dielectric layers 3 is reduced, and at least the surface portions of the internal electrode layers 4 are oxidized.
  • the oxidation of the internal electrode layers 4 is controlled by the equilibrium oxygen partial pressure pO2 produced by the chemical equilibrium of the gas atmosphere.
  • the equilibrium oxygen partial pressure pO2 of the gas atmosphere is determined by the partial pressures (concentrations) of H2 and H2O in the gas. The higher the ratio H2 / H2O of H2 and H2O , the lower the equilibrium oxygen partial pressure pO2 .
  • the temperature of the oxidation treatment is about 800° C. to 1000° C.
  • the equilibrium oxygen partial pressure pO 2 is about 10 ⁇ 8 atm to 10 ⁇ 12 atm. is 1.1 ⁇ 10 14 pieces/mm 3 or more and 6.1 ⁇ 10 14 pieces/mm 3 or less, and at least the surface portions of the internal electrode layers 4 are oxidized.
  • the amount of oxygen vacancies in the dielectric layer 3 can be reduced by performing oxidation treatment in an atmosphere of high oxygen partial pressure.
  • the heat dissipation effect due to the increase in thermal conductivity cannot be expected, and the heat generation reduction effect due to the generation of the anti-electric field is weak, resulting in thermal runaway.
  • a short circuit is likely to occur due to
  • by lowering the temperature of the oxidation treatment it is possible to suppress the decrease in the amount of oxygen vacancies during the oxidation treatment. and the adhesion between the internal electrode layers 4 tends to decrease.
  • the laminated ceramic capacitor 1 shown in FIG. 1 can be manufactured.
  • Multilayer ceramic capacitors of Examples were produced.
  • BaTiO 3 was used as the material for the dielectric layer 3 and the protective layer 5
  • Ni was used as the material for the internal electrode layer 4 and the external electrode 6 .
  • the thickness of the dielectric layer 3 was set to 0.95 ⁇ m
  • the thickness of the internal electrode layer 4 was set to 0.55 ⁇ m
  • the number of laminated pattern sheets was set to 460.
  • the laminate 2 had a dimension in the first direction of 1680 ⁇ m, a dimension in the second direction of 825 ⁇ m, and a dimension in the third direction of 830 ⁇ m.
  • the protective layer 5 has a thickness of 70 ⁇ m.
  • the shape of the external electrode 6 was set as shown in FIG. As shown in Table 1, Samples 4 to 6 differ from each other in oxidation treatment conditions, and as a result, the amount of oxygen vacancies in the dielectric layer 3 differs from each other.
  • Comparative laminated ceramic capacitors (Samples 1 to 3 and 7 in Table 1) were produced in the same manner as in Examples, except that the oxidation treatment conditions were different from those in Examples.
  • the amount of oxygen vacancies in the dielectric layer 3 is less than 1.1 ⁇ 10 14 /mm 3 or more than 6.1 ⁇ 10 14 /mm 3 .
  • the amount of oxygen vacancies in the dielectric layer 3 can be calculated, for example, by the following method.
  • a multilayer ceramic capacitor (hereinafter also referred to as a sample) is polarized under predetermined polarization conditions.
  • the polarization condition may be, for example, a condition of applying a voltage of 6 V at a temperature of 200° C. for 60 minutes.
  • the polarization conditions may be conditions in which the thermally stimulated depolarization current (TSDC) is temporally saturated, and the polarization conditions, particularly the applied voltage and application time, may differ from sample to sample.
  • TSDC thermally stimulated depolarization current
  • the laminated ceramic capacitor After polarizing the laminated ceramic capacitor, the laminated ceramic capacitor is cooled to room temperature while a voltage of 6 V is applied, and then the internal electrode layers 4 having different polarities are short-circuited for 10 minutes. Subsequently, the temperature of the multilayer ceramic capacitor is raised from room temperature to 340° C. at a rate of 5° C./min. At that time, TSDC is measured using a minute ammeter. The charge amount of the oxygen vacancies is calculated from the area of the TSDC peak corresponding to the movement of the oxygen vacancies and the rate of temperature increase.
  • the amount of oxygen vacancies (number/mm 3 ) is the amount obtained by dividing the charge amount of oxygen vacancies by the product of the valence of oxygen vacancies and the elementary charge, and is obtained from the dimensions of the laminate 2 . can be obtained by dividing by the volume of
  • ⁇ T 280 ° C.
  • the appearance is observed with a stereomicroscope and the presence or absence of cracks is inspected.
  • "7/100" for Sample 2 in Table 1 means that cracks were observed in 7 out of 100 samples as a result of the thermal shock test. The same applies to others.
  • the high temperature load test is a test in which samples 1 to 7 are held in a constant temperature bath, a voltage of 9.5 V is applied at a temperature of 140° C., and leakage current is measured.
  • a sample in which a short circuit occurred during voltage application was regarded as a defective product.
  • "18/100" for sample 2 in Table 1 means that 18 out of 100 samples shorted as a result of the high temperature load test. The same applies to others.
  • sample 7, in which the amount of oxygen vacancies is more than 6.1 ⁇ 10 14 vacancies/mm 3 could not be subjected to an electrical test because of its low insulation resistance.
  • the multilayer ceramic capacitors of Examples did not suffer from short circuits due to thermal runaway in the high-temperature load test, even though cracks occurred in the thermal shock test.
  • the amount of oxygen vacancies in the dielectric layer 3 is set to 1.1 ⁇ 10 14 /mm 3 or more and 6.1 ⁇ 10 14 /mm 3 or less. Thermal runaway can be suppressed, and the occurrence of short circuits can be suppressed.
  • the surface portions of the internal electrode layers 4 are oxidized to ensure adhesion (that is, thermal shock resistance) between the dielectric layers 3 and the internal electrode layers 4 .
  • the monolithic ceramic capacitor of sample 1 had a small amount of oxygen vacancies and a small increase in leakage current over time, but a short circuit occurred in the high temperature load test.
  • Sample 2 has a lower oxidation treatment temperature than sample 1 and has a larger oxygen vacancy than sample 1 .
  • the adhesion between the dielectric layers 3 and the internal electrode layers 4 was low, and as a result, defective products were generated in the thermal shock test.
  • Sample 2 exhibited a larger increase in leakage current over time than sample 1, but was not sufficient to suppress short circuits.
  • sample 3 the equilibrium oxygen partial pressure pO2 in the oxidation treatment was lowered to weaken the oxidizing property of the gas atmosphere, thereby increasing the amount of oxygen vacancies more than samples 1 and 2. Occurred.
  • sample 7 the oxygen partial pressure in the oxidation treatment is lowered more than in samples 4-6, and the oxidizing property of the gas atmosphere is weakened, thereby increasing the oxygen vacancy amount more than in samples 4-6.
  • sample 7 could not be subjected to the electrical current test because the resistance of the dielectric layer 3 was too small.
  • sample 7 was defective due to low adhesion between the dielectric layer 3 and the internal electrode layer 4 because the oxidizing property of the gas atmosphere was too weak.
  • the amount of oxygen vacancies in the dielectric layer 3 is set to 1.1 ⁇ 10 14 /mm 3 or more and 6.1 ⁇ 10 14 /mm 3 or less. It was found that short circuits can be suppressed. Moreover, in the example, it was found that the adhesion between the dielectric layer 3 and the internal electrode layer 4 was enhanced by oxidizing the surface portion of the internal electrode layer 4 .
  • a laminated body in which dielectric layers and internal electrode layers are alternately laminated A laminated ceramic electronic component, wherein the dielectric layer has an oxygen vacancy amount of 1.1 ⁇ 10 14 /mm 3 or more and 6.1 ⁇ 10 14 /mm 3 or less.
  • the laminated ceramic electronic component of the present disclosure it is possible to obtain a highly reliable laminated ceramic electronic component that is less susceptible to short circuits due to thermal runaway under high temperature load.
  • Multilayer ceramic electronic components (multilayer ceramic capacitors) 2 laminated body 3 dielectric layer 4 internal electrode layer 5 protective layer 6 external electrode 6A first external electrode 6B second external electrode 7 main surface 7A first surface 7B second surface 8 end surface 8A first end surface 8B second end surface 9 side 9A first side 9B second side 10 oxygen vacancy 11 interface 12, 13 oxide phase

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Capacitors (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

本開示の積層セラミック電子部品は、誘電体層と内部電極層とが交互に積層されてなる積層体を備え、誘電体層中の酸素空孔量が、１．１×１０１４個／ｍｍ３以上６．１×１０１４個／ｍｍ３以下である。

Description

積層セラミック電子部品
　本開示は、積層セラミック電子部品に関する。
　従来技術の積層セラミック電子部品は、例えば特許文献１に記載されている。
特開２０２０－１８４５８７号公報
　本開示の積層セラミック電子部品は、誘電体層と内部電極層とが交互に積層されてなる積層体を備え、前記誘電体層中の酸素空孔量が、１．１×１０１４個／ｍｍ３以上６．１×１０１４個／ｍｍ３以下である。
　本開示の目的、特色、及び利点は、下記の詳細な説明と図面とからより明確になるであろう。
本開示の一実施形態の積層セラミック電子部品を示す斜視図である。 図１の切断面線ＩＩ－ＩＩで切断した断面図である。 本開示の一実施形態の積層セラミック電子部品の積層体を示す斜視図である。 本開示の一実施形態の積層セラミック電子部品における漏れ電流の増加を説明する図である。 本開示の一実施形態の積層セラミック電子部品における反電界の生成を説明する図である。
　まず、本開示の積層セラミック電子部品が基礎とする構成の積層セラミック電子部品について説明する。
　近年、電子機器の小型高機能化に伴い、電子機器に搭載される電子部品においても小型高機能化が求められている。積層セラミック電子部品の一例である積層セラミックコンデンサでは、小型大容量化が求められている。
　積層セラミックコンデンサは、誘電体層を薄層化することによって、小型大容量化されるが、誘電体層を薄層化した場合、極性の異なる内部電極層同士の短絡（以下、単に、短絡ともいう）が発生し易くなり、積層セラミックコンデンサの信頼性が低下することがある。特許文献１は、積層セラミックコンデンサの信頼性を改善するために、熱刺激脱分極電流の低温側ピーク電流値と高温側ピーク電流値との比を特定することを開示している。
　従来の積層セラミックコンデンサでは、熱暴走が部分的に進行することで、短絡に至ることがあった。
　図面を参照しつつ、本開示の積層セラミック電子部品の実施形態について説明する。以下では、積層セラミック電子部品の一例である積層セラミックコンデンサについて説明するが、本開示の積層セラミック電子部品は、積層セラミックコンデンサに限られず、積層型圧電素子、積層サーミスタ素子、積層チップコイル、およびセラミック多層基板等であってもよい。以下で参照する図面は、模式的なものであり、図面に示された寸法比率等は、必ずしも正確に図示されたものではない。本明細書において、便宜的に、直交座標系ＸＹＺを定義する場合がある。Ｘ軸方向、Ｙ軸方向およびＺ軸方向はそれぞれ、第１方向、第２方向および第３方向とも称される。
　図１は、本開示の一実施形態の積層セラミック電子部品を示す斜視図であり、図２は、図１の切断面線ＩＩ－ＩＩで切断した断面図であり、図３は、本開示の一実施形態の積層セラミック電子部品の積層体を示す斜視図である。図４は、本開示の一実施形態の積層セラミック電子部品における漏れ電流の増加を説明する図であり、図５は、本開示の一実施形態の積層セラミック電子部品における反電界の生成を説明する図である。
　本実施形態の積層セラミックコンデンサ１は、図１に示すように、積層体２を備えている。積層体２は、図２，３に示すように、誘電体層３と内部電極層４とが第３方向に交互に積層されて構成されている。
　積層体２は、図３に示すように、略直方体状の形状を有している。積層体２は、第３方向において互いに対向する第１面７Ａおよび第２面７Ｂを有している。積層体２は、第１方向において互いに対向する第１端面８Ａおよび第２端面８Ｂ、ならびに第２方向において互いに対向する第１側面９Ａおよび第２側面９Ｂを有している。第１面７Ａおよび第２面７Ｂを纏めて主面７と記載することがあり、第１端面８Ａおよび第２端面８Ｂを纏めて端面８と記載することがあり、第１側面９Ａおよび第２側面９Ｂを纏めて側面９と記載することがある。
　誘電体層３は、セラミック材料で構成されている。誘電体層３に用いられるセラミック材料は、例えばＢａＴｉＯ３（チタン酸バリウム）、ＣａＴｉＯ３（チタン酸カルシウム）、ＳｒＴｉＯ３（チタン酸ストロンチウム）、ＢａＺｒＯ３（ジルコン酸バリウム）等であってもよい。
　誘電体層３の厚みが薄いほど、積層セラミックコンデンサ１の静電容量が大きくなる。誘電体層３の厚みは、例えば０．５μｍ～５．０μｍ程度であってもよい。
　内部電極層４は、導電材料で構成されている。内部電極層４に用いられる導電材料は、例えばＮｉ（ニッケル）、Ｃｕ（銅）、Ａｇ（銀）、Ｓｎ（スズ）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ａｕ（金）等の金属材料またはこれらの金属材料を含む合金材料であってもよい。
　内部電極層４は、図３に示すように、第１側面９Ａおよび第２側面９Ｂに露出している。また、内部電極層４は、極性別に第１端面８Ａまたは第２端面８Ｂに露出している。
　コンデンサとしての特性が確保できる限りにおいて、内部電極層４の厚みが薄いほど、内部応力による内部欠陥を抑制し、積層セラミックコンデンサ１の信頼性を向上させることができる。内部電極層４の厚みは、例えば０．４μｍ～１．０μｍ程度であってもよい。
　積層セラミックコンデンサ１は、製造工程における焼成温度、焼成雰囲気等を調整することによって、誘電体層３中の酸素空孔量（以下、酸素空孔濃度または酸素空孔密度ともいう）が、１．１×１０１４個／ｍｍ３以上６．１×１０１４個／ｍｍ３以下とされている。誘電体層３は半導体化されているとも言える。高温負荷の際、誘電体層３中の酸素空孔は、該誘電体層３を挟む一対の内部電極層４のうちの陰極の内部電極層４に向かって移動する。これにより、誘電体層３と内部電極層４との界面１１に形成されたエネルギ障壁が、該界面１１付近に蓄積した酸素空孔によるバンドベンディングにより変化する。その結果、内部電極層４を構成する金属内の電子が誘電体層３の伝導帯に遷移する遷移確率が増加するため、漏れ電流が増加する。ここで、誘電体層３の熱伝導は、キャリアの移動（漏れ電流）による熱伝導と、格子振動による熱伝導とを含むため、誘電体層３におけるキャリアの移動（漏れ電流）が増加することによって、誘電体層３の熱伝導性（すなわち、熱放散性）が向上する。したがって、誘電体層３の一部分で温度が上昇したとしても、発生した熱を周囲に放散することができるため、熱暴走による短絡を抑制することができる。積層セラミックコンデンサ１は、誘電体層３中の酸素空孔量が１．１×１０１４個／ｍｍ３以上６．１×１０１４個／ｍｍ３以下であることで、絶縁抵抗の低下は認められるが、熱暴走による短絡を抑制することができる。
　なお、誘電体層３の導電性が増加することで、発熱量も増加するが、誘電体層３中の酸素空孔量を１．１×１０１４個／ｍｍ３以上６．１×１０１４個／ｍｍ３以下とすることで、放熱量を発熱量よりも大きくすることができる。したがって、積層セラミックコンデンサ１は、絶縁抵抗の低下は認められるが、熱暴走による短絡を抑制することができる。
　また、積層セラミックコンデンサ１では、誘電体層３と陰極の内部電極層４との界面１１付近に蓄積した酸素空孔１０の電荷によって、誘電体層３中に形成される電界が弱められる。換言すると、誘電体層３には、該誘電体層３を挟む一対の内部電極層４に印加された電位差によって形成される電界Ｅ０とは逆向きの電界（以下、反電界ともいう）ｑが形成される。誘電体層３における単位時間当たりの発熱量（ジュール熱）Ｑは、誘電体層３中の電界の大きさをＥとし、誘電体層３の電気伝導度をσとするとき、σＥ２で与えられるので、誘電体層３中の電界が弱められると、誘電体層３の発熱量Ｑが減少する。このように、積層セラミックコンデンサ１は、誘電体層３の発熱量Ｑを反電界ｑの作用によって低減することができるため、熱暴走による短絡を抑制できる。なお、電気伝導度σの発熱量Ｑへの寄与は、電界Ｅの発熱量Ｑへの寄与と比べて小さいため、発熱量Ｑは、実質的に、電界Ｅの大きさのみに依存する。
　積層セラミックコンデンサ１は、図２に示すように、誘電体層３と内部電極層４との界面１１に、内部電極層４の表面部分が酸化されてなる酸化物相１２が存在していてもよい。この場合、誘電体層３と内部電極層４との密着性の低下を抑制できるため、熱衝撃試験における破損、および湿中負荷試験における絶縁抵抗の低下を抑制することができる。その結果、積層セラミックコンデンサ１の信頼性を向上させることができる。
　積層セラミックコンデンサ１は、図２に示すように、内部電極層４の一部分が酸化されてなり、内部電極層４を厚み方向に貫通する酸化物相１３を有していてもよい。この場合、内部電極層４を貫通する酸化物相１３と、該内部電極層４を挟む一対の誘電体層３との間に化学結合が生じるため、誘電体層３と内部電極層４との結合強度を高めることができる。その結果、誘電体層３と内部電極層４との密着性の低下を効果的に抑制できるため、熱衝撃試験における破損、および湿中負荷試験における絶縁抵抗の低下を効果的に抑制することができる。ひいては、積層セラミックコンデンサ１の信頼性を一層向上させることができる。
　積層セラミックコンデンサ１は、図１に示すように、保護層５を備えていてもよい。保護層５は、第１側面９Ａに位置し、第１側面９Ａに露出した内部電極層４を覆っていてもよい。また、保護層５は、第２側面９Ｂに位置し、第２側面９Ｂに露出した内部電極層４を覆っていてもよい。積層セラミックコンデンサ１が保護層５を備える場合、側面９に露出した内部電極層４を物理的に保護することができる。また、側面９に露出した極性の異なる内部電極層４同士の短絡を抑制することができる。
　保護層５は、例えばＢａＴｉＯ３、ＣａＴｉＯ３、ＳｒＴｉＯ３、ＢａＺｒＯ３等のセラミック材料で構成されていてもよい。保護層５は、誘電体層３を構成するセラミック材料と同じセラミック材料で構成されていてもよく、この場合、積層体２および保護層５を同時に焼成することが可能となる。
　保護層５の厚みが薄いほど、積層セラミックコンデンサの取得静電容量に寄与しない絶縁マージン部を縮小できるため、積層セラミックコンデンサを小型大容量化することができる。保護層５の厚みは、例えば２５μｍ～１２０μｍ程度であってもよい。
　積層セラミックコンデンサ１は、図１に示すように、外部との電気的接続のための外部電極６を備えていてもよい。外部電極６は、第１外部電極６Ａおよび第２外部電極６Ｂを含む。第１外部電極６Ａは、第１端面８Ａに位置し、第１端面８Ａに露出した内部電極層４と電気的に接続されていてもよい。第２外部電極６Ｂは、第２端面８Ｂに位置し、第２端面８Ｂに露出した内部電極層４と電気的に接続されていてもよい。
　外部電極６は、第１面７Ａおよび第２面７Ｂに回り込んでいてもよい。第１外部電極６Ａは、第１側面９Ａ上および第２側面９Ｂ上に回り込み、保護層５における第１端面８Ａ寄りの部位を覆っていてもよい。第２外部電極６Ｂは、第１側面９Ａ上および第２側面９Ｂ上に回り込み、保護層５における第２端面８Ｂ寄りの部位を覆っていてもよい。第１外部電極６Ａと第２外部電極６Ｂとは、互いに電気的に絶縁されている。
　外部電極６は、積層体２に接続する下地層と、めっき外層とで構成されていてもよい。外部電極６がめっき外層を有する場合、はんだ等の導電性接合材を用いた外部機器への実装が容易になる。下地層は、焼成後の積層体２に塗布焼き付けしてもよく、焼成前の積層体２に塗布し、積層体２と同時に焼成してもよい。下地層は、直接めっきで形成されていてもよい。下地層およびめっき外層は、各々、単一層からなっていてもよく、複数層からなっていてもよい。下地層およびめっき外層は、例えばＮｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕ等の金属材料またはこれらの金属材料を含む合金材料で構成されていてもよい。
　積層セラミックコンデンサ１は、例えば、以下に説明する方法によって製造することができる。
　先ず、誘電体層３の材料として、ＢａＴｉＯ３を主成分とするセラミック粉末を準備し、準備したセラミック粉末に有機ビヒクルを加えて、セラミックスラリーを調製する。本明細書において、主成分とは、着目する材料、部材等において最も含有濃度（ｍｏｌ％）が高い成分を指す。有機ビヒクルは、バインダを有機溶剤に溶解させたものである。バインダは、例えばエチルセルロース、ポリビニルブチラール等であってもよい。有機溶剤は、例えばテルピネオール、ブチルカルビトール、アセトン、トルエン等であってもよい。続いて、調製したセラミックスラリーを用いてセラミックグリーンシートを作製する。セラミックグリーンシートの作製には、例えばドクターブレード法、ダイコーター法等のシート成形法を用いることができる。
　次に、内部電極層４の材料として、Ｎｉを主成分とする金属粉末を用いて、導電性ペーストを調製する。続いて、調製した導電性ペーストを用いて、セラミックグリーンシートの主面上に内部電極層４となる電極パターンが印刷されたパターンシートを作製する。電極パターンの印刷には、例えばスクリーン印刷法、グラビア印刷法等の印刷法を用いることができる。
　次に、パターンシートを所定枚数積層して、積層体２の前駆体（以下、積層体前駆体ともいう）を作製する。次に、積層体前駆体を積層方向にプレスして、パターンシート同士を密着させる。前駆体のプレスは、例えば静水圧プレス装置を用いて行うことができる。保護層５は、積層体前駆体の側面９に、保護層５となるセラミックグリーンシートを貼り付ける、または保護層５となるセラミックスラリーを塗布し、乾燥させることによって形成することができる。続いて、積層体前駆体に、大気雰囲気、不活性ガス雰囲気または還元雰囲気で脱脂処理を行った後、脱脂した積層体前駆体を還元雰囲気で焼成（以下、雰囲気焼成ともいう）する。雰囲気焼成の焼成温度は、例えば１１００℃～１３００℃程度であってもよい。
　次に、積層体前駆体を窒素雰囲気で酸化処理することによって、積層体２を作製する。酸化処理前の積層体前駆体の誘電体層３には、６．１×１０１４個／ｍｍ３を超える量の酸素空孔が残存している。誘電体層３に絶縁性を付与するために、誘電体層３中の酸素空孔量を減少させる。積層セラミックコンデンサ１を製造するために、酸化処理の温度を比較的高温（例えば８００℃～１０００℃程度）に維持しつつ、酸化処理中の酸素雰囲気を調整し、酸素濃度を下げることによって、誘電体層３中に１．１×１０１４個／ｍｍ３以上６．１×１０１４個／ｍｍ３以下の酸素空孔１０を残存させる。
　酸化処理においては、誘電体層３中の酸素空孔量を減少させるとともに、内部電極層４の少なくとも表面部分を酸化させる。内部電極層４の酸化は、ガス雰囲気の化学平衡によって生成される平衡酸素分圧ｐＯ２によって制御される。ガス雰囲気の平衡酸素分圧ｐＯ２は、ガス中のＨ２およびＨ２Ｏの分圧（濃度）によって決定される。Ｈ２およびＨ２Ｏの比率Ｈ２／Ｈ２Ｏが大きいほど、平衡酸素分圧ｐＯ２は低くなる。本製造方法では、酸化処理の温度を８００℃～１０００℃程度とし、平衡酸素分圧ｐＯ２を１０－８ａｔｍ～１０－１２ａｔｍ程度とすることによって、誘電体層３中の酸素空孔量を１．１×１０１４個／ｍｍ３以上６．１×１０１４個／ｍｍ３以下とするとともに、内部電極層４の少なくとも表面部分を酸化させる。
　なお、誘電体層３中の酸素空孔量を減少させることのみが目的であれば、高い酸素分圧の雰囲気中で酸化処理を行うことによって、誘電体層３中の酸素空孔量を減少させることができるが、この場合、積層セラミックコンデンサが薄層コンデンサであるときに、熱伝導性の増加による放熱効果を期待できず、また反電界の発生による発熱量の低減効果が弱く、熱暴走による短絡が発生し易い。一方、酸化処理の温度を下げることによって、酸化処理時の酸素空孔量の減少を抑制することができるが、この場合、内部電極層４の表面部分が十分に酸化されないため、誘電体層３と内部電極層４との密着力が低下し易い。
　酸化処理を行った積層体２に外部電極６を形成することによって、図１に示す積層セラミックコンデンサ１を製造することができる。
　実施例の積層セラミックコンデンサ（表１の試料４～６）を作製した。誘電体層３および保護層５の材料としてＢａＴｉＯ３を用い、内部電極層４および外部電極６の材料としてＮｉを用いた。また、誘電体層３の厚みを０．９５μｍとし、内部電極層４の厚みを０．５５μｍとし、パターンシートの積層数は、４６０とした。積層体２は、第１方向の寸法を１６８０μｍとし、第２方向の寸法を８２５μｍとし、第３方向の寸法を８３０μｍとした。保護層５は、厚みを７０μｍとした。外部電極６の形状は、図１に示すような形状とした。試料４～６は、表１に示すように、酸化処理の条件が互いに異なり、その結果、誘電体層３中の酸素空孔量が互いに異なっている。
　酸化処理の条件が実施例と異なること以外は実施例と同様にして、比較例の積層セラミックコンデンサ（表１の試料１～３，７）を作製した。試料１～３，７は、誘電体層３中の酸素空孔量が、１．１×１０１４個／ｍｍ３よりも少なく、または６．１×１０１４個／ｍｍ３よりも多くなっている。
　誘電体層３中の酸素空孔量は、例えば、次に示す方法で算出することができる。まず、積層セラミックコンデンサ（以下、試料ともいう）を、所定の分極条件で分極させる。分極条件は、例えば、２００℃の温度で６Ｖの電圧を６０分間印加する条件であってもよい。分極条件は、熱刺激脱分極電流（Thermally Stimulated Depolarization Current；ＴＳＤＣ）が時間的に飽和する条件であればよく、分極条件、特に印加電圧および印加時間は、試料毎に異なっていてもよい。積層セラミックコンデンサを分極させた後、積層セラミックコンデンサを６Ｖの電圧を印加したまま室温まで冷却した後、極性の異なる内部電極層４同士を１０分間短絡させる。続いて、積層セラミックコンデンサを、室温から３４０℃まで、毎分５℃の昇温速度で昇温させる。その際、微小電流計を用いてＴＳＤＣを測定する。酸素空孔の移動に相当するＴＳＤＣのピーク部分の面積と、昇温速度とから酸素空孔の電荷量を算出する。酸素空孔量（個／ｍｍ３）は、酸素空孔の価数と電気素量との積によって酸素空孔の電荷量を除算した量を、積層体２の寸法から求められる誘電体層３の体積によって除算することで求めることができる。
　実施例および比較例の積層セラミックコンデンサについて、熱衝撃試験および高温負荷試験を行い、それらの信頼性を評価した。評価した結果を表１に示す。
Figure JPOXMLDOC01-appb-T000001
　熱衝撃試験は、室温（２５℃）状態の試料１～７を所定温度（３０５℃）に保持したはんだ浴に投入し、熱衝撃（ΔＴ＝２８０℃）を与えた後、試料１～７の外観を実体顕微鏡で観察し、クラックの有無を検査する試験である。例えば、表１における試料２についての「７／１００」は、熱衝撃試験を行った結果、１００個の試料のうちの７個の試料にクラックが観察されたことを意味している。その他についても同様である。
　高温負荷試験は、恒温槽中に試料１～７を保持し、１４０℃の温度で９．５Ｖの電圧を印加し、漏れ電流を計測する試験である。電圧の印加中に短絡が発生した試料は不良品とした。例えば、表１における試料２についての「１８／１００」は、高温負荷試験を行った結果、１００個の試料のうちの１８個の試料に短絡が発生したことを意味している。その他についても同様である。なお、酸素空孔量が６．１×１０１４個／ｍｍ３よりも多い試料７については、絶縁抵抗が小さいため、通電試験を実施できなかった。
　実施例（試料４～６）の積層セラミックコンデンサは、熱衝撃試験においてクラックが発生することがあっても、高温負荷試験において熱暴走による短絡が発生することがなかった。実施例の積層セラミックコンデンサは、誘電体層３中の酸素空孔量を１．１×１０１４個／ｍｍ３以上６．１×１０１４個／ｍｍ３以下とすることで、高温負荷試験における熱暴走を抑制し、短絡の発生を抑制できる。さらに、実施例の積層セラミックコンデンサは、内部電極層４の表面部分を酸化することで、誘電体層３と内部電極層４との密着性（すなわち、耐熱衝撃性）を確保している。
　試料１の積層セラミックコンデンサは、酸素空孔量が少なく、漏れ電流の経時増加は小さいが、高温負荷試験で短絡が発生した。試料２は、試料１の場合よりも酸化処理の温度が低く、試料１よりも酸素空孔量が増加している。試料２は、内部電極層４の酸化が十分ではないため、誘電体層３と内部電極層４との密着性が低く、その結果、熱衝撃試験で不良品が発生した。試料２は、試料１よりも漏れ電流の経時増加が大きいが、短絡を抑制するには十分でなかった。試料３は、酸化処理における平衡酸素分圧ｐＯ２を低下させ、ガス雰囲気の酸化性を弱めることによって、試料１，２よりも酸素空孔量を増加させているが、高温負荷試験で短絡が発生した。試料７は、試料４～６の場合よりも酸化処理の酸素分圧を低下させ、ガス雰囲気の酸化性を弱めることによって、試料４～６よりも酸素空孔量を増加させている。高温負荷試験について、試料７は、誘電体層３の抵抗が小さすぎるため、通電試験を行うことができなかった。また、熱衝撃試験について、試料７は、ガス雰囲気の酸化性が弱すぎるため、誘電体層３と内部電極層４との密着性が低く、不良品が発生した。
　上記のように、実施例では、誘電体層３中の酸素空孔量を１．１×１０１４個／ｍｍ３以上６．１×１０１４個／ｍｍ３以下とすることで、熱暴走による短絡を抑制できることがわかった。また、実施例では、内部電極層４の表面部分を酸化させることで、誘電体層３と内部電極層４との密着性が高められていることがわかった。
　本開示に係る積層セラミック電子部品は、次の実施形態（１）～（４）が可能である。
（１）誘電体層と内部電極層とが交互に積層されてなる積層体を備え、
　前記誘電体層中の酸素空孔量が、１．１×１０１４個／ｍｍ３以上６．１×１０１４個／ｍｍ３以下である、積層セラミック電子部品。
（２）前記誘電体層と前記内部電極層との界面に、前記内部電極層の表面部分が酸化されてなる酸化物相を有している、上記（１）に記載の積層セラミック電子部品。
（３）前記誘電体層の厚みが、０．５μｍ以上５．０μｍ以下である、上記（１）または（２）に記載の積層セラミック電子部品。
（４）前記誘電体層は、ＢａおよびＴｉを含み、前記内部電極層は、Ｎｉを含む、上記（１）～（３）のいずれか１項に記載の積層セラミック電子部品。
　本開示の積層セラミック電子部品によれば、高温負荷時の熱暴走による短絡が発生し難い、信頼性に優れた積層セラミック電子部品を得ることができる。
　以上、本開示の実施形態について詳細に説明したが、本開示は上述の実施形態に限定されるものではなく、本開示の要旨を逸脱しない範囲内において、種々の変更、改良等が可能である。上記各実施形態をそれぞれ構成する全部または一部を、適宜、矛盾しない範囲で組み合わせ可能であることは、言うまでもない。
　１　　　積層セラミック電子部品（積層セラミックコンデンサ）
　２　　　積層体
　３　　　誘電体層
　４　　　内部電極層
　５　　　保護層
　６　　　外部電極
　６Ａ　　第１外部電極
　６Ｂ　　第２外部電極
　７　　　主面
　７Ａ　　第１面
　７Ｂ　　第２面
　８　　　端面
　８Ａ　　第１端面
　８Ｂ　　第２端面
　９　　　側面
　９Ａ　　第１側面
　９Ｂ　　第２側面
　１０　　酸素空孔
　１１　　界面
　１２，１３　酸化物相

Claims (4)

  1. 　誘電体層と内部電極層とが交互に積層されてなる積層体を備え、
    　前記誘電体層中の酸素空孔量が、１．１×１０１４個／ｍｍ３以上６．１×１０１４個／ｍｍ３以下である、積層セラミック電子部品。
  2. 　前記誘電体層と前記内部電極層との界面に、前記内部電極層の表面部分が酸化されてなる酸化物相を有している、請求項１に記載の積層セラミック電子部品。
  3. 　前記誘電体層の厚みが、０．５μｍ以上５．０μｍ以下である、請求項１または２に記載の積層セラミック電子部品。
  4. 　前記誘電体層は、ＢａおよびＴｉを含み、前記内部電極層は、Ｎｉを含む、請求項１～３のいずれか１項に記載の積層セラミック電子部品。
PCT/JP2022/044992 2021-12-23 2022-12-06 積層セラミック電子部品 WO2023120173A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021-209894 2021-12-23
JP2021209894 2021-12-23

Publications (1)

Publication Number Publication Date
WO2023120173A1 true WO2023120173A1 (ja) 2023-06-29

Family

ID=86902241

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/044992 WO2023120173A1 (ja) 2021-12-23 2022-12-06 積層セラミック電子部品

Country Status (1)

Country Link
WO (1) WO2023120173A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03119608A (ja) * 1989-09-29 1991-05-22 Kyocera Corp 非還元性誘電体磁器
JPH05109318A (ja) * 1991-10-14 1993-04-30 Kyocera Corp マイクロ波用誘電体磁器
JPH0945581A (ja) * 1995-07-31 1997-02-14 Kyocera Corp 積層型コンデンサ
JP2002217055A (ja) * 2001-01-19 2002-08-02 Murata Mfg Co Ltd 積層セラミック電子部品及びその製造方法
JP2014165447A (ja) * 2013-02-27 2014-09-08 Kyocera Corp 積層セラミックコンデンサ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03119608A (ja) * 1989-09-29 1991-05-22 Kyocera Corp 非還元性誘電体磁器
JPH05109318A (ja) * 1991-10-14 1993-04-30 Kyocera Corp マイクロ波用誘電体磁器
JPH0945581A (ja) * 1995-07-31 1997-02-14 Kyocera Corp 積層型コンデンサ
JP2002217055A (ja) * 2001-01-19 2002-08-02 Murata Mfg Co Ltd 積層セラミック電子部品及びその製造方法
JP2014165447A (ja) * 2013-02-27 2014-09-08 Kyocera Corp 積層セラミックコンデンサ

Similar Documents

Publication Publication Date Title
JP6524275B2 (ja) 積層セラミック電子部品
US10340086B2 (en) Multilayer ceramic capacitor and board having the same
TWI566266B (zh) 多層陶瓷電容器及具有該多層陶瓷電容器的板件
US9449763B2 (en) Multilayer ceramic electronic component having alternatively offset internal electrodes and method of manufacturing the same
US9396879B2 (en) Multilayer ceramic capacitor and board having the same
TWI552181B (zh) 多層陶瓷電容器及具有該多層陶瓷電容器的板件
US20130258546A1 (en) Multilayer ceramic electronic component and fabrication method thereof
KR102061507B1 (ko) 적층 세라믹 전자부품 및 적층 세라믹 전자부품 실장 기판
KR20140124657A (ko) 적층 세라믹 전자부품 및 그 실장 기판
US10136518B2 (en) Multilayer ceramic capacitor having three external electrodes and board having the same
TWI488202B (zh) 多層陶瓷電容器及製造該多層陶瓷電容器的方法
US9159495B2 (en) Multilayer ceramic electronic component, manufacturing method thereof and board for mounting the same
US11664164B2 (en) Multilayer electronic component
US20230352245A1 (en) Multilayer ceramic electronic device, circuit substrate and manufacturing method of multilayer ceramic electronic device
WO2023120173A1 (ja) 積層セラミック電子部品
KR102018310B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
US11610732B2 (en) Multilayer capacitor and method of manufacturing the same
US9064639B2 (en) Multilayer ceramic electronic component and board for mounting the same
US11721491B2 (en) Multilayer electronic component
JP3544569B2 (ja) 積層セラミックコンデンサ
JP3716746B2 (ja) 積層セラミック電子部品及びその製造方法
US20230411074A1 (en) Multilayer electronic component
JP2020096110A (ja) 積層セラミック電子部品及び回路基板
JP2014222749A (ja) 積層セラミック電子部品及びその実装基板
US11804331B2 (en) Multilayer electronic component

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22910887

Country of ref document: EP

Kind code of ref document: A1