WO2023108762A1 - 薄膜晶体管及其制作方法、显示面板 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 106
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 239000004065 semiconductor Substances 0.000 claims abstract description 106
- 239000010410 layer Substances 0.000 claims description 435
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 37
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 34
- 239000000758 substrate Substances 0.000 claims description 32
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 31
- 239000011229 interlayer Substances 0.000 claims description 27
- 239000000463 material Substances 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 17
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052750 molybdenum Inorganic materials 0.000 claims description 16
- 239000011733 molybdenum Substances 0.000 claims description 16
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 15
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 13
- 229910052802 copper Inorganic materials 0.000 claims description 13
- 239000010949 copper Substances 0.000 claims description 13
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 10
- 229910052782 aluminium Inorganic materials 0.000 claims description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 10
- 239000010936 titanium Substances 0.000 claims description 10
- 229910052719 titanium Inorganic materials 0.000 claims description 10
- 238000002161 passivation Methods 0.000 claims description 8
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 239000010408 film Substances 0.000 description 20
- 230000000875 corresponding effect Effects 0.000 description 13
- 239000002356 single layer Substances 0.000 description 11
- 238000013461 design Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 239000007769 metal material Substances 0.000 description 5
- 230000009286 beneficial effect Effects 0.000 description 4
- 229910052738 indium Inorganic materials 0.000 description 4
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 4
- 238000005019 vapor deposition process Methods 0.000 description 4
- 239000011787 zinc oxide Substances 0.000 description 4
- 230000001939 inductive effect Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 230000002596 correlated effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- YZZNJYQZJKSEER-UHFFFAOYSA-N gallium tin Chemical compound [Ga].[Sn] YZZNJYQZJKSEER-UHFFFAOYSA-N 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- TYHJXGDMRRJCRY-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) tin(4+) Chemical compound [O-2].[Zn+2].[Sn+4].[In+3] TYHJXGDMRRJCRY-UHFFFAOYSA-N 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- NJWNEWQMQCGRDO-UHFFFAOYSA-N indium zinc Chemical compound [Zn].[In] NJWNEWQMQCGRDO-UHFFFAOYSA-N 0.000 description 1
- HRHKULZDDYWVBE-UHFFFAOYSA-N indium;oxozinc;tin Chemical compound [In].[Sn].[Zn]=O HRHKULZDDYWVBE-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
Abstract
本申请提供一种薄膜晶体管及其制作方法、显示面板;该薄膜晶体管包括半导体层、与半导体层的位置对应设置的栅极、以及设置于半导体层和栅极之间的栅极绝缘层,栅极绝缘层包括第一栅极绝缘层和第二栅极绝缘层,第一栅极绝缘层的介电常数大于第二栅极绝缘层的介电常数。
Description
本申请涉及显示技术领域,尤其涉及一种薄膜晶体管及其制作方法、显示面板。
窄边框设计是提升显示器件有效屏占比的一个重要手段,也是显示屏未来的主要发展趋势。GOA(Gate on Array,阵列基板行驱动)技术对实现显示器件的窄边框设计有重要意义,但是随着边框尺寸的进一步缩小,GOA电路中的TFT(Thin Film
Transistor,薄膜晶体管)的尺寸也被压缩,而TFT尺寸减小则会导致TFT自身的导电流能力减弱,从而无法满足显示器件的功能需求。
目前的薄膜晶体管存在导电流能力偏低的技术问题。
本申请提供一种薄膜晶体管及其制作方法、显示面板,用于缓解目前的薄膜晶体管存在的导电流能力偏低的技术问题。
本申请提供一种薄膜晶体管,其包括半导体层、与所述半导体层的位置对应设置的栅极、以及设置于所述半导体层和所述栅极之间的栅极绝缘层;其中,
所述栅极绝缘层包括靠近所述半导体层设置的第一栅极绝缘层和靠近所述栅极设置的第二栅极绝缘层,所述第一栅极绝缘层的介电常数大于所述第二栅极绝缘层的介电常数。
在本申请的薄膜晶体管中,所述栅极绝缘层的介电常数大于4。
在本申请的薄膜晶体管中,所述第一栅极绝缘层的介电常数大于9。
在本申请的薄膜晶体管中,所述第一栅极绝缘层的厚度大于所述第二栅极绝缘层的厚度。
在本申请的薄膜晶体管中,所述第一栅极绝层包括氧化铪或氧化铝,所述第二栅极绝缘层包括氧化硅。
在本申请的薄膜晶体管中,所述第一栅极绝层包括氧化铪或氧化铝,所述第二栅极绝缘层包括氧化铪或氧化铝。
在本申请的薄膜晶体管中,所述栅极绝缘层由氧化铪和氧化铝中的至少其中之一制作而成。
在本申请的薄膜晶体管中,所述栅极绝缘层的厚度为900埃至3000埃。
本申请还提供一种显示面板,其包括基板和设置在所述基板上的薄膜晶体管,其中,所述薄膜晶体管包括:
半导体层,设置在所述基板的表面上;
栅极绝缘层,设置于所述半导体层上,所述栅极绝缘层包括靠近所述半导体层设置的第一栅极绝缘层和靠设置于所述第一栅极绝缘层上的第二栅极绝缘层,所述第一栅极绝缘层的介电常数大于所述第二栅极绝缘层的介电常数;
栅极,设置于所述栅极绝缘层上,且与所述半导体层的位置对应。
在本申请的显示面板中,所述显示面板还包括:
设置于所述基板上的遮光层;
设置于所述遮光层上的缓冲层;
设置于所述缓冲层上且覆盖所述半导体层、所述栅极绝缘层和所述栅极的层间绝缘层;
设置于所述层间绝缘层上的源漏电极;以及
设置于所述层间绝缘层上且覆盖所述源漏电极的钝化层;
所述半导体层设置于所述缓冲层上,所述源漏电极通过所述层间绝缘层上的过孔与所述半导体层连接。
在本申请的显示面板中,所述栅极绝缘层的介电常数大于4。
在本申请的显示面板中,所述第一栅极绝缘层的介电常数大于9。
在本申请的显示面板中,所述第一栅极绝缘层的厚度大于所述第二栅极绝缘层的厚度。
在本申请的显示面板中,所述第一栅极绝层包括氧化铪或氧化铝,所述第二栅极绝缘层包括氧化硅。
在本申请的显示面板中,所述第一栅极绝层包括氧化铪或氧化铝,所述第二栅极绝缘层包括氧化铪或氧化铝。
在本申请的显示面板中,所述栅极绝缘层的厚度为900埃至3000埃。
在本申请的显示面板中,制作所述遮光层的材料包括钼、铝、铜、钛,所述遮光层的厚度为500埃至2000埃。
在本申请的显示面板中,部分所述源漏电极通过贯穿所述层间绝缘层和所述缓冲层的过孔与所述遮光层电性连接。
本申请提供一种薄膜晶体管制作方法,其包括:
在一衬底上制作半导体层;
在所述半导体层上制作与所述半导体层的位置对应的栅极绝缘层,所述栅极绝缘层包括靠近所述半导体层设置的第一栅极绝缘层和靠近所述栅极设置的第二栅极绝缘层,所述第一栅极绝缘层的介电常数大于所述第二栅极绝缘层的介电常数;
在所述栅极绝缘层上制作与所述半导体层的位置对应的栅极。
在本申请的薄膜晶体管制作方法中,所述在所述半导体层上制作与所述半导体层的位置对应的栅极绝缘层的步骤,包括:
采用氧化铪或氧化铝在所述半导体层上制作所述第一栅极绝缘层;
采用氧化硅在所述第一栅极绝缘层上制作所述第二栅极绝缘层。
本申请提供一种薄膜晶体管及其制作方法、显示面板,所述薄膜晶体管包括半导体层、与所述半导体层的位置对应设置的栅极、以及设置于所述半导体层和所述栅极之间的栅极绝缘层,所述栅极绝缘层包括靠近所述半导体层设置的第一栅极绝缘层和靠近所述栅极设置的第二栅极绝缘层,所述第一栅极绝缘层的介电常数大于所述第二栅极绝缘层的介电常数。本申请通过设置双层结构的栅极绝缘层,且使第一栅极绝缘层的介电常数大于第二栅极绝缘层的介电常数,使得薄膜晶体管的导电流能力得到提升,相比于目前的薄膜晶体管,在相同尺寸和相同驱动条件下,本申请的薄膜晶体管中的半导体层内可以导通更大的电流,而在导通相同大小电流的条件下,本申请的薄膜晶体管可以实现更小尺寸的设计。
为了更清楚地说明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单介绍,显而易见地,下面描述中的附图仅仅是申请的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的包含薄膜晶体管的显示面板的第一种局部结构示意图。
图2是本申请实施例提供的包含薄膜晶体管的显示面板的第二种局部结构示意图。
图3是本申请实施例提供的薄膜晶体管制作方法制作半导体层后的结构示意图。
图4是本申请实施例提供的薄膜晶体管制作方法制作栅极后的第一种结构示意图。
图5是本申请实施例提供的薄膜晶体管制作方法制作栅极后的第二种结构示意图。
图6是本申请实施例提供的薄膜晶体管制作方法制作层间绝缘层后的结构示意图。
图7是本申请实施例提供的薄膜晶体管制作方法制作完成后的结构示意图。
以下各实施例的说明是参考附加的图示,用以例示本申请可用以实施的特定实施例。本申请所提到的方向用语,例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等,仅是参考附加图式的方向。因此,使用的方向用语是用以说明及理解本申请,而非用以限制本申请。在图中,结构相似的单元是用以相同标号表示。
本申请实施例提供一种薄膜晶体管及其制作方法、显示面板,所述薄膜晶体管包括半导体层、与所述半导体层的位置对应设置的栅极、以及设置于所述半导体层和所述栅极之间的栅极绝缘层,所述栅极绝缘层包括靠近所述半导体层设置的第一栅极绝缘层和靠近所述栅极设置的第二栅极绝缘层,所述第一栅极绝缘层的介电常数大于所述第二栅极绝缘层的介电常数。本申请实施例通过设置双层结构的栅极绝缘层,且使第一栅极绝缘层的介电常数大于第二栅极绝缘层的介电常数使得薄膜晶体管的导电流能力得到提升,相比于目前的薄膜晶体管,在相同尺寸和相同驱动条件下,本申请的薄膜晶体管中的半导体层内可以导通更大的电流,而在导通相同大小电流的条件下,本申请的薄膜晶体管可以实现更小尺寸的设计。
下面结合附图对本申请实施例提供的薄膜晶体管的结构特征和功能特征进行阐述。
请参阅图1,图1是本申请实施例提供的包含薄膜晶体管的显示面板的第一种局部结构示意图。所述薄膜晶体管包括半导体层104、与所述半导体层104的位置对应设置的栅极106、以及设置于所述半导体层104和所述栅极106之间的栅极绝缘层105。可以理解的是,本实施例所述的半导体层104是指由半导体层材料制作而成的具体结构,制作该半导体层104的材料可以是铟镓锌氧化物、铟锡锌氧化物、铟锌锡氧化物、铟镓锡锌氧化物等中的一种或多种;所述栅极106的位置与所述半导体层104的位置对应是指,对于单个薄膜晶体管而言,所述栅极106和所述半导体层104共同构成该薄膜晶体管,所述栅极106可以是对应所述半导体层104所在区域的中间位置设置,从而使其投影位于所述半导体层104的范围内;所述栅极绝缘层105在所述栅极106与所述半导体层104之间的延伸长度可以根据实际需要进行设定。
此外,图1所示的薄膜晶体管的栅极106位于半导体层104的上面,为顶栅结构的薄膜晶体管,但本申请不仅限于此,在其它一些实施例中,薄膜晶体管的栅极还可以位于半导体层的下面,从而形成底栅结构的薄膜晶体管;无论是顶栅结构的薄膜晶体管还是底栅结构的薄膜晶体管,栅极绝缘层105均位于栅极106和半导体层104之间,发挥绝缘介电作用。
在本实施例中,所述栅极绝缘层105的介电常数大于4。可以理解,薄膜晶体管的饱和区电流与薄膜晶体管的栅极106与半导体层104之间的感应电容为正相关,而感应电容又与栅极绝缘层105的介电常数为正相关,即栅极绝缘层105的介电常数越大,感应电容也越大,从而该薄膜晶体管的饱和电流也越大。本实施例针对目前已有的薄膜晶体管的饱和电流较低的技术问题,提出将栅极绝缘层105的介电常数设置为大于4,通过将栅极绝缘层105的介电常数提高的方法,实现提升薄膜晶体管的电流导通能力。其中,栅极绝缘层105的介电常数大于4这一技术特征是在创造性的实验、计算和优化的基础上得到的,满足该条件的薄膜晶体管可以表现出较优的电流导通能力。
可选地,所述栅极绝缘层105是由氧化铪和氧化铝中的至少其中之一制作而成的单层膜层结构,形成的所述栅极绝缘层105的厚度为900埃至3000埃。可以理解,本实施例采用介电常数较高的氧化铪和氧化铝材料制作所述栅极绝缘层105,使所述薄膜晶体管的导电流能力得到提升,相比于目前的薄膜晶体管,在相同尺寸和相同驱动条件下,本申请的薄膜晶体管中的半导体层内可以导通更大的电流,而在导通相同大小电流的条件下,本申请的薄膜晶体管可以实现更小尺寸的设计。
可选地,所述栅极绝缘层105还可以是分别由氧化铪膜层和氧化铝膜层构成的多层结构,例如,氧化铪/氧化铝双层结构或氧化铝/氧化铪双层结构或氧化铪/氧化铝/氧化铪三层结构等。
进一步地,请继续参阅图1,本申请实施例还提供一种显示面板,所述显示面板包括如上所述的薄膜晶体管。具体地,所述显示面板包括基板101,所述薄膜晶体管设置于基板101的表面上,所述基板101可以是硬质衬底,比如玻璃等;也可以是柔性衬底,比如聚酰亚胺等。所述基板101用于为所述薄膜晶体管中的多种组成元件提供第一层支撑平面,所述薄膜晶体管中的其它组成元件通过在所述基板101上、按照一定规律堆叠形成具有特定功能的器件结构。在本实施例中,所述基板101可以是透明结构,在其它一些实施例中,根据需求还可以设置为非透明结构。
所述显示面板还包括设置于所述基板101上的遮光层102,所述遮光层102可以是由不透光的金属材料,如钼、铝、铜、钛等,制作而成,因此,所述遮光层102在具有遮光能力的同时,还具有一定的导电性。根据需要,所述遮光层102可以是由上述金属材料中的一种或多种制作而成的单层或双层膜层结构;本实施例中,所述遮光层102在所述基板101上的厚度可以500埃至2000埃。所述遮光层102定义出该薄膜晶体管中的遮光区域,可以理解,薄膜晶体管中的半导体层材料在受到光线照射时,会导致其性能下降,因此,所述遮光层102的设置位置需要与所述薄膜晶体管中的半导体层的设置位置对应,以遮挡射向半导体层的光线。
所述显示面板还包括设置于所述基板101上且覆盖所述遮光层102的缓冲层103,所述缓冲层103可以由氮化硅、氧化硅或二者的其中之一制作而成的单层膜层或双层膜层,所述缓冲层103的厚度为1000埃至5000埃。
所述半导体层104设置于所述缓冲层103上,且所述半导体层104的设置位置与所述遮光层102的设置位置对应,即,所述半导体层104在所述遮光层102上的正投影位于所述遮光层102的分布范围内。所述栅极绝缘层105和所述栅极106依次堆叠设置在所述半导体层104上,且在同一所述薄膜晶体管内,所述栅极绝缘层105和所述栅极106靠近所述半导体层104的中间区域设置,而不覆盖所述半导体层104的至少两侧边缘区域;未被所述栅极绝缘层105及所述栅极106覆盖的所述半导体层104通过等离子掺杂工艺形成活性导电区,被所述栅极绝缘层105及所述栅极106覆盖的所述半导体层104自然形成沟道区。
所述显示面板还包括设置于所述缓冲层103上且覆盖所述半导体层104、所述栅极绝缘层105和所述栅极106的层间绝缘层107,所述层间绝缘层107可以由氧化硅材料制作而成,其厚度可以是500埃至5000埃;且所述层间绝缘层107上开设有多个过孔,其中部分过孔将所述半导体层104的活性导电区暴露,另外部分过孔可以贯穿所述层间绝缘层107和所述缓冲层103,从而使所述遮光层102的部分区域暴露,可以理解,其它导电膜层(比如薄膜晶体管中的源漏电极)可以通过这些过孔与所述半导体层104和/或所述遮光层102形成导电性连接。
所述显示面板还包括设置于所述层间绝缘层107上的源漏电极108以及设置于所述层间绝缘层107上且覆盖所述源漏电极108的钝化层109。其中,所述源漏电极108通过所述层间绝缘层107上的过孔与所述半导体层104的相对两端耦合连接,即所述源漏电极108电性连接至所述半导体层104的活性导电区,从而使所述源漏电极108与所述半导体层104之间可以进行电流传输;部分所述源漏电极108通过贯穿所述层间绝缘层107和所述缓冲层103的过孔与所述遮光层102电性连接,利用所述遮光层102的导电性向部分所述源漏电极108传输电信号,有利于提升薄膜晶体管的响应效率。制作所述源漏电极108的材料可以是金属钼、铝、铜、钛中的一种或多种,所述源漏电极108可以是由上述材料中的一种制作而成的单层结构,也可以是由上述多种材料制作而成的多层结构,比如,钼/铝/钼三层结构、钼/铜双层结构或钛/铜双层结构等,所述源漏电极108的厚度可以是1000埃至10000埃。
所述钝化层109上设置有开孔,所述开孔将所述源漏电极108的局部区域暴露出来,以便将所述源漏电极108与其它元件进行连接。所述钝化层109可以由氧化硅材料制作而成,其厚度可以是1000埃至5000埃。
在一种实施例中,请参阅图2,图2是本申请实施例提供的包含薄膜晶体管的显示面板的第二种局部结构示意图,图2所示的显示面板与图1所示的显示面板具有相同或相似的结构,其二者的不同之处仅在于薄膜晶体管的栅极绝缘层的结构不同。下面对图2所示的薄膜晶体管的栅极绝缘层的结构特征进行阐述,对于图2所示的薄膜晶体管的其它组成部分的特征请参阅上述实施例的记载,此处不再赘述。
在本实施例中,所述栅极绝缘层包括靠近所述半导体层104设置的第一栅极绝缘层1051和靠近所述栅极106设置的第二栅极绝缘层1052,所述第一栅极绝缘层1051的介电常数大于所述第二栅极绝缘层1052的介电常数,且所述第一栅极绝缘层1051和所述第二栅极绝缘层1052组成的栅极绝缘层的整体介电常数大于4。基于本文上述记载可知,本实施例提供的薄膜晶体管具有较好的导电流能力,可以满足小尺寸薄膜晶体管的尺寸和电流要求。
进一步地,所述第一栅极绝缘层1051的厚度大于所述第二栅极绝缘层1052的厚度,鉴于上述第一栅极绝缘层1051的介电常数大于第二栅极绝缘层1052的介电常数的设计,本实施例有利于进一步提升所述栅极绝缘层的整体介电常数,使所述薄膜晶体管具有更好的导电流能力。
可选地,所述第一栅极绝缘层1051的厚度可以是100埃至2000埃,所述第二栅极绝缘层1052的厚度可以是800埃至2000埃。
可选地,所述第一栅极绝缘层1051的介电常数大于9,所述第二栅极绝缘层1052的节点常数可以不做限制,因此所述第二栅极绝缘层1052的介电常数可以大于4,也可以小于4,只要保证所述栅极绝缘层的整体介电常数大于4即可。
可选地,所述第一栅极绝缘层1051可以是由氧化铪和氧化铝中的至少其中之一制作而成的单层膜层结构。可以理解,本实施例采用介电常数较高的氧化铪和氧化铝材料制作所述第一栅极绝缘层1051,使所述栅极绝缘层的整体介电常数得到提高,从而提高了薄膜晶体管的导电流能力,并且有利于实现薄膜晶体管的更小尺寸的设计。此外,所述第一栅极绝缘层1051还可以是分别由氧化铪膜层和氧化铝膜层构成的多层结构,例如,氧化铪/氧化铝双层结构或氧化铝/氧化铪双层结构或氧化铪/氧化铝/氧化铪三层结构等。
可选地,所述第二栅极绝缘层1052可以由氧化硅制作而成,利用氧化硅材料的更好的绝缘性,提升了所述栅极绝缘层的整体绝缘能力。
所述显示面板可以是液晶显示面板或有机发光二极管显示面板,还可以是包括液晶显示面板或有机发光二极管显示面板的显示装置,比如,显示器、笔记本电脑、电视机、平板电脑、手机等。
综上所述,本申请实施例提供的薄膜晶体管及包含所述薄膜晶体管的显示面板,通过提升栅极绝缘层的介电常数,使薄膜晶体管的导电流能力得到提升,相比于目前的薄膜晶体管,在相同尺寸和相同驱动条件下,本申请的薄膜晶体管中的半导体层内可以导通更大的电流,而在导通相同大小电流的条件下,本申请的薄膜晶体管可以实现更小尺寸的设计。
本申请实施例还提供一种薄膜晶体管的制作方法,请参阅图3至图7,该薄膜晶体管的制作方法包括以下步骤:
步骤S101,请参阅图3,在一衬底上制作半导体层104。
具体地,所述衬底包括基板101、遮光层102和缓冲层103。所述基板101可以是硬质衬底,比如玻璃等;也可以是柔性衬底,比如聚酰亚胺等。在本实施例中,所述基板101可以是透明结构,在其它一些实施例中,根据需求还可以设置为非透明结构。所述遮光层102设置于所述基板101上,所述遮光层102可以是由不透光的金属材料,如钼、铝、铜、钛等,制作而成,根据需要,所述遮光层102可以是由上述金属材料中的一种或多种制作而成的单层或双层膜层结构,所述遮光层102在所述基板101上的厚度可以500埃至2000埃,所述遮光层102定义出制作所述薄膜晶体管所需的遮光区域。所述缓冲层103设置于所述基板101上且覆盖所述遮光层102,所述缓冲层103可以由氮化硅、氧化硅或二者的其中之一制作而成的单层膜层或双层膜层,所述缓冲层103的厚度为1000埃至5000埃。制作所述遮光层102和所述缓冲层103的工艺可以是气相沉积工艺。
所述半导体层104制作于所述缓冲层103上,制作所述半导体层104的材料可以是铟镓锌氧化物、铟锡锌氧化物、铟锌锡氧化物、铟镓锡锌氧化物等中的一种或多种,在其它一些实施例中,所述半导体层104还可以称作有源层或沟道层或半导体层层。所述半导体层104的位置与所述遮光层102的位置对应,制作所述半导体层104的工艺可以是气相沉积工艺。
步骤S102,请参阅图4,在所述半导体层104上制作与所述半导体层104的位置对应的栅极绝缘层105,所述栅极绝缘层105的介电常数大于4。
制作所述栅极绝缘层105的工艺可以是气相沉积工艺,沉积完所述栅极绝缘层105的膜层后可以直接通过一道刻蚀工艺形成与所述半导体层104对应的图案化结构,也可以在接下来制作完成栅极后,与栅极一起通过一道刻蚀工艺形成图案化结构。
所述栅极绝缘层105是由氧化铪和氧化铝中的至少其中之一制作而成的单层膜层结构,形成的所述栅极绝缘层105的厚度为900埃至3000埃。此外,所述栅极绝缘层105还可以是分别由氧化铪膜层和氧化铝膜层构成的多层结构,例如,氧化铪/氧化铝双层结构或氧化铝/氧化铪双层结构或氧化铪/氧化铝/氧化铪三层结构等。
在另外一些实施例中,如图5所示,制作形成的所述栅极绝缘层105可以包括靠近所述半导体层104设置的第一栅极绝缘层1051和远离所述半导体层104设置的第二栅极绝缘层1052,所述第一栅极绝缘层1051的介电常数大于所述第二栅极绝缘层1052的介电常数,且所述第一栅极绝缘层1051和所述第二栅极绝缘层1052组成的栅极绝缘层的整体介电常数大于4。可选地,所述第一栅极绝缘层1051的厚度可以是100埃至2000埃,所述第二栅极绝缘层1052的厚度可以是800埃至2000埃。所述第一栅极绝缘层1051的介电常数大于9,所述第二栅极绝缘层1052的节点常数可以不做限制。所述第一栅极绝缘层1051可以是由氧化铪和氧化铝中的至少其中之一制作而成的单层膜层结构,还可以是分别由氧化铪膜层和氧化铝膜层构成的多层结构。所述第二栅极绝缘层1052可以由氧化硅制作而成。
步骤S103,请继续参阅图4和图5,在所述栅极绝缘层105上制作与所述半导体层104的位置对应的栅极106。
制作所述栅极106的工艺可以是气相沉积工艺,所述栅极106可以是采用钼、铝、铜、钛等金属材料制作而成的单层或多层金属膜层,比如,钼/铝/钼三层结构、钼/铜双层结构或钛/铜双层结构等。
进一步地,请参阅图4至图7,所述薄膜晶体管的制作方法还包括:利用一道光罩工艺对所述栅极106和所述栅极绝缘层105进行刻蚀,使其达到图案化;通过等离子掺杂工艺对未被所述栅极绝缘层105及所述栅极106覆盖的所述半导体层104进行活性处理形成活性导电区;制作设置于所述缓冲层103上且覆盖所述半导体层104、所述栅极绝缘层105和所述栅极106的层间绝缘层107;制作设置于所述层间绝缘层107上的源漏电极108以及设置于所述层间绝缘层107上且覆盖所述源漏电极108的钝化层109。
具体地,所述层间绝缘层107可以由氧化硅材料制作而成,其厚度可以是500埃至5000埃;且所述层间绝缘层107上通过刻蚀工艺形成多个过孔,其中部分过孔将所述半导体层104的活性导电区暴露,另外部分过孔可以贯穿所述层间绝缘层107和所述缓冲层103,从而使所述遮光层102的部分区域暴露。
所述源漏电极108采用气相沉积工艺制作,其通过所述层间绝缘层107上的过孔与所述半导体层104的相对两端耦合连接,即所述源漏电极108电性连接至所述半导体层104的活性导电区,从而使所述源漏电极108与所述半导体层104之间可以进行电流传输;部分所述源漏电极108通过贯穿所述层间绝缘层107和所述缓冲层103的过孔与所述遮光层102电性连接,利用所述遮光层102的导电性向部分所述源漏电极108传输电信号,有利于提升薄膜晶体管的响应效率。制作所述源漏电极108的材料可以是金属钼、铝、铜、钛中的一种或多种,所述源漏电极108可以是由上述材料中的一种或多种制作而成的单层结构或多层结构,比如,钼/铝/钼三层结构、钼/铜双层结构或钛/铜双层结构等,所述源漏电极108的厚度可以是1000埃至10000埃。
所述钝化层109上通过刻蚀工艺形成有开孔,所述开孔将所述源漏电极108的局部区域暴露出来,以便将所述源漏电极108与其它元件进行连接。所述钝化层109可以由氧化硅材料制作而成,其厚度可以是1000埃至5000埃。
需要说明的是,虽然本申请以具体实施例揭露如上,但上述实施例并非用以限制本申请,本领域的普通技术人员,在不脱离本申请的精神和范围内,均可作各种更动与润饰,因此本申请的保护范围以权利要求界定的范围为准。
Claims (20)
- 一种薄膜晶体管,其包括半导体层、与所述半导体层的位置对应设置的栅极、以及设置于所述半导体层和所述栅极之间的栅极绝缘层;其中,所述栅极绝缘层包括靠近所述半导体层设置的第一栅极绝缘层和靠近所述栅极设置的第二栅极绝缘层,所述第一栅极绝缘层的介电常数大于所述第二栅极绝缘层的介电常数。
- 根据权利要求1所述的薄膜晶体管,其中,所述栅极绝缘层的介电常数大于4。
- 根据权利要求2所述的薄膜晶体管,其中,所述第一栅极绝缘层的介电常数大于9。
- 根据权利要求1所述的薄膜晶体管,其中,所述第一栅极绝缘层的厚度大于所述第二栅极绝缘层的厚度。
- 根据权利要求1所述的薄膜晶体管,其中,所述第一栅极绝层包括氧化铪或氧化铝,所述第二栅极绝缘层包括氧化硅。
- 根据权利要求1所述的薄膜晶体管,其中,所述第一栅极绝层包括氧化铪或氧化铝,所述第二栅极绝缘层包括氧化铪或氧化铝。
- 根据权利要求1所述的薄膜晶体管,其中,所述栅极绝缘层由氧化铪和氧化铝中的至少其中之一制作而成。
- 根据权利要求1所述的薄膜晶体管,其中,所述栅极绝缘层的厚度为900埃至3000埃。
- 一种显示面板,其包括基板和设置在所述基板上的薄膜晶体管,其中,所述薄膜晶体管包括:半导体层,设置在所述基板的表面上;栅极绝缘层,设置于所述半导体层上,所述栅极绝缘层包括靠近所述半导体层设置的第一栅极绝缘层和靠设置于所述第一栅极绝缘层上的第二栅极绝缘层,所述第一栅极绝缘层的介电常数大于所述第二栅极绝缘层的介电常数;栅极,设置于所述栅极绝缘层上,且与所述半导体层的位置对应。
- 根据权利要求9所述的显示面板,其中,所述显示面板还包括:设置于所述基板上的遮光层;设置于所述遮光层上的缓冲层;设置于所述缓冲层上且覆盖所述半导体层、所述栅极绝缘层和所述栅极的层间绝缘层;设置于所述层间绝缘层上的源漏电极;以及设置于所述层间绝缘层上且覆盖所述源漏电极的钝化层;所述半导体层设置于所述缓冲层上,所述源漏电极通过所述层间绝缘层上的过孔与所述半导体层连接。
- 根据权利要求9所述的显示面板,其中,所述栅极绝缘层的介电常数大于4。
- 根据权利要求11所述的显示面板,其中,所述第一栅极绝缘层的介电常数大于9。
- 根据权利要求9所述的显示面板,其中,所述第一栅极绝缘层的厚度大于所述第二栅极绝缘层的厚度。
- 根据权利要求9所述的显示面板,其中,所述第一栅极绝层包括氧化铪或氧化铝,所述第二栅极绝缘层包括氧化硅。
- 根据权利要求9所述的显示面板,其中,所述第一栅极绝层包括氧化铪或氧化铝,所述第二栅极绝缘层包括氧化铪或氧化铝。
- 根据权利要求9所述的显示面板,其中,所述栅极绝缘层的厚度为900埃至3000埃。
- 根据权利要求10所述的显示面板,其中,制作所述遮光层的材料包括钼、铝、铜、钛,所述遮光层的厚度为500埃至2000埃。
- 根据权利要求17所述的显示面板,其中,部分所述源漏电极通过贯穿所述层间绝缘层和所述缓冲层的过孔与所述遮光层电性连接。
- 一种薄膜晶体管制作方法,其包括:在一衬底上制作半导体层;在所述半导体层上制作与所述半导体层的位置对应的栅极绝缘层,所述栅极绝缘层包括靠近所述半导体层设置的第一栅极绝缘层和靠近所述栅极设置的第二栅极绝缘层,所述第一栅极绝缘层的介电常数大于所述第二栅极绝缘层的介电常数;在所述栅极绝缘层上制作与所述半导体层的位置对应的栅极。
- 根据权利要求19所述的薄膜晶体管制作方法,其中,所述在所述半导体层上制作与所述半导体层的位置对应的栅极绝缘层的步骤,包括:采用氧化铪或氧化铝在所述半导体层上制作所述第一栅极绝缘层;采用氧化硅在所述第一栅极绝缘层上制作所述第二栅极绝缘层。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US17/622,239 US20240038864A1 (en) | 2021-12-13 | 2021-12-22 | Thin film transistor, manufacturing method thereof, and display panel |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202111523377.1A CN114220865A (zh) | 2021-12-13 | 2021-12-13 | 薄膜晶体管及其制作方法、显示面板 |
CN202111523377.1 | 2021-12-13 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2023108762A1 true WO2023108762A1 (zh) | 2023-06-22 |
Family
ID=80701588
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/CN2021/140529 WO2023108762A1 (zh) | 2021-12-13 | 2021-12-22 | 薄膜晶体管及其制作方法、显示面板 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20240038864A1 (zh) |
CN (1) | CN114220865A (zh) |
WO (1) | WO2023108762A1 (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114784113A (zh) * | 2022-04-02 | 2022-07-22 | 深圳市华星光电半导体显示技术有限公司 | 显示面板及显示装置 |
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CN111192884A (zh) * | 2020-02-21 | 2020-05-22 | 深圳市华星光电半导体显示技术有限公司 | Oled显示装置及tft阵列基板的制备方法 |
-
2021
- 2021-12-13 CN CN202111523377.1A patent/CN114220865A/zh active Pending
- 2021-12-22 US US17/622,239 patent/US20240038864A1/en active Pending
- 2021-12-22 WO PCT/CN2021/140529 patent/WO2023108762A1/zh active Application Filing
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CN111192884A (zh) * | 2020-02-21 | 2020-05-22 | 深圳市华星光电半导体显示技术有限公司 | Oled显示装置及tft阵列基板的制备方法 |
Also Published As
Publication number | Publication date |
---|---|
US20240038864A1 (en) | 2024-02-01 |
CN114220865A (zh) | 2022-03-22 |
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