WO2023074254A1 - トラッカモジュール - Google Patents

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WO2023074254A1
WO2023074254A1 PCT/JP2022/036657 JP2022036657W WO2023074254A1 WO 2023074254 A1 WO2023074254 A1 WO 2023074254A1 JP 2022036657 W JP2022036657 W JP 2022036657W WO 2023074254 A1 WO2023074254 A1 WO 2023074254A1
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WO
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switch
capacitor
circuit
integrated circuit
module substrate
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Application number
PCT/JP2022/036657
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English (en)
French (fr)
Inventor
武 小暮
孝紀 上嶋
正也 三浦
Original Assignee
株式会社村田製作所
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Publication date
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/24—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/70—Charge amplifiers

Definitions

  • the present invention relates to tracker modules.
  • Patent Document 1 discloses a power supply modulation circuit capable of supplying a power amplifier with a power supply voltage dynamically adjusted over time in accordance with a high frequency signal.
  • the output characteristics of the power modulation circuit (power supply circuit) may deteriorate due to resistance loss and parasitic capacitance in the wiring of the switched capacitor circuit.
  • the present invention provides a tracker module capable of reducing resistance loss and parasitic capacitance in the wiring of switched capacitor circuits.
  • a tracker module includes a module substrate having a first main surface and a second main surface facing each other, and at least one tracker module arranged on one of the first main surface and the second main surface of the module substrate.
  • at least one integrated circuit and a switched capacitor circuit configured to generate a plurality of discrete voltages based on an input voltage and disposed on the other of the first and second major surfaces of the module substrate;
  • at least one integrated circuit configured to selectively output at least one of the plurality of discrete voltages based on the at least one switch included in the switched capacitor circuit and the envelope signal.
  • at least one switch included in the integrated output switch circuit wherein the at least one capacitor overlaps the at least one integrated circuit in plan view of the module substrate.
  • a tracker module includes a module substrate having a first main surface and a second main surface facing each other, and at least one tracker module arranged on one of the first main surface and the second main surface of the module substrate.
  • at least one integrated circuit and a switched capacitor circuit configured to generate a plurality of discrete voltages based on an input voltage and disposed on the other of the first and second major surfaces of the module substrate; a capacitor, wherein the at least one integrated circuit includes at least one switch included in the switched capacitor circuit; and an output switch circuit connected to the digital control circuit for at least one of the plurality of second voltages. and at least one switch included in an output switch circuit capable of selecting and outputting, wherein the at least one capacitor overlaps with the at least one integrated circuit in a plan view of the module substrate.
  • a tracker module includes a module substrate having a first main surface and a second main surface facing each other, and at least one tracker module arranged on one of the first main surface and the second main surface of the module substrate. and at least one capacitor included in the switched capacitor circuit and disposed on the other of the first major surface and the second major surface of the module substrate, wherein the at least one integrated circuit comprises the switched capacitor circuit and at least one switch included in the output switch circuit, wherein the at least one capacitor included in the switched capacitor circuit is a first capacitor having a first electrode and a second electrode; a second capacitor having a third electrode and a fourth electrode, wherein at least one switch included in the switched capacitor circuit includes a first switch, a second switch, a third switch, a fourth switch, a fifth switch, a 6 switches, a seventh switch and an eighth switch, one end of the first switch and one end of the third switch are connected to the first electrode, one end of the second switch and one end of the fourth switch are connected to the second electrode one end of the
  • the output switch circuit includes an output terminal, and at least one switch included in the output switch circuit is connected to the other end of the eighth switch, the other end of the first switch, the other end of the second switch, and the other end of the second switch.
  • a ninth switch connected between the other end of the fifth switch and the other end of the sixth switch and the output terminal, and a ninth switch connected between the other end of the third switch and the other end of the seventh switch and the output terminal. and a tenth switch, wherein the at least one capacitor overlaps the at least one integrated circuit in plan view of the module substrate.
  • resistance loss and parasitic capacitance in the wiring of the switched capacitor circuit can be reduced.
  • FIG. 1 is a circuit configuration diagram of a communication device according to an embodiment.
  • FIG. 2A is a circuit configuration diagram of a pre-regulator circuit, a switched capacitor circuit, an output switch circuit, and a filter circuit according to the embodiment.
  • FIG. 2B is a circuit configuration diagram of the digital control circuit according to the embodiment.
  • FIG. 3A is a graph showing power supply voltage delivered by digital envelope tracking.
  • FIG. 3B is a graph showing the power supply voltage delivered by analog envelope tracking.
  • 4 is a plan view of the tracker module according to the first embodiment.
  • FIG. 5 is a plan view of the tracker module according to the first embodiment.
  • FIG. FIG. 6 is a cross-sectional view of the tracker module according to the first embodiment.
  • FIG. 7 is a plan view of the tracker module according to the second embodiment.
  • FIG. 8 is a plan view of a tracker module according to the second embodiment.
  • FIG. 9 is a cross-sectional view of a tracker module according to the second embodiment.
  • FIG. 10 is a cross-sectional view of a tracker module according to a modification of the second embodiment;
  • each drawing is a schematic diagram that has been appropriately emphasized, omitted, or adjusted in proportion to show the present invention, and is not necessarily strictly illustrated, and the actual shape, positional relationship, and ratio may differ.
  • substantially the same configurations are denoted by the same reference numerals, and redundant description may be omitted or simplified.
  • the x-axis and the y-axis are axes orthogonal to each other on a plane parallel to the main surface of the module substrate.
  • the x-axis is parallel to the first side of the module substrate
  • the y-axis is parallel to the second side orthogonal to the first side of the module substrate.
  • the z-axis is an axis perpendicular to the main surface of the module substrate, and its positive direction indicates an upward direction and its negative direction indicates a downward direction.
  • connection includes not only direct connection with connection terminals and/or wiring conductors, but also electrical connection via other circuit elements.
  • Connected between A and B means connected to both A and B between A and B; It includes parallel connection (shunt connection) between the path and the ground.
  • the component is placed on the board includes the component being placed on the main surface of the board and the component being placed inside the board.
  • the component is arranged on the main surface of the board means that the component is arranged in contact with the main surface of the board, and that the component is arranged above the main surface without contacting the main surface. (eg, a component is laminated onto another component placed in contact with a major surface).
  • the component is arranged on the main surface of the substrate may include that the component is arranged in a concave portion formed in the main surface.
  • Components are located within a substrate means that, in addition to encapsulating components within a module substrate, all of the components are located between major surfaces of the substrate, but some of the components are located between major surfaces of the substrate. Including not covered by the substrate and only part of the component being placed in the substrate.
  • a plan view of the module board means that an object is orthographically projected onto the xy plane from the positive side of the z-axis.
  • a overlaps B in plan view means that at least part of the area of A orthogonally projected onto the xy plane overlaps at least part of the area of B orthogonally projected onto the xy plane.
  • a does not overlap B in plan view means that the area of A orthogonally projected onto the xy plane does not overlap the area of B orthogonally projected onto the xy plane.
  • “C is arranged closer to A than B” means that the distance between A and C is shorter than the distance between A and B.
  • the distance between A and B means the shortest distance between A and B.
  • the distance between A and B means the length of the shortest line segment among multiple line segments connecting an arbitrary point on the surface of A and an arbitrary point on the surface of B. .
  • FIG. 1 is a circuit configuration diagram of a communication device 7 according to this embodiment.
  • a communication device 7 includes a power supply circuit 1, a power amplifier (PA) 2, a filter 3, a PA control circuit 4, and an RFIC (Radio Frequency Integrated Circuit). ) 5 and an antenna 6 .
  • PA power amplifier
  • RFIC Radio Frequency Integrated Circuit
  • a power supply circuit 1 can supply a power supply voltage V ET to a power amplifier 2 in a digital envelope tracking (ET) mode.
  • the voltage level of the power supply voltage V ET is selected from among multiple discrete voltage levels based on a digital control signal corresponding to the envelope signal and varies over time.
  • An envelope signal is a signal that indicates the envelope value of a modulated wave (high frequency signal).
  • the envelope value is represented by the square root of (I 2 +Q 2 ), for example.
  • (I, Q) represent constellation points.
  • a constellation point is a point representing a signal modulated by digital modulation on a constellation diagram. Details of the digital ET mode will be described later with reference to FIGS. 3A and 3B.
  • the power supply circuit 1 supplies one power supply voltage VET to one power amplifier 2 in FIG. 1, the same power supply voltage VET may be supplied to a plurality of power amplifiers. Also, the power supply circuit 1 may be configured to be able to supply different power supply voltages to a plurality of power amplifiers.
  • the power supply circuit 1 includes a pre-regulator circuit 10, a switched capacitor circuit 20, an output switch circuit 30, a filter circuit 40, a DC power supply 50, and a digital control circuit 60.
  • the pre-regulator circuit 10 includes a power inductor and a switch.
  • a power inductor is an inductor used for stepping up and/or stepping down a DC voltage.
  • a power inductor is placed in series with the DC path.
  • the power inductor may be connected (arranged in parallel) between the series path and the ground.
  • the pre-regulator circuit 10 can convert the input voltage to the first voltage using a power inductor.
  • Such a pre-regulator circuit 10 is sometimes called a magnetic regulator or a DC (Direct Current)/DC converter.
  • the pre-regulator circuit 10 may not have a power inductor, and may be a circuit that performs boosting by switching capacitors arranged respectively in the series arm path and the parallel arm path of the pre-regulator circuit 10, for example. may Also, the pre-regulator circuit 10 may have a transformer.
  • the switched capacitor circuit 20 includes a plurality of capacitors and a plurality of switches to generate a plurality of second voltages, each having a plurality of discrete voltage levels, from the first voltage from the pre-regulator circuit 10 as a plurality of discrete voltages. can do.
  • the switched-capacitor circuit 20 is sometimes called a switched-capacitor voltage balancer.
  • the output switch circuit 30 can select at least one of the plurality of second voltages generated by the switched capacitor circuit 20 and output it to the filter circuit 40 based on the digital control signal corresponding to the envelope signal. .
  • the filter circuit 40 can filter the signal (second voltage) from the output switch circuit 30 .
  • the filter circuit 40 includes, for example, a low pass filter (LPF: Low Pass Filter).
  • LPF Low Pass Filter
  • the DC power supply 50 can supply DC voltage to the pre-regulator circuit 10 .
  • the DC power supply 50 can be, for example, a rechargeable battery, but is not limited to this.
  • the digital control circuit 60 can control the pre-regulator circuit 10 , the switched capacitor circuit 20 and the output switch circuit 30 based on the digital control signal from the RFIC 5 .
  • the power supply circuit 1 may not include at least one of the pre-regulator circuit 10, the switched capacitor circuit 20, the output switch circuit 30, the filter circuit 40, the DC power supply 50, and the digital control circuit 60.
  • the power supply circuit 1 may not include the pre-regulator circuit 10, the filter circuit 40 and the DC power supply 50.
  • any combination of pre-regulator circuit 10, switched capacitor circuit 20, output switch circuit 30 and filter circuit 40 may be integrated into a single circuit.
  • Power amplifier 2 is connected between RFIC 5 and filter 3 . Further, power amplifier 2 can receive power supply voltage VET from power supply circuit 1 and can receive a bias signal from PA control circuit 4 . Thereby, the power amplifier 2 can amplify the transmission signal of the predetermined band received from the RFIC 5 .
  • the filter 3 is connected between the power amplifier 2 and the antenna 6.
  • Filter 3 has a passband that includes a predetermined band. As a result, the filter 3 can pass the transmission signal of the predetermined band amplified by the power amplifier 2 .
  • the PA control circuit 4 can control the power amplifier 2. Specifically, PA control circuit 4 can supply a bias signal to power amplifier 2 .
  • the RFIC 5 is an example of a control circuit and an example of a signal processing circuit that processes high frequency signals. Specifically, the RFIC 5 processes the input transmission signal by up-conversion or the like, and supplies the power amplifier 2 with a high-frequency transmission signal generated by the signal processing. Also, the RFIC 5 has a control section that controls the power supply circuit 1 . A part or all of the functions of the RFIC 5 as a control unit may be implemented outside the RFIC 5 .
  • Antenna 6 transmits a signal in a predetermined band input from power amplifier 2 through filter 3 .
  • the predetermined band is a frequency band for a communication system constructed using radio access technology (RAT).
  • the predetermined band is defined in advance by standardization organizations (eg, 3GPP (registered trademark) (3rd Generation Partnership Project) and IEEE (Institute of Electrical and Electronics Engineers)).
  • standardization organizations eg, 3GPP (registered trademark) (3rd Generation Partnership Project) and IEEE (Institute of Electrical and Electronics Engineers)
  • Examples of communication systems include a 5GNR (5th Generation New Radio) system, an LTE (Long Term Evolution) system, and a WLAN (Wireless Local Area Network) system.
  • the circuit configuration of the communication device 7 shown in FIG. 1 is an example, and is not limited to this.
  • the communication device 7 may not have the antenna 6 .
  • the communication device 7 may include a plurality of antennas.
  • FIG. 2A is a circuit configuration diagram of the pre-regulator circuit 10, the switched capacitor circuit 20, the output switch circuit 30, and the filter circuit 40 according to this embodiment.
  • FIG. 2B is a circuit configuration diagram of the digital control circuit 60 according to this embodiment.
  • FIG. 2A is an exemplary circuit configuration, and preregulator circuit 10, switched capacitor circuit 20, output switch circuit 30, filter circuit 40, and digital control circuit 60 may be implemented in a wide variety of circuit implementations and circuit technologies. can be implemented using either Therefore, the description of each circuit provided below should not be construed as limiting.
  • the switched capacitor circuit 20 includes capacitors C11-C16, capacitors C10, C20, C30 and C40, and switches S11-S14, S21-S24, S31-S34, and S41-S44, as shown in FIG. 2A. .
  • Energy and charge are input from the pre-regulator circuit 10 to the switched capacitor circuit 20 at nodes N1-N4 and extracted from the switched capacitor circuit 20 to the output switch circuit 30 at nodes N1-N4.
  • the capacitor C11 is an example of a first capacitor and a first flying capacitor.
  • the capacitor C11 has two electrodes (an example of a first electrode and a second electrode). One of the two electrodes of the capacitor C11 is connected to one end of the switch S11 and one end of the switch S12. The other of the two electrodes of capacitor C11 is connected to one end of switch S21 and one end of switch S22.
  • the capacitor C12 has two electrodes. One of the two electrodes of the capacitor C12 is connected to one end of the switch S21 and one end of the switch S22. The other of the two electrodes of the capacitor C12 is connected to one end of the switch S31 and one end of the switch S32.
  • the capacitor C13 is an example of a third flying capacitor and has two electrodes. One of the two electrodes of the capacitor C13 is connected to one end of the switch S31 and one end of the switch S32. The other of the two electrodes of the capacitor C13 is connected to one end of the switch S41 and one end of the switch S42.
  • the capacitor C14 is an example of a second capacitor and a second flying capacitor, and has two electrodes (an example of a third electrode and a fourth electrode). One of the two electrodes of the capacitor C14 is connected to one end of the switch S13 and one end of the switch S14. The other of the two electrodes of capacitor C14 is connected to one end of switch S23 and one end of switch S24.
  • the capacitor C15 has two electrodes. One of two electrodes of the capacitor C15 is connected to one end of the switch S23 and one end of the switch S24. The other of the two electrodes of capacitor C15 is connected to one end of switch S33 and one end of switch S34.
  • Capacitor C16 is an example of a fourth flying capacitor and has two electrodes. One of the two electrodes of the capacitor C16 is connected to one end of the switch S33 and one end of the switch S34. The other of the two electrodes of capacitor C16 is connected to one end of switch S43 and one end of switch S44.
  • Each of the set of capacitors C11 and C14, the set of capacitors C12 and C15, and the set of capacitors C13 and C16 can be complementarily charged and discharged by repeating the first and second phases. .
  • switches S12, S13, S22, S23, S32, S33, S42 and S43 are turned on.
  • one of the two electrodes of the capacitor C12 is connected to the node N3
  • the other of the two electrodes of the capacitor C12 and one of the two electrodes of the capacitor C15 are connected to the node N2
  • the two electrodes of the capacitor C15 are connected to the node N2. is connected to node N1.
  • switches S11, S14, S21, S24, S31, S34, S41 and S44 are turned on.
  • one of the two electrodes of the capacitor C15 is connected to the node N3
  • the other of the two electrodes of the capacitor C15 and one of the two electrodes of the capacitor C12 are connected to the node N2
  • the two electrodes of the capacitor C12 are connected to the node N2. is connected to node N1.
  • capacitors C12 and C15 can be discharged to the capacitor C30. That is, capacitors C12 and C15 can be charged and discharged complementarily.
  • Each of the set of capacitors C11 and C14 and the set of capacitors C13 and C16 is also complementarily charged and discharged in the same manner as the set of capacitors C12 and C15 by repeating the first and second phases. can be done.
  • Each of capacitors C10, C20, C30 and C40 functions as a smoothing capacitor. That is, each of capacitors C10, C20, C30 and C40 is used to hold and smooth voltages V1-V4 at nodes N1-N4.
  • a capacitor C10 is connected between the node N1 and ground. Specifically, one of the two electrodes of capacitor C10 is connected to node N1. On the other hand, the other of the two electrodes of capacitor C10 is connected to the ground.
  • a capacitor C20 is connected between nodes N2 and N1. Specifically, one of the two electrodes of capacitor C20 is connected to node N2. On the other hand, the other of the two electrodes of capacitor C20 is connected to node N1.
  • a capacitor C30 is connected between nodes N3 and N2. Specifically, one of the two electrodes of capacitor C30 is connected to node N3. On the other hand, the other of the two electrodes of capacitor C30 is connected to node N2.
  • a capacitor C40 is connected between nodes N4 and N3. Specifically, one of the two electrodes of capacitor C40 is connected to node N4. On the other hand, the other of the two electrodes of capacitor C40 is connected to node N3.
  • the switch S11 is an example of a first switch, and is connected between one of the two electrodes of the capacitor C11 and the node N3. Specifically, one end of the switch S11 is connected to one of the two electrodes of the capacitor C11. On the other hand, the other end of switch S11 is connected to node N3.
  • the switch S12 is an example of a third switch, and is connected between one of the two electrodes of the capacitor C11 and the node N4. Specifically, one end of the switch S12 is connected to one of the two electrodes of the capacitor C11. On the other hand, the other end of switch S12 is connected to node N4.
  • the switch S21 is an example of a fourth switch and is connected between one of the two electrodes of the capacitor C12 and the node N2. Specifically, one end of the switch S21 is connected to one of the two electrodes of the capacitor C12 and the other of the two electrodes of the capacitor C11. On the other hand, the other end of switch S21 is connected to node N2.
  • the switch S22 is an example of a second switch and is connected between one of the two electrodes of the capacitor C12 and the node N3. Specifically, one end of the switch S22 is connected to one of the two electrodes of the capacitor C12 and the other of the two electrodes of the capacitor C11. On the other hand, the other end of switch S22 is connected to node N3.
  • the switch S31 is connected between the other of the two electrodes of the capacitor C12 and the node N1. Specifically, one end of the switch S31 is connected to the other of the two electrodes of the capacitor C12 and one of the two electrodes of the capacitor C13. On the other hand, the other end of switch S31 is connected to node N1.
  • the switch S32 is connected between the other of the two electrodes of the capacitor C12 and the node N2. Specifically, one end of the switch S32 is connected to the other of the two electrodes of the capacitor C12 and one of the two electrodes of the capacitor C13. On the other hand, the other end of switch S32 is connected to node N2. That is, the other end of switch S32 is connected to the other end of switch S21.
  • the switch S41 is connected between the other of the two electrodes of the capacitor C13 and the ground. Specifically, one end of the switch S41 is connected to the other of the two electrodes of the capacitor C13. On the other hand, the other end of switch S41 is connected to the ground.
  • the switch S42 is connected between the other of the two electrodes of the capacitor C13 and the node N1. Specifically, one end of the switch S42 is connected to the other of the two electrodes of the capacitor C13. On the other hand, the other end of switch S42 is connected to node N1. That is, the other end of switch S42 is connected to the other end of switch S31.
  • the switch S13 is an example of a fifth switch, and is connected between one of the two electrodes of the capacitor C14 and the node N3. Specifically, one end of the switch S13 is connected to one of the two electrodes of the capacitor C14. On the other hand, the other end of switch S13 is connected to node N3. That is, the other end of the switch S13 is connected to the other end of the switch S11 and the other end of the switch S22.
  • the switch S14 is an example of a seventh switch and is connected between one of the two electrodes of the capacitor C14 and the node N4. Specifically, one end of the switch S14 is connected to one of the two electrodes of the capacitor C14. On the other hand, the other end of switch S14 is connected to node N4. That is, the other end of switch S14 is connected to the other end of switch S12.
  • the switch S23 is an example of an eighth switch, and is connected between one of the two electrodes of the capacitor C15 and the node N2. Specifically, one end of the switch S23 is connected to one of the two electrodes of the capacitor C15 and the other of the two electrodes of the capacitor C14. On the other hand, the other end of switch S23 is connected to node N2. That is, the other end of the switch S23 is connected to the other end of the switch S21 and the other end of the switch S32.
  • the switch S24 is an example of a sixth switch, and is connected between one of the two electrodes of the capacitor C15 and the node N3. Specifically, one end of the switch S24 is connected to one of the two electrodes of the capacitor C15 and the other of the two electrodes of the capacitor C14. On the other hand, the other end of switch S24 is connected to node N3. That is, the other end of the switch S24 is connected to the other end of the switch S11, the other end of the switch S22, and the other end of the switch S13.
  • the switch S33 is connected between the other of the two electrodes of the capacitor C15 and the node N1. Specifically, one end of the switch S33 is connected to the other of the two electrodes of the capacitor C15 and one of the two electrodes of the capacitor C16. On the other hand, the other end of switch S33 is connected to node N1. That is, the other end of the switch S33 is connected to the other end of the switch S31 and the other end of the switch S42.
  • the switch S34 is connected between the other of the two electrodes of the capacitor C15 and the node N2. Specifically, one end of the switch S34 is connected to the other of the two electrodes of the capacitor C15 and one of the two electrodes of the capacitor C16. On the other hand, the other end of switch S34 is connected to node N2. That is, the other end of the switch S34 is connected to the other end of the switch S21, the other end of the switch S32, and the other end of the switch S23.
  • the switch S43 is connected between the other of the two electrodes of the capacitor C16 and the ground. Specifically, one end of the switch S43 is connected to the other of the two electrodes of the capacitor C16. On the other hand, the other end of switch S43 is connected to the ground.
  • the switch S44 is connected between the other of the two electrodes of the capacitor C16 and the node N1. Specifically, one end of the switch S44 is connected to the other of the two electrodes of the capacitor C16. On the other hand, the other end of switch S44 is connected to node N1. That is, the other end of the switch S44 is connected to the other end of the switch S31, the other end of the switch S42, and the other end of the switch S33.
  • a first set of switches comprising switches S12, S13, S22, S23, S32, S33, S42 and S43 and a second set of switches comprising switches S11, S14, S21, S24, S31, S34, S41 and S44 , are switched on and off complementarily. Specifically, in the first phase, a first set of switches is turned on and a second set of switches is turned off. Conversely, in the second phase, the first set of switches are turned off and the second set of switches are turned on.
  • charging is performed from capacitors C11-C13 to capacitors C10-C40 in the first and second phases on the one hand, and from capacitors C14-C16 to capacitors C10-C40 on the other hand in the first and second phases. charging is performed.
  • the capacitors C10 to C40 are always charged from the capacitors C11 to C13 or the capacitors C14 to C16. Since charges are replenished at , potential fluctuations of the nodes N1 to N4 can be suppressed.
  • the voltage levels of voltages V 1 -V 4 correspond to a plurality of discrete voltage levels that can be supplied by switched capacitor circuit 20 to output switch circuit 30 .
  • the voltage ratio V1:V2:V3:V4 is not limited to 1:2:3:4.
  • the voltage ratio V1:V2:V3:V4 may be 1:2:4:8.
  • the configuration of the switched capacitor circuit 20 shown in FIG. 2A is an example, and is not limited to this.
  • the switched capacitor circuit 20 is configured to be able to supply four discrete voltage levels, but is not limited to this.
  • the switched capacitor circuit 20 may be configured to be able to supply any number of discrete voltage levels equal to or greater than two.
  • the switched capacitor circuit 20 may at least include capacitors C11, C14 and C30 and switches S11-S14 and S21-S24.
  • the output switch circuit 30 is connected to the digital control circuit 60, and includes input terminals 131-134, switches S51-S54, and an output terminal 130, as shown in FIG. 2A.
  • the output terminal 130 is connected to the filter circuit 40 .
  • the output terminal 130 is a terminal for supplying the filter circuit 40 with a voltage selected from the voltages V1 to V4.
  • the input terminals 131-134 are connected to the nodes N4-N1 of the switched capacitor circuit 20, respectively.
  • Input terminals 131 - 134 are terminals for receiving voltages V 4 -V 1 from switched capacitor circuit 20 .
  • the switch S51 is an example of a tenth switch and is connected between the input terminal 131 and the output terminal 130 . Specifically, the switch S51 has a terminal connected to the input terminal 131 and a terminal connected to the output terminal 130 . In this connection configuration, the switch S51 can switch between connection and non-connection between the input terminal 131 and the output terminal 130 by being switched on/off by the control signal S3.
  • the switch S52 is an example of a ninth switch and is connected between the input terminal 132 and the output terminal 130 . Specifically, switch S52 has a terminal connected to input terminal 132 and a terminal connected to output terminal 130 . In this connection configuration, the switch S52 can switch between connection and disconnection between the input terminal 132 and the output terminal 130 by being switched on/off by the control signal S3.
  • the switch S53 is connected between the input terminal 133 and the output terminal 130 . Specifically, the switch S53 has a terminal connected to the input terminal 133 and a terminal connected to the output terminal 130 . In this connection configuration, the switch S53 can switch between connection and non-connection between the input terminal 133 and the output terminal 130 by being switched on/off by the control signal S3.
  • the switch S54 is connected between the input terminal 134 and the output terminal 130 .
  • switch S54 has a terminal connected to input terminal 134 and a terminal connected to output terminal 130 .
  • the switch S54 can switch between connection and non-connection between the input terminal 134 and the output terminal 130 by being switched on/off by the control signal S3.
  • These switches S51 to S54 are controlled to be turned on exclusively. That is, only one of the switches S51 to S54 is turned on, and the rest of the switches S51 to S54 are turned off. Thereby, the output switch circuit 30 can output one voltage selected from the voltages V1 to V4.
  • output switch circuit 30 may have any configuration as long as they can selectively connect at least one of the four input terminals 131 to 134 to the output terminal 130.
  • output switch circuit 30 may further include switches connected between switches S51-S53 and switch S54 and output terminal .
  • the output switch circuit 30 may further include a switch connected between the switches S51 and S52, the switches S53 and S54, and the output terminal 130.
  • the output switch circuit 30 may be configured to output two or more voltages.
  • the output switch circuit 30 may further include additional switch sets having the same configuration as the set of switches S51 to S54 and additional output terminals in the required number.
  • the output switch circuit 30 should include at least the switches S51 and S52.
  • the pre-regulator circuit 10 includes an input terminal 110, output terminals 111-114, inductor connection terminals 115 and 116, switches S61-S63, S71 and S72, a power inductor L71, and a capacitor C61. ⁇ C64.
  • the input terminal 110 is a DC voltage input terminal. That is, input terminal 110 is a terminal for receiving an input voltage from DC power supply 50 .
  • the output terminal 111 is the output terminal of the voltage V4.
  • the output terminal 111 is a terminal for supplying the voltage V4 to the switched capacitor circuit 20 .
  • Output terminal 111 is connected to node N4 of switched capacitor circuit 20 .
  • the output terminal 112 is the output terminal of the voltage V3. In other words, the output terminal 112 is a terminal for supplying the voltage V3 to the switched capacitor circuit 20 . Output terminal 112 is connected to node N3 of switched capacitor circuit 20 .
  • the output terminal 113 is the output terminal of the voltage V2.
  • the output terminal 113 is a terminal for supplying the voltage V2 to the switched capacitor circuit 20 .
  • Output terminal 113 is connected to node N2 of switched capacitor circuit 20 .
  • the output terminal 114 is the output terminal of the voltage V1. That is, the output terminal 114 is a terminal for supplying the voltage V ⁇ b>1 to the switched capacitor circuit 20 . Output terminal 114 is connected to node N1 of switched capacitor circuit 20 .
  • the inductor connection terminal 115 is connected to one end of the power inductor L71.
  • the inductor connection terminal 116 is connected to the other end of the power inductor L71.
  • the switch S71 is connected between the input terminal 110 and one end of the power inductor L71. Specifically, switch S71 has a terminal connected to input terminal 110 and a terminal connected to one end of power inductor L71 via inductor connection terminal 115 . In this connection configuration, the switch S71 can switch between connection and disconnection between the input terminal 110 and one end of the power inductor L71 by switching on/off.
  • the switch S72 is connected between one end of the power inductor L71 and the ground. Specifically, the switch S72 has a terminal connected to one end of the power inductor L71 via the inductor connection terminal 115, and a terminal connected to the ground. In this connection configuration, the switch S72 can switch between connection and disconnection between one end of the power inductor L71 and the ground by switching on/off.
  • the switch S61 is connected between the other end of the power inductor L71 and the output terminal 111. Specifically, switch S61 has a terminal connected to the other end of power inductor L71 and a terminal connected to output terminal 111 . In this connection configuration, the switch S61 can switch between connection and disconnection between the other end of the power inductor L71 and the output terminal 111 by switching on/off.
  • the switch S62 is connected between the other end of the power inductor L71 and the output terminal 112. Specifically, switch S62 has a terminal connected to the other end of power inductor L71 and a terminal connected to output terminal 112 . In this connection configuration, the switch S62 can switch between connection and disconnection between the other end of the power inductor L71 and the output terminal 112 by switching on/off.
  • the switch S63 is connected between the other end of the power inductor L71 and the output terminal 113. Specifically, switch S63 has a terminal connected to the other end of power inductor L71 and a terminal connected to output terminal 113 . In this connection configuration, the switch S63 can switch between connection and disconnection between the other end of the power inductor L71 and the output terminal 113 by switching on/off.
  • One of the two electrodes of the capacitor C61 is connected to the switch S61 and the output terminal 111.
  • the other of the two electrodes of capacitor C61 is connected to switch S62, output terminal 112 and one of the two electrodes of capacitor C62.
  • One of the two electrodes of the capacitor C62 is connected to the switch S62, the output terminal 112, and the other of the two electrodes of the capacitor C61.
  • the other of the two electrodes of capacitor C62 is connected to a path connecting switch S63, output terminal 113 and one of the two electrodes of capacitor C63.
  • One of the two electrodes of the capacitor C63 is connected to the switch S63, the output terminal 113, and the other of the two electrodes of the capacitor C62.
  • the other of the two electrodes of capacitor C63 is connected to output terminal 114 and one of the two electrodes of capacitor C64.
  • One of the two electrodes of the capacitor C64 is connected to the output terminal 114 and the other of the two electrodes of the capacitor C63.
  • the other of the two electrodes of capacitor C64 is connected to ground.
  • the switches S61 to S63 are controlled to be turned on exclusively. That is, only one of the switches S61 to S63 is turned on, and the rest of the switches S61 to S63 are turned off. By turning on any one of the switches S61 to S63, the preregulator circuit 10 can change the voltage supplied to the switched capacitor circuit 20 at voltage levels V2 to V4.
  • the pre-regulator circuit 10 configured in this way can supply electric charge to the switched capacitor circuit 20 via at least one of the output terminals 111-113.
  • the preregulator circuit 10 should at least include the switches S71 and S72 and the power inductor L71.
  • the filter circuit 40 is an RLC circuit, and includes inductors L51 to L53, capacitors C51 and C52, a resistor R51, an input terminal 140, and an output terminal 141, as shown in FIG. 2A.
  • the input terminal 140 is the input terminal for the voltage selected by the output switch circuit 30 .
  • the input terminal 140 is a terminal for receiving a voltage selected from the plurality of voltages V1 to V4.
  • the output terminal 141 is an output terminal for the power supply voltage VET .
  • output terminal 141 is a terminal for supplying power supply voltage VET to power amplifier 2 .
  • the filter circuit 40 can reduce high frequency components contained in the power supply voltage. For example, if the predetermined band is a frequency band for frequency division duplex (FDD), the filter circuit 40 reduces the frequency components in the gap between the uplink and downlink operating bands of the predetermined band. configured as
  • filter circuit 40 may not include inductor L53 and resistor R51. Further, for example, the filter circuit 40 may include an inductor connected to one of the two electrodes of the capacitor C51, and may include an inductor connected to one of the two electrodes of the capacitor C52.
  • the digital control circuit 60 includes a first controller 61, a second controller 62, capacitors C81 and C82, and control terminals 601-604, as shown in FIG. 2B.
  • the first controller 61 can process a source-synchronous digital control signal to generate control signals S1 and S2.
  • the control signal S1 is a signal for controlling on/off of the switches S61 to S63, S71 and S72 included in the preregulator circuit 10.
  • the control signal S2 is a signal for controlling ON/OFF of the switches S11 to S14, S21 to S24, S31 to S34 and S41 to S44 included in the switched capacitor circuit 20.
  • the digital control signal processed by the first controller 61 is not limited to the source-synchronous digital control signal.
  • the first controller 61 may process a clock-embedded digital control signal.
  • one set of clock signal and data signal are used as digital control signals for the pre-regulator circuit 10 and the switched capacitor circuit 20, but the present invention is not limited to this.
  • separate sets of clock and data signals may be used as digital control signals for preregulator circuit 10 and switched capacitor circuit 20 .
  • the second controller 62 processes digital control logic signals (DCL1, DCL2) received from the RFIC 5 via control terminals 603 and 604 to generate the control signal S3.
  • Digital control logic signals (DCL1, DCL2) correspond to the first envelope signal.
  • the control signal S3 is a signal for controlling ON/OFF of the switches S51 to S54 included in the output switch circuit 30.
  • Each of the digital control logic signals (DCL1, DCL2) is a 1-bit signal.
  • Each of the voltages V1-V4 is represented by a combination of two 1-bit signals.
  • V1, V2, V3 and V4 are represented by '00', '01', '10' and '11' respectively.
  • a Gray code may be used to express the voltage level.
  • the capacitor C81 is connected between the first controller 61 and the ground.
  • the capacitor C81 is connected between the power line that supplies power to the first controller 61 and the ground, and functions as a bypass capacitor.
  • a capacitor C82 is connected between the second controller 62 and ground.
  • the number of digital control logic signals is not limited to this.
  • any number of digital control logic signals, one or more, may be used depending on the number of voltage levels selectable by output switch circuit 30 .
  • the digital control signal used to control the output switch circuit 30 is not limited to the digital control logic signal.
  • FIG. 3A is a graph showing an example of changes in power supply voltage in the digital ET mode.
  • FIG. 3B is a graph showing an example of changes in power supply voltage in the analog ET mode.
  • the horizontal axis represents time and the vertical axis represents voltage.
  • a thick solid line represents the power supply voltage, and a thin solid line (waveform) represents the modulated wave.
  • the envelope of the modulated wave is tracked by varying the power supply voltage to multiple discrete voltage levels within one frame.
  • the power supply voltage signal forms a square wave.
  • the power supply voltage level is selected or set from a plurality of discrete voltage levels based on the envelope signal.
  • a frame means a unit that constitutes a high-frequency signal (modulated wave).
  • a frame includes 10 subframes, each subframe includes multiple slots, and each slot consists of multiple symbols.
  • the subframe length is 1 ms and the frame length is 10 ms.
  • the envelope of the modulated wave is tracked by continuously varying the power supply voltage.
  • the power supply voltage is determined based on the envelope signal.
  • the envelope of the modulated wave changes rapidly, it is difficult for the power supply voltage to track the envelope.
  • Example 1 [3.1 Parts Arrangement of Tracker Module 100]
  • the pre-regulator circuit 10 (excluding the power inductor L71), the switched capacitor circuit 20, the output switch circuit 30, the filter circuit 40, and the digital control circuit 60 are The implemented tracker module 100 will be described with reference to FIGS. 4-6.
  • the power inductor L71 included in the pre-regulator circuit 10 is not arranged on the module substrate 90 and is not included in the tracker module 100, but is not limited to this.
  • FIG. 4 is a plan view of the tracker module 100 according to this embodiment.
  • FIG. 5 is a plan view of the tracker module 100 according to the present embodiment, and is a perspective view of the main surface 90b side of the module substrate 90 from the z-axis positive side.
  • FIG. 6 is a cross-sectional view of the tracker module 100 according to this embodiment. The cross section of the tracker module 100 in FIG. 6 is taken along line VI-VI in FIGS.
  • FIGS. 4 to 6 illustration of a part of wiring connecting a plurality of circuit components arranged on the module substrate 90 is omitted.
  • FIGS. 4 and 5 illustration of the resin members 91 and 92 and the shield electrode layer 93 covering the plurality of circuit components is omitted.
  • the dashed lines represent the integrated circuit 80 arranged on the main surface 90b side and its internal configuration.
  • the tracker module 100 includes active and passive elements (including the power inductor L71) included in the pre-regulator circuit 10, the switched capacitor circuit 20, the output switch circuit 30, the filter circuit 40 and the digital control circuit 60 shown in FIGS. 2A and 2B. ), a module substrate 90, resin members 91 and 92, a shield electrode layer 93, a metal member 95, circuit components X51 to X63 and X81, and a plurality of post electrodes 150 , provided.
  • active and passive elements including the power inductor L71 included in the pre-regulator circuit 10, the switched capacitor circuit 20, the output switch circuit 30, the filter circuit 40 and the digital control circuit 60 shown in FIGS. 2A and 2B.
  • a module substrate 90 resin members 91 and 92, a shield electrode layer 93, a metal member 95, circuit components X51 to X63 and X81, and a plurality of post electrodes 150 , provided.
  • the module substrate 90 has main surfaces 90a and 90b facing each other.
  • the main surfaces 90a and 90b are examples of a first main surface and a second main surface, respectively.
  • a wiring layer, a via conductor, a ground electrode layer 94 and the like are formed in the module substrate 90 . 4 and 5, the module substrate 90 has a rectangular shape in plan view, but is not limited to this shape.
  • the module substrate 90 for example, a low temperature co-fired ceramics (LTCC) substrate or a high temperature co-fired ceramics (HTCC) substrate having a laminated structure of a plurality of dielectric layers, A component-embedded substrate, a substrate having a redistribution layer (RDL), a printed substrate, or the like can be used, but is not limited to these.
  • the module substrate 90 has a thickness of, for example, 175 micrometers, but is not limited to this.
  • capacitors C10 to C16, C20, C30, C40, C51, C52, C61 to C64, C81 and C82, inductors L51 to L53, resistors R51, circuit components X51 to X63 and X81, and resin member 91 are arranged.
  • a chip capacitor means a surface mount device (SMD) that constitutes a capacitor. Note that the mounting of a plurality of capacitors is not limited to chip capacitors. For example, multiple capacitors may be included in an Integrated Passive Device (IPD).
  • IPD Integrated Passive Device
  • the size of each of the capacitors C11 to C16 functioning as flying capacitors of the switched capacitor circuit 20 is equal to the size of each of the capacitors C10, C20, C30 and C40 functioning as smoothing capacitors of the switched capacitor circuit 20. bigger than That is, the area of each region of capacitors C11 to C16 orthographically projected onto the xy plane is larger than the area of each region of capacitors C10, C20, C30 and C40 orthographically projected onto the xy plane.
  • Each of the inductors L51 to L53 is mounted as a chip inductor.
  • a chip inductor means an SMD constituting an inductor. Note that the mounting of multiple inductors is not limited to chip inductors. For example, multiple inductors may be included in the IPD.
  • the resistor R51 is mounted as a chip resistor.
  • a chip resistor means an SMD that constitutes a resistor. Note that the mounting of the resistor R51 is not limited to a chip resistor. For example, resistor R51 may be included in the IPD.
  • a plurality of capacitors, a plurality of inductors and resistors arranged on the main surface 90a in this way are grouped and arranged for each circuit.
  • the group of capacitors C61 to C64 included in the pre-regulator circuit 10 is arranged so as to overlap the PR switch section 80a in the integrated circuit 80 when the module substrate 90 is viewed from above.
  • the group of circuit components included in preregulator circuit 10 is placed near PR switch section 80 a in integrated circuit 80 .
  • the PR switch section 80a is arranged closer to each of the capacitors C61 to C64 than the SC switch section 80b and the OS switch section 80c.
  • a group of capacitors C10 to C16, C20, C30 and C40 included in the switched capacitor circuit 20 are arranged so as to overlap the SC switch section 80b in the integrated circuit 80 when the module substrate 90 is viewed from above. This places the group of circuit components included in the switched capacitor circuit 20 close to the SC switch portion 80b in the integrated circuit 80.
  • SC switch section 80b is placed closer to each of capacitors C10-C16, C20, C30 and C40 than PR switch section 80a and OS switch section 80c.
  • each of the capacitors C11 to C16 overlaps the integrated circuit 80 when the module substrate 90 is viewed from above. More specifically, the capacitors C11 to C16 overlap the SC switch section 80b in the integrated circuit 80 in plan view of the module substrate 90, but the PR switch section 80a, the OS switch section 80c and It does not overlap the digital control section 80d. On the other hand, capacitors C 10 , C 20 , C 30 and C 40 included in switched capacitor circuit 20 do not overlap integrated circuit 80 .
  • each of the capacitors C11 to C16 overlaps the integrated circuit 80 in this embodiment, the present invention is not limited to this.
  • the capacitor to which the higher potential is applied among the capacitors C11 to C16 may be preferentially arranged so as to overlap the integrated circuit 80 .
  • each of capacitors C11 and C14 to which a higher potential than capacitors C13 and C16 is applied may overlap integrated circuit 80, and each of capacitors C13 and C16 may not overlap integrated circuit 80.
  • FIG. At this time, only one of the capacitors C11 and C14 may overlap the integrated circuit 80.
  • the capacitors C11 to C16 do not overlap the PR switch section 80a, the OS switch section 80c, and the digital control section 80d in the integrated circuit 80 in plan view of the module substrate 90, but the present invention is not limited to this. . In other words, at least one of the capacitors C11 to C16 may overlap the PR switch section 80a, the OS switch section 80c, or the digital control section 80d in plan view of the module substrate 90.
  • FIG. 1 is a.
  • the capacitors C10, C20, C30, and C40 do not overlap the integrated circuit 80 in plan view of the module substrate 90, but the present invention is not limited to this. That is, at least one of the capacitors C10, C20, C30 and C40 may overlap the integrated circuit 80 when the module substrate 90 is viewed from above.
  • the group of the capacitors C51 and C52, the inductors L51 to L53, and the resistor R51 included in the filter circuit 40 is divided into a straight line along the lower side of the integrated circuit 80 and a straight line along the lower side of the module board 90 in plan view of the module board 90. It is arranged in a region on the main surface 90a sandwiched between. As a result, the group of circuit components included in the switched capacitor circuit 20 are arranged near the OS switch section 80c in the integrated circuit 80. FIG. As a result, OS switch section 80c is placed closer to each of capacitors C51 and C52, inductors L51-L53, and resistor R51 than PR switch section 80a and SC switch section 80b.
  • Circuit components X51 to X63 and X81 are optional circuit components that are not essential to the present disclosure.
  • the shortest distance between any two circuit components on the main surface 90a is, for example, 100 micrometers, but is not limited to this.
  • the resin member 91 covers the main surface 90a and at least part of the plurality of electronic components on the main surface 90a.
  • the resin member 91 has a function of ensuring reliability such as mechanical strength and moisture resistance of the plurality of electronic components on the main surface 90a. Note that the resin member 91 does not have to be included in the tracker module 100 .
  • an integrated circuit 80, a resin member 91, a metal member 95, and a plurality of post electrodes 150 are arranged on the main surface 90b.
  • the integrated circuit 80 is arranged in a central region on the main surface 90b.
  • a ground electrode layer 94 is arranged between the integrated circuit 80 and the capacitors C11 to C16 included in the switched capacitor circuit 20 .
  • the integrated circuit 80 has a PR switch section 80a, an SC switch section 80b, an OS switch section 80c, and a digital control section 80d.
  • the PR switch section 80a is an example of a third switch section and includes switches S61 to S63, S71 and S72.
  • the SC switch section 80b is an example of a first switch section and includes switches S11 to S14, S21 to S24, S31 to S34 and S41 to S44.
  • the OS switch section 80c is an example of a second switch section and includes switches S51 to S54.
  • the digital control section 80 d includes a first controller 61 and a second controller 62 .
  • the integrated circuit 80 has a main surface 801 facing the module substrate 90 and a main surface 802 facing the main surface 801, as shown in FIG.
  • Principal surfaces 801 and 802 are examples of the third and fourth principal surfaces, respectively.
  • a plurality of terminals are arranged on the main surface 801 and a metal member 95 is arranged on the main surface 802 .
  • the shortest distance between the plurality of terminals arranged on main surface 801 and the outer edge of integrated circuit 80 is, for example, 150 micrometers, but is not limited to this.
  • the PR switch section 80a, the SC switch section 80b, the OS switch section 80c, and the digital control section 80d are included in the single integrated circuit 80 in FIG. 5, the present invention is not limited to this.
  • the PR switch section 80a and the SC switch section 80b may be included in one integrated circuit, and the OS switch section 80c may be included in another integrated circuit.
  • the SC switch section 80b and the OS switch section 80c may be included in one integrated circuit, and the PR switch section 80a may be included in another integrated circuit.
  • the PR switch section 80a and the OS switch section 80c may be included in one integrated circuit, and the SC switch section 80b may be included in another integrated circuit.
  • the PR switch section 80a, the SC switch section 80b, and the OS switch section 80c may be individually included in three integrated circuits.
  • the digital control unit 80d may be included in each of the plurality of integrated circuits, or may be included in only one of the plurality of integrated circuits.
  • the integrated circuit 80 has a rectangular shape in plan view of the module substrate 90, but is not limited to this shape.
  • the integrated circuit 80 is configured using CMOS (Complementary Metal Oxide Semiconductor), for example, and may be specifically manufactured by SOI (Silicon on Insulator) process. Note that the integrated circuit 80 is not limited to CMOS.
  • CMOS Complementary Metal Oxide Semiconductor
  • SOI Silicon on Insulator
  • the metal member 95 is in contact with the main surface 802 of the integrated circuit 80 .
  • the metal member 95 is a metal layer covering all or part of the main surface 90b.
  • the metal member 95 is physically connected to a ground terminal or the like on a mother board (not shown) arranged in the z-axis negative direction of the tracker module 100 .
  • the shape of the metal member 95 is not particularly limited.
  • the metal member 95 may be a member having a plurality of protrusions, or may be one or a plurality of metal chips.
  • the material of the metal member 95 copper, gold, aluminum, or an alloy containing these can be used, but the material is not limited to these. Note that the metal member 95 does not have to be included in the tracker module 100 .
  • the plurality of post electrodes 150 function as a plurality of external connection terminals including ground terminals in addition to the input terminal 110, the output terminal 141, the inductor connection terminals 115 and 116, and the control terminals 601 to 604 shown in FIG. 2A. .
  • the plurality of post electrodes 150 are electrically connected to input/output terminals and/or ground terminals, etc. on a mother board (not shown) arranged in the negative z-axis direction of the tracker module 100 . Also, the plurality of post electrodes 150 are electrically connected to the plurality of electronic components arranged on the main surface 90a through via conductors or the like formed in the module substrate 90 .
  • a copper electrode can be used as the plurality of post electrodes 150, but is not limited to this.
  • solder electrodes may be used as the land electrodes.
  • a plurality of bump electrodes may be used as a plurality of external connection terminals.
  • the resin member 92 covers the main surface 90b and at least a portion of the plurality of electronic components on the main surface 90b.
  • the resin member 92 has a function of ensuring reliability such as mechanical strength and moisture resistance of the plurality of electronic components on the main surface 90b. Note that the resin member 92 may not be included in the tracker module 100 .
  • the shield electrode layer 93 is a metal thin film formed by sputtering, for example.
  • the shield electrode layer 93 is formed so as to cover the surface (upper surface and side surface) of the resin member 91 .
  • the shield electrode layer 93 is connected to the ground and prevents external noise from entering the electronic components that make up the tracker module 100 and prevents noise generated in the tracker module 100 from interfering with other modules or other devices. do. Note that the shield electrode layer 93 may not be included in the tracker module 100 .
  • the configuration of the tracker module 100 is an example, and is not limited to this.
  • a portion of the capacitors and inductors disposed on major surface 90 a may be formed within module substrate 90 .
  • some of the capacitors and inductors arranged on the main surface 90 a may not be arranged on the module substrate 90 and may not be included in the tracker module 100 .
  • the tracker module 100 includes the module substrate 90 having the main surfaces 90 a and 90 b facing each other, and the integrated circuit 80 arranged on one of the main surfaces 90 a and 90 b of the module substrate 90 .
  • a switched capacitor circuit 20 configured to generate a plurality of discrete voltages based on an input voltage
  • at least one capacitor eg, capacitor C11
  • the integrated circuit 80 is configured to selectively output at least one of the plurality of discrete voltages based on the at least one switch included in the switched capacitor circuit 20 and the envelope signal.
  • at least one switch included in the output switch circuit 30, and at least one capacitor (for example, capacitor C11) overlaps the integrated circuit 80 when the module substrate 90 is viewed from above.
  • the tracker module 100 includes a module substrate 90 having major surfaces 90a and 90b facing each other, an integrated circuit 80 disposed on one of the major surfaces 90a and 90b of the module substrate 90, and an input at least one capacitor (eg, capacitor C11) included in the switched capacitor circuit 20 configured to generate a plurality of discrete voltages based on the voltage and disposed on the other of the major surfaces 90a and 90b of the module substrate 90;
  • integrated circuit 80 includes at least one switch included in switched capacitor circuit 20 and output switch circuit 30 connected to digital control circuit 60 for selecting at least one of a plurality of discrete voltages. and at least one switch included in the output switch circuit 30 that is configured to output a static output, and at least one capacitor (for example, capacitor C11) overlaps the integrated circuit 80 when viewed from the top of the module substrate 90. .
  • the tracker module 100 includes a module substrate 90 having main surfaces 90a and 90b facing each other, and an integrated circuit module disposed on one of the main surfaces 90a and 90b of the module substrate 90. and at least one capacitor included in the switched capacitor circuit 20 and disposed on the other of the major surfaces 90a and 90b of the module substrate 90, wherein the integrated circuit 80 comprises at least one capacitor included in the switched capacitor circuit 20.
  • the at least one capacitor included in the switched capacitor circuit 20 includes a capacitor C11 having a first electrode and a second electrode, a third electrode and a and a capacitor C14 having a fourth electrode, and at least one switch included in the switched capacitor circuit 20 includes switches S11 to S14 and switches S21 to S24, one end of the switch S11 and one end of the switch S12 are connected to the capacitor C11.
  • one end of the switch S22 and one end of the switch S21 are connected to the second electrode of the capacitor C11, one end of the switch S13 and one end of the switch S14 are connected to the third electrode of the capacitor C14, One end of the switch S24 and one end of the switch S23 are connected to the fourth electrode of the capacitor C14, and the other end of the switch S11, the other end of the switch S22, the other end of the switch S13, and the other end of the switch S24 are connected to each other.
  • the other end of the switch S12 is connected to the other end of the switch S14
  • the other end of the switch S21 is connected to the other end of the switch S23
  • the output switch circuit 30 includes an output terminal 130.
  • At least one switch included is a switch S52 connected between the other end of the switch S11, the other end of the switch S22, the other end of the switch S13 and the other end of the switch S24, and the output terminal 130, and the switch S12. and a switch S51 connected between the other end of the switch S14 and the output terminal 130, and at least one capacitor (for example, capacitors C11 and C14) is located between the integrated circuit 80 and the integrated circuit 80 in plan view of the module substrate 90. overlapping.
  • At least one capacitor (for example, capacitor C11) included in switched capacitor circuit 20 has a main surface different from the main surface on which integrated circuit 80 including switches (for example, switch S11) included in switched capacitor circuit 20 is arranged. placed on the face. That is, since the circuit components are arranged on both sides of the module substrate 90, the size of the tracker module 100 can be reduced. Furthermore, in the tracker module 100, at least one capacitor (for example, capacitor C11) overlaps the integrated circuit 80 when the module substrate 90 is viewed from above. At this time, the distance between the capacitor and the integrated circuit 80 corresponds to the thickness of the module substrate 90 . In general, the thickness of module substrate 90 can be made shorter than the shortest distance between terminals of two circuit components on the same major surface.
  • the wiring length can be shortened by connecting two circuit components arranged on different principal surfaces with via conductors rather than connecting two circuit components arranged on the same principal surface with a plane wiring pattern. can be done. That is, the wiring length between the capacitor (for example, capacitor C11) and the switch (for example, switch S11) included in the switched capacitor circuit 20 can be shortened, and the resistance loss and parasitic capacitance in the wiring of the switched capacitor circuit 20 can be reduced. Degradation of characteristics can be suppressed.
  • the integrated circuit 80 includes an SC switch section 80b including at least one switch included in the switched capacitor circuit 20 and at least one switch included in the output switch circuit 30.
  • At least one capacitor may overlap the SC switch section 80b when the module substrate 90 is viewed from above.
  • At least one capacitor included in the switched capacitor circuit 20 overlaps the SC switch section 80b when the module substrate 90 is viewed from above. Therefore, the wiring length between the capacitor (for example, capacitor C11) and the switch (for example, switch S11) included in the switched capacitor circuit 20 can be further shortened, and the resistance loss and parasitic capacitance in the wiring of the switched capacitor circuit 20 can be effectively reduced. can be reduced.
  • the integrated circuit 80 further includes at least one input voltage included in the pre-regulator circuit 10 configured to convert the input voltage to the first voltage and output the first voltage to the switched capacitor circuit 20 .
  • At least one capacitor may not overlap the PR switch section 80a when the module substrate 90 is viewed from above.
  • At least one capacitor included in the switched capacitor circuit 20 does not overlap the PR switch section 80a when the module substrate 90 is viewed from above. Therefore, the heat transfer from the PR switch section 80a to the capacitor of the switched capacitor circuit 20 can be suppressed, and the influence of the heat generated in the PR switch section 80a on the switched capacitor circuit 20 can be reduced. In particular, since the amount of heat generated in the PR switch section 80a is large, the effect is also large.
  • At least one capacitor includes at least one flying capacitor (for example, capacitor C11), and the at least one flying capacitor is the same as the integrated circuit 80 when the module substrate 90 is viewed from above. May overlap.
  • the wiring length between the flying capacitor (for example, capacitor C11) and the switch (for example, switch S11) included in the switched capacitor circuit 20 can be shortened, and the resistance loss and parasitic capacitance in the wiring of the switched capacitor circuit 20 can be reduced. can be effectively reduced.
  • the effect of reducing the resistance loss is great.
  • the at least one capacitor further includes at least one smoothing capacitor (for example, the capacitor C10), and the at least one smoothing capacitor is integrated when viewed from above the module substrate 90. It does not have to overlap with the circuit 80 .
  • the flying capacitor is preferentially stacked on the integrated circuit 80 rather than the smoothing capacitor. Therefore, priority can be given to shortening the length of the wiring connecting the flying capacitor and the switch through which a larger current flows than the wiring connecting the smoothing capacitor and the switch. can be substantially reduced.
  • the at least one flying capacitor includes a first flying capacitor (eg capacitor C11), a second flying capacitor (eg capacitor C14), a third flying capacitor (eg capacitor C13) and a fourth flying capacitor (e.g., capacitor C16), wherein the first flying capacitor is applied with a higher potential than the third flying capacitor, the second flying capacitor is applied with a higher potential than the fourth flying capacitor; At least one of the first flying capacitor and the second flying capacitor may overlap the integrated circuit 80 in plan view of the module substrate 90 .
  • a first flying capacitor eg capacitor C11
  • a second flying capacitor eg capacitor C14
  • a third flying capacitor e.g capacitor C13
  • a fourth flying capacitor e.g., capacitor C16
  • At least one of the first flying capacitor and the second flying capacitor to which a higher potential is applied is preferentially stacked on the integrated circuit 80 . Therefore, priority can be given to shortening the length of the wiring through which a larger current flows, and the resistance loss in the wiring of the switched capacitor circuit 20 can be reduced more effectively.
  • the tracker module 100 even if each of the first flying capacitor (eg capacitor C11) and the second flying capacitor (eg capacitor C14) overlaps the integrated circuit 80 in plan view of the module substrate 90, good.
  • both the first flying capacitor and the second flying capacitor to which a higher potential is applied are preferentially stacked on the integrated circuit 80 . Therefore, priority can be given to shortening the length of the wiring through which a larger current flows, and the resistance loss in the wiring of the switched capacitor circuit 20 can be reduced more effectively.
  • At least one of the third flying capacitor (eg, capacitor C13) and the fourth flying capacitor (eg, capacitor C16) overlaps the integrated circuit 80 when the module substrate 90 is viewed from above. It doesn't have to be.
  • the first flying capacitor and the second flying capacitor to which a higher potential is applied are preferentially stacked on the integrated circuit 80 over the third flying capacitor and the fourth flying capacitor to which a lower potential is applied. . Therefore, priority is given to shortening the length of the wiring connecting the first or second flying capacitor and the switch through which a larger current flows than the wiring connecting the third or fourth flying capacitor and the switch. , and the resistance loss in the wiring of the switched capacitor circuit 20 can be reduced more effectively.
  • the module substrate 90 includes a ground electrode layer 94 connected to the ground, and the ground electrode layer 94 connects at least one capacitor (for example, capacitor C11) and the integrated circuit 80. may be placed between
  • capacitive coupling and/or inductive coupling between at least one capacitor included in the switched capacitor circuit 20 and the integrated circuit 80 can be suppressed.
  • the tracker module 100 may further include a plurality of post electrodes 150 arranged on the main surface 90b, and at least one capacitor (for example, capacitor C11) may be arranged on the main surface 90a.
  • integrated circuit 80 may be disposed on major surface 90b.
  • a relatively low-profile integrated circuit 80 is arranged on the main surface 90b on which the plurality of post electrodes 150 are arranged. Therefore, the height of each of the plurality of post electrodes 150 can be suppressed, and the height of the tracker module 100 can be reduced.
  • the integrated circuit 80 may have a main surface 801 facing the module substrate 90 and a main surface 802 facing the main surface 801. may further comprise a metal member 95 contacting major surface 802 .
  • the metal member 95 is in contact with the integrated circuit 80 , the heat of the integrated circuit 80 can be effectively radiated through the metal member 95 .
  • the metal member 95 may include a metal layer that is connected to the ground and covers at least part of the main surface 802 .
  • FIG. 1 a tracker module 100A will be described as a second embodiment of the power supply circuit 1.
  • FIG. The present embodiment is different from the first embodiment mainly in that the integrated circuit 80 is arranged on the main surface 90 a of the module substrate 90 .
  • the tracker module 100A according to the present embodiment will be described below with reference to FIGS. 7 to 9, focusing on the differences from the first embodiment.
  • FIG. 7 is a plan view of the tracker module 100A according to this embodiment.
  • FIG. 8 is a plan view of the tracker module 100A according to the present embodiment, and is a perspective view of the main surface 90b side of the module substrate 90 from the z-axis positive side.
  • FIG. 9 is a cross-sectional view of the tracker module 100A according to this embodiment. The cross section of the tracker module 100A in FIG. 9 is taken along line IX-IX in FIGS.
  • the tracker module 100A includes active elements and components included in the pre-regulator circuit 10, the switched capacitor circuit 20, the output switch circuit 30, the filter circuit 40, and the digital control circuit 60 shown in FIGS. 2A and 2B.
  • active elements and components included in the pre-regulator circuit 10 the switched capacitor circuit 20, the output switch circuit 30, the filter circuit 40, and the digital control circuit 60 shown in FIGS. 2A and 2B.
  • circuit components including passive elements (excluding power inductor L71), module substrate 90, resin members 91 and 92, shield electrode layer 93, circuit components X51 to X58 and X81, and multiple post electrodes 150 and.
  • an integrated circuit 80 and a resin member 91 are arranged on the main surface 90a.
  • capacitors C10 to C16, C20, C30, C40, C51, C52, C61 to C64, C81 and C82, inductors L51 to L53 and , a resistor R51, circuit components X51 to X58 and X81, a resin member 92, and a plurality of post electrodes 150 are arranged.
  • Circuit components X51-X58 and X81 are optional circuit components that are not required for this disclosure.
  • the integrated circuit 80 has a main surface 801 facing the module substrate 90 and a main surface 802 facing the main surface 801, as shown in FIG.
  • Principal surfaces 801 and 802 are examples of the third and fourth principal surfaces, respectively.
  • Main surface 802 is in contact with shield electrode layer 93 . That is, at least part of main surface 802 is in contact with at least part of shield electrode layer 93 .
  • the PR switch section 80a in the integrated circuit 80 connects the post electrodes 151 (an example of a first external connection terminal) included in the plurality of post electrodes 150 via the via conductors 951 (an example of the first via conductors) in the module substrate 90. )It is connected to the.
  • the PR switch portion 80 a overlaps the via conductors 951 and the post electrodes 151 in the plan view of the module substrate 90 .
  • the SC switch section 80b in the integrated circuit 80 connects the post electrodes 152 (second external connection terminals) included in the plurality of post electrodes 150 via via conductors 952 (an example of second via conductors) in the module substrate 90. example).
  • the SC switch portion 80b overlaps the via conductors 952 and the post electrodes 152 in plan view of the module substrate 90 .
  • Each of via conductors 951 and 952 is a through via in module substrate 90 .
  • each of via conductors 951 and 952 is not limited to a through via.
  • each of via conductors 951 and 952 may be a combination of a blind via exposed on the main surface 90a side and a blind via exposed on the main surface 90b side.
  • Each of the capacitors C11 to C16 overlaps the integrated circuit 80 when the module substrate 90 is viewed from above. More specifically, the capacitors C11 to C16 overlap the SC switch section 80b in the integrated circuit 80 in plan view of the module substrate 90, but the PR switch section 80a, the OS switch section 80c and It does not overlap the digital control section 80d. On the other hand, capacitors C 10 , C 20 , C 30 and C 40 included in switched capacitor circuit 20 do not overlap integrated circuit 80 .
  • the shield electrode layer 93 is an example of a metal layer, and covers the main surface 90a of the module substrate 90 and at least part of the circuit components on the main surface 90a. Also, as described above, shield electrode layer 93 is in contact with major surface 802 of integrated circuit 80 . Specifically, the shield electrode layer 93 covers the entire main surface 802 of the integrated circuit 80 . The shield electrode layer 93 does not have to contact the main surface of the integrated circuit 80 and does not have to be included in the tracker module 100A.
  • the configuration of the tracker module 100A is an example, and is not limited to this.
  • a portion of the capacitors and inductors disposed on major surface 90 a may be formed within module substrate 90 .
  • some of the capacitors and inductors arranged on the main surface 90b may not be arranged on the module substrate 90 and may not be included in the tracker module 100A.
  • the tracker module 100A further includes a plurality of post electrodes 150 arranged on the main surface 90b, and the integrated circuit 80 is arranged on the main surface 90a and includes at least one capacitor. (For example, capacitor C11) may be arranged on main surface 90b.
  • the integrated circuit 80 can be arranged on the main surface 90a opposite to the main surface 90b on which the plurality of post electrodes 150 are arranged.
  • the integrated circuit 80 includes the SC switch section 80b including at least one switch included in the switched capacitor circuit 20 and at least one switch included in the output switch circuit 30. and a PR switch section 80a including at least one switch included in the pre-regulator circuit 10 configured to convert the input voltage to the first voltage and output the first voltage to the switched capacitor circuit 20.
  • the PR switch portion 80a is connected to the post electrodes 151 included in the plurality of post electrodes 150 via via conductors 951 in the module substrate 90. It may overlap with the via conductor 951 and the post electrode 151 .
  • the PR switch section 80 a is connected to the post electrode 151 through the via conductor 951 . Therefore, the heat of the PR switch portion 80a, which generates more heat than the OS switch portion 80c and the like, can be effectively released through the via conductors 951 and the post electrodes 151.
  • the SC switch section 80b is connected to the post electrodes 152 included in the plurality of post electrodes 150 via the via conductors 952 in the module substrate 90.
  • the SC switch portion 80b may overlap the via conductors 952 and the post electrodes 152 in plan view of the module substrate 90 .
  • the SC switch part 80b is connected to the post electrode 152 through the via conductor 952. Therefore, the heat of the SC switch section 80b, which generates more heat than the OS switch section 80c and the like, can be effectively released through the via conductors 952 and the post electrodes 152.
  • FIG. 952 the SC switch part 80b is connected to the post electrode 152 through the via conductor 952. Therefore, the heat of the SC switch section 80b, which generates more heat than the OS switch section 80c and the like, can be effectively released through the via conductors 952 and the post electrodes 152.
  • the integrated circuit 80 has the main surface 801 facing the module substrate 90 and the main surface 802 facing the main surface 801, and the tracker module 100A Furthermore, a resin member 91 covering at least a portion of the main surface 90a of the module substrate 90 and circuit components on the main surface 90a, and a shield electrode layer 93 covering at least a portion of the surface of the resin member 91 are provided. Electrode layer 93 may contact major surface 802 .
  • the heat of the integrated circuit 80 can be released through the shield electrode layer 93, and the heat dissipation of the integrated circuit 80 can be improved.
  • capacitors C10 to C16, C20, C30, C40, C51, C52, C61 to C64, C81, and C82, inductors L51 to L53, and resistor R51 are arranged on main surface 90b.
  • at least a portion of the circuit components X51-X58 and X81 may be made of a grindable material (eg, silicon).
  • the circuit parts arranged on the main surface 90b can be machined, and as shown in FIG. 10, the tracker module 100A can be further reduced in height.
  • the tracker module according to the present invention has been described above based on the embodiments and examples, the tracker module according to the present invention is not limited to the above embodiments and examples. Another embodiment and another example realized by combining arbitrary components in the above embodiment and the above example, and a range that does not depart from the gist of the present invention with respect to the above embodiment and the above example The present invention also includes modifications that can be made by those skilled in the art, and various devices incorporating the tracker module.
  • another circuit element and wiring may be inserted between the paths connecting the circuit elements and signal paths disclosed in the drawings.
  • an impedance matching circuit may be inserted between power amplifier 2 and filter 3 and/or between filter 3 and antenna 6 .
  • the present invention can be widely used in communication equipment such as mobile phones as a tracker module that supplies power supply voltage to a power amplifier.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)

Abstract

トラッカモジュール（１００）は、モジュール基板（９０）の主面（９０ａ及び９０ｂ）の一方上に配置された集積回路（８０）と、入力電圧に基づいて複数の離散的電圧を生成するよう構成されたスイッチトキャパシタ回路（２０）に含まれ、モジュール基板（９０）の主面（９０ａ及び９０ｂ）の他方上に配置された少なくとも１つのキャパシタと、を備え、集積回路（８０）は、スイッチトキャパシタ回路（２０）に含まれる少なくとも１つのスイッチと、エンベロープ信号に基づいて複数の離散的電圧のうちの少なくとも１つを選択的に出力するよう構成された出力スイッチ回路（３０）に含まれる少なくとも１つのスイッチと、を含み、少なくとも１つのキャパシタ（例えばキャパシタ（Ｃ１１））は、モジュール基板（９０）の平面視において、集積回路（８０）と重なっている。

Description

トラッカモジュール
　本発明は、トラッカモジュールに関する。
　特許文献１には、高周波信号に応じて時間の経過とともに動的に調整された電源電圧を電力増幅器に供給することができる電源変調回路が開示されている。
米国特許第９７５５６７２号明細書
　特許文献１の電源変調回路（電源回路）が実装されたトラッカモジュールでは、スイッチトキャパシタ回路の配線における抵抗損失及び寄生容量によって電源変調回路（電源回路）の出力特性の劣化が生じる場合がある。
　そこで、本発明は、スイッチトキャパシタ回路の配線における抵抗損失及び寄生容量を低減することができるトラッカモジュールを提供する。
　本発明の一態様に係るトラッカモジュールは、互いに対向する第１主面及び第２主面を有するモジュール基板と、モジュール基板の第１主面及び第２主面の一方上に配置された少なくとも１つの集積回路と、入力電圧に基づいて複数の離散的電圧を生成するよう構成されたスイッチトキャパシタ回路に含まれ、モジュール基板の第１主面及び第２主面の他方上に配置された少なくとも１つのキャパシタと、を備え、少なくとも１つの集積回路は、スイッチトキャパシタ回路に含まれる少なくとも１つのスイッチと、エンベロープ信号に基づいて複数の離散的電圧のうちの少なくとも１つを選択的に出力するよう構成された出力スイッチ回路に含まれる少なくとも１つのスイッチと、を含み、少なくとも１つのキャパシタは、モジュール基板の平面視において、少なくとも１つの集積回路と重なっている。
　本発明の一態様に係るトラッカモジュールは、互いに対向する第１主面及び第２主面を有するモジュール基板と、モジュール基板の第１主面及び第２主面の一方上に配置された少なくとも１つの集積回路と、入力電圧に基づいて複数の離散的電圧を生成するよう構成されたスイッチトキャパシタ回路に含まれ、モジュール基板の第１主面及び第２主面の他方上に配置された少なくとも１つのキャパシタと、を備え、少なくとも１つの集積回路は、スイッチトキャパシタ回路に含まれる少なくとも１つのスイッチと、デジタル制御回路に接続された出力スイッチ回路であって複数の第２電圧のうちの少なくとも１つを選択して出力可能な出力スイッチ回路に含まれる少なくとも１つのスイッチと、を含み、少なくとも１つのキャパシタは、モジュール基板の平面視において、少なくとも１つの集積回路と重なっている。
　本発明の一態様に係るトラッカモジュールは、互いに対向する第１主面及び第２主面を有するモジュール基板と、モジュール基板の第１主面及び第２主面の一方上に配置された少なくとも１つの集積回路と、スイッチトキャパシタ回路に含まれ、モジュール基板の第１主面及び第２主面の他方上に配置された少なくとも１つのキャパシタと、を備え、少なくとも１つの集積回路は、スイッチトキャパシタ回路に含まれる少なくとも１つのスイッチと、出力スイッチ回路に含まれる少なくとも１つのスイッチと、を含み、スイッチトキャパシタ回路に含まれる少なくとも１つのキャパシタは、第１電極及び第２電極を有する第１キャパシタと、第３電極及び第４電極を有する第２キャパシタと、を含み、スイッチトキャパシタ回路に含まれる少なくとも１つのスイッチは、第１スイッチ、第２スイッチ、第３スイッチ、第４スイッチ、第５スイッチ、第６スイッチ、第７スイッチ及び第８スイッチを含み、第１スイッチの一端及び第３スイッチの一端は、第１電極に接続され、第２スイッチの一端及び第４スイッチの一端は、第２電極に接続され、第５スイッチの一端及び第７スイッチの一端は、第３電極に接続され、第６スイッチの一端及び第８スイッチの一端は、第４電極に接続され、第１スイッチの他端と第２スイッチの他端と第５スイッチの他端と第６スイッチの他端とは、互いに接続され、第３スイッチの他端は、第７スイッチの他端に接続され、第４スイッチの他端は、第８スイッチの他端に接続され、出力スイッチ回路は、出力端子を含み、出力スイッチ回路に含まれる少なくとも１つのスイッチは、第１スイッチの他端、第２スイッチの他端、第５スイッチの他端及び第６スイッチの他端と出力端子との間に接続された第９スイッチと、第３スイッチの他端及び第７スイッチの他端と出力端子との間に接続された第１０スイッチと、を含み、少なくとも１つのキャパシタは、モジュール基板の平面視において、少なくとも１つの集積回路と重なっている。
　本発明の一態様に係るトラッカモジュールによれば、スイッチトキャパシタ回路の配線における抵抗損失及び寄生容量を低減することができる。
図１は、実施の形態に係る通信装置の回路構成図である。 図２Ａは、実施の形態に係るプリレギュレータ回路、スイッチトキャパシタ回路、出力スイッチ回路及びフィルタ回路の回路構成図である。 図２Ｂは、実施の形態に係るデジタル制御回路の回路構成図である。 図３Ａは、デジタルエンベロープトラッキングによって供給される電源電圧を示すグラフである。 図３Ｂは、アナログエンベロープトラッキングによって供給される電源電圧を示すグラフである。 図４は、実施例１に係るトラッカモジュールの平面図である。 図５は、実施例１に係るトラッカモジュールの平面図である。 図６は、実施例１に係るトラッカモジュールの断面図である。 図７は、実施例２に係るトラッカモジュールの平面図である。 図８は、実施例２に係るトラッカモジュールの平面図である。 図９は、実施例２に係るトラッカモジュールの断面図である。 図１０は、実施例２の変形例に係るトラッカモジュールの断面図である。
　以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態などは、一例であり、本発明を限定する主旨ではない。
　なお、各図は、本発明を示すために適宜強調、省略、又は比率の調整を行った模式図であり、必ずしも厳密に図示されたものではなく、実際の形状、位置関係、及び比率とは異なる場合がある。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡素化される場合がある。
　以下の各図において、ｘ軸及びｙ軸は、モジュール基板の主面と平行な平面上で互いに直交する軸である。具体的には、平面視においてモジュール基板が矩形状を有する場合、ｘ軸は、モジュール基板の第１辺に平行であり、ｙ軸は、モジュール基板の第１辺と直交する第２辺に平行である。また、ｚ軸は、モジュール基板の主面に垂直な軸であり、その正方向は上方向を示し、その負方向は下方向を示す。
　本発明の回路構成において、「接続される」とは、接続端子及び／又は配線導体で直接接続される場合だけでなく、他の回路素子を介して電気的に接続される場合も含む。「Ａ及びＢの間に接続される」とは、Ａ及びＢの間でＡ及びＢの両方に接続されることを意味し、Ａ及びＢを結ぶ経路に直列接続されることに加えて、当該経路とグランドとの間に並列接続（シャント接続）されることを含む。
　本発明の部品配置において、「部品が基板に配置される」とは、部品が基板の主面上に配置されること、及び、部品が基板内に配置されることを含む。「部品が基板の主面上に配置される」とは、部品が基板の主面に接触して配置されることに加えて、部品が主面と接触せずに当該主面の上方に配置されること（例えば、部品が主面と接触して配置された他の部品上に積層されること）を含む。また、「部品が基板の主面上に配置される」は、主面に形成された凹部に部品が配置されることを含んでもよい。「部品が基板内に配置される」とは、部品がモジュール基板内にカプセル化されることに加えて、部品の全部が基板の両主面の間に配置されているが部品の一部が基板に覆われていないこと、及び、部品の一部のみが基板内に配置されていることを含む。
　また、本発明の部品配置において、「モジュール基板の平面視」とは、ｚ軸正側からｘｙ平面に物体を正投影して見ることを意味する。「Ａは平面視においてＢと重なる」とは、ｘｙ平面に正投影されたＡの領域の少なくとも一部が、ｘｙ平面に正投影されたＢの領域の少なくとも一部と重なることを意味する。「Ａは平面視においてＢと重ならない」とは、ｘｙ平面に正投影されたＡの領域が、ｘｙ平面に正投影されたＢの領域のどこにも重ならないことを意味する。
　また、本発明の部品配置において、「ＢよりもＣの方がＡの近くに配置される」とは、Ａ及びＣの間の距離がＡ及びＢの間の距離よりも短いことを意味する。ここで、「Ａ及びＢの間の距離」とは、Ａ及びＢの間の最短距離を意味する。つまり、「Ａ及びＢの間の距離」とは、Ａの表面上の任意の点とＢの表面上の任意の点とを結ぶ複数の線分のうち最も短い線分の長さを意味する。
　（実施の形態）
　以下、図面を参照しながら、本実施の形態に係るトラッカモジュール及び通信装置について説明する。
　［１　通信装置７及び電源回路１の回路構成］
　本実施の形態に係る通信装置７の回路構成について、図１を参照しながら説明する。図１は、本実施の形態に係る通信装置７の回路構成図である。
　［１．１　通信装置７の回路構成］
　まず、通信装置７の回路構成について説明する。図１に示すように、本実施の形態に係る通信装置７は、電源回路１と、電力増幅器（ＰＡ：Power Amplifier）２と、フィルタ３と、ＰＡ制御回路４と、ＲＦＩＣ（Radio Frequency Integrated Circuit）５と、アンテナ６と、を備える。
　電源回路１は、デジタルエンベロープトラッキング（ＥＴ：Envelope Tracking）モードで電源電圧ＶＥＴを電力増幅器２に供給することができる。デジタルＥＴモードでは、電源電圧ＶＥＴの電圧レベルは、エンベロープ信号に対応するデジタル制御信号に基づいて複数の離散的な電圧レベルの中から選択され、時間とともに変化する。
　エンベロープ信号とは、変調波（高周波信号）のエンベロープ値を示す信号である。エンベロープ値は、例えば（Ｉ２＋Ｑ２）の平方根で表される。ここで、（Ｉ，Ｑ）は、コンスタレーションポイントを表す。コンスタレーションポイントとは、デジタル変調によって変調された信号をコンスタレーションダイヤグラム上で表す点である。デジタルＥＴモードの詳細については、図３Ａ及び図３Ｂを用いて後述する。
　なお、図１では、電源回路１は、１つの電力増幅器２に１つの電源電圧ＶＥＴを供給しているが、複数の電力増幅器に同じ電源電圧ＶＥＴを供給してもよい。また、電源回路１は、複数の電力増幅器に異なる電源電圧を供給可能に構成されてもよい。
　図１に示すように、電源回路１は、プリレギュレータ回路１０と、スイッチトキャパシタ回路２０と、出力スイッチ回路３０と、フィルタ回路４０と、直流電源５０と、デジタル制御回路６０と、を備える。
　プリレギュレータ回路１０は、パワーインダクタ及びスイッチを含む。パワーインダクタとは、直流電圧の昇圧及び／又は降圧に用いられるインダクタである。パワーインダクタは、直流経路に直列に配置される。なお、パワーインダクタは、直列経路とグランドとの間に接続（並列に配置）されていてもよい。プリレギュレータ回路１０は、パワーインダクタを用いて入力電圧を第１電圧に変換することができる。このようなプリレギュレータ回路１０は、磁気レギュレータ又はＤＣ（Direct Current）／ＤＣコンバータと呼ばれる場合もある。
　なお、プリレギュレータ回路１０は、パワーインダクタを有していなくてもよく、例えばプリレギュレータ回路１０の直列腕経路及び並列腕経路のそれぞれに配置されたキャパシタの切り替えにより昇圧を実行する回路などであってもよい。また、プリレギュレータ回路１０は、トランスフォーマを有してもよい。
　スイッチトキャパシタ回路２０は、複数のキャパシタ及び複数のスイッチを含み、プリレギュレータ回路１０からの第１電圧から、複数の離散的な電圧レベルをそれぞれ有する複数の第２電圧を複数の離散的電圧として生成することができる。スイッチトキャパシタ回路２０は、スイッチトキャパシタ電圧バランサ（Switched-Capacitor Voltage Balancer）と呼ばれる場合もある。
　出力スイッチ回路３０は、エンベロープ信号に対応するデジタル制御信号に基づいて、スイッチトキャパシタ回路２０で生成された複数の第２電圧のうちの少なくとも１つを選択してフィルタ回路４０に出力することができる。
　フィルタ回路４０は、出力スイッチ回路３０からの信号（第２電圧）をフィルタリングすることができる。フィルタ回路４０は、例えば、ローパスフィルタ（ＬＰＦ：Low PassFilter）を含む。
　直流電源５０は、プリレギュレータ回路１０に直流電圧を供給することができる。直流電源５０としては、例えば、充電式電池（rechargeable battery）を用いることができるが、これに限定されない。
　デジタル制御回路６０は、ＲＦＩＣ５からのデジタル制御信号に基づいて、プリレギュレータ回路１０と、スイッチトキャパシタ回路２０と、出力スイッチ回路３０と、を制御することができる。
　なお、電源回路１は、プリレギュレータ回路１０とスイッチトキャパシタ回路２０と出力スイッチ回路３０とフィルタ回路４０と直流電源５０とデジタル制御回路６０との少なくとも１つを含まなくてもよい。例えば、電源回路１は、プリレギュレータ回路１０、フィルタ回路４０及び直流電源５０を含まなくてもよい。また、プリレギュレータ回路１０とスイッチトキャパシタ回路２０と出力スイッチ回路３０とフィルタ回路４０との任意の組み合わせは、単一の回路に統合されてもよい。
　電力増幅器２は、ＲＦＩＣ５とフィルタ３との間に接続される。さらに、電力増幅器２は、電源回路１から電源電圧ＶＥＴを受けることができ、ＰＡ制御回路４からバイアス信号を受けることができる。これにより、電力増幅器２は、ＲＦＩＣ５から受けた所定バンドの送信信号を増幅することができる。
　フィルタ３は、電力増幅器２とアンテナ６との間に接続される。フィルタ３は、所定バンドを含む通過帯域を有する。これにより、フィルタ３は、電力増幅器２で増幅された所定バンドの送信信号を通過させることができる。
　ＰＡ制御回路４は、電力増幅器２を制御することができる。具体的には、ＰＡ制御回路４は、電力増幅器２にバイアス信号を供給することができる。
　ＲＦＩＣ５は、制御回路の一例であり、高周波信号を処理する信号処理回路の一例である。具体的には、ＲＦＩＣ５は、入力された送信信号をアップコンバート等により信号処理し、当該信号処理して生成された高周波送信信号を、電力増幅器２に供給する。また、ＲＦＩＣ５は、電源回路１を制御する制御部を有する。なお、ＲＦＩＣ５の制御部としての機能の一部又は全部は、ＲＦＩＣ５の外部に実装されてもよい。
　アンテナ６は、電力増幅器２からフィルタ３を介して入力された所定バンドの信号を送信する。
　所定バンドは、無線アクセス技術（ＲＡＴ：Radio Access Technology）を用いて構築される通信システムのための周波数バンドである。所定バンドは、標準化団体など（例えば３ＧＰＰ（登録商標）（3rd Generation Partnership Project）及びＩＥＥＥ（Institute of Electrical and Electronics Engineers）等）によって予め定義される。通信システムの例としては、５ＧＮＲ（5th Generation New Radio）システム、ＬＴＥ（Long Term Evolution）システム及びＷＬＡＮ（Wireless Local Area Network）システム等を挙げることができる。
　なお、図１に表された通信装置７の回路構成は、例示であり、これに限定されない。例えば、通信装置７は、アンテナ６を備えなくてもよい。また例えば、通信装置７は、複数のアンテナを備えてもよい。
　［１．２　電源回路１の回路構成］
　次に、電源回路１に含まれるプリレギュレータ回路１０、スイッチトキャパシタ回路２０、出力スイッチ回路３０、フィルタ回路４０、及び、デジタル制御回路６０の回路構成について、図２Ａ及び図２Ｂを参照しながら説明する。図２Ａは、本実施の形態に係るプリレギュレータ回路１０、スイッチトキャパシタ回路２０、出力スイッチ回路３０、及び、フィルタ回路４０の回路構成図である。図２Ｂは、本実施の形態に係るデジタル制御回路６０の回路構成図である。
　なお、図２Ａは、例示的な回路構成であり、プリレギュレータ回路１０、スイッチトキャパシタ回路２０、出力スイッチ回路３０、フィルタ回路４０、及び、デジタル制御回路６０は、多種多様な回路実装及び回路技術のいずれかを使用して実装され得る。したがって、以下に提供される各回路の説明は、限定的に解釈されるべきではない。
　［１．２．１　スイッチトキャパシタ回路２０の回路構成］
　まず、スイッチトキャパシタ回路２０の回路構成について説明する。スイッチトキャパシタ回路２０は、図２Ａに示すように、キャパシタＣ１１～Ｃ１６と、キャパシタＣ１０、Ｃ２０、Ｃ３０及びＣ４０と、スイッチＳ１１～Ｓ１４、Ｓ２１～Ｓ２４、Ｓ３１～Ｓ３４、及びＳ４１～Ｓ４４と、を備える。エネルギー及び電荷は、ノードＮ１～Ｎ４でプリレギュレータ回路１０からスイッチトキャパシタ回路２０に入力され、ノードＮ１～Ｎ４でスイッチトキャパシタ回路２０から出力スイッチ回路３０に引き出される。
　キャパシタＣ１１～Ｃ１６の各々は、フライングキャパシタ（トランスファキャパシタと呼ばれる場合もある）として機能する。つまり、キャパシタＣ１１～Ｃ１６の各々は、プリレギュレータ回路１０から供給された第１電圧を昇圧又は降圧するために用いられる。より具体的には、キャパシタＣ１１～Ｃ１６は、４つのノードＮ１～Ｎ４においてＶ１：Ｖ２：Ｖ３：Ｖ４＝１：２：３：４を満たす電圧Ｖ１～Ｖ４（グランド電位に対する電圧）が維持されるように、キャパシタＣ１１～Ｃ１６とノードＮ１～Ｎ４との間で電荷を移動させる。この電圧Ｖ１～Ｖ４が複数の離散的な電圧レベルをそれぞれ有する複数の第２電圧に相当する。
　キャパシタＣ１１は、第１キャパシタ及び第１フライングキャパシタの一例である。キャパシタＣ１１は、２つの電極（第１電極及び第２電極の一例）を有する。キャパシタＣ１１の２つの電極の一方は、スイッチＳ１１の一端及びスイッチＳ１２の一端に接続される。キャパシタＣ１１の２つの電極の他方は、スイッチＳ２１の一端及びスイッチＳ２２の一端に接続される。
　キャパシタＣ１２は、２つの電極を有する。キャパシタＣ１２の２つの電極の一方は、スイッチＳ２１の一端及びスイッチＳ２２の一端に接続される。キャパシタＣ１２の２つの電極の他方は、スイッチＳ３１の一端及びスイッチＳ３２の一端に接続される。
　キャパシタＣ１３は、第３フライングキャパシタの一例であり、２つの電極を有する。キャパシタＣ１３の２つの電極の一方は、スイッチＳ３１の一端及びスイッチＳ３２の一端に接続される。キャパシタＣ１３の２つの電極の他方は、スイッチＳ４１の一端及びスイッチＳ４２の一端に接続される。
　キャパシタＣ１４は、第２キャパシタ及び第２フライングキャパシタの一例であり、２つの電極（第３電極及び第４電極の一例）を有する。キャパシタＣ１４の２つの電極の一方は、スイッチＳ１３の一端及びスイッチＳ１４の一端に接続される。キャパシタＣ１４の２つの電極の他方は、スイッチＳ２３の一端及びスイッチＳ２４の一端に接続される。
　キャパシタＣ１５は、２つの電極を有する。キャパシタＣ１５の２つの電極の一方は、スイッチＳ２３の一端及びスイッチＳ２４の一端に接続される。キャパシタＣ１５の２つの電極の他方は、スイッチＳ３３の一端及びスイッチＳ３４の一端に接続される。
　キャパシタＣ１６は、第４フライングキャパシタの一例であり、２つの電極を有する。キャパシタＣ１６の２つの電極の一方は、スイッチＳ３３の一端及びスイッチＳ３４の一端に接続される。キャパシタＣ１６の２つの電極の他方は、スイッチＳ４３の一端及びスイッチＳ４４の一端に接続される。
　キャパシタＣ１１及びＣ１４のセットと、キャパシタＣ１２及びＣ１５のセットと、キャパシタＣ１３及びＣ１６のセットとの各々は、第１フェーズ及び第２フェーズが繰り返されることで相補的に充電及び放電を行うことができる。
　具体的には、第１フェーズでは、スイッチＳ１２、Ｓ１３、Ｓ２２、Ｓ２３、Ｓ３２、Ｓ３３、Ｓ４２及びＳ４３がオンにされる。これにより、例えば、キャパシタＣ１２の２つの電極の一方はノードＮ３に接続され、キャパシタＣ１２の２つの電極の他方及びキャパシタＣ１５の２つの電極の一方はノードＮ２に接続され、キャパシタＣ１５の２つの電極の他方はノードＮ１に接続される。
　一方、第２フェーズでは、スイッチＳ１１、Ｓ１４、Ｓ２１、Ｓ２４、Ｓ３１、Ｓ３４、Ｓ４１及びＳ４４がオンにされる。これにより、例えば、キャパシタＣ１５の２つの電極の一方はノードＮ３に接続され、キャパシタＣ１５の２つの電極の他方及びキャパシタＣ１２の２つの電極の一方はノードＮ２に接続され、キャパシタＣ１２の２つの電極の他方は、ノードＮ１に接続される。
　このような第１フェーズ及び第２フェーズが繰り返されることにより、例えばキャパシタＣ１２及びＣ１５の一方がノードＮ２から充電されているときに、キャパシタＣ１２及びＣ１５の他方がキャパシタＣ３０に放電することができる。つまり、キャパシタＣ１２及びＣ１５は、相補的に充電及び放電を行うことができる。
　キャパシタＣ１１及びＣ１４のセットとキャパシタＣ１３及びＣ１６のセットとの各々も、第１フェーズ及び第２フェーズが繰り返されることで、キャパシタＣ１２及びＣ１５のセットと同様に、相補的に充電及び放電を行うことができる。
　キャパシタＣ１０、Ｃ２０、Ｃ３０及びＣ４０の各々は、平滑キャパシタとして機能する。つまり、キャパシタＣ１０、Ｃ２０、Ｃ３０及びＣ４０の各々は、ノードＮ１～Ｎ４における電圧Ｖ１～Ｖ４の保持及び平滑化に用いられる。
　キャパシタＣ１０は、ノードＮ１及びグランドの間に接続される。具体的には、キャパシタＣ１０の２つの電極の一方は、ノードＮ１に接続される。一方、キャパシタＣ１０の２つの電極の他方は、グランドに接続される。
　キャパシタＣ２０は、ノードＮ２及びＮ１の間に接続される。具体的には、キャパシタＣ２０の２つの電極の一方は、ノードＮ２に接続される。一方、キャパシタＣ２０の２つの電極の他方は、ノードＮ１に接続される。
　キャパシタＣ３０は、ノードＮ３及びＮ２の間に接続される。具体的には、キャパシタＣ３０の２つの電極の一方は、ノードＮ３に接続される。一方、キャパシタＣ３０の２つの電極の他方は、ノードＮ２に接続される。
　キャパシタＣ４０は、ノードＮ４及びＮ３の間に接続される。具体的には、キャパシタＣ４０の２つの電極の一方は、ノードＮ４に接続される。一方、キャパシタＣ４０の２つの電極の他方は、ノードＮ３に接続される。
　スイッチＳ１１は、第１スイッチの一例であり、キャパシタＣ１１の２つの電極の一方とノードＮ３との間に接続される。具体的には、スイッチＳ１１の一端は、キャパシタＣ１１の２つの電極の一方に接続される。一方、スイッチＳ１１の他端は、ノードＮ３に接続される。
　スイッチＳ１２は、第３スイッチの一例であり、キャパシタＣ１１の２つの電極の一方とノードＮ４との間に接続される。具体的には、スイッチＳ１２の一端は、キャパシタＣ１１の２つの電極の一方に接続される。一方、スイッチＳ１２の他端は、ノードＮ４に接続される。
　スイッチＳ２１は、第４スイッチの一例であり、キャパシタＣ１２の２つの電極の一方とノードＮ２との間に接続される。具体的には、スイッチＳ２１の一端は、キャパシタＣ１２の２つの電極の一方及びキャパシタＣ１１の２つの電極の他方に接続される。一方、スイッチＳ２１の他端は、ノードＮ２に接続される。
　スイッチＳ２２は、第２スイッチの一例であり、キャパシタＣ１２の２つの電極の一方とノードＮ３との間に接続される。具体的には、スイッチＳ２２の一端は、キャパシタＣ１２の２つの電極の一方及びキャパシタＣ１１の２つの電極の他方に接続される。一方、スイッチＳ２２の他端は、ノードＮ３に接続される。
　スイッチＳ３１は、キャパシタＣ１２の２つの電極の他方とノードＮ１との間に接続される。具体的には、スイッチＳ３１の一端は、キャパシタＣ１２の２つの電極の他方及びキャパシタＣ１３の２つの電極の一方に接続される。一方、スイッチＳ３１の他端は、ノードＮ１に接続される。
　スイッチＳ３２は、キャパシタＣ１２の２つの電極の他方とノードＮ２との間に接続される。具体的には、スイッチＳ３２の一端は、キャパシタＣ１２の２つの電極の他方及びキャパシタＣ１３の２つの電極の一方に接続される。一方、スイッチＳ３２の他端は、ノードＮ２に接続される。つまり、スイッチＳ３２の他端は、スイッチＳ２１の他端に接続される。
　スイッチＳ４１は、キャパシタＣ１３の２つの電極の他方とグランドとの間に接続される。具体的には、スイッチＳ４１の一端は、キャパシタＣ１３の２つの電極の他方に接続される。一方、スイッチＳ４１の他端は、グランドに接続される。
　スイッチＳ４２は、キャパシタＣ１３の２つの電極の他方とノードＮ１との間に接続される。具体的には、スイッチＳ４２の一端は、キャパシタＣ１３の２つの電極の他方に接続される。一方、スイッチＳ４２の他端は、ノードＮ１に接続される。つまり、スイッチＳ４２の他端は、スイッチＳ３１の他端に接続される。
　スイッチＳ１３は、第５スイッチの一例であり、キャパシタＣ１４の２つの電極の一方とノードＮ３との間に接続される。具体的には、スイッチＳ１３の一端は、キャパシタＣ１４の２つの電極の一方に接続される。一方、スイッチＳ１３の他端は、ノードＮ３に接続される。つまり、スイッチＳ１３の他端は、スイッチＳ１１の他端及びスイッチＳ２２の他端に接続される。
　スイッチＳ１４は、第７スイッチの一例であり、キャパシタＣ１４の２つの電極の一方とノードＮ４との間に接続される。具体的には、スイッチＳ１４の一端は、キャパシタＣ１４の２つの電極の一方に接続される。一方、スイッチＳ１４の他端は、ノードＮ４に接続される。つまり、スイッチＳ１４の他端は、スイッチＳ１２の他端に接続される。
　スイッチＳ２３は、第８スイッチの一例であり、キャパシタＣ１５の２つの電極の一方とノードＮ２との間に接続される。具体的には、スイッチＳ２３の一端は、キャパシタＣ１５の２つの電極の一方及びキャパシタＣ１４の２つの電極の他方に接続される。一方、スイッチＳ２３の他端は、ノードＮ２に接続される。つまり、スイッチＳ２３の他端は、スイッチＳ２１の他端及びスイッチＳ３２の他端に接続される。
　スイッチＳ２４は、第６スイッチの一例であり、キャパシタＣ１５の２つの電極の一方とノードＮ３との間に接続される。具体的には、スイッチＳ２４の一端は、キャパシタＣ１５の２つの電極の一方及びキャパシタＣ１４の２つの電極の他方に接続される。一方、スイッチＳ２４の他端は、ノードＮ３に接続される。つまり、スイッチＳ２４の他端は、スイッチＳ１１の他端、スイッチＳ２２の他端及びスイッチＳ１３の他端に接続される。
　スイッチＳ３３は、キャパシタＣ１５の２つの電極の他方とノードＮ１との間に接続される。具体的には、スイッチＳ３３の一端は、キャパシタＣ１５の２つの電極の他方及びキャパシタＣ１６の２つの電極の一方に接続される。一方、スイッチＳ３３の他端は、ノードＮ１に接続される。つまり、スイッチＳ３３の他端は、スイッチＳ３１の他端及びスイッチＳ４２の他端に接続される。
　スイッチＳ３４は、キャパシタＣ１５の２つの電極の他方とノードＮ２との間に接続される。具体的には、スイッチＳ３４の一端は、キャパシタＣ１５の２つの電極の他方及びキャパシタＣ１６の２つの電極の一方に接続される。一方、スイッチＳ３４の他端は、ノードＮ２に接続される。つまり、スイッチＳ３４の他端は、スイッチＳ２１の他端、スイッチＳ３２の他端及びスイッチＳ２３の他端に接続される。
　スイッチＳ４３は、キャパシタＣ１６の２つの電極の他方とグランドとの間に接続される。具体的には、スイッチＳ４３の一端は、キャパシタＣ１６の２つの電極の他方に接続される。一方、スイッチＳ４３の他端は、グランドに接続される。
　スイッチＳ４４は、キャパシタＣ１６の２つの電極の他方とノードＮ１との間に接続される。具体的には、スイッチＳ４４の一端は、キャパシタＣ１６の２つの電極の他方に接続される。一方、スイッチＳ４４の他端は、ノードＮ１に接続される。つまり、スイッチＳ４４の他端は、スイッチＳ３１の他端、スイッチＳ４２の他端及びスイッチＳ３３の他端に接続される。
　スイッチＳ１２、Ｓ１３、Ｓ２２、Ｓ２３、Ｓ３２、Ｓ３３、Ｓ４２及びＳ４３を含む第１セットのスイッチと、スイッチＳ１１、Ｓ１４、Ｓ２１、Ｓ２４、Ｓ３１、Ｓ３４、Ｓ４１及びＳ４４を含む第２セットのスイッチとは、相補的にオン及びオフが切り替えられる。具体的には、第１フェーズでは、第１セットのスイッチがオンにされ、第２セットのスイッチがオフにされる。逆に、第２フェーズでは、第１セットのスイッチがオフにされ、第２セットのスイッチがオンにされる。
　例えば、第１フェーズ及び第２フェーズに一方において、キャパシタＣ１１～Ｃ１３からキャパシタＣ１０～Ｃ４０への充電が実行され、第１フェーズ及び第２フェーズに他方において、キャパシタＣ１４～Ｃ１６からキャパシタＣ１０～Ｃ４０への充電が実行される。つまり、キャパシタＣ１０～Ｃ４０には、キャパシタＣ１１～Ｃ１３又はキャパシタＣ１４～Ｃ１６から常に充電されるので、ノードＮ１～Ｎ４から出力スイッチ回路３０へ高速で電流が流れても、ノードＮ１～Ｎ４には高速で電荷が補充されるので、ノードＮ１～Ｎ４の電位変動を抑制できる。
　このように動作することで、スイッチトキャパシタ回路２０は、キャパシタＣ１０、Ｃ２０、Ｃ３０及びＣ４０のそれぞれの両端でほぼ等しい電圧を維持することができる。具体的には、Ｖ１～Ｖ４のラベルが付された４つのノードにおいて、Ｖ１：Ｖ２：Ｖ３：Ｖ４＝１：２：３：４を満たす電圧Ｖ１～Ｖ４（グランド電位に対する電圧）が維持される。電圧Ｖ１～Ｖ４の電圧レベルは、スイッチトキャパシタ回路２０によって出力スイッチ回路３０に供給可能な複数の離散的な電圧レベルに対応する。
　なお、電圧比Ｖ１：Ｖ２：Ｖ３：Ｖ４は、１：２：３：４に限定されない。例えば、電圧比Ｖ１：Ｖ２：Ｖ３：Ｖ４は、１：２：４：８であってもよい。
　また、図２Ａに示したスイッチトキャパシタ回路２０の構成は、一例であり、これに限定されない。図２Ａにおいて、スイッチトキャパシタ回路２０は、４つの離散的な電圧レベルの電圧を供給可能に構成されていたが、これに限定されない。スイッチトキャパシタ回路２０は、２以上の任意の数の離散的な電圧レベルの電圧を供給可能に構成されてもよい。例えば、２つの離散的な電圧レベルの電圧を供給する場合、スイッチトキャパシタ回路２０は、少なくとも、キャパシタＣ１１、Ｃ１４及びＣ３０と、スイッチＳ１１～Ｓ１４及びＳ２１～Ｓ２４と、を備えればよい。
　［１．２．２　出力スイッチ回路３０の回路構成］
　次に、出力スイッチ回路３０の回路構成について説明する。出力スイッチ回路３０は、デジタル制御回路６０に接続され、図２Ａに示すように、入力端子１３１～１３４と、スイッチＳ５１～Ｓ５４と、出力端子１３０と、を備える。
　出力端子１３０は、フィルタ回路４０に接続される。出力端子１３０は、フィルタ回路４０に電圧Ｖ１～Ｖ４の中から選択された電圧を供給するための端子である。
　入力端子１３１～１３４は、スイッチトキャパシタ回路２０のノードＮ４～Ｎ１にそれぞれ接続される。入力端子１３１～１３４は、スイッチトキャパシタ回路２０から電圧Ｖ４～Ｖ１を受けるための端子である。
　スイッチＳ５１は、第１０スイッチの一例であり、入力端子１３１と出力端子１３０との間に接続される。具体的には、スイッチＳ５１は、入力端子１３１に接続された端子と、出力端子１３０に接続された端子と、を有する。この接続構成において、スイッチＳ５１は、制御信号Ｓ３によってオン／オフが切り替えられることで、入力端子１３１と出力端子１３０との接続及び非接続を切り替えることができる。
　スイッチＳ５２は、第９スイッチの一例であり、入力端子１３２と出力端子１３０との間に接続される。具体的には、スイッチＳ５２は、入力端子１３２に接続された端子と、出力端子１３０に接続された端子と、を有する。この接続構成において、スイッチＳ５２は、制御信号Ｓ３によってオン／オフが切り替えられることで、入力端子１３２と出力端子１３０との接続及び非接続を切り替えることができる。
　スイッチＳ５３は、入力端子１３３と出力端子１３０との間に接続される。具体的には、スイッチＳ５３は、入力端子１３３に接続された端子と、出力端子１３０に接続された端子と、を有する。この接続構成において、スイッチＳ５３は、制御信号Ｓ３によってオン／オフが切り替えられることで、入力端子１３３と出力端子１３０との接続及び非接続を切り替えることができる。
　スイッチＳ５４は、入力端子１３４と出力端子１３０との間に接続される。具体的には、スイッチＳ５４は、入力端子１３４に接続された端子と、出力端子１３０に接続された端子と、を有する。この接続構成において、スイッチＳ５４は、制御信号Ｓ３によってオン／オフが切り替えられることで、入力端子１３４と出力端子１３０との接続及び非接続を切り替えることができる。
　これらのスイッチＳ５１～Ｓ５４は排他的にオンになるように制御される。つまり、スイッチＳ５１～Ｓ５４のいずれかのみがオンにされ、スイッチＳ５１～Ｓ５４の残りがオフにされる。これにより、出力スイッチ回路３０は、電圧Ｖ１～Ｖ４の中から選択された１つの電圧を出力することができる。
　なお、図２Ａに示した出力スイッチ回路３０の構成は、一例であり、これに限定されない。特にスイッチＳ５１～Ｓ５４は、４つの入力端子１３１～１３４の少なくとも１つを選択的に出力端子１３０に接続できればよく、どのような構成であってもよい。例えば、出力スイッチ回路３０は、さらに、スイッチＳ５１～Ｓ５３とスイッチＳ５４及び出力端子１３０との間に接続されたスイッチを備えてもよい。また例えば、出力スイッチ回路３０は、さらに、スイッチＳ５１及びＳ５２とスイッチＳ５３及びＳ５４並びに出力端子１３０との間に接続されたスイッチを備えてもよい。
　また、出力スイッチ回路３０は、２以上の電圧を出力可能に構成されてもよい。この場合、出力スイッチ回路３０は、さらに、スイッチＳ５１～Ｓ５４のセットと同様の構成を有する追加のスイッチセットと追加の出力端子とを必要な数だけ備えればよい。
　なお、スイッチトキャパシタ回路２０から２つの離散的な電圧レベルの電圧が供給される場合、出力スイッチ回路３０は、少なくとも、スイッチＳ５１及びＳ５２を備えればよい。
　［１．２．３　プリレギュレータ回路１０の回路構成］
　まず、プリレギュレータ回路１０の構成について説明する。図２Ａに示すように、プリレギュレータ回路１０は、入力端子１１０と、出力端子１１１～１１４と、インダクタ接続端子１１５及び１１６と、スイッチＳ６１～Ｓ６３、Ｓ７１及びＳ７２と、パワーインダクタＬ７１と、キャパシタＣ６１～Ｃ６４と、を備える。
　入力端子１１０は、直流電圧の入力端子である。つまり、入力端子１１０は、直流電源５０から入力電圧を受けるための端子である。
　出力端子１１１は、電圧Ｖ４の出力端子である。つまり、出力端子１１１は、スイッチトキャパシタ回路２０に電圧Ｖ４を供給するための端子である。出力端子１１１は、スイッチトキャパシタ回路２０のノードＮ４に接続される。
　出力端子１１２は、電圧Ｖ３の出力端子である。つまり、出力端子１１２は、スイッチトキャパシタ回路２０に電圧Ｖ３を供給するための端子である。出力端子１１２は、スイッチトキャパシタ回路２０のノードＮ３に接続される。
　出力端子１１３は、電圧Ｖ２の出力端子である。つまり、出力端子１１３は、スイッチトキャパシタ回路２０に電圧Ｖ２を供給するための端子である。出力端子１１３は、スイッチトキャパシタ回路２０のノードＮ２に接続される。
　出力端子１１４は、電圧Ｖ１の出力端子である。つまり、出力端子１１４は、スイッチトキャパシタ回路２０に電圧Ｖ１を供給するための端子である。出力端子１１４は、スイッチトキャパシタ回路２０のノードＮ１に接続される。
　インダクタ接続端子１１５は、パワーインダクタＬ７１の一端に接続される。インダクタ接続端子１１６は、パワーインダクタＬ７１の他端に接続される。
　スイッチＳ７１は、入力端子１１０とパワーインダクタＬ７１の一端との間に接続される。具体的には、スイッチＳ７１は、入力端子１１０に接続される端子と、インダクタ接続端子１１５を介してパワーインダクタＬ７１の一端に接続される端子と、を有する。この接続構成において、スイッチＳ７１は、オン／オフを切り替えることで、入力端子１１０とパワーインダクタＬ７１の一端との間の接続及び非接続を切り替えることができる。
　スイッチＳ７２は、パワーインダクタＬ７１の一端とグランドとの間に接続される。具体的には、スイッチＳ７２は、インダクタ接続端子１１５を介してパワーインダクタＬ７１の一端に接続される端子と、グランドに接続される端子と、を有する。この接続構成において、スイッチＳ７２は、オン／オフを切り替えることで、パワーインダクタＬ７１の一端とグランドとの間の接続及び非接続を切り替えることができる。
　スイッチＳ６１は、パワーインダクタＬ７１の他端と出力端子１１１との間に接続される。具体的には、スイッチＳ６１は、パワーインダクタＬ７１の他端に接続された端子と、出力端子１１１に接続された端子と、有する。この接続構成において、スイッチＳ６１は、オン／オフを切り替えることで、パワーインダクタＬ７１の他端と出力端子１１１との間の接続及び非接続を切り替えることができる。
　スイッチＳ６２は、パワーインダクタＬ７１の他端と出力端子１１２との間に接続される。具体的には、スイッチＳ６２は、パワーインダクタＬ７１の他端に接続された端子と、出力端子１１２に接続された端子と、有する。この接続構成において、スイッチＳ６２は、オン／オフを切り替えることで、パワーインダクタＬ７１の他端と出力端子１１２との間の接続及び非接続を切り替えることができる。
　スイッチＳ６３は、パワーインダクタＬ７１の他端と出力端子１１３との間に接続される。具体的には、スイッチＳ６３は、パワーインダクタＬ７１の他端に接続された端子と、出力端子１１３に接続された端子と、有する。この接続構成において、スイッチＳ６３は、オン／オフを切り替えることで、パワーインダクタＬ７１の他端と出力端子１１３との間の接続及び非接続を切り替えることができる。
　キャパシタＣ６１の２つの電極の一方は、スイッチＳ６１と出力端子１１１とに接続される。キャパシタＣ６１の２つの電極の他方は、スイッチＳ６２と出力端子１１２とキャパシタＣ６２の２つの電極の一方とに接続される。
　キャパシタＣ６２の２つの電極の一方は、スイッチＳ６２と出力端子１１２とキャパシタＣ６１の２つの電極の他方とに接続される。キャパシタＣ６２の２つの電極の他方は、スイッチＳ６３と出力端子１１３とキャパシタＣ６３の２つの電極の一方とを接続する経路に接続される。
　キャパシタＣ６３の２つの電極の一方は、スイッチＳ６３と出力端子１１３とキャパシタＣ６２の２つの電極の他方とに接続される。キャパシタＣ６３の２つの電極の他方は、出力端子１１４とキャパシタＣ６４の２つの電極の一方とに接続される。
　キャパシタＣ６４の２つの電極の一方は、出力端子１１４とキャパシタＣ６３の２つの電極の他方とに接続される。キャパシタＣ６４の２つの電極の他方は、グランドに接続される。
　スイッチＳ６１～Ｓ６３は、排他的にオンになるように制御される。つまり、スイッチＳ６１～Ｓ６３のいずれかのみがオンにされ、スイッチＳ６１～Ｓ６３の残りがオフにされる。スイッチＳ６１～Ｓ６３のいずれかをオンとすることにより、プリレギュレータ回路１０は、スイッチトキャパシタ回路２０に供給する電圧を電圧Ｖ２～Ｖ４の電圧レベルで変化させることが可能となる。
　このように構成されたプリレギュレータ回路１０は、出力端子１１１～１１３の少なくとも１つを介してスイッチトキャパシタ回路２０に電荷を供給することができる。
　なお、入力電圧が１つの第１電圧に変換される場合、プリレギュレータ回路１０は、少なくとも、スイッチＳ７１及びＳ７２と、パワーインダクタＬ７１と、を備えればよい。
　［１．２．４　フィルタ回路４０の回路構成］
　次に、フィルタ回路４０の回路構成について説明する。フィルタ回路４０は、図２Ａに示すように、ＲＬＣ回路であり、インダクタＬ５１～Ｌ５３と、キャパシタＣ５１及びＣ５２と、抵抗Ｒ５１と、入力端子１４０と、出力端子１４１と、を備える。
　入力端子１４０は、出力スイッチ回路３０で選択された電圧の入力端子である。つまり、入力端子１４０は、複数の電圧Ｖ１～Ｖ４の中から選択された電圧を受けるための端子である。
　出力端子１４１は、電源電圧ＶＥＴの出力端子である。つまり、出力端子１４１は、電力増幅器２に電源電圧ＶＥＴを供給するための端子である。
　インダクタＬ５１～Ｌ５３と、キャパシタＣ５１及びＣ５２と、抵抗Ｒ５１とは、ローパスフィルタを構成する。これにより、フィルタ回路４０は、電源電圧に含まれる高周波成分を低減することができる。例えば、所定バンドが周波数分割複信（ＦＤＤ：Frequency Division Duplex）用の周波数バンドである場合、フィルタ回路４０は、所定バンドのアップリンク動作バンド及びダウンリンク動作バンド間のギャップの周波数成分を低減するように構成される。
　なお、図２Ａに示すフィルタ回路４０の構成は、一例であり、これに限定されない。例えば、フィルタ回路４０は、インダクタＬ５３及び抵抗Ｒ５１を備えなくてもよい。また例えば、フィルタ回路４０は、キャパシタＣ５１の２つの電極の一方に接続されたインダクタを備えてもよく、キャパシタＣ５２の２つの電極の一方に接続されたインダクタを備えてもよい。
　［１．２．５　デジタル制御回路６０の回路構成］
　次に、デジタル制御回路６０の回路構成について説明する。デジタル制御回路６０は、図２Ｂに示すように、第１コントローラ６１と、第２コントローラ６２と、キャパシタＣ８１及びＣ８２と、制御端子６０１～６０４と、を備える。
　第１コントローラ６１は、ソース同期方式のデジタル制御信号を処理して制御信号Ｓ１及びＳ２を生成することができる。制御信号Ｓ１は、プリレギュレータ回路１０に含まれるスイッチＳ６１～Ｓ６３、Ｓ７１及びＳ７２のオン／オフを制御するための信号である。制御信号Ｓ２は、スイッチトキャパシタ回路２０に含まれるスイッチＳ１１～Ｓ１４、Ｓ２１～Ｓ２４、Ｓ３１～Ｓ３４及びＳ４１～Ｓ４４のオン／オフを制御するための信号である。
　なお、第１コントローラ６１で処理されるデジタル制御信号は、ソース同期方式のデジタル制御信号に限定されない。例えば、第１コントローラ６１は、クロック埋め込み方式のデジタル制御信号を処理してもよい。
　また、本実施の形態では、プリレギュレータ回路１０及びスイッチトキャパシタ回路２０のためのデジタル制御信号として１セットのクロック信号及びデータ信号が用いられているが、これに限定されない。例えば、プリレギュレータ回路１０及びスイッチトキャパシタ回路２０のためのデジタル制御信号として、クロック信号及びデータ信号のセットが個別に用いられてもよい。
　第２コントローラ６２は、ＲＦＩＣ５から制御端子６０３及び６０４を介して受信されたデジタル制御論理信号（ＤＣＬ１、ＤＣＬ２）を処理して制御信号Ｓ３を生成する。デジタル制御論理信号（ＤＣＬ１、ＤＣＬ２）は、第１エンベロープ信号に対応している。制御信号Ｓ３は、出力スイッチ回路３０に含まれるスイッチＳ５１～Ｓ５４のオン／オフを制御するための信号である。
　デジタル制御論理信号（ＤＣＬ１、ＤＣＬ２）の各々は、１ビット信号である。電圧Ｖ１～Ｖ４の各々は、２つの１ビット信号の組み合わせによって表される。例えば、Ｖ１、Ｖ２、Ｖ３及びＶ４は、「００」、「０１」、「１０」及び「１１」によってそれぞれ表される。電圧レベルの表現には、グレイコード（Gray code）が用いられてもよい。
　キャパシタＣ８１は、第１コントローラ６１とグランドとの間に接続されている。例えば、キャパシタＣ８１は、第１コントローラ６１に電力を供給する電源ラインとグランドとの間に接続され、バイパスキャパシタとして機能する。キャパシタＣ８２は、第２コントローラ６２とグランドとの間に接続されている。
　なお、本実施の形態では、出力スイッチ回路３０の制御に２つのデジタル制御論理信号が用いられているが、デジタル制御論理信号の数は、これに限定されない。例えば、出力スイッチ回路３０が選択可能な電圧レベルの数に応じて１つ又は３以上の任意の数のデジタル制御論理信号が用いられてもよい。また、出力スイッチ回路３０の制御に用いられるデジタル制御信号は、デジタル制御論理信号に限定されない。
　［２　デジタルＥＴモードの説明］
　ここで、デジタルＥＴモードについて、従来のＥＴモード（以下、アナログＥＴモードという）と比較しながら、図３Ａ及び図３Ｂを参照して説明する。図３Ａは、デジタルＥＴモードにおける電源電圧の推移の一例を示すグラフである。図３Ｂは、アナログＥＴモードにおける電源電圧の推移の一例を示すグラフである。図３Ａ及び図３Ｂにおいて、横軸は時間を表し、縦軸は電圧を表す。また、太い実線は、電源電圧を表し、細い実線（波形）は、変調波を表す。
　デジタルＥＴモードでは、図３Ａに示すように、１フレーム内で複数の離散的な電圧レベルに電源電圧を変動させることで変調波の包絡線を追跡する。その結果、電源電圧信号は矩形波を形成する。デジタルＥＴモードでは、エンベロープ信号に基づいて、複数の離散的な電圧レベルの中から電源電圧レベルが選択又は設定される。
　フレームとは、高周波信号（変調波）を構成する単位を意味する。例えば５ＧＮＲ及びＬＴＥでは、フレームは、１０個のサブフレームを含み、各サブフレームは、複数のスロットを含み、各スロットは、複数のシンボルで構成される。サブフレーム長は１ｍｓであり、フレーム長は１０ｍｓである。
　アナログＥＴモードでは、図３Ｂに示すように、電源電圧を連続的に変動させることで変調波の包絡線を追跡する。アナログＥＴモードでは、エンベロープ信号に基づいて、電源電圧が決定される。なお、アナログＥＴモードでは、変調波の包絡線が高速に変化する場合に、電源電圧が包絡線を追跡することが難しい。
　（実施例１）
　［３．１　トラッカモジュール１００の部品配置］
　次に、以上のように構成された電源回路１の実施例１として、プリレギュレータ回路１０（パワーインダクタＬ７１を除く）、スイッチトキャパシタ回路２０、出力スイッチ回路３０、フィルタ回路４０及びデジタル制御回路６０が実装されたトラッカモジュール１００を、図４～図６を参照しながら説明する。なお、本実施例では、プリレギュレータ回路１０に含まれるパワーインダクタＬ７１は、モジュール基板９０に配置されず、トラッカモジュール１００に含まれていないが、これに限定されない。
　図４は、本実施例に係るトラッカモジュール１００の平面図である。図５は、本実施例に係るトラッカモジュール１００の平面図であり、ｚ軸正側からモジュール基板９０の主面９０ｂ側を透視した図である。図６は、本実施例に係るトラッカモジュール１００の断面図である。図６におけるトラッカモジュール１００の断面は、図４及び図５のＶＩ－ＶＩ線における断面である。
　なお、図４～図６において、モジュール基板９０に配置された複数の回路部品を接続する配線の一部の図示が省略されている。図４及び図５において、複数の回路部品を覆う樹脂部材９１及び９２並びにシールド電極層９３の図示が省略されている。図４において、破線は、主面９０ｂ側に配置された集積回路８０及びその内部構成を表す。
　トラッカモジュール１００は、図２Ａ及び図２Ｂに示されたプリレギュレータ回路１０、スイッチトキャパシタ回路２０、出力スイッチ回路３０、フィルタ回路４０及びデジタル制御回路６０に含まれる能動素子及び受動素子（パワーインダクタＬ７１を除く）を含む複数の回路部品に加えて、モジュール基板９０と、樹脂部材９１及び９２と、シールド電極層９３と、金属部材９５と、回路部品Ｘ５１～Ｘ６３、Ｘ８１と、複数のポスト電極１５０と、を備える。
　モジュール基板９０は、互いに対向する主面９０ａ及び９０ｂを有する。主面９０ａ及び９０ｂは、それぞれ、第１主面及び第２主面の一例である。モジュール基板９０内には、配線層、ビア導体及びグランド電極層９４などが形成されている。なお、図４及び図５において、モジュール基板９０は、平面視において矩形状を有するが、この形状に限定されない。
　モジュール基板９０としては、例えば、複数の誘電体層の積層構造を有する低温同時焼成セラミックス（ＬＴＣＣ：Low Temperature Co-fired Ceramics）基板もしくは高温同時焼成セラミックス（ＨＴＣＣ：High Temperature Co-fired Ceramics）基板、部品内蔵基板、再配線層（ＲＤＬ：Redistribution Layer）を有する基板、又は、プリント基板等を用いることができるが、これらに限定されない。このとき、モジュール基板９０は、例えば１７５マイクロメートルの厚みを有するが、これに限定されない。
　図４及び図６に示すように、主面９０ａ上には、キャパシタＣ１０～Ｃ１６、Ｃ２０、Ｃ３０、Ｃ４０、Ｃ５１、Ｃ５２、Ｃ６１～Ｃ６４、Ｃ８１、及び、Ｃ８２と、インダクタＬ５１～Ｌ５３と、抵抗Ｒ５１と、回路部品Ｘ５１～Ｘ６３及びＸ８１と、樹脂部材９１と、が配置されている。
　キャパシタＣ１０～Ｃ１６、Ｃ２０、Ｃ３０、Ｃ４０、Ｃ５１、Ｃ５２、及び、Ｃ６１～Ｃ６４の各々は、チップキャパシタとして実装されている。チップキャパシタとは、キャパシタを構成する表面実装デバイス（ＳＭＤ：Surface Mount Device）を意味する。なお、複数のキャパシタの実装は、チップキャパシタに限定されない。例えば、複数のキャパシタは、集積型受動デバイス（ＩＰＤ：Integrated Passive Device）に含まれてもよい。
　モジュール基板９０の平面視において、スイッチトキャパシタ回路２０のフライングキャパシタとして機能するキャパシタＣ１１～Ｃ１６の各々のサイズは、スイッチトキャパシタ回路２０の平滑キャパシタとして機能するキャパシタＣ１０、Ｃ２０、Ｃ３０及びＣ４０の各々のサイズよりも大きい。つまり、ｘｙ平面に正投影されたキャパシタＣ１１～Ｃ１６の各々の領域の面積は、ｘｙ平面に正投影されたキャパシタＣ１０、Ｃ２０、Ｃ３０及びＣ４０の各々の領域の面積よりも大きい。
　インダクタＬ５１～Ｌ５３の各々は、チップインダクタとして実装されている。チップインダクタとは、インダクタを構成するＳＭＤを意味する。なお、複数のインダクタの実装は、チップインダクタに限定されない。例えば、複数のインダクタは、ＩＰＤに含まれてもよい。
　抵抗Ｒ５１は、チップ抵抗として実装されている。チップ抵抗とは、抵抗を構成するＳＭＤを意味する。なお、抵抗Ｒ５１の実装は、チップ抵抗に限定されない。例えば、抵抗Ｒ５１は、ＩＰＤに含まれてもよい。
　このように主面９０ａ上に配置された複数のキャパシタ、複数のインダクタ及び抵抗は、回路ごとにグループ化されて配置されている。
　具体的には、プリレギュレータ回路１０に含まれるキャパシタＣ６１～Ｃ６４のグループは、モジュール基板９０の平面視において、集積回路８０内のＰＲスイッチ部８０ａと重なるように配置されている。これにより、プリレギュレータ回路１０に含まれる回路部品のグループは、集積回路８０内のＰＲスイッチ部８０ａの近くに配置される。その結果、ＳＣスイッチ部８０ｂ及びＯＳスイッチ部８０ｃよりもＰＲスイッチ部８０ａの方が、キャパシタＣ６１～Ｃ６４の各々の近くに配置される。
　スイッチトキャパシタ回路２０に含まれるキャパシタＣ１０～Ｃ１６、Ｃ２０、Ｃ３０及びＣ４０のグループは、モジュール基板９０の平面視において、集積回路８０内のＳＣスイッチ部８０ｂと重なるように配置されている。これにより、スイッチトキャパシタ回路２０に含まれる回路部品のグループは、集積回路８０内のＳＣスイッチ部８０ｂの近くに配置される。その結果、ＰＲスイッチ部８０ａ及びＯＳスイッチ部８０ｃよりもＳＣスイッチ部８０ｂの方が、キャパシタＣ１０～Ｃ１６、Ｃ２０、Ｃ３０及びＣ４０の各々の近くに配置される。
　また、キャパシタＣ１１～Ｃ１６の各々は、モジュール基板９０の平面視において、集積回路８０と重なっている。より具体的には、キャパシタＣ１１～Ｃ１６は、モジュール基板９０の平面視において、集積回路８０内のＳＣスイッチ部８０ｂと重なっているが、集積回路８０内のＰＲスイッチ部８０ａ、ＯＳスイッチ部８０ｃ及びデジタル制御部８０ｄには重なっていない。一方、スイッチトキャパシタ回路２０に含まれるキャパシタＣ１０、Ｃ２０、Ｃ３０及びＣ４０は、集積回路８０と重なっていない。
　なお、本実施例では、キャパシタＣ１１～Ｃ１６の各々が集積回路８０と重なっているが、これに限定されない。例えば、キャパシタＣ１１～Ｃ１６のうちより高い電位が印加されるキャパシタが優先して集積回路８０と重なるように配置されてもよい。具体的には、キャパシタＣ１３及びＣ１６よりも高い電位が印加されるキャパシタＣ１１及びＣ１４の各々が集積回路８０と重なり、キャパシタＣ１３及びＣ１６の各々が集積回路８０と重ならなくてもよい。このとき、キャパシタＣ１１及びＣ１４の一方のみが集積回路８０と重なってもよい。
　また、本実施例では、キャパシタＣ１１～Ｃ１６は、モジュール基板９０の平面視において、集積回路８０内のＰＲスイッチ部８０ａ、ＯＳスイッチ部８０ｃ及びデジタル制御部８０ｄと重なっていないが、これに限定されない。つまり、キャパシタＣ１１～Ｃ１６の少なくとも１つは、モジュール基板９０の平面視において、ＰＲスイッチ部８０ａ、ＯＳスイッチ部８０ｃ又はデジタル制御部８０ｄと重なってもよい。
　また、本実施例では、キャパシタＣ１０、Ｃ２０、Ｃ３０及びＣ４０は、モジュール基板９０の平面視において、集積回路８０と重なっていないが、これに限定されない。つまり、キャパシタＣ１０、Ｃ２０、Ｃ３０及びＣ４０の少なくとも１つは、モジュール基板９０の平面視において、集積回路８０と重なってもよい。
　フィルタ回路４０に含まれるキャパシタＣ５１及びＣ５２、インダクタＬ５１～Ｌ５３、並びに、抵抗Ｒ５１のグループは、モジュール基板９０の平面視において、集積回路８０の下辺に沿う直線とモジュール基板９０の下辺に沿う直線とに挟まれた主面９０ａ上の領域に配置されている。これにより、スイッチトキャパシタ回路２０に含まれる回路部品のグループは、集積回路８０内のＯＳスイッチ部８０ｃの近くに配置される。その結果、ＰＲスイッチ部８０ａ及びＳＣスイッチ部８０ｂよりもＯＳスイッチ部８０ｃの方が、キャパシタＣ５１及びＣ５２、インダクタＬ５１～Ｌ５３、並びに、抵抗Ｒ５１の各々の近くに配置される。
　回路部品Ｘ５１～Ｘ６３及びＸ８１は、本開示に必須ではない任意の回路部品である。
　なお、主面９０ａ上の任意の２つの回路部品間の最短距離としては、例えば１００マイクロメートルが採用されるが、これに限定されない。
　樹脂部材９１は、主面９０ａ及び主面９０ａ上の複数の電子部品の少なくとも一部を覆っている。樹脂部材９１は、主面９０ａ上の複数の電子部品の機械強度及び耐湿性等の信頼性を確保する機能を有する。なお、樹脂部材９１は、トラッカモジュール１００に含まれなくてもよい。
　図５及び図６に示すように、主面９０ｂ上には、集積回路８０と、樹脂部材９１と、金属部材９５と、複数のポスト電極１５０と、が配置されている。
　集積回路８０は、主面９０ｂ上の中央領域に配置されている。集積回路８０とスイッチトキャパシタ回路２０に含まれるキャパシタＣ１１～Ｃ１６の間には、グランド電極層９４が配置されている。
　集積回路８０は、ＰＲスイッチ部８０ａと、ＳＣスイッチ部８０ｂと、ＯＳスイッチ部８０ｃと、デジタル制御部８０ｄと、を有する。ＰＲスイッチ部８０ａは、第３スイッチ部の一例であり、スイッチＳ６１～Ｓ６３、Ｓ７１及びＳ７２を含む。ＳＣスイッチ部８０ｂは、第１スイッチ部の一例であり、スイッチＳ１１～Ｓ１４、Ｓ２１～Ｓ２４、Ｓ３１～Ｓ３４及びＳ４１～Ｓ４４を含む。ＯＳスイッチ部８０ｃは、第２スイッチ部の一例であり、スイッチＳ５１～Ｓ５４を含む。デジタル制御部８０ｄは、第１コントローラ６１及び第２コントローラ６２を含む。
　集積回路８０は、図６に示すように、モジュール基板９０に対面する主面８０１と、主面８０１に対向する主面８０２と、を有する。主面８０１及び８０２は、それぞれ、第３主面及び第４主面の一例である。主面８０１上には、複数の端子が配置され、主面８０２上には、金属部材９５が配置される。主面８０１上に配置される複数の端子と集積回路８０の外縁との間の最短距離は、例えば１５０マイクロメートルであるが、これに限定されない。
　なお、図５では、ＰＲスイッチ部８０ａ、ＳＣスイッチ部８０ｂ、ＯＳスイッチ部８０ｃ及びデジタル制御部８０ｄは、単一の集積回路８０に含まれているが、これに限定されない。例えば、ＰＲスイッチ部８０ａ及びＳＣスイッチ部８０ｂが１つの集積回路に含まれ、ＯＳスイッチ部８０ｃが別の集積回路に含まれてもよい。また例えば、ＳＣスイッチ部８０ｂ及びＯＳスイッチ部８０ｃが１つの集積回路に含まれ、ＰＲスイッチ部８０ａが別の集積回路に含まれてもよい。また、ＰＲスイッチ部８０ａ及びＯＳスイッチ部８０ｃが１つの集積回路に含まれ、ＳＣスイッチ部８０ｂが別の集積回路に含まれてもよい。また例えば、ＰＲスイッチ部８０ａ、ＳＣスイッチ部８０ｂ及びＯＳスイッチ部８０ｃは、３つの集積回路に個別に含まれてもよい。このとき、デジタル制御部８０ｄは、複数の集積回路の各々に含まれてもよく、複数の集積回路のいずれかのみに含まれてもよい。
　また、図５において、集積回路８０は、モジュール基板９０の平面視において矩形状を有するが、この形状に限定されない。
　集積回路８０は、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）を用いて構成され、具体的にはＳＯＩ（Silicon on Insulator）プロセスにより製造されてもよい。なお、集積回路８０は、ＣＭＯＳに限定されない。
　金属部材９５は、集積回路８０の主面８０２に接触している。本実施例では、金属部材９５は、主面９０ｂの全部又は一部を覆う金属層である。金属部材９５は、トラッカモジュール１００のｚ軸負方向に配置されたマザー基板（図示せず）上のグランド端子等に物理的に接続される。
　なお、金属部材９５の形状は、特に限定されない。例えば、金属部材９５は、複数の凸部を有する部材であってもよいし、１つ又は複数の金属チップであってもよい。金属部材９５の材料としては、銅、金、アルミニウム、又は、これらを含む合金を用いることができるが、これに限定されない。なお、金属部材９５は、トラッカモジュール１００に含まれなくてもよい。
　複数のポスト電極１５０は、図２Ａに示した入力端子１１０、出力端子１４１、インダクタ接続端子１１５及び１１６、並びに、制御端子６０１～６０４に加えて、グランド端子を含む複数の外部接続端子として機能する。
　複数のポスト電極１５０は、トラッカモジュール１００のｚ軸負方向に配置されたマザー基板（図示せず）上の入出力端子及び／又はグランド端子等に電気的に接続される。また、複数のポスト電極１５０は、モジュール基板９０内に形成されたビア導体などを介して、主面９０ａ上に配置された複数の電子部品に電気的に接続される。
　複数のポスト電極１５０としては、銅電極を用いることができるが、これに限定されない。例えば、複数のランド電極として、はんだ電極が用いられてもよい。また、複数のポスト電極１５０の代わりに、複数のバンプ電極が複数の外部接続端子として用いられてもよい。
　樹脂部材９２は、主面９０ｂ及び主面９０ｂ上の複数の電子部品の少なくとも一部を覆っている。樹脂部材９２は、主面９０ｂ上の複数の電子部品の機械強度及び耐湿性等の信頼性を確保する機能を有する。なお、樹脂部材９２は、トラッカモジュール１００に含まれなくてもよい。
　シールド電極層９３は、例えばスパッタ法により形成された金属薄膜である。シールド電極層９３は、樹脂部材９１の表面（上面及び側面）を覆うように形成されている。シールド電極層９３は、グランドに接続され、外来ノイズがトラッカモジュール１００を構成する電子部品に侵入すること、及び、トラッカモジュール１００で発生したノイズが他のモジュール又は他の機器に干渉することを抑制する。なお、シールド電極層９３は、トラッカモジュール１００に含まれなくてもよい。
　なお、本実施例に係るトラッカモジュール１００の構成は、例示であり、これに限定されない。例えば、主面９０ａ上に配置されたキャパシタ及びインダクタの一部は、モジュール基板９０内に形成されてもよい。また、主面９０ａ上に配置されたキャパシタ及びインダクタの一部は、モジュール基板９０に配置されなくてもよく、トラッカモジュール１００に含まれなくてもよい。
　［３．２　効果など］
　以上のように、本実施例に係るトラッカモジュール１００は、互いに対向する主面９０ａ及び９０ｂを有するモジュール基板９０と、モジュール基板９０の主面９０ａ及び９０ｂの一方上に配置された集積回路８０と、入力電圧に基づいて複数の離散的電圧を生成するよう構成されたスイッチトキャパシタ回路２０に含まれ、モジュール基板９０の主面９０ａ及び９０ｂの他方上に配置された少なくとも１つのキャパシタ（例えばキャパシタＣ１１）と、を備え、集積回路８０は、スイッチトキャパシタ回路２０に含まれる少なくとも１つのスイッチと、エンベロープ信号に基づいて複数の離散的電圧のうちの少なくとも１つを選択的に出力するよう構成された出力スイッチ回路３０に含まれる少なくとも１つのスイッチと、を含み、少なくとも１つのキャパシタ（例えばキャパシタＣ１１）は、モジュール基板９０の平面視において、集積回路８０と重なっている。
　言い換えれば、本実施例に係るトラッカモジュール１００は、互いに対向する主面９０ａ及び９０ｂを有するモジュール基板９０と、モジュール基板９０の主面９０ａ及び９０ｂの一方上に配置された集積回路８０と、入力電圧に基づいて複数の離散的電圧を生成するよう構成されたスイッチトキャパシタ回路２０に含まれ、モジュール基板９０の主面９０ａ及び９０ｂの他方上に配置された少なくとも１つのキャパシタ（例えばキャパシタＣ１１）と、を備え、集積回路８０は、スイッチトキャパシタ回路２０に含まれる少なくとも１つのスイッチと、デジタル制御回路６０に接続された出力スイッチ回路３０であって複数の離散的電圧のうちの少なくとも１つを選択的に出力するよう構成された出力スイッチ回路３０に含まれる少なくとも１つのスイッチと、を含み、少なくとも１つのキャパシタ（例えばキャパシタＣ１１）は、モジュール基板９０の平面視において、集積回路８０と重なっている。
　また、別の見地では、本実施例に係るトラッカモジュール１００は、互いに対向する主面９０ａ及び９０ｂを有するモジュール基板９０と、モジュール基板９０の主面９０ａ及び９０ｂの一方上に配置された集積回路８０と、スイッチトキャパシタ回路２０に含まれ、モジュール基板９０の主面９０ａ及び９０ｂの他方上に配置された少なくとも１つのキャパシタと、を備え、集積回路８０は、スイッチトキャパシタ回路２０に含まれる少なくとも１つのスイッチと、出力スイッチ回路３０に含まれる少なくとも１つのスイッチと、を含み、スイッチトキャパシタ回路２０に含まれる少なくとも１つのキャパシタは、第１電極及び第２電極を有するキャパシタＣ１１と、第３電極及び第４電極を有するキャパシタＣ１４と、を含み、スイッチトキャパシタ回路２０に含まれる少なくとも１つのスイッチは、スイッチＳ１１～Ｓ１４及びスイッチＳ２１～Ｓ２４を含み、スイッチＳ１１の一端及びスイッチＳ１２の一端は、キャパシタＣ１１の第１電極に接続され、スイッチＳ２２の一端及びスイッチＳ２１の一端は、キャパシタＣ１１の第２電極に接続され、スイッチＳ１３の一端及びスイッチＳ１４の一端は、キャパシタＣ１４の第３電極に接続され、スイッチＳ２４の一端及びスイッチＳ２３の一端は、キャパシタＣ１４の第４電極に接続され、スイッチＳ１１の他端とスイッチＳ２２の他端とスイッチＳ１３の他端とスイッチＳ２４の他端とは、互いに接続され、スイッチＳ１２の他端は、スイッチＳ１４の他端に接続され、スイッチＳ２１の他端は、スイッチＳ２３の他端に接続され、出力スイッチ回路３０は、出力端子１３０を含み、出力スイッチ回路３０に含まれる少なくとも１つのスイッチは、スイッチＳ１１の他端、スイッチＳ２２の他端、スイッチＳ１３の他端及びスイッチＳ２４の他端と出力端子１３０との間に接続されたスイッチＳ５２と、スイッチＳ１２の他端及びスイッチＳ１４の他端と出力端子１３０との間に接続されたスイッチＳ５１と、を含み、少なくとも１つのキャパシタ（例えばキャパシタＣ１１及びＣ１４）は、モジュール基板９０の平面視において、集積回路８０と重なっている。
　これによれば、スイッチトキャパシタ回路２０に含まれる少なくとも１つのキャパシタ（例えばキャパシタＣ１１）は、スイッチトキャパシタ回路２０に含まれるスイッチ（例えばスイッチＳ１１）を含む集積回路８０が配置された主面と異なる主面に配置される。つまり、モジュール基板９０の両面に回路部品が配置されるので、トラッカモジュール１００の小型化を図ることができる。さらに、トラッカモジュール１００では、少なくとも１つのキャパシタ（例えばキャパシタＣ１１）は、モジュール基板９０の平面視において集積回路８０と重なっている。このとき、キャパシタ及び集積回路８０の間の距離は、モジュール基板９０の厚みに相当する。一般的に、モジュール基板９０の厚みは、同一主面上の２つの回路部品の端子間の最短距離よりも短くすることができる。したがって、同一主面に配置された２つの回路部品同士を平面配線パターンで接続するよりも、異なる主面に配置された２つの回路部品同士をビア導体で接続する方が配線長を短縮することができる。つまり、スイッチトキャパシタ回路２０に含まれるキャパシタ（例えばキャパシタＣ１１）及びスイッチ（例えばスイッチＳ１１）間の配線長を短縮することができ、スイッチトキャパシタ回路２０の配線における抵抗損失及び寄生容量を低減して出力特性の劣化を抑制することができる。
　また例えば、本実施例に係るトラッカモジュール１００において、集積回路８０は、スイッチトキャパシタ回路２０に含まれる少なくとも１つのスイッチを含むＳＣスイッチ部８０ｂと、出力スイッチ回路３０に含まれる少なくとも１つのスイッチを含むＯＳスイッチ部８０ｃと、を含み、少なくとも１つのキャパシタ（例えばキャパシタＣ１１）は、モジュール基板９０の平面視において、ＳＣスイッチ部８０ｂと重なってもよい。
　これによれば、スイッチトキャパシタ回路２０に含まれる少なくとも１つのキャパシタが、モジュール基板９０の平面視においてＳＣスイッチ部８０ｂと重なる。したがって、スイッチトキャパシタ回路２０に含まれるキャパシタ（例えばキャパシタＣ１１）及びスイッチ（例えばスイッチＳ１１）間の配線長をさらに短縮することができ、スイッチトキャパシタ回路２０の配線における抵抗損失及び寄生容量を効果的に低減することができる。
　また例えば、本実施例に係るトラッカモジュール１００において、集積回路８０は、さらに、入力電圧を第１電圧に変換してスイッチトキャパシタ回路２０に出力するよう構成されたプリレギュレータ回路１０に含まれる少なくとも１つのスイッチを含むＰＲスイッチ部８０ａを含み、少なくとも１つのキャパシタ（例えばキャパシタＣ１１）は、モジュール基板９０の平面視において、ＰＲスイッチ部８０ａと重ならなくてもよい。
　これによれば、スイッチトキャパシタ回路２０に含まれる少なくとも１つのキャパシタが、モジュール基板９０の平面視においてＰＲスイッチ部８０ａと重ならない。したがって、ＰＲスイッチ部８０ａからスイッチトキャパシタ回路２０のキャパシタへの熱伝達を抑制することができ、ＰＲスイッチ部８０ａで発生した熱がスイッチトキャパシタ回路２０に与える影響を低減することができる。特に、ＰＲスイッチ部８０ａにおける発熱量は大きいので、その効果も大きい。
　また例えば、本実施例に係るトラッカモジュール１００において、少なくとも１つのキャパシタは、少なくとも１つのフライングキャパシタ（例えばキャパシタＣ１１）を含み、少なくとも１つのフライングキャパシタは、モジュール基板９０の平面視において集積回路８０と重なってもよい。
　これによれば、スイッチトキャパシタ回路２０に含まれるフライングキャパシタ（例えばキャパシタＣ１１）及びスイッチ（例えばスイッチＳ１１）間の配線長を短縮することができ、スイッチトキャパシタ回路２０の配線における抵抗損失及び寄生容量を効果的に低減することができる。特に、フライングキャパシタ及びスイッチ間を接続する配線には平滑キャパシタ及びスイッチ間を接続する配線より大きな電流が流れるので、抵抗損失の低減効果は大きい。
　また例えば、本実施例に係るトラッカモジュール１００において、少なくとも１つのキャパシタは、さらに、少なくとも１つの平滑キャパシタ（例えばキャパシタＣ１０）を含み、少なくとも１つの平滑キャパシタは、モジュール基板９０の平面視において、集積回路８０と重ならなくてもよい。
　これによれば、平滑キャパシタよりもフライングキャパシタが優先的に集積回路８０に重ねられる。したがって、平滑キャパシタ及びスイッチ間を接続する配線より大きな電流が流れる、フライングキャパシタ及びスイッチ間を接続する配線の長さの短縮を優先することができ、スイッチトキャパシタ回路２０の配線における抵抗損失をより効果的に低減することができる。
　また例えば、本実施例に係るトラッカモジュール１００において、少なくとも１つのフライングキャパシタは、第１フライングキャパシタ（例えばキャパシタＣ１１）、第２フライングキャパシタ（例えばキャパシタＣ１４）、第３フライングキャパシタ（例えばキャパシタＣ１３）及び第４フライングキャパシタ（例えばキャパシタＣ１６）を含み、第１フライングキャパシタには、第３フライングキャパシタよりも高い電位が印加され、第２フライングキャパシタには、第４フライングキャパシタよりも高い電位が印加され、第１フライングキャパシタ及び第２フライングキャパシタの少なくとも一方は、モジュール基板９０の平面視において集積回路８０と重なってもよい。
　これによれば、より高い電位が印加される第１フライングキャパシタ及び第２フライングキャパシタの少なくとも一方が優先的に集積回路８０に重ねられる。したがって、より大きな電流が流れる配線の長さの短縮を優先することができ、スイッチトキャパシタ回路２０の配線における抵抗損失をより効果的に低減することができる。
　また例えば、本実施例に係るトラッカモジュール１００において、第１フライングキャパシタ（例えばキャパシタＣ１１）及び第２フライングキャパシタ（例えばキャパシタＣ１４）の各々は、モジュール基板９０の平面視において集積回路８０と重なってもよい。
　これによれば、より高い電位が印加される第１フライングキャパシタ及び第２フライングキャパシタの両方が優先的に集積回路８０に重ねられる。したがって、より大きな電流が流れる配線の長さの短縮を優先することができ、スイッチトキャパシタ回路２０の配線における抵抗損失をより効果的に低減することができる。
　また例えば、本実施例に係るトラッカモジュール１００において、第３フライングキャパシタ（例えばキャパシタＣ１３）及び第４フライングキャパシタ（例えばキャパシタＣ１６）の少なくとも一方は、モジュール基板９０の平面視において集積回路８０と重ならなくてもよい。
　これによれば、より低い電位が印加される第３フライングキャパシタ及び第４フライングキャパシタよりも、より高い電位が印加される第１フライングキャパシタ及び第２フライングキャパシタが優先的に集積回路８０に重ねられる。したがって、第３フライングキャパシタ又は第４フライングキャパシタとスイッチと間を接続する配線より大きな電流が流れる、第１フライングキャパシタ又は第２フライングキャパシタとスイッチと間を接続する配線の長さの短縮を優先することができ、スイッチトキャパシタ回路２０の配線における抵抗損失をより効果的に低減することができる。
　また例えば、本実施例に係るトラッカモジュール１００において、モジュール基板９０は、グランドに接続されるグランド電極層９４を含み、グランド電極層９４は、少なくとも１つのキャパシタ（例えばキャパシタＣ１１）と集積回路８０との間に配置されてもよい。
　これによれば、スイッチトキャパシタ回路２０に含まれる少なくとも１つのキャパシタと集積回路８０との間の容量結合及び／又は誘電結合を抑制することができる。
　また例えば、本実施例に係るトラッカモジュール１００は、さらに、主面９０ｂ上に配置された複数のポスト電極１５０を備えてもよく、少なくとも１つのキャパシタ（例えばキャパシタＣ１１）は、主面９０ａ上に配置され、集積回路８０は、主面９０ｂ上に配置されてもよい。
　これによれば、複数のポスト電極１５０が配置された主面９０ｂ上に比較的低背な集積回路８０が配置される。したがって、複数のポスト電極１５０の各々の高さを抑えることができ、トラッカモジュール１００の低背化を図ることもできる。
　また例えば、本実施例に係るトラッカモジュール１００において、集積回路８０は、モジュール基板９０に対面する主面８０１と、主面８０１に対向する主面８０２と、を有してもよく、トラッカモジュール１００は、さらに、主面８０２に接触する金属部材９５を備えてもよい。
　これによれば、集積回路８０に金属部材９５が接触するので、集積回路８０の熱を金属部材９５を介して効果的に放熱することができる。
　また例えば、本実施例に係るトラッカモジュール１００において、金属部材９５は、グランドに接続され、主面８０２の少なくとも一部を覆う金属層を含んでもよい。
　これによれば、グランドに接続された金属部材９５で集積回路８０の主面８０２の少なくとも一部が覆われるので、外来ノイズが集積回路８０に侵入すること、及び、集積回路８０で発生したノイズが他のモジュール又は他の機器に干渉することを抑制することができる。
　（実施例２）
　次に、電源回路１の実施例２としてトラッカモジュール１００Ａについて説明する。本実施例では、集積回路８０がモジュール基板９０の主面９０ａ上に配置される点が上記実施例１と主として異なる。以下に、本実施例に係るトラッカモジュール１００Ａについて、上記実施例１と異なる点を中心に、図７～図９を参照しながら説明する。
　［４．１　トラッカモジュール１００Ａの部品配置］
　図７は、本実施例に係るトラッカモジュール１００Ａの平面図である。図８は、本実施例に係るトラッカモジュール１００Ａの平面図であり、ｚ軸正側からモジュール基板９０の主面９０ｂ側を透視した図である。図９は、本実施例に係るトラッカモジュール１００Ａの断面図である。図９におけるトラッカモジュール１００Ａの断面は、図７及び図８のＩＸ－ＩＸ線における断面である。
　なお、図７～図９において、モジュール基板９０に配置された複数の回路部品を接続する配線の一部が省略されている。図７及び図８において、樹脂部材９１及び９２並びにシールド電極層９３の図示が省略されている。図８において、破線は、主面９０ａ側に配置された集積回路８０及びその内部構成を表す。
　本実施例に係るトラッカモジュール１００Ａは、図２Ａ及び図２Ｂに示されたプリレギュレータ回路１０、スイッチトキャパシタ回路２０、出力スイッチ回路３０、フィルタ回路４０、及び、デジタル制御回路６０に含まれる能動素子及び受動素子を含む複数の回路部品（パワーインダクタＬ７１を除く）に加えて、モジュール基板９０と、樹脂部材９１及び９２と、シールド電極層９３と、回路部品Ｘ５１～Ｘ５８及びＸ８１と、複数のポスト電極１５０と、を備える。
　図７及び図９に示すように、主面９０ａ上には、集積回路８０と、樹脂部材９１と、が配置されている。また、図８及び図９に示すように、主面９０ｂ上には、キャパシタＣ１０～Ｃ１６、Ｃ２０、Ｃ３０、Ｃ４０、Ｃ５１、Ｃ５２、Ｃ６１～Ｃ６４、Ｃ８１、及び、Ｃ８２と、インダクタＬ５１～Ｌ５３と、抵抗Ｒ５１と、回路部品Ｘ５１～Ｘ５８及びＸ８１と、樹脂部材９２と、複数のポスト電極１５０と、が配置されている。回路部品Ｘ５１～Ｘ５８及びＸ８１は、本開示に必須ではない任意の回路部品である。
　集積回路８０は、図９に示すように、モジュール基板９０に対面する主面８０１と、主面８０１に対向する主面８０２と、を有する。主面８０１及び８０２は、それぞれ、第３主面及び第４主面の一例である。主面８０２は、シールド電極層９３に接触している。つまり、主面８０２の少なくとも一部は、シールド電極層９３の少なくとも一部に接触している。
　集積回路８０内のＰＲスイッチ部８０ａは、モジュール基板９０内のビア導体９５１（第１ビア導体の一例）を介して、複数のポスト電極１５０に含まれるポスト電極１５１（第１外部接続端子の一例）に接続されている。ＰＲスイッチ部８０ａは、モジュール基板９０の平面視において、ビア導体９５１及びポスト電極１５１と重なっている。
　また、集積回路８０内のＳＣスイッチ部８０ｂは、モジュール基板９０内のビア導体９５２（第２ビア導体の一例）を介して、複数のポスト電極１５０に含まれるポスト電極１５２（第２外部接続端子の一例）に接続されている。ＳＣスイッチ部８０ｂは、モジュール基板９０の平面視において、ビア導体９５２及びポスト電極１５２と重なっている。
　ビア導体９５１及び９５２の各々は、モジュール基板９０内の貫通ビアである。なお、ビア導体９５１及び９５２の各々は、貫通ビアに限定されない。例えば、ビア導体９５１及び９５２の各々は、主面９０ａ側に露出するブラインドビアと主面９０ｂ側に露出するブラインドビアとの組み合わせであってもよい。
　キャパシタＣ１１～Ｃ１６の各々は、モジュール基板９０の平面視において、集積回路８０と重なっている。より具体的には、キャパシタＣ１１～Ｃ１６は、モジュール基板９０の平面視において、集積回路８０内のＳＣスイッチ部８０ｂと重なっているが、集積回路８０内のＰＲスイッチ部８０ａ、ＯＳスイッチ部８０ｃ及びデジタル制御部８０ｄには重なっていない。一方、スイッチトキャパシタ回路２０に含まれるキャパシタＣ１０、Ｃ２０、Ｃ３０及びＣ４０は、集積回路８０と重なっていない。
　シールド電極層９３は、金属層の一例であり、モジュール基板９０の主面９０ａ及び主面９０ａ上の回路部品の少なくとも一部を覆っている。また、上述したように、シールド電極層９３は、集積回路８０の主面８０２に接触している。具体的には、シールド電極層９３は、集積回路８０の主面８０２全体を覆っている。なお、シールド電極層９３は、集積回路８０の主面に接触しなくてもよく、トラッカモジュール１００Ａに含まれなくてもよい。
　なお、本実施例に係るトラッカモジュール１００Ａの構成は、例示であり、これに限定されない。例えば、主面９０ａ上に配置されたキャパシタ及びインダクタの一部は、モジュール基板９０内に形成されてもよい。また、主面９０ｂ上に配置されたキャパシタ及びインダクタの一部は、モジュール基板９０に配置されなくてもよく、トラッカモジュール１００Ａに含まれなくてもよい。
　［４．２　効果など］
　以上のように、本実施例に係るトラッカモジュール１００Ａは、さらに、主面９０ｂ上に配置された複数のポスト電極１５０を備え、集積回路８０は、主面９０ａ上に配置され、少なくとも１つのキャパシタ（例えばキャパシタＣ１１）は、主面９０ｂ上に配置されてもよい。
　これによれば、複数のポスト電極１５０が配置された主面９０ｂと逆の主面９０ａ上に集積回路８０を配置することもできる。
　以上のように、本実施例に係るトラッカモジュール１００Ａにおいて、集積回路８０は、スイッチトキャパシタ回路２０に含まれる少なくとも１つのスイッチを含むＳＣスイッチ部８０ｂと、出力スイッチ回路３０に含まれる少なくとも１つのスイッチを含むＯＳスイッチ部８０ｃと、入力電圧を第１電圧に変換してスイッチトキャパシタ回路２０に出力するよう構成されたプリレギュレータ回路１０に含まれる少なくとも１つのスイッチを含むＰＲスイッチ部８０ａと、を含み、ＰＲスイッチ部８０ａは、モジュール基板９０内のビア導体９５１を介して、複数のポスト電極１５０に含まれるポスト電極１５１に接続されており、ＰＲスイッチ部８０ａは、モジュール基板９０の平面視において、ビア導体９５１及びポスト電極１５１と重なってもよい。
　これによれば、ＰＲスイッチ部８０ａは、ビア導体９５１を介してポスト電極１５１に接続される。したがって、ＯＳスイッチ部８０ｃなどと比べて発熱量が大きいＰＲスイッチ部８０ａの熱をビア導体９５１及びポスト電極１５１を介して効果的に放出することができる。
　以上のように、本実施例に係るトラッカモジュール１００Ａにおいて、ＳＣスイッチ部８０ｂは、モジュール基板９０内のビア導体９５２を介して、複数のポスト電極１５０に含まれるポスト電極１５２に接続されており、ＳＣスイッチ部８０ｂは、モジュール基板９０の平面視において、ビア導体９５２及びポスト電極１５２と重なってもよい。
　これによれば、ＳＣスイッチ部８０ｂは、ビア導体９５２を介してポスト電極１５２に接続される。したがって、ＯＳスイッチ部８０ｃなどと比べて発熱量が大きいＳＣスイッチ部８０ｂの熱をビア導体９５２及びポスト電極１５２を介して効果的に放出することができる。
　以上のように、本実施例に係るトラッカモジュール１００Ａにおいて、集積回路８０は、モジュール基板９０に対面する主面８０１と、主面８０１に対向する主面８０２と、を有し、トラッカモジュール１００Ａは、さらに、モジュール基板９０の主面９０ａ及び主面９０ａ上の回路部品の少なくとも一部を覆う樹脂部材９１と、樹脂部材９１の表面の少なくとも一部を覆うシールド電極層９３と、を備え、シールド電極層９３は、主面８０２に接触してもよい。
　これによれば、集積回路８０の熱をシールド電極層９３を介して放出することができ、集積回路８０の放熱性を向上させることができる。
　なお、本実施例において、主面９０ｂ上に配置された、キャパシタＣ１０～Ｃ１６、Ｃ２０、Ｃ３０、Ｃ４０、Ｃ５１、Ｃ５２、Ｃ６１～Ｃ６４、Ｃ８１、及び、Ｃ８２と、インダクタＬ５１～Ｌ５３と、抵抗Ｒ５１と、回路部品Ｘ５１～Ｘ５８及びＸ８１との少なくとも一部は、研削可能な材料（例えばシリコン）で構成されてもよい。この場合、主面９０ｂ上に配置された回路部品の削り出しが可能となり、図１０に示すように、トラッカモジュール１００Ａのさらなる低背化を図ることができる。
　（他の実施の形態）
　以上、本発明に係るトラッカモジュールについて、実施の形態及び実施例に基づいて説明したが、本発明に係るトラッカモジュールは、上記実施の形態及び実施例に限定されるものではない。上記実施の形態及び上記実施例における任意の構成要素を組み合わせて実現される別の実施の形態及び別の実施例や、上記実施の形態及び上記実施例に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、上記トラッカモジュールを内蔵した各種機器も本発明に含まれる。
　例えば、上記実施の形態に係る各種回路の回路構成において、図面に開示された各回路素子及び信号経路を接続する経路の間に、別の回路素子及び配線などが挿入されてもよい。例えば、電力増幅器２とフィルタ３との間、及び／又は、フィルタ３とアンテナ６との間に、インピーダンス整合回路が挿入されてもよい。
　本発明は、電力増幅器に電源電圧を供給するトラッカモジュールとして、携帯電話などの通信機器に広く利用できる。
　１　電源回路
　２　電力増幅器
　３　フィルタ
　４　ＰＡ制御回路
　５　ＲＦＩＣ
　６　アンテナ
　７　通信装置
　１０　プリレギュレータ回路
　２０　スイッチトキャパシタ回路
　３０　出力スイッチ回路
　４０　フィルタ回路
　５０　直流電源
　６０　デジタル制御回路
　６１　第１コントローラ
　６２　第２コントローラ
　８０　集積回路
　８０ａ　ＰＲスイッチ部
　８０ｂ　ＳＣスイッチ部
　８０ｃ　ＯＳスイッチ部
　８０ｄ　デジタル制御部
　９０　モジュール基板
　９０ａ、９０ｂ、８０１、８０２　主面
　９１、９２　樹脂部材
　９３　シールド電極層
　９４　グランド電極層
　９５　金属部材
　１００、１００Ａ　トラッカモジュール
　１１０、１３１、１３２、１３３、１３４、１４０　入力端子
　１１１、１１２、１１３、１１４、１３０、１４１　出力端子
　１１５、１１６　インダクタ接続端子
　１５０、１５１、１５２　ポスト電極
　６０１、６０２、６０３、６０４　制御端子
　９５１、９５２　ビア導体
　Ｃ１０、Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４、Ｃ１５、Ｃ１６、Ｃ２０、Ｃ３０、Ｃ４０、Ｃ５１、Ｃ５２、Ｃ６１、Ｃ６２、Ｃ６３、Ｃ６４、Ｃ８１、Ｃ８２　キャパシタ
　Ｌ５１、Ｌ５２、Ｌ５３　インダクタ
　Ｌ７１　パワーインダクタ
　Ｎ１、Ｎ２、Ｎ３、Ｎ４　ノード
　Ｒ５１　抵抗
　Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２４、Ｓ３１、Ｓ３２、Ｓ３３、Ｓ３４、Ｓ４１、Ｓ４２、Ｓ４３、Ｓ４４、Ｓ５１、Ｓ５２、Ｓ５３、Ｓ５４、Ｓ６１、Ｓ６２、Ｓ６３、Ｓ７１、Ｓ７２　スイッチ
　Ｖ１、Ｖ２、Ｖ３、Ｖ４　電圧

Claims (18)

  1. 　互いに対向する第１主面及び第２主面を有するモジュール基板と、
    　前記モジュール基板の前記第１主面及び前記第２主面の一方上に配置された少なくとも１つの集積回路と、
    　入力電圧に基づいて複数の離散的電圧を生成するよう構成されたスイッチトキャパシタ回路に含まれ、前記モジュール基板の前記第１主面及び前記第２主面の他方上に配置された少なくとも１つのキャパシタと、を備え、
    　前記少なくとも１つの集積回路は、
    　前記スイッチトキャパシタ回路に含まれる少なくとも１つのスイッチと、
    　エンベロープ信号に基づいて前記複数の離散的電圧のうちの少なくとも１つを選択的に出力するよう構成された出力スイッチ回路に含まれる少なくとも１つのスイッチと、を含み、
    　前記少なくとも１つのキャパシタは、前記モジュール基板の平面視において、前記少なくとも１つの集積回路と重なっている、
    　トラッカモジュール。
  2. 　互いに対向する第１主面及び第２主面を有するモジュール基板と、
    　前記モジュール基板の前記第１主面及び前記第２主面の一方上に配置された少なくとも１つの集積回路と、
    　入力電圧に基づいて複数の離散的電圧を生成するよう構成されたスイッチトキャパシタ回路に含まれ、前記モジュール基板の前記第１主面及び前記第２主面の他方上に配置された少なくとも１つのキャパシタと、を備え、
    　前記少なくとも１つの集積回路は、
    　前記スイッチトキャパシタ回路に含まれる少なくとも１つのスイッチと、
    　デジタル制御回路に接続された出力スイッチ回路であって前記複数の離散的電圧のうちの少なくとも１つを選択的に出力するよう構成された出力スイッチ回路に含まれる少なくとも１つのスイッチと、を含み、
    　前記少なくとも１つのキャパシタは、前記モジュール基板の平面視において、前記少なくとも１つの集積回路と重なっている、
    　トラッカモジュール。
  3. 　前記少なくとも１つの集積回路は、
    　前記スイッチトキャパシタ回路に含まれる前記少なくとも１つのスイッチを含む第１スイッチ部と、
    　前記出力スイッチ回路に含まれる前記少なくとも１つのスイッチを含む第２スイッチ部と、を含み、
    　前記少なくとも１つのキャパシタは、前記モジュール基板の平面視において、前記第１スイッチ部と重なっている、
    　請求項１又は２に記載のトラッカモジュール。
  4. 　前記少なくとも１つの集積回路は、さらに、前記入力電圧を第１電圧に変換して前記スイッチトキャパシタ回路に出力するよう構成されたプリレギュレータ回路に含まれる少なくとも１つのスイッチを含む第３スイッチ部を含み、
    　前記少なくとも１つのキャパシタは、前記モジュール基板の平面視において、前記第３スイッチ部と重なっていない、
    　請求項３に記載のトラッカモジュール。
  5. 　前記少なくとも１つのキャパシタは、少なくとも１つのフライングキャパシタを含み、
    　前記少なくとも１つのフライングキャパシタは、前記モジュール基板の平面視において、前記少なくとも１つの集積回路と重なっている、
    　請求項１～４のいずれか１項に記載のトラッカモジュール。
  6. 　前記少なくとも１つのキャパシタは、さらに、少なくとも１つの平滑キャパシタを含み、
    　前記少なくとも１つの平滑キャパシタは、前記モジュール基板の平面視において、前記少なくとも１つの集積回路と重なっていない、
    　請求項５に記載のトラッカモジュール。
  7. 　前記少なくとも１つのフライングキャパシタは、第１フライングキャパシタ、第２フライングキャパシタ、第３フライングキャパシタ及び第４フライングキャパシタを含み、
    　前記第１フライングキャパシタには、前記第３フライングキャパシタよりも高い電位が印加され、
    　前記第２フライングキャパシタには、前記第４フライングキャパシタよりも高い電位が印加され、
    　前記第１フライングキャパシタ及び前記第２フライングキャパシタの少なくとも一方は、前記モジュール基板の平面視において、前記少なくとも１つの集積回路と重なっている、
    　請求項５又は６に記載のトラッカモジュール。
  8. 　前記第１フライングキャパシタ及び前記第２フライングキャパシタの各々は、前記モジュール基板の平面視において、前記少なくとも１つの集積回路と重なっている、
    　請求項７に記載のトラッカモジュール。
  9. 　前記第３フライングキャパシタ及び前記第４フライングキャパシタの少なくとも一方は、前記モジュール基板の平面視において、前記少なくとも１つの集積回路と重なっていない、
    　請求項７又は８に記載のトラッカモジュール。
  10. 　前記モジュール基板は、グランドに接続されるグランド電極層を含み、
    　前記グランド電極層は、前記少なくとも１つのキャパシタと前記少なくとも１つの集積回路との間に配置されている、
    　請求項１～９のいずれか１項に記載のトラッカモジュール。
  11. 　前記トラッカモジュールは、さらに、前記第２主面上に配置された複数の外部接続端子を備え、
    　前記少なくとも１つのキャパシタは、前記第１主面上に配置され、
    　前記少なくとも１つの集積回路は、前記第２主面上に配置されている、
    　請求項１～１０のいずれか１項に記載のトラッカモジュール。
  12. 　前記少なくとも１つの集積回路は、前記モジュール基板に対面する第３主面と、前記第３主面に対向する第４主面と、を有し、
    　前記トラッカモジュールは、さらに、前記第４主面に接触する金属部材を備える、
    　請求項１１に記載のトラッカモジュール。
  13. 　前記金属部材は、グランドに接続され、前記第４主面の少なくとも一部を覆う金属層を含む、
    　請求項１２に記載のトラッカモジュール。
  14. 　前記トラッカモジュールは、さらに、前記第２主面上に配置された複数の外部接続端子を備え、
    　前記少なくとも１つの集積回路は、前記第１主面上に配置され、
    　前記少なくとも１つのキャパシタは、前記第２主面上に配置されている、
    　請求項１～１０のいずれか１項に記載のトラッカモジュール。
  15. 　前記少なくとも１つの集積回路は、
    　前記スイッチトキャパシタ回路に含まれる前記少なくとも１つのスイッチを含む第１スイッチ部と、
    　前記出力スイッチ回路に含まれる前記少なくとも１つのスイッチを含む第２スイッチ部と、
    　前記入力電圧を第１電圧に変換してスイッチトキャパシタ回路に出力するよう構成されたプリレギュレータ回路に含まれる少なくとも１つのスイッチを含む第３スイッチ部と、を含み、
    　前記第３スイッチ部は、前記モジュール基板内の第１ビア導体を介して、前記複数の外部接続端子に含まれる第１外部接続端子に接続されており、
    　前記第３スイッチ部は、前記モジュール基板の平面視において、前記第１ビア導体及び前記第１外部接続端子と重なっている、
    　請求項１４に記載のトラッカモジュール。
  16. 　前記第１スイッチ部は、前記モジュール基板内の第２ビア導体を介して、前記複数の外部接続端子に含まれる第２外部接続端子に接続されており、
    　前記第１スイッチ部は、前記モジュール基板の平面視において、前記第２ビア導体及び前記第２外部接続端子と重なっている、
    　請求項１５に記載のトラッカモジュール。
  17. 　前記少なくとも１つの集積回路は、前記モジュール基板に対面する第３主面と、前記第３主面に対向する第４主面と、を有し、
    　前記トラッカモジュールは、さらに、
    　前記モジュール基板の前記第１主面及び前記第１主面上の回路部品の少なくとも一部を覆う樹脂部材と、
    　前記樹脂部材の表面の少なくとも一部を覆う金属層と、を備え、
    　前記金属層は、前記第４主面に接触している、
    　請求項１４～１６のいずれか１項に記載のトラッカモジュール。
  18. 　互いに対向する第１主面及び第２主面を有するモジュール基板と、
    　前記モジュール基板の前記第１主面及び前記第２主面の一方上に配置された少なくとも１つの集積回路と、
    　スイッチトキャパシタ回路に含まれ、前記モジュール基板の前記第１主面及び前記第２主面の他方上に配置された少なくとも１つのキャパシタと、を備え、
    　前記少なくとも１つの集積回路は、
    　前記スイッチトキャパシタ回路に含まれる少なくとも１つのスイッチと、
    　出力スイッチ回路に含まれる少なくとも１つのスイッチと、を含み、
    　前記スイッチトキャパシタ回路に含まれる少なくとも１つのキャパシタは、第１電極及び第２電極を有する第１キャパシタと、第３電極及び第４電極を有する第２キャパシタと、を含み、
    　前記スイッチトキャパシタ回路に含まれる前記少なくとも１つのスイッチは、第１スイッチ、第２スイッチ、第３スイッチ、第４スイッチ、第５スイッチ、第６スイッチ、第７スイッチ及び第８スイッチを含み、
    　前記第１スイッチの一端及び前記第３スイッチの一端は、前記第１電極に接続され、
    　前記第２スイッチの一端及び前記第４スイッチの一端は、前記第２電極に接続され、
    　前記第５スイッチの一端及び前記第７スイッチの一端は、前記第３電極に接続され、
    　前記第６スイッチの一端及び前記第８スイッチの一端は、前記第４電極に接続され、
    　前記第１スイッチの他端と前記第２スイッチの他端と前記第５スイッチの他端と前記第６スイッチの他端とは、互いに接続され、
    　前記第３スイッチの他端は、前記第７スイッチの他端に接続され、
    　前記第４スイッチの他端は、前記第８スイッチの他端に接続され、
    　前記出力スイッチ回路は、出力端子を含み、
    　前記出力スイッチ回路に含まれる前記少なくとも１つのスイッチは、
    　前記第１スイッチの他端、前記第２スイッチの他端、前記第５スイッチの他端及び前記第６スイッチの他端と前記出力端子との間に接続された第９スイッチと、
    　前記第３スイッチの他端及び前記第７スイッチの他端と前記出力端子との間に接続された第１０スイッチと、を含み、
    　前記少なくとも１つのキャパシタは、前記モジュール基板の平面視において、前記少なくとも１つの集積回路と重なっている、
    　トラッカモジュール。
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