WO2023074251A1

WO2023074251A1 - トラッカモジュール

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Publication number: WO2023074251A1
Application number: PCT/JP2022/036651
Authority: WO
Inventors: 正也三浦; 武小暮; 孝紀上嶋
Original assignee: 株式会社村田製作所
Priority date: 2021-10-28
Filing date: 2022-09-30
Publication date: 2023-05-04

Abstract

トラッカモジュール（１００）は、スイッチトキャパシタ回路（２０）に含まれる少なくとも１つのスイッチと出力スイッチ回路（３０Ａ）に含まれる少なくとも１つのスイッチとを含み、モジュール基板（９０）に配置された集積回路（８０）と、スイッチトキャパシタ回路（２０）に含まれ、モジュール基板（９０）の主面（９０ａ）上に配置された少なくとも１つのキャパシタと、デジタル制御回路（６０）に含まれ、主面（９０ａ）上に配置された少なくとも１つのキャパシタと、グランドに接続され、主面（９０ａ）上に配置された少なくとも１つの金属部材と、を備え、少なくとも１つの金属部材（９４１）は、スイッチトキャパシタ回路（２０）に含まれる少なくとも１つのキャパシタ（Ｃ１４）とデジタル制御回路（６０）に含まれる少なくとも１つのキャパシタ（Ｃ８２）との間に配置されている。

Description

トラッカモジュール

　本発明は、トラッカモジュールに関する。

　特許文献１には、高周波信号に応じて時間の経過とともに動的に調整された電源電圧を電力増幅器に供給することができる電源変調回路が開示されている。

米国特許第９７５５６７２号明細書

　特許文献１の電源変調回路（電源回路）では、エンベロープ信号に基づいて電源電圧を高速に切り替えるためのデジタル制御信号に起因するデジタルノイズによって回路の電気特性が劣化する場合がある。

　そこで、本発明は、デジタルノイズによる特性劣化を抑制することができるトラッカモジュールを提供する。

　本発明の一態様に係るトラッカモジュールは、互いに対向する第１主面及び第２主面を有するモジュール基板と、スイッチトキャパシタ回路に含まれる少なくとも１つのスイッチと第１出力スイッチ回路に含まれる少なくとも１つのスイッチとを含み、モジュール基板に配置された少なくとも１つの集積回路と、スイッチトキャパシタ回路に含まれ、第１主面上に配置された少なくとも１つのキャパシタと、デジタル制御回路に含まれ、第１主面上に配置された少なくとも１つのキャパシタと、グランドに接続され、第１主面上に配置された少なくとも１つの金属部材と、を備え、デジタル制御回路は、第１エンベロープ信号に対応する第１デジタル制御信号に基づいて第１出力スイッチ回路を制御するよう構成され、スイッチトキャパシタ回路は、入力電圧に基づいて複数の離散的電圧を生成するよう構成され、第１出力スイッチ回路は、デジタル制御回路からの第１制御信号に基づいて複数の離散的電圧のうちの少なくとも１つを選択的に出力するよう構成され、少なくとも１つの金属部材は、スイッチトキャパシタ回路に含まれる少なくとも１つのキャパシタとデジタル制御回路に含まれる少なくとも１つのキャパシタとの間に配置されている。

　本発明の一態様に係るトラッカモジュールは、互いに対向する第１主面及び第２主面を有するモジュール基板と、スイッチトキャパシタ回路に含まれる少なくとも１つのスイッチと第１出力スイッチ回路に含まれる少なくとも１つのスイッチとを含み、モジュール基板に配置された少なくとも１つの集積回路と、スイッチトキャパシタ回路に含まれる少なくとも１つのキャパシタと、デジタル制御回路に含まれる少なくとも１つのキャパシタと、を備え、デジタル制御回路は、第１エンベロープ信号に対応する第１デジタル制御信号に基づいて第１出力スイッチ回路を制御するよう構成され、スイッチトキャパシタ回路は、入力電圧に基づいて複数の離散的電圧を生成するよう構成され、第１出力スイッチ回路は、デジタル制御回路からの第１制御信号に基づいて複数の離散的電圧のうちの少なくとも１つを選択的に出力するよう構成され、スイッチトキャパシタ回路に含まれる少なくとも１つのキャパシタは、第１主面及び第２主面の一方に配置され、デジタル制御回路に含まれる少なくとも１つのキャパシタは、第１主面及び第２主面の他方に配置されている。

　本発明の一態様に係るトラッカモジュールは、互いに対向する第１主面及び第２主面を有するモジュール基板と、スイッチトキャパシタ回路に含まれる少なくとも１つのスイッチと出力スイッチ回路に含まれる少なくとも１つのスイッチとを含み、モジュール基板に配置された少なくとも１つの集積回路と、スイッチトキャパシタ回路に含まれ、第１主面上に配置された少なくとも１つのキャパシタと、出力スイッチ回路に接続されたデジタル制御回路に含まれ、第１主面上に配置された少なくとも１つのキャパシタと、グランドに接続され、第１主面上に配置された少なくとも１つの金属部材と、を備え、スイッチトキャパシタ回路に含まれる少なくとも１つのキャパシタは、第１電極及び第２電極を有する第１キャパシタと、第３電極及び第４電極を有する第２キャパシタと、を含み、スイッチトキャパシタ回路に含まれる少なくとも１つのスイッチは、第１スイッチ、第２スイッチ、第３スイッチ、第４スイッチ、第５スイッチ、第６スイッチ、第７スイッチ及び第８スイッチを含み、第１スイッチの一端及び第３スイッチの一端は、第１電極に接続され、第２スイッチの一端及び第４スイッチの一端は、第２電極に接続され、第５スイッチの一端及び第７スイッチの一端は、第３電極に接続され、第６スイッチの一端及び第８スイッチの一端は、第４電極に接続され、第１スイッチの他端と第２スイッチの他端と第５スイッチの他端と第６スイッチの他端とは、互いに接続され、第３スイッチの他端は、第７スイッチの他端に接続され、第４スイッチの他端は、第８スイッチの他端に接続され、出力スイッチ回路は、出力端子を含み、出力スイッチ回路に含まれる少なくとも１つのスイッチは、第１スイッチの他端、第２スイッチの他端、第５スイッチの他端及び第６スイッチの他端と出力端子との間に接続された第９スイッチと、第３スイッチの他端及び第７スイッチの他端と出力端子との間に接続された第１０スイッチと、を含み、少なくとも１つの金属部材は、スイッチトキャパシタ回路に含まれる少なくとも１つのキャパシタとデジタル制御回路に含まれる少なくとも１つのキャパシタとの間に配置されている。

　本発明の一態様に係るトラッカモジュールによれば、デジタルノイズによる特性劣化を抑制することができる。

図１は、実施の形態に係る通信装置の回路構成図である。図２Ａは、実施の形態に係るプリレギュレータ回路、スイッチトキャパシタ回路、出力スイッチ回路及びフィルタ回路の回路構成図である。図２Ｂは、実施の形態に係るデジタル制御回路の回路構成図である。図３Ａは、デジタルエンベロープトラッキングによって供給される電源電圧を示すグラフである。図３Ｂは、アナログエンベロープトラッキングによって供給される電源電圧を示すグラフである。図４は、実施例１に係るトラッカモジュールの平面図である。図５は、実施例１に係るトラッカモジュールの平面図である。図６は、実施例１に係るトラッカモジュールの断面図である。図７は、実施例２に係るトラッカモジュールの平面図である。図８は、実施例２に係るトラッカモジュールの平面図である。図９は、実施例２に係るトラッカモジュールの断面図である。図１０は、実施例３に係るトラッカモジュールの平面図である。図１１は、実施例３に係るトラッカモジュールの平面図である。図１２は、実施例３に係るトラッカモジュールの断面図である。

　以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態などは、一例であり、本発明を限定する主旨ではない。

　なお、各図は、本発明を示すために適宜強調、省略、又は比率の調整を行った模式図であり、必ずしも厳密に図示されたものではなく、実際の形状、位置関係、及び比率とは異なる場合がある。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡素化される場合がある。

　以下の各図において、ｘ軸及びｙ軸は、モジュール基板の主面と平行な平面上で互いに直交する軸である。具体的には、平面視においてモジュール基板が矩形状を有する場合、ｘ軸は、モジュール基板の第１辺に平行であり、ｙ軸は、モジュール基板の第１辺と直交する第２辺に平行である。また、ｚ軸は、モジュール基板の主面に垂直な軸であり、その正方向は上方向を示し、その負方向は下方向を示す。

　本発明の回路構成において、「接続される」とは、接続端子及び／又は配線導体で直接接続される場合だけでなく、他の回路素子を介して電気的に接続される場合も含む。「Ａ及びＢの間に接続される」とは、Ａ及びＢの間でＡ及びＢの両方に接続されることを意味し、Ａ及びＢを結ぶ経路に直列接続されることに加えて、当該経路とグランドとの間に並列接続（シャント接続）されることを含む。

　本発明の部品配置において、「部品が基板に配置される」とは、部品が基板の主面上に配置されること、及び、部品が基板内に配置されることを含む。「部品が基板の主面上に配置される」とは、部品が基板の主面に接触して配置されることに加えて、部品が主面と接触せずに当該主面の上方に配置されること（例えば、部品が主面と接触して配置された他の部品上に積層されること）を含む。また、「部品が基板の主面上に配置される」は、主面に形成された凹部に部品が配置されることを含んでもよい。「部品が基板内に配置される」とは、部品がモジュール基板内にカプセル化されることに加えて、部品の全部が基板の両主面の間に配置されているが部品の一部が基板に覆われていないこと、及び、部品の一部のみが基板内に配置されていることを含む。

　また、本発明の部品配置において、「モジュール基板の平面視」とは、ｚ軸正側からｘｙ平面に物体を正投影して見ることを意味する。「Ａは平面視においてＢと重なる」とは、ｘｙ平面に正投影されたＡの領域が、ｘｙ平面に正投影されたＢの領域と重なることを意味する。また、「ＡがＢ及びＣの間に配置される」とは、Ｂ内の任意の点とＣ内の任意の点とを結ぶ複数の線分のうちの少なくとも１つがＡを通ることを意味する。

　また、本発明の部品配置において、「ＡがＢに隣接して配置される」とは、ＡとＢとが近接配置されていることを表し、具体的にはＡがＢと対面する空間に他の回路部品が存在しないことを意味する。言い換えると、「ＡがＢに隣接して配置される」とは、ＡのＢに対面する表面上の任意の点から当該表面の法線方向に沿ってＢに到達する複数の線分のいずれもが、Ａ及びＢ以外の回路部品を通らないことを意味する。ここで、回路部品とは、能動素子及び／又は受動素子を含む部品を意味する。つまり、回路部品には、トランジスタ又はダイオード等を含む能動部品、及び、インダクタ、トランスフォーマ、キャパシタ又は抵抗等を含む受動部品が含まれ、端子、コネクタ又は配線等を含む電気機械部品が含まれない。

　また、本発明の部品配置において、「ＢよりもＣの方がＡの近くに配置される」とは、Ａ及びＣの間の距離がＡ及びＢの間の距離よりも短いことを意味する。ここで、「Ａ及びＢの間の距離」とは、Ａ及びＢの間の最短距離を意味する。つまり、「Ａ及びＢの間の距離」とは、Ａの表面上の任意の点とＢの表面上の任意の点とを結ぶ複数の線分のうち最も短い線分の長さを意味する。

　また、「平行」及び「垂直」などの要素間の関係性を示す用語、及び、「矩形」などの要素の形状を示す用語、並びに、数値範囲は、厳格な意味のみを表すのではなく、実質的に同等な範囲、例えば数％程度の誤差をも含むことを意味する。

　（実施の形態）
　以下、図面を参照しながら、本実施の形態に係るトラッカモジュール及び通信装置について説明する。

　［１　通信装置７及び電源回路１の回路構成］
　本実施の形態に係る通信装置７の回路構成について、図１を参照しながら説明する。図１は、本実施の形態に係る通信装置７の回路構成図である。

　［１．１　通信装置７の回路構成］
　まず、通信装置７の回路構成について説明する。図１に示すように、本実施の形態に係る通信装置７は、電源回路１と、電力増幅器（ＰＡ：Power Amplifier）２Ａ及び２Ｂと、フィルタ３Ａ及び３Ｂと、ＰＡ制御回路４と、ＲＦＩＣ（Radio Frequency Integrated Circuit）５と、アンテナ６と、を備える。

　電源回路１は、デジタルエンベロープトラッキング（ＥＴ：Envelope Tracking）モードで電源電圧Ｖ_ＥＴＡ及びＶ_ＥＴＢを電力増幅器２Ａ及び２Ｂにそれぞれ供給することができる。デジタルＥＴモードでは、電源電圧Ｖ_ＥＴＡ及びＶ_ＥＴＢの各々の電圧レベルは、エンベロープ信号に対応するデジタル制御信号に基づいて複数の離散的な電圧レベルの中から選択され、時間とともに変化する。

　エンベロープ信号とは、変調波（高周波信号）のエンベロープ値を示す信号である。エンベロープ値は、例えば（Ｉ^２＋Ｑ^２）の平方根で表される。ここで、（Ｉ，Ｑ）は、コンスタレーションポイントを表す。コンスタレーションポイントとは、デジタル変調によって変調された信号をコンスタレーションダイヤグラム上で表す点である。デジタルＥＴモードの詳細については、図３Ａ及び図３Ｂを用いて後述する。

　なお、図１では、電源回路１は、２つの電力増幅器２Ａ及び２Ｂに２つの電源電圧Ｖ_ＥＴＡ及びＶ_ＥＴＢをそれぞれ供給しているが、複数の電力増幅器に同じ電源電圧を供給してもよい。また、電源回路１は、１つの電力増幅器のみに電源電圧を供給してもよい。

　図１に示すように、電源回路１は、プリレギュレータ回路１０と、スイッチトキャパシタ回路２０と、出力スイッチ回路３０Ａ及び３０Ｂと、フィルタ回路４０Ａ及び４０Ｂと、直流電源５０と、デジタル制御回路６０と、を備える。

　プリレギュレータ回路１０は、パワーインダクタ及びスイッチを含む。パワーインダクタとは、直流電圧の昇圧及び／又は降圧に用いられるインダクタである。パワーインダクタは、直流経路に直列に配置される。なお、パワーインダクタは、直列経路とグランドとの間に接続（並列に配置）されていてもよい。プリレギュレータ回路１０は、パワーインダクタを用いて入力電圧を第１電圧に変換することができる。このようなプリレギュレータ回路１０は、磁気レギュレータ又はＤＣ（Direct Current）／ＤＣコンバータと呼ばれる場合もある。

　スイッチトキャパシタ回路２０は、複数のキャパシタ及び複数のスイッチを含み、プリレギュレータ回路１０からの第１電圧から、複数の離散的な電圧レベルをそれぞれ有する複数の第２電圧を複数の離散的電圧として生成することができる。スイッチトキャパシタ回路２０は、スイッチトキャパシタ電圧バランサ（Switched-Capacitor Voltage Balancer）と呼ばれる場合もある。

　出力スイッチ回路３０Ａ及び３０Ｂは、エンベロープ信号に対応するデジタル制御信号に基づいて、スイッチトキャパシタ回路２０で生成された複数の第２電圧のうちの１つをそれぞれ選択してフィルタ回路４０Ａ及び４０Ｂにそれぞれ出力することができる。

　フィルタ回路４０Ａ及び４０Ｂは、出力スイッチ回路３０Ａ及び３０Ｂからの信号（第２電圧）をフィルタリングすることができる。

　直流電源５０は、プリレギュレータ回路１０に直流電圧を供給することができる。直流電源５０としては、例えば、充電式電池（rechargeable battery）を用いることができるが、これに限定されない。

　デジタル制御回路６０は、ＲＦＩＣ５からのデジタル制御信号に基づいて、プリレギュレータ回路１０と、スイッチトキャパシタ回路２０と、出力スイッチ回路３０Ａ及び３０Ｂと、を制御することができる。

　なお、電源回路１は、プリレギュレータ回路１０とスイッチトキャパシタ回路２０と出力スイッチ回路３０Ａ及び３０Ｂとフィルタ回路４０Ａ及び４０Ｂと直流電源５０とデジタル制御回路６０との少なくとも１つを含まなくてもよい。例えば、１つの電力増幅器のみに電源電圧が供給される場合には、電源回路１は、出力スイッチ回路３０Ｂ及びフィルタ回路４０Ｂを含まなくてもよい。また、電源回路１は、直流電源５０を含まなくてもよく、フィルタ回路４０Ａ及び４０Ｂを含まなくてもよい。また、プリレギュレータ回路１０とスイッチトキャパシタ回路２０と出力スイッチ回路３０Ａ及び３０Ｂとフィルタ回路４０Ａ及び４０Ｂとの任意の組み合わせは、単一の回路に統合されてもよい。

　電力増幅器２Ａは、ＲＦＩＣ５とフィルタ３Ａとの間に接続される。さらに、電力増幅器２Ａは、電源回路１から電源電圧Ｖ_ＥＴＡを受けることができ、ＰＡ制御回路４からバイアス信号を受けることができる。これにより、電力増幅器２Ａは、ＲＦＩＣ５から受けたバンドＡの送信信号を増幅することができる。

　電力増幅器２Ｂは、ＲＦＩＣ５とフィルタ３Ｂとの間に接続される。さらに、電力増幅器２Ｂは、電源回路１から電源電圧Ｖ_ＥＴＢを受けることができ、ＰＡ制御回路４からバイアス信号を受けることができる。これにより、電力増幅器２Ｂは、ＲＦＩＣ５から受けたバンドＢの送信信号を増幅することができる。

　フィルタ３Ａは、電力増幅器２Ａとアンテナ６との間に接続される。フィルタ３Ａは、バンドＡを含む通過帯域を有する。これにより、フィルタ３Ａは、電力増幅器２Ａで増幅されたバンドＡの送信信号を通過させることができる。

　フィルタ３Ｂは、電力増幅器２Ｂとアンテナ６との間に接続される。フィルタ３Ｂは、バンドＢを含む通過帯域を有する。これにより、フィルタ３Ｂは、電力増幅器２Ｂで増幅されたバンドＢの送信信号を通過させることができる。

　ＰＡ制御回路４は、電力増幅器２Ａ及び２Ｂを制御することができる。具体的には、ＰＡ制御回路４は、電力増幅器２Ａ及び２Ｂの各々にバイアス信号を供給することができる。

　ＲＦＩＣ５は、高周波信号を処理する信号処理回路の一例である。具体的には、ＲＦＩＣ５は、入力された送信信号をアップコンバート等により信号処理し、当該信号処理して生成された高周波送信信号を、電力増幅器２Ａ及び２Ｂに供給する。また、ＲＦＩＣ５は、電源回路１を制御する制御部を有する。なお、ＲＦＩＣ５の制御部としての機能の一部又は全部は、ＲＦＩＣ５の外部に実装されてもよい。

　アンテナ６は、電力増幅器２Ａからフィルタ３Ａを介して入力されたバンドＡの信号と、電力増幅器２Ｂからフィルタ３Ｂを介して入力されたバンドＢの信号とを送信する。

　バンドＡ及びＢは、無線アクセス技術（ＲＡＴ：Radio Access Technology）を用いて構築される通信システムのための周波数バンドである。バンドＡ及びＢは、標準化団体など（例えば３ＧＰＰ（登録商標）（3rd Generation Partnership Project）及びＩＥＥＥ（Institute of Electrical and Electronics Engineers）等）によって予め定義される。通信システムの例としては、５ＧＮＲ（5th Generation New Radio）システム、ＬＴＥ（Long Term Evolution）システム及びＷＬＡＮ（Wireless Local Area Network）システム等を挙げることができる。

　なお、図１に表された通信装置７の回路構成は、例示であり、これに限定されない。例えば、通信装置７は、アンテナ６を備えなくてもよい。また例えば、通信装置７は、複数のアンテナを備えてもよい。

　［１．２　電源回路１の回路構成］
　次に、電源回路１に含まれるプリレギュレータ回路１０、スイッチトキャパシタ回路２０、出力スイッチ回路３０Ａ及び３０Ｂ、フィルタ回路４０Ａ及び４０Ｂ、並びに、デジタル制御回路６０の回路構成について、図２Ａ及び図２Ｂを参照しながら説明する。図２Ａは、本実施の形態に係るプリレギュレータ回路１０、スイッチトキャパシタ回路２０、出力スイッチ回路３０Ａ及び３０Ｂ、並びに、フィルタ回路４０Ａ及び４０Ｂの回路構成図である。図２Ｂは、本実施の形態に係るデジタル制御回路６０の回路構成図である。

　なお、図２Ａ及び図２Ｂは、例示的な回路構成であり、プリレギュレータ回路１０、スイッチトキャパシタ回路２０、出力スイッチ回路３０Ａ及び３０Ｂ、フィルタ回路４０Ａ及び４０Ｂ、並びに、デジタル制御回路６０は、多種多様な回路実装及び回路技術のいずれかを使用して実装され得る。したがって、以下に提供される各回路の説明は、限定的に解釈されるべきではない。

　［１．２．１　スイッチトキャパシタ回路２０の回路構成］
　まず、スイッチトキャパシタ回路２０の回路構成について説明する。スイッチトキャパシタ回路２０は、図２Ａに示すように、キャパシタＣ１１～Ｃ１６と、キャパシタＣ１０、Ｃ２０、Ｃ３０及びＣ４０と、スイッチＳ１１～Ｓ１４、Ｓ２１～Ｓ２４、Ｓ３１～Ｓ３４、及びＳ４１～Ｓ４４と、を備える。エネルギー及び電荷は、ノードＮ１～Ｎ４でプリレギュレータ回路１０からスイッチトキャパシタ回路２０に入力され、ノードＮ１～Ｎ４でスイッチトキャパシタ回路２０から出力スイッチ回路３０Ａ及び３０Ｂに引き出される。

　キャパシタＣ１１～Ｃ１６の各々は、フライングキャパシタ（トランスファキャパシタと呼ばれる場合もある）として機能する。つまり、キャパシタＣ１１～Ｃ１６の各々は、プリレギュレータ回路１０から供給された第１電圧を昇圧又は降圧するために用いられる。より具体的には、キャパシタＣ１１～Ｃ１６は、４つのノードＮ１～Ｎ４においてＶ１：Ｖ２：Ｖ３：Ｖ４＝１：２：３：４を満たす電圧Ｖ１～Ｖ４（グランド電位に対する電圧）が維持されるように、キャパシタＣ１１～Ｃ１６とノードＮ１～Ｎ４との間で電荷を移動させる。この電圧Ｖ１～Ｖ４が複数の離散的な電圧レベルをそれぞれ有する複数の第２電圧に相当する。

　キャパシタＣ１１は、２つの電極を有する。キャパシタＣ１１の２つの電極の一方は、スイッチＳ１１の一端及びスイッチＳ１２の一端に接続される。キャパシタＣ１１の２つの電極の他方は、スイッチＳ２１の一端及びスイッチＳ２２の一端に接続される。

　キャパシタＣ１２は、第１キャパシタの一例であり、２つの電極（第１電極及び第２電極の一例）を有する。キャパシタＣ１２の２つの電極の一方は、スイッチＳ２１の一端及びスイッチＳ２２の一端に接続される。キャパシタＣ１２の２つの電極の他方は、スイッチＳ３１の一端及びスイッチＳ３２の一端に接続される。

　キャパシタＣ１３は、２つの電極を有する。キャパシタＣ１３の２つの電極の一方は、スイッチＳ３１の一端及びスイッチＳ３２の一端に接続される。キャパシタＣ１３の２つの電極の他方は、スイッチＳ４１の一端及びスイッチＳ４２の一端に接続される。

　キャパシタＣ１４は、２つの電極を有する。キャパシタＣ１４の２つの電極の一方は、スイッチＳ１３の一端及びスイッチＳ１４の一端に接続される。キャパシタＣ１４の２つの電極の他方は、スイッチＳ２３の一端及びスイッチＳ２４の一端に接続される。

　キャパシタＣ１５は、第２キャパシタの一例であり、２つの電極（第３電極及び第４電極の一例）を有する。キャパシタＣ１５の２つの電極の一方は、スイッチＳ２３の一端及びスイッチＳ２４の一端に接続される。キャパシタＣ１５の２つの電極の他方は、スイッチＳ３３の一端及びスイッチＳ３４の一端に接続される。

　キャパシタＣ１６は、２つの電極を有する。キャパシタＣ１６の２つの電極の一方は、スイッチＳ３３の一端及びスイッチＳ３４の一端に接続される。キャパシタＣ１６の２つの電極の他方は、スイッチＳ４３の一端及びスイッチＳ４４の一端に接続される。

　キャパシタＣ１１及びＣ１４のセットと、キャパシタＣ１２及びＣ１５のセットと、キャパシタＣ１３及びＣ１６のセットとの各々は、第１フェーズ及び第２フェーズが繰り返されることで相補的に充電及び放電を行うことができる。

　具体的には、第１フェーズでは、スイッチＳ１２、Ｓ１３、Ｓ２２、Ｓ２３、Ｓ３２、Ｓ３３、Ｓ４２及びＳ４３がオンにされる。これにより、例えば、キャパシタＣ１２の２つの電極の一方はノードＮ３に接続され、キャパシタＣ１２の２つの電極の他方及びキャパシタＣ１５の２つの電極の一方はノードＮ２に接続され、キャパシタＣ１５の２つの電極の他方はノードＮ１に接続される。

　一方、第２フェーズでは、スイッチＳ１１、Ｓ１４、Ｓ２１、Ｓ２４、Ｓ３１、Ｓ３４、Ｓ４１及びＳ４４がオンにされる。これにより、例えば、キャパシタＣ１５の２つの電極の一方はノードＮ３に接続され、キャパシタＣ１５の２つの電極の他方及びキャパシタＣ１２の２つの電極の一方はノードＮ２に接続され、キャパシタＣ１２の２つの電極の他方は、ノードＮ１に接続される。

　このような第１フェーズ及び第２フェーズが繰り返されることにより、例えばキャパシタＣ１２及びＣ１５の一方がノードＮ２から充電されているときに、キャパシタＣ１２及びＣ１５の他方がキャパシタＣ３０に放電することができる。つまり、キャパシタＣ１２及びＣ１５は、相補的に充電及び放電を行うことができる。

　キャパシタＣ１１及びＣ１４のセットとキャパシタＣ１３及びＣ１６のセットとの各々も、第１フェーズ及び第２フェーズが繰り返されることで、キャパシタＣ１２及びＣ１５のセットと同様に、相補的に充電及び放電を行うことができる。

　キャパシタＣ１０、Ｃ２０、Ｃ３０及びＣ４０の各々は、平滑キャパシタとして機能する。つまり、キャパシタＣ１０、Ｃ２０、Ｃ３０及びＣ４０の各々は、ノードＮ１～Ｎ４における電圧Ｖ１～Ｖ４の保持及び平滑化に用いられる。

　キャパシタＣ１０は、ノードＮ１及びグランドの間に接続される。具体的には、キャパシタＣ１０の２つの電極の一方は、ノードＮ１に接続される。一方、キャパシタＣ１０の２つの電極の他方は、グランドに接続される。

　キャパシタＣ２０は、ノードＮ２及びＮ１の間に接続される。具体的には、キャパシタＣ２０の２つの電極の一方は、ノードＮ２に接続される。一方、キャパシタＣ２０の２つの電極の他方は、ノードＮ１に接続される。

　キャパシタＣ３０は、ノードＮ３及びＮ２の間に接続される。具体的には、キャパシタＣ３０の２つの電極の一方は、ノードＮ３に接続される。一方、キャパシタＣ３０の２つの電極の他方は、ノードＮ２に接続される。

　キャパシタＣ４０は、ノードＮ４及びＮ３の間に接続される。具体的には、キャパシタＣ４０の２つの電極の一方は、ノードＮ４に接続される。一方、キャパシタＣ４０の２つの電極の他方は、ノードＮ３に接続される。

　スイッチＳ１１は、キャパシタＣ１１の２つの電極の一方とノードＮ３との間に接続される。具体的には、スイッチＳ１１の一端は、キャパシタＣ１１の２つの電極の一方に接続される。一方、スイッチＳ１１の他端は、ノードＮ３に接続される。

　スイッチＳ１２は、キャパシタＣ１１の２つの電極の一方とノードＮ４との間に接続される。具体的には、スイッチＳ１２の一端は、キャパシタＣ１１の２つの電極の一方に接続される。一方、スイッチＳ１２の他端は、ノードＮ４に接続される。

　スイッチＳ２１は、第１スイッチの一例であり、キャパシタＣ１２の２つの電極の一方とノードＮ２との間に接続される。具体的には、スイッチＳ２１の一端は、キャパシタＣ１２の２つの電極の一方及びキャパシタＣ１１の２つの電極の他方に接続される。一方、スイッチＳ２１の他端は、ノードＮ２に接続される。

　スイッチＳ２２は、第３スイッチの一例であり、キャパシタＣ１２の２つの電極の一方とノードＮ３との間に接続される。具体的には、スイッチＳ２２の一端は、キャパシタＣ１２の２つの電極の一方及びキャパシタＣ１１の２つの電極の他方に接続される。一方、スイッチＳ２２の他端は、ノードＮ３に接続される。

　スイッチＳ３１は、第４スイッチの一例であり、キャパシタＣ１２の２つの電極の他方とノードＮ１との間に接続される。具体的には、スイッチＳ３１の一端は、キャパシタＣ１２の２つの電極の他方及びキャパシタＣ１３の２つの電極の一方に接続される。一方、スイッチＳ３１の他端は、ノードＮ１に接続される。

　スイッチＳ３２は、第２スイッチの一例であり、キャパシタＣ１２の２つの電極の他方とノードＮ２との間に接続される。具体的には、スイッチＳ３２の一端は、キャパシタＣ１２の２つの電極の他方及びキャパシタＣ１３の２つの電極の一方に接続される。一方、スイッチＳ３２の他端は、ノードＮ２に接続される。つまり、スイッチＳ３２の他端は、スイッチＳ２１の他端に接続される。

　スイッチＳ４１は、キャパシタＣ１３の２つの電極の他方とグランドとの間に接続される。具体的には、スイッチＳ４１の一端は、キャパシタＣ１３の２つの電極の他方に接続される。一方、スイッチＳ４１の他端は、グランドに接続される。

　スイッチＳ４２は、キャパシタＣ１３の２つの電極の他方とノードＮ１との間に接続される。具体的には、スイッチＳ４２の一端は、キャパシタＣ１３の２つの電極の他方に接続される。一方、スイッチＳ４２の他端は、ノードＮ１に接続される。つまり、スイッチＳ４２の他端は、スイッチＳ３１の他端に接続される。

　スイッチＳ１３は、キャパシタＣ１４の２つの電極の一方とノードＮ３との間に接続される。具体的には、スイッチＳ１３の一端は、キャパシタＣ１４の２つの電極の一方に接続される。一方、スイッチＳ１３の他端は、ノードＮ３に接続される。つまり、スイッチＳ１３の他端は、スイッチＳ１１の他端及びスイッチＳ２２の他端に接続される。

　スイッチＳ１４は、キャパシタＣ１４の２つの電極の一方とノードＮ４との間に接続される。具体的には、スイッチＳ１４の一端は、キャパシタＣ１４の２つの電極の一方に接続される。一方、スイッチＳ１４の他端は、ノードＮ４に接続される。つまり、スイッチＳ１４の他端は、スイッチＳ１２の他端に接続される。

　スイッチＳ２３は、第５スイッチの一例であり、キャパシタＣ１５の２つの電極の一方とノードＮ２との間に接続される。具体的には、スイッチＳ２３の一端は、キャパシタＣ１５の２つの電極の一方及びキャパシタＣ１４の２つの電極の他方に接続される。一方、スイッチＳ２３の他端は、ノードＮ２に接続される。つまり、スイッチＳ２３の他端は、スイッチＳ２１の他端及びスイッチＳ３２の他端に接続される。

　スイッチＳ２４は、第７スイッチの一例であり、キャパシタＣ１５の２つの電極の一方とノードＮ３との間に接続される。具体的には、スイッチＳ２４の一端は、キャパシタＣ１５の２つの電極の一方及びキャパシタＣ１４の２つの電極の他方に接続される。一方、スイッチＳ２４の他端は、ノードＮ３に接続される。つまり、スイッチＳ２４の他端は、スイッチＳ１１の他端、スイッチＳ２２の他端及びスイッチＳ１３の他端に接続される。

　スイッチＳ３３は、第８スイッチの一例であり、キャパシタＣ１５の２つの電極の他方とノードＮ１との間に接続される。具体的には、スイッチＳ３３の一端は、キャパシタＣ１５の２つの電極の他方及びキャパシタＣ１６の２つの電極の一方に接続される。一方、スイッチＳ３３の他端は、ノードＮ１に接続される。つまり、スイッチＳ３３の他端は、スイッチＳ３１の他端及びスイッチＳ４２の他端に接続される。

　スイッチＳ３４は、第６スイッチの一例であり、キャパシタＣ１５の２つの電極の他方とノードＮ２との間に接続される。具体的には、スイッチＳ３４の一端は、キャパシタＣ１５の２つの電極の他方及びキャパシタＣ１６の２つの電極の一方に接続される。一方、スイッチＳ３４の他端は、ノードＮ２に接続される。つまり、スイッチＳ３４の他端は、スイッチＳ２１の他端、スイッチＳ３２の他端及びスイッチＳ２３の他端に接続される。

　スイッチＳ４３は、キャパシタＣ１６の２つの電極の他方とグランドとの間に接続される。具体的には、スイッチＳ４３の一端は、キャパシタＣ１６の２つの電極の他方に接続される。一方、スイッチＳ４３の他端は、グランドに接続される。

　スイッチＳ４４は、キャパシタＣ１６の２つの電極の他方とノードＮ１との間に接続される。具体的には、スイッチＳ４４の一端は、キャパシタＣ１６の２つの電極の他方に接続される。一方、スイッチＳ４４の他端は、ノードＮ１に接続される。つまり、スイッチＳ４４の他端は、スイッチＳ３１の他端、スイッチＳ４２の他端及びスイッチＳ３３の他端に接続される。

　スイッチＳ１２、Ｓ１３、Ｓ２２、Ｓ２３、Ｓ３２、Ｓ３３、Ｓ４２及びＳ４３を含む第１セットのスイッチと、スイッチＳ１１、Ｓ１４、Ｓ２１、Ｓ２４、Ｓ３１、Ｓ３４、Ｓ４１及びＳ４４を含む第２セットのスイッチとは、相補的にオン及びオフが切り替えられる。具体的には、第１フェーズでは、第１セットのスイッチがオンにされ、第２セットのスイッチがオフにされる。逆に、第２フェーズでは、第１セットのスイッチがオフにされ、第２セットのスイッチがオンにされる。

　例えば、第１フェーズ及び第２フェーズに一方において、キャパシタＣ１１～Ｃ１３からキャパシタＣ１０～Ｃ４０への充電が実行され、第１フェーズ及び第２フェーズに他方において、キャパシタＣ１４～Ｃ１６からキャパシタＣ１０～Ｃ４０への充電が実行される。つまり、キャパシタＣ１０～Ｃ４０には、キャパシタＣ１１～Ｃ１３又はキャパシタＣ１４～Ｃ１６から常に充電されるので、ノードＮ１～Ｎ４から出力スイッチ回路３０Ａ及び３０Ｂへ高速で電流が流れても、ノードＮ１～Ｎ４には高速で電荷が補充されるので、ノードＮ１～Ｎ４の電位変動を抑制できる。

　このように動作することで、スイッチトキャパシタ回路２０は、キャパシタＣ１０、Ｃ２０、Ｃ３０及びＣ４０のそれぞれの両端でほぼ等しい電圧を維持することができる。具体的には、Ｖ１～Ｖ４のラベルが付された４つのノードにおいて、Ｖ１：Ｖ２：Ｖ３：Ｖ４＝１：２：３：４を満たす電圧Ｖ１～Ｖ４（グランド電位に対する電圧）が維持される。電圧Ｖ１～Ｖ４の電圧レベルは、スイッチトキャパシタ回路２０によって出力スイッチ回路３０Ａ及び３０Ｂに供給可能な複数の離散的な電圧レベルに対応する。

　なお、電圧比Ｖ１：Ｖ２：Ｖ３：Ｖ４は、１：２：３：４に限定されない。例えば、電圧比Ｖ１：Ｖ２：Ｖ３：Ｖ４は、１：２：４：８であってもよい。

　また、図２Ａに示したスイッチトキャパシタ回路２０の構成は、一例であり、これに限定されない。図２Ａにおいて、スイッチトキャパシタ回路２０は、４つの離散的な電圧レベルの電圧を供給可能に構成されていたが、これに限定されない。スイッチトキャパシタ回路２０は、２以上の任意の数の離散的な電圧レベルの電圧を供給可能に構成されてもよい。例えば、２つの離散的な電圧レベルの電圧を供給する場合、スイッチトキャパシタ回路２０は、少なくとも、キャパシタＣ１２及びＣ１５と、スイッチＳ２１～Ｓ２４及びＳ３１～Ｓ３４と、を備えればよい。

　［１．２．２　出力スイッチ回路３０Ａ及び３０Ｂの回路構成］
　次に、出力スイッチ回路３０Ａ及び３０Ｂの回路構成について説明する。出力スイッチ回路３０Ａは、第１出力スイッチ回路の一例であり、デジタル制御回路６０に接続される。出力スイッチ回路３０Ａは、図２Ａに示すように、入力端子１３１Ａ～１３４Ａと、スイッチＳ５１Ａ～Ｓ５４Ａと、出力端子１３０Ａと、を備える。また、出力スイッチ回路３０Ｂは、第２出力スイッチ回路の一例であり、デジタル制御回路６０に接続される。出力スイッチ回路３０Ｂは、図２Ａに示すように、入力端子１３１Ｂ～１３４Ｂと、スイッチＳ５１Ｂ～Ｓ５４Ｂと、出力端子１３０Ｂと、を備える。

　以下では、出力スイッチ回路３０Ａについて説明し、出力スイッチ回路３０Ｂの説明については出力スイッチ回路３０Ａの説明において符号の「Ａ」を「Ｂ」に置き換えたものと略同一であるので省略する。なお、出力スイッチ回路３０Ｂは、出力スイッチ回路３０Ａに統合されてもよい。

　出力端子１３０Ａは、フィルタ回路４０Ａに接続される。出力端子１３０Ａは、フィルタ回路４０Ａに電圧Ｖ１～Ｖ４の中から選択された電圧を供給するための端子である。

　入力端子１３１Ａ～１３４Ａは、スイッチトキャパシタ回路２０のノードＮ４～Ｎ１にそれぞれ接続される。入力端子１３１Ａ～１３４Ａは、スイッチトキャパシタ回路２０から電圧Ｖ４～Ｖ１を受けるための端子である。

　スイッチＳ５１Ａは、入力端子１３１Ａと出力端子１３０Ａとの間に接続される。具体的には、スイッチＳ５１Ａは、入力端子１３１Ａに接続された端子と、出力端子１３０Ａに接続された端子と、を有する。この接続構成において、スイッチＳ５１Ａは、制御信号Ｓ３Ａによってオン／オフが切り替えられることで、入力端子１３１Ａと出力端子１３０Ａとの接続及び非接続を切り替えることができる。

　スイッチＳ５２Ａは、第１０スイッチの一例であり、入力端子１３２Ａと出力端子１３０Ａとの間に接続される。具体的には、スイッチＳ５２Ａは、入力端子１３２Ａに接続された端子と、出力端子１３０Ａに接続された端子と、を有する。この接続構成において、スイッチＳ５２Ａは、制御信号Ｓ３Ａによってオン／オフが切り替えられることで、入力端子１３２Ａと出力端子１３０Ａとの接続及び非接続を切り替えることができる。

　スイッチＳ５３Ａは、第９スイッチの一例であり、入力端子１３３Ａと出力端子１３０Ａとの間に接続される。具体的には、スイッチＳ５３Ａは、入力端子１３３Ａに接続された端子と、出力端子１３０Ａに接続された端子と、を有する。この接続構成において、スイッチＳ５３Ａは、制御信号Ｓ３Ａによってオン／オフが切り替えられることで、入力端子１３３Ａと出力端子１３０Ａとの接続及び非接続を切り替えることができる。

　スイッチＳ５４Ａは、入力端子１３４Ａと出力端子１３０Ａとの間に接続される。具体的には、スイッチＳ５４Ａは、入力端子１３４Ａに接続された端子と、出力端子１３０Ａに接続された端子と、を有する。この接続構成において、スイッチＳ５４Ａは、制御信号Ｓ３Ａによってオン／オフが切り替えられることで、入力端子１３４Ａと出力端子１３０Ａとの接続及び非接続を切り替えることができる。

　これらのスイッチＳ５１Ａ～Ｓ５４Ａは排他的にオンになるように制御される。つまり、スイッチＳ５１Ａ～Ｓ５４Ａのいずれかのみがオンにされ、スイッチＳ５１Ａ～Ｓ５４Ａの残りがオフにされる。これにより、出力スイッチ回路３０Ａは、電圧Ｖ１～Ｖ４の中から選択された１つの電圧を出力することができる。

　なお、図２Ａに示した出力スイッチ回路３０Ａの構成は、一例であり、これに限定されない。特にスイッチＳ５１Ａ～Ｓ５４Ａは、４つの入力端子１３１Ａ～１３４Ａの少なくとも１つを選択的に出力端子１３０Ａに接続できればよく、どのような構成であってもよい。例えば、出力スイッチ回路３０Ａは、さらに、スイッチＳ５１Ａ～Ｓ５３ＡとスイッチＳ５４Ａ及び出力端子１３０Ａとの間に接続されたスイッチを備えてもよい。また例えば、出力スイッチ回路３０Ａは、さらに、スイッチＳ５１Ａ及びＳ５２ＡとスイッチＳ５３Ａ及びＳ５４Ａ並びに出力端子１３０Ａとの間に接続されたスイッチを備えてもよい。

　なお、スイッチトキャパシタ回路２０から２つの離散的な電圧レベルの電圧が供給される場合、出力スイッチ回路３０Ａは、少なくとも、スイッチＳ５２Ａ及びＳ５３Ａを備えればよい。

　［１．２．３　プリレギュレータ回路１０の回路構成］
　まず、プリレギュレータ回路１０の構成について説明する。図２Ａに示すように、プリレギュレータ回路１０は、入力端子１１０と、出力端子１１１～１１４と、インダクタ接続端子１１５及び１１６と、スイッチＳ６１～Ｓ６３、Ｓ７１及びＳ７２と、パワーインダクタＬ７１と、キャパシタＣ６１～Ｃ６４と、を備える。

　入力端子１１０は、直流電圧の入力端子である。つまり、入力端子１１０は、直流電源５０から入力電圧を受けるための端子である。

　出力端子１１１は、電圧Ｖ４の出力端子である。つまり、出力端子１１１は、スイッチトキャパシタ回路２０に電圧Ｖ４を供給するための端子である。出力端子１１１は、スイッチトキャパシタ回路２０のノードＮ４に接続される。

　出力端子１１２は、電圧Ｖ３の出力端子である。つまり、出力端子１１２は、スイッチトキャパシタ回路２０に電圧Ｖ３を供給するための端子である。出力端子１１２は、スイッチトキャパシタ回路２０のノードＮ３に接続される。

　出力端子１１３は、電圧Ｖ２の出力端子である。つまり、出力端子１１３は、スイッチトキャパシタ回路２０に電圧Ｖ２を供給するための端子である。出力端子１１３は、スイッチトキャパシタ回路２０のノードＮ２に接続される。

　出力端子１１４は、電圧Ｖ１の出力端子である。つまり、出力端子１１４は、スイッチトキャパシタ回路２０に電圧Ｖ１を供給するための端子である。出力端子１１４は、スイッチトキャパシタ回路２０のノードＮ１に接続される。

　インダクタ接続端子１１５は、パワーインダクタＬ７１の一端に接続される。インダクタ接続端子１１６は、パワーインダクタＬ７１の他端に接続される。

　スイッチＳ７１は、入力端子１１０とパワーインダクタＬ７１の一端との間に接続される。具体的には、スイッチＳ７１は、入力端子１１０に接続される端子と、インダクタ接続端子１１５を介してパワーインダクタＬ７１の一端に接続される端子と、を有する。この接続構成において、スイッチＳ７１は、オン／オフを切り替えることで、入力端子１１０とパワーインダクタＬ７１の一端との間の接続及び非接続を切り替えることができる。

　スイッチＳ７２は、パワーインダクタＬ７１の一端とグランドとの間に接続される。具体的には、スイッチＳ７２は、インダクタ接続端子１１５を介してパワーインダクタＬ７１の一端に接続される端子と、グランドに接続される端子と、を有する。この接続構成において、スイッチＳ７２は、オン／オフを切り替えることで、パワーインダクタＬ７１の一端とグランドとの間の接続及び非接続を切り替えることができる。

　スイッチＳ６１は、パワーインダクタＬ７１の他端と出力端子１１１との間に接続される。具体的には、スイッチＳ６１は、インダクタ接続端子１１６を介してパワーインダクタＬ７１の他端に接続された端子と、出力端子１１１に接続された端子と、有する。この接続構成において、スイッチＳ６１は、オン／オフを切り替えることで、パワーインダクタＬ７１の他端と出力端子１１１との間の接続及び非接続を切り替えることができる。

　スイッチＳ６２は、パワーインダクタＬ７１の他端と出力端子１１２との間に接続される。具体的には、スイッチＳ６２は、インダクタ接続端子１１６を介してパワーインダクタＬ７１の他端に接続された端子と、出力端子１１２に接続された端子と、有する。この接続構成において、スイッチＳ６２は、オン／オフを切り替えることで、パワーインダクタＬ７１の他端と出力端子１１２との間の接続及び非接続を切り替えることができる。

　スイッチＳ６３は、パワーインダクタＬ７１の他端と出力端子１１３との間に接続される。具体的には、スイッチＳ６３は、インダクタ接続端子１１６を介してパワーインダクタＬ７１の他端に接続された端子と、出力端子１１３に接続された端子と、有する。この接続構成において、スイッチＳ６３は、オン／オフを切り替えることで、パワーインダクタＬ７１の他端と出力端子１１３との間の接続及び非接続を切り替えることができる。

　キャパシタＣ６１の２つの電極の一方は、スイッチＳ６１と出力端子１１１とに接続される。キャパシタＣ６１の２つの電極の他方は、スイッチＳ６２と出力端子１１２とキャパシタＣ６２の２つの電極の一方とに接続される。

　キャパシタＣ６２の２つの電極の一方は、スイッチＳ６２と出力端子１１２とキャパシタＣ６１の２つの電極の他方とに接続される。キャパシタＣ６２の２つの電極の他方は、スイッチＳ６３と出力端子１１３とキャパシタＣ６３の２つの電極の一方とを接続する経路に接続される。

　キャパシタＣ６３の２つの電極の一方は、スイッチＳ６３と出力端子１１３とキャパシタＣ６２の２つの電極の他方とに接続される。キャパシタＣ６３の２つの電極の他方は、出力端子１１４とキャパシタＣ６４の２つの電極の一方とに接続される。

　キャパシタＣ６４の２つの電極の一方は、出力端子１１４とキャパシタＣ６３の２つの電極の他方とに接続される。キャパシタＣ６４の２つの電極の他方は、グランドに接続される。

　スイッチＳ６１～Ｓ６３は、排他的にオンになるように制御される。つまり、スイッチＳ６１～Ｓ６３のいずれかのみがオンにされ、スイッチＳ６１～Ｓ６３の残りがオフにされる。スイッチＳ６１～Ｓ６３のいずれかのみをオンとすることにより、プリレギュレータ回路１０は、スイッチトキャパシタ回路２０に供給する電圧を電圧Ｖ２～Ｖ４の電圧レベルで変化させることが可能となる。

　このように構成されたプリレギュレータ回路１０は、出力端子１１１～１１３の少なくとも１つを介してスイッチトキャパシタ回路２０に電荷を供給することができる。

　なお、入力電圧が１つの第１電圧に変換される場合、プリレギュレータ回路１０は、少なくとも、スイッチＳ７１及びＳ７２と、パワーインダクタＬ７１と、を備えればよい。

　［１．２．４　フィルタ回路４０Ａ及び４０Ｂの回路構成］
　次に、フィルタ回路４０Ａ及び４０Ｂの回路構成について説明する。フィルタ回路４０Ａ及び４０Ｂは、それぞれ、第１フィルタ回路及び第２フィルタ回路の一例であり、ローパスフィルタ（ＬＰＦ：Low Pass Filter）を含む。具体的には、図２Ａに示すように、フィルタ回路４０Ａは、インダクタＬ５１Ａ～Ｌ５３Ａと、キャパシタＣ５１Ａ及びＣ５２Ａと、抵抗Ｒ５１Ａと、入力端子１４０Ａと、出力端子１４１Ａと、を備える。また、フィルタ回路４０Ｂは、インダクタＬ５１Ｂ～Ｌ５３Ｂと、キャパシタＣ５１Ｂ及びＣ５２Ｂと、抵抗Ｒ５１Ｂと、入力端子１４０Ｂと、出力端子１４１Ｂと、を備える。以下では、フィルタ回路４０Ａについて説明し、フィルタ回路４０Ｂの説明についてはフィルタ回路４０Ａの説明において符号の「Ａ」を「Ｂ」に置き換えたものと略同一であるので省略する。

　入力端子１４０Ａは、出力スイッチ回路３０Ａで選択された電圧の入力端子である。つまり、入力端子１４０Ａは、複数の電圧Ｖ１～Ｖ４の中から選択された電圧を受けるための端子である。

　出力端子１４１Ａは、電源電圧Ｖ_ＥＴＡの出力端子である。つまり、出力端子１４１Ａは、電力増幅器２Ａに電源電圧Ｖ_ＥＴＡを供給するための端子である。

　インダクタＬ５１Ａ～Ｌ５３Ａと、キャパシタＣ５１Ａ及びＣ５２Ａと、抵抗Ｒ５１Ａとは、ローパスフィルタを構成する。これにより、フィルタ回路４０Ａは、電源電圧に含まれる高周波成分を低減することができる。例えば、所定バンドが周波数分割複信（ＦＤＤ：Frequency Division Duplex）用の周波数バンドである場合、フィルタ回路４０Ａは、所定バンドのアップリンク動作バンド及びダウンリンク動作バンド間のギャップの周波数成分を低減するように構成される。

　なお、図２Ａに示すフィルタ回路４０Ａの構成は、一例であり、これに限定されない。例えば、フィルタ回路４０Ａは、インダクタＬ５３Ａ及び抵抗Ｒ５１Ａを備えなくてもよい。また例えば、フィルタ回路４０Ａは、キャパシタＣ５１Ａの２つの電極の一方に接続されたインダクタを備えてもよく、キャパシタＣ５２Ａの２つの電極の一方に接続されたインダクタを備えてもよい。

　［１．２．５　デジタル制御回路６０の回路構成］
　次に、デジタル制御回路６０の回路構成について説明する。デジタル制御回路６０は、図２Ｂに示すように、第１コントローラ６１と、第２コントローラ６２と、キャパシタＣ８１及びＣ８２と、制御端子６０１～６０６と、を備える。

　第１コントローラ６１は、ソース同期方式のデジタル制御信号を処理して制御信号Ｓ１及びＳ２を生成することができる。制御信号Ｓ１は、プリレギュレータ回路１０に含まれるスイッチＳ６１～Ｓ６３、Ｓ７１及びＳ７２のオン／オフを制御するための信号である。制御信号Ｓ２は、スイッチトキャパシタ回路２０に含まれるスイッチＳ１１～Ｓ１４、Ｓ２１～Ｓ２４、Ｓ３１～Ｓ３４及びＳ４１～Ｓ４４のオン／オフを制御するための信号である。

　なお、第１コントローラ６１で処理されるデジタル制御信号は、ソース同期方式のデジタル制御信号に限定されない。例えば、第１コントローラ６１は、クロック埋め込み方式のデジタル制御信号を処理してもよい。

　また、本実施の形態では、プリレギュレータ回路１０及びスイッチトキャパシタ回路２０のためのデジタル制御信号として１セットのクロック信号及びデータ信号が用いられているが、これに限定されない。例えば、プリレギュレータ回路１０及びスイッチトキャパシタ回路２０のためのデジタル制御信号として、クロック信号及びデータ信号のセットが個別に用いられてもよい。

　第２コントローラ６２は、ＲＦＩＣ５から制御端子６０３及び６０４を介して受信されたデジタル制御論理信号（ＤＣＬ１Ａ、ＤＣＬ２Ａ）を処理して制御信号Ｓ３Ａを生成する。デジタル制御論理信号（ＤＣＬ１Ａ、ＤＣＬ２Ａ）は、第１デジタル制御信号の一例であり、第１エンベロープ信号に対応している。制御信号Ｓ３Ａは、第１制御信号の一例であり、出力スイッチ回路３０Ａに含まれるスイッチＳ５１Ａ～Ｓ５４Ａのオン／オフを制御するための信号である。

　さらに、第２コントローラ６２は、ＲＦＩＣ５から制御端子６０５及び６０６を介して受信されたデジタル制御論理信号（ＤＣＬ１Ｂ、ＤＣＬ２Ｂ）を処理して制御信号Ｓ３Ｂを生成する。デジタル制御論理信号（ＤＣＬ１Ｂ、ＤＣＬ２Ｂ）は、第２デジタル制御信号の一例であり、第２エンベロープ信号に対応している。制御信号Ｓ３Ｂは、第２制御信号の一例であり、出力スイッチ回路３０Ｂに含まれるスイッチＳ５１Ｂ～Ｓ５４Ｂのオン／オフを制御するための信号である。

　デジタル制御論理信号（ＤＣＬ１Ａ、ＤＣＬ２Ａ、ＤＣＬ１Ｂ、ＤＣＬ２Ｂ）の各々は、１ビット信号である。電圧Ｖ１～Ｖ４の各々は、２つの１ビット信号の組み合わせによって表される。例えば、Ｖ１、Ｖ２、Ｖ３及びＶ４は、「００」、「０１」、「１０」及び「１１」によってそれぞれ表される。電圧レベルの表現には、グレイコード（Gray code）が用いられてもよい。

　キャパシタＣ８１は、第１コントローラ６１とグランドとの間に接続されている。例えば、キャパシタＣ８１は、第１コントローラ６１に電力を供給する電源ラインとグランドとの間に接続され、バイパスキャパシタとして機能する。キャパシタＣ８２は、第２コントローラ６２とグランドとの間に接続されている。

　なお、本実施の形態では、出力スイッチ回路３０Ａの制御に２つのデジタル制御論理信号が用いられ、出力スイッチ回路３０Ｂの制御に２つのデジタル制御論理信号が用いられているが、デジタル制御論理信号の数は、これに限定されない。例えば、出力スイッチ回路３０Ａ及び３０Ｂの各々が選択可能な電圧レベルの数に応じて１つ又は３以上の任意の数のデジタル制御論理信号が用いられてもよい。また、出力スイッチ回路３０Ａ及び３０Ｂの制御に用いられるデジタル制御信号は、デジタル制御論理信号に限定されない。

　［２　デジタルＥＴモードの説明］
　ここで、デジタルＥＴモードについて、従来のＥＴモード（以下、アナログＥＴモードという）と比較しながら、図３Ａ及び図３Ｂを参照して説明する。図３Ａは、デジタルＥＴモードにおける電源電圧の推移の一例を示すグラフである。図３Ｂは、アナログＥＴモードにおける電源電圧の推移の一例を示すグラフである。図３Ａ及び図３Ｂにおいて、横軸は時間を表し、縦軸は電圧を表す。また、太い実線は、電源電圧を表し、細い実線（波形）は、変調波を表す。

　デジタルＥＴモードでは、図３Ａに示すように、１フレーム内で複数の離散的な電圧レベルに電源電圧を変動させることで変調波の包絡線を追跡する。その結果、電源電圧信号は矩形波を形成する。デジタルＥＴモードでは、エンベロープ信号に基づいて、複数の離散的な電圧レベルの中から電源電圧レベルが選択又は設定される。

　フレームとは、高周波信号（変調波）を構成する単位を意味する。例えば５ＧＮＲ及びＬＴＥでは、フレームは、１０個のサブフレームを含み、各サブフレームは、複数のスロットを含み、各スロットは、複数のシンボルで構成される。サブフレーム長は１ｍｓであり、フレーム長は１０ｍｓである。

　アナログＥＴモードでは、図３Ｂに示すように、電源電圧を連続的に変動させることで変調波の包絡線を追跡する。アナログＥＴモードでは、エンベロープ信号に基づいて、電源電圧が決定される。なお、アナログＥＴモードでは、変調波の包絡線が高速に変化する場合に、電源電圧が包絡線を追跡することが難しい。

　（実施例１）
　［３．１　トラッカモジュール１００の部品配置］
　次に、以上のように構成された電源回路１の実施例１として、プリレギュレータ回路１０（パワーインダクタＬ７１を除く）、スイッチトキャパシタ回路２０、出力スイッチ回路３０Ａ及び３０Ｂ、フィルタ回路４０Ａ及び４０Ｂ、並びに、デジタル制御回路６０が実装されたトラッカモジュール１００を、図４～図６を参照しながら説明する。なお、本実施例では、プリレギュレータ回路１０に含まれるパワーインダクタＬ７１は、モジュール基板９０に配置されず、トラッカモジュール１００に含まれていないが、これに限定されない。

　図４は、本実施例に係るトラッカモジュール１００の平面図である。図５は、本実施例に係るトラッカモジュール１００の平面図であり、ｚ軸正側からモジュール基板９０の主面９０ｂ側を透視した図である。図６は、本実施例に係るトラッカモジュール１００の断面図である。図６におけるトラッカモジュール１００の断面は、図４及び図５のＶＩ－ＶＩ線における断面である。

　なお、図４～図６において、モジュール基板９０に配置された複数の回路部品を接続する配線の一部の図示が省略されている。また、図４及び図５において、複数の回路部品を覆う樹脂部材９１及び樹脂部材９１の表面を覆うシールド電極層９３の図示が省略されている。

　トラッカモジュール１００は、図２Ａ及び図２Ｂに示されたプリレギュレータ回路１０、スイッチトキャパシタ回路２０、出力スイッチ回路３０Ａ及び３０Ｂ、フィルタ回路４０Ａ及び４０Ｂ、並びに、デジタル制御回路６０に含まれる能動素子及び受動素子を含む複数の回路部品（パワーインダクタＬ７１を除く）に加えて、モジュール基板９０と、樹脂部材９１と、シールド電極層９３と、回路部品Ｘ１１、Ｘ１２、Ｘ５１～Ｘ５６及びＸ８１と、金属部材９４１～９４３と、複数のランド電極１５０と、を備える。

　モジュール基板９０は、互いに対向する主面９０ａ及び９０ｂを有する。主面９０ａ及び９０ｂは、それぞれ、第１主面及び第２主面の一例である。モジュール基板９０内には、配線層、ビア導体及びグランド電極層９４などが形成されている。なお、図４及び図５において、モジュール基板９０は、平面視において矩形状を有するが、この形状に限定されない。

　モジュール基板９０としては、例えば、複数の誘電体層の積層構造を有する低温同時焼成セラミックス（ＬＴＣＣ：Low Temperature Co-fired Ceramics）基板もしくは高温同時焼成セラミックス（ＨＴＣＣ：High Temperature Co-fired Ceramics）基板、部品内蔵基板、再配線層（ＲＤＬ：Redistribution Layer）を有する基板、又は、プリント基板等を用いることができるが、これらに限定されない。

　主面９０ａ上には、集積回路８０と、キャパシタＣ１０～Ｃ１６、Ｃ２０、Ｃ３０、Ｃ４０、Ｃ５１Ａ、Ｃ５１Ｂ、Ｃ５２Ａ、Ｃ５２Ｂ、Ｃ６１～Ｃ６４、Ｃ８１、及び、Ｃ８２と、インダクタＬ５１Ａ～Ｌ５３Ａ及びＬ５１Ｂ～Ｌ５３Ｂと、抵抗Ｒ５１Ａ及びＲ５１Ｂと、回路部品Ｘ１１、Ｘ１２、Ｘ５１～Ｘ５６及びＸ８１と、金属部材９４１～９４３と、樹脂部材９１と、が配置されている。

　集積回路８０は、ＰＲスイッチ部８０ａと、ＳＣスイッチ部８０ｂと、ＯＳスイッチ部８０ｃと、デジタル制御部８０ｄと、を有する。ＰＲスイッチ部８０ａは、第３スイッチ部の一例であり、スイッチＳ６１～Ｓ６３、Ｓ７１及びＳ７２を含む。ＳＣスイッチ部８０ｂは、第１スイッチ部の一例であり、スイッチＳ１１～Ｓ１４、Ｓ２１～Ｓ２４、Ｓ３１～Ｓ３４及びＳ４１～Ｓ４４を含む。ＯＳスイッチ部８０ｃは、第２スイッチ部の一例であり、スイッチＳ５１Ａ～Ｓ５４Ａ及びＳ５１Ｂ～Ｓ５４Ｂを含む。デジタル制御部８０ｄは、第１コントローラ６１及び第２コントローラ６２を含む。

　なお、図４では、ＰＲスイッチ部８０ａ、ＳＣスイッチ部８０ｂ、ＯＳスイッチ部８０ｃ及びデジタル制御部８０ｄは、単一の集積回路８０に含まれているが、これに限定されない。例えば、ＰＲスイッチ部８０ａ及びＳＣスイッチ部８０ｂが１つの集積回路に含まれ、ＯＳスイッチ部８０ｃが別の集積回路に含まれてもよい。また例えば、ＳＣスイッチ部８０ｂ及びＯＳスイッチ部８０ｃが１つの集積回路に含まれ、ＰＲスイッチ部８０ａが別の集積回路に含まれてもよい。また、ＰＲスイッチ部８０ａ及びＯＳスイッチ部８０ｃが１つの集積回路に含まれ、ＳＣスイッチ部８０ｂが別の集積回路に含まれてもよい。また例えば、ＰＲスイッチ部８０ａ、ＳＣスイッチ部８０ｂ及びＯＳスイッチ部８０ｃは、３つの集積回路に個別に含まれてもよい。このとき、デジタル制御部８０ｄは、複数の集積回路の各々に含まれてもよく、複数の集積回路のいずれかのみに含まれてもよい。

　また、図４において、集積回路８０は、モジュール基板９０の平面視において矩形状を有するが、この形状に限定されない。

　集積回路８０は、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）を用いて構成され、具体的にはＳＯＩ（Silicon on Insulator）プロセスにより製造されてもよい。なお、集積回路８０は、ＣＭＯＳに限定されない。

　キャパシタＣ１０～Ｃ１６、Ｃ２０、Ｃ３０、Ｃ４０、Ｃ５１Ａ、Ｃ５２Ａ、Ｃ５１Ｂ、Ｃ５２Ｂ、Ｃ６１～Ｃ６４、Ｃ８１、及び、Ｃ８２の各々は、チップキャパシタとして実装されている。チップキャパシタとは、キャパシタを構成する表面実装デバイス（ＳＭＤ：Surface Mount Device）を意味する。なお、複数のキャパシタの実装は、チップキャパシタに限定されない。例えば、複数のキャパシタの一部又は全部は、集積型受動デバイス（ＩＰＤ：Integrated Passive Device）に含まれてもよく、集積回路８０に含まれてもよい。

　インダクタＬ５１Ａ～Ｌ５３Ａ及びＬ５１Ｂ～Ｌ５３Ｂの各々は、チップインダクタとして実装されている。チップインダクタとは、インダクタを構成するＳＭＤを意味する。なお、複数のインダクタの実装は、チップインダクタに限定されない。例えば、複数のインダクタは、ＩＰＤに含まれてもよい。

　抵抗Ｒ５１Ａ及びＲ５１Ｂの各々は、チップ抵抗として実装されている。チップ抵抗とは、抵抗を構成するＳＭＤを意味する。なお、抵抗Ｒ５１Ａ及びＲ５１Ｂの実装は、チップ抵抗に限定されない。例えば、抵抗Ｒ５１Ａ及びＲ５１Ｂは、ＩＰＤに含まれてもよい。

　このように主面９０ａ上に配置された複数のキャパシタ、複数のインダクタ及び複数の抵抗は、回路ごとにグループ化されて集積回路８０の周囲に配置されている。

　プリレギュレータ回路１０に含まれるキャパシタＣ６１～Ｃ６４のグループは、モジュール基板９０の平面視において、集積回路８０の左辺に沿う直線とモジュール基板９０の左辺に沿う直線とに挟まれた主面９０ａ上の領域に配置されている。これにより、プリレギュレータ回路１０に含まれる回路部品のグループは、集積回路８０内のＰＲスイッチ部８０ａの近くに配置される。

　スイッチトキャパシタ回路２０に含まれるキャパシタＣ１０～Ｃ１６、Ｃ２０、Ｃ３０及びＣ４０のグループは、モジュール基板９０の平面視において、集積回路８０の上辺に沿う直線とモジュール基板９０の上辺に沿う直線とに挟まれた主面９０ａ上の領域と、集積回路８０の右辺に沿う直線とモジュール基板９０の右辺に沿う直線とに挟まれた主面９０ａ上の領域と、に配置されている。これにより、スイッチトキャパシタ回路２０に含まれる回路部品のグループは、集積回路８０内のＳＣスイッチ部８０ｂの近くに配置される。つまり、ＰＲスイッチ部８０ａ及びＯＳスイッチ部８０ｃの各々よりもＳＣスイッチ部８０ｂの方が、スイッチトキャパシタ回路２０の近くに配置される。

　フィルタ回路４０Ａ及び４０Ｂに含まれるキャパシタＣ５１Ａ、Ｃ５１Ｂ、Ｃ５２Ａ及びＣ５２Ｂ、インダクタＬ５１Ａ～Ｌ５３Ａ及びＬ５１Ｂ～Ｌ５３Ｂ、並びに、抵抗Ｒ５１Ａ及びＲ５１Ｂのグループは、モジュール基板９０の平面視において、集積回路８０の下辺に沿う直線とモジュール基板９０の下辺に沿う直線とに挟まれた主面９０ａ上の領域に配置されている。これにより、スイッチトキャパシタ回路２０に含まれる回路部品のグループは、集積回路８０内のＯＳスイッチ部８０ｃの近くに配置される。つまり、ＰＲスイッチ部８０ａ及びＳＣスイッチ部８０ｂの各々よりもＯＳスイッチ部８０ｃの方が、フィルタ回路４０Ａ及び４０Ｂの近くに配置される。

　デジタル制御回路６０に含まれるキャパシタＣ８１及びＣ８２のグループは、モジュール基板９０の平面視において、集積回路８０の左辺に沿う直線とモジュール基板９０の左辺に沿う直線とに挟まれた主面９０ａ上の領域に配置されている。図６に示すように、スイッチトキャパシタ回路２０に含まれるキャパシタＣ１４と集積回路８０との間の距離Ｄ１は、デジタル制御回路６０に含まれるキャパシタＣ８２と集積回路８０との間の距離Ｄ２よりも短い。

　金属部材９４１～９４３の各々は、モジュール基板９０の主面９０ａ上に配置され、主面９０ａから突出することで主面９０ａの上方に少なくとも一部が存在している。金属部材９４１～９４３としては、例えば、銅、アルミニウム、又は、銅及び／又はアルミニウムを含む合金を用いることができる。なお、金属部材９４１～９４３の材料はこれらに限定されない。

　金属部材９４１～９４３の各々は、グランドに接続されるグランド電極であり、シールド電極層９３に接触している。具体的には、金属部材９４１～９４３の各々は、トラッカモジュール１００の上面においてシールド電極層９３に接触している。さらに、金属部材９４１～９４３の各々は、モジュール基板９０に形成されたパターン電極及びビア導体等を介して、グランド端子として機能するランド電極１５０に電気的に接続されてもよい。なお、金属部材９４１～９４３の各々は、シールド電極層９３に接触しなくてもよい。

　金属部材９４１は、ｘ軸に沿って延びる２つの金属壁とｙ軸に沿って延びる金属壁との組み合わせであり、モジュール基板９０の平面視において角Ｕ字形状（rectangular u-shaped）を有する。金属部材９４１は、デジタル制御回路６０に含まれるキャパシタＣ８１及びＣ８２と、スイッチトキャパシタ回路２０に含まれるキャパシタＣ１０～Ｃ１６、Ｃ２０、Ｃ３０及びＣ４０との間に配置されている。また、金属部材９４１は、デジタル制御回路６０に含まれるキャパシタＣ８１及びＣ８２と、プリレギュレータ回路１０に含まれるキャパシタＣ６１～Ｃ６４との間に配置されている。さらに、金属部材９４１は、デジタル制御回路６０に含まれるキャパシタＣ８１及びＣ８２と、フィルタ回路４０Ａに含まれるインダクタＬ５１Ａ～Ｌ５３Ａ並びにキャパシタＣ５１Ａ及びＣ５２Ａとの間に配置されている。

　金属部材９４２は、ｘ軸に沿って延びる金属壁である。金属部材９４２は、スイッチトキャパシタ回路２０に含まれるキャパシタＣ１０～Ｃ１６、Ｃ２０、Ｃ３０及びＣ４０と、フィルタ回路４０Ａに含まれるインダクタＬ５１Ａ～Ｌ５３Ａ並びにキャパシタＣ５１Ａ及びＣ５２Ａとの間に配置されている。

　金属部材９４３は、ｙ軸に沿って延びる金属壁である。金属部材９４３は、フィルタ回路４０Ａに含まれるインダクタＬ５１Ａ～Ｌ５３Ａ並びにキャパシタＣ５１Ａ及びＣ５２Ａと、フィルタ回路４０Ｂに含まれるインダクタＬ５１Ｂ～Ｌ５３Ｂ並びにキャパシタＣ５１Ｂ及びＣ５２Ｂとの間に配置されている。

　なお、金属部材９４１～９４３の各々の形状及び数は、上記に限定されない。例えば、金属部材９４１～９４３の各々は、壁ではなく、複数のボンディングワイヤで構成されてもよい。また例えば、金属部材９４１～９４３の各々は、一列に並ぶ複数の金属柱で構成されてもよい。このとき、複数の金属柱は、互いに離間して配置されてもよい。また例えば、金属部材９４１～９４３の各々は、多重壁で構成されてもよい。このとき、多重壁は、２つの回路部品（例えばキャパシタＣ１４及びＣ８２）を通る方向（例えばｘ方向）に重なるように配置されてもよい。

　回路部品Ｘ１１、Ｘ１２、Ｘ５１～Ｘ５６及びＸ８１は、本実施例に必須ではない任意の回路部品である。

　樹脂部材９１は、主面９０ａ及び主面９０ａ上の複数の電子部品の少なくとも一部を覆っている。樹脂部材９１は、主面９０ａ上の複数の電子部品の機械強度及び耐湿性等の信頼性を確保する機能を有する。なお、樹脂部材９１は、トラッカモジュール１００に含まれなくてもよい。

　主面９０ｂ上には、複数のランド電極１５０が配置されている。複数のランド電極１５０は、図２Ａ及び図２Ｂに示した入力端子１１０、出力端子１４１Ａ及び１４１Ｂ、インダクタ接続端子１１５及び１１６、並びに、制御端子６０１～６０６に加えてグランド端子を含む複数の外部接続端子として機能する。

　複数のランド電極１５０は、トラッカモジュール１００のｚ軸負方向に配置されたマザー基板（図示せず）上の入出力端子及び／又はグランド端子等に電気的に接続される。また、複数のランド電極１５０は、モジュール基板９０内に形成されたビア導体などを介して、主面９０ａ上に配置された複数の回路部品に電気的に接続される。

　複数のランド電極１５０としては、銅電極を用いることができるが、これに限定されない。例えば、複数のランド電極１５０として、はんだ電極が用いられてもよい。また、複数のランド電極１５０の代わりに、複数のバンプ電極又は複数のポスト電極が複数の外部接続端子として用いられてもよい。

　シールド電極層９３は、例えばスパッタ法により形成された金属薄膜である。シールド電極層９３は、樹脂部材９１の表面（上面及び側面）を覆うように形成されている。シールド電極層９３は、グランドに接続され、外来ノイズがトラッカモジュール１００を構成する電子部品に侵入すること、及び、トラッカモジュール１００で発生したノイズが他のモジュール又は他の機器に干渉することを抑制する。なお、シールド電極層９３は、トラッカモジュール１００に含まれなくてもよい。

　なお、本実施例に係るトラッカモジュール１００の構成は、例示であり、これに限定されない。例えば、主面９０ａに配置されたキャパシタ及びインダクタの一部は、モジュール基板９０内に形成されてもよい。また、主面９０ａに配置されたキャパシタ及びインダクタの一部は、トラッカモジュールに含まれなくてもよく、モジュール基板９０に配置されなくてもよい。

　なお、金属部材９４１は、デジタル制御回路６０に含まれるキャパシタＣ８１及びＣ８２と、プリレギュレータ回路１０に含まれるキャパシタＣ６１～Ｃ６４との間に配置されなくてもよく、デジタル制御回路６０に含まれるキャパシタＣ８１及びＣ８２と、フィルタ回路４０Ａに含まれるインダクタＬ５１Ａ～Ｌ５３Ａ並びにキャパシタＣ５１Ａ及びＣ５２Ａとの間に配置されなくてもよい。また、金属部材９４２及び９４３は、トラッカモジュール１００に含まれなくてもよい。

　［３．２　効果など］
　以上のように、本実施例に係るトラッカモジュール１００は、互いに対向する主面９０ａ及び９０ｂを有するモジュール基板９０と、スイッチトキャパシタ回路２０に含まれる少なくとも１つのスイッチと出力スイッチ回路３０Ａに含まれる少なくとも１つのスイッチとを含み、モジュール基板９０に配置された集積回路８０と、スイッチトキャパシタ回路２０に含まれ、主面９０ａ上に配置された少なくとも１つのキャパシタと、デジタル制御回路６０に含まれ、主面９０ａ上に配置された少なくとも１つのキャパシタと、グランドに接続され、主面９０ａ上に配置された少なくとも１つの金属部材と、を備え、デジタル制御回路６０は、エンベロープ信号に対応するデジタル制御信号（ＤＣＬ１Ａ、ＤＣＬ２Ａ）に基づいて出力スイッチ回路３０Ａを制御するよう構成され、スイッチトキャパシタ回路２０は、入力電圧に基づいて複数の離散的電圧を生成するよう構成され、出力スイッチ回路３０Ａは、デジタル制御回路６０からの制御信号Ｓ３Ａに基づいて複数の離散的電圧のうちの少なくとも１つを選択的に出力するよう構成され、少なくとも１つの金属部材（例えば金属部材９４１）は、スイッチトキャパシタ回路２０に含まれる少なくとも１つのキャパシタ（例えばキャパシタＣ１４）とデジタル制御回路６０に含まれる少なくとも１つのキャパシタ（例えばキャパシタＣ８２）との間に配置されている。

　また、別の見地では、本実施例に係るトラッカモジュール１００は、互いに対向する主面９０ａ及び主面９０ｂを有するモジュール基板９０と、スイッチトキャパシタ回路２０に含まれる少なくとも１つのスイッチと出力スイッチ回路３０Ａに含まれる少なくとも１つのスイッチとを含み、モジュール基板に配置された少なくとも１つの集積回路８０と、スイッチトキャパシタ回路２０に含まれ、主面９０ａ上に配置された少なくとも１つのキャパシタと、出力スイッチ回路３０Ａに接続されたデジタル制御回路６０に含まれ、主面９０ａ上に配置された少なくとも１つのキャパシタＣ８２と、グランドに接続され、主面９０ａ上に配置された少なくとも１つの金属部材と、を備え、スイッチトキャパシタ回路２０に含まれる少なくとも１つのキャパシタは、第１電極及び第２電極を有するキャパシタＣ１２と、第３電極及び第４電極を有するキャパシタＣ１５と、を含み、スイッチトキャパシタ回路に含まれる少なくとも１つのスイッチは、スイッチＳ２１～Ｓ２４及びＳ３１～Ｓ３４を含み、スイッチＳ２１の一端及びスイッチＳ２２の一端は、キャパシタＣ１１の第１電極に接続され、スイッチＳ３２の一端及びスイッチＳ３１の一端は、キャパシタＣ１１の第２電極に接続され、スイッチＳ２３の一端及びスイッチＳ２４の一端は、キャパシタＣ１４の第３電極に接続され、スイッチＳ３４の一端及びスイッチＳ３３の一端は、キャパシタＣ１４の第４電極に接続され、スイッチＳ２１の他端とスイッチＳ３２の他端とスイッチＳ２３の他端とスイッチＳ３４の他端とは、互いに接続され、スイッチＳ２２の他端は、スイッチＳ２４の他端に接続され、スイッチＳ３１の他端は、スイッチＳ３３の他端に接続され、出力スイッチ回路３０Ａは、出力端子１３０Ａを含み、出力スイッチ回路３０Ａに含まれる少なくとも１つのスイッチは、スイッチＳ２１の他端、スイッチＳ３２の他端、スイッチＳ２３の他端及びスイッチＳ３４の他端と出力端子１３０Ａとの間に接続されたスイッチＳ５３Ａと、スイッチＳ２２の他端及びスイッチＳ２４の他端と出力端子１３０Ａとの間に接続されたスイッチＳ５２Ａと、を含み、少なくとも１つの金属部材（例えば金属部材９４１）は、スイッチトキャパシタ回路２０に含まれる少なくとも１つのキャパシタ（例えばキャパシタＣ１４）とデジタル制御回路６０に含まれる少なくとも１つのキャパシタ（例えばキャパシタＣ８２）との間に配置されている。

　これによれば、スイッチトキャパシタ回路２０に含まれる少なくとも１つのキャパシタとデジタル制御回路６０に含まれる少なくとも１つのキャパシタとの間に少なくとも１つの金属部材が配置されることで、これらのキャパシタ間の容量結合を抑制することができる。したがって、デジタル制御回路６０で生じるデジタルノイズがスイッチトキャパシタ回路２０に侵入することを抑制することができ、デジタルノイズによる特性劣化を抑制することができる。特に、トラッカモジュール１００がデジタルＥＴモードで用いられる場合には、スイッチトキャパシタ回路２０では複数の離散的電圧が切り替えられることによるリンギングノイズが生じやすい。したがって、デジタルノイズがリンギングノイズに重畳することを抑制することで、より効果的に特性劣化を抑制することができる。

　また例えば、本実施例に係るトラッカモジュール１００において、デジタル制御回路６０は、デジタル制御論理信号を処理する第２コントローラ６２を含み、デジタル制御回路６０に含まれる少なくとも１つのキャパシタは、第２コントローラ６２とグランドとの間に接続されたキャパシタＣ８２を含んでもよい。

　これによれば、デジタル制御論理信号を処理する第２コントローラ６２に接続されたキャパシタＣ８２がスイッチトキャパシタ回路２０に含まれるキャパシタに結合することを抑制することができる。デジタル制御論理信号は、信号レベルの変化が周期的ではないため、ソース同期方式のデジタル制御信号よりも広い周波数範囲のノイズを含みやすい。このようなより広い周波数範囲のノイズをフィルタ等で除去することは難しいため特性劣化の抑制効果は大きい。

　また例えば、本実施例に係るトラッカモジュール１００は、さらに、プリレギュレータ回路１０に含まれ、主面９０ａ上に配置された少なくとも１つのキャパシタを備えてもよく、集積回路８０は、プリレギュレータ回路１０に含まれる少なくとも１つのスイッチを含み、プリレギュレータ回路１０は、入力電圧を第１電圧に変換してスイッチトキャパシタ回路２０に出力するよう構成され、少なくとも１つの金属部材（例えば金属部材９４１）は、さらに、デジタル制御回路６０に含まれる少なくとも１つのキャパシタ（例えばキャパシタＣ８２）とプリレギュレータ回路１０に含まれる少なくとも１つのキャパシタ（例えばキャパシタＣ６１）との間に配置されてもよい。

　これによれば、プリレギュレータ回路１０に含まれる少なくとも１つのキャパシタとデジタル制御回路６０に含まれる少なくとも１つのキャパシタとの間に少なくとも１つの金属部材が配置されることで、これらのキャパシタ間の容量結合を抑制することができる。したがって、デジタル制御回路６０で生じるデジタルノイズがプリレギュレータ回路１０に侵入することを抑制することができ、デジタルノイズによる特性劣化を抑制することができる。

　また例えば、本実施例に係るトラッカモジュール１００は、さらに、フィルタ回路４０Ａに含まれ、主面９０ａ上に配置された少なくとも１つのインダクタ及び少なくとも１つのキャパシタを備えてもよく、出力スイッチ回路３０Ａは、フィルタ回路４０Ａを介して、複数の離散的電圧のうちの少なくとも１つを選択的に出力するよう構成され、少なくとも１つの金属部材（例えば金属部材９４１）は、さらに、デジタル制御回路６０に含まれる少なくとも１つのキャパシタ（例えばキャパシタＣ８２）と、フィルタ回路４０Ａに含まれる少なくとも１つのインダクタ（例えばインダクタＬ５１Ａ）及び少なくとも１つのキャパシタ（例えばキャパシタＣ５１Ａ）との間に配置されてもよい。

　これによれば、フィルタ回路４０Ａに含まれる少なくとも１つのインダクタ及び少なくとも１つのキャパシタとデジタル制御回路６０に含まれる少なくとも１つのキャパシタとの間に少なくとも１つの金属部材が配置されることで、フィルタ回路４０Ａとデジタル制御回路６０との間の容量結合及び／又は誘導結合を抑制することができる。したがって、デジタル制御回路６０で生じるデジタルノイズがフィルタ回路４０Ａに侵入することを抑制することができ、デジタルノイズによる特性劣化を抑制することができる。

　また例えば、本実施例に係るトラッカモジュール１００において、少なくとも１つの金属部材（例えば金属部材９４２）は、スイッチトキャパシタ回路２０に含まれる少なくとも１つのキャパシタ（例えばキャパシタＣ１１）とフィルタ回路４０Ａに含まれる少なくとも１つのインダクタ（例えばインダクタＬ５１Ａ）及び少なくとも１つのキャパシタ（例えばキャパシタＣ５１Ａ）との間に配置されてもよい。

　これによれば、スイッチトキャパシタ回路２０に含まれる少なくとも１つのキャパシタとフィルタ回路４０Ａに含まれる少なくとも１つのインダクタ及び少なくとも１つのキャパシタとの間に少なくとも１つの金属部材が配置される。したがって、スイッチトキャパシタ回路２０とフィルタ回路４０Ａとの間の容量結合及び／又は誘導結合を抑制することができ、特性劣化を抑制することができる。

　また例えば、本実施例に係るトラッカモジュール１００は、さらに、フィルタ回路４０Ｂに含まれ、主面９０ａ上に配置された少なくとも１つのインダクタ及び少なくとも１つのキャパシタを備えてもよく、集積回路８０は、さらに、出力スイッチ回路３０Ｂに含まれる少なくとも１つのスイッチを含み、デジタル制御回路６０は、さらに、エンベロープ信号に対応するデジタル制御信号（ＤＣＬ１Ｂ、ＤＣＬ２Ｂ）に基づいて出力スイッチ回路３０Ｂを制御するよう構成され、出力スイッチ回路３０Ｂは、フィルタ回路４０Ｂを介して、デジタル制御回路６０からの制御信号Ｓ３Ｂに基づいて複数の離散的電圧のうちの少なくとも１つを選択的に出力するよう構成され、少なくとも１つの金属部材（例えば金属部材９４３）は、フィルタ回路４０Ａに含まれる少なくとも１つのインダクタ（例えばインダクタＬ５１Ａ）及び少なくとも１つのキャパシタ（例えばキャパシタＣ５１Ａ）とフィルタ回路４０Ｂに含まれる少なくとも１つのインダクタ（例えばインダクタＬ５１Ｂ）及び少なくとも１つのキャパシタ（例えばキャパシタＣ５１Ｂ）との間に配置されてもよい。

　これによれば、フィルタ回路４０Ａに含まれる少なくとも１つのインダクタ及び少なくとも１つのキャパシタとフィルタ回路４０Ｂに含まれる少なくとも１つのインダクタ及び少なくとも１つのキャパシタとの間に少なくとも１つの金属部材が配置される。したがって、フィルタ回路４０Ａ及び４０Ｂの間の容量結合及び／又は誘導結合を抑制することができ、特性劣化を抑制することができる。

　また例えば、本実施例に係るトラッカモジュール１００において、集積回路８０は、主面９０ａ上に配置され、少なくとも１つの金属部材は、デジタル制御回路６０に含まれる少なくとも１つのキャパシタ（例えばキャパシタＣ８２）と集積回路８０との間に配置されてもよい。

　これによれば、デジタル制御回路６０に含まれる少なくとも１つのキャパシタと集積回路８０との間に少なくとも１つの金属部材が配置されることで、デジタル制御回路６０と集積回路８０との間の容量結合及び／又は誘導結合を抑制することができる。したがって、デジタル制御回路６０で生じるデジタルノイズが集積回路８０に侵入することを抑制することができ、デジタルノイズによる特性劣化を抑制することができる。

　また例えば、本実施例に係るトラッカモジュール１００において、スイッチトキャパシタ回路２０に含まれる少なくとも１つのキャパシタ（例えばキャパシタＣ１４）と集積回路８０との間の距離Ｄ１は、デジタル制御回路６０に含まれる少なくとも１つのキャパシタ（例えばキャパシタＣ８２）と集積回路８０との間の距離Ｄ２よりも短くてもよい。

　これによれば、スイッチトキャパシタ回路２０に含まれるスイッチ及びキャパシタの間の距離を比較的短くすることができ、スイッチ及びキャパシタの間の配線長を短くすることができる。したがって、スイッチトキャパシタ回路２０における抵抗損失を低減することができる。特に、デジタルＥＴモードで複数の電力増幅器２Ａ及び２Ｂに電源電圧が供給される場合には、電源電圧を生成するためのスイッチトキャパシタ回路２０は、同時に動作する複数の電力増幅器２Ａ及び２Ｂで共用される。そのため、スイッチトキャパシタ回路２０内の配線を流れる電流が大きくなるので、配線長の短縮による抵抗損失の低減効果は大きい。

　（実施例２）
　次に、電源回路１の実施例２としてトラッカモジュール１００Ａについて説明する。本実施例では、モジュール基板９０の主面９０ａ及び９０ｂの両方に回路部品が配置される点が上記実施例１と主として異なる。以下に、本実施例に係るトラッカモジュール１００Ａについて、上記実施例１と異なる点を中心に、図７～図９を参照しながら説明する。

　［４．１　トラッカモジュール１００Ａの部品配置］
　図７は、本実施例に係るトラッカモジュール１００Ａの平面図である。図８は、本実施例に係るトラッカモジュール１００Ａの平面図であり、ｚ軸正側からモジュール基板９０の主面９０ｂ側を透視した図である。図９は、本実施例に係るトラッカモジュール１００Ａの断面図である。図９におけるトラッカモジュール１００Ａの断面は、図７及び図８のＩＸ－ＩＸ線における断面である。

　なお、図７～図９において、モジュール基板９０に配置された複数の回路部品を接続する配線の一部が省略されている。図７及び図８において、樹脂部材９１及び９２並びにシールド電極層９３の図示が省略されている。

　本実施例に係るトラッカモジュール１００Ａは、図２Ａ及び図２Ｂに示されたプリレギュレータ回路１０、スイッチトキャパシタ回路２０、出力スイッチ回路３０Ａ及び３０Ｂ、フィルタ回路４０Ａ及び４０Ｂ、並びに、デジタル制御回路６０に含まれる能動素子及び受動素子を含む複数の回路部品（パワーインダクタＬ７１を除く）に加えて、モジュール基板９０と、樹脂部材９１及び９２と、シールド電極層９３と、回路部品Ｘ５１～Ｘ５７及びＸ８１と、金属部材９４１Ａ及び９４２Ａと、複数のポスト電極１５０Ａと、を備える。

　主面９０ａ上には、キャパシタＣ１０～Ｃ１６、Ｃ２０、Ｃ３０、Ｃ４０、Ｃ５１Ａ、Ｃ５１Ｂ、Ｃ５２Ａ、Ｃ５２Ｂ、Ｃ６１～Ｃ６４、Ｃ８１、及び、Ｃ８２と、インダクタＬ５１Ａ～Ｌ５３Ａ及びＬ５１Ｂ～Ｌ５３Ｂと、抵抗Ｒ５１Ａ及びＲ５１Ｂと、回路部品Ｘ５１～Ｘ５７及びＸ８１と、金属部材９４１Ａ及び９４２Ａと、樹脂部材９１と、が配置されている。

　金属部材９４１Ａ及び９４２Ａの各々は、モジュール基板９０の主面９０ａ上に配置され、主面９０ａから突出することで主面９０ａの上方に少なくとも一部が存在している。金属部材９４１Ａ及び９４２Ａとしては、例えば、銅、アルミニウム、又は、銅及び／又はアルミニウムを含む合金を用いることができる。なお、金属部材９４１Ａ及び９４２Ａの材料はこれらに限定されない。

　金属部材９４１Ａ及び９４２Ａの各々は、グランドに接続されるグランド電極であり、シールド電極層９３に接触している。具体的には、金属部材９４１Ａ及び９４２Ａの各々は、トラッカモジュール１００Ａの上面においてシールド電極層９３に接触している。さらに、金属部材９４１Ａ及び９４２Ａの各々は、モジュール基板９０に形成されたパターン電極及びビア導体等を介して、グランド端子として機能するポスト電極１５０Ａに電気的に接続されてもよい。

　金属部材９４１Ａは、ｘ軸に沿って延びる金属壁とｙ軸に沿って延びる金属壁との組み合わせであり、モジュール基板９０の平面視においてＬ字形状を有する。金属部材９４１Ａは、デジタル制御回路６０に含まれるキャパシタＣ８１及びＣ８２と、スイッチトキャパシタ回路２０に含まれるキャパシタＣ１０～Ｃ１６、Ｃ２０、Ｃ３０及びＣ４０との間に配置されている。また、金属部材９４１Ａは、デジタル制御回路６０に含まれるキャパシタＣ８１及びＣ８２と、プリレギュレータ回路１０に含まれるキャパシタＣ６１～Ｃ６４との間に配置されている。さらに、金属部材９４１Ａは、デジタル制御回路６０に含まれるキャパシタＣ８１及びＣ８２と、フィルタ回路４０Ａに含まれるインダクタＬ５１Ａ～Ｌ５３Ａ並びにキャパシタＣ５１Ａ及びＣ５２Ａとの間に配置されている。

　金属部材９４２Ａは、ｘ軸に沿って延びる金属壁とｙ軸に沿って延びる金属壁との組み合わせであり、モジュール基板９０の平面視において十字形状を有する。金属部材９４２Ａは、スイッチトキャパシタ回路２０に含まれるキャパシタＣ１０～Ｃ１６、Ｃ２０、Ｃ３０及びＣ４０と、フィルタ回路４０Ａに含まれるインダクタＬ５１Ａ～Ｌ５３Ａ並びにキャパシタＣ５１Ａ及びＣ５２Ａとの間に配置されている。さらに、金属部材９４２Ａは、フィルタ回路４０Ａに含まれるインダクタＬ５１Ａ～Ｌ５３Ａ並びにキャパシタＣ５１Ａ及びＣ５２Ａと、フィルタ回路４０Ｂに含まれるインダクタＬ５１Ｂ～Ｌ５３Ｂ並びにキャパシタＣ５１Ｂ及びＣ５２Ｂとの間に配置されている。

　なお、金属部材９４１Ａ及び９４２Ａの各々の形状は、上記形状に限定されない。例えば、金属部材９４１Ａ及び９４２Ａの各々は、壁ではなく、複数のボンディングワイヤで構成されてもよい。また例えば、金属部材９４１Ａ及び９４２Ａの各々は、一列に並ぶ複数の金属柱で構成されてもよい。

　回路部品Ｘ５１～Ｘ５７及びＸ８１は、本実施例に必須ではない任意の回路部品である。

　主面９０ｂ上には、集積回路８０と複数のポスト電極１５０Ａとが配置されている。

　集積回路８０は、モジュール基板９０内のビア導体９５１及び９５２を介して金属部材９４１Ａ及び９４２Ａに接続されている。具体的には、集積回路８０内のＰＲスイッチ部８０ａは、ビア導体９５１を介して金属部材９４１Ａに接続されている。このとき、ＰＲスイッチ部８０ａは、モジュール基板９０の平面視において、ビア導体９５１及び金属部材９４１Ａと重なっている。さらに、集積回路８０内のＳＣスイッチ部８０ｂは、ビア導体９５２を介して金属部材９４２Ａに接続されている。このとき、ＳＣスイッチ部８０ｂは、モジュール基板９０の平面視において、ビア導体９５２及び金属部材９４２Ａと重なっている。

　ビア導体９５１及び９５２の各々は、モジュール基板９０内の貫通ビアである。なお、ビア導体９５１及び９５２の各々は、貫通ビアに限定されない。例えば、ビア導体９５１及び９５２の各々は、主面９０ａ側に露出するブラインドビアと主面９０ｂ側に露出するブラインドビアとの組み合わせであってもよい。

　複数のポスト電極１５０Ａは、図２Ａ及び図２Ｂに示した入力端子１１０、出力端子１４１Ａ及び１４１Ｂ、インダクタ接続端子１１５及び１１６、並びに、制御端子６０１～６０６に加えてグランド端子を含む複数の外部接続端子として機能する。

　複数のポスト電極１５０Ａは、トラッカモジュール１００Ａのｚ軸負方向に配置されたマザー基板（図示せず）上の入出力端子及び／又はグランド端子等に電気的に接続される。また、複数のポスト電極１５０Ａは、モジュール基板９０内に形成されたビア導体などを介して、主面９０ａ及び９０ｂ上に配置された複数の回路部品に電気的に接続される。

　複数のポスト電極１５０Ａとしては、銅電極を用いることができるが、これに限定されない。例えば、複数のポスト電極１５０Ａとして、はんだ電極が用いられてもよい。また、複数のポスト電極１５０Ａの代わりに、複数のバンプ電極又は複数のポスト電極が複数の外部接続端子として用いられてもよい。

　樹脂部材９２は、主面９０ｂ及び主面９０ｂ上の複数の電子部品の少なくとも一部を覆っている。樹脂部材９２は、主面９０ｂ上の複数の電子部品の機械強度及び耐湿性等の信頼性を確保する機能を有する。なお、樹脂部材９２は、トラッカモジュール１００Ａに含まれなくてもよい。

　なお、本実施例に係るトラッカモジュール１００Ａの構成は、例示であり、これに限定されない。例えば、主面９０ａに配置されたキャパシタ及びインダクタの一部は、モジュール基板９０内に形成されてもよい。また、主面９０ａに配置されたキャパシタ及びインダクタの一部は、トラッカモジュールに含まれなくてもよく、モジュール基板９０に配置されなくてもよい。

　なお、金属部材９４１Ａは、デジタル制御回路６０に含まれるキャパシタＣ８１及びＣ８２と、プリレギュレータ回路１０に含まれるキャパシタＣ６１～Ｃ６４との間に配置されなくてもよく、デジタル制御回路６０に含まれるキャパシタＣ８１及びＣ８２と、フィルタ回路４０Ａに含まれるインダクタＬ５１Ａ～Ｌ５３Ａ並びにキャパシタＣ５１Ａ及びＣ５２Ａとの間に配置されなくてもよい。また、金属部材９４２Ａは、トラッカモジュール１００Ａに含まれなくてもよい。また、集積回路８０は、金属部材９４１Ａ及び／又は９４２Ａに接続されなくてもよい。

　［４．２　効果など］
　以上のように、本実施例に係るトラッカモジュール１００Ａは、さらに、主面９０ｂ上に配置された複数のポスト電極１５０Ａを備えてもよく、集積回路８０は、主面９０ｂ上に配置されてもよい。

　これによれば、モジュール基板９０の主面９０ａ及び９０ｂの両方に回路部品を配置することができ、トラッカモジュール１００Ａの小型化を図ることができる。

　また例えば、本実施例に係るトラッカモジュール１００Ａにおいて、集積回路８０は、モジュール基板９０内のビア導体９５１及び／又は９５２を介して金属部材９４１Ａ及び／又は９４２Ａに接続されてもよい。

　これによれば、集積回路８０の熱をビア導体９５１及び／又は９５２を介して金属部材９４１Ａ及び／又は９４２Ａに伝達させることができ、集積回路８０の放熱性を向上させることができる。

　また例えば、本実施例に係るトラッカモジュール１００Ａにおいて、集積回路８０は、スイッチトキャパシタ回路２０に含まれる少なくとも１つのスイッチを含むＳＣスイッチ部８０ｂと、出力スイッチ回路３０Ａに含まれる少なくとも１つのスイッチを含むＯＳスイッチ部８０ｃと、を含み、ＳＣスイッチ部８０ｂは、モジュール基板９０内のビア導体９５２を介して金属部材９４２Ａに接続されてもよい。

　これによれば、集積回路８０内のＳＣスイッチ部８０ｂの熱をビア導体９５２を介して金属部材９４２Ａに伝達させることができる。ＳＣスイッチ部８０ｂは、比較的発熱量が大きいスイッチトキャパシタ回路２０のスイッチを含むので、集積回路８０の放熱性を効果的に向上させることができる。

　また例えば、本実施例に係るトラッカモジュール１００Ａにおいて、集積回路８０は、さらに、入力電圧を第１電圧に変換してスイッチトキャパシタ回路２０に出力するよう構成されたプリレギュレータ回路１０に含まれる少なくとも１つのスイッチを含むＰＲスイッチ部８０ａを含み、ＰＲスイッチ部８０ａは、モジュール基板９０内のビア導体９５１を介して金属部材９４１Ａに接続されてもよい。

　これによれば、集積回路８０内のＰＲスイッチ部８０ａの熱をビア導体９５１を介して金属部材９４１Ａに伝達させることができる。ＰＲスイッチ部８０ａは、比較的発熱量が大きいプリレギュレータ回路１０のスイッチを含むので、集積回路８０の放熱性を効果的に向上させることができる。

　（実施例３）
　次に、電源回路１の実施例３としてトラッカモジュール１００Ｂについて説明する。本実施例に係るトラッカモジュール１００Ｂには、デジタル制御回路６０に含まれるキャパシタＣ８１及びＣ８２がモジュール基板９０の主面９０ｂに配置され、金属部材９４１Ａ及び９４２Ａがモジュール基板９０の主面９０ａ上に配置されない点が上記実施例２と主として異なる。以下に、本実施例に係るトラッカモジュール１００Ｂについて、上記実施例２と異なる点を中心に、図１０～図１２を参照しながら説明する。

　［５．１　トラッカモジュール１００Ｂの部品配置］
　図１０は、本実施例に係るトラッカモジュール１００Ｂの平面図である。図１１は、本実施例に係るトラッカモジュール１００Ｂの平面図であり、ｚ軸正側からモジュール基板９０の主面９０ｂ側を透視した図である。図１２は、本実施例に係るトラッカモジュール１００Ｂの断面図である。図１２におけるトラッカモジュール１００Ｂの断面は、図１０及び図１１のＸＩＩ－ＸＩＩ線における断面である。

　なお、図１０～図１２において、モジュール基板９０に配置された複数の回路部品を接続する配線の一部が省略されている。図１０及び図１１において、樹脂部材９１及び９２並びにシールド電極層９３の図示が省略されている。

　本実施例に係るトラッカモジュール１００Ｂは、図２Ａ及び図２Ｂに示されたプリレギュレータ回路１０、スイッチトキャパシタ回路２０、出力スイッチ回路３０Ａ及び３０Ｂ、フィルタ回路４０Ａ及び４０Ｂ、並びに、デジタル制御回路６０に含まれる能動素子及び受動素子を含む複数の回路部品（パワーインダクタＬ７１を除く）に加えて、モジュール基板９０と、樹脂部材９１及び９２と、シールド電極層９３と、回路部品Ｘ５１～Ｘ５７及びＸ８１と、金属部材９４１Ａ及び９４２Ａと、複数のポスト電極１５０Ａと、を備える。

　主面９０ａ上には、キャパシタＣ１０～Ｃ１６、Ｃ２０、Ｃ３０、Ｃ４０、Ｃ５１Ａ、Ｃ５１Ｂ、Ｃ５２Ａ、Ｃ５２Ｂ、及び、Ｃ６１～Ｃ６４と、インダクタＬ５１Ａ～Ｌ５３Ａ及びＬ５１Ｂ～Ｌ５３Ｂと、抵抗Ｒ５１Ａ及びＲ５１Ｂと、回路部品Ｘ５１～Ｘ５７と、樹脂部材９１と、が配置されている。

　主面９０ｂ上には、集積回路８０及び複数のポスト電極１５０Ａに加えて、キャパシタＣ８１及びＣ８２並びに回路部品Ｘ８１が配置されている。

　モジュール基板９０内のグランド電極層９４は、デジタル制御回路６０に含まれるキャパシタＣ８１及びＣ８２と、スイッチトキャパシタ回路２０に含まれるキャパシタＣ１０～Ｃ１６、Ｃ２０、Ｃ３０及びＣ４０との間に配置されている。また、グランド電極層９４は、デジタル制御回路６０に含まれるキャパシタＣ８１及びＣ８２と、フィルタ回路４０Ａに含まれるインダクタＬ５１Ａ～Ｌ５３Ａ及びキャパシタＣ５１Ａ及びＣ５２Ａとの間に配置されている。なお、モジュール基板９０は、グランド電極層９４を含まなくてもよい。

　なお、本実施例に係るトラッカモジュール１００Ｂの構成は、例示であり、これに限定されない。例えば、主面９０ａに配置されたキャパシタ及びインダクタの一部は、モジュール基板９０内に形成されてもよい。また、主面９０ａに配置されたキャパシタ及びインダクタの一部は、トラッカモジュールに含まれなくてもよく、モジュール基板９０に配置されなくてもよい。また例えば、集積回路８０とキャパシタＣ８１及びＣ８２とは、主面９０ａ上に配置され、キャパシタＣ１０～Ｃ１６、Ｃ２０、Ｃ３０、Ｃ４０、Ｃ５１Ａ、Ｃ５１Ｂ、Ｃ５２Ａ、Ｃ５２Ｂ、及び、Ｃ６１～Ｃ６４と、インダクタＬ５１Ａ～Ｌ５３Ａ及びＬ５１Ｂ～Ｌ５３Ｂとは、主面９０ｂ上に配置されてもよい。

　［５．２　効果など］
　以上のように、本実施例に係るトラッカモジュール１００Ｂは、互いに対向する主面９０ａ及び９０ｂを有するモジュール基板９０と、スイッチトキャパシタ回路２０に含まれる少なくとも１つのスイッチと出力スイッチ回路３０Ａに含まれる少なくとも１つのスイッチとを含み、モジュール基板９０に配置された集積回路８０と、スイッチトキャパシタ回路２０に含まれる少なくとも１つのキャパシタと、デジタル制御回路６０に含まれる少なくとも１つのキャパシタと、を備え、デジタル制御回路６０は、エンベロープ信号に対応するデジタル制御信号（ＤＣＬ１Ａ、ＤＣＬ２Ａ）に基づいて出力スイッチ回路３０Ａを制御するよう構成され、スイッチトキャパシタ回路２０は、入力電圧に基づいて複数の離散的電圧を生成するよう構成され、出力スイッチ回路３０Ａは、デジタル制御回路６０からの制御信号Ｓ３Ａに基づいて複数の離散的電圧のうちの少なくとも１つを選択的に出力するよう構成され、スイッチトキャパシタ回路２０に含まれる少なくとも１つのキャパシタ（例えばキャパシタＣ１４）は、主面９０ａ及び９０ｂの一方に配置され、デジタル制御回路６０に含まれる少なくとも１つのキャパシタ（例えばキャパシタＣ８２）は、主面９０ａ及び９０ｂの他方に配置されている。

　これによれば、スイッチトキャパシタ回路２０に含まれる少なくとも１つのキャパシタは、デジタル制御回路６０に含まれる少なくとも１つのキャパシタが配置された主面９０ａ及び９０ｂの他方に対向する主面９０ａ及び９０ｂの一方に配置される。したがって、これらのキャパシタ間の容量結合を抑制することができる。その結果、デジタル制御回路６０で生じるデジタルノイズがスイッチトキャパシタ回路２０に侵入することを抑制することができ、デジタルノイズによる特性劣化を抑制することができる。特に、トラッカモジュール１００ＢがデジタルＥＴモードで用いられる場合には、スイッチトキャパシタ回路２０では複数の離散的電圧が切り替えられることによるリンギングノイズが生じやすい。したがって、デジタルノイズがリンギングノイズに重畳することを抑制することで、より効果的に特性劣化を抑制することができる。さらに、モジュール基板９０の主面９０ａ及び９０ｂの両方に回路部品を配置することができ、トラッカモジュール１００Ｂの小型化を図ることができる。

　また例えば、本実施例に係るトラッカモジュール１００Ｂにおいて、モジュール基板９０は、グランドに接続されるグランド電極層９４を含み、グランド電極層９４は、スイッチトキャパシタ回路２０に含まれる少なくとも１つのキャパシタとデジタル制御回路６０に含まれる少なくとも１つのキャパシタとの間に配置されてもよい。

　これによれば、グランド電極層９４によってスイッチトキャパシタ回路２０及びデジタル制御回路６０間の結合をより効果的に抑制することができ、デジタルノイズによる特性劣化をより効果的に抑制することができる。

　また例えば、本実施例に係るトラッカモジュール１００Ｂは、さらに、主面９０ｂ上に配置された複数のポスト電極１５０Ａを備えてもよく、スイッチトキャパシタ回路２０に含まれる少なくとも１つのキャパシタは、主面９０ａ上に配置され、デジタル制御回路６０に含まれる少なくとも１つのキャパシタは、主面９０ｂ上に配置されてもよい。

　これによれば、モジュール基板９０の主面９０ａ及び９０ｂの両方に回路部品を配置することができ、トラッカモジュール１００Ｂの小型化を図ることができる。

　また例えば、本実施例に係るトラッカモジュール１００Ｂは、さらに、入力電圧を第１電圧に変換してスイッチトキャパシタ回路２０に出力するよう構成されたプリレギュレータ回路１０に含まれる少なくとも１つのキャパシタを備えてもよく、集積回路８０は、プリレギュレータ回路１０に含まれる少なくとも１つのスイッチを含み、プリレギュレータ回路１０に含まれる少なくとも１つのキャパシタは、主面９０ａ及び９０ｂの一方に配置されてもよい。

　これによれば、プリレギュレータ回路１０に含まれる少なくとも１つのキャパシタは、デジタル制御回路６０に含まれる少なくとも１つのキャパシタが配置された主面９０ａ及び９０ｂの他方に対向する主面９０ａ及び９０ｂの一方に配置される。したがって、これらのキャパシタ間の容量結合を抑制することができる。その結果、デジタル制御回路６０で生じるデジタルノイズがプリレギュレータ回路１０に侵入することを抑制することができ、デジタルノイズによる特性劣化を抑制することができる。

　また例えば、本実施例に係るトラッカモジュール１００Ｂにおいて、モジュール基板９０は、グランドに接続されるグランド電極層９４を含み、グランド電極層９４は、プリレギュレータ回路１０に含まれる少なくとも１つのキャパシタとデジタル制御回路６０に含まれる少なくとも１つのキャパシタとの間に配置されてもよい。

　これによれば、グランド電極層９４によってプリレギュレータ回路１０及びデジタル制御回路６０間の結合をより効果的に抑制することができ、デジタルノイズによる特性劣化をより効果的に抑制することができる。

　また例えば、本実施例に係るトラッカモジュール１００Ｂは、さらに、フィルタ回路４０Ａに含まれる少なくとも１つのインダクタ及び少なくとも１つのキャパシタを備えてもよく、出力スイッチ回路３０Ａは、フィルタ回路４０Ａを介して、複数の離散的電圧のうちの少なくとも１つを選択的に出力するよう構成され、フィルタ回路４０Ａに含まれる少なくとも１つのインダクタ及び少なくとも１つのキャパシタは、主面９０ａ及び９０ｂの一方に配置されてもよい。

　これによれば、フィルタ回路４０Ａに含まれる少なくとも１つのインダクタ及び少なくとも１つのキャパシタは、デジタル制御回路６０に含まれる少なくとも１つのキャパシタが配置された主面９０ａ及び９０ｂの他方に対向する主面９０ａ及び９０ｂの一方に配置される。したがって、フィルタ回路４０Ａ及びデジタル制御回路６０間の結合を抑制することができる。その結果、デジタル制御回路６０で生じるデジタルノイズがフィルタ回路４０Ａに侵入することを抑制することができ、デジタルノイズによる特性劣化を抑制することができる。

　また例えば、本実施例に係るトラッカモジュール１００Ｂにおいて、モジュール基板９０は、グランドに接続されるグランド電極層９４を含み、グランド電極層９４は、フィルタ回路４０Ａに含まれる少なくとも１つのインダクタ及び少なくとも１つのキャパシタとデジタル制御回路６０に含まれる少なくとも１つのキャパシタとの間に配置されてもよい。

　これによれば、グランド電極層９４によってフィルタ回路４０Ａ及びデジタル制御回路６０間の結合をより効果的に抑制することができ、デジタルノイズによる特性劣化をより効果的に抑制することができる。

　（他の実施の形態）
　以上、本発明に係るトラッカモジュールについて、実施の形態及び実施例に基づいて説明したが、本発明に係るトラッカモジュールは、上記実施の形態及び上記実施例に限定されるものではない。上記実施の形態及び上記実施例における任意の構成要素を組み合わせて実現される別の実施の形態及び別の実施例や、上記実施の形態及び上記実施例に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、上記トラッカモジュールを内蔵した各種機器も本発明に含まれる。

　例えば、上記実施の形態に係る各種回路の回路構成において、図面に開示された各回路素子及び信号経路を接続する経路の間に、別の回路素子及び配線などが挿入されてもよい。例えば、電力増幅器２Ａとフィルタ３Ａとの間、及び／又は、フィルタ３Ａとアンテナ６との間に、インピーダンス整合回路が挿入されてもよい。

　また例えば、上記実施例に係るトラッカモジュール１００、１００Ａ及び１００Ｂにおいて、キャパシタＣ５１Ａ及び／又はＣ５２Ａは、集積回路８０に含まれてもよい。同様に、キャパシタＣ５１Ｂ及び／又はＣ５２Ｂは、集積回路８０に含まれてもよい。これによれば、トラッカモジュール１００、１００Ａ及び１００Ｂの小型化を図ることができる。

　本発明は、電力増幅器に電源電圧を供給するトラッカモジュールとして、携帯電話などの通信機器に広く利用できる。

　１　電源回路
　２Ａ、２Ｂ　電力増幅器
　３Ａ、３Ｂ　フィルタ
　４　ＰＡ制御回路
　５　ＲＦＩＣ
　６　アンテナ
　７　通信装置
　１０　プリレギュレータ回路
　２０　スイッチトキャパシタ回路
　３０Ａ、３０Ｂ　出力スイッチ回路
　４０Ａ、４０Ｂ　フィルタ回路
　５０　直流電源
　６０　デジタル制御回路
　６１　第１コントローラ
　６２　第２コントローラ
　８０　集積回路
　８０ａ　ＰＲスイッチ部
　８０ｂ　ＳＣスイッチ部
　８０ｃ　ＯＳスイッチ部
　８０ｄ　デジタル制御部
　９０　モジュール基板
　９０ａ、９０ｂ　主面
　９１、９２　樹脂部材
　９３　シールド電極層
　９４　グランド電極層
　１００、１００Ａ、１００Ｂ　トラッカモジュール
　１１０、１３１Ａ、１３１Ｂ、１３２Ａ、１３２Ｂ、１３３Ａ、１３３Ｂ、１３４Ａ、１３４Ｂ、１４０Ａ、１４０Ｂ　入力端子
　１１１、１１２、１１３、１１４、１３０Ａ、１３０Ｂ、１４１Ａ、１４１Ｂ　出力端子
　１５０　ランド電極
　１５０Ａ　ポスト電極
　６０１、６０２、６０３、６０４、６０５、６０６　制御端子
　９４１、９４２、９４３、９４１Ａ、９４２Ａ　金属部材
　９５１、９５２　ビア導体
　Ｃ１０、Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４、Ｃ１５、Ｃ１６、Ｃ２０、Ｃ３０、Ｃ４０、Ｃ５１Ａ、Ｃ５１Ｂ、Ｃ５２Ａ、Ｃ５２Ｂ、Ｃ６１、Ｃ６２、Ｃ６３、Ｃ６４、Ｃ８１、Ｃ８２　キャパシタ
　Ｌ５１Ａ、Ｌ５１Ｂ、Ｌ５２Ａ、Ｌ５２Ｂ、Ｌ５３Ａ、Ｌ５３Ｂ　インダクタ
　Ｌ７１　パワーインダクタ
　Ｎ１、Ｎ２、Ｎ３、Ｎ４　ノード
　Ｒ５１Ａ、Ｒ５１Ｂ　抵抗
　Ｓ１、Ｓ２、Ｓ３Ａ、Ｓ３Ｂ　制御信号
　Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２４、Ｓ３１、Ｓ３２、Ｓ３３、Ｓ３４、Ｓ４１、Ｓ４２、Ｓ４３、Ｓ４４、Ｓ５１Ａ、Ｓ５１Ｂ、Ｓ５２Ａ、Ｓ５２Ｂ、Ｓ５３Ａ、Ｓ５３Ｂ、Ｓ５４Ａ、Ｓ５４Ｂ、Ｓ６１、Ｓ６２、Ｓ６３、Ｓ７１、Ｓ７２　スイッチ
　Ｖ１、Ｖ２、Ｖ３、Ｖ４　電圧

Claims

　互いに対向する第１主面及び第２主面を有するモジュール基板と、
　スイッチトキャパシタ回路に含まれる少なくとも１つのスイッチと第１出力スイッチ回路に含まれる少なくとも１つのスイッチとを含み、前記モジュール基板に配置された少なくとも１つの集積回路と、
　前記スイッチトキャパシタ回路に含まれ、前記第１主面上に配置された少なくとも１つのキャパシタと、
　デジタル制御回路に含まれ、前記第１主面上に配置された少なくとも１つのキャパシタと、
　グランドに接続され、前記第１主面上に配置された少なくとも１つの金属部材と、を備え、
　前記デジタル制御回路は、第１エンベロープ信号に対応する第１デジタル制御信号に基づいて前記第１出力スイッチ回路を制御するよう構成され、
　前記スイッチトキャパシタ回路は、入力電圧に基づいて複数の離散的電圧を生成するよう構成され、
　前記第１出力スイッチ回路は、前記デジタル制御回路からの第１制御信号に基づいて前記複数の離散的電圧のうちの少なくとも１つを選択的に出力するよう構成され、
　前記少なくとも１つの金属部材は、前記スイッチトキャパシタ回路に含まれる前記少なくとも１つのキャパシタと前記デジタル制御回路に含まれる前記少なくとも１つのキャパシタとの間に配置されている、
　トラッカモジュール。
　前記デジタル制御回路は、デジタル制御論理信号を処理するコントローラを含み、
　前記デジタル制御回路に含まれる前記少なくとも１つのキャパシタは、前記コントローラとグランドとの間に接続されたキャパシタを含む、
　請求項１に記載のトラッカモジュール。
　前記トラッカモジュールは、さらに、プリレギュレータ回路に含まれ、前記第１主面上に配置された少なくとも１つのキャパシタを備え、
　前記少なくとも１つの集積回路は、前記プリレギュレータ回路に含まれる少なくとも１つのスイッチを含み、
　前記プリレギュレータ回路は、前記入力電圧を第１電圧に変換して前記スイッチトキャパシタ回路に出力するよう構成され、
　前記少なくとも１つの金属部材は、さらに、前記デジタル制御回路に含まれる前記少なくとも１つのキャパシタと前記プリレギュレータ回路に含まれる前記少なくとも１つのキャパシタとの間に配置されている、
　請求項１又は２に記載のトラッカモジュール。
　前記トラッカモジュールは、さらに、第１フィルタ回路に含まれ、前記第１主面上に配置された少なくとも１つのインダクタ及び少なくとも１つのキャパシタを備え、
　前記第１出力スイッチ回路は、前記第１フィルタ回路を介して、前記複数の離散的電圧のうちの少なくとも１つを選択的に出力するよう構成され、
　前記少なくとも１つの金属部材は、さらに、前記デジタル制御回路に含まれる前記少なくとも１つのキャパシタと、前記第１フィルタ回路に含まれる前記少なくとも１つのインダクタ及び前記少なくとも１つのキャパシタとの間に配置されている、
　請求項１～３のいずれか１項に記載のトラッカモジュール。
　前記少なくとも１つの金属部材は、さらに、前記スイッチトキャパシタ回路に含まれる前記少なくとも１つのキャパシタと前記第１フィルタ回路に含まれる前記少なくとも１つのインダクタ及び前記少なくとも１つのキャパシタとの間に配置されている、
　請求項４に記載のトラッカモジュール。
　前記トラッカモジュールは、さらに、第２フィルタ回路に含まれ、前記第１主面上に配置された少なくとも１つのインダクタ及び少なくとも１つのキャパシタを備え、
　前記少なくとも１つの集積回路は、さらに、第２出力スイッチ回路に含まれる少なくとも１つのスイッチを含み、
　前記デジタル制御回路は、さらに、第２エンベロープ信号に対応する第２デジタル制御信号に基づいて前記第２出力スイッチ回路を制御するよう構成され、
　前記第２出力スイッチ回路は、前記第２フィルタ回路を介して、前記デジタル制御回路からの第２制御信号に基づいて前記複数の離散的電圧のうちの少なくとも１つを選択的に出力するよう構成され、
　前記少なくとも１つの金属部材は、さらに、前記第１フィルタ回路に含まれる前記少なくとも１つのインダクタ及び前記少なくとも１つのキャパシタと前記第２フィルタ回路に含まれる前記少なくとも１つのインダクタ及び前記少なくとも１つのキャパシタとの間に配置されている、
　請求項５に記載のトラッカモジュール。
　前記少なくとも１つの集積回路は、前記第１主面上に配置され、
　前記少なくとも１つの金属部材は、前記デジタル制御回路に含まれる前記少なくとも１つのキャパシタと前記少なくとも１つの集積回路との間に配置されている、
　請求項１～６のいずれか１項に記載のトラッカモジュール。
　前記スイッチトキャパシタ回路に含まれる前記少なくとも１つのキャパシタと前記少なくとも１つの集積回路との間の距離は、前記デジタル制御回路に含まれる前記少なくとも１つのキャパシタと前記少なくとも１つの集積回路との間の距離よりも短い、
　請求項７に記載のトラッカモジュール。
　前記トラッカモジュールは、さらに、前記第２主面上に配置された複数の外部接続端子を備え、
　前記少なくとも１つの集積回路は、前記第２主面上に配置されている、
　請求項１～６のいずれか１項に記載のトラッカモジュール。
　前記少なくとも１つの集積回路は、前記モジュール基板内の少なくとも１つのビア導体を介して前記少なくとも１つの金属部材に接続されている、
　請求項９に記載のトラッカモジュール。
　前記少なくとも１つの集積回路は、
　前記スイッチトキャパシタ回路に含まれる少なくとも１つのスイッチを含む第１スイッチ部と、
　前記第１出力スイッチ回路に含まれる少なくとも１つのスイッチを含む第２スイッチ部と、を含み、
　前記第１スイッチ部は、前記少なくとも１つのビア導体を介して前記少なくとも１つの金属部材に接続されている、
　請求項１０に記載のトラッカモジュール。
　前記少なくとも１つの集積回路は、さらに、前記入力電圧を第１電圧に変換して前記スイッチトキャパシタ回路に出力するよう構成されたプリレギュレータ回路に含まれる少なくとも１つのスイッチを含む第３スイッチ部を含み、
　前記第３スイッチ部は、前記少なくとも１つのビア導体を介して前記少なくとも１つの金属部材に接続されている、
　請求項１１に記載のトラッカモジュール。
　互いに対向する第１主面及び第２主面を有するモジュール基板と、
　スイッチトキャパシタ回路に含まれる少なくとも１つのスイッチと第１出力スイッチ回路に含まれる少なくとも１つのスイッチとを含み、前記モジュール基板に配置された少なくとも１つの集積回路と、
　前記スイッチトキャパシタ回路に含まれる少なくとも１つのキャパシタと、
　デジタル制御回路に含まれる少なくとも１つのキャパシタと、を備え、
　前記デジタル制御回路は、第１エンベロープ信号に対応する第１デジタル制御信号に基づいて前記第１出力スイッチ回路を制御するよう構成され、
　前記スイッチトキャパシタ回路は、入力電圧に基づいて複数の離散的電圧を生成するよう構成され、
　前記第１出力スイッチ回路は、前記デジタル制御回路からの第１制御信号に基づいて前記複数の離散的電圧のうちの少なくとも１つを選択的に出力するよう構成され、
　前記スイッチトキャパシタ回路に含まれる前記少なくとも１つのキャパシタは、前記第１主面及び前記第２主面の一方に配置され、
　前記デジタル制御回路に含まれる前記少なくとも１つのキャパシタは、前記第１主面及び前記第２主面の他方に配置されている、
　トラッカモジュール。
　前記モジュール基板は、グランドに接続されるグランド電極層を含み、
　前記グランド電極層は、前記スイッチトキャパシタ回路に含まれる前記少なくとも１つのキャパシタと前記デジタル制御回路に含まれる前記少なくとも１つのキャパシタとの間に配置されている、
　請求項１３に記載のトラッカモジュール。
　前記トラッカモジュールは、さらに、前記第２主面上に配置された複数の外部接続端子を備え、
　前記スイッチトキャパシタ回路に含まれる前記少なくとも１つのキャパシタは、前記第１主面上に配置され、
　前記デジタル制御回路に含まれる前記少なくとも１つのキャパシタは、前記第２主面上に配置されている、
　請求項１３又は１４に記載のトラッカモジュール。
　前記トラッカモジュールは、さらに、前記入力電圧を第１電圧に変換して前記スイッチトキャパシタ回路に出力するよう構成されたプリレギュレータ回路に含まれる少なくとも１つのキャパシタを備え、
　前記少なくとも１つの集積回路は、前記プリレギュレータ回路に含まれる少なくとも１つのスイッチを含み、
　前記プリレギュレータ回路に含まれる前記少なくとも１つのキャパシタは、前記第１主面及び前記第２主面の前記一方に配置されている、
　請求項１３～１５のいずれか１項に記載のトラッカモジュール。
　前記モジュール基板は、グランドに接続されるグランド電極層を含み、
　前記グランド電極層は、前記プリレギュレータ回路に含まれる前記少なくとも１つのキャパシタと前記デジタル制御回路に含まれる前記少なくとも１つのキャパシタとの間に配置されている、
　請求項１６に記載のトラッカモジュール。
　前記トラッカモジュールは、さらに、第１フィルタ回路に含まれる少なくとも１つのインダクタ及び少なくとも１つのキャパシタを備え、
　前記第１出力スイッチ回路は、前記第１フィルタ回路を介して、前記複数の離散的電圧のうちの少なくとも１つを選択的に出力するよう構成され、
　前記第１フィルタ回路に含まれる前記少なくとも１つのインダクタ及び前記少なくとも１つのキャパシタは、前記第１主面及び前記第２主面の前記一方に配置されている、
　請求項１３～１７のいずれか１項に記載のトラッカモジュール。
　前記モジュール基板は、グランドに接続されるグランド電極層を含み、
　前記グランド電極層は、前記第１フィルタ回路に含まれる前記少なくとも１つのインダクタ及び前記少なくとも１つのキャパシタと前記デジタル制御回路に含まれる前記少なくとも１つのキャパシタとの間に配置されている、
　請求項１８に記載のトラッカモジュール。
　互いに対向する第１主面及び第２主面を有するモジュール基板と、
　スイッチトキャパシタ回路に含まれる少なくとも１つのスイッチと出力スイッチ回路に含まれる少なくとも１つのスイッチとを含み、前記モジュール基板に配置された少なくとも１つの集積回路と、
　前記スイッチトキャパシタ回路に含まれ、前記第１主面上に配置された少なくとも１つのキャパシタと、
　前記出力スイッチ回路に接続されたデジタル制御回路に含まれ、前記第１主面上に配置された少なくとも１つのキャパシタと、
　グランドに接続され、前記第１主面上に配置された少なくとも１つの金属部材と、を備え、
　前記スイッチトキャパシタ回路に含まれる少なくとも１つのキャパシタは、第１電極及び第２電極を有する第１キャパシタと、第３電極及び第４電極を有する第２キャパシタと、を含み、
　前記スイッチトキャパシタ回路に含まれる前記少なくとも１つのスイッチは、第１スイッチ、第２スイッチ、第３スイッチ、第４スイッチ、第５スイッチ、第６スイッチ、第７スイッチ及び第８スイッチを含み、
　前記第１スイッチの一端及び前記第３スイッチの一端は、前記第１電極に接続され、
　前記第２スイッチの一端及び前記第４スイッチの一端は、前記第２電極に接続され、
　前記第５スイッチの一端及び前記第７スイッチの一端は、前記第３電極に接続され、
　前記第６スイッチの一端及び前記第８スイッチの一端は、前記第４電極に接続され、
　前記第１スイッチの他端と前記第２スイッチの他端と前記第５スイッチの他端と前記第６スイッチの他端とは、互いに接続され、
　前記第３スイッチの他端は、前記第７スイッチの他端に接続され、
　前記第４スイッチの他端は、前記第８スイッチの他端に接続され、
　前記出力スイッチ回路は、出力端子を含み、
　前記出力スイッチ回路に含まれる前記少なくとも１つのスイッチは、
　前記第１スイッチの他端、前記第２スイッチの他端、前記第５スイッチの他端及び前記第６スイッチの他端と前記出力端子との間に接続された第９スイッチと、
　前記第３スイッチの他端及び前記第７スイッチの他端と前記出力端子との間に接続された第１０スイッチと、を含み、
　前記少なくとも１つの金属部材は、前記スイッチトキャパシタ回路に含まれる前記少なくとも１つのキャパシタと前記デジタル制御回路に含まれる前記少なくとも１つのキャパシタとの間に配置されている、
　トラッカモジュール。