WO2023053167A1 - 光半導体素子、光モジュールおよび光半導体素子の製造方法 - Google Patents

光半導体素子、光モジュールおよび光半導体素子の製造方法 Download PDF

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栄治 中井
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三菱電機株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
    • H01S5/227—Buried mesa structure ; Striped active layer

Definitions

  • the present disclosure relates to an optical semiconductor element, an optical module, and a method for manufacturing an optical semiconductor element used for optical communication.
  • Some optical semiconductor devices such as semiconductor lasers used for optical communication have high-resistance buried layers formed on both sides of a mesa containing an active layer so as to bury the mesa.
  • an electron barrier layer is provided from the side surface of the mesa to the upper surface of the substrate in order to suppress leakage current (see, for example, Patent Document 1). This electron barrier layer suppresses leakage current flowing between the mesa and the high resistance buried layer.
  • the optical semiconductor device described above limits the modulation speed of the laser.
  • the electron barrier layer is also formed on the upper surface of the substrate.
  • a parasitic capacitance is generated between the electron barrier layer formed on the upper surface of the substrate and the substrate. This parasitic capacitance limits the modulation speed of the laser.
  • the present disclosure has been made to solve the above problems, and an object thereof is to obtain an optical semiconductor element, an optical module, and a method for manufacturing an optical semiconductor element capable of high-speed operation while suppressing leakage current. .
  • An optical semiconductor device includes a substrate, at least a portion of a first clad layer formed on the substrate, a mesa in which an active layer and a second clad layer are sequentially stacked from the bottom, and both sides of the mesa.
  • An electron barrier layer that serves as an electron barrier against the active layer is formed on the surface so as to cover at least the side surfaces of the active layer and the second clad layer, and the mesa and the electron barrier layer are embedded on both sides of the mesa.
  • a semi-insulating high-resistance buried layer formed; and a contact layer formed on the second cladding layer, wherein the high-resistance buried layers formed on both sides of the mesa are each continuous. , the lower surface of the high resistance buried layer is in contact with the substrate or the first clad layer.
  • an optical module includes a stem, a lead pin passing through the stem, a carrier fixed to the stem, the optical semiconductor element fixed to the carrier and electrically connected to the lead pin, and an optical semiconductor element a lens that converges the laser light emitted from the device and emits it to the outside; and a lens cap that has a cylindrical cap that fixes the lens, and the cap is fixed to a stem so as to enclose the carrier and the optical semiconductor element.
  • a method for manufacturing an optical semiconductor device includes a step of sequentially laminating a first clad layer, an active layer and a second clad layer on a substrate, and a step of forming a mesa, wherein the mesa is formed by: etching both sides of the forming location to expose the substrate from the top surface of the second cladding layer or halfway through the first cladding layer to form a mesa; forming a semi-insulating first high-resistance buried layer on the top surface of the substrate or the first cladding layer such that the top of the side surface of the mesa does not exceed the bottom of the active layer; forming an electron barrier layer on both sides of the mesa to serve as an electron barrier against the active layer; forming a second high-resistance buried layer of the same material and composition as the resistance buried layer; and forming a contact layer on the second clad layer.
  • the electron barrier layer is formed on the side surface of the mesa, the high resistance buried layers on both sides of the mesa are respectively continuous, and the lower surface of the high resistance buried layer is in contact with the substrate or the first cladding layer. Therefore, it is possible to obtain an optical semiconductor device capable of high-speed operation while suppressing leakage current.
  • FIG. 1 is a cross-sectional view of an optical semiconductor device according to Embodiment 1;
  • FIG. FIG. 4 is a cross-sectional view of a modification of the optical semiconductor device according to Embodiment 1;
  • FIG. 3 is a cross-sectional view of a comparative example of the optical semiconductor device according to Embodiment 1;
  • FIG. 3 is a cross-sectional view of a comparative example of the optical semiconductor device according to Embodiment 1;
  • FIG. 4 is a cross-sectional view showing a method for manufacturing an optical semiconductor device according to Embodiment 1;
  • FIG. 4 is a cross-sectional view showing a method for manufacturing an optical semiconductor device according to Embodiment 1;
  • FIG. 4 is a cross-sectional view showing a method for manufacturing an optical semiconductor device according to Embodiment 1;
  • FIG. 4 is a cross-sectional view showing a method for manufacturing an optical semiconductor device according to Embodiment 1;
  • FIG. 4 is a cross-sectional view showing a method for manufacturing an optical semiconductor device according to Embodiment 1;
  • FIG. 4 is a cross-sectional view showing a method for manufacturing an optical semiconductor device according to Embodiment 1;
  • FIG. 4 is a cross-sectional view showing a method for manufacturing an optical semiconductor device according to Embodiment 1;
  • FIG. 8 is a cross-sectional view of an optical semiconductor device according to Embodiment 2;
  • FIG. 11 is a cross-sectional view of an optical module according to Embodiment 3;
  • Embodiment 1 The configuration of the optical semiconductor device 10 according to Embodiment 1 will be described.
  • the optical semiconductor device 10 according to Embodiment 1 is a semiconductor laser for optical communication using a III-V group compound.
  • Group III elements include B, Al, Ga, In, and the like.
  • Group V elements include N, P, As, Sb, and the like.
  • Typical III-V compounds include GaAs, GaN, InP, and the like.
  • FIG. 1 A cross-sectional view of an optical semiconductor device 10 according to Embodiment 1 is shown in FIG.
  • the cross section of FIG. 1 is a plane perpendicular to the direction of emission of laser light.
  • An optical semiconductor device 10 according to Embodiment 1 includes a substrate 12 .
  • the substrate 12 consists of S-doped n-type InP.
  • a mesa 14 is formed on the substrate 12 .
  • the mesa 14 has a mesa shape as shown in FIG. 1 and extends in a direction perpendicular to the plane of FIG.
  • the mesa 14 has a first cladding layer 16, an active layer 18 and a second cladding layer 20 formed on the substrate 12 and laminated in this order from the bottom.
  • the mesa 14 has a structure in which the light generated in the active layer 18 is confined by the first clad layer 16 and the second clad layer 20 from above and below.
  • the first clad layer 16 is made of S-doped n-type InP, has a thickness of 0.5 to 2 ⁇ m, and a carrier concentration of 1 to 8 ⁇ 10 18 cm ⁇ 3 .
  • the first cladding layer 16 may comprise a buffer layer or an optical guiding layer.
  • the active layer 18 is made of undoped AlGaInAs or InGaAsP and has a thickness of 0.05-0.2 ⁇ m.
  • the second clad layer 20 is made of Zn-doped p-type InP and has a thickness of 0.5-2 ⁇ m and a carrier concentration of 1-2 ⁇ 10 18 cm ⁇ 3 .
  • the second cladding layer 20 may comprise a buffer layer or an optical guiding layer.
  • the mesa 14 may have the entire first clad layer 16 as shown in FIG. 1, or may have a part of the first clad layer 16 as shown in FIG. That is, the mesa 14 may have at least part of the first cladding layer 16 formed on the substrate 12 .
  • Electron barrier layers 24 are formed on both sides of the mesa 14 .
  • the electron barrier layer 24 is made of Zn-doped p-type InP, has a lateral thickness of 0.05 to 2 ⁇ m, and a carrier concentration of 2 ⁇ 10 17 cm ⁇ 3 or more.
  • the electron barrier layer 24 serves as an electron potential barrier with respect to the active layer 18 .
  • the electron barrier layer 24 is formed to cover at least side surfaces of the active layer 18 and the second clad layer 20 .
  • the lower end of the electron barrier layer 24 on the side surface of the mesa 14 may be positioned below the lower end of the active layer 18 .
  • the lower edge of the electron barrier layer 24 on the side surface of the mesa 14 is preferably in the range from the lower edge of the active layer 18 to a position 0.5 ⁇ m lower than the lower edge of the active layer 18 .
  • a high resistance buried layer 22 is formed on both sides of the mesa 14 so as to bury the mesa 14 and the electron barrier layer 24 .
  • the high resistance buried layers 22 formed on both sides of the mesa 14 are continuous bodies, and the lower surfaces of the high resistance buried layers 22 are in contact with the substrate 12 .
  • the continuum refers to a united body that is not separated by other substances.
  • the electron barrier layer 24 vertically divides the high resistance buried layer 22 as shown in FIG. 3, the respective high resistance buried layers 22 are not continuous.
  • the high-resistance buried layer 22 is made of semi-insulating InP doped with Fe or Ru, and has an impurity concentration of Fe or Ru of 6 ⁇ 10 16 cm ⁇ 3 or higher. When the optical semiconductor device has the structure shown in FIG. 2, the lower surface of the high-resistance buried layer 22 is in contact with the first clad layer 16 .
  • the carrier concentration of the electron barrier layer 24 is preferably set to 2 ⁇ 10 17 cm ⁇ 3 or more in consideration of mutual diffusion between Fe or Ru in the high resistance buried layer 22 and Zn in the electron barrier layer 24 . desirable. Since the interdiffusion concentration is rate-determined by the layer with the lower active concentration among the electron barrier layer 24 and the high-resistance buried layer 22, the Zn flowing out to the high-resistance buried layer 22 is 1 ⁇ 10, which is the active concentration of Fe or Ru. It is about 17 cm ⁇ 3 or less. Considering this, it is desirable to set the carrier concentration of the electron barrier layer 24 to 2 ⁇ 10 17 cm ⁇ 3 or more.
  • the high-resistance buried layer 22 is semi-insulating and has a higher resistivity than the first cladding layer 16 . Furthermore, Fe or Ru is doped, and Fe or Ru serves as a deep acceptor level to trap electrons. Therefore, electrons traveling from the substrate 12 toward the contact layer 28 concentrate on the mesa 14 .
  • the electron barrier is reduced compared to the case where the high-resistance buried layers 22 are divided by the electron barrier layers 24 (FIG. 3). Parasitic capacitance between layer 24 and substrate 12 is reduced. If the lower surface of the high resistance buried layer 22 is in contact with the substrate 12 or the first clad layer 16, the electron barrier layer 24 is also formed under the high resistance buried layer 22 (FIG. 4). In comparison, the parasitic capacitance between electron barrier layer 24 and substrate 12 is reduced.
  • the electron barrier layer 24 is formed on the side surface of the mesa 14, no leakage path is formed between the active layer 18 and the high resistance buried layer 22.
  • a hole barrier layer 26 is formed on high resistance buried layer 22 .
  • the hole barrier layer 26 is made of n-type InP doped with S, Si or Sn, has a thickness of 0.1 to 0.5 ⁇ m, and a carrier concentration of 2 ⁇ 10 18 cm ⁇ 3 or more. Since the hole barrier layer 26 is made of n-type InP, it serves as a hole potential barrier to the contact layer 28 made of p-type InP, which will be described later. Therefore, leakage of holes from the contact layer 28 to the high resistance buried layer 22 is suppressed. Although the hole barrier layer 26 is formed away from the mesa 14 in FIG. 1, it may be in contact with the upper end of the mesa 14 .
  • a contact layer 28 is formed on the second cladding layer 20 , the high resistance buried layer 22 and the hole barrier layer 26 . As shown in FIG. 1, hole barrier layer 26 is formed between high resistance buried layer 22 and contact layer 28 .
  • the contact layer 28 is made of Zn-doped p-type InP, has a thickness of 1-3 ⁇ m, and a carrier concentration of 1-2 ⁇ 10 18 cm ⁇ 3 .
  • a thin InGaAs layer or InGaAsP layer highly doped with Zn may be inserted on the surface of the contact layer 28.
  • the contact layer 28 should be at least on the second clad layer 20 .
  • a method for manufacturing the optical semiconductor device 10 according to Embodiment 1 will be described.
  • the metal-organic vapor phase epitaxy method, the molecular beam epitaxy method, or the like may be used.
  • the first clad layer 16, the active layer 18, and the second clad layer 20 are laminated on the substrate 12 in this order.
  • the growth temperature of each layer is 550 to 700°C.
  • a mesa 14 is formed.
  • a SiO2 mask 30 is formed using a sputtering device. The location of formation is above the second cladding layer 20 where the mesa 14 is to be formed. Then, using an Inductively Coupled Plasma (ICP) apparatus, both sides of the mask 30 are etched from the upper surface of the second cladding layer 20 until the substrate 12 is exposed. A mesa 14 is formed by this etching. Etching may be stopped halfway through the first cladding layer 16 to form the mesa 14 having the structure shown in FIG.
  • ICP Inductively Coupled Plasma
  • a first high-resistance buried layer 22a is formed on both sides of the mesa 14 and on the upper surface of the substrate 12 exposed by the etching.
  • the growth temperature of the first high-resistance buried layer 22a is 600° C. or higher.
  • the first high-resistance buried layer 22 a is formed so that the upper end of the side surface of the mesa 14 does not exceed the lower end of the active layer 18 .
  • FIG. 7 shows the case where the upper end of the first high-resistance buried layer 22a is located at the lower end of the active layer 18.
  • FIG. Mask 30 used to form mesa 14 can be used as a selective growth mask.
  • the first high-resistance buried layer 22a it is preferable to simultaneously supply a halogen-based etching gas such as HCl in addition to the Group III gas and Group V gas which are source gases.
  • a halogen-based etching gas such as HCl
  • the growth rate on the (111) plane can be reduced, and the growth of abnormal protrusions in the ⁇ 111> direction of the first high-resistance buried layer 22a can be prevented.
  • the growth rate to the side surface of the mesa 14 can be reduced.
  • the width of the mask 30 may be made larger than the width of the mesa 14 before the growth of the first high-resistance buried layer 22a.
  • the first high-resistance layer is formed on the upper surface of the first cladding layer 16 exposed by this etching.
  • a buried layer 22a may be formed.
  • electron barrier layers 24 are formed on both sides of the exposed mesa 14 .
  • the growth temperature is lowered so that the growth rate of the (1-10) plane on the side surface of the mesa 14 is faster than that of the (001) plane, which is the upper surface of the first high-resistance buried layer 22a, and the flow rate of the group III gas is lowered. increase.
  • the migration length is shortened, the raw material component supplied from above the mask 30 is desorbed or crystallized on the side surface of the mesa 14 before reaching the (001) plane. Therefore, the growth rate of the (1-10) plane is faster than that of the (001) plane, and less deposits are deposited on the upper surface of the first high-resistance buried layer.
  • a halogen-based etching gas such as HCl may be supplied in addition to the raw material gas. By supplying the halogen-based etching gas, deposition of deposits on the upper surface of the first high-resistance buried layer can be eliminated.
  • a Group V gas and a halogen-based etching gas such as HCl are simultaneously supplied to form the active layer 18.
  • a Group V gas and a halogen-based etching gas such as HCl are simultaneously supplied to form the active layer 18.
  • the deposit deposited on the first high resistance buried layer 22a when the electron barrier layer 24 was formed is removed.
  • a halogen-based etching gas such as HCl and the same V gas that was supplied as the raw material gas for the first high-resistance buried layer 22a when forming the first high-resistance buried layer 22a was used. family gas at the same time.
  • family gas By supplying the group V gas, deterioration of the surface morphology of the first high-resistance buried layer 22a can be suppressed.
  • the electron barrier layer 24 is formed, if there is no growth on the (001) plane, which is the top surface of the first high-resistance buried layer 22a, this deposit removal need not be performed.
  • a second high-resistance buried layer 22b is formed on the first high-resistance buried layer 22a so as to bury the mesa 14 and the electron barrier layer 24 therein.
  • the second high resistance buried layer 22b has the same material and composition as the first high resistance buried layer 22a.
  • the method and conditions for forming the second high-resistance buried layer 22b may be the same as those for forming the first high-resistance buried layer 22a.
  • a high resistance buried layer 22 is formed by combining the first high resistance buried layer 22a and the second high resistance buried layer 22b.
  • the first high-resistance buried layer 22a and the second high-resistance buried layer 22b is desirably set to a growth temperature of the electron barrier layer 24 or higher.
  • a hole barrier layer 26 is formed on the high resistance buried layer 22. Then, as shown in FIG. 10, a hole barrier layer 26 is formed on the high resistance buried layer 22. Then, as shown in FIG. The growth temperature is 500-600°C.
  • the growth rate of the hole barrier layer 26 on the (111)B plane is increased, and the (111)B plane of the high resistance buried layer 22 in the state of FIG. It is desirable to reduce the area of the exposed portion.
  • a contact layer 28 is formed on the second cladding layer 20, the second high-resistance embedded layer 22b and the hole barrier layer 26. Then, as shown in FIG. The growth temperature is 550-700°C. By forming the contact layer 28, the optical semiconductor device 10 shown in FIG. 1 is obtained.
  • the electron barrier layer 24 is formed on the side surface of the mesa 14, so the leak current between the active layer 18 and the high resistance buried layer 22 is suppressed.
  • the second reason is that a leakage path is not formed between the active layer 18 and the high-resistance buried layer 22, and leakage current is suppressed.
  • the high-resistance buried layers 22 on both sides of the mesa 14 are continuous bodies, and the lower surfaces of the high-resistance buried layers 22 are in contact with the substrate 12 or the first clad layer 16 . be. If the high resistance buried layers 22 on both sides of the mesa 14 are continuous as described above, the parasitic capacitance between the electron barrier layer 24 and the substrate 12 is reduced. Also, when the lower surface of the high-resistance buried layer 22 is in contact with the substrate 12 or the first clad layer 16, this parasitic capacitance is reduced. The reduction in parasitic capacitance enables the optical semiconductor device 10 according to this embodiment to operate at high speed.
  • Embodiment 2 The optical semiconductor device 40 according to the second embodiment is similar to that of the first embodiment, and differs from the first embodiment in that the electron barrier layer 54 is made of p-type or undoped AlInAs. If the electron barrier layer 54 is p-type AlInAs, the dopant is Zn.
  • FIG. 2 A cross-sectional view of an optical semiconductor element 40 according to Embodiment 2 is shown in FIG. Since the electronic barrier layer 54 of the optical semiconductor device 40 is made of ternary AlInAs, the physical properties can be changed by changing the composition. For example, the bandgap can be varied to change the height of the electron barrier of electron blocking layer 54 with respect to active layer 18 . In addition, by limiting the lateral growth, which is difficult to adjust the composition in a ternary system such as AlInAs, to only the side surfaces of the mesa 14, the electron barrier layer 54 can be formed while maintaining the crystallinity.
  • AlInAs When AlInAs is undoped, it has the effects of suppressing the diffusion of Zn into the active layer 18 and suppressing the formation of a Zn-doped p-type region near the active layer 18 . Therefore, by suppressing the absorption of light generated in the active layer 18, reduction in operating current and improvement in light output can be expected.
  • AlInAs When AlInAs is undoped, diffusion of Zn from the second cladding layer 20 and the contact layer 28 can be further suppressed, so that controllability of the impurity profile in the buried cross section is improved.
  • FIG. 12 shows a cross-sectional view of the optical module 100 according to the third embodiment.
  • the optical module 100 has the optical semiconductor element 10 according to the first embodiment mounted therein.
  • the optical module 100 has a stem 102 .
  • Stem 102 is made of cold rolled steel (SPC).
  • a plurality of lead pins 104 pass through the stem 102 . These lead pins 104 are made of metal. The lead pins 104 protrude into the optical module 100, but are omitted from FIG.
  • a carrier 106 is fixed to the inner surface of the stem 102 .
  • the carrier 106 is made of copper-tungsten with good heat dissipation in order to dissipate the heat generated from the optical semiconductor element 10 to the stem 102 .
  • the optical semiconductor element 10 is mounted on the carrier 106 . Although not shown, the optical semiconductor element 10 is electrically connected to the lead pins 104 . Light is generated in the active layer 18 by the current flowing through the lead pin 104 flowing between the contact layer 28 of the optical semiconductor element 10 and the substrate 12, and laser light is emitted from the optical semiconductor element 10 as shown by the arrow in FIG. is emitted. An example of electrical connection between the optical semiconductor element 10 and the lead pins 104 will be described. Two electrodes are formed in the optical semiconductor element 10 for the current to flow. The lead pin 104 and one electrode of the optical semiconductor element 10 are connected by a bonding wire. Further, another lead pin 104 and a carrier 106 are connected, and the carrier 106 and the other electrode of the optical semiconductor element 10 are connected with a conductive bonding material such as solder.
  • a lens cap 110 is fixed to the stem 102 so as to enclose the carrier 106 and the optical semiconductor element 10 .
  • the lens cap 110 has a lens 110a that collects laser light emitted from the optical semiconductor element 10 and emits it to the outside, and a cylindrical cap 110b that fixes the lens 110a. It is this cap 110b that is fixed to the stem 102 .
  • the lens 110a is made of glass, and the cap 110b is made of stainless steel (SUS).
  • SUS stainless steel
  • the optical semiconductor element 10 according to the first embodiment is mounted on the optical module 100 according to the third embodiment, the leakage current is suppressed, resulting in low power consumption operation, and the parasitic capacitance is reduced. High speed operation can be achieved.
  • the optical semiconductor element to be mounted may be the optical semiconductor element 40 according to the second embodiment.
  • 10, 40 optical semiconductor element 12 substrate, 14 mesa, 16 first clad layer, 18 active layer, 20 second clad layer, 22 high resistance buried layer, 22a first high resistance buried layer, 22b second 2 high resistance buried layers, 24, 54 electron barrier layer, 26 hole barrier layer, 28 contact layer, 30 mask, 100 optical module, 102 stem, 104 lead pin, 106 carrier, 110 lens cap, 110a lens, 110b cap

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Abstract

基板（１２）と、基板（１２）の上に形成された第１のクラッド層（１６）の少なくとも一部、活性層（１８）および第２のクラッド層（２０）が下から順に積層されたメサ（１４）と、メサ（１４）の両側面に、少なくとも活性層（１８）および第２のクラッド層（２０）の側面を覆うように形成された、活性層（１８）に対して電子障壁となる電子障壁層（２４）と、メサ（１４）の両側に、メサ（１４）および電子障壁層（２４）を埋め込むように形成された半絶縁性の高抵抗埋込層（２２）と、第２のクラッド層（２０）の上に形成されたコンタクト層（２８）と、を備え、メサ（１４）の両側に形成された高抵抗埋込層（２２）はそれぞれ連続体であり、高抵抗埋込層（２２）の下面は基板（１２）または第１のクラッド層（１６）と接している。

Description

光半導体素子、光モジュールおよび光半導体素子の製造方法
　本開示は、光通信に用いる光半導体素子、光モジュールおよび光半導体素子の製造方法に関するものである。
　光通信に用いる半導体レーザなどの光半導体素子には、活性層を含むメサの両側に、メサを埋め込むように高抵抗埋込層を形成したものがある。このような光半導体素子の中には、リーク電流を抑えるために、メサの側面から基板の上面にわたって電子障壁層を設けたものがある（例えば特許文献１参照）。この電子障壁層によって、メサと高抵抗埋込層との間に流れるリーク電流が抑制される。
特開２０１５－０５０２０２号公報
　しかし上述した光半導体素子では、レーザの変調速度が制限されてしまう。上述した光半導体素子は、電子障壁層が基板の上面にも形成されている。基板の上面に形成された電子障壁層と基板との間には寄生容量が生じる。この寄生容量により、レーザの変調速度が制限される。
　本開示は、上記の問題を解決するためになされたもので、その目的は、リーク電流を抑制しつつ高速動作が可能な光半導体素子、光モジュールおよび光半導体素子の製造方法を得ることである。
　本開示に係る光半導体素子は、基板と、基板の上に形成された第１のクラッド層の少なくとも一部、活性層および第２のクラッド層が下から順に積層されたメサと、メサの両側面に、少なくとも活性層および第２のクラッド層の側面を覆うように形成された、活性層に対して電子障壁となる電子障壁層と、メサの両側に、メサおよび電子障壁層を埋め込むように形成された半絶縁性の高抵抗埋込層と、第２のクラッド層の上に形成されたコンタクト層と、を備え、メサの両側に形成された高抵抗埋込層はそれぞれ連続体であり、高抵抗埋込層の下面は基板または第１のクラッド層と接している。
　また本開示に係る光モジュールは、ステムと、ステムを貫通するリードピンと、ステムに固定されたキャリアと、キャリアに固定され、リードピンと電気的に接続された上記の光半導体素子と、光半導体素子から出射されるレーザ光を集光して外部に出射するレンズと、レンズを固定する筒状のキャップを有し、キャリアおよび光半導体素子を内包するようにキャップがステムに固定されたレンズキャップとを備える。
　また本開示に係る光半導体素子の製造方法は、基板の上に順に、第１のクラッド層、活性層および第２のクラッド層を積層する工程と、メサを形成する工程であって、メサを形成する場所の両側を、第２のクラッド層の上面から基板が露出するまで、または、第１のクラッド層の途中までエッチングしてメサを形成する工程と、メサの両側の、エッチングにより露出した基板または第１のクラッド層の上面の上に、メサの側面における上端が活性層の下端を超えないように半絶縁性の第１の高抵抗埋込層を形成する工程と、露出しているメサの両側面に、活性層に対して電子障壁となる電子障壁層を形成する工程と、第１の高抵抗埋込層の上に、メサおよび電子障壁層を埋め込むように、第１の高抵抗埋込層と同じ材料および組成の第２の高抵抗埋込層を形成する工程と、第２のクラッド層の上にコンタクト層を形成する工程と、を備える。
　本開示によれば、電子障壁層がメサの側面に形成され、メサの両側の高抵抗埋込層がそれぞれ連続体であり、高抵抗埋込層の下面が基板または第１のクラッド層と接しているため、リーク電流を抑制しつつ高速動作が可能な光半導体素子が得られる。
実施の形態１に係る光半導体素子の断面図である。 実施の形態１に係る光半導体素子の変形例の断面図である。 実施の形態１に係る光半導体素子の比較例の断面図である。 実施の形態１に係る光半導体素子の比較例の断面図である。 実施の形態１に係る光半導体素子の製造方法を示す断面図である。 実施の形態１に係る光半導体素子の製造方法を示す断面図である。 実施の形態１に係る光半導体素子の製造方法を示す断面図である。 実施の形態１に係る光半導体素子の製造方法を示す断面図である。 実施の形態１に係る光半導体素子の製造方法を示す断面図である。 実施の形態１に係る光半導体素子の製造方法を示す断面図である。 実施の形態２に係る光半導体素子の断面図である。 実施の形態３に係る光モジュールの断面図である。
実施の形態１．
　実施の形態１に係る光半導体素子１０の構成を説明する。
　実施の形態１に係る光半導体素子１０はＩＩＩ－Ｖ族化合物を用いた光通信用の半導体レーザである。ＩＩＩ族元素にはＢ、Ａｌ、Ｇａ、Ｉｎなどが存在する。Ｖ族元素にはＮ、Ｐ、Ａｓ、Ｓｂなどが存在する。代表的なＩＩＩ－Ｖ族化合物にはＧａＡｓ、ＧａＮ、ＩｎＰなどが存在する。
　実施の形態１に係る光半導体素子１０の断面図を図１に示す。図１の断面はレーザ光の出射方向に垂直な面である。
　実施の形態１に係る光半導体素子１０は基板１２を備える。基板１２はＳがドープされたｎ型ＩｎＰから成る。
　基板１２の上にメサ１４が形成されている。メサ１４は図１のようにメサ形状を有し、図１の紙面に垂直な方向にのびている。メサ１４は、基板１２の上に形成された第１のクラッド層１６、活性層１８および第２のクラッド層２０が下から順に積層されている。メサ１４は、活性層１８で発生した光を第１のクラッド層１６と第２のクラッド層２０とで上下から閉じ込める構造になっている。第１のクラッド層１６はＳがドープされたｎ型ＩｎＰから成り、厚さが０．５～２μｍ、キャリア濃度が１～８×１０１８ｃｍ－３である。第１のクラッド層１６はバッファ層または光ガイド層を備えてもよい。活性層１８はアンドープのＡｌＧａＩｎＡｓまたはＩｎＧａＡｓＰから成り、厚さが０．０５～０．２μｍである。第２のクラッド層２０はＺｎがドープされたｐ型ＩｎＰから成り、厚さが０．５～２μｍ、キャリア濃度が１～２×１０１８ｃｍ－３である。第２のクラッド層２０はバッファ層または光ガイド層を備えてもよい。なおメサ１４は図１のように第１のクラッド層１６の全体を有していてもよいが、図２のように第１のクラッド層１６の一部を有していてもよい。すなわちメサ１４は、基板１２の上に形成された第１のクラッド層１６の少なくとも一部を有していればよい。
　メサ１４の両側面に電子障壁層２４が形成されている。電子障壁層２４はＺｎがドープされたｐ型ＩｎＰから成り、横方向の厚さが０．０５～２μｍ、キャリア濃度が２×１０１７ｃｍ－３以上である。電子障壁層２４は活性層１８に対して電子のポテンシャル障壁となっている。電子障壁層２４は少なくとも活性層１８および第２のクラッド層２０の側面を覆うように形成されている。メサ１４の側面における電子障壁層２４の下端は、活性層１８の下端以下の位置にあればよい。ただし吸収損失と寄生容量を抑えるため、メサ１４の側面における電子障壁層２４の下端は、活性層１８の下端から、活性層１８の下端より０．５μｍ低い位置までの範囲にあるのが望ましい。
　メサ１４の両側に、メサ１４および電子障壁層２４を埋め込むように高抵抗埋込層２２が形成されている。メサ１４の両側に形成された高抵抗埋込層２２はそれぞれ連続体であり、高抵抗埋込層２２の下面は基板１２と接している。ここで連続体とは、他の物質で分断されておらず、一体となったものを指す。例えば図３のように電子障壁層２４が高抵抗埋込層２２を上下に分断していれば、それぞれの高抵抗埋込層２２は連続体ではない。高抵抗埋込層２２はＦｅまたはＲｕがドープされた半絶縁性ＩｎＰから成り、ＦｅまたはＲｕの不純物濃度が６×１０１６ｃｍ－３以上である。なお光半導体素子が図２の構造の場合は、高抵抗埋込層２２の下面は第１のクラッド層１６と接している。
　電子障壁層２４のキャリア濃度は、高抵抗埋込層２２中のＦｅまたはＲｕと電子障壁層２４中のＺｎとの相互拡散を考慮して、２×１０１７ｃｍ－３以上に設定するのが望ましい。相互拡散する濃度は、電子障壁層２４と高抵抗埋込層２２のうち活性濃度の低い層に律速するため、高抵抗埋込層２２へ流れ出るＺｎはＦｅまたはＲｕの活性濃度である１×１０１７ｃｍ－３以下程度となる。これを考慮し、電子障壁層２４のキャリア濃度は２×１０１７ｃｍ－３以上に設定するのが望ましい。
　このように高抵抗埋込層２２が形成されていると、基板１２からコンタクト層２８の方向へ向かう電子がメサ１４へ集中して流れるようになる。高抵抗埋込層２２は半絶縁性であり、第１のクラッド層１６よりも抵抗率が高い。さらにＦｅまたはＲｕがドープされており、ＦｅまたはＲｕが深いアクセプタ準位となって電子をトラップする。そのため基板１２からコンタクト層２８の方向へ向かう電子はメサ１４へ集中して流れるようになる。
　またメサ１４の両側に形成された高抵抗埋込層２２がそれぞれ連続体であれば、高抵抗埋込層２２が電子障壁層２４で分断されている場合（図３）に比べて、電子障壁層２４と基板１２との間の寄生容量が低減する。また高抵抗埋込層２２の下面が基板１２または第１のクラッド層１６と接していれば、電子障壁層２４が高抵抗埋込層２２の下にも形成されている場合（図４）に比べて、電子障壁層２４と基板１２との間の寄生容量が低減する。
　またメサ１４の側面に電子障壁層２４が形成されているため、活性層１８と高抵抗埋込層２２との間のリークパスが形成されない。もし電子障壁層２４がなければ、第２のクラッド層２０またはコンタクト層２８の中のＺｎと、高抵抗埋込層２２の中のＦｅまたはＲｕとが相互拡散し、高抵抗埋込層２２の中に、１×１０１７ｃｍ－３以下の低キャリア濃度のｐ－ＩｎＰ領域が形成される。この低キャリア濃度のｐ－ＩｎＰ領域では電子障壁が下がる。このように電子障壁が下がることで、低キャリア濃度のｐ－ＩｎＰ領域から電子がリークする。これに対してこの実施の形態では電子障壁層２４を形成したためリークパスが形成されない。
　図１に戻って、高抵抗埋込層２２の上にホール障壁層２６が形成されている。ホール障壁層２６はＳ、ＳｉまたはＳｎがドープされたｎ型ＩｎＰから成り、厚さが０．１～０．５μｍ、キャリア濃度が２×１０１８ｃｍ－３以上である。ホール障壁層２６はｎ型ＩｎＰから成っているため、後述のｐ型ＩｎＰから成るコンタクト層２８に対してホールのポテンシャル障壁となっている。よってホールがコンタクト層２８中から高抵抗埋込層２２へリークすることが抑制される。なお図１ではホール障壁層２６はメサ１４から離れて形成されているが、メサ１４の上端と接していてもよい。
　第２のクラッド層２０、高抵抗埋込層２２およびホール障壁層２６の上にコンタクト層２８が形成されている。図１に示すとおり、ホール障壁層２６は高抵抗埋込層２２とコンタクト層２８の間に形成されている。コンタクト層２８はＺｎがドープされたｐ型ＩｎＰから成り、厚さが１～３μｍ、キャリア濃度が１～２×１０１８ｃｍ－３である。コンタクト層２８の上に形成する金属電極（図示せず）とのオーミック性を向上するために、コンタクト層２８の表面に、Ｚｎを高添加したＩｎＧａＡｓ層またはＩｎＧａＡｓＰ層を薄く挿入してもよい。なおコンタクト層２８は少なくとも第２のクラッド層２０の上にあればよい。
　実施の形態１に係る光半導体素子１０の製造方法を説明する。各製造工程における半導体成長は、有機金属気相成長法または分子線エピタキシー法などを用いればよいが、ここでは有機金属気相成長法を用いているとして説明する。
　まず図５のように、基板１２の上に順に、第１のクラッド層１６、活性層１８、第２のクラッド層２０を積層する。各層の成長温度はいずれも５５０～７００℃である。
　次に図６のように、メサ１４を形成する。メサ１４の形成のためには、まずスパッタ装置を用いてＳｉＯ２のマスク３０を形成する。形成する場所はメサ１４を形成する場所の第２のクラッド層２０の上である。次いでＩｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ（ＩＣＰ）装置を用いて、マスク３０の両側を第２のクラッド層２０の上面から基板１２が露出するまでエッチングする。このエッチングによりメサ１４が形成される。なおエッチングを第１のクラッド層１６の途中で止めて、図２に示した構造のメサ１４を形成してもよい。
　次に図７のように、メサ１４の両側の、上記エッチングにより露出した基板１２の上面の上に第１の高抵抗埋込層２２ａを形成する。第１の高抵抗埋込層２２ａの成長温度は６００℃以上である。第１の高抵抗埋込層２２ａは、メサ１４の側面における上端が活性層１８の下端を超えないように形成する。図７は、第１の高抵抗埋込層２２ａの上端が活性層１８の下端にある場合を示している。メサ１４の形成に使用したマスク３０は選択成長マスクとして使用できる。第１の高抵抗埋込層２２ａの成長時、原料ガスであるＩＩＩ族ガスおよびＶ族ガスに加えてＨＣｌなどのハロゲン系エッチングガスを同時に供給するとよい。ハロゲン系エッチングガスを同時に供給することで、（１１１）面での成長レートが低減でき、第１の高抵抗埋込層２２ａの＜１１１＞方向への異常突起の成長を防げる。またメサ１４の側面への成長レートを低減できる。なお異常突起の成長を抑制するために、第１の高抵抗埋込層２２ａの成長前にマスク３０の幅をメサ１４の幅より大きくしてもよい。またメサ１４を形成する工程において第１のクラッド層１６のエッチングを基板１２が露出する前に止めた場合は、このエッチングによって露出した第１のクラッド層１６の上面の上に第１の高抵抗埋込層２２ａを形成すればよい。
　次に図８のように、露出しているメサ１４の両側面に電子障壁層２４を形成する。このとき第１の高抵抗埋込層２２ａの上面である（００１）面に比べ、メサ１４側面の（１－１０）面の成長レートが速くなるよう、成長温度を下げ、ＩＩＩ族ガスの流量を増やす。具体的には成長温度を５００～６００℃とし、原料ガスの１つであるＴＭＩｎ（トリメチルインジウム）の流量を２×１０－４ｍｏｌ／ｍｉｎ以上とするのが望ましい。このような条件では、供給原料のマイグレーション長（表面を拡散して結晶化するまでの距離）が短くなる。マイグレーション長が短くなると、マスク３０の上から供給される原料成分が（００１）面に到達するまでに脱離またはメサ１４側面で結晶化する。そのため（００１）面より（１－１０）面の成長レートが速くなり、第１の高抵抗埋込層の上面への堆積物の堆積が少なくなる。なお電子障壁層２４を形成する際、原料ガスに加えてＨＣｌなどのハロゲン系エッチングガスを供給してもよい。ハロゲン系エッチングガスを供給することで、第１の高抵抗埋込層の上面への堆積物の堆積をなくすことができる。
　なお第１の高抵抗埋込層２２ａを形成する工程の前、または電子障壁層２４を形成する工程の前に、Ｖ族ガスとＨＣｌなどのハロゲン系エッチングガスを同時に供給し、活性層１８の側面に形成される自然酸化膜を除去する工程を導入すると、より安定して電子障壁層２４を形成できる。これらのガスの供給は、第１の高抵抗埋込層２２ａを形成する工程と電子障壁層２４を形成する工程の両方で実施してもよい。
　また電子障壁層２４を形成する位置の精度を上げるために、メサ１４の形成後、メサ１４の高さを測定し、第１の高抵抗埋込層２２ａの成長時間を調整することが望ましい。
　次に、電子障壁層２４を形成したときに第１の高抵抗埋込層２２ａの上に堆積した堆積物を除去する。堆積物除去のためには、ＨＣｌなどのハロゲン系エッチングガスと、第１の高抵抗埋込層２２ａを形成する際に第１の高抵抗埋込層２２ａの原料ガスとして供給したのと同じＶ族ガスを同時に供給する。Ｖ族ガスを供給することで、第１の高抵抗埋込層２２ａの表面モフォロジーの悪化を抑制できる。なお電子障壁層２４の形成の際に、第１の高抵抗埋込層２２ａの上面である（００１）面への成長がなければ、この堆積物除去は実施しなくてもよい。
　次に図９のように、第１の高抵抗埋込層２２ａの上に、メサ１４および電子障壁層２４を埋め込むように第２の高抵抗埋込層２２ｂを形成する。第２の高抵抗埋込層２２ｂは第１の高抵抗埋込層２２ａと同じ材料および組成である。第２の高抵抗埋込層２２ｂの形成方法および条件は第１の高抵抗埋込層２２ａの形成と同じでよい。こうして第１の高抵抗埋込層２２ａと第２の高抵抗埋込層２２ｂを合わせた高抵抗埋込層２２が形成される。なお第１の高抵抗埋込層２２ａおよび第２の高抵抗埋込層２２ｂの異常突起の成長を抑制するために、第１の高抵抗埋込層２２ａおよび第２の高抵抗埋込層２２ｂの成長温度は、電子障壁層２４の成長温度以上にするのが望ましい。
　次に図１０のように、高抵抗埋込層２２の上にホール障壁層２６を形成する。成長温度は５００～６００℃である。
　なお第２の高抵抗埋込層２２ｂの形成が完了した状態（図９）において、高抵抗埋込層２２がメサ１４よりも高く成長した場合、高抵抗埋込層２２の上面に（１１１）Ｂ面が形成される。この（１１１）Ｂ面上の成長速度は極めて遅いため、図１０におけるホール障壁層２６の先端位置がメサ１４から遠く離れてしまう。するとコンタクト層２８からのホールが高抵抗埋込層２２にリークする場合がある。これを防ぐために高抵抗埋込層２２の膜厚はメサ１４の高さに合わせて調整して、高抵抗埋込層２２の（１１１）Ｂ面の面積を小さくするのが望ましい。あるいはホール障壁層２６の成長条件を調整することでホール障壁層２６の（１１１）Ｂ面上への成長速度を高めて、図１０の状態における高抵抗埋込層２２の（１１１）Ｂ面の露出部の面積を小さくするのが望ましい。
　次にマスク３０を除去したあと、第２のクラッド層２０、第２の高抵抗埋込層２２ｂおよびホール障壁層２６の上にコンタクト層２８を形成する。成長温度は５５０～７００℃である。コンタクト層２８の形成によって、図１に示した光半導体素子１０を得る。
　以上のとおり、この実施の形態に係る光半導体素子１０は、電子障壁層２４をメサ１４の側面に形成したため、活性層１８と高抵抗埋込層２２との間のリーク電流が抑えられる。理由は２つあり、１つ目は、電子障壁層２４が活性層１８に対して電子障壁となることで、活性層１８中の電子が高抵抗埋込層２２へリークすることが抑制されるからである。２つ目は、活性層１８と高抵抗埋込層２２との間のリークパスが形成されず、リーク電流が抑制されるからである。
　加えて、メサ１４の両側の高抵抗埋込層２２がそれぞれ連続体であり、高抵抗埋込層２２の下面が基板１２または第１のクラッド層１６と接しているため、高速動作が可能である。上述のとおりメサ１４の両側の高抵抗埋込層２２がそれぞれ連続体であれば、電子障壁層２４と基板１２との間の寄生容量が低減する。また高抵抗埋込層２２の下面が基板１２または第１のクラッド層１６と接している場合も、この寄生容量が低減する。寄生容量の低減によって、この実施の形態に係る光半導体素子１０は高速動作が可能となる。
実施の形態２．
　実施の形態２に係る光半導体素子４０は実施の形態１と同様であり、実施の形態１との違いは電子障壁層５４がｐ型またはアンドープのＡｌＩｎＡｓから成ることである。電子障壁層５４がｐ型ＡｌＩｎＡｓの場合は、ドーパントはＺｎである。
　実施の形態２に係る光半導体素子４０の断面図を図１１に示す。光半導体素子４０は電子障壁層５４が３元系のＡｌＩｎＡｓであるため、組成を変化させることで物性を変化させられる。例えばバンドギャップを変化させることができ、活性層１８に対する電子障壁層５４の電子障壁の高さを変えられる。またＡｌＩｎＡｓのような３元系では組成の調整が難しい横方向の成長をメサ１４の側面のみに制限することで、結晶性を保ちながら電子障壁層５４を形成できる。またＡｌＩｎＡｓがアンドープの場合は、活性層１８へのＺｎの拡散抑制および活性層１８近傍のＺｎ添加のｐ型領域の形成抑制の効果がある。そのため活性層１８で発生した光の吸収が抑制されることで、動作電流の低減、光出力の改善が期待できる。ＡｌＩｎＡｓがアンドープの場合はさらに、第２のクラッド層２０およびコンタクト層２８からのＺｎの拡散を抑制できるため、埋込断面での不純物プロファイルの制御性も高くなる。
実施の形態３．
　実施の形態３に係る光モジュール１００の断面図を図１２に示す。光モジュール１００は、実施の形態１に係る光半導体素子１０を内部に搭載している。
　光モジュール１００はステム１０２を備える。ステム１０２は冷間圧延鋼板（ＳＰＣ）から成る。
　ステム１０２には複数のリードピン１０４が貫通している。これらのリードピン１０４は金属から成る。リードピン１０４は光モジュール１００の内部に突き出ているが、図１２では図示を省略した。
　ステム１０２の内部側の面にキャリア１０６が固定されている。キャリア１０６は、光半導体素子１０からの発熱をステム１０２に排熱するために放熱性のよい銅タングステンから成る。
　キャリア１０６に光半導体素子１０が搭載されている。図示しないが光半導体素子１０はリードピン１０４と電気的に接続されている。リードピン１０４に流した電流が光半導体素子１０のコンタクト層２８と基板１２との間で流れることで活性層１８で光が発生し、図１２に矢印で図示したように光半導体素子１０からレーザ光が出射される。光半導体素子１０とリードピン１０４の電気的接続の一例を記載する。光半導体素子１０に上記電流を流すための２つの電極が形成されている。リードピン１０４と光半導体素子１０の一方の電極がボンディングワイヤで接続されている。さらに他のリードピン１０４とキャリア１０６が接続され、キャリア１０６と光半導体素子１０の他方の電極がはんだなどの導電性接合材で接続されている。
　ステム１０２に、キャリア１０６および光半導体素子１０を内包するようにレンズキャップ１１０が固定されている。レンズキャップ１１０は、光半導体素子１０から出射されるレーザ光を集光して外部に出射するレンズ１１０ａと、レンズ１１０ａを固定する筒状のキャップ１１０ｂを有する。ステム１０２と固定されているのはこのキャップ１１０ｂである。レンズ１１０ａはガラスから成り、キャップ１１０ｂはステンレス鋼材（ＳＵＳ）から成る。ステム１０２とレンズキャップ１１０により形成される内部空間は密閉されており、窒素が充填されている。
　実施の形態３に係る光モジュール１００は、実施の形態１に係る光半導体素子１０が搭載されているため、リーク電流が抑制されることによる低消費電力動作と、寄生容量が低減されることによる高速動作を達成できる。
　なお搭載する光半導体素子は、実施の形態２に係る光半導体素子４０であってもよい。
１０，４０　光半導体素子、１２　基板、１４　メサ、１６　第１のクラッド層、１８　活性層、２０　第２のクラッド層、２２　高抵抗埋込層、２２ａ　第１の高抵抗埋込層、２２ｂ　第２の高抵抗埋込層、２４，５４　電子障壁層、２６　ホール障壁層、２８　コンタクト層、３０　マスク、１００　光モジュール、１０２　ステム、１０４　リードピン、１０６　キャリア、１１０　レンズキャップ、１１０ａ　レンズ、１１０ｂ　キャップ

Claims (16)

  1. 　基板と、
    　前記基板の上に形成された第１のクラッド層の少なくとも一部、活性層および第２のクラッド層が下から順に積層されたメサと、
    　前記メサの両側面に、少なくとも前記活性層および前記第２のクラッド層の側面を覆うように形成された、前記活性層に対して電子障壁となる電子障壁層と、
    　前記メサの両側に、前記メサおよび前記電子障壁層を埋め込むように形成された半絶縁性の高抵抗埋込層と、
    　前記第２のクラッド層の上に形成されたコンタクト層と、
    　を備え、
    　前記メサの両側に形成された前記高抵抗埋込層はそれぞれ連続体であり、
    　前記高抵抗埋込層の下面は前記基板または前記第１のクラッド層と接している光半導体素子。
  2. 　前記高抵抗埋込層はＦｅまたはＲｕがドープされたＩｎＰから成り、
    　前記電子障壁層はＺｎがドープされたｐ型ＩｎＰから成る
    　請求項１に記載の光半導体素子。
  3. 　前記電子障壁層のキャリア濃度は２×１０１７ｃｍ－３以上である
    　請求項２に記載の光半導体素子。
  4. 　前記電子障壁層はＡｌＩｎＡｓから成る
    　請求項１に記載の光半導体素子。
  5. 　前記メサの側面において、前記電子障壁層の下端が、前記活性層の下端から、前記活性層の下端より０．５μｍ低い位置までの範囲にある
    　請求項１から４のいずれか１項に記載の光半導体素子。
  6. 　前記コンタクト層は前記高抵抗埋込層の上方に広がっており、
    　前記高抵抗埋込層と前記コンタクト層の間に、前記コンタクト層に対してホール障壁となるホール障壁層が形成されている
    　請求項１から５のいずれか１項に記載の光半導体素子。
  7. 　ステムと、
    　前記ステムを貫通するリードピンと、
    　前記ステムに固定されたキャリアと、
    　前記キャリアに固定され、前記リードピンと電気的に接続された、請求項１から６のいずれか１項に記載の光半導体素子と、
    　前記光半導体素子から出射されるレーザ光を集光して外部に出射するレンズと、前記レンズを固定する筒状のキャップを有し、前記キャリアおよび前記光半導体素子を内包するように前記キャップが前記ステムに固定されたレンズキャップと
    　を備えた光モジュール。
  8. 　基板の上に順に、第１のクラッド層、活性層および第２のクラッド層を積層する工程と、
    　メサを形成する工程であって、前記メサを形成する場所の両側を、前記第２のクラッド層の上面から前記基板が露出するまで、または、前記第１のクラッド層の途中までエッチングして前記メサを形成する工程と、
    　前記メサの両側の、前記エッチングにより露出した前記基板または前記第１のクラッド層の上面の上に、前記メサの側面における上端が前記活性層の下端を超えないように半絶縁性の第１の高抵抗埋込層を形成する工程と、
    　露出している前記メサの両側面に、前記活性層に対して電子障壁となる電子障壁層を形成する工程と、
    　前記第１の高抵抗埋込層の上に、前記メサおよび前記電子障壁層を埋め込むように、前記第１の高抵抗埋込層と同じ材料および組成の第２の高抵抗埋込層を形成する工程と、
    　前記第２のクラッド層の上にコンタクト層を形成する工程と、
    　を備えた光半導体素子の製造方法。
  9. 　前記第１の高抵抗埋込層はＩＩＩ－Ｖ族化合物から成り、
    　前記電子障壁層を形成する工程と前記第２の高抵抗埋込層を形成する工程の間に、ハロゲン系エッチングガスと、前記第１の高抵抗埋込層を形成する工程において前記第１の高抵抗埋込層の原料ガスとして供給したのと同じＶ族ガスを同時に供給して、前記電子障壁層を形成する際に前記第１の高抵抗埋込層の上に堆積した堆積物を除去する工程を備える
    　請求項８に記載の光半導体素子の製造方法。
  10. 　前記電子障壁層はＩｎＰから成り、
    　前記電子障壁層を形成する工程において、前記電子障壁層の成長温度が５００～６００℃であり、前記電子障壁層の原料ガスとして供給するＴＭＩｎの流量が２×１０－４ｍｏｌ／ｍｉｎ以上である
    　請求項８または９に記載の光半導体素子の製造方法。
  11. 　前記高抵抗埋込層はＦｅまたはＲｕがドープされたＩｎＰから成り、
    　前記電子障壁層はＺｎがドープされたｐ型ＩｎＰから成る
    　請求項８から１０のいずれか１項に記載の光半導体素子の製造方法。
  12. 　前記電子障壁層のキャリア濃度は２×１０１７ｃｍ－３以上である
    　請求項１１に記載の光半導体素子の製造方法。
  13. 　前記電子障壁層はＡｌＩｎＡｓから成る
    　請求項８または９に記載の光半導体素子の製造方法。
  14. 　前記電子障壁層を形成する工程において、前記電子障壁層の原料ガスに加えてハロゲン系エッチングガスを供給する
    　請求項８から１３のいずれか１項に記載の光半導体素子の製造方法。
  15. 　前記メサの側面において、前記電子障壁層の下端が、前記活性層の下端から、前記活性層の下端より０．５μｍ低い位置までの範囲にある
    　請求項８から１４のいずれか１項に記載の光半導体素子の製造方法。
  16. 　前記第２の高抵抗埋込層を形成する工程と前記コンタクト層を形成する工程の間に、前記第２の高抵抗埋込層の上に、前記コンタクト層に対してホール障壁となるホール障壁層を形成する工程を備え、
    　前記コンタクト層を形成する工程において、前記コンタクト層を前記ホール障壁層の上に広がるように形成する
    　請求項８から１５のいずれか１項に記載の光半導体素子の製造方法。
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