WO2023048074A1 - 力率改善回路 - Google Patents

力率改善回路 Download PDF

Info

Publication number
WO2023048074A1
WO2023048074A1 PCT/JP2022/034684 JP2022034684W WO2023048074A1 WO 2023048074 A1 WO2023048074 A1 WO 2023048074A1 JP 2022034684 W JP2022034684 W JP 2022034684W WO 2023048074 A1 WO2023048074 A1 WO 2023048074A1
Authority
WO
WIPO (PCT)
Prior art keywords
control switch
switch
reactor
power factor
circuit
Prior art date
Application number
PCT/JP2022/034684
Other languages
English (en)
French (fr)
Inventor
明輝 千葉
啓太 石倉
Original Assignee
株式会社Ｇｓユアサ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社Ｇｓユアサ filed Critical 株式会社Ｇｓユアサ
Publication of WO2023048074A1 publication Critical patent/WO2023048074A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/02—Conversion of ac power input into dc power output without possibility of reversal
    • H02M7/04—Conversion of ac power input into dc power output without possibility of reversal by static converters
    • H02M7/12—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode

Definitions

  • the present invention relates to a power factor correction circuit.
  • the choke coil current flowing through the output choke coil flows in both the positive direction and the negative direction within one switching cycle when the output current is equal to or less than the rated value. It is set to a flowing predetermined value. Therefore, the parasitic capacitance of the main switching element can be extracted by turning off the rectifying element while the current of the output choke coil is in the negative direction.
  • Patent Document 1 no consideration is given to the power factor improvement operation of inputting alternating current to improve the power factor, and the amount of reverse excitation is not adjusted during control.
  • FIG. 14 shows a circuit configuration example of the power factor correction circuit of Patent Document 2. As shown in FIG.
  • Patent Document 2 Especially in Patent Document 2, from the following Formula 1 (Formula 7 of Patent Document 2),
  • Equation 2 Equation 9 of Patent Document 2.
  • Equation 2 Since the input voltage Vin is the instantaneous value of the AC input voltage, providing the reverse current Ir of Equation 2 means that at least the instantaneous value of the AC input voltage is always at least the following Equation 3 (see Patent Document 2: Zero voltage switching is possible at any voltage where the input voltage Vin is lower than the output voltage Vo, if the current is reversed by more than the fixed value given by equation 10).
  • JP 2016-220342 A Japanese Patent Application Laid-Open No. 2021-052578
  • the power factor correction circuit of Patent Document 2 is called a critical system. With the power factor correction circuit constants of FIG. 14, the maximum value of the switching frequency with respect to the AC phase angle is about 3.5 times the minimum value as shown in FIG. This is a switching frequency characteristic that is not much different from that of the conventional critical power factor correction circuit, and the switching loss cannot be reduced, and the circulation loss due to charging and discharging of the switch parasitic capacitance cannot be reduced much.
  • One aspect of the present invention provides a power factor correction circuit capable of zero voltage switching of the control switch regardless of the instantaneous value of the input voltage and the value of the output voltage.
  • a power factor correction circuit includes a rectifier circuit that rectifies an input voltage of an AC power supply, and a reactor and a control switch that are connected in series to both ends of the rectifier circuit.
  • a first series circuit a second series circuit in which a synchronous rectification switch and an output capacitor are connected in series to two main terminals of the control switch; a control circuit for alternately turning on and off the control switch and the synchronous rectification switch and controlling the ON time of the control switch so that the peak value of the current flowing through the control switch is proportional to the input voltage; and turning on and off the control switch and the synchronous rectification switch so as to adjust a reverse excitation amount for reversely exciting the reactor by causing the current flowing through the reactor to reversely flow from the output voltage side to the input voltage side, and the reverse excitation amount is
  • the input voltage is adjusted to a second predetermined value regardless of the input voltage.
  • adjustment may be approaching a command value (for example, a fixed value or a calculated value) or approaching a value according to a measured value such as output voltage.
  • FIG. 1 is a circuit configuration diagram of a power factor correction circuit according to the first embodiment.
  • FIG. 3 is a diagram showing an AC input current, a switching reactor current, and a switching reactor current peak value envelope of the power factor correction circuit according to the first embodiment.
  • FIG. 5 is a circuit configuration diagram of a power factor correction circuit according to a modification of the first embodiment.
  • FIG. 1 is a circuit configuration diagram of a power factor correction circuit according to the first embodiment.
  • FIG. 3 is a diagram showing an AC input current, a switching reactor current,
  • FIG. 6 is a diagram showing the relationship between the AC phase angle and the switching frequency of the power factor correction circuit according to the modified example of the first embodiment.
  • FIG. 7 is a diagram showing an AC input current of a power factor correction circuit according to a modification of the first embodiment and a switching reactor current peak value envelope.
  • FIG. 8 is a circuit configuration diagram of a power factor correction circuit according to the second embodiment.
  • 9 is a circuit configuration diagram illustrating the control switch, the parasitic capacitance of the synchronous rectification switch, and the external capacitor of the power factor correction circuit shown in FIG. 10 is a diagram showing a control switch, a synchronous rectification switch, and a polarity changeover switch when the AC input voltage is a positive voltage in the power factor correction circuit shown in FIG. 8.
  • FIG. 8 is a diagram showing the relationship between the AC phase angle and the switching frequency of the power factor correction circuit according to the modified example of the first embodiment.
  • FIG. 7 is a diagram showing an AC input current of a power factor correction circuit according to
  • FIG. 11 is a diagram showing the control switch, the synchronous rectification switch, and the polarity changeover switch when the AC input voltage is a negative voltage in the power factor correction circuit shown in FIG. 8.
  • FIG. FIG. 12 is a circuit configuration diagram of a power factor correction circuit according to the third embodiment.
  • FIG. 13 is a circuit configuration diagram of a power factor correction circuit according to the fourth embodiment.
  • FIG. 14 is a circuit configuration diagram of a conventional power factor correction circuit described in Patent Document 2.
  • FIG. 15 is a diagram showing the relationship between the AC phase angle and the switching frequency of the conventional power factor correction circuit shown in FIG.
  • FIG. 16 is a diagram showing the relationship between the input voltage Vin and the input current Iin of the conventional power factor correction circuit shown in FIG. 14, and the input current discontinuous region.
  • the power factor correction circuit according to the embodiment enables zero voltage switching when the control switch is off at all phase angles of the AC voltage, and enables power factor correction with less distortion.
  • the power factor correction circuit keeps the ON time of the control switch constant even if the load fluctuates by adjusting the amount of reverse excitation, thereby enabling power factor improvement with less distortion. Since the critical type power factor correction circuit according to the embodiment causes the current to flow back to the reactor to perform resonant operation (soft switching), switching loss can be suppressed to a small value even when existing relatively inexpensive FETs are used. When relatively expensive modern or next generation switching devices are used in this critical power factor correction circuit, high efficiency can be maintained without compromising device features.
  • FIG. 1 is a circuit configuration diagram of a power factor correction circuit according to the first embodiment.
  • the power factor correction circuit includes an AC power supply 1 , a full-wave rectifier circuit 2 that performs full-wave rectification of the input voltage of the AC power supply 1 , and an input capacitor C2 connected across the full-wave rectifier circuit 2 .
  • a reactor L and a control switch Q1 consisting of a MOSFET (metal-oxide-semiconductor field-effect transistor) are connected in series to both ends of the full-wave rectifier circuit 2 .
  • MOSFET metal-oxide-semiconductor field-effect transistor
  • a synchronous rectification switch Q2 and an output capacitor C1 are connected in series to the drain terminal and source terminal of the control switch Q1.
  • An output voltage Vo is output from both ends of the output capacitor C1.
  • the control circuit 10 includes an error amplifier 11 , comparators 12 and 17 , RS flip-flop circuits 14 and 18 and a calculator 15 .
  • the error amplifier 11 amplifies the error voltage between the output voltage Vo and the reference voltage Vref and outputs it to the inverting input terminal of the comparator 12 .
  • a current sensor 13 detects a drain current flowing through the control switch Q1.
  • the comparator 12 outputs a low level to the reset terminal R of the RS flip-flop circuit 14 when the error voltage from the error amplifier 11 is equal to or higher than the voltage based on the current detected by the current sensor 13 .
  • the control switch Q1 since a high level is output from the output terminal Q of the RS flip-flop circuit 14, the control switch Q1 is turned on. Since a low level is output from the inverted output terminal of the RS flip-flop circuit 14 to the set terminal S of the RS flip-flop circuit 18, the synchronous rectification switch Q2 is turned off.
  • the comparator 12 outputs a high level to the reset terminal R of the RS flip-flop circuit 14 when the error voltage from the error amplifier 11 is less than the voltage based on the current detected by the current sensor 13 .
  • the control switch Q1 since a low level is output from the output terminal Q of the RS flip-flop circuit 14, the control switch Q1 is turned off. Since a high level is output from the inverted output terminal of the RS flip-flop circuit 14 to the set terminal S of the RS flip-flop circuit 18, the synchronous rectification switch Q2 is turned on.
  • the control switch Q1 and the synchronous rectification switch Q2 it is possible to control the output voltage Vo of the output capacitor C1 to the first predetermined value.
  • the control circuit 10 also controls the ON time of the control switch Q1 so that the peak value of the current flowing through the control switch Q1 is proportional to the input voltage Vin. Therefore, the computing unit 15 operationally amplifies the output voltage Vo, and outputs the operationally amplified output voltage Vo from the inverted output terminal of the RS flip-flop circuit 18 to the set terminal S of the RS flip-flop circuit 14 via the comparator 17.
  • the control switch Q1 is turned on.
  • control circuit 10 controls the control switch Q1 and the synchronous rectification switch Q2 so that the current flowing through the reactor L is reversed from the output voltage Vo side to the input voltage Vin side to adjust the amount of reverse excitation that reversely excites the reactor L. turn off.
  • the synchronous rectification switch Q2 immediately after the excitation energy of the reactor L is released by turning on the synchronous rectification switch Q2, the synchronous rectification switch Q2 continues to be turned on to cause current to flow back from the output capacitor C1 to the input voltage Vin side.
  • the amount of backflow current is determined using at least the output voltage Vo and the inductance value L of the reactor L, the coefficient of the parasitic capacitance value C of the control switch Q1 for boosting.
  • the reactor L stores enough energy to absorb the charge charged in the parasitic capacitance C of the control switch Q1 for boosting.
  • the computing unit 15 operationally amplifies the output voltage Vo and outputs the operationally amplified output voltage Vo to the inverting input terminal of the comparator 17 .
  • the calculator 15 obtains a command value (second predetermined value) of the backflow current Ir regardless of the input voltage Vi as shown in Equation 6 by operationally amplifying the output voltage Vo.
  • ⁇ represents the first term, which is a real number with a magnitude of 1 or more. Since the output voltage Vo is a DC voltage, it takes a constant value (first predetermined value). Therefore, the calculation by Equation 6 has a smaller calculation load than the case where the input voltage Vin whose instantaneous value changes is used for the calculation of the backflow current Ir.
  • the current sensor 16 corresponds to a reverse-excitation current detection unit, and detects the reverse-excitation current that flows when the reactor L is reverse-excited.
  • Comparator 17 corresponds to a zero-voltage switching determination section, and determines that zero-voltage switching of control switch Q1 is possible when the value of reverse excitation current detected by current sensor 16 is equal to or greater than the output from calculator 15.
  • a high level is output to the reset terminal R of the RS flip-flop circuit 18 .
  • the low level of the synchronous rectification switch Q2 is output from the output terminal Q of the RS flip-flop circuit 18, the synchronous rectification switch Q2 is turned off, and the reverse current stops.
  • control switch Q1 and the synchronous rectification switch Q2 are controlled to turn on and off complementarily with a dead time.
  • the backflow current Ir is obtained by multiplying the proportional constant by the instantaneous value of the input voltage Vin.
  • Equation 6 the direct current output voltage Vo (or a higher value Vo ⁇ ) is multiplied by the proportionality constant (Equation 3) to obtain the reverse current Ir. Make it a fixed value.
  • FIG. 3 is a diagram showing an AC input current, a switching reactor current, and a switching reactor current peak value envelope.
  • the peak value (negative peak value) of the switching reactor current at the time of reverse flow, that is, the current envelope on the lower side in FIG. 3 is straight or nearly straight. This means that the reverse excitation amount is adjusted to the second predetermined value regardless of the input voltage.
  • the switching frequency can be lowered by increasing the ON time tonQ2.
  • the parasitic capacitor or the external capacitor C can reach the output voltage Vo during the dead time period before the synchronous rectification switch Q2 turns on later. Therefore, when the synchronous rectification switch Q2 is turned on, reactor excitation energy can be sent to the output side, that is, energy can be sent from the input side to the output side, thereby improving the discontinuity of the input current Iin and improving the power factor. , harmonic distortion can also be reduced.
  • the power factor correction circuit according to the modification shown in FIG. Since other configurations of the power factor correction circuit according to the modification are the same as those of the power factor correction circuit according to the first embodiment, detailed description thereof will be omitted.
  • the backflow current Ir can be set as shown in the following equation 7.
  • the second term ⁇ is a three-fold harmonic component of the AC input voltage Vin alternating with the angular frequency ⁇ .
  • the switching frequency is input as shown in FIG. It becomes a flat shape that is controlled with respect to the phase angle, and by lowering the switching frequency, it is possible to reduce the switching loss. Also, since it does not have various frequencies, it is possible to prevent actual damage such as specific frequency interference to other circuits.
  • FIG. 7 shows the switching current envelope and the input current of the power factor correction circuit according to the modified example of the first embodiment.
  • the backflow current Ir is added with a harmonic that is three times the AC input.
  • a waveform that is adjusted to a second predetermined value appears by adding a harmonic that is three times the AC input to the lower current envelope in FIG.
  • the second term ⁇ may include not only harmonic components that are three times the AC input voltage Vin, but also odd-numbered high-order harmonic components such as five times and seven times the AC input voltage Vin. Since the second term ⁇ includes not only harmonic components of 3 times the AC input voltage Vin, but also higher harmonic components of odd numbers such as 5 times and 7 times the AC input voltage Vin, the switching shown in FIG. The switching loss can be further reduced by making the frequency flatter with respect to the input phase angle and further lowering the switching frequency.
  • the power factor correction circuit of the second embodiment is a totem pole bridgeless power factor correction circuit, and includes an AC power supply, a reactor L, current sensors 13a and 16a, switches Q1-Q4, an output capacitor Co, and a control circuit 10a. Since the full-wave rectifier circuit 2 (see FIGS. 1 and 5) is not used, no loss occurs due to the full-wave rectifier circuit. That is, there is provided a bridgeless critical power factor correction circuit capable of zero voltage switching at all phase angles of AC voltage (all ranges).
  • the switching reactor current peak value envelope in this power factor improvement circuit shows a waveform like an alternating current in which the envelope shown in FIG. .
  • the current sensor 13a is connected in series with the reactor L and detects the current flowing through the reactor L.
  • the switch Q1 and the switch Q2 are connected in series, and one end of the reactor L is connected to the connection end of the switch Q1 and the switch Q2.
  • a series circuit of switches Q3 and Q4 is connected to both ends of the series circuit of switches Q1 and Q2.
  • Both ends of the output capacitor Co are connected to both ends of the series circuit of the switch Q3 and the switch Q4, and the output voltage Vo is obtained from the output capacitor Co.
  • the switch Q1 and the switch Q2 provide a dead time to complementarily turn on and off, and the switch Q3 and the switch Q4 provide a dead time to complementarily switch the polarity.
  • the control circuit 10a includes an error amplifier 11, comparators 12 and 17, RS flip-flop circuits 14a and 18a, a computing unit 15, a polarity discrimination section 19, and polarity switching sections 20-22.
  • the output terminal Q of the RS flip-flop circuit 14 a is connected to one input terminal of the polarity switching section 21 , and the output terminal Q of the RS flip-flop circuit 18 a is connected to the other input terminal of the polarity switching section 21 .
  • the polarity determination unit 19 determines the positive or negative polarity of the input voltage Vin, and outputs the positive or negative polarity to the polarity switching units 20-22.
  • the polarity switching unit 21 switches Q1 to a control switch and Q2 to a synchronous rectification switch.
  • the control switch Q1 is turned on and off by the output from the output terminal Q of the RS flip-flop circuit 14a.
  • the synchronous rectification switch Q2 is turned on and off by the output from the output terminal Q of the RS flip-flop circuit 18a.
  • the polarity switching section 21 switches Q1 to a synchronous rectification switch and Q2 to a control switch.
  • the synchronous rectification switch Q1 is turned on and off by the output from the output terminal Q of the RS flip-flop circuit 14a.
  • the control switch Q2 is turned on and off by the output from the output terminal Q of the RS flip-flop circuit 18a.
  • the polarity switching section 22 switches on the polarity switching switch Q3 and switches off the polarity switching switch Q4.
  • the polarity switching section 22 switches off the polarity switching switch Q3 and switches on the polarity switching switch Q4.
  • FIG. 9 shows the parasitic capacitances (capacitors indicated by dotted lines) of the switches Q1-Q4 and the external capacitors C1-C4 of the power factor correction circuit shown in FIG.
  • the charge of the capacitor C4 is extracted through the first path of C4 ⁇ Q2 ⁇ L ⁇ Vin ⁇ C4. Also, the electric charge of the capacitor C is extracted through the second path of C->L->Vin->Q3->C. Further, a third route of Co ⁇ Q2 ⁇ L ⁇ Vin ⁇ Q3 ⁇ Co is reverse-excited to compensate for the insufficient reverse excitation by the capacitors C and C4.
  • Q1 operates as a synchronous rectification switch
  • Q2 operates as a control switch
  • the polarity changeover switch Q3 is turned off
  • the polarity changeover switch Q4 is turned off. turn on.
  • the charge of the capacitor C3 is extracted through the first path of C3 ⁇ vIN ⁇ L ⁇ Q1 ⁇ C3. Also, the electric charge of the capacitor C is extracted through the second path of C->Q4->Vin->L->C. Further, a third route of Co->Q4->Vin->L->Q1->Co is reverse-excited to compensate for the insufficient reverse-excitation by the capacitors C and C3.
  • the power factor correction circuit according to the second embodiment it is possible to obtain high efficiency by high power factor and zero voltage switching with the same control as the power factor correction circuit according to the first embodiment.
  • the current sensor 16 is provided to detect the reverse excitation current that flows when the reactor L is reversely excited.
  • the power factor correction circuit according to the third embodiment shown in FIG. 12 eliminates the current sensor 16 shown in FIG.
  • the on-time of the control switch Q1 is calculated by digitally adding a fixed value determined using the parasitic capacitance value C to realize zero voltage switching.
  • a reactor L In the power factor correction circuit shown in FIG. 12, a reactor L, a current sensor 13a, and a control switch Q1 consisting of a MOSFET are connected in series across the input voltage Vin.
  • a synchronous rectification switch Q2 and an output capacitor C0 are connected in series to the drain and source terminals of the control switch Q1.
  • a series circuit of resistors R1 and R2 is connected across the output capacitor C0.
  • An output voltage Vo is output from both ends of the output capacitor C0.
  • the control circuit 10 b includes a tonQ1 calculator 31 , a tonQ2 calculator 32 , a multiplier 33 , an adder 34 , a sawtooth wave generation circuit 35 , a comparator 36 and an inverter 37 .
  • the current sensor 13a is connected in series with the reactor L and detects the input current Iin flowing through the reactor L.
  • the on-time tonQ1 of the control switch Q1 is expressed by Equation 10.
  • the tonQ1 calculator 31 calculates the on-time tonQ1 of the control switch Q1 by Equation (10).
  • the first ON time of the control switch Q1 of the conventional critical PFC corresponds to the first term of Equation 10.
  • the second term in Equation 10 is the second ON time determined using the reactor L, the parasitic capacitance C of the control switch Q1, the input voltage Vin, and the output voltage Vo, and represents the amount of reverse excitation shown in Equation 6.
  • the on-time tonQ1 of the switch Q1 of the present invention is obtained by using the inductance value of the reactor L, the parasitic capacitance value C of the control switch Q1, and the output voltage Vo in the first on-time of the control switch Q1 of the conventional critical type PFC. This is the time obtained by adding the determined second ON time.
  • the tonQ1 calculator 31 calculates the first ON time of the control switch Q1 based on the input current Iin and the input voltage Vin detected by the current sensor 13a and the reactance value of the reactor L, and A second on-time determined using the inductance value of L, the parasitic capacitance value C of the control switch Q1, the input voltage Vin, and the output voltage Vo is added to obtain the on-time tonQ1 of the control switch Q1.
  • the reactance value of the reactor L the reactance value of the reactor L, the parasitic capacitance value C of the control switch Q1, the input voltage Vin, and the output voltage Vo are used.
  • the determined predetermined value it is possible to obtain the on-time tonQ1 of the control switch Q1 in consideration of the amount of reverse excitation.
  • the tonQ2 calculator 32 calculates the difference voltage (Vo-Vp) between the input voltage Vin (Vp) and the output voltage Vo, and obtains the division value by dividing the input voltage Vp by the difference voltage (Vo-Vp).
  • the on-time tonQ2 of the switch Q2 is related to the voltage-time product of the reactor L, so the multiplier 33 multiplies the on-time tonQ1 of the control switch Q1 by the division value obtained by the tonQ2 calculator 32 . In other words, the multiplier 33 calculates the on-time tonQ2 of the switch Q2 by Equation (11).
  • the adder 34 obtains the time T by adding the on-time tonQ2 of the switch Q2 from the multiplier 33 to the on-time tonQ1 of the control switch Q1.
  • the time T determines the switching period T.
  • the sawtooth wave generation circuit 35 generates a sawtooth wave signal whose peak value is T based on the time T from the adder 34 .
  • the comparator 36 has an inverting input terminal to which the sawtooth wave signal from the sawtooth wave generating circuit 35 is input, and a non-inverting input terminal to which the on-time tonQ1 of the control switch Q1 is input from the tonQ1 calculator 31 .
  • the comparator 36 applies a high level signal to the gate of the control switch Q1 when the ON time tonQ1 of the control switch Q1 from the tonQ1 calculator 31 is greater than or equal to the value of the sawtooth wave signal from the sawtooth wave generation circuit 35. Turn on the control switch Q1.
  • the comparator 36 inverts the high level signal by the inverter 37 to make it low. A level signal is applied to the gate of switch Q2 to turn switch Q2 off.
  • the comparator 36 applies a low level signal to the gate of the control switch Q1 when the ON time tonQ1 of the control switch Q1 from the tonQ1 calculator 31 is less than the value of the sawtooth wave signal from the sawtooth wave generation circuit 35.
  • the control switch Q1 is turned off.
  • the comparator 36 inverts the low-level signal by the inverter 37 when the on-time tonQ1 of the control switch Q1 from the tonQ1 calculator 31 is less than the value of the sawtooth wave signal from the sawtooth wave generation circuit 35 to make it high.
  • a level signal is applied to the gate of switch Q2 to turn switch Q2 on.
  • the switches Q1 and Q2 are controlled so as to be complementarily turned on and off by the operation of the sawtooth wave generating circuit 35 and the comparator 36 with a dead time.
  • the current sensor 16 is eliminated, and a predetermined value determined using the reactor L and the parasitic capacitance value C is used during the ON time of the conventional critical type PFC. By digitally adding the values, it is possible to calculate the ON time of the switch Q1 and realize zero voltage switching.
  • the power factor correction circuit according to the fourth embodiment shown in FIG. 13 eliminates the current sensor 16a shown in FIG. is digitally controlled to calculate the ON time of the control switch Q1, thereby realizing zero voltage switching.
  • the control circuit 10c includes a full-wave rectifier circuit 2, a polarity discriminator 19, a polarity switcher 20-22, a tonQ1 calculator 31a, a tonQ2 calculator 32, a multiplier 33, an adder 34, a sawtooth wave generation circuit 35, a comparator 36a, It has an inverter 37a.
  • the full-wave rectifying circuit 2, the polarity discriminating section 19, and the polarity switching sections 20-22 have already been described with reference to FIG.
  • the tonQ1 calculator 31a calculates the first ON time of the control switch Q1 based on the input current Iin detected by the current sensor 13a, the input voltage Vin from the full-wave rectifier circuit 2, and the reactance value of the reactor L. A second on-time determined using the inductance value of the reactor L, the parasitic capacitance value C of the control switch Q1, the input voltage Vin, and the output voltage Vo is added to the on-time to obtain the on-time tonQ1 of the control switch Q1.
  • the comparator 36 a outputs a comparator output to the polarity switching section 21 .
  • the inverter 37 a outputs an inverter output to the polarity switching section 21 .
  • the tonQ1 calculator 31a, the tonQ2 calculator 32, the multiplier 33, the adder 34, the sawtooth wave generation circuit 35, the comparator 36a, and the inverter 37a are Since it is provided, an effect similar to that of the power factor correction circuit according to the third embodiment can be obtained.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Rectifiers (AREA)

Abstract

力率改善回路は、交流電源の入力電圧を整流する整流回路２の両端にリアクトルＬと制御スイッチＱ１とが直列に接続された直列回路と、制御スイッチの２つの主端子に同期整流スイッチＱ２と出力コンデンサＣ１との直列回路と、出力コンデンサの出力電圧が第１所定値になるように制御スイッチと同期整流スイッチとを交互にオンオフさせ制御スイッチに流れる電流のピーク値が入力電圧に比例するように制御スイッチのオン時間を制御する制御回路１０とを備え、制御回路は、リアクトルに流れる電流を出力電圧側から入力電圧側に逆流させてリアクトルを逆励磁する逆励磁量を調節するように制御スイッチと同期整流スイッチとをオンオフさせ、逆励磁量は入力電圧Ｖｉに関わりなく第２所定値に調節される。

Description

力率改善回路
　本発明は、力率改善回路に関する。
　同期整流を行う従来の臨界型力率改善（ＰＦＣ）回路では、入力電圧の瞬時値Ｖｉｎと出力電圧Ｖｏとの比が所定値以上（２Ｖｉｎ≦Ｖｏ）でないと、ゼロ電圧スイッチング（ＺＶＳ）ができなかった。また、入力電圧に応じて周波数が変化するため、高い効率を得ることができなかった。
　そこで、特許文献１は、同期整流の昇圧チョッパー回路に対して、出力電流が定格値以下のときにスイッチングの１周期内において、出力チョークコイルを流れるチョークコイル電流が正方向と負方向の双方に流れるような所定の値に設定されている。このため、出力チョークコイルの電流がマイナス方向を向いている状態で整流素子をオフさせることで主スイッチング素子の寄生容量を引き抜くことができる。
　即ち、主スイッチング素子がオフの時、出力から整流素子を介して出力チョークコイルを逆励磁するので、主スイッチング素子の電圧が低下し、ゼロ電圧スイッチングが可能となる。
　しかしながら、特許文献１では、交流を入力し力率を改善する力率改善動作については考慮されず、制御の際に逆励磁量は調節されていない。
　そこで特許文献２では、入力電圧の瞬時値と出力電圧の値に関係なく、ゼロ電圧スイッチングができる力率改善回路として、逆流電流を計算して得ている。ここで、特許文献２の力率改善回路の回路構成例を図１４に示す。
　特に特許文献２では、以下の式１（特許文献２の式７）から、
Figure JPOXMLDOC01-appb-M000001
 　　　　　　　…（式１）
以下の式２（特許文献２の式９）のような逆流電流の漸近線を得ている。
Figure JPOXMLDOC01-appb-M000002
 　　　　　　　…（式２）
　ここで、入力電圧Ｖｉｎは、交流入力電圧の瞬時値であるから、式２の逆流電流Ｉｒを設けるということは、交流入力電圧瞬時値に対して、少なくとも常に以下の式３（特許文献２の式１０）で示す固定の数値以上逆流させれば、入力電圧Ｖｉｎが出力電圧Ｖｏよりも低いどんな電圧でもゼロ電圧スイッチングが可能となる。
Figure JPOXMLDOC01-appb-M000003
 　　　　　　　…（式３）
　即ち、逆流電流Ｉｒが式３で示す固定の数値以上である場合に、ゼロ電圧スイッチングが可能となるというものである。
特開２０１６－２２０３４２号公報 特開２０２１－０５２５７８号公報
　しかしながら、特許文献２の力率改善回路では、上述の式２から、交流入力電圧Ｖｉｎの位相角が０度（または１８０度）付近において、逆流電流ＩＲの量はほぼゼロであり、このとき入力電流Ｉｉｎもほぼゼロである。そのため、特許文献２に記載されている以下の式４（特許文献２の式１３）より、力率を制御する制御スイッチＱ１のオン時間ｔｏｎＱ１もほぼゼロである。
Figure JPOXMLDOC01-appb-M000004
 　　　　　　　…（式４）
　よって、以下の式５（特許文献２の式１４）から、同期整流スイッチＱ２のオン時間ｔｏｎＱ２もほぼゼロとなる。
Figure JPOXMLDOC01-appb-M000005
 　　　　　　　…（式５）
　すなわち、特許文献２の力率改善回路では、交流入力電圧Ｖｉｎの位相角が０度（または１８０度）付近において、スイッチング周期が非常に小さくなり、高いスイッチング周波数となる。特許文献２の力率改善回路では、位相角が０度付近では入力電圧Ｖｉｎも入力電流Ｉｉｎも低いが、周波数が高いとスイッチング損失が目立つようになり、高効率化を期待できなくない。
　更に、上述の式４より、制御スイッチＱ１のオン時間ｔｏｎＱ１がほぼゼロであるから、リアクトルの励磁エネルギも小さく、制御スイッチＱ１のオフ後の同期整流スイッチＱ２がオンになるまでのデッドタイム期間中に、寄生コンデンサないし外付けコンデンサＣを出力電圧Ｖｏに到達させるほどの充電ができない。よって、同期整流スイッチＱ２がオンのときにリアクトル励磁エネルギを出力側に送れないので、入力側から出力側にエネルギを送ることが出来ず、入力電流が途切れて電流歪みを生じてしまう（図１６参照）。これが高調波電流歪み要因となり、力率を低下させ、高調波歪みを増大させてしまう。
　特許文献２の力率改善回路は、臨界方式と言われるものである。図１４の力率改善回路定数においては、図１５のように交流位相角に対するスイッチング周波数の最高値は最低値の約３．５倍である。これは、従来例の臨界型力率改善回路と比べてもあまり変わらないスイッチング周波数特性であり、スイッチング損失を低減できず、スイッチ寄生容量などの充放電により循環損失もあまり低減できなかった。
　本発明の一態様は、入力電圧の瞬時値と出力電圧の値に関係なく、制御スイッチのゼロ電圧スイッチングが行える力率改善回路を提供する。
　上記課題を解決するために、本発明の一態様に係る力率改善回路は、交流電源の入力電圧を整流する整流回路と、前記整流回路の両端にリアクトルと制御スイッチとが直列に接続された第１直列回路と、前記制御スイッチの２つの主端子に同期整流スイッチと出力コンデンサとが直列に接続された第２直列回路と、前記出力コンデンサの出力電圧が第１所定値になるように前記制御スイッチと前記同期整流スイッチとを交互にオンオフさせ前記制御スイッチに流れる電流のピーク値が前記入力電圧に比例するように前記制御スイッチのオン時間を制御する制御回路とを備え、前記制御回路は、前記リアクトルに流れる電流を出力電圧側から入力電圧側に逆流させて前記リアクトルを逆励磁する逆励磁量を調節するように前記制御スイッチと前記同期整流スイッチとをオンオフさせ、前記逆励磁量は前記入力電圧に関わりなく第２所定値に調節される。
　ここで「調節」とは、指令値（例えば、固定値または計算値）に近づけることであってもよいし、出力電圧などの測定値に応じた値に近づけることであってもよい。
図１は、第１実施形態に係る力率改善回路の回路構成図である。 図２は、第１実施形態に係る力率改善回路の交流位相角とスイッチング周波数の関係(α＝１の場合)を示す図である。 図３は、第１実施形態に係る力率改善回路の交流入力電流と、スイッチングリアクトル電流と、スイッチングリアクトル電流ピーク値包絡線を示す図である。 図４は、第１実施形態に係る力率改善回路の交流位相角とスイッチング周波数の関係(α＝１．５の場合)を示す図である。 図５は、第１実施形態の変形例に係る力率改善回路の回路構成図である。 図６は、第１実施形態の変形例に係る力率改善回路の交流位相角とスイッチング周波数の関係を示す図である。 図７は、第１実施形態の変形例に係る力率改善回路の交流入力電流と、スイッチングリアクトル電流ピーク値包絡線を示す図である。 図８は、第２実施形態に係る力率改善回路の回路構成図である。 図９は、図８に示す力率改善回路の制御スイッチ、同期整流スイッチの寄生容量及び外付けコンデンサを図示した回路構成図である。 図１０は、図８に示す力率改善回路において、交流入力電圧が正電圧のときの制御スイッチ、同期整流スイッチ、極性切替スイッチを示す図である。 図１１は、図８に示す力率改善回路において、交流入力電圧が負電圧のときの制御スイッチ、同期整流スイッチ、極性切替スイッチを示す図である。 図１２は、第３実施形態に係る力率改善回路の回路構成図である。 図１３は、第４実施形態に係る力率改善回路の回路構成図である。 図１４は、特許文献２に記載の従来例の力率改善回路の回路構成図である。 図１５は、図１４に示す従来例の力率改善回路の交流位相角とスイッチング周波数の関係を示す図である。 図１６は、図１４に示す従来例の力率改善回路の入力電圧Ｖｉｎと入力電流Ｉｉｎの関係、および入力電流不連続領域を示す図である。
　以下、本発明の実施形態に係る力率改善回路について、図面を参照しながら詳細に説明する。
　実施形態に係る力率改善回路は、交流電圧の全位相角で制御スイッチがオフ時のゼロ電圧スイッチングを可能とし、歪みの少ない力率改善を可能にする。また、力率改善回路は、逆励磁量の調節によって負荷が変動しても制御スイッチのオン時間を一定にし、歪みの少ない力率改善を可能とする。
　実施形態に係る臨界型力率改善回路は、電流をリアクトルに逆流させて共振動作（ソフトスイッチング）するため、既存の比較的安価なＦＥＴを用いた場合でも、スイッチング損失を小さい値に抑制できる。この臨界型力率改善回路に、比較的高価な最新の或いは次世代のスイッチングデバイスを用いた場合、デバイスの特徴を損なうことなく高効率を維持できる。
　（第１実施形態）
　第１実施形態に係る力率改善回路を、回路構成図を用いて説明する。
　図１は、第１実施形態に係る力率改善回路の回路構成図である。力率改善回路は、交流電源１と、交流電源１の入力電圧を全波整流する全波整流回路２と、全波整流回路２の両端に接続された入力コンデンサＣ２とを備える。
　全波整流回路２の両端には、リアクトルＬと、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）からなる制御スイッチＱ１が直列に接続されている。
　制御スイッチＱ１のドレイン端子とソース端子には、同期整流スイッチＱ２と出力コンデンサＣ１が直列に接続されている。出力コンデンサＣ１の両端からは、出力電圧Ｖｏが出力される。
　制御回路１０は、エラーアンプ１１、コンパレータ１２，１７、ＲＳフリップフロップ回路１４，１８、演算器１５を備える。エラーアンプ１１は、出力電圧Ｖｏと基準電圧Ｖｒｅｆとの誤差電圧を増幅し、コンパレータ１２の反転入力端子に出力する。電流センサ１３は、制御スイッチＱ１に流れるドレイン電流を検出する。
　コンパレータ１２は、エラーアンプ１１からの誤差電圧が電流センサ１３で検出した電流に基づく電圧以上であるときはローレベルをＲＳフリップフロップ回路１４のリセット端子Ｒに出力する。このとき、ＲＳフリップフロップ回路１４の出力端子Ｑからハイレベルが出力されるので、制御スイッチＱ１はオンする。ＲＳフリップフロップ回路１４の反転出力端子からローレベルがＲＳフリップフロップ回路１８のセット端子Ｓに出力されるので、同期整流スイッチＱ２はオフする。
　コンパレータ１２は、エラーアンプ１１からの誤差電圧が電流センサ１３で検出した電流に基づく電圧未満であるときはハイレベルをＲＳフリップフロップ回路１４のリセット端子Ｒに出力する。このとき、ＲＳフリップフロップ回路１４の出力端子Ｑからローレベルが出力されるので、制御スイッチＱ１はオフする。ＲＳフリップフロップ回路１４の反転出力端子からハイレベルがＲＳフリップフロップ回路１８のセット端子Ｓに出力されるので、同期整流スイッチＱ２はオンする。こうして、制御スイッチＱ１と同期整流スイッチＱ２とを交互にオンオフさせることで出力コンデンサＣ１の出力電圧Ｖｏが第１所定値になるように制御することができる。
　また、制御回路１０は、制御スイッチＱ１に流れる電流のピーク値が入力電圧Ｖｉｎに比例するように制御スイッチＱ１のオン時間を制御する。このため、演算器１５が出力電圧Ｖｏを演算増幅し、演算増幅された出力電圧Ｖｏをコンパレータ１７を介してＲＳフリップフロップ回路１８の反転出力端子からＲＳフリップフロップ回路１４のセット端子Ｓに出力し制御スイッチＱ１をオンさせている。
　また、制御回路１０は、リアクトルＬに流れる電流を出力電圧Ｖｏ側から入力電圧Ｖｉｎ側に逆流させてリアクトルＬを逆励磁する逆励磁量を調節するように制御スイッチＱ１と同期整流スイッチＱ２とをオンオフさせる。
　即ち、同期整流スイッチＱ２のターンオンによりリアクトルＬの励磁エネルギを放出した直後に、引き続き同期整流スイッチＱ２のオンを継続して出力コンデンサＣ１から電流を入力電圧Ｖｉｎ側に逆流させる。
　逆流させる電流量は、リアクトルＬのインダクタンス値Ｌと昇圧用の制御スイッチＱ１の寄生容量値Ｃによる係数と、出力電圧Ｖｏを少なくとも用いて決定される。
　これによって、昇圧用の制御スイッチＱ１の寄生容量Ｃに充電された電荷を吸収させるだけのエネルギをリアクトルＬに蓄える。
　逆励磁量を調節するために、図１に示す力率改善回路は、演算器１５と、電流センサ１６と、コンパレータ１７を備えている。演算器１５は、出力電圧Ｖｏを演算増幅し、演算増幅された出力電圧Ｖｏをコンパレータ１７の反転入力端子に出力する。演算器１５は、出力電圧Ｖｏを演算増幅することで、式６に示すように入力電圧Ｖｉに関わりなく逆流電流Ｉｒの指令値（第２所定値）を求めている。
Figure JPOXMLDOC01-appb-M000006
 　　　　　　　…（式６）
　ここで、αは、１以上の大きさの実数である第１の項を表す。出力電圧Ｖｏは、直流電圧であるため一定の値（第１所定値）とる。そのため、式６による計算は、瞬時値が変化する入力電圧Ｖｉｎを逆流電流Ｉｒの計算に用いる場合に比べ、計算負荷が小さい。
　電流センサ１６は、逆励磁電流検出部に相当し、リアクトルＬが逆励磁されたときに流れる逆励磁電流を検出する。コンパレータ１７は、ゼロ電圧スイッチング判定部に相当し、電流センサ１６で検出された逆励磁電流の値が、演算器１５からの出力以上であるときに制御スイッチＱ１のゼロ電圧スイッチングが可能であると判定し、ＲＳフリップフロップ回路１８のリセット端子Ｒにハイレベルを出力する。
　このため、ＲＳフリップフロップ回路１８の出力端子Ｑからは同期整流スイッチＱ２のローレベルが出力されて同期整流スイッチＱ２はオフし、逆流電流が停止する。
　このように、出力電圧Ｖｏに式６に示す固定の数値を乗算した値の電流をリアクトルＬに逆流させるべく、制御スイッチＱ１と同期整流スイッチＱ２とのオンオフを制御する。これにより、従来の臨界型力率改善回路から回路構成を変更することなく容易に、正弦波で変化する入力電圧の全ての位相角範囲において、制御スイッチＱ１のゼロ電圧スイッチングが可能となる。
　制御スイッチＱ１，同期整流スイッチＱ２は、デッドタイムを設けて相補的にオン、オフするように制御する。
　特許文献２では、逆流電流Ｉｒは、比例定数に入力電圧Ｖｉｎの瞬時値を乗じたものであった。
　これに対して、第１実施形態に係る力率改善回路では、式６のように、直流出力電圧Ｖｏ(あるいはそれ以上の値Ｖｏα)を比例定数（式３）に乗じて、逆流電流Ｉｒを固定値にする。
　これにより、第１実施形態に係る力率改善回路では、図２(α＝１の場合)に示すように、図１５に示す従来例（特許文献２）の力率改善回路と比べて、十分に低い周波数でスイッチングができ、特に位相角ゼロ度付近で周波数を大幅に下げることができる。
　図２は、式６において第１の項α＝１としたときの交流入力位相角に対するスイッチング周波数を示すグラフである。図３は、交流入力電流と、スイッチングリアクトル電流と、スイッチングリアクトル電流ピーク値包絡線を示す図である。スイッチングリアクトル電流の逆流時のピーク値（負のピーク値）、即ち図３における下側の電流包絡線が、直線又はほぼ直線になっている。このことが、逆励磁量が入力電圧に関わりなく第２所定値に調節されていることを意味する。図３のスイッチングリアクトル電流と入力電流Ｉｉｎを参照し、第１の項α＞１のときはさらに逆流量が増える分、Ｉｉｎを維持するために制御スイッチＱ１のオン時間ｔｏｎＱ１、同期整流スイッチＱ２のオン時間ｔｏｎＱ２を増やしスイッチング周波数を下げることができる。
　図４はα＝１．５としたときの交流位相角とスイッチング周波数の関係を示す。例えば、図４のようにα＝１．５とすることで、さらにスイッチング周波数を下げて、スイッチング損失と寄生容量による循環損失も大幅に下げることが可能となる。
　また、図４のようにα＝１．５とすることで、位相角ゼロ度付近でスイッチング周波数を下げることができる。すなわち、α＝１．５とすることで、式４（特許文献２の式１３）での制御スイッチＱ１のオン時間ｔｏｎＱ１を増やすことが出来て、リアクトルＬの励磁エネルギは増え、制御スイッチＱ１オフ後の同期整流スイッチＱ２オンになるまでのデッドタイム期間中に、寄生コンデンサないし外付けコンデンサＣを出力電圧Ｖｏに到達させることができる。このため、同期整流スイッチＱ２がオンのときにリアクトル励磁エネルギを出力側に送る、すなわち入力側から出力側にエネルギを送ることが出来るので、入力電流Ｉｉｎの途切れが改善されて力率は向上し、高調波歪みも低減できる。
（第１実施形態の変形例）
　次に、第１実施形態の変形例に係る力率改善回路を図５を参照しながら説明する。
　図５に示す変形例に係る力率改善回路は、図１に示す第１実施形態に係る力率改善回路に比べて、演算器１５に全波整流回路２の出力が更に入力されている。変形例に係る力率改善回路のその他の構成は、第１実施形態に係る力率改善回路と同一なため、詳細な説明は省略する。
　演算器１５に全波整流回路２の出力が更に入力されていることにより、逆流電流Ｉｒを以下の式７のように設定することができる。
Figure JPOXMLDOC01-appb-M000007
 　　　　　　　…（式７）
　ここで、第２の項βは、角周波数ωで交番する交流入力電圧Ｖｉｎの３倍の高調波成分である。図５のように演算器１５の中で交流入力電圧Ｖｉｎの周波数を位相同期回路などで３倍の高調波としたものを逆流電流Ｉｒに加えることにより、図６のように、スイッチング周波数が入力位相角に対してコントロールされたフラットな形状になり、スイッチング周波数が下がることで、スイッチング損失を低減することができる。また、さまざまな周波数を持たないので、他回路への特定周波数干渉などの実害を防ぐこともできる。
　図７は、第１実施形態の変形例に係る力率改善回路のスイッチング電流包絡線と入力電流を示す。逆流電流Ｉｒは、交流入力の３倍の高調波が加算されている。図７における下側の電流包絡線に交流入力の３倍の高調波が加算されて、第２所定値に調節されている波形が現れる。
　第２の項βは、交流入力電圧Ｖｉｎの３倍の高調波成分だけでなく、５倍、７倍などの奇数の高次の高調波成分を含んでいてもよい。第２の項βが、交流入力電圧Ｖｉｎの３倍の高調波成分だけでなく、５倍、７倍などの奇数の高次の高調波成分を含んでいることにより、図６に示したスイッチング周波数が入力位相角に対して更にフラットな形状になり、スイッチング周波数が更に下がることで、スイッチング損失を更に低減することができる。
　（第２実施形態）
　第２実施形態に係る臨界型力率改善回路を、図８を参照しながら説明する。第２実施形態の力率改善回路は、トーテムポールブリッジレス力率改善回路であり、交流電源、リアクトルＬ、電流センサ１３ａ，１６ａ、スイッチＱ１－Ｑ４、出力コンデンサＣｏ、制御回路１０ａを備える。
　全波整流回路２（図１、図５参照）を用いないため、全波整流回路による損失が生じない。すなわち、交流電圧の全位相角で（オールレンジで）ゼロ電圧スイッチングが可能な、ブリッジレス臨界型力率改善回路が提供される。
　この力率改善回路におけるスイッチングリアクトル電流ピーク値包絡線は、図３または図７に示した包絡線と、その包絡線を上下反転させた包絡線とが交互に現れる、交流のような波形を示す。
　電流センサ１３ａは、リアクトルＬに直列に接続され、リアクトルＬに流れる電流を検出する。
　スイッチＱ１とスイッチＱ２とは直列に接続され、スイッチＱ１とスイッチＱ２との接続端にはリアクトルＬの一端が接続される。スイッチＱ１とスイッチＱ２との直列回路の両端にはスイッチＱ３とスイッチＱ４との直列回路が接続されている。スイッチＱ３とスイッチＱ４との直列回路の両端には出力コンデンサＣｏの両端が接続され、出力コンデンサＣｏから出力電圧Ｖｏが得られる。
　スイッチＱ１とスイッチＱ２はデッドタイムを設けて相補的にオン、オフし、スイッチＱ３とスイッチＱ４はデッドタイムを設けて相補的に極性切替する。
　制御回路１０ａは、エラーアンプ１１、コンパレータ１２，１７、ＲＳフリップフロップ回路１４ａ，１８ａ、演算器１５、極性判別部１９、極性切替部２０－２２を備える。
　図８に示すエラーアンプ１１、コンパレータ１２，１７、演算器１５の機能は、図１に示すそれらと同一であるので、ここでは、それらの説明は省略する。
　ＲＳフリップフロップ回路１４ａの出力端子Ｑは、極性切替部２１の一方の入力端子に接続され、ＲＳフリップフロップ回路１８ａの出力端子Ｑは、極性切替部２１の他方の入力端子に接続される。
　極性判別部１９は、入力電圧Ｖｉｎの正又は負の極性を判定し、正又は負の極性を極性切替部２０－２２に出力する。極性切替部２１は、極性判別部１９で判定された極性が正である場合には、Ｑ１を制御スイッチに切り替え、Ｑ２を同期整流スイッチに切り替える。制御スイッチＱ１は、ＲＳフリップフロップ回路１４ａの出力端子Ｑからの出力によりオンオフする。同期整流スイッチＱ２は、ＲＳフリップフロップ回路１８ａの出力端子Ｑからの出力によりオンオフする。
　極性切替部２１は、極性判別部１９で判定された極性が負である場合には、Ｑ１を同期整流スイッチに切り替え、Ｑ２を制御スイッチに切り替える。同期整流スイッチＱ１は、ＲＳフリップフロップ回路１４ａの出力端子Ｑからの出力によりオンオフする。制御スイッチＱ２は、ＲＳフリップフロップ回路１８ａの出力端子Ｑからの出力によりオンオフする。
　極性切替部２２は、極性判別部１９で判定された極性が正である場合には、極性切替スイッチＱ３をオンに切り替え、極性切替スイッチＱ４をオフに切り替える。極性切替部２２は、極性判別部１９で判定された極性が負である場合には、極性切替スイッチＱ３をオフに切り替え、極性切替スイッチＱ４をオンに切り替える。
　図９に、図８に示す力率改善回路のスイッチＱ１－Ｑ４の寄生容量（点線で示すコンデンサ）及び外付けコンデンサＣ１－Ｃ４を図示した。
　次に、図１０に示す第２実施形態に係る力率改善回路において、交流入力電圧Ｖｉｎが正電圧のときの動作を説明する。このときには、極性判別部１９と極性切替部２１の動作により、図１０に示すように、Ｑ１が制御スイッチ、Ｑ２が同期整流スイッチとして動作し、極性切替スイッチＱ３がオンし、極性切替スイッチＱ４がオフする。
　このときの閉回路を簡単にするために、図１０では、制御スイッチＱ１の容量Ｃ＝Ｃ１＋Ｃ２とし、極性切替スイッチＱ４の容量Ｃ４としている。極性切替スイッチＱ３がオンし、ＣとＣ４とは並列に接続されているから、逆流電流ＩＲは、式８で表される。
Figure JPOXMLDOC01-appb-M000008
 　　　　　　　…（式８）
　逆流時には、Ｃ４→Ｑ２→Ｌ→Ｖｉｎ→Ｃ４の第１の経路でコンデンサＣ４の電荷を引き抜く。また、Ｃ→Ｌ→Ｖｉｎ→Ｑ３→Ｃの第２の経路でコンデンサＣの電荷を引き抜く。さらに、Ｃｏ→Ｑ２→Ｌ→Ｖｉｎ→Ｑ３→Ｃｏの第３の経路でコンデンサＣ，Ｃ４による逆励磁では足りない分を逆励磁させる。
　次に、交流入力電圧Ｖｉｎが負電圧のときの動作を説明する。このときには、極性判別部１９と極性切替部２１の動作により、図１１に示すように、Ｑ１が同期整流スイッチ、Ｑ２が制御スイッチとして動作し、極性切替スイッチＱ３がオフし、極性切替スイッチＱ４がオンする。
　このときの閉回路を簡単にするために、図１１では、制御スイッチＱ２の容量Ｃ＝Ｃ１＋Ｃ２とし、極性切替スイッチＱ３の容量Ｃ３としている。極性切替スイッチＱ４がオンし、ＣとＣ３とは並列に接続されているから逆流電流ＩＲは、式９で表される。
Figure JPOXMLDOC01-appb-M000009
 　　　　　　　…（式９）
　逆流時には、Ｃ３→ｖＩＮ→Ｌ→Ｑ１→Ｃ３の第１の経路でコンデンサＣ３の電荷を引き抜く。また、Ｃ→Ｑ４→Ｖｉｎ→Ｌ→Ｃの第２の経路でコンデンサＣの電荷を引き抜く。さらに、Ｃｏ→Ｑ４→Ｖｉｎ→Ｌ→Ｑ１→Ｃｏの第３の経路でコンデンサＣ，Ｃ３による逆励磁では足りない分を逆励磁させる。
　このように第２実施形態に係る力率改善回路によれば、第１実施形態に係る力率改善回路と同様な制御で、高力率でゼロ電圧スイッチングによる高効率を得ることができる。
　（第３実施形態）
　次に、第３実施形態に係る力率改善回路を図１２を参照しながら説明する。第１実施形態に係る力率改善回路および第２実施形態に係る力率改善回路では、電流センサ１６を設けて、リアクトルＬが逆励磁されたときに流れる逆励磁電流を検出していた。
　これに対して、図１２に示す第３実施形態に係る力率改善回路は、図１に示す電流センサ１６を削除し、従来の臨界型のＰＦＣのオン時間に、リアクトルＬと制御スイッチＱ１の寄生容量値Ｃとを用いて決定される固定値をデジタル制御により加算することで制御スイッチＱ１のオン時間を算出してゼロ電圧スイッチングを実現したことを特徴とする。
　図１２に示す力率改善回路は、入力電圧Ｖｉｎの両端には、リアクトルＬと電流センサ１３ａとＭＯＳＦＥＴからなる制御スイッチＱ１とが直列に接続されている。制御スイッチＱ１のドレイン端子とソース端子には、同期整流スイッチＱ２と出力コンデンサＣ０とが直列に接続されている。出力コンデンサＣ０の両端には抵抗Ｒ１と抵抗Ｒ２との直列回路が接続されている。出力コンデンサＣ０の両端からは、出力電圧Ｖｏが出力される。
　制御回路１０ｂは、ｔｏｎＱ１計算器３１、ｔｏｎＱ２計算器３２、乗算器３３、加算器３４、のこぎり波生成回路３５、コンパレータ３６、インバータ３７を備えている。
　電流センサ１３ａは、リアクトルＬに直列に接続され、リアクトルＬに流れる入力電流Ｉｉｎを検出する。
　スイッチング１周期の平均電流を入力電流Ｉｉｎとすれば、制御スイッチＱ１のオン時間ｔｏｎＱ１は、式１０で表される。ｔｏｎＱ１計算器３１は、式１０により制御スイッチＱ１のオン時間ｔｏｎＱ１を算出する。
Figure JPOXMLDOC01-appb-M000010
 　　　　　　　…（式１０）
　従来の臨界型ＰＦＣの制御スイッチＱ１の第１オン時間は、式１０の第１項に相当する。式１０の第２項は、リアクトルＬと制御スイッチＱ１の寄生容量Ｃと入力電圧Ｖｉｎと出力電圧Ｖｏとを用いて決定される第２オン時間であり、式６に示す逆励磁量を表す。
　即ち、本願発明のスイッチＱ１のオン時間ｔｏｎＱ１は、従来の臨界型ＰＦＣの制御スイッチＱ１の第１オン時間に、リアクトルＬのインダクタンス値と制御スイッチＱ１の寄生容量値Ｃと出力電圧Ｖｏを用いて決定される第２オン時間を加算した時間である。
　このため、ｔｏｎＱ１計算器３１は、電流センサ１３ａで検出された入力電流Ｉｉｎと入力電圧ＶｉｎとリアクトルＬのリアクタンス値とに基づき制御スイッチＱ１の第１オン時間を算出し、第１オン時間にリアクトルＬのインダクタンス値と制御スイッチＱ１の寄生容量値Ｃと入力電圧Ｖｉｎと出力電圧Ｖｏとを用いて決定される第２オン時間を加算して制御スイッチＱ１のオン時間ｔｏｎＱ１を得る。
　即ち、入力電流Ｉｉｎと入力電圧ＶｉｎとリアクトルＬのリアクタンス値とに基づき算出される時間に、リアクトルＬのリアクタンス値と制御スイッチＱ１の寄生容量値Ｃと入力電圧Ｖｉｎと出力電圧Ｖｏとを用いて決定される所定値を加算することで、逆励磁量を考慮した制御スイッチＱ１のオン時間ｔｏｎＱ１を得ることができる。
　従って、式６に示されるような逆流電流（逆励磁量）を電流センサ１６で検出せずとも、逆励磁量を考慮した制御スイッチＱ１のオン時間ｔｏｎＱ１を得ることで、制御スイッチＱ１のゼロ電圧スイッチングを実現できる。
　ｔｏｎＱ２計算器３２は、入力電圧Ｖｉｎ（Ｖｐ）と出力電圧Ｖｏとの差電圧（Ｖｏ－Ｖｐ）を算出し、入力電圧Ｖｐを差電圧（Ｖｏ－Ｖｐ）で除算した除算値を求める。
　また、スイッチＱ２のオン時間ｔｏｎＱ２は、リアクトルＬの電圧時間積の関係から、乗算器３３は、制御スイッチＱ１のオン時間ｔｏｎＱ１に、ｔｏｎＱ２計算器３２で得られた除算値を乗算する。即ち、乗算器３３は、式１１により、スイッチＱ２のオン時間ｔｏｎＱ２を算出する。
Figure JPOXMLDOC01-appb-M000011
 　　　　　　　…（式１１）
　加算器３４は、制御スイッチＱ１のオン時間ｔｏｎＱ１に、乗算器３３からのスイッチＱ２のオン時間ｔｏｎＱ２を加算して時間Ｔを得る。時間Ｔによって、スイッチング周期Ｔが決定される。
　のこぎり波生成回路３５は、加算器３４からの時間Ｔに基づき、ピーク値がＴである、のこぎり波信号を生成する。コンパレータ３６は、反転入力端子に、のこぎり波生成回路３５からのこぎり波信号を入力し、非反転入力端子に、ｔｏｎＱ１計算器３１から制御スイッチＱ１のオン時間ｔｏｎＱ１を入力する。
　コンパレータ３６は、ｔｏｎＱ１計算器３１からの制御スイッチＱ１のオン時間ｔｏｎＱ１が、のこぎり波生成回路３５からの、のこぎり波信号の値以上の場合にハイレベルの信号を制御スイッチＱ１のゲートに印加して制御スイッチＱ１をオンさせる。
　また、コンパレータ３６は、ｔｏｎＱ１計算器３１からの制御スイッチＱ１のオン時間ｔｏｎＱ１が、のこぎり波生成回路３５からの、のこぎり波信号の値以上の場合にハイレベルの信号をインバータ３７で反転させてローレベルの信号を、スイッチＱ２のゲートに印加してスイッチＱ２をオフさせる。
　コンパレータ３６は、ｔｏｎＱ１計算器３１からの制御スイッチＱ１のオン時間ｔｏｎＱ１が、のこぎり波生成回路３５からの、のこぎり波信号の値未満の場合にローレベルの信号を制御スイッチＱ１のゲートに印加して制御スイッチＱ１をオフさせる。
　また、コンパレータ３６は、ｔｏｎＱ１計算器３１からの制御スイッチＱ１のオン時間ｔｏｎＱ１が、のこぎり波生成回路３５からの、のこぎり波信号の値未満の場合にローレベルの信号をインバータ３７で反転させてハイレベルの信号を、スイッチＱ２のゲートに印加してスイッチＱ２をオンさせる。また、スイッチＱ１，Ｑ２はデッドタイムを設けて、のこぎり波生成回路３５とコンパレータ３６の動作によって相補的にオン、オフするように制御する。
　このように第３実施形態に係る力率改善回路によれば、電流センサ１６を削除し、従来の臨界型のＰＦＣのオン時間に、リアクトルＬと寄生容量値Ｃとを用いて決定される所定値をデジタル制御により加算することでスイッチＱ１のオン時間を算出してゼロ電圧スイッチングを実現することができる。
　（第４実施形態）
　次に、第４実施形態に係る力率改善回路を図１３を参照しながら説明する。図１３に示す第４実施形態に係る力率改善回路は、図８に示す電流センサ１６ａを削除し、従来の臨界型のＰＦＣのオン時間に、リアクトルＬと制御スイッチＱ１の寄生容量値Ｃとを用いて決定される所定値をデジタル制御により加算することで制御スイッチＱ１のオン時間を算出してゼロ電圧スイッチングを実現したことを特徴とする。
　制御回路１０ｃは、全波整流回路２、極性判別部１９、極性切替部２０－２２、ｔｏｎＱ１計算器３１ａ、ｔｏｎＱ２計算器３２、乗算器３３、加算器３４、のこぎり波生成回路３５、コンパレータ３６ａ、インバータ３７ａを備えている。全波整流回路２、極性判別部１９、極性切替部２０－２２は、図９で説明したので、ここではその説明は省略する。
　ｔｏｎＱ１計算器３１ａは、電流センサ１３ａで検出された入力電流Ｉｉｎと全波整流回路２からの入力電圧ＶｉｎとリアクトルＬのリアクタンス値とに基づき制御スイッチＱ１の第１オン時間を算出し、第１オン時間にリアクトルＬのインダクタンス値と制御スイッチＱ１の寄生容量値Ｃと入力電圧Ｖｉｎと出力電圧Ｖｏとを用いて決定される第２オン時間を加算して制御スイッチＱ１のオン時間ｔｏｎＱ１を得る。コンパレータ３６ａは、コンパレータ出力を極性切替部２１に出力する。インバータ３７ａは、インバータ出力を極性切替部２１に出力する。
　このように構成された第４実施形態に係る力率改善回路によれば、ｔｏｎＱ１計算器３１ａ、ｔｏｎＱ２計算器３２、乗算器３３、加算器３４、のこぎり波生成回路３５、コンパレータ３６ａ、インバータ３７ａを備えているので、第３実施形態に係る力率改善回路の効果と同様な効果が得られる。
１　交流電源
２　全波整流回路
１０，１０ａ，１０ｂ，１０ｃ　制御回路
１１　エラーアンプ
１２，１７　コンパレータ
１３，１３ａ，１６，３０　電流センサ
１４，１４ａ，１８，１８ａ　ＲＳフリップフロップ回路
１５　演算器
１９　極性判別部
２０，２１，２２　極性切替部
３１，３１ａ　ｔｏｎＱ１計算器
３２　ｔｏｎＱ２計算器
３３　乗算器
３４　加算器
３５　のこぎり波生成回路
３６，３６ａ　コンパレータ
３７，３７ａ　インバータ
Ｖｉｎ　入力電圧
Ｃ１　出力コンデンサ
Ｃ２　入力コンデンサ
Ｌ　リアクトル
Ｑ１　制御スイッチ
Ｑ２　同期整流スイッチ
Ｄ１，Ｄ２　内部ダイオード
Ｃ１０，Ｃ１１　外付けコンデンサ
Ｒ１，Ｒ２　抵抗

Claims (8)

  1. 　交流電源の入力電圧を整流する整流回路と、
    　前記整流回路の両端にリアクトルと制御スイッチとが直列に接続された第１直列回路と、
    　前記制御スイッチの２つの主端子に同期整流スイッチと出力コンデンサとが直列に接続された第２直列回路と、
    　前記出力コンデンサの出力電圧が第１所定値になるように前記制御スイッチと前記同期整流スイッチとを交互にオンオフさせ前記制御スイッチに流れる電流のピーク値が前記入力電圧に比例するように前記制御スイッチのオン時間を制御する制御回路と
    を備え、
    　前記制御回路は、前記リアクトルに流れる電流を出力電圧側から入力電圧側に逆流させて前記リアクトルを逆励磁する逆励磁量を調節するように前記制御スイッチと前記同期整流スイッチとをオンオフさせ、
    　前記逆励磁量は、前記入力電圧に関わりなく第２所定値に調節される
    ことを特徴とする力率改善回路。
  2. 　交流電源の一端に一端が接続され他端が制御スイッチの第１主端子に接続されたたリアクトルと、
    　前記制御スイッチの前記第１主端子と第２主端子に同期整流スイッチと出力コンデンサとが直列に接続された第１直列回路と、
    　前記制御スイッチと前記同期整流スイッチとの直列回路の両端に第１極性切替スイッチと第２極性切替スイッチとが直列に接続された第２直列回路と、
    　前記出力コンデンサの出力電圧が第１所定値になるように前記制御スイッチと前記同期整流スイッチとを交互にオンオフさせ前記制御スイッチに流れる電流のピーク値が前記交流電源の入力電圧に比例するように前記制御スイッチのオン時間を制御し、前記交流電源の入力電圧の極性に応じて、前記制御スイッチと前記同期整流スイッチとを切り替え且つ前記第１極性切替スイッチと前記第２極性切替スイッチとの一方をオンし他方をオフする処理を切り替える制御回路とを備え、
    　前記制御回路は、前記リアクトルに流れる電流を出力電圧側から入力電圧側に逆流させて前記リアクトルを逆励磁する逆励磁量を調節するように前記制御スイッチと前記同期整流スイッチとをオンオフさせ、
    　前記逆励磁量は、前記入力電圧に関わりなく第２所定値に調節される
    力率改善回路。
  3. 　前記逆励磁量は、前記リアクトルのインダクタンス値Ｌと前記制御スイッチの寄生容量Ｃと前記出力電圧Ｖｏとを用いて決定されることを特徴とする請求項１又は２に記載の力率改善回路。
  4. 　前記逆励磁量は、前記リアクトルのインダクタンス値Ｌと前記制御スイッチの寄生容量Ｃとによる係数と前記出力電圧Ｖｏと、１以上の大きさの実数である第１の項αによる第１の数式（√（Ｃ／Ｌ））×Ｖｏ×αにより決定されることを特徴とする請求項３に記載の力率改善回路。
  5. 　前記逆励磁量は、前記リアクトルのインダクタンス値Ｌと前記制御スイッチの寄生容量Ｃとによる係数と前記出力電圧Ｖｏと、１以上の大きさの実数である第１の項αと第２の項βによる第２の数式（√（Ｃ／Ｌ））×(Ｖｏ×α＋β)により決定され、第２の項βは入力周波数のｎ倍の周波数をもつ高調波（ｎは３以上の整数）であることを特徴とする請求項３に記載の力率改善回路。
  6. 　前記リアクトルが逆励磁されたときに流れる逆励磁電流を検出する逆励磁電流検出部と、
    　前記逆励磁電流検出部で検出された逆励磁電流の値が、前記第２の数式で決定される値以上であるときに前記制御スイッチのゼロ電圧スイッチングが可能であると判定するゼロ電圧スイッチング判定部と、
    を更に備える請求項５に記載の力率改善回路。
  7. 　前記制御回路は、前記リアクトルに流れる入力電流と前記入力電圧と前記リアクトルのリアクタンス値とに基づき前記制御スイッチの第１オン時間を算出し、前記第１オン時間に前記リアクトルのリアクタンス値と前記制御スイッチの寄生容量値と前記入力電圧と前記出力電圧Ｖｏと前記第１の項αで決定される第２オン時間を加算して前記制御スイッチのオン時間を得る第１計算器を備える請求項４に記載の力率改善回路。
  8. 　前記制御回路は、前記リアクトルに流れる入力電流と前記入力電圧と前記リアクトルのリアクタンス値とに基づき前記制御スイッチの第１オン時間を算出し、前記第１オン時間に前記リアクトルのリアクタンス値と前記制御スイッチの寄生容量値と前記入力電圧と前記出力電圧Ｖｏと前記第１の項αと前記第２の項βで決定される第２オン時間を加算して前記制御スイッチのオン時間を得る第１計算器を備えて、第２の項βは入力周波数のｎ倍の周波数をもつ高調波である（ｎは３以上の整数）ことを特徴とする請求項５に記載の力率改善回路。
PCT/JP2022/034684 2021-09-22 2022-09-16 力率改善回路 WO2023048074A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021-153857 2021-09-22
JP2021153857 2021-09-22

Publications (1)

Publication Number Publication Date
WO2023048074A1 true WO2023048074A1 (ja) 2023-03-30

Family

ID=85720702

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/034684 WO2023048074A1 (ja) 2021-09-22 2022-09-16 力率改善回路

Country Status (1)

Country Link
WO (1) WO2023048074A1 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016220342A (ja) * 2015-05-18 2016-12-22 コーセル株式会社 スイッチング電源装置
JP2021052578A (ja) * 2019-09-20 2021-04-01 サンケン電気株式会社 力率改善回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016220342A (ja) * 2015-05-18 2016-12-22 コーセル株式会社 スイッチング電源装置
JP2021052578A (ja) * 2019-09-20 2021-04-01 サンケン電気株式会社 力率改善回路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
HUANG QINGYUN; YU RUIYANG; MA QINGXUAN; HUANG ALEX Q.: "Predictive ZVS Control With Improved ZVS Time Margin and Limited Variable Frequency Range for a 99% Efficient, 130-W/in3 MHz GaN Totem-Pole PFC Rectifier", IEEE TRANSACTIONS ON POWER ELECTRONICS, INSTITUTE OF ELECTRICAL AND ELECTRONICS ENGINEERS, USA, vol. 34, no. 7, 1 July 2019 (2019-07-01), USA , pages 7079 - 7091, XP011722111, ISSN: 0885-8993, DOI: 10.1109/TPEL.2018.2877443 *

Similar Documents

Publication Publication Date Title
JP6026049B2 (ja) 電力変換装置
JP5182375B2 (ja) Ｐｆｃコンバータ
KR100342457B1 (ko) 역률보정을하는고주파ac/ac컨버터
US10622914B2 (en) Multi-stage DC-AC inverter
US20100109626A1 (en) Power factor correction power supply unit, and control circuit and control method used in the same
US20030185026A1 (en) DC power supply device with constant power output level
KR100829121B1 (ko) 비씨엠모드로 동작하는 단일전력단 역률개선 회로
JP6936693B2 (ja) 電力変換装置
US11396241B2 (en) Power converter controlled capacitor circuits and methods
JP6535539B2 (ja) 電力変換装置
CN108649804B (zh) 基于磁耦合无线电能传输的直流变压器系统
US20060239039A1 (en) Switching power supply circuit
JP2016178800A (ja) スイッチング電源装置
WO2023048074A1 (ja) 力率改善回路
WO2013088714A1 (ja) 整流装置及びその制御方法
JP2021052578A (ja) 力率改善回路
Burlaka et al. Development of single-phase high-power factor inverter welding sources
JP2021052578A5 (ja)
US10897208B2 (en) Full bridge configuration power conversion apparatus for power conversion among at least three devices
JP2017163657A (ja) 電力変換装置
WO2023190530A1 (ja) インバータ回路
CN116404865B (zh) 功率因数校正电路的控制方法及该功率因数校正电路
JPH10127046A (ja) 昇圧形コンバータの制御回路
JP6277143B2 (ja) 電源装置およびａｃアダプタ
JPH07264870A (ja) Ｐｗｍ制御電圧形インバータ

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22872828

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2023549519

Country of ref document: JP