WO2023037614A1 - 光検出装置及び電子機器 - Google Patents

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WO2023037614A1
WO2023037614A1 PCT/JP2022/010929 JP2022010929W WO2023037614A1 WO 2023037614 A1 WO2023037614 A1 WO 2023037614A1 JP 2022010929 W JP2022010929 W JP 2022010929W WO 2023037614 A1 WO2023037614 A1 WO 2023037614A1
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里江 宮田
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present technology (technology according to the present disclosure) relates to a photodetector and an electronic device.
  • Patent Document 1 a photodetector provided with a semiconductor substrate on which a plurality of SPADs (Single Photon Avalanche Diodes) are arranged has been proposed (see Patent Document 1, for example).
  • the photodetector disclosed in Patent Document 1 has a first trench provided on the surface of a semiconductor substrate and a second trench provided on the bottom of the first trench, and the first trench is provided in the first trench. and an anode electrode filling the inside of the first trench are arranged, and an anode contact that contacts the anode electrode is provided at the bottom of the first trench.
  • the electric field between the anode contact, the cathode contact, and the N + -type semiconductor region is relaxed, and the edge break occurs. It suppresses the occurrence of defects due to high electric fields such as down.
  • An object of the present disclosure is to provide a photodetector and an electronic device capable of alleviating the electric field at the interface between an insulating film and a semiconductor substrate.
  • the photodetector of the present disclosure includes (a) a semiconductor substrate, (b) a grid-like first trench provided on a first surface of the semiconductor substrate, and (c) provided at the bottom of the first trench, and (d) an insulating film covering the inner side surfaces of the first and second trenches and the first surface; and (e) partitioning the semiconductor substrate with the first and second trenches.
  • a first semiconductor region provided in the element region and surrounding the photoelectric conversion region; ) a first contact provided at the bottom of the first trench and in contact with the first semiconductor region; (h) a first electrode arranged in the first trench and in contact with the first contact; (j) a second semiconductor region provided in a region in contact with the first surface side of the first semiconductor region and having the same first conductivity type as the first semiconductor region; a third semiconductor region provided in a region in contact with the surface on the first surface side and having a second conductivity type opposite to the first conductivity type; (k) a second semiconductor region provided in the first surface and in contact with the third semiconductor region; (l) a second electrode in contact with the second contact; (m) the insulating film has at least a first region and a second region, the second region extending from the first surface; The second region has a lower dielectric constant than the first region.
  • Another photodetector of the present disclosure includes (a) a semiconductor substrate, (b) a grid-shaped first trench provided on a first surface of the semiconductor substrate, (c) provided at the bottom of the first trench, (d) an insulating film covering the inner side surfaces of the first and second trenches and the first surface; and (e) a semiconductor substrate covering the first and second trenches. (f) a first semiconductor region provided in the element region and surrounding the photoelectric conversion region; (g) a first contact provided at the bottom of the first trench and in contact with the first semiconductor region; (h) a first electrode disposed in the first trench and in contact with the first contact; and (i) the device.
  • a second semiconductor region provided in a region in contact with the first surface side of the first semiconductor region and having the same first conductivity type as the first semiconductor region; and (j) a second semiconductor region in the element region a third semiconductor region having a second conductivity type opposite to the first conductivity type provided in a region in contact with the surface on the first surface side of and (k) provided on the first surface and in contact with the third semiconductor region a second contact; (l) a second electrode in contact with the second contact; is formed using a low dielectric constant material with a relative dielectric constant of 3.5 or less.
  • the electronic device of the present disclosure includes (a) a semiconductor substrate, (b) a grid-shaped first trench provided on a first surface of the semiconductor substrate, and (c) provided at the bottom of the first trench and extending along the bottom. (d) an insulating film covering the inner side surfaces of the first and second trenches and the first surface; and (e) a device obtained by partitioning a semiconductor substrate with the first and second trenches.
  • the insulating film has at least a first region and a second region, the second region having a depth from the first surface equal to that of the third semiconductor region and the first electrode; A region including a portion located at a depth where the distance is the smallest, the second region having a dielectric constant lower than the dielectric constant of the first region.
  • Another electronic device of the present disclosure includes (a) a semiconductor substrate, (b) a grid-like first trench provided on a first surface of the semiconductor substrate, and (c) provided at the bottom of the first trench and along the bottom. (d) an insulating film covering the inner side surfaces of the first and second trenches and the first surface, and (e) a semiconductor substrate obtained by partitioning the semiconductor substrate with the first and second trenches.
  • FIG. 1 is a schematic diagram showing the overall configuration of an electronic device equipped with a solid-state imaging device according to a first embodiment
  • FIG. It is a schematic block diagram which shows the whole solid-state imaging device. It is a figure which shows the circuit structure of a SPAD pixel. It is a figure which shows the cross-sectional structure of a solid-state imaging device. It is a figure which expands and shows the principal part of FIG. 5 is a diagram showing a cross-sectional configuration of a SPAD pixel taken along line AA of FIG. 4; FIG. 5 is a diagram showing a cross-sectional configuration of a SPAD pixel taken along line BB of FIG. 4; FIG. FIG.
  • FIG. 10 is a diagram showing the result of a simulation that analyzes the electric field strength distribution of a semiconductor substrate when the entire region of an insulating film is formed of silicon oxide;
  • FIG. 4 is a diagram showing the state of the potential between the anode electrode and the P + -type semiconductor region at the depth where the distance between the N + -type semiconductor region and the anode electrode is minimum;
  • FIG. 10 is a diagram showing the result of a simulation that analyzes the electric field strength distribution of a semiconductor substrate when the entire region of an insulating film is formed of silicon oxide; It is process sectional drawing which shows the manufacturing method of a solid-state imaging device. It is process sectional drawing which shows the manufacturing method of a solid-state imaging device.
  • Device requirements for the photodetector of the type described in Patent Document 1 are (1) to suppress edge breakdown and (2) to increase photodetection efficiency. From the viewpoint of (1), it is conceivable to increase the distance between the insulating film in contact with the anode electrode and the N+ type semiconductor region in order to relax the electric field. Also, from the viewpoint of (2), it is conceivable to widen the N+ type semiconductor region in the lateral direction to increase the area of the amplification region. However, for example, when miniaturization of the photodetector is considered, (1) and (2) have a trade-off relationship.
  • FIG. Embodiments of the present disclosure will be described in the following order. Note that the present disclosure is not limited to the following examples. Moreover, the effects described in this specification are only examples and are not limited, and other effects may also occur.
  • First Embodiment 1-1 Electronic Device 1-2 Solid-State Imaging Device 1-3 Cross-Sectional Configuration of Solid-State Imaging Device 1-4 Configuration of Principal Part 1-5 Manufacturing Method 1-6 Modification
  • FIG. 1 is a schematic diagram showing the overall configuration of an electronic device 1 equipped with a solid-state imaging device 10 according to the first embodiment.
  • the electronic device 1 includes an imaging lens 30 , a solid-state imaging device 10 , a storage section 40 and a processor 50 .
  • the imaging lens 30 collects incident light (image light from a subject) and forms an image on the light receiving surface of the solid-state imaging device 10 .
  • the light receiving surface is a surface on which the photoelectric conversion elements of the solid-state imaging device 10 are arranged.
  • the solid-state imaging device 10 photoelectrically converts incident light to generate image data. Further, predetermined signal processing such as noise removal and white balance adjustment is performed on the generated image data.
  • the storage unit 40 is composed of, for example, a flash memory, a DRAM (Dynamic Random Access Memory), an SRAM (Static Random Access Memory), or the like.
  • the storage unit 40 records image data generated by the solid-state imaging device 10, an operating system, and the like.
  • the processor 50 is configured by, for example, a CPU (Central Processing Unit).
  • the CPU can include an application processor that executes an operating system, various application software, etc., a GPU (Graphics Processing Unit), a baseband processor, and the like.
  • the processor 50 performs various processes as necessary on the image data generated by the solid-state imaging device 10 and the image data read from the storage unit 40, performs display for the user, and communicates with a predetermined network. or send it to the outside via
  • FIG. 2 is a schematic configuration diagram showing the entire solid-state imaging device 10 according to the first embodiment.
  • the solid-state imaging device 10 in FIG. 2 is a CMOS (Complementary Metal-Oxide-Semiconductor) type solid-state imaging device (image sensor).
  • a CMOS-type solid-state imaging device is a solid-state imaging device manufactured by applying or partially using a CMOS process.
  • the first embodiment exemplifies a so-called back-illuminated solid-state imaging device 10 in which the surface of the semiconductor substrate opposite to the element formation surface is the light incident surface, but is not limited to the back-illuminated type. It is also possible to employ a so-called surface irradiation type in which the element forming surface is the light incident surface.
  • the solid-state imaging device 10 includes a SPAD array section 11, a drive circuit 12, an output circuit 13, and a timing control circuit .
  • the SPAD array section 11 has a plurality of SPAD pixels 20 arranged in a matrix.
  • a pixel drive line LD (a line extending vertically in FIG. 2) is connected to the plurality of SPAD pixels 20 for each column, and an output signal line LS (a line extending horizontally in FIG. 2) is connected for each row. is connected.
  • One end of the pixel drive line LD is connected to the output terminal corresponding to each column of the drive circuit 12 .
  • One end of the output signal line LS is connected to an input terminal corresponding to each row of the output circuit 13 .
  • the drive circuit 12 includes a shift register, an address decoder, and the like, and drives each SPAD pixel 20 of the SPAD array section 11 simultaneously or in units of columns. Then, the drive circuit 12 applies the selection control voltage V_SEL (see FIG. 3) to the pixel drive line LD corresponding to the column to be read, thereby selecting the SPAD pixels 20 used for detecting incident photons on a column-by-column basis. .
  • a signal hereinafter also referred to as a “detection signal”
  • V_OUT output from each SPAD pixel 20 in the column selected by the drive circuit 12 is input to the output circuit 13 through each output signal line LS.
  • the output circuit 13 outputs the detection signal V_OUT input from each SPAD pixel 20 as a pixel signal to the external storage unit 40 or processor 50 shown in FIG.
  • the timing control circuit 14 includes a timing generator for generating various timing signals, and controls the driving circuit 12 and the output circuit 13 based on the generated timing signals.
  • FIG. 3 is a diagram showing the circuit configuration of the SPAD pixel 20.
  • the SPAD pixel 20 includes a photodiode 21 as a light receiving element and a readout circuit 22 for detecting incident photons on the photodiode 21 .
  • the photodiode 21 is a SPAD and operates in Geiger mode when a reverse bias voltage V_SPAD equal to or higher than the breakdown voltage is applied between its anode and cathode. Incident photons generate an avalanche current.
  • FIG. 4 is a diagram showing a cross-sectional configuration of the solid-state imaging device 10.
  • FIG. 5 is an enlarged view showing the cross-sectional configuration of the photodiode 21 and its vicinity in FIG. 4.
  • the solid-state imaging device 10 has a structure in which a light receiving chip 71 and a circuit chip 72 are vertically stacked.
  • the light-receiving chip 71 is a semiconductor chip provided with the SPAD array section 11 (see FIG. 2) in which the SPAD pixels 20 are arranged.
  • the circuit chip 72 is a semiconductor chip in which the readout circuits 22 (see FIG. 3) are arranged.
  • FIG. 6 is a diagram showing a cross-sectional configuration of the SPAD pixel 20 taken along line AA of FIG. A photodiode 21 is provided in each element region 101 .
  • the element isolation portion 110 that partitions each photodiode 21 is a trench that penetrates the semiconductor substrate 100 from the surface S1 (lower surface in FIG. 4; broadly speaking, the “first surface”) to the bottom of a first trench T1 to be described later (hereinafter referred to as “first surface”). , “second trenches T2”).
  • Each element isolation portion 110 includes an insulating film 111 covering the inner side surface of the second trench T2 and a light shielding film 112 filling the inside of the second trench T2.
  • the insulating film 111 covers the inner side surface of the second trench T2 and the surface S1 of the semiconductor substrate 100 in addition to the inner side surface of the second trench T2.
  • a second region 111b (see FIG. 5) made of a low dielectric constant material having a dielectric constant lower than that of the first region 111a is provided in a portion covering the inner side surface of the second trench T2, as will be described later. .
  • the thickness of the insulating film 111 covering the inner side surface of the second trench T2 may be, for example, about 10 nm to 20 nm, depending on the voltage value of the reverse bias voltage V_SPAD applied between the anode and the cathode.
  • the film thickness (thickness in the groove width direction) of the light shielding film 112 depends on the material used for the light shielding film 112, but may be, for example, about 150 nm.
  • first trenches T1 are provided in a grid pattern along the element isolation portion 110. As shown in FIG.
  • the first trench T1 is connected to the second trench T2 at the bottom.
  • a lattice-like second trench T2 extending along the bottom of the first trench T1 is provided at the bottom of the first trench T1.
  • the groove width of the first trench T1 is wider than the groove width of the second trench T2.
  • the first trench T1 includes an insulating film 111 covering the inner side surface of the first trench T1, and an anode electrode 122 (broadly speaking, "first electrode”) filling the inside of the first trench T1.
  • the anode electrode 122 is arranged inside the first trench T1.
  • the thickness of the insulating film 111 covering the inner side surface of the first trench T1 depends on the voltage value of the reverse bias voltage V_SPAD applied between the anode and the cathode, but may be, for example, several hundred nm.
  • the thickness of the anode electrode 122 in the groove width direction depends on the material used for the anode electrode 122, but may be, for example, about several hundred nanometers.
  • Anode electrode 122 protrudes from the opening of first trench T1, and the protruding portion spreads so as to contact surface S3 (lower surface in FIG. 4) of insulating film 111 covering surface S1 of semiconductor substrate 100 .
  • An opening for exposing the cathode contact 107 is provided in a portion of the insulating film 111 covering the surface S1 of the semiconductor substrate 100, and a cathode electrode 121 in contact with the cathode contact 107 is provided in the opening.
  • Cathode electrode 121 protrudes from the opening of insulating film 111 and spreads so that the protruding portion is in contact with surface S3 of insulating film 111 .
  • the light-shielding film 112 and the anode electrode 122 can be formed in the same process. Furthermore, by using the same conductive material as the light shielding film 112 and the anode electrode 122 for the cathode electrode 121, the light shielding film 112, the anode electrode 122, and the cathode electrode 121 can be formed in the same process.
  • the light-shielding conductive material for example, tungsten (W), aluminum (Al), aluminum alloys, and copper (Cu) can be used.
  • the material of the light shielding film 112 in the second trench T2 is not limited to a conductive material. It is also possible to use a low refractive index material or the like having a refractive index. Further, since the material of the cathode electrode 121 does not require light shielding properties, it is possible to use a conductive material such as copper (Cu) instead of a light shielding conductive material.
  • a conductive material such as copper (Cu) instead of a light shielding conductive material.
  • Each photodiode 21 includes a photoelectric conversion region 102, a P-type semiconductor region 103 (broadly defined as “first semiconductor region”), an N ⁇ type semiconductor region 104, and a P+ type semiconductor region 105 (broadly defined as “second semiconductor region”). semiconductor region”), an N+ type semiconductor region 106 (broadly defined as “third semiconductor region”), a cathode contact 107 (broadly defined as “second contact”), and an anode contact 108 (broadly defined as “first contact ”).
  • the photoelectric conversion region 102 is, for example, an N-type well region, and photoelectrically converts incident light to generate electron-hole pairs (hereinafter also referred to as “charge”).
  • the photoelectric conversion region 102 is provided in a region located closer to the back surface S2 of the semiconductor substrate 100 than the bottom of the first trench T1.
  • the P-type semiconductor region 103 is, for example, a region containing a P-type (broadly defined as “first conductivity type”) acceptor, and is provided in a region surrounding the photoelectric conversion region 102 as shown in FIGS. ing.
  • FIG. 4 illustrates a case where the P-type semiconductor region 103 is provided on the back surface S2 side (upper side in FIG. 4) of the semiconductor substrate 100 with respect to the N+ type semiconductor region 106 . Note that a region closer to the surface S1 of the semiconductor substrate 100 (lower side in FIG. 4) than the surface S4 (lower surface in FIG.
  • the P-type semiconductor region 103 includes the P+ type semiconductor region 105, the N+ type semiconductor region 106 and the An N-type well region 109 is formed except for the portion of the cathode contact 107 .
  • a reverse bias voltage V_SPAD is applied to the anode contact 108 of the P-type semiconductor region 103 to form an electric field that guides charges generated in the photoelectric conversion region 102 to the N ⁇ -type semiconductor region 104 .
  • the N ⁇ type semiconductor region 104 is, for example, a region containing donors at a higher concentration than the photoelectric conversion region 102, and is provided in the central portion of the photoelectric conversion region 102 as shown in FIGS.
  • the N ⁇ -type semiconductor region 104 takes in the charges generated in the photoelectric conversion region 102 and guides them to the P + -type semiconductor region 105 .
  • the N ⁇ type semiconductor region 104 may be omitted.
  • the P + -type semiconductor region 105 is, for example, a P-type semiconductor region that is the same as the P-type semiconductor region 103 and contains P-type acceptors at a higher concentration than the P-type semiconductor region 103 .
  • the P+ type semiconductor region 105 is provided in a region in contact with the surface S4 of the semiconductor substrate 100 (the surface on the surface S1 side of the semiconductor substrate 100).
  • the P+ type semiconductor region 105 is provided in a region in contact with the surface S4 of the P type semiconductor region 103, and the portion on the back surface S5 side (upper side in FIG. 4) of the P+ type semiconductor region 105 is the P type semiconductor region 103.
  • a case of a structure buried inside is illustrated.
  • the area of the P+ type semiconductor region 105 is smaller than the area of the region sandwiched between the first trenches T1 so that the N type well region 109 is positioned between the P+ type semiconductor region 105 and the insulating film 111. It's becoming Furthermore, it is smaller than the area of the N+ type semiconductor region 106 .
  • the N + -type semiconductor region 106 is, for example, an N-type (broadly defined as “second conductivity type opposite to the first conductivity type”) semiconductor region and includes a higher concentration of donors than the N ⁇ -type semiconductor region 104 . It is provided in a region in contact with the surface S6 of the P+ type semiconductor region 105 (the surface on the surface S1 side of the semiconductor substrate 100). In FIG. 4, the N+ type semiconductor region 106 is provided in a region in contact with the surface S6 of the P+ type semiconductor region 105, and the portion on the back surface S7 side (upper side in FIG. 4) of the N+ type semiconductor region 106 is the P+ type semiconductor region 105. A case of a structure in contact with is exemplified.
  • FIG. 7 is a diagram showing a cross-sectional configuration of the SPAD pixel 20 taken along line BB of FIG.
  • the cathode contact 107 is, for example, a region containing donors at a higher concentration than the N + -type semiconductor region 106 , and is provided in a region in contact with the N + -type semiconductor region 106 .
  • the cathode contact 107 is provided on the front surface S1 of the semiconductor substrate 100, the portion of the cathode contact 107 on the back surface S8 side (upper side in FIG. 4) is in contact with the N+ type semiconductor region 106, and the surface of the cathode contact 107 is (The surface opposite to the back surface S8 side; the lower surface in FIG. 4) is exposed from the front surface S1 of the semiconductor substrate 100.
  • FIG. The surface of cathode contact 107 (lower surface in FIG.
  • the anode contact 108 is, for example, a region containing acceptors at a higher concentration than the P + -type semiconductor region 105 , and is provided in a region in contact with the outer circumference of the P-type semiconductor region 103 . 4 and 6, the anode contact 108 is provided at the bottom of the first trench T1, the back surface (upper side in FIG. 4) and the side surface of the anode contact 108 are in contact with the P-type semiconductor region 103, and the opposite side of the back surface is in contact with the P-type semiconductor region 103.
  • the structure in which the portion (lower side in FIG. 4) is exposed from the bottom surface of the first trench T1 is illustrated.
  • the formation position of the anode contact 108 is shifted in the height direction with respect to the formation positions of the cathode contact 107 and the N + -type semiconductor region 106 .
  • the width of the anode contact 108 may be, for example, on the order of 40 nm.
  • a wiring layer 120 is provided on the surface S3 (lower surface in FIG. 4) of the insulating film 111 .
  • the wiring layer 120 includes an interlayer insulating film 123 and wires 124 provided in the interlayer insulating film 123 .
  • the wiring 124 is in contact with the cathode electrode 121 protruding from the surface S ⁇ b>3 of the insulating film 111 .
  • the wiring layer 120 is also provided with wiring that is in contact with the anode electrode 122 .
  • a circuit chip 72 is bonded to the surface S9 (lower surface in FIG. 4) of the wiring layer 120. As shown in FIG. With such a structure, the readout circuit 22 (see FIG. 3) of the circuit chip 72 and the like are electrically connected to the cathode electrode 121 through the wiring layer 120 .
  • a pinning layer 113 and a planarizing film 114 are provided in this order on the rear surface S2 of the semiconductor substrate 100 . Furthermore, on the rear surface S7 of the planarization film 114, a color filter 115 and an on-chip lens 116 are provided in this order for each SPAD pixel 20.
  • the pinning layer 113 is a fixed charge film composed of, for example, a hafnium oxide (HfO 2 ) film or an aluminum oxide (Al 2 O 3 ) film containing acceptors at a predetermined concentration.
  • the planarizing film 114 is an insulating film made of an insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiN), and is a film for planarizing the surface on the color filter 115 side.
  • the SPAD pixel 20 can The distance from the anode contact 108 to the cathode contact 107 and the distance from the anode contact 108 to the N + -type semiconductor region 106 can be increased without increasing the size in the parallel direction).
  • the electric field between the anode contact 108, the cathode contact 107, and the N+ type semiconductor region 106 can be relaxed, and problems such as edge breakdown can be suppressed.
  • the insulating film 111 has a first region 111a and a second region 111b, as shown in FIG.
  • FIG. 5 is an enlarged view showing the cross-sectional configuration of the photodiode 21 and its vicinity.
  • the first region 111a is a region of the insulating film 111 other than the second region 111b. 5, all portions of the insulating film 111 whose depth from the surface S1 of the semiconductor substrate 100 is shallower than the surface S10 (lower surface in FIG. 4) of the second region 111b and the rear surface S11 (lower surface in FIG.
  • the region includes all the portions deeper than the upper surface
  • the material of the first region 111a for example, silicon oxide (SiO 2 : dielectric constant 3.8 to 4.1) or silicon nitride (SiN: dielectric constant 7.0) can be used.
  • silicon oxide (SiO 2 ) is preferable from the standpoint of withstand voltage performance.
  • the second region 111b includes a portion of the insulating film 111 located at a depth from the surface S1 of the semiconductor substrate 100 at which the distance L between the N+ type semiconductor region 106 and the anode electrode 122 is the smallest. area.
  • FIG. 4 illustrates a case where the region of the insulating film 111 located at the depth where the N+ type semiconductor region 106 is provided is the second region 111b.
  • a low dielectric constant material having a lower dielectric constant than the material of the first region 111a is used as the material of the second region 111b.
  • the dielectric constant .epsilon.2 of the second region 111b is lower than the dielectric constant .epsilon.1 of the first region 111a.
  • the dielectric constant ⁇ 2 of the second region 111b is preferably 3.5 or less, more preferably 3.0 or less, and even more preferably 2.8 or less.
  • the lower limit of the dielectric constant ⁇ 2 is preferably 2.3 or more.
  • Low dielectric constant materials include, for example, hydrogen silsesquioxane resin (HSQ (hydrogen silsesquioxane): dielectric constant 3.0), benzocyclobutene (BCB (benzocyclobutene): dielectric constant 2.7), polyallyl Ether (PAE (poly aryl ether): dielectric constant 2.7), carbon-containing silicon oxide (SiOC: dielectric constant 2.9), polyarylate (PAr (poly arylate): dielectric constant 2.65), fluorine doping Silicon oxide (SiOF: relative dielectric constant 2.6 to 3.7), fluorine doped silicon oxide (SiO 2 film fluorine doped silicon dioxide: relative dielectric constant 3.3 to 3.4 at a content rate of 11 at%) can also be used.
  • HSQ hydrogen silsesquioxane resin
  • BCB benzocyclobutene
  • PAE polyallyl Ether
  • PAE poly aryl ether
  • carbon-containing silicon oxide SiOC: dielectric constant
  • Fluorine-doped silicon oxide is particularly preferable from the viewpoint of ease of production.
  • Fluorine-doped silicon oxide is an oxide film to which fluorine is added, and is formed, for example, by a plasma CVD (chemical vapor deposition) method using a source such as TEOS-C 2 F 6 system or TEFS (tri ethoxy fluorosilane). be.
  • FIG. 8 shows the electric field intensity distribution of the semiconductor substrate 100 when the entire region of the insulating film 111 is formed of silicon oxide (SiO 2 ) as a first region 111a having a dielectric constant ⁇ 1 (that is, a region having a high dielectric constant). It is a figure which shows the result of the analyzed simulation. In FIG. 8, regions with strong electric fields are shown in dark colors, and regions with weak electric fields are shown in light colors. Note that in FIG. 8, the configuration of the SPAD pixel 20 is partially simplified for simulation.
  • the dielectric constant ⁇ 2 of the second region 111b of the insulating film 111 is lowered, as shown in FIG.
  • the potential gradient of the portion located at the depth (first depth) where the distance L between the region 106 and the anode electrode 122 is the smallest can be steepened, and the portion located at the first depth of the insulating film 111 can be made steeper. It is possible to moderate the potential gradient between the portion where the voltage is applied and the N + -type semiconductor region 106 .
  • FIG. 9 is a diagram showing the potential state between the anode electrode 122 and the P+ type semiconductor region 105 at the first depth.
  • the solid line indicates the potential state in the solid-state imaging device 10 according to the first embodiment.
  • a dashed line indicates the potential state in the solid-state imaging device 10 in which the insulating film 111 of the first depth is a region with a dielectric constant ⁇ 1 (a region with a high dielectric constant).
  • the solid-state imaging device 10 by suppressing the electric field at the interface 140 between the insulating film 111 and the semiconductor substrate 100 (N-type well region 109), the electric field caused by the electric field at the interface 140 is suppressed. edge breakdown can be suppressed. In addition, the area of the amplification region 130 can be kept from becoming small, and reduction in light detection efficiency can be suppressed. Therefore, it is possible to simultaneously fulfill the two device requirements of (1) suppression of edge breakdown and (2) improvement of light detection efficiency. Further, as shown in FIG.
  • the structure of the solid-state imaging device 10 according to the first embodiment that is, the depth at which the distance L between the N + -type semiconductor region 106 and the anode electrode 122 in the insulating film 111 is the minimum. It has been confirmed by simulation that the electric field at the interface 140 can be suppressed without reducing the area of the amplification region 130 by adopting a structure in which the dielectric constant ⁇ 2 of the portion located at the depth (first depth) is lowered.
  • 10A and 10B are diagrams showing simulation results of analyzing the electric field intensity distribution of the semiconductor substrate 100 in the solid-state imaging device 10 according to the first embodiment. Note that in FIG. 10, the configuration of the SPAD pixel 20 is partially simplified for simulation.
  • FIG. 11 are process cross-sectional views showing the manufacturing method of the solid-state imaging device 10.
  • FIG. 11 donors and acceptors are appropriately ion-implanted into predetermined regions in a semiconductor substrate 100 that contains donors at a low overall concentration, thereby forming a p-type semiconductor region 103 that partitions a photoelectric conversion region 102 .
  • P-type semiconductor region 103a A portion (hereinafter also referred to as “P-type semiconductor region 103a”), an N ⁇ type semiconductor region 104, a P+ type semiconductor region 105, an N+ type semiconductor region 106, and an N type well region 109 are formed.
  • the ion implantation may be performed from the surface S1 of the semiconductor substrate 100, for example.
  • annealing may be performed to recover from damage caused during ion implantation and to improve the profile of the implanted dopants.
  • a mask M1 having grid-like openings A1 is formed on the surface S1 of the semiconductor substrate 100, and the semiconductor substrate 100 is subjected to anisotropic etching such as RIE (Reactive Ion Etching) using this mask M1.
  • anisotropic etching such as RIE (Reactive Ion Etching)
  • RIE Reactive Ion Etching
  • a grid-like first trench T1 is formed along the boundary portion of the adjacent SPAD pixels 20 .
  • the depth of the first trench T1 is such that the bottom surface of the first trench T1 is positioned at least at a level deeper than the back surface S5 (lower surface in FIG. 12) of the P + -type semiconductor region 105 and reaches the P-type semiconductor region 103a. do.
  • the depth of the first trench T1 from the surface S1 of the semiconductor substrate 100 increases, the distance from the anode contact 108 to the N + -type semiconductor region 106 and the cathode contact 107 can be secured as shown in FIG. .
  • the first trenches T1 are made too deep, there is a possibility that the process accuracy will deteriorate and the yield will decrease. Therefore, it is preferable to set the depth of the first trench T1 within a range in which the required process accuracy can be secured.
  • a first insulating film 117a is embedded in the first trench T1 by using a film forming technique such as sputtering or CVD (Chemical Vapor Deposition).
  • a film forming technique such as sputtering or CVD (Chemical Vapor Deposition).
  • CVD Chemical Vapor Deposition
  • anisotropic dry etching such as RIE is used to remove the first insulating film 117a to a predetermined depth.
  • 14 illustrates the case where the first insulating film 117a is removed to the same depth as the back surface S7 (lower surface in FIG. 14) of the N+ type semiconductor region 106.
  • a second insulating film 117b is embedded in the first trench T1 by using a film forming technique such as sputtering or CVD.
  • a film forming technique such as sputtering or CVD.
  • the same material as that of the second region 111b of the insulating film 111 is used.
  • anisotropic dry etching such as RIE is used to remove the second insulating film 117b to a predetermined depth.
  • 16 illustrates the case where the second insulating film 117b is removed to the same depth as the surface S12 (upper surface in FIG. 16) of the N+ type semiconductor region 106. In FIG. Thereby, the second insulating film 117b is provided at the same depth as the N + -type semiconductor region 106 .
  • the surface S1 of the semiconductor substrate 100 is covered and the inside of the first trench T1 is covered by using a film forming technique such as sputtering or CVD.
  • a buried third insulating film 117c is formed.
  • the surface S12 (upper surface in FIG. 18) of the third insulating film 117c is formed flat without irregularities.
  • a mask M2 having grid-like openings A2 is formed on the surface S12 of the third insulating film 117c.
  • a trench T3 reaching near S2 (lower surface in FIG. 18) is formed.
  • a portion of the trench T3 extending from the bottom of the first trench T1 to the vicinity of the back surface S2 of the semiconductor substrate 100 constitutes the second trench T2 of the element isolation portion 110 shown in FIG.
  • the first insulating film 117a, the second insulating film 117b, and the third insulating film 117c in the first trench T1 are recessed by isotropic etching such as wet etching, thereby removing the first insulating film.
  • An upper portion of the P-type semiconductor region 103a is exposed at the bottom of the trench T1.
  • a fourth insulating film 117d covering the inner side surfaces of the trenches T3 is formed by using a film forming technique such as the CVD method.
  • the material of the fourth insulating film 117d As the material of the fourth insulating film 117d, the same material as that of the first insulating film 117a is used.
  • a mask M3 having grid-like openings A3 is formed on the surface S12 of the third insulating film 117c, and anisotropic dry etching such as RIE is applied from above the mask M3.
  • anisotropic dry etching such as RIE is applied from above the mask M3.
  • the fourth insulating film 117d covering the inner side surface of the trench T3 is removed down to the bottom of the first trench T1.
  • the insulating film 111 having the first region 111a and the second region 111b is completed by the first insulating film 117a, the second insulating film 117b, the third insulating film 117c, and the fourth insulating film 117d. Furthermore, an acceptor is ion-implanted at a high concentration from above the mask M3. As a result, an anode contact 108 containing a high-concentration acceptor is provided at the bottom of the first trench T1, that is, at the top of the P-type semiconductor region 103 (see FIG. 6).
  • a mask M4 having an opening A4 above the N+ type semiconductor region 106 is formed on the surface S12 of the third insulating film 117c.
  • An opening A5 exposing the surface S1 of the semiconductor substrate 100 is formed by engraving the third insulating film 117c by anisotropic dry etching such as RIE.
  • donor ions are implanted at a high concentration from above the mask M4.
  • a cathode contact 107 containing a high concentration of donors is provided in a portion of the semiconductor substrate 100 located above the N+ type semiconductor region 106 .
  • the method of forming the anode contact 108 and the cathode contact 107 is not limited to the ion implantation method, and solid phase diffusion, plasma doping, or the like can also be employed.
  • a light shielding film 112 is formed in the second trenches T2 and an anode contact 108 is formed in the first trenches T1 by using, for example, a lift-off method or the like.
  • An anode electrode 122 is formed in contact with , and a cathode electrode 121 in contact with the cathode contact 107 is formed in the opening A5.
  • Materials for the light shielding film 112, the cathode electrode 121, and the anode electrode 122 include tungsten (W), aluminum (Al), an aluminum alloy, copper (Cu), and the like, as described above.
  • a variety of conductive materials can be employed that have the property of reflecting or absorbing light.
  • a wiring including a wiring 124 connected to the cathode electrode 121, a wiring 126 connected to the anode electrode 122, and an interlayer insulating film 123 is formed on the insulating film 111 provided with the cathode electrode 121 and the anode electrode 122.
  • a layer 120 is formed on the insulating film 111 provided with the cathode electrode 121 and the anode electrode 122.
  • connection pads 125 and 127 made of copper (Cu) exposed on the surface of the interlayer insulating film 123 are formed.
  • the second trench T2 is penetrated so that the light shielding film 112 in the second trench T2 reaches the back surface S2 of the semiconductor substrate 100.
  • CMP Chemical Mechanical Polishing
  • acceptor ions are implanted into the entire back surface S2 of the semiconductor substrate 100 .
  • the P-type semiconductor region 103 surrounding the photoelectric conversion region 102 is completed.
  • the light-receiving chip 71 in the solid-state imaging device 10 is provided by sequentially forming the pinning layer 113, the planarizing film 114, the color filter 115, and the on-chip lens 116 on the back surface S2 of the semiconductor substrate 100.
  • FIG. by bonding together the circuit chip 72 and the light receiving chip 71 separately prepared, the solid-state imaging device 10 having the cross-sectional structure as illustrated in FIG. 4 is manufactured.
  • a region of the insulating film 111 that includes a portion located at a depth (first depth) where the distance between the N + -type semiconductor region 106 and the anode electrode 122 is the smallest.
  • first depth a depth where the distance between the N + -type semiconductor region 106 and the anode electrode 122 is the smallest.
  • two regions 111b low dielectric constant regions
  • the second region 111b is formed in the insulating film 111 such that the depth from the surface S1 of the semiconductor substrate 100 is the smallest, and the distance between the N+ type semiconductor region 106 and the anode electrode 122 is the smallest.
  • a portion (a portion on the surface S1 side of the semiconductor substrate 100) that is shallower than the depth (first depth) may be included.
  • FIG. 24 illustrates a case where the second region 111b is a region including all of the portions of the insulating film 111 that are shallower than the first depth and are in contact with the anode electrode 122.
  • the deepest position of the second region 111b is the depth at which the interface between the P + -type semiconductor region 105 and the N + -type semiconductor region 106 is located.
  • the inventors of the present disclosure have found from daily studies that the potential of the hammer portion of the hammerhead-shaped anode electrode 122 (the portion extending over the surface S3 of the insulating film 111) causes the N + -type semiconductor region 106 and the anode
  • the electric field at the interface 150 between the insulating film 111 and the semiconductor substrate 100 also increases at a depth (hereinafter also referred to as “second depth”) at which the distance from the electrode 122 is the smallest (first depth). I have found that it tends to get stronger.
  • the dielectric constant of the portion of the insulating film 111 located at the second depth (hereinafter also referred to as “second portion”) is also lowered.
  • the potential gradient between the second portion and the N+ type semiconductor region 106 can be moderated. Therefore, the electric field at the interface 150 between the second portion and the semiconductor substrate 100 (the interface where the electric field tends to become stronger) can be reduced, and the occurrence of edge breakdown can be suppressed.
  • the insulating film 111 may have a third region 111c in addition to the first region 111a and the second region 111b.
  • the third region 111c is a region of the insulating film 111 that is positioned shallower than the second region 111b.
  • 25 includes all portions of the insulating film 111 that are shallower than the surface S10 of the second region 111b (surface on the surface S1 side of the semiconductor substrate 100) and are in contact with the anode electrode 122. A case where the area is the third area 111c is illustrated.
  • the dielectric constant ⁇ 3 of the third region 111c is lower than the dielectric constant ⁇ 1 of the first region 111a and higher than the dielectric constant ⁇ 2 of the second region 111b ( ⁇ 2 ⁇ ⁇ 3 ⁇ ⁇ 1).
  • the dielectric constant ⁇ 3 of the shallow portion (second portion) of the insulating film 111 becomes low ( ⁇ 3 ⁇ 1), so that the second portion and the semiconductor The electric field at the interface with the substrate 100 can be relaxed.
  • the portion positioned at the depth of the second region 111b and the portion positioned at the depth of the first region 111a are separated.
  • the dielectric constant ⁇ 3 of the third region 111c provided in the second portion is higher than the dielectric constant ⁇ 2 of the second region 111b, so that the electric field generated in the thickness direction of the semiconductor substrate 100 is suppressed. can.
  • the insulating film 111 may have a fourth region 111d in addition to the first region 111a and the second region 111b.
  • the fourth region 111d is a region of the insulating film 111 located deeper than the second region 111b.
  • the back surface S11 of the second region 111b (the surface on the side of the back surface S2 of the semiconductor substrate 100) to the surface S4 of the P-type semiconductor region 103 (the surface on the side of the surface S1 of the semiconductor substrate 100)
  • a case is illustrated in which the fourth region 111d extends up to the position of the depth. That is, in FIG.
  • the fourth region 111d is located at the depth where the P+ type semiconductor region 105 is provided.
  • the dielectric constant ⁇ 4 of the fourth region 111d is higher than the dielectric constant ⁇ 1 of the first region 111a and the dielectric constant ⁇ 2 of the second region 111b ( ⁇ 2 ⁇ ⁇ 1 ⁇ ⁇ 4).
  • the first region 111a is the entire region of the insulating film 111 other than the second region 111b and the third region 111c.
  • the material of the fourth region 111d for example, when the material of the first region 111a is silicon oxide (SiO 2 ), silicon nitride (SiN) can be used.
  • the fourth region 111d of the modified example (3) may be configured to be divided into a plurality of regions in the depth direction from the surface S1 of the semiconductor substrate 100.
  • FIG. 27 illustrates a case where the semiconductor substrate 100 is divided into three regions arranged in order from the surface S1 of the semiconductor substrate 100, the fifth region 111e, the sixth region 111f, and the seventh region 111g.
  • Dielectric constants .epsilon.5, .epsilon.6 and .epsilon.7 of the plurality of regions 111e, 111f and 111g increase with increasing depth from the surface of the semiconductor substrate 100 (.epsilon.2 ⁇ .epsilon.1 ⁇ .epsilon.5 ⁇ .epsilon.6 ⁇ .epsilon.7).
  • ⁇ 5 is the dielectric constant of the fifth region 111e
  • ⁇ 6 is the dielectric constant of the sixth region 111f
  • ⁇ 7 is the dielectric constant of the seventh region 111g.
  • the electric field generated in the thickness direction of the semiconductor substrate 100 can be suppressed, the potential on the side of the fourth region 111d of the P+ type semiconductor region 105 can be controlled more appropriately, and the amplification region 130 (high electric field region) can be controlled.
  • the area can be increased and the light detection efficiency can be improved.
  • the film thickness of the portion of the insulating film 111 that covers the inner side surface of the first trench T1 is constant. .
  • the film thickness of the portion of the insulating film 111 that covers the inner side surface of the first trench T1 may be thinner toward the bottom of the first trench T1.
  • the distance between the second region 111b of the insulating film 111 and the N + -type semiconductor region 106 can be increased, and the potential gradient between the second region 111b and the N + -type semiconductor region 106 can be moderated accordingly. can be Therefore, the electric field at the interface between the second region 111b and the semiconductor substrate 100 can be further relaxed.
  • the second region 111b may be made of a material having a lower dielectric constant than, for example, the insulating film 111 having a constant thickness.
  • At least part of the portion of the insulating film 111 covering the inner side surface of the first trench T1 has a depth from the surface S1 of the semiconductor substrate 100 of the second A configuration in which the film thickness becomes thinner closer to the depth where the region 111b is provided may be employed.
  • a region of the insulating film 111 including all the portions whose depth from the surface S1 of the semiconductor substrate 100 is shallower than the surface S4 of the P-type semiconductor region 103 and deeper than the surface S1 of the semiconductor substrate 100 is removed. , and a region where the film thickness is thin.
  • the distance between the second region 111b of the insulating film 111 and the N + -type semiconductor region 106 can be increased, and the potential gradient between the second region 111b and the N + -type semiconductor region 106 can be moderated accordingly. can be done. Therefore, the electric field at the interface between the second region 111b and the semiconductor substrate 100 can be further relaxed.
  • the material of the second region 111b may be, for example, a material having a lower dielectric constant than the case where the insulating film 111 has a constant thickness.
  • the second region 111b in the insulating film 111 has a depth from the surface S1 of the semiconductor substrate 100 that is the depth of the first trench T1. It may be a region located in a portion shallower than the bottom surface.
  • the structure of the insulating film 111 can be simplified, the process can be simplified, and the ease of manufacturing the solid-state imaging device 10 can be improved.
  • FIG. 30 illustrates a case where the entire portion of the insulating film 111 that is shallower than the bottom surface of the first trench T1 and is in contact with the anode electrode 122 is the second region 111b.
  • FIG. 31 illustrates a case where the entire insulating film 111 covering the surface S1 of the semiconductor substrate 100 in addition to the portion shown in FIG. 30 is used as the second region 111b.
  • FIG. 32 illustrates a case where the entire insulating film 111 is the second region 111b (that is, a region formed using a low dielectric constant material having a relative dielectric constant of 3.5 or less).
  • the depth of the insulating film 111 from the surface S1 of the semiconductor substrate 100 is located at the depth where the distance between the N+ type semiconductor region 106 and the anode electrode 122 is the smallest.
  • the portion where the dielectric constant is formed is formed using a low dielectric constant material with a relative dielectric constant of 3.5 or less.
  • FIGS. 33, 34 and 35 the surface S10 and the rear surface S11 of the second region 111b (the surface on the surface S1 side of the semiconductor substrate 100 and the surface on the opposite side) are covered with the protective film 160. can be covered with As a result, for example, when the second region 111b is formed of fluorine-doped silicon oxide, fluorine in the second region 111b can be prevented from diffusing into the first region 111a.
  • FIG. 33 illustrates a case where the protective film 160 is formed on the surface S10, the back surface S11 and the side surfaces (surfaces on the inner side surfaces of the first trenches T1) of the second region 111b.
  • FIG. 34A and 34B illustrate the case where the protective film 160 is formed on other surfaces in addition to the surface S10 and the back surface S11 of the second region 111b. Note that FIG. 35 shows a case of applying the modification (3) to the SPAD pixel 20 (see FIG. 26).
  • a material different from the material of the insulating film 111 such as silicon nitride (SiN), can be used.
  • a base film 170 may be formed between the protective film 160 and the semiconductor substrate 100 .
  • a silicon nitride film (protective film 160) is directly formed on silicon (semiconductor substrate 100)
  • stress is generated at the interface, which may cause damage such as distortion to the crystal.
  • the underlying film 170 is provided, damage to the crystal can be suppressed.
  • FIG. 36 exemplifies a case in which the base film 170 is formed between the protective film 160 and the inner side surface and the bottom surface of the first trench T1, which is applied to the SPAD pixel 20 shown in FIG. 34 of the modified example (8).
  • an insulating material such as silicon oxide (SiO 2 ) can be used.
  • the first conductivity type is the P type and the second conductivity type is the N type was exemplified, but other configurations can also be adopted.
  • the first conductivity type may be N type and the second conductivity type may be P type.
  • the SPAD pixel 20 is the same as the SPAD pixel 20 shown in FIG. A structure is obtained in which the "N+ type semiconductor region 105" is an N+ type semiconductor region and the "N+ type semiconductor region 106" is a P+ type semiconductor region. Also, the "cathode contact 107" becomes an anode contact, and the "anode contact 108" becomes a cathode contact.
  • the “N-type well region 109” may be a P-type semiconductor region, an N-type semiconductor region, or a non-doped semiconductor region.
  • the first embodiment or its modification can be applied to the SPAD pixel 20 in which the first conductivity type is the N type and the second conductivity type is the P type. , is the same as the above-described first embodiment or its modifications (1) to (9), so detailed description thereof will be omitted here.
  • FIG. 37 is a diagram showing a cross-sectional configuration of a solid-state imaging device 10 according to this modification.
  • the SPAD pixel 20 of this modified example has a structure in which the color filter 115 is omitted from the structure shown in FIG.
  • Other configurations, operations, and effects are the same as those of the above-described first embodiment or its modifications (1) to (10), so detailed descriptions thereof are omitted here.
  • the present technology can also take the following configuration.
  • a photodetector wherein a dielectric constant of the second region is lower than that of the first region, the region including a portion located at a depth.
  • the photodetector according to (1) wherein the second region includes a portion of the insulating film whose depth from the first surface is shallower than the depth at which the distance is the minimum.
  • the insulating film further has a third region located in a portion of the insulating film whose depth from the first surface is shallower than that of the second region, and the dielectric constant of the third region is , lower than the dielectric constant of the first region and higher than the dielectric constant of the second region.
  • the insulating film further has a fourth region located deeper than the second region in the insulating film, and the dielectric constant of the fourth region is equal to the dielectric constant of the first and second regions.
  • the fourth region is divided into a plurality of regions in a depth direction from the first surface, and the dielectric constant of the plurality of regions increases as the depth of the region increases. photodetector.
  • the photodetector according to any one of (1) to (5), wherein the film thickness of the portion of the insulating film that covers the inner side surface of the first trench is thinner toward the bottom of the first trench. .
  • the film thickness of the portion of the insulating film that covers the inner side surface of the first trench becomes thinner as the depth from the first surface approaches the depth at which the second region is provided.
  • the photodetector according to . (9) The photodetector according to any one of (1) to (8), further comprising a protective film covering a surface of the second region on the side of the first surface and a surface opposite to the first surface.
  • the protective film further covers the surface of the second region on the inner side surface of the first trench,
  • a semiconductor substrate (12) a semiconductor substrate; a grid-like first trench provided on the first surface of the semiconductor substrate; a grid-like second trench provided at the bottom of the first trench and extending along the bottom; an insulating film covering each of the inner side surfaces of the first and second trenches and the first surface; a photoelectric conversion region provided in an element region obtained by partitioning the semiconductor substrate with the first and second trenches and photoelectrically converting incident light to generate electric charge; a first semiconductor region provided in the element region and surrounding the photoelectric conversion region; a first contact provided at the bottom of the first trench and in contact with the first semiconductor region; a first electrode disposed within the first trench and in contact with the first contact; a second semiconductor region provided in the element region in a region in contact with the first surface side of the first semiconductor region and having the same first conductivity type as that of the first semiconductor region; a third semiconductor region having a second conductivity type opposite to the first conductivity type, the third semiconductor region being provided in a region in contact with the first surface side of the second semiconductor
  • a photodetector formed using a low dielectric constant material (13) a semiconductor substrate, a grid-shaped first trench provided on a first surface of the semiconductor substrate, a grid-shaped second trench provided at a bottom of the first trench and extending along the bottom, the first and second An insulating film covering the inner side surface of the trench and the first surface, respectively, is provided in an element region obtained by partitioning the semiconductor substrate with the first and second trenches, and photoelectrically converts incident light to convert electric charges.
  • a photoelectric conversion region to be generated a first semiconductor region provided in the element region and surrounding the photoelectric conversion region, a first contact provided at the bottom of the first trench and in contact with the first semiconductor region, the first a first electrode arranged in the trench and in contact with the first contact; a second semiconductor region having one conductivity type; a second semiconductor region having a second conductivity type opposite to the first conductivity type provided in a region in contact with the first surface side surface of the second semiconductor region in the element region; a second contact provided on the first surface and in contact with the third semiconductor region; and a second electrode in contact with the second contact, wherein the insulating film comprises at least the first region and the second contact.
  • the second region includes a portion located at a depth from the first surface where the distance between the third semiconductor region and the first electrode is the smallest,
  • An electronic device comprising a photodetector, wherein the dielectric constant of the second region is lower than the dielectric constant of the first region.
  • a photoelectric conversion region to be generated a first semiconductor region provided in the element region and surrounding the photoelectric conversion region, a first contact provided at the bottom of the first trench and in contact with the first semiconductor region, the first a first electrode arranged in the trench and in contact with the first contact; a second semiconductor region having one conductivity type; a second semiconductor region having a second conductivity type opposite to the first conductivity type provided in a region in contact with the first surface side of the second semiconductor region in the element region; three semiconductor regions, a second contact provided on the first surface and in contact with the third semiconductor region, and a second electrode in contact with the second contact; The portion located at the depth where the distance between the third semiconductor region and the first electrode is the smallest is formed using a low dielectric constant material with a relative dielectric constant of 3.5 or less.

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Abstract

絶縁膜と半導体基板との界面の電界を緩和可能な光検出装置を提供する。半導体基板と、半導体基板の第１面に設けられた格子状の第１トレンチ及び第２トレンチと、第１及び第２トレンチの内側面並びに第１面を覆う絶縁膜と、第１トレンチ内に埋め込まれたアノード電極と、半導体基板を第１及び第２トレンチで区画した素子領域内に設けられたＰ型半導体領域、Ｐ＋型半導体領域、Ｎ＋型半導体領域及びカソードコンタクトと、カソードコンタクトと接するカソード電極と、を備えるようにした。そして、絶縁膜が、少なくとも第１領域と第２領域とを有する構成とし、第２領域を、第１面からの深さが第３半導体領域と第１電極との距離が最小となる深さに位置する部分を含む領域とした。さらに、第２領域の誘電率を、第１領域の誘電率よりも低くした。

Description

光検出装置及び電子機器
　本技術（本開示に係る技術）は、光検出装置及び電子機器に関する。
　従来、複数のＳＰＡＤ（Single Photon Avalanche Diode）が配列された半導体基板を備えた光検出装置が提案されている（例えば、特許文献１参照。）。特許文献１に記載の光検出装置では、半導体基板の表面に設けられた第１トレンチと、第１トレンチの底部に設けられた第２トレンチとを有し、第１トレンチ内に、第１トレンチの内側面を覆う絶縁膜と、第１トレンチ内を埋めるアノード電極とが配置され、第１トレンチの底部に、アノード電極と接触するアノードコンタクトが設けられている。これにより、アノードコンタクトとカソードコンタクト及びＮ＋型半導体領域との距離を半導体基板の厚さ方向に大きくすることで、アノードコンタクトとカソードコンタクト及びＮ＋型半導体領域との間の電界を緩和し、エッジブレークダウン等の高電界による不具合の発生を抑制している。
国際公開第２０２０／２０３２２２号
　しかしながら、特許文献１に記載の光検出装置では、例えば、微細化した場合に、絶縁膜とＮ＋型半導体領域との距離が小さくなる。ここで、絶縁膜が接しているアノード電極には、高電圧である逆バイアス電圧が印加されている。それゆえ、絶縁膜と半導体基板との界面で、電界が強くなり、エッジブレークダウンが発生しやすくなる可能性があった。
　本開示は、絶縁膜と半導体基板との界面の電界を緩和可能な光検出装置及び電子機器を提供することを目的とする。
　本開示の光検出装置は、（ａ）半導体基板と、（ｂ）半導体基板の第１面に設けられた格子状の第１トレンチと、（ｃ）第１トレンチの底部に設けられ、底部に沿って延びる格子状の第２トレンチと、（ｄ）第１及び第２トレンチの内側面、並びに第１面のそれぞれを覆う絶縁膜と、（ｅ）半導体基板を第１及び第２トレンチで区画して得られる素子領域内に設けられ、入射光を光電変換して電荷を発生させる光電変換領域と、（ｆ）素子領域内に設けられ、光電変換領域を囲む第１半導体領域と、（ｇ）第１トレンチの底部に設けられ、第１半導体領域と接触する第１コンタクトと、（ｈ）第１トレンチ内に配置され、第１コンタクトと接触する第１電極と、（ｉ）素子領域内において第１半導体領域の第１面側の面と接する領域に設けられ、第１半導体領域と同じ第１導電型を有する第２半導体領域と、（ｊ）素子領域内において第２半導体領域の第１面側の面と接する領域に設けられ、第１導電型と反対の第２導電型を有する第３半導体領域と、（ｋ）第１面に設けられ、第３半導体領域と接触する第２コンタクトと、（ｌ）第２コンタクトと接触する第２電極と、を備え、（ｍ）絶縁膜は、少なくとも第１領域と第２領域とを有し、第２領域が、第１面からの深さが第３半導体領域と第１電極との距離が最小となる深さに位置する部分を含む領域であり、第２領域の誘電率が、第１領域の誘電率よりも低い。
　本開示の他の光検出装置は、（ａ）半導体基板と、（ｂ）半導体基板の第１面に設けられた格子状の第１トレンチと、（ｃ）第１トレンチの底部に設けられ、底部に沿って延びる格子状の第２トレンチと、（ｄ）第１及び第２トレンチの内側面、並びに第１面のそれぞれを覆う絶縁膜と、（ｅ）半導体基板を第１及び第２トレンチで区画して得られる素子領域内に設けられ、入射光を光電変換して電荷を発生させる光電変換領域と、（ｆ）素子領域内に設けられ、光電変換領域を囲む第１半導体領域と、（ｇ）第１トレンチの底部に設けられ、第１半導体領域と接触する第１コンタクトと、（ｈ）第１トレンチ内に配置され、第１コンタクトと接触する第１電極と、（ｉ）素子領域内において第１半導体領域の第１面側の面と接する領域に設けられ、第１半導体領域と同じ第１導電型を有する第２半導体領域と、（ｊ）素子領域内において第２半導体領域の第１面側の面と接する領域に設けられ、第１導電型と反対の第２導電型を有する第３半導体領域と、（ｋ）第１面に設けられ、第３半導体領域と接触する第２コンタクトと、（ｌ）第２コンタクトと接触する第２電極と、を備え、（ｍ）絶縁膜のうちの、第１面からの深さが第３半導体領域と第１電極との距離が最小となる深さに位置する部分は、比誘電率が３．５以下の低誘電率材料を用いて形成されている。
　本開示の電子機器は、（ａ）半導体基板、（ｂ）半導体基板の第１面に設けられた格子状の第１トレンチ、（ｃ）第１トレンチの底部に設けられ、底部に沿って延びる格子状の第２トレンチ、（ｄ）第１及び第２トレンチの内側面、並びに第１面のそれぞれを覆う絶縁膜、（ｅ）半導体基板を第１及び第２トレンチで区画して得られる素子領域内に設けられ、入射光を光電変換して電荷を発生させる光電変換領域、（ｆ）素子領域内に設けられ、光電変換領域を囲む第１半導体領域、（ｇ）第１トレンチの底部に設けられ、第１半導体領域と接触する第１コンタクト、（ｈ）第１トレンチ内に配置され、第１コンタクトと接触する第１電極、（ｉ）素子領域内において第１半導体領域の第１面側の面と接する領域に設けられ、第１半導体領域と同じ第１導電型を有する第２半導体領域、（ｊ）素子領域内において第２半導体領域の第１面側の面と接する領域に設けられ、第１導電型と反対の第２導電型を有する第３半導体領域、（ｋ）第１面に設けられ、第３半導体領域と接触する第２コンタクト、（ｌ）及び第２コンタクトと接触する第２電極を備え、（ｍ）絶縁膜は、少なくとも第１領域と第２領域とを有し、第２領域が、第１面からの深さが第３半導体領域と第１電極との距離が最小となる深さに位置する部分を含む領域であり、第２領域の誘電率が、第１領域の誘電率よりも低い光検出装置を備える。
　本開示の他の電子機器は、（ａ）半導体基板、（ｂ）半導体基板の第１面に設けられた格子状の第１トレンチ、（ｃ）第１トレンチの底部に設けられ、底部に沿って延びる格子状の第２トレンチ、（ｄ）第１及び第２トレンチの内側面、並びに第１面のそれぞれを覆う絶縁膜、（ｅ）半導体基板を第１及び第２トレンチで区画して得られる素子領域内に設けられ、入射光を光電変換して電荷を発生させる光電変換領域、（ｆ）素子領域内に設けられ、光電変換領域を囲む第１半導体領域、（ｇ）第１トレンチの底部に設けられ、第１半導体領域と接触する第１コンタクト、（ｈ）第１トレンチ内に配置され、第１コンタクトと接触する第１電極、（ｉ）素子領域内において第１半導体領域の第１面側の面と接する領域に設けられ、第１半導体領域と同じ第１導電型を有する第２半導体領域、（ｊ）素子領域内において第２半導体領域の第１面側の面と接する領域に設けられ、第１導電型と反対の第２導電型を有する第３半導体領域、（ｋ）第１面に設けられ、第３半導体領域と接触する第２コンタクト、（ｌ）及び第２コンタクトと接触する第２電極を備え、（ｍ）絶縁膜のうちの、第１面からの深さが第３半導体領域と第１電極との距離が最小となる深さに位置する部分は、比誘電率が３．５以下の低誘電率材料を用いて形成されている光検出装置を備える。
第１の実施形態に係る固体撮像装置を搭載した電子機器の全体を示す概略構成図である。 固体撮像装置の全体を示す概略構成図である。 ＳＰＡＤ画素の回路構成を示す図である。 固体撮像装置の断面構成を示す図である。 図４の要部を拡大して示す図である。 図４のＡ－Ａ線で破断した場合の、ＳＰＡＤ画素の断面構成を示す図である。 図４のＢ－Ｂ線で破断した場合の、ＳＰＡＤ画素の断面構成を示す図である。 絶縁膜の全領域を酸化シリコンで形成した場合において、半導体基板の電界強度分布を解析したシミュレーションの結果を示す図である。 Ｎ＋型半導体領域とアノード電極との距離が最小となる深さにおける、アノード電極とＰ＋型半導体領域との間の電位の状態を示す図である。 絶縁膜の全領域を酸化シリコンで形成した場合において、半導体基板の電界強度分布を解析したシミュレーションの結果を示す図である。 固体撮像装置の製造方法を示すプロセス断面図である。 固体撮像装置の製造方法を示すプロセス断面図である。 固体撮像装置の製造方法を示すプロセス断面図である。 固体撮像装置の製造方法を示すプロセス断面図である。 固体撮像装置の製造方法を示すプロセス断面図である。 固体撮像装置の製造方法を示すプロセス断面図である。 固体撮像装置の製造方法を示すプロセス断面図である。 固体撮像装置の製造方法を示すプロセス断面図である。 固体撮像装置の製造方法を示すプロセス断面図である。 固体撮像装置の製造方法を示すプロセス断面図である。 固体撮像装置の製造方法を示すプロセス断面図である。 固体撮像装置の製造方法を示すプロセス断面図である。 固体撮像装置の製造方法を示すプロセス断面図である。 変形例に係る固体撮像装置の断面構成を示す図である。 変形例に係る固体撮像装置の断面構成を示す図である。 変形例に係る固体撮像装置の断面構成を示す図である。 変形例に係る固体撮像装置の断面構成を示す図である。 変形例に係る固体撮像装置の断面構成を示す図である。 変形例に係る固体撮像装置の断面構成を示す図である。 変形例に係る固体撮像装置の断面構成を示す図である。 変形例に係る固体撮像装置の断面構成を示す図である。 変形例に係る固体撮像装置の断面構成を示す図である。 変形例に係る固体撮像装置の断面構成を示す図である。 変形例に係る固体撮像装置の断面構成を示す図である。 変形例に係る固体撮像装置の断面構成を示す図である。 変形例に係る固体撮像装置の断面構成を示す図である。
　本開示の発明者らは、特許文献１に記載の光検出装置において以下の課題を発見した。
　特許文献１に記載されているタイプの光検出装置のデバイス要求としては、（１）エッジブレークダウンを抑制したい、（２）光検出効率を上げたい、の２つが挙げられる。（１）の観点からは、電界を緩和するために、アノード電極に接している絶縁膜とＮ＋型半導体領域との距離を大きくすることが考えられる。また、（２）の観点からは、Ｎ＋型半導体領域を横方向に広げ、増幅領域の面積を大きくすることが考えられる。しかし、例えば、光検出装置を微細化することを考えた場合、（１）（２）はトレードオフの関係となる。
　以下に、本開示の実施形態に係る光検出装置及び電子機器の一例を、図１～図３６を参照しながら説明する。本開示の実施形態は以下の順序で説明する。なお、本開示は以下の例に限定されるものではない。また、本明細書に記載された効果はあくまでも例示であって限定されるものではなく、また他の効果があってもよい。
１．第１の実施形態
　１－１　電子機器
　１－２　固体撮像装置
　１－３　固体撮像装置の断面構成
　１－４　要部の構成
　１－５　製造方法
　１－６　変形例
〈１．第１の実施形態〉
　まず、第１の実施形態に係る固体撮像装置（広義には「光検出装置」）及び電子機器について、図面を参照して詳細に説明する。
［１－１　電子機器］
　図１は、第１の実施形態に係る固体撮像装置１０を搭載した電子機器１の全体を示す概略構成図である。図１に示すように、電子機器１は、撮像レンズ３０と、固体撮像装置１０と、記憶部４０と、プロセッサ５０とを備えている。
　撮像レンズ３０は、入射光（被写体からの像光）を集光し、固体撮像装置１０の受光面に結像させる。受光面は、固体撮像装置１０の光電変換素子が配列された面である。
　固体撮像装置１０は、入射光を光電変換して画像データを生成する。また、生成した画像データに対しノイズ除去やホワイトバランス調整等の所定の信号処理を実行する。
　記憶部４０は、例えば、フラッシュメモリ、ＤＲＡＭ（Dynamic Random Access　Memory）、ＳＲＡＭ（Static Random Access Memory）等で構成される。記憶部４０は、固体撮像装置１０で生成された画像データやオペレーティングシステム等の記録を行う。
　プロセッサ５０は、例えば、ＣＰＵ（Central　Processing Unit）等で構成される。ＣＰＵには、オペレーティングシステムや各種アプリケーションソフトウエア等を実行するアプリケーションプロセッサ、ＧＰＵ（Graphics　Processing Unit）、ベースバンドプロセッサ等が含まれ得る。プロセッサ５０は、固体撮像装置１０で生成された画像データや記憶部４０から読み出した画像データ等に対し、必要に応じた種々処理を実行したり、ユーザへの表示を実行したり、所定のネットワークを介して外部へ送信したりする。
［１－２　固体撮像装置］
　図２は、第１の実施形態に係る固体撮像装置１０の全体を示す概略構成図である。図２の固体撮像装置１０は、ＣＭＯＳ（Complementary　Metal-Oxide-Semiconductor）型の固体撮像装置（イメージセンサ）である。ＣＭＯＳ型の固体撮像装置とは、ＣＭＯＳプロセスを応用して、または、部分的に使用して作成された固体撮像装置である。なお、第１の実施形態では、半導体基板における素子形成面とは反対側の面が光入射面である、いわゆる裏面照射型の固体撮像装置１０を例示するが、裏面照射型に限定されず、素子形成面が光入射面である、いわゆる表面照射型とすることも可能である。
　図２に示すように、固体撮像装置１０は、ＳＰＡＤアレイ部１１と、駆動回路１２と、出力回路１３と、タイミング制御回路１４とを備えている。
　ＳＰＡＤアレイ部１１は、行列状に配列された複数のＳＰＡＤ画素２０を備えている。複数のＳＰＡＤ画素２０には、列ごとに画素駆動線ＬＤ（図２中の上下方向に延びた線）が接続され、行ごとに出力信号線ＬＳ（図２中の左右方向に延びた線）が接続されている。画素駆動線ＬＤの一端は、駆動回路１２の各列に対応した出力端に接続されている。また、出力信号線ＬＳの一端は、出力回路１３の各行に対応した入力端に接続されている。
　駆動回路１２は、シフトレジスタやアドレスデコーダ等を含み、ＳＰＡＤアレイ部１１の各ＳＰＡＤ画素２０を、全画素同時や列単位等で駆動する。そして、駆動回路１２は、読出し対象の列に対応する画素駆動線ＬＤに選択制御電圧Ｖ＿ＳＥＬ（図３参照）を印加することで、フォトンの入射の検出に用いるＳＰＡＤ画素２０を列単位で選択する。
　駆動回路１２によって選択された列の各ＳＰＡＤ画素２０から出力される信号（以下、「検出信号」とも呼ぶ）Ｖ＿ＯＵＴは、出力信号線ＬＳそれぞれを通して出力回路１３に入力される。出力回路１３は、各ＳＰＡＤ画素２０から入力された検出信号Ｖ＿ＯＵＴを画素信号として、図１に示した外部の記憶部４０又はプロセッサ５０へ出力する。
　タイミング制御回路１４は、各種のタイミング信号を生成するタイミングジェネレータ等を含み、生成されたタイミング信号を基に駆動回路１２及び出力回路１３を制御する。
　図３は、ＳＰＡＤ画素２０の回路構成を示す図である。図３に示すように、ＳＰＡＤ画素２０は、受光素子としてのフォトダイオード２１と、フォトダイオード２１にフォトンが入射したことを検出する読出し回路２２とを備えている。フォトダイオード２１は、ＳＰＡＤであり、そのアノードとカソードとの間に降伏電圧（ブレークダウン電圧）以上の逆バイアス電圧Ｖ＿ＳＰＡＤが印加されるとガイガーモードで動作し、ガイガーモードで動作している状態でフォトンが入射すると、アバランシェ電流を発生する。
［１－３　固体撮像装置の断面構成］
　図４は、固体撮像装置１０の断面構成を示す図である。また、図５は、図４のフォトダイオード２１及びその近傍の断面構成を拡大して示す図である。図４に示すように、固体撮像装置１０は、受光チップ７１と、回路チップ７２とが上下に積層された構造となっている。受光チップ７１は、ＳＰＡＤ画素２０が配列されたＳＰＡＤアレイ部１１（図２参照）を備える半導体チップである。また、回路チップ７２は、読出し回路２２（図３参照）が配列された半導体チップである。なお、回路チップ７２には、図２に示した駆動回路１２、出力回路１３、タイミング制御回路１４等の周辺回路が配置されてもよい。
　ＳＰＡＤ画素２０のフォトダイオード２１は、受光チップ７１を構成する半導体基板１００に設けられている。半導体基板１００は、裏面Ｓ２（図４中の上面。光入射面）から見た形状が格子状の素子分離部１１０により、複数の素子領域１０１に区画されている（図６参照）。図６は、図４のＡ－Ａ線で破断した場合の、ＳＰＡＤ画素２０の断面構成を示す図である。フォトダイオード２１は、各素子領域１０１に設けられている。
　各フォトダイオード２１を区画する素子分離部１１０は、半導体基板１００を表面Ｓ１（図４中の下面。広義には「第１面」）から後述する第１トレンチＴ１の底部にかけて貫通するトレンチ（以下、「第２トレンチＴ２」とも呼ぶ）内に設けられている。各素子分離部１１０は、第２トレンチＴ２の内側面を覆う絶縁膜１１１と、第２トレンチＴ２内を埋める遮光膜１１２とを備えている。絶縁膜１１１は、第２トレンチＴ２の内側面に加え、第２トレンチＴ２の内側面、半導体基板１００の表面Ｓ１を覆っている。第２トレンチＴ２の内側面を覆う部分と、半導体基板１００の表面Ｓ１を覆う部分とは、連続的に設けられている。また、第２トレンチＴ２の内側面を覆う部分には、後述するように、第１領域１１１ａよりも誘電率が低い低誘電率材料からなる第２領域１１１ｂ（図５参照）が設けられている。第２トレンチＴ２の内側面を覆う絶縁膜１１１の膜厚は、アノード－カソード間に印加する逆バイアス電圧Ｖ＿ＳＰＡＤの電圧値にもよるが、例えば、１０ｎｍ～２０ｎｍ程度であってもよい。また、遮光膜１１２の膜厚（溝幅方向の厚さ）は、遮光膜１１２に使用される材料等にもよるが、例えば、１５０ｎｍ程度であってもよい。
　また、半導体基板１００の表面Ｓ１には、素子分離部１１０に沿って格子状に設けられたトレンチ（以下、「第１トレンチＴ１」とも呼ぶ）が設けられている。第１トレンチＴ１は、底部で第２トレンチＴ２と繋がっている。これにより、第１トレンチＴ１の底部に、その底部に沿って延びる格子状の第２トレンチＴ２が設けられた構造となっている。また、第１トレンチＴ１の溝幅は、第２トレンチＴ２の溝幅よりも広くなっている。
　第１トレンチＴ１は、第１トレンチＴ１の内側面を覆う絶縁膜１１１と、第１トレンチＴ１内を埋めるアノード電極１２２（広義には「第１電極」）とを備えている。これにより、アノード電極１２２の少なくとも一部が第１トレンチＴ１内に配置された構造となっている。第１トレンチＴ１の内側面を覆う絶縁膜１１１の膜厚は、アノード－カソード間に印加する逆バイアス電圧Ｖ＿ＳＰＡＤの電圧値にもよるが、例えば、数百ｎｍ程度であってもよい。アノード電極１２２の溝幅方向の厚さは、アノード電極１２２に使用される材料等にもよるが、例えば、数百ｎｍ程度であってもよい。アノード電極１２２は、第１トレンチＴ１の開口から突出し、突出した部分が、半導体基板１００の表面Ｓ１を覆う絶縁膜１１１の表面Ｓ３（図４中の下面）に接するように広がっている。
　また、半導体基板１００の表面Ｓ１を覆う絶縁膜１１１の部分には、カソードコンタクト１０７を露出させる開口が設けられ、開口内にはカソードコンタクト１０７と接触するカソード電極１２１が設けられている。カソード電極１２１は、絶縁膜１１１の開口部から突出し、突出した部分が絶縁膜１１１の表面Ｓ３に接するように広がっている。
　ここで、遮光膜１１２とアノード電極１２２とに遮光性を有する同じ導電材料を用いることで、遮光膜１１２とアノード電極１２２とを同一工程で形成することが可能となる。さらに、カソード電極１２１にも、遮光膜１１２及びアノード電極１２２と同じ導電材料を用いることで、遮光膜１１２とアノード電極１２２とカソード電極１２１とを同一工程で形成することが可能となる。遮光性を有する導電材料としては、例えば、タングステン（W）、アルミニウム（Al）、アルミニウム合金、銅（Cu）を用いることができる。
　なお、第２トレンチＴ２内の遮光膜１１２の材料としては、導電材料に限定されるものではなく、例えば、半導体基板１００よりも高い屈折率を備える高屈折率材料や、半導体基板１００よりも低い屈折率を備える低屈折率材料等を用いることも可能である。
　また、カソード電極１２１の材料としては、遮光性が要求されないため、例えば、遮光性を有する導電材料に代えて、銅（Cu）等の導電材料を用いることも可能である。
　各フォトダイオード２１は、光電変換領域１０２と、Ｐ型半導体領域１０３（広義には「第１半導体領域」）と、Ｎ－型半導体領域１０４と、Ｐ＋型半導体領域１０５（広義には「第２半導体領域」）と、Ｎ＋型半導体領域１０６（広義には「第３半導体領域」）と、カソードコンタクト１０７（広義には「第２コンタクト」）と、アノードコンタクト１０８（広義には「第１コンタクト」）とを備えている。
　光電変換領域１０２は、例えば、Ｎ型のウェル領域であり、入射光を光電変換して電子－正孔対（以下、「電荷」とも呼ぶ）を発生させる。光電変換領域１０２は、第１トレンチＴ１の底部よりも半導体基板１００の裏面Ｓ２側に位置する領域に設けられる。
　Ｐ型半導体領域１０３は、例えば、Ｐ型（広義には「第１導電型」）のアクセプタを含む領域であり、図４及び図６に示すように、光電変換領域１０２を囲む領域に設けられている。図４では、Ｐ型半導体領域１０３が、Ｎ＋型半導体領域１０６よりも半導体基板１００の裏面Ｓ２側（図４中の上側）に設けられた場合を例示している。なお、Ｐ型半導体領域１０３の表面Ｓ４（図４中の下面）よりも半導体基板１００の表面Ｓ１側（図４中の下側）の領域は、Ｐ＋型半導体領域１０５、Ｎ＋型半導体領域１０６及びカソードコンタクト１０７の部分を除き、Ｎ型のウェル領域１０９となっている。Ｐ型半導体領域１０３は、アノードコンタクト１０８に逆バイアス電圧Ｖ＿ＳＰＡＤが印加されることで、光電変換領域１０２で発生した電荷をＮ－型半導体領域１０４へ導く電界を形成する。
　Ｎ－型半導体領域１０４は、例えば、光電変換領域１０２よりも高い濃度のドナーを含む領域であり、図４及び図６に示すように、光電変換領域１０２の中央部に設けられている。Ｎ－型半導体領域１０４は、光電変換領域１０２で発生した電荷を取り込んでＰ＋型半導体領域１０５へ導く。なお、Ｎ－型半導体領域１０４は、省略してもよい。
　Ｐ＋型半導体領域１０５は、例えば、Ｐ型半導体領域１０３と同じＰ型の半導体領域であって、Ｐ型半導体領域１０３よりも高い濃度のＰ型のアクセプタを含む領域であり、Ｐ型半導体領域１０３の表面Ｓ４（半導体基板１００の表面Ｓ１側の面）と接触する領域に設けられている。図４では、Ｐ＋型半導体領域１０５が、Ｐ型半導体領域１０３の表面Ｓ４と接する領域に設けられ、Ｐ＋型半導体領域１０５の裏面Ｓ５側（図４中の上側）の部分がＰ型半導体領域１０３内に埋まっている構造とした場合を例示している。また、Ｐ＋型半導体領域１０５の面積は、Ｐ＋型半導体領域１０５と絶縁膜１１１との間にＮ型のウェル領域１０９が位置するように、第１トレンチＴ１で挟まれた領域の面積よりも小さくなっている。さらに、Ｎ＋型半導体領域１０６の面積よりも小さくなっている。
　Ｎ＋型半導体領域１０６は、例えば、Ｎ型（広義には「第１導電型と反対の第２導電型」）の半導体領域であって、Ｎ－型半導体領域１０４よりも高い濃度のドナーを含む領域であり、Ｐ＋型半導体領域１０５の表面Ｓ６（半導体基板１００の表面Ｓ１側の面）と接触する領域に設けられている。図４では、Ｎ＋型半導体領域１０６が、Ｐ＋型半導体領域１０５の表面Ｓ６と接する領域に設けられ、Ｎ＋型半導体領域１０６の裏面Ｓ７側（図４中の上側）の部分がＰ＋型半導体領域１０５と接触している構造とした場合を例示している。また、図７に示すように、Ｎ＋型半導体領域１０６の面積は、Ｎ＋型半導体領域１０６と絶縁膜１１１との間にＮ型のウェル領域１０９が位置するように、第１トレンチＴ１で挟まれた領域の面積よりも小さくなっている。また、Ｎ＋型半導体領域１０６と絶縁膜１１１とに挟まれたＮ型のウェル領域１０９の幅方向（図４中の左右方向）の長さは、数百ｎｍ以上程度であってもよい。そして、Ｐ＋型半導体領域１０５とＮ＋型半導体領域１０６とは、ＰＮ接合を形成し、流れ込んだ電荷を加速してアバランシェ電流を発生させる増幅領域１３０（図５参照）として機能する。図７は、図４のＢ－Ｂ線で破断した場合の、ＳＰＡＤ画素２０の断面構成を示す図である。
　カソードコンタクト１０７は、例えば、Ｎ＋型半導体領域１０６よりも高い濃度のドナーを含む領域であり、Ｎ＋型半導体領域１０６と接触する領域に設けられている。図４では、カソードコンタクト１０７が、半導体基板１００の表面Ｓ１に設けられ、カソードコンタクト１０７の裏面Ｓ８側（図４中の上側）の部分がＮ＋型半導体領域１０６と接触し、カソードコンタクト１０７の表面（裏面Ｓ８側と反対側の面。図４中の下面）の部分が半導体基板１００の表面Ｓ１から露出している構造とした場合を例示している。カソードコンタクト１０７の表面（図４中の下面）は、カソード電極１２１と接触している。
　アノードコンタクト１０８は、例えば、Ｐ＋型半導体領域１０５よりも高い濃度のアクセプタを含む領域であり、Ｐ型半導体領域１０３の外周と接触する領域に設けられている。図４及び図６では、アノードコンタクト１０８が、第１トレンチＴ１の底部に設けられ、アノードコンタクト１０８の裏面（図４中の上側）及び側面がＰ型半導体領域１０３と接触し、裏面の反対側（図４中の下側）の部分が第１トレンチＴ１の底面から露出した構造とした場合を例示している。このような構造により、アノードコンタクト１０８の形成位置が、カソードコンタクト１０７及びＮ＋型半導体領域１０６の形成位置に対して、高さ方向にずらされている。アノードコンタクト１０８の幅は、例えば、４０ｎｍ程度であってよい。このように、アノードコンタクト１０８をＰ型半導体領域１０３の外周全体に接触させることで、光電変換領域１０２に均一な電界を形成することが可能となる。アノードコンタクト１０８の表面（図４中の下面）はアノード電極１２２と接触している。
　絶縁膜１１１の表面Ｓ３（図４中の下面）には、配線層１２０が設けられている。配線層１２０は、層間絶縁膜１２３と、層間絶縁膜１２３内に設けられた配線１２４とを備えている。配線１２４は、絶縁膜１１１の表面Ｓ３から突出しているカソード電極１２１と接触している。なお、図示を省略したが、配線層１２０には、アノード電極１２２と接触する配線も設けられている。配線層１２０の表面Ｓ９（図４中の下面）には、回路チップ７２が接合されている。このような構造により、配線層１２０を介して、カソード電極１２１に、回路チップ７２の読出し回路２２（図３参照）等が電気的に接続されている。
　また、半導体基板１００の裏面Ｓ２には、ピニング層１１３と、平坦化膜１１４とがこの順に設けられている。さらに、平坦化膜１１４の裏面Ｓ７には、ＳＰＡＤ画素２０ごとに、カラーフィルタ１１５と、オンチップレンズ１１６とがこの順に設けられている。
　ピニング層１１３は、例えば、所定濃度のアクセプタを含む酸化ハフニウム（ＨｆＯ２）膜や酸化アルミニウム（Al2O3）膜より構成された固定電荷膜である。平坦化膜１１４は、例えば、酸化シリコン（SiO2）や窒化シリコン（SiN）等の絶縁材料で構成された絶縁膜であり、カラーフィルタ１１５側の面を平坦化するための膜である。
　以上のような構造において、カソードコンタクト１０７とアノードコンタクト１０８との間に、ブレークダウン電圧以上の逆バイアス電圧Ｖ＿ＳＰＡＤを印加すると、Ｐ型半導体領域１０３とＮ＋型半導体領域１０６との間の電位差により、光電変換領域１０２で発生した電荷をＮ－型半導体領域１０４へ導く電界が形成される。加えて、Ｐ＋型半導体領域１０５とＮ＋型半導体領域１０６との間のＰＮ接合領域に、進入した電荷を加速してアバランシェ電流を発生させる高電界領域（増幅領域１３０）が形成される。これにより、フォトダイオード２１のアバランシェフォトダイオードとしての動作が実現される。
　また、アノードコンタクト１０８の形成位置と、カソードコンタクト１０７及びＮ＋型半導体領域１０６の形成位置とを半導体基板１００の厚さ方向にずらすことで、ＳＰＡＤ画素２０の横方向（半導体基板１００の表面Ｓ１と平行な方向）のサイズを大きくすることなく、アノードコンタクト１０８からカソードコンタクト１０７までの距離、アノードコンタクト１０８からＮ＋型半導体領域１０６までの距離を長くすることが可能となる。これにより、アノードコンタクト１０８とカソードコンタクト１０７及びＮ＋型半導体領域１０６との間の電界を緩和し、エッジブレークダウン等の不具合の抑制が可能となる。
［１－４　要部の構成］
　次に、絶縁膜１１１の構造について、図面を参照して詳細に説明する。
　絶縁膜１１１は、図５に示すように、第１領域１１１ａと、第２領域１１１ｂとを有している。図５はフォトダイオード２１及びその近傍の断面構成を拡大して示す図である。
　第１領域１１１ａは、絶縁膜１１１のうちの、第２領域１１１ｂ以外の領域である。図５では、絶縁膜１１１のうちの、半導体基板１００の表面Ｓ１からの深さが、第２領域１１１ｂの表面Ｓ１０（図４中の下面）よりも浅い部分すべてと裏面Ｓ１１（図４中の上面）よりも深い部分すべてを含む領域とした場合を例示している。第１領域１１１ａの材料としては、例えば、酸化シリコン（SiO2：比誘電率３．８～４．１）、窒化シリコン（SiN：比誘電率７．０）を用いることも可能である。特に、アノード電極１２２には高電圧の逆バイアス電圧が印加されるため、耐圧性能の点から酸化シリコン（SiO2）が好ましい。
　第２領域１１１ｂは、絶縁膜１１１のうちの、半導体基板１００の表面Ｓ１からの深さが、Ｎ＋型半導体領域１０６とアノード電極１２２との距離Ｌが最小となる深さに位置する部分を含む領域である。図４では、絶縁膜１１１のうちの、Ｎ＋型半導体領域１０６が設けられている深さに位置する領域を第２領域１１１ｂとした場合を例示している。第２領域１１１ｂの材料としては、例えば、第１領域１１１ａの材料よりも誘電率が低い低誘電率材料が用いられる。これにより、第２領域１１１ｂの誘電率ε2が、第１領域１１１ａの誘電率ε1よりも低くなっている。第２領域１１１ｂの誘電率ε2は、第１領域１１１ａの材料が酸化シリコン（SiO2）である場合、３．５以下が好ましく、３．０以下がより好ましく、２．８以下がさらに好ましい。誘電率ε2の下限値は２．３以上が好ましい。
　低誘電率材料としては、例えば、ハイドロジェンシルセスキオキサン樹脂（HSQ(hydrogen silsesquioxane)：比誘電率３．０）、ベンゾシクロブテン（BCB(benzocyclobutene)：比誘電率２．７）、ポリアリルエーテル（PAE(poly aryl ether)：比誘電率２．７）、炭素含有酸化シリコン（SiOC：比誘電率２．９）、ポリアリーレト（PAr(poly arylate)：比誘電率２．６５）、フッ素ドープ酸化シリコン（SiOF：比誘電率２．６～３．７）、フッ素ドープ酸化シリコン（SiO2 film fluorine doped silicon dioxide：含有率１１ａｔ％で比誘電率３．３～３．４）を用いることも可能である。特に、製造し易さの点からは、フッ素ドープ酸化シリコンが好ましい。フッ素ドープ酸化シリコンは、フッ素を添加した酸化膜であって、例えば、ＴＥＯＳ－Ｃ2Ｆ6系やＴＥＦＳ（tri ethoxy fluoro silane）等のソースを用いてプラズマＣＶＤ（chemical vapor deposition）法によって形成される。
　ここで、本開示の発明者らは、日々の研究から、図８に示すように、固体撮像装置１０を微細化した場合に、Ｎ＋型半導体領域１０６とアノード電極１２２との距離Ｌが最小となる深さ（以下、「第１深さ」とも呼ぶ）において、絶縁膜１１１と半導体基板１００（Ｎ型のウェル領域１０９）との界面１４０の電界が強くなる傾向があることを発見した。図８は、絶縁膜１１１の全領域を誘電率ε1の第１領域１１１ａ（つまり、誘電率が高い領域）として、酸化シリコン（SiO2）で形成した場合において、半導体基板１００の電界強度分布を解析したシミュレーションの結果を示す図である。図８では、電界が強い領域は濃色で表されており、電界が弱い領域は淡色で表されている。なお、図８では、ＳＰＡＤ画素２０の構成は、シミュレーション用に一部簡略化されている。
　これに対し、第１の実施形態に係る固体撮像装置１０では、絶縁膜１１１の第２領域１１１ｂの誘電率ε2を低くしたため、図９に示すように、絶縁膜１１１のうちの、Ｎ＋型半導体領域１０６とアノード電極１２２との距離Ｌが最小となる深さ（第１深さ）に位置する部分の電位勾配を急にすることができ、その分、絶縁膜１１１の第１深さに位置する部分とＮ＋型半導体領域１０６との間の電位勾配を緩やかにすることができる。それゆえ、電界が強くなる傾向がある界面１４０の電界を緩和でき、その結果、絶縁膜１１１と半導体基板１００（Ｎ型のウェル領域１０９）との界面１４０の電界を緩和が可能となる。
　なお、図９は、第１深さにおける、アノード電極１２２とＰ＋型半導体領域１０５との間の電位の状態を示す図である。図９中、実線は、第１の実施形態に係る固体撮像装置１０における電位の状態を示している。また破線は、第１深さの絶縁膜１１１を誘電率ε1の領域（誘電率が高い領域）とした固体撮像装置１０における電位の状態を示している。
　したがって、第１の実施形態に係る固体撮像装置１０によれば、絶縁膜１１１と半導体基板１００（Ｎ型のウェル領域１０９）との界面１４０の電界を抑制することで、界面１４０の電界に起因するエッジブレークダウンを抑制できる。また増幅領域１３０の面積が小さくならずに済み、光検出効率の低減を抑制できる。それゆえ、（１）エッジブレークダウンの抑制、（２）光検出効率の向上という２つのデバイス要求を同時に実現できる。
　また、図１０に示すように、第１の実施形態に係る固体撮像装置１０の構造、つまり、絶縁膜１１１のうちの、Ｎ＋型半導体領域１０６とアノード電極１２２との距離Ｌが最小となる深さ（第１深さ）に位置する部分の誘電率ε2を低くした構造とすることで、増幅領域１３０の面積を減らすことなく、界面１４０の電界を抑制できることを、シミュレーションによって確認できた。図１０は、第１の実施形態に係る固体撮像装置１０において、半導体基板１００の電界強度分布を解析したシミュレーションの結果を示す図である。なお、図１０では、ＳＰＡＤ画素２０の構成は、シミュレーション用に一部簡略化されている。
［１－５　製造方法］
　続いて、第１の実施形態に係る固体撮像装置１０の製造方法について、図面を参照して詳細に説明する。なお、以下の説明では、受光チップ７１の製造方法に着目する。
　図１１～図２３は、固体撮像装置１０の製造方法を示すプロセス断面図である。
　まず、図１１に示すように、全体的に低い濃度のドナーを含む半導体基板１００における所定の領域にドナー及びアクセプタを適宜イオン注入することで、光電変換領域１０２を区画するＰ型半導体領域１０３の一部（以下、「Ｐ型半導体領域１０３ａ」とも呼ぶ）と、Ｎ－型半導体領域１０４と、Ｐ＋型半導体領域１０５と、Ｎ＋型半導体領域１０６と、Ｎ型のウェル領域１０９とを形成する。なお、イオン注入は、例えば、半導体基板１００の表面Ｓ１から行なってもよい。またイオン注入後には、イオン注入時のダメージ回復及び注入されたドーパントのプロファイル改善のためのアニーリングを実行してもよい。
　次に、図１２に示すように、半導体基板１００の表面Ｓ１に格子状の開口Ａ１を有するマスクＭ１を形成し、このマスクＭ１を用いて半導体基板１００をＲＩＥ（Reactive Ion Etching）等の異方性ドライエッチングにより彫り込むことで、隣接するＳＰＡＤ画素２０の境界部分に沿った格子状の第１トレンチＴ１を形成する。第１トレンチＴ１の深さは、第１トレンチＴ１の底面が少なくともＰ＋型半導体領域１０５の裏面Ｓ５（図１２中の下面）よりも深いレベルに位置し、且つＰ型半導体領域１０３ａに達する深さとする。
　なお、第１トレンチＴ１の半導体基板１００の表面Ｓ１からの深さが深いほど、図４に示すように、アノードコンタクト１０８からＮ＋型半導体領域１０６及びカソードコンタクト１０７までの距離を確保することができる。ただし、第１トレンチＴ１を深くしすぎると、プロセス精度が悪化して歩留りが低下する可能性がある。したがって、第１トレンチＴ１の深さは、必要なプロセス精度を確保できる範囲内で深く設定するのが好ましい。
　次に、図１３に示すように、例えば、スパッタリングやＣＶＤ（Chemical Vapor Deposition）法等の成膜技術を用いることで、第１トレンチＴ１内に第１絶縁膜１１７ａを埋め込む。第１絶縁膜１１７ａの材料としては、絶縁膜１１１の第１領域１１１ａと同じ材料を用いる。次に、図１４に示すように、ＲＩＥ等の異方性ドライエッチングを用いることで、第１絶縁膜１１７ａを所定の深さまで除去する。図１４では、第１絶縁膜１１７ａを、Ｎ＋型半導体領域１０６の裏面Ｓ７（図１４中の下面）と同じ深さまで除去する場合を例示している。次に、図１５に示すように、例えば、スパッタリングやＣＶＤ法等の成膜技術を用いることで、第１トレンチＴ１内に第２絶縁膜１１７ｂを埋め込む。第２絶縁膜１１７ｂの材料としては、絶縁膜１１１の第２領域１１１ｂと同じ材料を用いる。次に、図１６に示すように、ＲＩＥ等の異方性ドライエッチングを用いることで、第２絶縁膜１１７ｂを所定の深さまで除去する。図１６では、第２絶縁膜１１７ｂを、Ｎ＋型半導体領域１０６の表面Ｓ１２（図１６中の上面）と同じ深さまで除去した場合を例示している。これにより、第２絶縁膜１１７ｂはＮ＋型半導体領域１０６と同じ深さに設けられる。
　次に、図１７に示すように、マスクＭ１を除去した後、例えば、スパッタリングやＣＶＤ法等の成膜技術を用いることで、半導体基板１００の表面Ｓ１を覆うとともに、第１トレンチＴ１の内部に埋め込まれた第３絶縁膜１１７ｃを形成する。これにより、第３絶縁膜１１７ｃの表面Ｓ１２（図１８中の上面）は凹凸がない平坦面に形成される。次に、図１８に示すように、第３絶縁膜１１７ｃの表面Ｓ１２に、格子状の開口Ａ２を有するマスクＭ２を形成し、このマスクＭ２の上から、第１トレンチＴ１内の第３絶縁膜１１７ｃ、第２絶縁膜１１７ｂ、第１絶縁膜１１７ａ、半導体基板１００をＲＩＥ等の異方性ドライエッチングにより彫り込むことで、第３絶縁膜１１７ｃの表面Ｓ１２から半導体基板１００の表面Ｓ１側から裏面Ｓ２（図１８中の下面）付近にまで達するトレンチＴ３を形成する。トレンチＴ３のうちの、第１トレンチＴ１の底部から半導体基板１００の裏面Ｓ２付近にまで達する部分は、図４に示した素子分離部１１０の第２トレンチＴ２を構成する。
　次に、図１９に示すように、第１トレンチＴ１内の第１絶縁膜１１７ａ、第２絶縁膜１１７ｂ、第３絶縁膜１１７ｃをウェットエッチング等の等方性エッチングにより後退させることで、第１トレンチＴ１の底部にＰ型半導体領域１０３ａの上部を露出させる。次に、図２０に示すように、マスクＭ２を除去した後、例えばＣＶＤ法等の成膜技術を用いることで、トレンチＴ３（第２トレンチＴ２を含む）の内側面を覆う第４絶縁膜１１７ｄを形成する。第４絶縁膜１１７ｄの材料としては第１絶縁膜１１７ａと同じ材料を用いる。
　次に、図２１に示すように、第３絶縁膜１１７ｃの表面Ｓ１２に、格子状の開口Ａ３を有するマスクＭ３を形成し、このマスクＭ３の上から、ＲＩＥ等の異方性ドライエッチングを用いることで、トレンチＴ３の内側面を覆っている第４絶縁膜１１７ｄを第１トレンチＴ１の底部まで除去する。これにより、第１絶縁膜１１７ａ、第２絶縁膜１１７ｂ、第３絶縁膜１１７ｃ及び第４絶縁膜１１７ｄによって、第１領域１１１ａ、第２領域１１１ｂを有する絶縁膜１１１が完成する。さらに、マスクＭ３の上からアクセプタを高濃度にイオン注入する。これにより、第１トレンチＴ１の底部、つまりＰ型半導体領域１０３の上部（図６参照）に高濃度のアクセプタを含むアノードコンタクト１０８が設けられる。
　次に、図２２に示すように、マスクＭ３を除去した後、Ｎ＋型半導体領域１０６の上方に開口Ａ４を有するマスクＭ４を第３絶縁膜１１７ｃの表面Ｓ１２に形成し、このマスクＭ４の上から第３絶縁膜１１７ｃをＲＩＥ等の異方性ドライエッチングにより彫り込むことで、半導体基板１００の表面Ｓ１を露出させる開口Ａ５を形成する。さらに、マスクＭ４の上から、ドナーを高濃度にイオン注入する。これにより、Ｎ＋型半導体領域１０６の上に位置する半導体基板１００の一部に、高濃度のドナーを含むカソードコンタクト１０７が設けられる。なお、アノードコンタクト１０８やカソードコンタクト１０７の形成方法は、イオン注入法に限定されず、固相拡散やプラズマドーピング等も採用できる。
　次に、図２３に示すように、マスクＭ４を除去した後、例えば、リフトオフ法等を用いることで、第２トレンチＴ２内に遮光膜１１２を形成するとともに、第１トレンチＴ１内にアノードコンタクト１０８と接触するアノード電極１２２を形成し、さらに、開口Ａ５内にカソードコンタクト１０７と接触するカソード電極１２１を形成する。遮光膜１１２、カソード電極１２１及びアノード電極１２２の材料には、上述したように、タングステン（Ｗ）の他、アルミニウム（Ａｌ）やアルミニウム合金や銅（Ｃｕ）等、可視光や素子ごとに必要な光に対して反射又は吸収する性質を持つ種々の導電材料を採用できる。
　次に、カソード電極１２１及びアノード電極１２２が設けられた絶縁膜１１１上に、カソード電極１２１に接続された配線１２４と、アノード電極１２２に接続された配線１２６と、層間絶縁膜１２３とを含む配線層１２０を形成する。また、層間絶縁膜１２３の表面に露出する銅（Ｃｕ）製の接続パッド１２５及び１２７を形成する。次に、半導体基板１００を裏面Ｓ２から薄厚化することで、第２トレンチＴ２内の遮光膜１１２が半導体基板１００の裏面Ｓ２に達するように、第２トレンチＴ２を貫通させる。半導体基板１００の薄厚化には、例えば、ＣＭＰ（Chemical Mechanical Polishing）等を採用できる。
　次に、半導体基板１００の裏面Ｓ２全体にアクセプタをイオン注入する。これにより、光電変換領域１０２を囲むＰ型半導体領域１０３が完成する。その後、半導体基板１００の裏面Ｓ２に、ピニング層１１３、平坦化膜１１４、カラーフィルタ１１５及びオンチップレンズ１１６を順次形成することで、固体撮像装置１０における受光チップ７１が設けられる。そして、別途用意した回路チップ７２と受光チップ７１とを貼り合わせることで、図４に例示したような断面構造を備える固体撮像装置１０が作製される。
［１－６　変形例］
（１）第１の実施形態では、絶縁膜１１１のうちの、Ｎ＋型半導体領域１０６とアノード電極１２２との距離が最小となる深さ（第１深さ）に位置する部分を含む領域を第２領域１１１ｂ（低誘電率領域）とする例を示したが、他の構成を採用することもできる。例えば、図２４に示すように、第２領域１１１ｂを、絶縁膜１１１のうちの、半導体基板１００の表面Ｓ１からの深さが、Ｎ＋型半導体領域１０６とアノード電極１２２との距離が最小となる深さ（第１深さ）よりも浅い部分（半導体基板１００の表面Ｓ１側の部分）を含んでいてもよい。図２４では、絶縁膜１１１のうちの、第１深さ以下の浅い部分であって、且つアノード電極１２２と接触している部分すべてを含む領域を第２領域１１１ｂとした場合を例示している。また、図２４では、第２領域１１１ｂの最深部の位置は、Ｐ＋型半導体領域１０５とＮ＋型半導体領域１０６との界面が位置する深さとなっている。
　ここで、本開示の発明者らは、日々の研究から、ハンマーヘッド型のアノード電極１２２のハンマー部分（絶縁膜１１１の表面Ｓ３に広がっている部分）の電位によって、Ｎ＋型半導体領域１０６とアノード電極１２２との距離が最小となる深さ（第１深さ）よりも浅いところ（以下、「第２深さ」とも呼ぶ）においても、絶縁膜１１１と半導体基板１００との界面１５０の電界が強くなる傾向があることを発見した。これに対し、本変形例では、絶縁膜１１１のうちの第２深さに位置する部分（以下「第２部分」とも呼ぶ）の誘電率も低くした。そのため、第２部分とＮ＋型半導体領域１０６との間の電位勾配を緩やかにすることができる。それゆえ、第２部分と半導体基板１００との界面１５０の電界（電界が強くなる傾向がある界面）を緩和でき、エッジブレークダウンの発生を抑制できる。
（２）また、例えば、図２５に示すように、絶縁膜１１１が、第１領域１１１ａ及び第２領域１１１ｂに加え、第３領域１１１ｃを有する構成としてもよい。第３領域１１１ｃは、絶縁膜１１１のうちの、第２領域１１１ｂよりも浅い部分に位置する領域である。図２５では、絶縁膜１１１のうちの、第２領域１１１ｂの表面Ｓ１０（半導体基板１００の表面Ｓ１側の面）よりも浅い部分であって、且つアノード電極１２２と接触している部分すべてを含む領域を第３領域１１１ｃとした場合を例示している。第３領域１１１ｃの誘電率ε3は、第１領域１１１ａの誘電率ε1よりも低く、第２領域１１１ｂの誘電率ε2よりも高くなっている（ε2＜ε3＜ε1）。このような構造により、変形例（１）と同様に、絶縁膜１１１のうちの浅いところに位置する部分（第２部分）の誘電率ε3が低くなるため（ε3＜ε1）第２部分と半導体基板１００との界面の電界を緩和することができる。
　ここで、例えば、第２部分に第１領域１１１ａを形成した場合、半導体基板１００内では、第２領域１１１ｂの深さに位置する部分と、第１領域１１１ａの深さに位置する部分との電位差により、半導体基板１００の厚さ方向に電界が発生する。これに対し、本変形例では、第２部分に設けられる第３領域１１１ｃの誘電率ε3が第２領域１１１ｂの誘電率ε2よりも高いため、半導体基板１００の厚さ方向に発生する電界を抑制できる。
（３）また、例えば、図２６に示すように、絶縁膜１１１が、第１領域１１１ａ及び第２領域１１１ｂに加え、第４領域１１１ｄを有する構成としてもよい。第４領域１１１ｄは、絶縁膜１１１のうちの、第２領域１１１ｂよりも深い部分に位置する領域である。図２６では、絶縁膜１１１のうちの、第２領域１１１ｂの裏面Ｓ１１（半導体基板１００の裏面Ｓ２側の面）からＰ型半導体領域１０３の表面Ｓ４（半導体基板１００の表面Ｓ１側の面）が位置する深さの部分までを第４領域１１１ｄとした場合を例示している。すなわち、図２６では、第４領域１１１ｄは、Ｐ＋型半導体領域１０５が設けられている深さに位置している。第４領域１１１ｄの誘電率ε4は、第１領域１１１ａの誘電率ε1及び第２領域１１１ｂの誘電率ε2よりも高くなっている（ε2＜ε1＜ε4）。このような構造により、Ｐ＋型半導体領域１０５の第４領域１１１ｄ側（図２６中では、Ｐ＋型半導体領域１０５の左側又は右側）の電位を制御して、増幅領域１３０（高電界領域）の面積を増大でき、光検出効率を向上することができる。なお、図２６では、第１領域１１１ａを、絶縁膜１１１のうちの、第２領域１１１ｂ及び第３領域１１１ｃ以外の領域すべてとした場合を例示している。また、第４領域１１１ｄの材料としては、例えば、第１領域１１１ａの材料が酸化シリコン（SiO2）である場合には、窒化シリコン（SiN）を採用できる。
（４）また、例えば、図２７に示すように、変形例（３）の第４領域１１１ｄは、半導体基板１００の表面Ｓ１からの深さ方向に複数の領域に分割されている構成としてもよい。図２７では、半導体基板１００の表面Ｓ１に近いほうから第５領域１１１ｅ、第６領域１１１ｆ及び第７領域１１１ｇと並ぶ３つの領域に分割された場合を例示している。また、複数の領域１１１ｅ、１１１ｆ、１１１ｇの誘電率ε5、ε6、ε7は、半導体基板１００の表面から深い位置にある領域ほど高くなっている（ε2＜ε1＜ε5＜ε6＜ε7）。ここで、ε5は第５領域１１１ｅの誘電率、ε6は第６領域１１１ｆの誘電率、ε7は第７領域１１１ｇの誘電率である。このような構造により、半導体基板１００の厚さ方向に発生する電界を抑制でき、Ｐ＋型半導体領域１０５の第４領域１１１ｄ側の電位をより適切に制御でき、増幅領域１３０（高電界領域）の面積を増大でき、光検出効率を向上できる。
（５）また、第１の実施形態では、絶縁膜１１１のうちの第１トレンチＴ１の内側面を覆う部分の膜厚を一定とする例を示したが、他の構成を採用することもできる。例えば、図２８に示すように、絶縁膜１１１のうちの第１トレンチＴ１の内側面を覆う部分の膜厚が、第１トレンチＴ１の底部に近いほど薄くなっている構成としてもよい。このような構造により、絶縁膜１１１の第２領域１１１ｂとＮ＋型半導体領域１０６との間の距離を増大でき、その分、第２領域１１１ｂとＮ＋型半導体領域１０６との間の電位勾配を緩やかにすることができる。それゆえ、第２領域１１１ｂと半導体基板１００との界面の電界をより緩和できる。なお、このような構造とする場合、第２領域１１１ｂの材料としては、例えば、絶縁膜１１１の膜厚が一定である場合に比べ、誘電率が低い材料を用いてもよい。
（６）また、例えば、図２９に示すように、絶縁膜１１１のうちの第１トレンチＴ１の内側面を覆う部分の少なくとも一部において、半導体基板１００の表面Ｓ１からの深さが、第２領域１１１ｂが設けられている深さに近いほど膜厚が薄くなっている構成としてもよい。図２９では、絶縁膜１１１のうちの、半導体基板１００の表面Ｓ１からの深さが、Ｐ型半導体領域１０３の表面Ｓ４よりも浅く、半導体基板１００の表面Ｓ１よりも深い部分すべてを含む領域を、膜厚が薄くなっている領域とした場合を例示している。これにより、絶縁膜１１１の第２領域１１１ｂとＮ＋型半導体領域１０６との間の距離を増大でき、その分、第２領域１１１ｂとＮ＋型半導体領域１０６との間の電位勾配を緩やかにすることができる。それゆえ、第２領域１１１ｂと半導体基板１００との界面の電界をより緩和できる。なお、このような構造を採用する場合、第２領域１１１ｂの材料としては、例えば、絶縁膜１１１の膜厚が一定である場合に比べ誘電率がより低い材料を用いてもよい。
（７）また、例えば、図３０、図３１及び図３２に示すように、第２領域１１１ｂを、絶縁膜１１１のうちの、半導体基板１００の表面Ｓ１からの深さが、第１トレンチＴ１の底面よりも浅い部分に位置する領域としてもよい。このような構造により、絶縁膜１１１の構造を単純化でき、プロセスを単純化でき、固体撮像装置１０の製造し易さを向上できる。図３０では、絶縁膜１１１のうちの、第１トレンチＴ１の底面よりも浅い部分であって、且つアノード電極１２２と接触している部分すべてを第２領域１１１ｂとした場合を例示している。また、図３１では、図３０に示した部分に加え、半導体基板１００の表面Ｓ１を覆っている絶縁膜１１１すべてを第２領域１１１ｂとした場合を例示している。また、図３２では、絶縁膜１１１全体を第２領域１１１ｂ（つまり、比誘電率が３．５以下である低誘電率材料を用いて形成された領域）とした場合を例示している。ここで、図３２に示した構造は、絶縁膜１１１のうちの、半導体基板１００の表面Ｓ１からの深さが、Ｎ＋型半導体領域１０６とアノード電極１２２との距離が最小となる深さに位置する部分が、比誘電率が３．５以下の低誘電率材料を用いて形成されている場合の一例でもある。
（８）また、例えば、図３３、図３４及び図３５に示すように、第２領域１１１ｂの表面Ｓ１０及び裏面Ｓ１１（半導体基板１００の表面Ｓ１側の面、反対側の面）を保護膜１６０で覆ってもよい。これにより、例えば、第２領域１１１ｂをフッ素ドープ酸化シリコンで形成した場合、第２領域１１１ｂ内のフッ素が第１領域１１１ａに拡散することを防止できる。図３３では、第２領域１１１ｂの表面Ｓ１０、裏面Ｓ１１及び側面（第１トレンチＴ１の内側面側の面）に保護膜１６０を形成した場合を例示している。図３４及びでは、第２領域１１１ｂの表面Ｓ１０及び裏面Ｓ１１に加え、他の面等にも保護膜１６０を形成した場合を例示している。なお、図３５は、変形例（３）のＳＰＡＤ画素２０（図２６参照）に適用した場合である。保護膜１６０の材料としては、例えば窒化シリコン（ＳｉＮ）等、絶縁膜１１１の材料と異なる材料を用いることができる。
（９）また、例えば、図３６に示すように、保護膜１６０を形成した場合、保護膜１６０と半導体基板１００との間に下地膜１７０を形成してもよい。ここで、例えば、シリコン（半導体基板１００）に窒化シリコン膜（保護膜１６０）を直接に形成すると、界面に応力が発生し、結晶に歪等のダメージを与える可能性がある。これに対し、本変形例では、下地膜１７０を有するため、結晶のダメージを抑制できる。図３６では、変形例（８）の図３４に示したＳＰＡＤ画素２０に適用し、保護膜１６０と第１トレンチＴ１の内側面及び底面との間に下地膜１７０を形成した場合を例示している。下地膜１７０の材料としては、例えば酸化シリコン（SiO2）等の絶縁材料を用いることができる。
（１０） また、第１の実施形態では、第１導電型をＰ型とし、第２導電型をＮ型とする場合を例示したが、他の構成を採用することもできる。例えば、第１導電型をＮ型とし、第２導電型をＰ型としてもよい。この場合、ＳＰＡＤ画素２０は、図４に示したＳＰＡＤ画素２０において、「Ｐ型半導体領域１０３」をＮ型半導体領域とし、「Ｎ－型半導体領域１０４」をＰ－型半導体領域とし、「Ｐ＋型半導体領域１０５」をＮ＋型半導体領域とし、「Ｎ＋型半導体領域１０６」をＰ＋型半導体領域とした構造となる。また、「カソードコンタクト１０７」はアノードコンタクトとなり、「アノードコンタクト１０８」はカソードコンタクトとなる。なお、「Ｎ型のウェル領域１０９」は、Ｐ型の半導体領域でもよいし、Ｎ型の半導体領域でもよいし、ノンドープの半導体領域でもよい。このように、第１導電型をＮ型とし、第２導電型をＰ型としたＳＰＡＤ画素２０に対しても、第１の実施の形態又はその変形例を適用でき、適用した場合の説明は、上述した第１の実施形態又はその変形例（１）～（９）と同様であるため、ここではその詳細な説明は省略する。
（１１）また、第１の実施形態では、本技術を撮像装置に適用した例を示したが、他の構成を採用することもできる。例えば、物体までの距離を測定する測距装置に適用してもよい。図３７は、本変形例に係る固体撮像装置１０の断面構成を示す図である。図３７に示すように、本変形例のＳＰＡＤ画素２０は、図４に示した構造から、カラーフィルタ１１５が省略された構造となっている。その他の構成、動作及び効果は、上述した第１の実施形態又はその変形例（１）～（１０）と同様であるため、ここでは詳細な説明を省略する。
　なお、本技術は、以下のような構成も取ることができる。
（１）
　半導体基板と、
　前記半導体基板の第１面に設けられた格子状の第１トレンチと、
　前記第１トレンチの底部に設けられ、該底部に沿って延びる格子状の第２トレンチと、
　前記第１及び第２トレンチの内側面、並びに前記第１面のそれぞれを覆う絶縁膜と、
　前記半導体基板を前記第１及び第２トレンチで区画して得られる素子領域内に設けられ、入射光を光電変換して電荷を発生させる光電変換領域と、
　前記素子領域内に設けられ、前記光電変換領域を囲む第１半導体領域と、
　前記第１トレンチの底部に設けられ、前記第１半導体領域と接触する第１コンタクトと、
　前記第１トレンチ内に配置され、前記第１コンタクトと接触する第１電極と、
　前記素子領域内において前記第１半導体領域の前記第１面側の面と接する領域に設けられ、前記第１半導体領域と同じ第１導電型を有する第２半導体領域と、
　前記素子領域内において前記第２半導体領域の前記第１面側の面と接する領域に設けられ、前記第１導電型と反対の第２導電型を有する第３半導体領域と、
　前記第１面に設けられ、前記第３半導体領域と接触する第２コンタクトと、
　前記第２コンタクトと接触する第２電極と、を備え、
　前記絶縁膜は、少なくとも第１領域と第２領域とを有し、前記第２領域が、前記第１面からの深さが前記第３半導体領域と前記第１電極との距離が最小となる深さに位置する部分を含む領域であり、前記第２領域の誘電率が、前記第１領域の誘電率よりも低い
　光検出装置。
（２）
　前記第２領域は、前記絶縁膜のうちの、前記第１面からの深さが、前記距離が最小となる深さよりも浅い部分を含んでいる
　前記（１）に記載の光検出装置。
（３）
　前記絶縁膜は、更に、前記絶縁膜のうちの、前記第１面からの深さが、前記第２領域よりも浅い部分に位置する第３領域を有し、前記第３領域の誘電率が、前記第１領域の誘電率よりも低く、前記第２領域の誘電率よりも高い
　前記（１）に記載の光検出装置。
（４）
　前記絶縁膜は、更に、前記絶縁膜のうちの、前記第２領域よりも深い部分に位置する第４領域を有し、前記第４領域の誘電率が、前記第１及び第２領域の誘電率よりも高い
　前記（３）に記載の光検出装置。
（５）
　前記第４領域は、前記第１面からの深さ方向に複数の領域に分割されており、前記複数の領域の誘電率が、深い位置にある領域ほど高くなっている
　前記（４）に記載の光検出装置。
（６）
　絶縁膜のうちの前記第１トレンチの内側面を覆う部分の膜厚は、前記第１トレンチの底部に近いほど薄くなっている
　前記（１）から（５）の何れかに記載の光検出装置。
（７）
　前記絶縁膜のうちの前記第１トレンチの内側面を覆う部分の膜厚は、前記第１面からの深さが、前記第２領域が設けられている深さに近いほど薄くなっている
　前記（１）から（５）の何れかに記載の光検出装置。
（８）
　前記第２領域は、前記絶縁膜のうちの、前記第１面からの深さが、前記第１トレンチの底面よりも浅い部分に位置する領域である
　前記（１）から（７）の何れかに記載の光検出装置。
（９）
　前記第２領域の前記第１面側の面及び該面の反対側の面を覆う保護膜を備える
前記（１）から（８）の何れかに記載の光検出装置。
（１０）
　前記保護膜は、更に、前記第２領域の前記第１トレンチの内側面側の面を覆い、
　前記保護膜と前記半導体基板との間に下地膜を備える
　前記（９）に記載の光検出装置。
（１１）
　前記第１導電型がＰ型であり、前記第２導電型がＮ型である、
　又は前記第１導電型がＮ型であり、前記第２導電型がＰ型である
　前記（１）から（１０）の何れかに記載の光検出装置。
（１２）
　半導体基板と、
　前記半導体基板の第１面に設けられた格子状の第１トレンチと、
　前記第１トレンチの底部に設けられ、該底部に沿って延びる格子状の第２トレンチと、
　前記第１及び第２トレンチの内側面、並びに前記第１面のそれぞれを覆う絶縁膜と、
　前記半導体基板を前記第１及び第２トレンチで区画して得られる素子領域内に設けられ、入射光を光電変換して電荷を発生させる光電変換領域と、
　前記素子領域内に設けられ、前記光電変換領域を囲む第１半導体領域と、
　前記第１トレンチの底部に設けられ、前記第１半導体領域と接触する第１コンタクトと、
　前記第１トレンチ内に配置され、前記第１コンタクトと接触する第１電極と、
　前記素子領域内において前記第１半導体領域の前記第１面側の面と接する領域に設けられ、前記第１半導体領域と同じ第１導電型を有する第２半導体領域と、
　前記素子領域内において前記第２半導体領域の前記第１面側の面と接する領域に設けられ、前記第１導電型と反対の第２導電型を有する第３半導体領域と、
　前記第１面に設けられ、前記第３半導体領域と接触する第２コンタクトと、
　前記第２コンタクトと接触する第２電極と、を備え、
　前記絶縁膜のうちの、前記第１面からの深さが前記第３半導体領域と前記第１電極との距離が最小となる深さに位置する部分は、比誘電率が３．５以下の低誘電率材料を用いて形成されている
　光検出装置。
（１３）
　半導体基板、前記半導体基板の第１面に設けられた格子状の第１トレンチ、前記第１トレンチの底部に設けられ、該底部に沿って延びる格子状の第２トレンチ、前記第１及び第２トレンチの内側面、並びに前記第１面のそれぞれを覆う絶縁膜、前記半導体基板を前記第１及び第２トレンチで区画して得られる素子領域内に設けられ、入射光を光電変換して電荷を発生させる光電変換領域、前記素子領域内に設けられ、前記光電変換領域を囲む第１半導体領域、前記第１トレンチの底部に設けられ、前記第１半導体領域と接触する第１コンタクト、前記第１トレンチ内に配置され、前記第１コンタクトと接触する第１電極、前記素子領域内において前記第１半導体領域の前記第１面側の面と接する領域に設けられ、前記第１半導体領域と同じ第１導電型を有する第２半導体領域、前記素子領域内において前記第２半導体領域の前記第１面側の面と接する領域に設けられ、前記第１導電型と反対の第２導電型を有する第３半導体領域、前記第１面に設けられ、前記第３半導体領域と接触する第２コンタクト、及び前記第２コンタクトと接触する第２電極を備え、前記絶縁膜は、少なくとも第１領域と第２領域とを有し、前記第２領域が、前記第１面からの深さが前記第３半導体領域と前記第１電極との距離が最小となる深さに位置する部分を含む領域であり、前記第２領域の誘電率が、前記第１領域の誘電率よりも低い光検出装置を備える
　電子機器。
（１４）
　半導体基板、前記半導体基板の第１面に設けられた格子状の第１トレンチ、前記第１トレンチの底部に設けられ、該底部に沿って延びる格子状の第２トレンチ、前記第１及び第２トレンチの内側面、並びに前記第１面のそれぞれを覆う絶縁膜、前記半導体基板を前記第１及び第２トレンチで区画して得られる素子領域内に設けられ、入射光を光電変換して電荷を発生させる光電変換領域、前記素子領域内に設けられ、前記光電変換領域を囲む第１半導体領域、前記第１トレンチの底部に設けられ、前記第１半導体領域と接触する第１コンタクト、前記第１トレンチ内に配置され、前記第１コンタクトと接触する第１電極、前記素子領域内において前記第１半導体領域の前記第１面側の面と接する領域に設けられ、前記第１半導体領域と同じ第１導電型を有する第２半導体領域、前記素子領域内において前記第２半導体領域の前記第１面側の面と接する領域に設けられ、前記第１導電型と反対の第２導電型を有する第３半導体領域、前記第１面に設けられ、前記第３半導体領域と接触する第２コンタクト、及び前記第２コンタクトと接触する第２電極を備え、前記絶縁膜のうちの、前記第１面からの深さが前記第３半導体領域と前記第１電極との距離が最小となる深さに位置する部分は、比誘電率が３．５以下の低誘電率材料を用いて形成されている光検出装置を備える
　電子機器。
１…電子機器、１０…固体撮像装置、１１…ＳＰＡＤアレイ部、１２…駆動回路、１３…出力回路、１４…タイミング制御回路、２０…ＳＰＡＤ画素、２１…フォトダイオード、２２…読出し回路、３０…撮像レンズ、４０…記憶部、５０…プロセッサ、７１…受光チップ、７２…回路チップ、１００…半導体基板、１０１…素子領域、１０２…光電変換領域、１０３…Ｐ型半導体領域、１０３ａ…Ｐ型半導体領域、１０４…Ｎ－型半導体領域、１０５…Ｐ＋型半導体領域、１０６…Ｎ＋型半導体領域、１０７…カソードコンタクト、１０８…アノードコンタクト、１０９…ウェル領域、１１０…素子分離部、１１１…絶縁膜、１１１ａ…第１領域、１１１ｂ…第２領域、１１１ｃ…第３領域、１１１ｄ…第４領域、１１１ｅ…第５領域、１１１ｆ…第６領域、１１１ｇ…第７領域、１１２…遮光膜、１１３…ピニング層、１１４…平坦化膜、１１５…カラーフィルタ、１１６…オンチップレンズ、１１７ａ…第１絶縁膜、１１７ｂ…第２絶縁膜、１１７ｃ…第３絶縁膜、１１７ｄ…第４絶縁膜、１２０…配線層、１２１…カソード電極、１２２…アノード電極、１２３…層間絶縁膜、１２４…配線、１２５…接続パッド、１２６…配線、１３０…増幅領域、１４０…界面、１５０…界面、１６０…保護膜、１７０…下地膜、Ａ１…開口、Ａ２…開口、Ａ３…開口、Ａ４…開口、Ａ５…開口、ＬＤ…画素駆動線、ＬＳ…出力信号線、Ｍ１…マスク、Ｍ２…マスク、Ｍ３…マスク、Ｍ４…マスク

Claims (14)

  1. 　半導体基板と、
    　前記半導体基板の第１面に設けられた格子状の第１トレンチと、
    　前記第１トレンチの底部に設けられ、該底部に沿って延びる格子状の第２トレンチと、
    　前記第１及び第２トレンチの内側面、並びに前記第１面のそれぞれを覆う絶縁膜と、
    　前記半導体基板を前記第１及び第２トレンチで区画して得られる素子領域内に設けられ、入射光を光電変換して電荷を発生させる光電変換領域と、
    　前記素子領域内に設けられ、前記光電変換領域を囲む第１半導体領域と、
    　前記第１トレンチの底部に設けられ、前記第１半導体領域と接触する第１コンタクトと、
    　前記第１トレンチ内に配置され、前記第１コンタクトと接触する第１電極と、
    　前記素子領域内において前記第１半導体領域の前記第１面側の面と接する領域に設けられ、前記第１半導体領域と同じ第１導電型を有する第２半導体領域と、
    　前記素子領域内において前記第２半導体領域の前記第１面側の面と接する領域に設けられ、前記第１導電型と反対の第２導電型を有する第３半導体領域と、
    　前記第１面に設けられ、前記第３半導体領域と接触する第２コンタクトと、
    　前記第２コンタクトと接触する第２電極と、を備え、
    　前記絶縁膜は、少なくとも第１領域と第２領域とを有し、前記第２領域が、前記第１面からの深さが前記第３半導体領域と前記第１電極との距離が最小となる深さに位置する部分を含む領域であり、前記第２領域の誘電率が、前記第１領域の誘電率よりも低い
    　光検出装置。
  2. 　前記第２領域は、前記絶縁膜のうちの、前記第１面からの深さが、前記距離が最小となる深さよりも浅い部分を含んでいる
    　請求項１に記載の光検出装置。
  3. 　前記絶縁膜は、更に、前記絶縁膜のうちの、前記第１面からの深さが、前記第２領域よりも浅い部分に位置する第３領域を有し、前記第３領域の誘電率が、前記第１領域の誘電率よりも低く、前記第２領域の誘電率よりも高い
    　請求項１に記載の光検出装置。
  4. 　前記絶縁膜は、更に、前記絶縁膜のうちの、前記第２領域よりも深い部分に位置する第４領域を有し、前記第４領域の誘電率が、前記第１及び第２領域の誘電率よりも高い
    　請求項３に記載の光検出装置。
  5. 　前記第４領域は、前記第１面からの深さ方向に複数の領域に分割されており、前記複数の領域の誘電率が、深い位置にある領域ほど高くなっている
    　請求項４に記載の光検出装置。
  6. 　前記絶縁膜のうちの前記第１トレンチの内側面を覆う部分は、前記第１トレンチの底部に近いほどの膜厚が薄くなっている
    　請求項１に記載の光検出装置。
  7. 　前記絶縁膜のうちの前記第１トレンチの内側面を覆う部分の少なくとも一部は、前記第１面からの深さが、前記第２領域が設けられている深さに近いほど膜厚が薄くなっている
    　請求項１に記載の光検出装置。
  8. 　前記第２領域は、前記絶縁膜のうちの、前記第１面からの深さが、前記第１トレンチの底面よりも浅い部分に位置する領域である
    　請求項１に記載の光検出装置。
  9. 　前記第２領域の前記第１面側の面及び該面の反対側の面を覆う保護膜を備える
    　請求項１に記載の光検出装置。
  10. 　前記保護膜は、更に、前記第２領域の前記第１トレンチの内側面側の面を覆い、
    　前記保護膜と前記半導体基板との間に下地膜を備える
    　請求項９に記載の光検出装置。
  11. 　前記第１導電型がＰ型であり、前記第２導電型がＮ型である、
    　又は前記第１導電型がＮ型であり、前記第２導電型がＰ型である
    　請求項１に記載の光検出装置。
  12. 　半導体基板と、
    　前記半導体基板の第１面に設けられた格子状の第１トレンチと、
    　前記第１トレンチの底部に設けられ、該底部に沿って延びる格子状の第２トレンチと、
    　前記第１及び第２トレンチの内側面、並びに前記第１面のそれぞれを覆う絶縁膜と、
    　前記半導体基板を前記第１及び第２トレンチで区画して得られる素子領域内に設けられ、入射光を光電変換して電荷を発生させる光電変換領域と、
    　前記素子領域内に設けられ、前記光電変換領域を囲む第１半導体領域と、
    　前記第１トレンチの底部に設けられ、前記第１半導体領域と接触する第１コンタクトと、
    　前記第１トレンチ内に配置され、前記第１コンタクトと接触する第１電極と、
    　前記素子領域内において前記第１半導体領域の前記第１面側の面と接する領域に設けられ、前記第１半導体領域と同じ第１導電型を有する第２半導体領域と、
    　前記素子領域内において前記第２半導体領域の前記第１面側の面と接する領域に設けられ、前記第１導電型と反対の第２導電型を有する第３半導体領域と、
    　前記第１面に設けられ、前記第３半導体領域と接触する第２コンタクトと、
    　前記第２コンタクトと接触する第２電極と、を備え、
    　前記絶縁膜のうちの、前記第１面からの深さが前記第３半導体領域と前記第１電極との距離が最小となる深さに位置する部分は、比誘電率が３．５以下の低誘電率材料を用いて形成されている
    　光検出装置。
  13. 　半導体基板、前記半導体基板の第１面に設けられた格子状の第１トレンチ、前記第１トレンチの底部に設けられ、該底部に沿って延びる格子状の第２トレンチ、前記第１及び第２トレンチの内側面、並びに前記第１面のそれぞれを覆う絶縁膜、前記半導体基板を前記第１及び第２トレンチで区画して得られる素子領域内に設けられ、入射光を光電変換して電荷を発生させる光電変換領域、前記素子領域内に設けられ、前記光電変換領域を囲む第１半導体領域、前記第１トレンチの底部に設けられ、前記第１半導体領域と接触する第１コンタクト、前記第１トレンチ内に配置され、前記第１コンタクトと接触する第１電極、前記素子領域内において前記第１半導体領域の前記第１面側の面と接する領域に設けられ、前記第１半導体領域と同じ第１導電型を有する第２半導体領域、前記素子領域内において前記第２半導体領域の前記第１面側の面と接する領域に設けられ、前記第１導電型と反対の第２導電型を有する第３半導体領域、前記第１面に設けられ、前記第３半導体領域と接触する第２コンタクト、及び前記第２コンタクトと接触する第２電極を備え、前記絶縁膜は、少なくとも第１領域と第２領域とを有し、前記第２領域が、前記第１面からの深さが前記第３半導体領域と前記第１電極との距離が最小となる深さに位置する部分を含む領域であり、前記第２領域の誘電率が、前記第１領域の誘電率よりも低い光検出装置を備える
    　電子機器。
  14. 　半導体基板、前記半導体基板の第１面に設けられた格子状の第１トレンチ、前記第１トレンチの底部に設けられ、該底部に沿って延びる格子状の第２トレンチ、前記第１及び第２トレンチの内側面、並びに前記第１面のそれぞれを覆う絶縁膜、前記半導体基板を前記第１及び第２トレンチで区画して得られる素子領域内に設けられ、入射光を光電変換して電荷を発生させる光電変換領域、前記素子領域内に設けられ、前記光電変換領域を囲む第１半導体領域、前記第１トレンチの底部に設けられ、前記第１半導体領域と接触する第１コンタクト、前記第１トレンチ内に配置され、前記第１コンタクトと接触する第１電極、前記素子領域内において前記第１半導体領域の前記第１面側の面と接する領域に設けられ、前記第１半導体領域と同じ第１導電型を有する第２半導体領域、前記素子領域内において前記第２半導体領域の前記第１面側の面と接する領域に設けられ、前記第１導電型と反対の第２導電型を有する第３半導体領域、前記第１面に設けられ、前記第３半導体領域と接触する第２コンタクト、及び前記第２コンタクトと接触する第２電極を備え、前記絶縁膜のうちの、前記第１面からの深さが前記第３半導体領域と前記第１電極との距離が最小となる深さに位置する部分は、比誘電率が３．５以下の低誘電率材料を用いて形成されている光検出装置を備える
    　電子機器。
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