WO2023035455A1 - 半导体结构的形成方法及半导体结构 - Google Patents

半导体结构的形成方法及半导体结构 Download PDF

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WO2023035455A1
WO2023035455A1 PCT/CN2021/137523 CN2021137523W WO2023035455A1 WO 2023035455 A1 WO2023035455 A1 WO 2023035455A1 CN 2021137523 W CN2021137523 W CN 2021137523W WO 2023035455 A1 WO2023035455 A1 WO 2023035455A1
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bit line
conductive
layer
substrate
etching
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PCT/CN2021/137523
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English (en)
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王景皓
潘俊波
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长鑫存储技术有限公司
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  • the present disclosure relates to the field of semiconductor technology, and the present disclosure relates to but not limited to a method for forming a semiconductor structure and the semiconductor structure.
  • DRAM Dynamic Random Access Memory
  • Poly polysilicon
  • SNC Storage Node contact
  • Embodiments of the present disclosure provide a semiconductor forming method and a semiconductor structure.
  • an embodiment of the present disclosure provides a method for forming a semiconductor structure, the method including:
  • a substrate is provided; wherein, active regions arranged in a matrix and isolation structures for isolating the active regions are formed in the substrate; the first direction is the column direction of the matrix and the second direction is the The row direction of the matrix; each of the active regions takes the third direction as the extension direction;
  • a bit line structure is formed in each of the bit line grooves; there are gaps between the bit line structure and the two sides of the corresponding bit line groove;
  • the conductive strip is etched along the second direction to form a conductive column as a storage node contact structure.
  • an embodiment of the present disclosure provides a semiconductor structure, including:
  • a substrate wherein, active regions arranged in a matrix and an isolation structure isolating the active regions are formed in the substrate; the first direction is the column direction of the matrix and the second direction is the matrix row direction; each active region takes the third direction as the extension direction;
  • Bit line grooves arranged along the second direction extending along the first direction; wherein, each of the bit line grooves exposes a row of the active regions, and the bottom surface of the bit line grooves is low on the top surface of the substrate;
  • bit line structure located in each of the bit line grooves; there is a gap between the bit line structure and the two sides of the corresponding bit line groove;
  • a conductive pillar as a storage node contact structure.
  • a conductive layer on the substrate by forming a conductive layer on the substrate, etching the conductive layer to form a bit line groove, forming a bit line structure in the bit line groove, realizing the electrical connection between the bit line structure and the active region, along the Etching the remaining conductive layer in the second direction to form a storage node contact structure.
  • bit line contact structure Bit Line Contact, BLC
  • BLC Bit Line Contact
  • Fig. 1a is a schematic cross-sectional structure diagram of a semiconductor structure in the related art
  • FIG. 1b is a schematic flowchart of a method for forming a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 1c to 1h are schematic diagrams of the formation process of the semiconductor structure provided by the embodiment of the present disclosure, wherein: the left diagrams in FIG. 1c to FIG. 1h are schematic layout diagrams, and the right diagrams in FIG. 1c to FIG. picture;
  • FIG. 2a is a schematic flowchart of step S20 in the method for forming a semiconductor structure provided by an embodiment of the present disclosure
  • FIGS. 2b to 2f are schematic diagrams of the formation process of the semiconductor structure provided by the embodiment of the present disclosure.
  • FIG. 3a is a schematic flowchart of step S30 in the method for forming a semiconductor structure provided by an embodiment of the present disclosure
  • 3b to 3c are schematic diagrams of the formation process of the semiconductor structure provided by the embodiment of the present disclosure.
  • FIG. 4a is a schematic flowchart of step S40 in the method for forming a semiconductor structure provided by an embodiment of the present disclosure
  • 4b to 4f are schematic diagrams of the formation process of the semiconductor structure provided by the embodiment of the present disclosure.
  • FIG. 5a is a schematic flowchart of step A0 and step S50 in the method for forming a semiconductor structure provided by an embodiment of the present disclosure
  • 5b to 5h are schematic diagrams of the formation process of the semiconductor structure provided by the embodiments of the present disclosure.
  • 100 semiconductor structure; 200/110—substrate; 120—insulation structure; 112—isolation region; 131—bit line contact; 132—bit line barrier layer; 133—bit line conductive layer; 140—hole; 150—storage node Contact structure; 201/111—active area; 202—isolation structure; 203—word line structure; 203a—word line metal layer; 203b—word line dielectric layer; 203c—opening; 204—isolation layer; 205—conductive layer; 206—bit line groove; 206a—gap; 207—conductive strip; 207a—conductive pillar; 208/130—bit line structure; 208a—first conductive barrier layer; 208b—first metal layer; 209—first mask 209a—first photoresist layer; 210—first mask pattern; 210a—first window; 211a—initial first conductive barrier layer; 211b—initial first metal layer; 212—first sacrificial layer; 213
  • Fig. 1a is a schematic cross-sectional structure diagram of a semiconductor structure in the related art.
  • the semiconductor structure 100 includes a substrate 110, an insulating structure 120, a bit line structure 130 and a storage node contact structure 150, wherein:
  • the substrate 110 includes active regions 111 and isolation regions 112 arranged at intervals, and the isolation region 112 isolates two adjacent active regions 111 .
  • the storage node contact structure 150 is coupled to the active region 111 and other structures in the semiconductor structure 100 .
  • the insulating structure 120 is used to isolate the bit line structure 130 from the storage node contact structure 150 , and to isolate the bit line structure 130 from the substrate 110 .
  • the bit line structure 130 includes a bit line contact layer 131 , a bit line barrier layer 132 and a bit line conductive layer 133 , and the bit line barrier layer 132 is located between the bit line contact layer 131 and the bit line conductive layer 133 .
  • the storage node contact structure 150 is formed by filling the contact hole between two adjacent insulating structures 120, and the ratio of the depth d to the width w of the contact hole between the two adjacent insulating structures 120 is relatively large, which results in Voids 140 appear on the side of the node contact structure 150 close to the surface of the substrate 110 , thereby affecting the performance of the storage node contact structure.
  • the insulating structure 120 includes at least an oxide layer 121 and a silicon nitride layer 122 .
  • the insulating structure 120 may also include three layers of nitride layer-oxide layer-nitride layer (Nitride-Oxide-Nitride, N-O-N), where the oxide layer is located between two nitride layers.
  • N-O-N nitride layer-oxide layer-nitride layer
  • FIG. 1b is a flow chart of a method for forming a semiconductor structure provided by an embodiment of the present disclosure.
  • the left diagrams in Fig. 1c to Fig. 1h are schematic layouts
  • the right diagrams in Fig. 1c to Fig. 1h are cross-sectional diagrams corresponding to the left diagrams respectively.
  • FIG. 1b is a schematic flowchart of a method for forming a semiconductor structure provided by an embodiment of the present disclosure. As shown in FIG. 1b, the method includes:
  • Step S10 providing a substrate; wherein, active regions arranged in a matrix and an isolation structure isolating the active regions are formed in the substrate; the first direction is the column direction of the matrix and the second direction is is the row direction of the matrix; each active region takes the third direction as the extending direction.
  • the substrate may be a silicon (Si) substrate, a germanium (Ge) substrate, a silicon germanium (SiGe) substrate, a gallium arsenide substrate, a ceramic substrate, a quartz substrate, or a glass substrate for a display, It may also include multiple layers, such as a silicon on insulator (Silicon On Insulator, SOI) substrate, or a germanium on insulator (Germanium On Insulator, GOI) substrate, and the like.
  • the substrate can be partially doped to form an n-type doped active region, and the doped element can be phosphorus, arsenic, boron or other suitable elements.
  • the substrate may include a top surface at the front side and a bottom surface at the back side opposite to the front side.
  • the direction of the top surface and the bottom surface of the substrate i.e. the plane where the substrate is located
  • the column direction of the matrix can be defined as the first direction
  • the row direction of the matrix is the second direction
  • the plane direction of the substrate can be determined based on the first direction and the second direction.
  • the first direction and the second direction are perpendicular to each other
  • the third direction is located between the first direction and the second direction.
  • the first direction is defined as the X-axis direction
  • the second direction is defined as the Y-axis direction
  • the third direction is defined as the Z-axis direction.
  • a word line structure may also be formed in the substrate, and the word line structure extends along the Y-axis direction and is arranged along the X-axis direction.
  • the word line structure can be located in the active area or in the isolation structure.
  • the structure of the substrate is shown in Figure 1c, the left figure of Figure 1c shows the layout of the substrate, the right figure of Figure 1c shows a cross-sectional view along AA', the substrate 200 includes active regions arranged in a matrix 201 and the isolation structure 202 for isolating the active region 201; the column direction of the matrix with the X-axis direction and the row direction of the matrix with the Y-axis direction; each active region 201 extends along the Z-axis direction; the active region 201 Can be striped.
  • the active region 201 can be used to form a transistor, and the material of the active region 201 can be N-type or P-type doped single crystal silicon, and the doping type of the single crystal silicon determines the type of transistor corresponding to the active region 201 .
  • the active region 201 may include a source region, a drain region and a channel region of a transistor.
  • the isolation structure 202 is used to isolate two adjacent active regions 201 , and the isolation structure 202 is formed by filling a contact hole between the two adjacent active regions 201 .
  • the material of the isolation structure 202 is an insulating material, which may include one or more kinds of oxides.
  • the material of the isolation structure 202 is silicon dioxide.
  • the isolation structure 202 can be used as a shallow trench isolation (Shallow Trench Isolation, STI).
  • word line structures 203 arranged along the X-axis direction and extending along the Y-axis direction and an isolation layer 204 between the word line structures 203 and the substrate 200 are formed in the substrate.
  • the word line structure 203 is coupled to the gates of the transistors in the active region 201 .
  • Step S20 forming a conductive layer on the substrate.
  • a conductive layer 205 is formed on the substrate 200 , and the conductive layer 205 is a continuous whole-layer structure covering the surface of the substrate 200 .
  • the material of the conductive layer 205 may be a silicon-containing conductive material with low resistance, such as one or more of amorphous silicon or polysilicon.
  • Step S30 etching at least the conductive layer to form bit line grooves and conductive strips extending along the first direction and arranged along the second direction; wherein, each of the bit line grooves exposes a column of the active area, and the bottom surface of the bit line groove is lower than the top surface of the substrate.
  • the conductive layer 205 is etched to form bit line grooves 206 and conductive strips 207 arranged along the Y axis direction extending along the X axis direction as shown in FIG. 1e; wherein, each bit line groove 206 exposes a column Active area 201 .
  • the bottom surface of the bit line groove 206 is lower than the top surface of the substrate 200, which may at least include the following two situations:
  • bit line groove 206 includes a space formed after the conductive layer 205 is etched.
  • Case 2 Referring to FIG. 1d, the conductive layer 205, part of the active region 201 and part of the word line structure 203 are etched simultaneously to form a bit line groove 206 as shown in FIG. 1f. At this time, the bottom surface of the bit line groove 206 is flush with the surface of the etched word line structure 203, the bottom surface of the bit line groove 206 is flush with the etched active region 201, and the bottom surface of the bit line groove 206 is flush with the etched active region 201. The bottom surface is lower than the top surface of the substrate 200 .
  • the bit line groove 206 includes two parts, one part is the space formed after etching the conductive layer 205 , and the other part is the space formed on the substrate 200 after etching the active region 201 and the word line structure 203 .
  • Step S40 forming a bit line structure in each of the bit line grooves; there is a gap between the bit line structure and two sides of the corresponding bit line groove.
  • a bit line structure 208 as shown in FIG. 1g is formed in each bit line groove 206; referring to the left figure in 1g, the bit line structure 208 and the corresponding bit line groove 206 have gaps 206a on both sides.
  • the active region 201 between two adjacent word line structures 203 is used to form the source region/drain region of the transistor, and the bit line structure 208 is formed on the surface of the source region/drain region, thereby realizing the bit line structure 208 and source/drain coupling.
  • the bit line structure is used to write data into transistors corresponding to the source region/drain region.
  • Step S50 etching the conductive strip along the second direction to form a conductive pillar as a storage node contact structure.
  • the conductive strip 207 is etched along the Y-axis direction to form a conductive column 207a as shown in FIG. 1h.
  • a conductive layer is formed on a substrate, a bit line groove is formed by etching the conductive layer, a bit line structure is formed in the bit line groove, and the bit line structure and the active region are realized.
  • the remaining conductive layer is etched along the second direction to form a storage node contact structure.
  • bit line contact structure Bit Line Contact, BLC
  • BLC Bit Line Contact
  • the semiconductor structure includes:
  • a substrate 200 wherein, the substrate 200 is formed with active regions 201 arranged in a matrix and an isolation structure 202 isolating the active regions 201; the first direction (X-axis direction) is the column direction of the matrix and the second The second direction (Y-axis direction) is the row direction of the matrix; each active region 201 takes the third direction (Z-axis direction) as the extension direction;
  • Bit line grooves 206 extending along the first direction and arranged along the second direction; wherein, each bit line groove 206 exposes a row of active regions 201, and the bottom surface of the bit line groove 206 is lower than the top of the substrate 200 surface;
  • the conductive pillar 207a as a storage node contact structure.
  • the difference between the semiconductor structure provided by the embodiments of the present disclosure and the related art is that: on the one hand, there is no bit line contact structure between the bit line structure and the active region, which reduces the width-to-depth ratio of the contact hole between adjacent bit lines , and simplifies the process flow; on the other hand, since the conductive layer is formed on the substrate first, and then the conductive layer is etched to form the storage node contact structure, there is no need to fill the contact hole between adjacent bit lines, so the formation
  • the storage node contact structure is relatively dense, and there will be no voids at the bottom.
  • step S20 can be achieved through the following steps:
  • the isolation layer may be etched using a wet method or a dry method.
  • the dry etching gas may include at least one of the following: sulfur hexafluoride, carbon tetrafluoride, trifluoromethane, oxygen and argon.
  • Wet etching refers to the use of liquid chemicals to etch the area to be etched. The equipment of the wet etching process is simple, the process is mature, the selectivity of oxide and silicon is better than that of dry etching, and it will not damage the side wall. silicon.
  • step S201 and step S202 in detail.
  • word line structures 203 arranged along the X-axis direction and extending along the Y-axis direction and an isolation layer 204 between the word line structures 203 and the substrate 200 are formed on the substrate 200 .
  • step S30 may be implemented by the following steps: using the lower surface of the conductive layer as an etching stop position, forming the bit line groove and the conductive strip.
  • the bottom surface of the bit line groove is lower than the top surface of the substrate.
  • the lower surface of the conductive layer 205 is used as an etching stop position to form bit line grooves 206 and conductive strips 207 as shown in FIG. 2d.
  • the word line structure includes a word line metal layer and a word line dielectric layer.
  • Step S30 includes: etching the conductive layer, part of the active region and part of the word line dielectric layer in the word line structure to form the bit line grooves and conductive strips.
  • the word line structure 203 includes a word line metal layer 203a and a word line dielectric layer 203b.
  • the word line dielectric layer 203b is located above the word line metal layer 203a.
  • the conductive layer 205, part of the active region 201 and part of the word line dielectric layer 203b in the word line structure 203 are etched to form bit line grooves 206 and conductive strips 207 as shown in FIG. 2f.
  • the word line dielectric layer is used to protect the word line metal layer in the subsequent process, and prevent the word line metal layer from being oxidized in the subsequent process to cause device degradation.
  • the material of the word line dielectric is silicon nitride
  • the material of the word line metal layer can be a metal material, for example, tungsten (W), cobalt (Co), copper (Cu), aluminum (Al), polysilicon, doped silicon, silicide, or any combination thereof.
  • step S30 may be implemented through the following steps: etching the conductive layer and part of the substrate to form the bit line groove and the conductive strip.
  • step S30 may be implemented through the following steps:
  • Step S301 forming a first mask pattern on the conductive layer; wherein, the first mask pattern includes first windows extending along the first direction and arranged along the second direction;
  • Step S302 etching at least the conductive layer and the substrate through the first window to form the bit line groove and the conductive strip.
  • a first mask layer 209 is formed on the conductive layer 205, a first photoresist layer 209a is formed on the first mask layer 209, and the first photoresist layer 209a is formed by processes such as exposure and development.
  • Form an initial first mask pattern in the middle use the initial first mask pattern as a mask to etch the first mask layer 209, transfer the initial first mask pattern to the first mask layer 209, and the remaining first mask
  • the film layer 209 forms a first mask pattern 210 as shown in FIG. 3c.
  • FIG. 3c shows the layout of the first mask pattern 210, and the right figure in FIG. 3c shows a cross-sectional view along FF'. As shown in the left figure of FIG. It includes first windows 210 a extending along the X-axis direction and arranged along the Y-axis direction.
  • At least the conductive layer 205 and the substrate 200 are etched through the first window 210 a to form the bit line groove 206 and the conductive strip 207 as shown in FIG. 2 f .
  • the material of the first photoresist layer may be photoresist, which refers to a film material whose solubility changes when irradiated or irradiated by ultraviolet light, electron beam, ion beam or X-ray.
  • the material of the first mask layer can be one or more of silicon nitride, silicon oxynitride, silicon carbide, amorphous carbon, polysilicon, hafnium oxide, titanium oxide, zirconium oxide, titanium nitride, tantalum nitride, titanium can be formed by any of the following methods: chemical vapor deposition (Chemical Vapor Deposition, CVD), physical vapor deposition (Physical Vapor Deposition, PVD), atomic layer deposition (Atomic Layer Deposition, ALD) and any other suitable deposition craft.
  • bit line structure includes a first conductive barrier layer and a first metal layer.
  • step S40 can be realized through steps S401 to S403, wherein:
  • bit line structure 208 includes a first conductive barrier layer 208a and a first metal layer 208b.
  • step S401 and step S403 in detail.
  • an initial first conductive barrier layer 211a and an initial first metal layer 211b as shown in FIG. layer 211b and an initial first conductive barrier layer 211a in the bit line groove 206 and on the surface of the conductive strip 207, an initial first conductive barrier layer 211a and an initial first metal layer 211b as shown in FIG. layer 211b and an initial first conductive barrier layer 211a, forming the bit line structure 208 shown in FIG. 4c.
  • the first conductive barrier layer is used to prevent the metal material forming the first metal layer from penetrating into the active region.
  • the active area is used to form a semiconductor structure, and if the metal material forming the first metal layer penetrates into the active area, it may cause failure of the semiconductor structure in the active area.
  • the first conductive barrier layer is used to improve the adhesion between the first metal layer and the active region, thereby improving the conductivity of the bit line structure.
  • the material used for the first metal layer can be a conductive metal, such as tungsten (W), cobalt (Co), copper (Cu), aluminum (Al), polysilicon, doped silicon, silicide, or One or more of any combination, the material used for the first conductive barrier layer is metal tantalum, tantalum nitride or titanium nitride, etc., and the first conductive barrier layer can be formed by any suitable deposition process.
  • a conductive metal such as tungsten (W), cobalt (Co), copper (Cu), aluminum (Al), polysilicon, doped silicon, silicide, or One or more of any combination
  • the material used for the first conductive barrier layer is metal tantalum, tantalum nitride or titanium nitride, etc., and the first conductive barrier layer can be formed by any suitable deposition process.
  • step S402 may be implemented through steps S4021 to S4023, wherein:
  • step S4021 and step S4023 will be further described in detail with reference to FIG. 4c to FIG. 4e .
  • a first sacrificial layer 212, a second mask layer 213 and a second photoresist layer 214 are sequentially formed on the initial first metal layer 211b.
  • the function of the first sacrificial layer 212 is to smooth the level difference between the bit line structure 208 and the surface of the conductive strip 207 , on this basis, it is convenient to set the second mask layer 213 and the second photoresist layer 214 .
  • an initial second mask pattern is formed in the second photoresist layer 214 through processes such as exposure and development; the second mask layer 213 is etched using the initial second mask pattern as a mask, and the initial first mask pattern is etched.
  • the second mask pattern is transferred to the first mask layer 213, and the remaining second mask layer 213 forms a second mask pattern 215 as shown in FIG. 4e.
  • the left figure in Figure 4e shows the layout of the second mask pattern 215, and the right figure in Figure 4e shows a cross-sectional view along G-G', as shown in the left figure of Figure 4e, the second mask pattern 215 It includes second windows 215 a extending along the X-axis direction and arranged along the Y-axis direction, and the second mask pattern 215 includes strips with different widths.
  • the first sacrificial layer 212, the initial first metal layer 211b and the initial first conductive barrier layer 211a are etched through the second window 215a to form the bit line structure 208 as shown in FIG. 4c.
  • the first sacrificial layer may be a spin-on hard mask (Spin-On Hard Mask, SOH), or other hard mask layers.
  • the material used for the second mask layer 213 may be the same as that used for the first mask layer 209 .
  • the material of the second photoresist layer 214 is the same as that of the first photoresist layer 209a.
  • step S40 and before step S50 further include: step A0: forming a first insulating layer in each of the bit line grooves.
  • a first insulating layer 216 is formed in each bit line groove (see bit line groove 206 in FIG. 2f).
  • the material used for the first insulating layer may be silicon nitride.
  • step A0 and step S50 may be implemented through steps S501 to S504, wherein:
  • Step S501 forming an initial first insulating layer on the surface of the conductive strip and in the bit line groove in which the bit line structure is formed.
  • chemical vapor deposition physical vapor deposition, atomic layer deposition and any other suitable deposition process can be used to form the initial first insulating layer.
  • an initial first insulating layer 216 a is formed on the surface of the conductive strip 207 and in the bit line groove (see FIG. 4 c ) where the bit line structure 208 is formed.
  • Step S502 sequentially forming a second sacrificial layer and a third mask pattern on the initial first insulating layer; wherein, the third mask pattern includes The third window, and the orthographic projection area of the third window exposes the corresponding word line structure.
  • the third mask pattern may be formed by using photoresist through processes such as exposure and development.
  • the left figure in FIG. 5c shows the layout of the third mask pattern 218, and the right figure in FIG. 5c shows a cross-sectional view along H-H', and the second sacrificial layer 217 is sequentially formed on the initial first insulating layer 216a. and a third mask pattern 218; wherein, the third mask pattern 218 includes a third window 218a extending along the Y-axis direction and arranged along the X-axis direction, and the orthographic projection area of the third window 218a exposes the corresponding word line structure 203.
  • the left figure in FIG. 5 c does not show the initial first insulating layer 216 a and the second sacrificial layer 217 , so the third window 218 a may directly expose part of the word line structure 203 and the bit line structure 208 .
  • the second sacrificial layer is SOH.
  • Step S503 etching the second sacrificial layer, the initial first insulating layer, and the conductive strip through the third window to form the conductive column.
  • Step S504 removing the remaining second sacrificial layer and the initial first insulating layer on the conductive pillars to form the first insulating layer.
  • the second sacrificial layer 217 and the initial first insulating layer 216a are etched through the third window 218a, and the remaining second sacrificial layer 217 and the initial first insulating layer 216a on the conductive pillar 207a are removed, forming the The conductive pillar 207a and the first insulating layer 216 are shown.
  • the left figure in FIG. 5d shows the layout of the conductive pillars 207a, and the right figure in FIG. In this way, the storage node contact structure does not need to be formed by filling the contact holes between the bit line structures, which avoids the problem of forming voids due to the high aspect ratio of the contact holes between the bit line structures during filling.
  • step S505 is further included after step S504: filling a second insulating layer between adjacent conductive pillars; wherein, the surface of the second insulating layer is flush with the surface of the node contact structure.
  • the second insulating layer may be a spin-coated insulating dielectric layer, for example, silicon oxide.
  • the formed silicon oxide layer will be higher than the surface of the node contact structure, and chemical mechanical polishing (CMP) may be used to make the silicon oxide layer flush with the surface of the node contact structure.
  • CMP chemical mechanical polishing
  • the second insulating layer 219 is filled between adjacent conductive pillars 207a and the upper surface of the second insulating layer 219 is flush with the upper surface of the conductive pillars 207a.
  • the conductive layer is etched to form a conductive strip
  • the conductive strip is etched to form a conductive column
  • an insulating structure is formed between the conductive column and the word line structure.
  • the insulating structure may be an N-O-N structure.
  • the dielectric constant of the N-O-N structure is very small, which can reduce the parasitic capacitance between the bit line structure and the storage node contact structure.
  • step S506 is further included after step S505: sequentially forming a second conductive barrier layer and a second metal layer on the surface of the second insulating layer and the surface of the conductive pillar.
  • the second conductive barrier layer may be made of the same material as the first conductive barrier layer, which may be titanium nitride.
  • the second metal layer may be made of the same material as the first metal layer, which may be tungsten.
  • a second conductive barrier layer 220 and a second metal layer 221 are sequentially formed on the surface of the second insulating layer 219 and the surface of the conductive pillar 207a.
  • step S5051 and step S5052 are further included after step S505. in:
  • the etch ratio may be 1:10 to 1:100.
  • the use of isotropic etching will not affect the second insulating layer next to it.
  • S5052 sequentially form a second conductive barrier layer 220 and a second metal layer 221 as shown in FIG. 5h on the groove 222 having the second preset depth d2 and the second insulating layer 219.
  • the second metal layer can be used as a landing pad for connecting the capacitor structure. After filling and forming the second metal layer, it is necessary to use CMP for polishing and grinding to provide a flat surface for subsequent processes.
  • the semiconductor structure further includes: a first insulating layer 216 located in each bit line groove;
  • the top surface of the conductive pillar 207 a is lower than the top surface of the second insulating layer 219 .
  • the semiconductor structure further includes: a second barrier layer 220 and a second metal layer 221 sequentially formed on the second insulating layer 219 and the conductive pillar 207a.
  • a conductive layer on the substrate by forming a conductive layer on the substrate, etching the conductive layer to form a bit line groove, forming a bit line structure in the bit line groove, realizing the electrical connection between the bit line structure and the active region, along the Etching the remaining conductive layer in the second direction to form a storage node contact structure.
  • bit line contact structure Bit Line Contact, BLC
  • BLC Bit Line Contact

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  • Semiconductor Memories (AREA)

Abstract

本公开实施例提供一种半导体结构的形成方法及半导体结构，其中，半导体结构的形成方法包括：提供衬底；其中，所述衬底内形成有按照矩阵排列的有源区和隔离所述有源区的隔离结构；以第一方向为所述矩阵的列方向且以第二方向为所述矩阵的行方向；每一所述有源区以第三方向为延伸方向；在所述衬底上形成导电层；至少刻蚀所述导电层，形成沿所述第一方向延伸的沿所述第二方向排列的位线凹槽和导电条；其中，每一所述位线凹槽暴露一列所述有源区，且所述位线凹槽的底表面低于所述衬底的顶表面；在每一所述位线凹槽内形成位线结构；所述位线结构与对应的所述位线凹槽两侧具有间隙；沿所述第二方向刻蚀所述导电条，形成作为存储节点接触结构的导电柱。

Description

半导体结构的形成方法及半导体结构
相关申请的交叉引用
本公开基于申请号为202111068450.0、申请日为2021年09月13日、发明名称为“半导体结构的形成方法及半导体结构”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本公开作为参考。
技术领域
本公开涉及半导体技术领域，本公开涉及但不限于一种半导体结构的形成方法及半导体结构。
背景技术
在半导体器件，例如动态随机存储器(Dynamic Random Access Memory，DRAM)中，通常使用多晶硅(Poly)制备位线(Bit Line，BL)与有源区之间的存储节点接触结构(Storage Node contact，SNC)。
其中，在使用多晶硅制备位于BL之间的存储节点接触结构时，由于需要多晶硅填充的位置宽深比太高，导致形成的存储节点接触结构底部出现空洞，影响良率。
发明内容
本公开实施例提供一种半导体形成方法及半导体结构。
第一方面，本公开实施例提供一种半导体结构的形成方法，所述方法包括：
提供衬底；其中，所述衬底内形成有按照矩阵排列的有源区和隔离所 述有源区的隔离结构；以第一方向为所述矩阵的列方向且以第二方向为所述矩阵的行方向；每一所述有源区以第三方向为延伸方向；
在所述衬底上形成导电层；
至少刻蚀所述导电层，形成沿所述第一方向延伸的沿所述第二方向排列的位线凹槽和导电条；其中，每一所述位线凹槽暴露一列所述有源区，且所述位线凹槽的底表面低于所述衬底的顶表面；
在每一所述位线凹槽内形成位线结构；所述位线结构与对应的所述位线凹槽两侧具有间隙；
沿所述第二方向刻蚀所述导电条，形成作为存储节点接触结构的导电柱。
第二方面，本公开实施例提供一种半导体结构，包括：
衬底；其中，所述衬底内形成有按照矩阵排列的有源区和隔离所述有源区的隔离结构；以第一方向为所述矩阵的列方向且以第二方向为所述矩阵的行方向；每一所述有源区以第三方向为延伸方向；
沿所述第一方向延伸的沿所述第二方向排列的位线凹槽；其中，每一所述位线凹槽暴露一列所述有源区，且所述位线凹槽的底表面低于所述衬底的顶表面；
位于每一所述位线凹槽内的位线结构；所述位线结构与对应的所述位线凹槽两侧具有间隙；
作为存储节点接触结构的导电柱。
本公开实施例中，通过在衬底上形成导电层，刻蚀导电层形成位线凹槽，在位线凹槽中形成位线结构，实现位线结构与有源区的电连接，沿所述第二方向刻蚀剩余的导电层，形成存储节点接触结构。由此可见，本公开实施例提供的方案，一方面，位线结构与有源区之间无需形成位线接触结构(Bit Line Contact，BLC)，另一方面，无需在形成位线结构之后，填 充相邻位线结构之间接触孔形成存储节点接触结构，这样简化了工艺并减少了或避免了填充形成存储节点接触结构由于接触孔深宽比太高，而造成的底部出现空洞的问题；同时，不用在形成位线结构之后刻蚀衬底形成存储节点接触结构，减少或者避免了由于刻蚀速率过快导致的存储节点接触结构和位线结构之间的短路问题，降低工艺难度。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1a为相关技术中一种半导体结构的剖面结构示意图；
图1b为本公开实施例提供的一种半导体结构的形成方法的流程示意图；
图1c至图1h为本公开实施例提供的半导体结构的形成过程示意图，其中：图1c至图1h中的左图为布局示意图，图1c至图1h中的右图分别为对应左图的剖面图；
图2a为本公开实施例提供的半导体结构的形成方法中步骤S20的流程示意图；
图2b至图2f为本公开实施例提供的半导体结构的形成过程示意图；
图3a为本公开实施例提供的半导体结构的形成方法中步骤S30的流程示意图；
图3b至图3c为本公开实施例提供的半导体结构的形成过程示意图；
图4a为本公开实施例提供的半导体结构的形成方法中步骤S40的流程示意图；
图4b至图4f为本公开实施例提供的半导体结构的形成过程示意图；
图5a为本公开实施例提供的半导体结构的形成方法中步骤A0和步骤S50的流程示意图；
图5b至图5h为本公开实施例提供的半导体结构的形成过程示意图。
附图标记说明如下：
100—半导体结构；200/110—衬底；120—绝缘结构；112—隔离区；131—位线接触；132—位线阻挡层；133—位线导电层；140—空洞；150—存储节点接触结构；201/111—有源区；202—隔离结构；203—字线结构；203a—字线金属层；203b—字线介质层；203c—开口；204—隔离层；205—导电层；206—位线凹槽；206a—间隙；207—导电条；207a—导电柱；208/130—位线结构；208a—第一导电阻挡层；208b—第一金属层；209—第一掩膜层；209a—第一光刻胶层；210—第一掩膜图案；210a—第一窗口；211a—初始第一导电阻挡层；211b—初始第一金属层；212—第一牺牲层；213—第二掩膜层；214—第二光刻胶层；215—第二掩膜图案；215a—第二窗口；216—第一绝缘层；216a—初始第一绝缘层；217—第二牺牲层；218—第三掩膜图案；218a—第三窗口；219—第二绝缘层；220—第二导电阻挡层；221—第二金属层。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发 生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
图1a为相关技术中的一种半导体结构的剖面结构示意图，如图1a所示，半导体结构100，包括衬底110、绝缘结构120、位线结构130和存储节点接触结构150，其中：
衬底110包括间隔排布的有源区111和隔离区112，隔离区112将相邻的两个有源区111隔离开。存储节点接触结构150耦接有源区111和半导体结构100中的其他结构。
绝缘结构120用于隔离位线结构130和存储节点接触结构150，以及隔离位线结构130和衬底110。
位线结构130包括位线接触层131、位线阻挡层132和位线导电层133，位线阻挡层132位于位线接触层131和位线导电层133之间。
存储节点接触结构150通过填充相邻的两个绝缘结构120之间的接触孔形成，相邻的两个绝缘结构120之间的接触孔的深度d与宽度w的比值较大，这样导致在存储节点接触结构150靠近衬底110表面的一侧会出现空洞140，从而影响存储节点接触结构的性能。
位线结构130和存储节点接触结构150之间会产生寄生电容，从而影响器件性能。为了尽可能减小寄生电容，绝缘结构120至少包括氧化层121和氮化硅层122。绝缘结构120也可以包括氮化层—氧化层—氮化层(Nitride-Oxide-Nitride，N-O-N)三层，此时氧化层位于两层氮化层之间。同时，位线结构130的底部需填充氮化硅，导致工艺复杂，同时由于氮化硅的填充能力较弱，导致工艺难度较大。
为了解决上述问题，图1b为本公开实施例提供一种半导体结构的形成方法的流程图，接下来请参考图1b至图1h对本公开实施例提供的半导体结构的形成方法进一步地详细说明。其中，图1c至图1h中的左图为布局 示意图，图1c至图1h中的右图分别为对应左图的剖面图。
图1b为本公开实施例提供的一种半导体结构的形成方法的流程示意图，如图1b所示，该方法包括：
步骤S10、提供衬底；其中，所述衬底内形成有按照矩阵排列的有源区和隔离所述有源区的隔离结构；以第一方向为所述矩阵的列方向且以第二方向为所述矩阵的行方向；每一所述有源区以第三方向为延伸方向。
这里，衬底可以是硅(Si)衬底、锗(Ge)衬底、锗硅(SiGe)衬底、镓砷化物衬底、陶瓷衬底、石英衬底或用于显示器的玻璃衬底，也可以包括多层，例如绝缘体上硅(Silicon On Insulator，SOI)衬底、或绝缘体上锗(Germanium On Insulator，GOI)衬底等。
在一些实施例中，可以对衬底进行部分掺杂，形成n型掺杂有源区，掺杂的元素可以是磷、砷、硼或者其他合适的元素。
这里，衬底可以包括处于正面的顶表面以及处于与正面相对的背面的底表面。在衬底顶表面和底表面(即衬底所在的平面)方向上，定义两彼此相交(例如彼此垂直)的第一方向和第二方向，例如，可以定义矩阵的列方向为第一方向，矩阵的行方向为第二方向，基于第一方向和第二方向可以确定衬底的平面方向。第一方向和第二方向相互垂直，第三方向位于第一方向和第二方向之间。本公开实施例中，定义第一方向为X轴方向，定义第二方向为Y轴方向，定义第三方向为Z轴方向。
这里，衬底内还可以形成有字线结构，字线结构沿Y轴方向延伸且沿X轴方向排列。字线结构可以位于有源区内，也可以位于隔离结构中。
衬底的结构参见图1c，图1c的左图示出了衬底的布局，图1c的右图示出了沿A-A'的剖面图，衬底200中包括按照矩阵排列的有源区201和隔离有源区201的隔离结构202；以X轴方向为矩阵的列方向且以Y轴方向为矩阵的行方向；每一有源区201以Z轴方向为延伸方向；有源区201可 以为条状。
有源区201可以用于形成晶体管，有源区201的材料可以为N型或P型掺杂的单晶硅，单晶硅的掺杂类型决定了有源区201对应的晶体管的类型。有源区201可以包括晶体管的源极区、漏极区和沟道区。
隔离结构202用于隔离相邻的两个有源区201，隔离结构202通过填充相邻的两个有源区201之间的接触孔形成。隔离结构202的材料为绝缘材料，可以包括氧化物中的一种或者多种。例如，隔离结构202的材料为二氧化硅。在一些实施例中，隔离结构202可以用作浅槽隔离(Shallow Trench Isolation，STI)。
在一些实施例中，参见图1c，衬底中形成有沿X轴方向排列且沿Y轴方向延伸的字线结构203以及位于字线结构203和衬底200之间的隔离层204。当半导体结构用于形成DRAM时，字线结构203与有源区201中的晶体管的栅极耦接。
在一些实施例中，字线结构的延伸方向与每一有源区的延伸方向之间具有一定夹角，夹角可以小于90°。
步骤S20、在所述衬底上形成导电层。
参见图1d，在衬底200上形成导电层205，导电层205为连续的整层结构，覆盖衬底200表面。导电层205的材料可以为含硅的导电材料，且具有较低的电阻，例如非晶硅或者多晶硅中的一种或者多种。
步骤S30、至少刻蚀所述导电层，形成沿所述第一方向延伸的沿所述第二方向排列的位线凹槽和导电条；其中，每一所述位线凹槽暴露一列所述有源区，且所述位线凹槽的底表面低于所述衬底的顶表面。
参见图1d，刻蚀导电层205，形成如图1e所示的沿X轴方向延伸的沿Y轴方向排列的位线凹槽206和导电条207；其中，每一位线凹槽206暴露一列有源区201。
在一些实施例中，所述位线凹槽206的底表面低于所述衬底200的顶表面，至少可以包括以下两种情况：
情况一、参见图1d，刻蚀导电层205，形成如图1e所示的位线凹槽206，此时位线凹槽206的底表面与衬底200的顶表面齐平。位线凹槽206包括导电层205刻蚀后形成的空间。
情况二、参见图1d，同时刻蚀导电层205、部分有源区201以及部分字线结构203，形成如图1f所示的位线凹槽206。此时位线凹槽206的底表面与刻蚀后的字线结构203的表面齐平，位线凹槽206的底表面与刻蚀后的有源区201齐平，位线凹槽206的底表面低于衬底200的顶表面。位线凹槽206包括两部分，一部分是刻蚀导电层205后形成的空间，另一部分是刻蚀有源区201和字线结构203后，在衬底200上形成的空间。
步骤S40、在每一所述位线凹槽内形成位线结构；所述位线结构与对应的所述位线凹槽两侧具有间隙。
参见图1f，在每一位线凹槽206内形成如图1g所示的位线结构208；参见1g中的左图，位线结构208与对应的位线凹槽206两侧具有间隙206a。相邻两个字线结构203之间的有源区201用于形成晶体管的源极区/漏极区，位线结构208形成在源极区/漏极区的表面，从而实现位线结构208和源极区/漏极区的耦接。当半导体结构用于形成DRAM，位线结构用于向源极区/漏极区对应的晶体管写入数据。
步骤S50、沿所述第二方向刻蚀所述导电条，形成作为存储节点接触结构的导电柱。
参见图1g，沿Y轴方向刻蚀导电条207，形成如图1h所示的导电柱207a。
本公开实施例提供的半导体结构的形成方法，在衬底上形成导电层，刻蚀导电层形成位线凹槽，在位线凹槽中形成位线结构，实现位线结构与 有源区的电连接，沿第二方向刻蚀剩余的导电层，形成存储节点接触结构。由此可见，本公开实施例提供的方案，一方面，位线结构与有源区之间无需形成位线接触结构(Bit Line Contact，BLC)，另一方面，无需在形成位线结构之后，填充相邻位线结构之间接触孔形成存储节点接触结构，这样简化了工艺并减少了或避免了填充形成存储节点接触结构由于接触孔深宽比太高，而造成的底部出现空洞的问题；同时，不用在形成位线结构之后刻蚀衬底形成存储节点接触结构，减少或者避免了由于刻蚀速率过快导致的存储节点接触结构和位线结构之间的短路问题，降低工艺难度。
基于图1b所示的半导体结构的形成方法，本公开实施例提供一种半导体结构，如图1h所示，所述半导体结构包括：
衬底200；其中，衬底200内形成有按照矩阵排列的有源区201和隔离所述有源区201的隔离结构202；以第一方向(X轴方向)为矩阵的列方向且以第二方向(Y轴方向)为矩阵的行方向；每一有源区201以第三方向(Z轴方向)为延伸方向；
沿第一方向延伸的沿第二方向排列的位线凹槽206；其中，每一位线凹槽206暴露一列有源区201，且位线凹槽206的底表面低于衬底200的顶表面；
位于每一位线凹槽206内的位线结构208；位线结构208与对应的位线凹槽206两侧具有间隙206a；
作为存储节点接触结构的导电柱207a。
本公开实施例提供的半导体结构，与相关技术的区别在于：一方面，位线结构与有源区之间不包括位线接触结构，减小了相邻位线之间接触孔的宽深比，并且简化了工艺流程；另一方面，由于是先在衬底上形成导电层，之后刻蚀导电层形成存储节点接触结构，不需要填充相邻位线之间接触孔这一工艺，所以形成的存储节点接触结构比较致密，底部不会出现空 洞。
在一些实施例中，所述衬底中形成有沿第一方向排列且沿第二方向延伸的字线结构以及位于所述字线结构和所述衬底之间的隔离层。如图2a所示，步骤S20可以通过以下步骤来实现：
S201、按照第一预设深度刻蚀所述隔离层，形成位于所述字线结构两侧的开口。
这里，可以采用湿法或干法刻蚀隔离层。干法刻蚀的气体可以包括以下至少一种：六氟化硫、四氟化碳、三氟甲烷体、氧气和氩气。湿法刻蚀指使用液体化学剂对待刻蚀区域进行刻蚀，湿法刻蚀工艺的设备简单，工艺成熟，对氧化物和硅的选择比优于干法刻蚀，不会伤害侧壁的硅。
S202、在所述开口和所述衬底表面形成所述导电层。如此，可以增大导电层与有源区的接触面积，提升导电层与有源区的导电性，提供更好的导电性能。
接下来请参考图2b和图2c对步骤S201和步骤S202进行进一步地详细说明。参见图2b，衬底200中形成有沿X轴方向排列且沿Y轴方向延伸的字线结构203以及位于字线结构203和衬底200之间的隔离层204。按照第一预设深度d1刻蚀隔离层204，形成位于字线结构203两侧的开口203c，即开口203c的深度为d1；在开口203c和衬底表面200形成如图2c所示的导电层205。
在一些实施例中，步骤S30可以通过以下步骤来实现：以所述导电层的下表面为刻蚀停止位置，形成所述位线凹槽和所述导电条。这里，位线凹槽的底表面低于所述衬底的顶表面。
参见图2c，以导电层205的下表面为刻蚀停止位置，形成如图2d所示的位线凹槽206和导电条207。
在一些实施例中，字线结构包括字线金属层和字线介质层。步骤S30 包括：刻蚀所述导电层、部分所述有源区和部分所述字线结构中的字线介质层，形成所述位线凹槽和导电条。
参见图2e，字线结构203包括字线金属层203a和字线介质层203b。字线介质层203b位于字线金属层203a的上方。刻蚀所述导电层205、部分所述有源区201和部分所述字线结构203中的字线介质层203b，形成如图2f所示的位线凹槽206和导电条207。
这里，字线介质层用于在后续的工艺过程中保护字线金属层，防止字线金属层在后续的工艺过程中被氧化造成器件的劣化。示例地，字线介质的材料为氮化硅，字线金属层的材料可以为金属材料，例如，钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。
在一些实施例中，步骤S30可以通过以下步骤来实现：刻蚀所述导电层和部分所述衬底，形成所述位线凹槽和所述导电条。
在一些实施例中，如图3a所示，步骤S30可以通过以下步骤来实现：
步骤S301、在所述导电层上形成第一掩膜图案；其中，所述第一掩膜图案包括沿所述第一方向延伸且沿所述第二方向排列的第一窗口；
步骤S302、通过所述第一窗口至少刻蚀所述导电层和所述衬底，形成所述位线凹槽和所述导电条。
接下来请参考图3b、图3c和图2f对步骤S301和步骤S302进行进一步地详细说明。如图3b所示，在导电层205上形成第一掩膜层209，在第一掩膜层209上形成第一光刻胶层209a，通过曝光、显影等工艺在第一光刻胶层209a中形成初始第一掩膜图案；以初始第一掩膜图案为掩膜刻蚀第一掩膜层209，将初始第一掩膜图案转移至第一掩膜层209中，剩余的第一掩膜层209形成如图3c所示的第一掩膜图案210。图3c中的左图示出了第一掩膜图案210的布局，图3c的右图示出了沿F-F'的剖面图，如图3c的左图所示，第一掩膜图案210包括沿X轴方向延伸且沿Y轴方向排列的第一 窗口210a。
继续参见图3c，通过第一窗口210a至少刻蚀导电层205和衬底200，形成如图2f所示的位线凹槽206和所述导电条207。
在一些实施例中，第一光刻胶层的材料可以为光刻胶(Photoresist)，指通过紫外光、电子束、离子束或X射线等照射或辐射，其溶解度发生变化的薄膜材料。
第一掩膜层的材料可以是氮化硅、氮氧化硅、碳化硅、无定形碳、多晶硅、氧化铪、氧化钛、氧化锆、氮化钛、氮化钽、钛中的一种或几种，可以通过以下任意一种方式来形成：化学气相沉积(Chemical Vapor Deposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)、原子层沉积(Atomic Layer Deposition，ALD)和其它任何合适的沉积工艺。
在一些实施例中，所述位线结构包括第一导电阻挡层和第一金属层。如图4a所示，步骤S40可以通过步骤S401至S403来实现，其中：
S401、在所述位线凹槽内和所述导电条的表面，依次共形地形成初始第一导电阻挡层和初始第一金属层；
S402、刻蚀所述初始第一金属层和所述初始第一导电阻挡层，形成所述位线结构；
S403、去除所述导电条上的剩余的所述初始第一金属层和所述初始第一导电阻挡层。
根据步骤S401至步骤S403可以形成如图4c所示的半导体结构，参见图4c，所述位线结构208包括第一导电阻挡层208a和第一金属层208b。
接下来请参考图2f、图4b和图4c对步骤S401和步骤S403进行进一步地详细说明。参见图2f，在位线凹槽206内和导电条207的表面，依次共形地形成如图4b所示的初始第一导电阻挡层211a和初始第一金属层211b；刻蚀初始第一金属层211b和初始第一导电阻挡层211a，形成图4c 所示的位线结构208。
第一导电阻挡层用于阻挡形成第一金属层的金属材料渗入有源区。有源区用于形成半导体结构，如果形成第一金属层的金属材料渗入有源区，有可能会造成有源区中半导体结构失效。同时，第一导电阻挡层用于提高第一金属层和有源区的粘性，从而提升位线结构的导电性能。
在一些实施例中，第一金属层采用的材料可以为导电金属，例如，钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合中的一种或者多种，第一导电阻挡层采用的材料为金属钽、氮化钽或者氮化钛等，可以通过任意一种合适的沉积工艺形成第一导电阻挡层。
在一些实施例中，步骤S402可以通过步骤S4021至步骤S4023来实现，其中：
S4021、在所述初始第一金属层上依次形成第一牺牲层和第二掩膜图案；其中，所述第二掩膜图案包括沿所述第一方向延伸且沿所述第二方向排列的第二窗口。
S4022、通过所述第二窗口刻蚀所述第一牺牲层、所述初始第一金属层和所述初始第一导电阻挡层，形成所述位线结构。
S4023、去除剩余的所述第一牺牲层。
接下来请参考图4c至图4e图对步骤S4021和步骤S4023进行进一步地详细说明。参见图4d，在初始第一金属层211b上依次第一牺牲层212、第二掩膜层213和第二光刻胶层214。这里，第一牺牲层212的作用是抹平位线结构208与导电条207表面的段差，在此基础上便于设置第二掩膜层213及第二光刻胶层214。
继续参见图4d，通过曝光、显影等工艺在第二光刻胶层中214形成初始第二掩膜图案；以初始第二掩膜图案为掩膜刻蚀第二掩膜层213，将初始第二掩膜图案转移至第一掩膜层213中，剩余的第二掩膜层213形成如图 4e所示的第二掩膜图案215。图4e中的左图示出了第二掩膜图案215的布局，图4e的右图示出了沿G-G'的剖面图，如图4e的左图所示，第二掩膜图案215包括沿X轴方向延伸且沿Y轴方向排列的第二窗口215a，第二掩膜图案215包括宽度不一的长条。
参见图4e，通过第二窗口215a刻蚀第一牺牲层212、初始第一金属层211b和所述初始第一导电阻挡层211a，形成如图4c所示的位线结构208。
在一些实施例中，第一牺牲层可以是旋涂硬掩膜(Spin-On Hard Mask，SOH)，也可以是其它硬掩膜层。第二掩膜层213采用的材料可以与第一掩膜层209采用的材料相同。第二光刻胶层214的材料与第一光刻胶层209a的材料相同。
在一些实施例中，步骤S40之后和步骤S50之前，还包括：步骤A0：在每一所述位线凹槽内形成第一绝缘层。参见图4f，在每一位线凹槽(参见图2f中的位线凹槽206)内形成第一绝缘层216。这里，第一绝缘层采用的材料可以为氮化硅。
在一些实施例中，参见图5a，步骤A0和步骤S50可以通过步骤S501至步骤S504来实现，其中：
步骤S501、在所述导电条的表面、和形成有所述位线结构的所述位线凹槽内，形成初始第一绝缘层。
这里，可以采用化学气相沉积、物理气相沉积、原子层沉积和其它任何合适的沉积工艺来形成初始第一绝缘层。
参见图5b，在所述导电条207的表面、和形成有位线结构208的位线凹槽(参见图4c)内，形成初始第一绝缘层216a。
步骤S502、在所述初始第一绝缘层上依次形成第二牺牲层和第三掩膜图案；其中，所述第三掩膜图案包括沿所述第二方向延伸且沿所述第一方向排列的第三窗口，且所述第三窗口的正投影区域暴露出对应的字线结构。
这里，第三掩膜图案可以采用光刻胶通过曝光、显影等工艺来形成。
图5c中的左图示出了第三掩膜图案218的布局，图5c的右图示出了沿H-H'的剖面图，在初始第一绝缘层216a上依次形成第二牺牲层217和第三掩膜图案218；其中，第三掩膜图案218包括沿Y轴方向延伸且沿X轴方向排列的第三窗口218a，且第三窗口218a的正投影区域暴露出对应的字线结构203。图5c中左图未示出初始第一绝缘层216a和第二牺牲层217，所以第三窗口218a可以直接暴露出部分字线结构203和位线结构208。
在一些实施例中，第二牺牲层为SOH。
步骤S503、通过所述第三窗口刻蚀所述第二牺牲层、所述初始第一绝缘层、和所述导电条，形成所述导电柱。
步骤S504、去除剩余的所述第二牺牲层和位于所述导电柱上的所述初始第一绝缘层，形成所述第一绝缘层。
参见图5c，通过第三窗口218a刻蚀第二牺牲层217和初始第一绝缘层216a，去除剩余的第二牺牲层217和位于导电柱207a上的初始第一绝缘层216a，形成如图5d所示的导电柱207a和第一绝缘层216。图5d中的左图示出了导电柱207a的布局，图5d的右图示出了沿I-I'的剖面图，第一绝缘层216覆盖位线结构208。如此，存储节点接触结构无需通过填充位线结构之间的接触孔形成，避免了填充时由于位线结构之间接触孔的深宽比太高而形成空洞的问题。
在一些实施例中，步骤S504之后还包括步骤S505：在相邻所述导电柱之间填充第二绝缘层；其中，所述第二绝缘层的表面与所述节点接触结构的表面齐平。第二绝缘层可以采用旋涂绝缘介质层，例如，氧化硅。在实施时，形成的氧化硅层会高于节点接触结构的表面，可以采用化学机械抛光磨平(Chemical Mechanical Polishing，CMP)，使氧化硅层与节点接触结构的表面齐平。
参见图5e，在相邻导电柱207a之间填充第二绝缘层219并使第二绝缘层219的上表面与导电柱207a的上表面齐平。
本公开实施例提供的半导体结构形成方法，刻蚀导电层形成导电条，刻蚀导电条形成导电柱，在导电柱与字线结构之间形成绝缘结构，绝缘结构可以为N-O-N结构。N-O-N结构的介电常数很小，能够降低位线结构与存储节点接触结构之间的寄生电容。
在一些实施例中，步骤S505之后还包括步骤S506：在所述第二绝缘层的表面与所述导电柱的表面上依次形成第二导电阻挡层和第二金属层。这里，第二导电阻挡层可以与第一导电阻挡层采用相同的材料，可以为氮化钛。第二金属层可以与第一金属层采用相同的材料，可以为钨。
参见图5f，在第二绝缘层219的表面与导电柱207a的表面上依次形成第二导电阻挡层220和第二金属层221。
在一些实施例中，步骤S505之后还包括步骤S5051和步骤S5052。其中：
S5051、参见图5e，采用各向同性刻蚀按照第二预设深度d2刻蚀导电柱207a和导电柱207a侧壁的第一绝缘层216，形成如图5g所示的具有第二预设深度d2的凹槽222，刻蚀后的导电柱207a的顶表面低于第二绝缘层219的顶表面。
这里，刻蚀比可以为1:10至1:100。采用各向同性刻蚀不会影响到旁边的第二绝缘层。
S5052、参见图5g，在具有第二预设深度d2的凹槽222和第二绝缘层219上依次形成如图5h所示的第二导电阻挡层220和第二金属层221。
在实施时，第二金属层可以作为着落垫，用于连接电容结构。在填充形成第二金属层后还需要采用CMP进行抛光磨平，为后续工艺提供平整的表面。
在一些实施例中，参见图5g，半导体结构还包括：位于每一位线凹槽内的第一绝缘层216；
位于相邻导电柱207a之间的第二绝缘层219；
其中，导电柱207a的顶表面低于第二绝缘层219的顶表面。
在一些实施例中，参见图5h，半导体结构还包括：在第二绝缘层219和导电柱207a上依次形成的第二阻挡层220和第二金属层221。
本公开所提供的方法或半导体结构实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或半导体结构实施例。
以上半导体结构实施例的描述，与上述方法实施例的描述是类似的，具有同方法实施例相似的有益效果。对于本公开半导体实施例中未披露的技术细节，请参照本公开方法实施例的描述而理解。
以上所述，仅为本公开的示例性的实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。
工业实用性
本公开实施例中，通过在衬底上形成导电层，刻蚀导电层形成位线凹槽，在位线凹槽中形成位线结构，实现位线结构与有源区的电连接，沿所述第二方向刻蚀剩余的导电层，形成存储节点接触结构。由此可见，本公开实施例提供的方案，一方面，位线结构与有源区之间无需形成位线接触结构(Bit Line Contact，BLC)，另一方面，无需在形成位线结构之后，填充相邻位线结构之间接触孔形成存储节点接触结构，这样简化了工艺并减少了或避免了填充形成存储节点接触结构由于接触孔深宽比太高，而造成的底部出现空洞的问题；同时，不用在形成位线结构之后刻蚀衬底形成存储节点接触结构，减少或者避免了由于刻蚀速率过快导致的存储节点接触结构和位线结构之间的短路问题，降低工艺难度。

Claims (18)

  1. 一种半导体结构的形成方法，包括：
    提供衬底；其中，所述衬底内形成有按照矩阵排列的有源区和隔离所述有源区的隔离结构；以第一方向为所述矩阵的列方向且以第二方向为所述矩阵的行方向；每一所述有源区以第三方向为延伸方向；
    在所述衬底上形成导电层；
    至少刻蚀所述导电层，形成沿所述第一方向延伸的沿所述第二方向排列的位线凹槽和导电条；其中，每一所述位线凹槽暴露一列所述有源区，且所述位线凹槽的底表面低于所述衬底的顶表面；
    在每一所述位线凹槽内形成位线结构；所述位线结构与对应的所述位线凹槽两侧具有间隙；
    沿所述第二方向刻蚀所述导电条，形成作为存储节点接触结构的导电柱。
  2. 根据权利要求1所述的方法，其中，所述衬底中形成有沿第一方向排列且沿第二方向延伸的字线结构以及位于所述字线结构和所述衬底之间的隔离层；
    所述在所述衬底上形成导电层，包括：
    按照第一预设深度刻蚀所述隔离层，形成位于所述字线结构两侧的开口；
    在所述开口和所述衬底表面形成所述导电层。
  3. 根据权利要求2所述的方法，其中，所述至少刻蚀所述导电层，形成沿所述第一方向延伸的沿所述第二方向排列的位线凹槽和导电条，包括：
    以所述导电层的下表面为刻蚀停止位置，形成所述位线凹槽和所述导电条。
  4. 根据权利要求1所述的方法，其中，所述至少刻蚀所述导电层，形成沿所述第一方向延伸的沿所述第二方向排列的位线凹槽和导电条，包括：
    刻蚀所述导电层和部分所述衬底，形成所述位线凹槽和所述导电条。
  5. 根据权利要求1所述的方法，其中，所述至少刻蚀所述导电层，形成沿所述第一方向延伸的沿所述第二方向排列的位线凹槽和导电条，包括：
    在所述导电层上形成第一掩膜图案；其中，所述第一掩膜图案包括沿所述第一方向延伸且沿所述第二方向排列的第一窗口；
    通过所述第一窗口至少刻蚀所述导电层和所述衬底，形成所述位线凹槽和所述导电条。
  6. 根据权利要求1至5任一项所述的方法，其中，所述位线结构包括第一导电阻挡层和第一金属层，所述在每一所述位线凹槽内形成位线结构，包括：
    在所述位线凹槽内和所述导电条的表面，依次共形地形成初始第一导电阻挡层和初始第一金属层；
    刻蚀所述初始第一金属层和所述初始第一导电阻挡层，形成所述位线结构；
    去除所述导电条上的剩余的所述初始第一金属层和所述初始第一导电阻挡层。
  7. 根据权利要求6所述的方法，其中，所述刻蚀所述初始第一金属层和所述初始第一导电阻挡层，形成所述位线结构，包括：
    在所述初始第一金属层上依次形成第一牺牲层和第二掩膜图案；其中，所述第二掩膜图案包括沿所述第一方向延伸且沿所述第二方向排列的第二窗口；
    通过所述第二窗口刻蚀所述第一牺牲层、所述初始第一金属层和所述初始第一导电阻挡层，形成所述位线结构；
    去除剩余的所述第一牺牲层。
  8. 根据权利要求1至5任一项所述的方法，其中，在每一所述位线凹槽内形成位线结构之后，还包括：
    在每一所述位线凹槽内形成第一绝缘层。
  9. 根据权利要求8所述的方法，其中，所述在每一所述位线凹槽内形成第一绝缘层，以及所述沿所述第二方向刻蚀所述导电条，形成作为存储节点接触结构的导电柱，包括：
    在所述导电条的表面、和形成有所述位线结构的所述位线凹槽内，形成初始第一绝缘层；
    在所述初始第一绝缘层上依次形成第二牺牲层和第三掩膜图案；其中，所述第三掩膜图案包括沿所述第二方向延伸且沿所述第一方向排列的第三窗口，且所述第三窗口的正投影区域暴露出对应的字线结构；
    通过所述第三窗口刻蚀所述第二牺牲层、所述初始第一绝缘层、和所述导电条，形成所述导电柱；
    去除剩余的所述第二牺牲层和位于所述导电柱上的所述初始第一绝缘层，形成所述第一绝缘层。
  10. 根据权利要求9所述的方法，其中，还包括：
    在相邻所述导电柱之间填充第二绝缘层；其中，所述第二绝缘层的表面与所述节点接触结构的表面齐平。
  11. 根据权利要求10所述的方法，其中，还包括：
    在所述第二绝缘层的表面与所述导电柱的表面上依次形成第二导电阻挡层和第二金属层。
  12. 根据权利要求10所述的方法，其中，还包括：
    采用各向同性刻蚀按照第二预设深度刻蚀所述导电柱和所述导电柱侧壁的第一绝缘层，形成具有所述第二预设深度的凹槽，其中，刻蚀后的所 述导电柱的顶表面低于所述第二绝缘层的顶表面；
    在具有所述第二预设深度的凹槽和所述第二绝缘层上依次形成第二导电阻挡层和第二金属层。
  13. 根据权利要求2或3所述的方法，其中，所述按照第一预设深度刻蚀所述隔离层时采用湿法刻蚀。
  14. 一种半导体结构，所述半导体结构包括：
    衬底；其中，所述衬底内形成有按照矩阵排列的有源区和隔离所述有源区的隔离结构；以第一方向为所述矩阵的列方向且以第二方向为所述矩阵的行方向；每一所述有源区以第三方向为延伸方向；
    沿所述第一方向延伸的沿所述第二方向排列的位线凹槽；其中，每一所述位线凹槽暴露一列所述有源区，且所述位线凹槽的底表面低于所述衬底的顶表面；
    位于每一所述位线凹槽内的位线结构；所述位线结构与对应的所述位线凹槽两侧具有间隙；
    作为存储节点接触结构的导电柱。
  15. 根据权利要求14所述的结构，其中，所述衬底中形成有沿第一方向排列且沿第二方向延伸的字线结构以及位于所述字线结构和所述衬底之间的隔离层。
  16. 根据权利要求14所述的结构，其中，所述位线结构包括第一导电阻挡层和第一金属层。
  17. 根据权利要求14至16任一项所述的结构，其中，还包括：
    位于每一所述位线凹槽内的第一绝缘层；
    位于相邻所述导电柱之间的第二绝缘层；
    其中，所述导电柱的顶表面低于所述第二绝缘层的顶表面。
  18. 根据权利要求17所述的结构，其中，还包括：
    在所述第二绝缘层和所述导电柱上依次形成的第二阻挡层和第二金属层。
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