WO2023008287A1 - フォトダイオードアレイ及びフォトダイオードアレイの製造方法 - Google Patents

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WO2023008287A1
WO2023008287A1 PCT/JP2022/028242 JP2022028242W WO2023008287A1 WO 2023008287 A1 WO2023008287 A1 WO 2023008287A1 JP 2022028242 W JP2022028242 W JP 2022028242W WO 2023008287 A1 WO2023008287 A1 WO 2023008287A1
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WO
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semiconductor layer
electrode
type semiconductor
support member
photodiode array
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PCT/JP2022/028242
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French (fr)
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原子太郎 川村
直佳 小松
Original Assignee
京セラ株式会社
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    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors

Definitions

  • the present disclosure relates to a photodiode array and a method of manufacturing the photodiode array.
  • Patent Document 1 discloses a photodiode using Mg 2 Si.
  • a photodiode array includes a PIN semiconductor layer containing Mg 2 Si and formed of an n + type semiconductor layer, an n ⁇ type semiconductor layer, and a p + type semiconductor layer; a first electrode connected to a first surface on which a semiconductor layer is formed; a support member in contact with a surface of the first electrode facing the surface in contact with the first surface through a connection layer; a second electrode and a third electrode connected on a second surface facing the first surface; and an ROIC structure connected to the second electrode and the third electrode, wherein the first electrode is connected to the PIN semiconductor layer.
  • the second electrode is arranged around a through-groove that penetrates from the first surface to the second surface formed in the
  • a third electrode is connected to the first electrode and the through groove, and the support member has a coefficient of thermal expansion smaller than that of Mg 2 Si contained in the PIN semiconductor layer and has optical transparency.
  • the connection layer has an opening through which light passes through the PIN semiconductor layer through the support member.
  • a method for manufacturing a photodiode array includes a PIN semiconductor layer comprising Mg 2 Si, an n + type semiconductor layer, an n ⁇ type semiconductor layer, and a p + type semiconductor layer, the n ⁇ type semiconductor layer.
  • forming the p+ type semiconductor layer providing a second electrode and a third electrode connected to each other on a second surface facing the first surface of the PIN semiconductor layer; and forming the second electrode and the third electrode.
  • the connection layer is made of a member having a coefficient of thermal expansion smaller than that of Mg 2 Si contained in the layer and having optical transparency, and the connection layer has an opening for transmitting light to the PIN semiconductor layer through the support member. part is formed.
  • FIG. 1 is a schematic cross-sectional view of a photodiode array according to the first embodiment.
  • FIG. 2 is a schematic diagram showing the manufacturing process of the photodiode array according to the first embodiment.
  • FIG. 3 is a schematic cross-sectional view of Modification 1 of the photodiode array according to the first embodiment.
  • FIG. 4 is a schematic cross-sectional view of Modification 2 of the photodiode array according to the first embodiment.
  • FIG. 5 is a schematic cross-sectional view of a photodiode array according to the second embodiment.
  • the coefficient of thermal expansion of Mg 2 Si is approximately five times that of Si. For this reason, when the photodiode array of Mg 2 Si and the ROIC structure, which is a readout circuit containing Si, are interconnected, there is a possibility that the connection portion may be misaligned due to the difference in thermal expansion coefficient. Therefore, it is desired to improve the reliability of the connecting portion where the Mg 2 Si photodiode array and the ROIC structure, which is the readout circuit, are interconnected.
  • a photodiode array according to the embodiment and a method for manufacturing the photodiode array will be described below.
  • FIG. 1 is a schematic cross-sectional view of a photodiode array according to the first embodiment.
  • the lower side is the front side
  • the upper side is the back side.
  • Photodiode array 1 is a PIN photodiode.
  • the photodiode array 1 is based on Mg 2 Si single crystal.
  • the photodiode array 1 receives and reflects infrared light (infrared rays) IR from the back side.
  • the photodiode array 1 receives and reflects infrared light IR from the n-type layer opposite to the p-type layer.
  • the infrared light IR has a wavelength of 0.8 ⁇ m or more and 3.0 ⁇ m or less.
  • the photodiode array 1 includes a PIN semiconductor layer 14, a first electrode 22, a connection layer 25, a support member 29, a second electrode 31 and a third electrode 32, an ROIC (Read-Out IC) structure 39 .
  • the PIN semiconductor layer 14 contains Mg 2 Si and is formed of an n + -type semiconductor layer 11 , an n ⁇ -type semiconductor layer 12 and a p + -type semiconductor layer 13 .
  • the PIN semiconductor layer 14 has an n+ type semiconductor layer 11, an n ⁇ type semiconductor layer 12, and a p+ type semiconductor layer 13 laminated.
  • a first surface 14a of the PIN semiconductor layer 14 is an incident surface on which infrared light IR is incident.
  • the first surface 14 a is the back side of the photodiode array 1 .
  • the second surface 14b is a surface facing the first surface 14a.
  • the second surface 14b is the surface side of the photodiode array 1 .
  • the n+ type semiconductor layer 11 is an n+ type semiconductor layer.
  • the n+ type semiconductor layer 11 contains Mg 2 Si.
  • the n+ type semiconductor layer 11 has a thickness in the stacking direction of, for example, 0.1 ⁇ m or more and 10 ⁇ m or less. The thinner the thickness of the n + -type semiconductor layer 11 in the stacking direction, the better.
  • the n+ type semiconductor layer 11 transmits infrared light.
  • the n+ type semiconductor layer 11 has a surface 11a that faces the surface 11b that is in contact with the surface 12a of the n ⁇ type semiconductor layer 12 .
  • the surface 11 a is the first surface 14 a of the PIN semiconductor layer 14 .
  • the n + -type semiconductor layer 11 is arranged around the through groove 21 so as to surround the outer periphery of the first electrode 22 .
  • the n ⁇ -type semiconductor layer 12 is in contact with the surface 11 b of the n + -type semiconductor layer 11 .
  • the n-type semiconductor layer 12 is an I layer.
  • the n ⁇ type semiconductor layer 12 is an n type semiconductor layer.
  • the n-type semiconductor layer 12 contains Mg 2 Si.
  • the n ⁇ type semiconductor layer 12 has a thickness that absorbs infrared light.
  • the n ⁇ type semiconductor layer 12 has a thickness d1 of, for example, 100 ⁇ m or more and 500 ⁇ m or less.
  • the n ⁇ type semiconductor layer 12 has a surface 12b facing the surface 12a in contact with the surface 11b of the n+ type semiconductor layer 11 .
  • the p + -type semiconductor layer 13 is a p + -type semiconductor layer.
  • the p+ type semiconductor layer 13 contains Mg 2 Si.
  • the p+ type semiconductor layer 13 has a thickness of, for example, 1 ⁇ m or more and 100 ⁇ m or less.
  • the p+ type semiconductor layer 13 has a surface 13a facing the surface 12b of the n ⁇ type semiconductor layer 12 and a surface 13b facing the surface 13a.
  • the surface 13a of the p + -type semiconductor layer 13 forms a pn junction with the surface 12b of the n ⁇ -type semiconductor layer 12 .
  • the surface 13 b is the second surface 14 b of the PIN semiconductor layer 14 .
  • the through groove 21 penetrates from the first surface 14a formed in the PIN semiconductor layer 14 to the second surface 14b.
  • the through groove 21 may be filled with the same material as the protective film 28 included in the connection layer 25 .
  • the through groove 21 is filled with the same material as the protective film 28 .
  • the first electrode 22 is connected to the first surface 14a of the PIN semiconductor layer 14 on which the n+ type semiconductor layer 11 is formed.
  • the first electrode 22 is arranged around the through groove 21 .
  • the first electrode 22 extends along the stacking direction of the PIN semiconductor layers 14 .
  • the first electrode 22 contains, for example, aluminum or Cr and Au.
  • the first electrode 22 is annularly arranged on the periphery of the photodiode array 1 .
  • the first electrode 22 has a thickness of, for example, 0.1 ⁇ m or more and 10 ⁇ m or less.
  • connection layer 25 connects the PIN semiconductor layer 14 and the support member 29 .
  • the connection layer 25 has a thickness of, for example, 0.1 ⁇ m or more and 10 ⁇ m or less.
  • the connection layer 25 has an opening 251 that allows light to pass through the PIN semiconductor layer 14 via the support member 29 .
  • the opening 251 is provided at a position overlapping the pn junction when viewed in the stacking direction.
  • the opening 251 is provided for each pixel.
  • the connection layer 25 includes a metal film 26 , an antireflection film 27 and a protective film 28 .
  • the metal film 26 joins the connection layer 25 and the support member 29 .
  • the metal film 26 is laminated on the antireflection film 27 .
  • Metal film 26 is interposed between antireflection film 27 and support member 29 .
  • the metal film 26 has a thickness of, for example, 0.1 ⁇ m or more and 10 ⁇ m or less.
  • the metal film 26 is made of aluminum, for example.
  • the metal film 26 is room temperature bonded to the supporting member 29 .
  • the antireflection film 27 prevents reflection of infrared light on the incident surface of the photodiode array 1 .
  • Antireflection film 27 is interposed between metal film 26 and protective film 28 .
  • the antireflection film 27 transmits infrared light.
  • the antireflection film 27 has a thickness of, for example, 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the antireflection film 27 is, for example, a combination of a high refractive material such as TiO 2 , Ta 2 O 5 and ZrO 2 and a low refractive material such as SiO 2 and MgF 2 . Formed in layers.
  • the protective film 28 is interposed between the antireflection film 27 and the first electrode 22 .
  • the protective film 28 is made of, for example, SiO2 or polyimide.
  • the support member 29 contacts the surface 22a facing the surface 22b of the first electrode 22 in contact with the first surface 14a of the PIN semiconductor layer 14 via the connection layer 25 .
  • the support member 29 is arranged to cover the entire surface of the PIN semiconductor layer 14 as viewed in the stacking direction.
  • the support member 29 is formed in a flat plate shape.
  • the support member 29 is made of a member having a coefficient of thermal expansion smaller than that of Mg 2 Si contained in the PIN semiconductor layer 14 and having optical transparency.
  • the support member 29 transmits light.
  • the support member 29 transmits infrared light.
  • the support member 29 functions as a window member on the incident surface side of the infrared light.
  • the support member 29 is made of sapphire or silicon, for example.
  • the thickness of the support member 29 is preferably about 0.2 to 2 times the thickness d1 of the PIN portion of the PIN semiconductor layer 14 .
  • the support member 29 is room temperature bonded to the metal film 26 of the connection layer 25 .
  • the coefficient of thermal expansion of Mg 2 Si is 13.1 ppm/°C at 25°C.
  • the coefficient of thermal expansion of silicon, which is the base material of the ROIC structure 39, is 2.6 ppm/°C at 25°C.
  • the coefficient of thermal expansion of support member 29 is less than 13.1 ppm/°C at 25°C. The closer the coefficient of thermal expansion of the support member 29 is to that of the base material of the ROIC structure 39, the better.
  • the second electrode 31 and the third electrode 32 are connected to the PIN semiconductor layer 14 on the second surface 14b facing the first surface 14a of the PIN semiconductor layer 14.
  • the second electrode 31 is connected to the portion of the second surface 14b where the p+ type semiconductor layer 13 is formed.
  • the third electrode 32 connects with the first electrode 22 and the through groove 21 .
  • the third electrode 32 is connected to the protective film 28 included in the connection layer 25 via the material filled in the through groove 21 .
  • the third electrode 32 is connected to the stacking direction end of the n + -type semiconductor layer 11 .
  • the second electrode 31 and the third electrode 32 are arranged on the anode side of the photodiode array 1 .
  • the second electrode 31 and the third electrode 32 contain Ni and Au, for example.
  • the second electrode 31 and the third electrode 32 are arranged inside the insulating film 34 .
  • the second electrode 31 has a thickness of, for example, 0.1 ⁇ m or more and 10 ⁇ m or less.
  • the surface protective film 33 is a protective layer that protects the surface of the photodiode array 1 .
  • the surface protection film 33 contains SiO2 , for example.
  • the surface protection film 33 is arranged on the peripheral edges of the second electrode 31 and the third electrode 32 .
  • the surface protective film 33 is arranged inside the insulating film 34 .
  • the surface protective film 33 has a thickness of, for example, 0.1 ⁇ m or more and 10 ⁇ m or less.
  • the insulating film 34 is an insulating layer that insulates the surface of the photodiode array 1 .
  • the insulating film 34 contains, for example, a solder resist.
  • the insulating film 34 is arranged on the peripheral edges of the second electrode 31 and the third electrode 32 .
  • the insulating film 34 has a thickness of 1 ⁇ m or more and 25 ⁇ m or less, for example.
  • the ROIC structure 39 connects with the second electrode 31 and the third electrode 32 via the bump joints 35 .
  • the ROIC structure 39 is a circuit that extracts current from the photodiode array 1 .
  • the ROIC structure 39 is arranged on the front side of the photodiode array 1 .
  • the ROIC structure 39 is based on silicon.
  • the ROIC structure 39 is, for example, a voltage follower, a MOSFET (METAL Oxide Semiconductor Field Effect Transistor), and a MOS capacitor.
  • One bump junction 35 is arranged for each of the second electrode 31 and the third electrode 32 .
  • a plurality of bump junctions 35 are arranged in the photodiode array 1 .
  • Bump junction 35 contacts ROIC structure 39 .
  • the pixels of the ROIC structure 39 and the photodiode array 1 are bonded by bump bonding 35 .
  • Infrared light IR is incident on the photodiode array 1 configured in this manner from the n-type layer opposite to the p-type layer.
  • the photodiode array 1 is back-incident with infrared light IR.
  • Infrared light IR is incident from the rear surface. Infrared light IR enters PIN semiconductor layer 14 through opening 251 via support member 29 . Then, it passes through the n + -type semiconductor layer 11 , the n ⁇ -type semiconductor layer 12 , and the p + -type semiconductor layer 13 and is reflected by the reflecting surface 31 a of the second electrode 31 . The return light of the infrared light IR reflected by the reflecting surface 31a of the second electrode 31 returns to the PIN semiconductor layer 14 side.
  • the photodiode array 1 is a PIN photodiode
  • the n-type semiconductor layer 12, which is the I layer is depleted.
  • the infrared light IR is incident from the rear surface, it reaches the n ⁇ type semiconductor layer 12 which is the I layer without passing through the p+ type semiconductor layer 13 .
  • Support member 29 and antireflection film 27 transmit infrared light IR.
  • the infrared light IR reaches the n ⁇ type semiconductor layer 12 without being greatly absorbed.
  • the second electrode 31 and the ROIC structure 39 are arranged on the surface side, which is the p+ type semiconductor layer 13 side, the infrared light IR is not blocked before reaching the pn junction.
  • a support member 29 is connected to the PIN semiconductor layer 14 via a connection layer 25 .
  • the support member 29 has a smaller thermal expansion coefficient than Mg 2 Si contained in the PIN semiconductor layer 14 . Therefore, thermal expansion of the PIN semiconductor layer 14 is suppressed. This reduces misalignment in the bump bonding 35 .
  • the support member 29 is made of a light-transmitting member. Accordingly, even if the support member 29 is provided to cover the entire surface of the PIN semiconductor layer 14 , the infrared light passes through the support member 29 and enters the PIN semiconductor layer 14 .
  • FIG. 2 is a schematic diagram showing the manufacturing process of the photodiode array according to the first embodiment.
  • a wafer 12W of Mg 2 Si that will be the n ⁇ type semiconductor layer 12 is prepared (step ST11). More specifically, in step ST11, the n ⁇ type semiconductor layer 12 of the PIN semiconductor layer 14 containing Mg 2 Si and formed of the n+ type semiconductor layer 11, the n ⁇ type semiconductor layer 12, and the p+ type semiconductor layer 13 is formed. including a step in which a wafer 12W of Mg 2 Si is prepared. The wafer 12W is plate-shaped. In step ST14, which will be described later, the PIN semiconductor layer 14 of the photodiode array 1 formed by polishing the wafer 12W has a thickness greater than that of the n ⁇ type semiconductor layer 12. FIG.
  • step ST12 After execution of step ST11, the n+ type semiconductor layer 11 and the through groove 21 are formed (step ST12). More specifically, step ST12 includes a step of forming through grooves 21 extending from surface 12Wa of wafer 12W in the stacking direction without penetrating. A through groove 21 is formed extending from the surface 12Wa side of the wafer 12W to the surface 12Wb. The through groove 21 has a depth that penetrates the n ⁇ type semiconductor layer 12 of the PIN semiconductor layer 14 of the photodiode array 1 but does not penetrate the wafer 12W. Then, step ST12 includes a step of forming the n + -type semiconductor layer 11 on the surface 12Wa of the wafer 12W on which the through grooves 21 are formed.
  • step ST12 includes a step of providing the first electrode 22 connected to the first surface 14a of the PIN semiconductor layer 14 on which the n + -type semiconductor layer 11 is formed.
  • a first electrode 22 is provided around the through groove 21 .
  • a connection layer 25 is then provided.
  • step ST13 includes a step of joining the support member 29 in contact with the surface 22a of the first electrode 22 through the connection layer 25, which faces the surface 22b of the PIN semiconductor layer 14 in contact with the first surface 14a.
  • a support member 29 is bonded to the surface 26 a of the metal film 26 which is the surface 25 a of the connection layer 25 .
  • the support member 29 is room temperature bonded to the connection layer 25 .
  • the joined support member 29 functions as a support substrate in the steps after step ST14.
  • step ST14 After executing step ST13, the wafer 12W is polished (step ST14). More specifically, after performing step ST13, the wafer 12W is turned upside down so that the surface 12Wb of the wafer 12W faces upward. The joined support member 29 is used as a support substrate. Then, step ST14 includes a step of polishing the wafer 12W until the tip of the through groove 21 is exposed to form the n ⁇ type semiconductor layer 12. FIG. The wafer 12W is polished from the surface 12Wb side of the wafer 12W until the thickness of the n ⁇ type semiconductor layer 12 is reached. The tip of the through groove 21 is exposed from the polished surface 12b of the n ⁇ type semiconductor layer 12. As shown in FIG.
  • step ST15 After execution of step ST14, the p+ type semiconductor layer 13 is formed (step ST15). More specifically, step ST15 includes a step of forming the p+ type semiconductor layer 13 in contact with the surface 12b of the n ⁇ type semiconductor layer 12 facing the first surface 14a. A p+ type semiconductor layer 13 is formed on the surface 12b side of the n ⁇ type semiconductor layer 12 .
  • step ST16 includes a step of providing the second electrode 31 and the third electrode 32 that are connected to the first surface 14a of the PIN semiconductor layer 14 on the second surface 14b facing the first surface 14a.
  • the second electrode 31 is connected to the portion of the n ⁇ type semiconductor layer 12 on the surface 12b side where the p+ type semiconductor layer 13 is formed.
  • the third electrode 32 is connected to the first electrode 22 and the through groove 21 on the surface 12b side of the n ⁇ type semiconductor layer 12 .
  • the surface protection film 33 is arranged on the peripheral edges of the second electrode 31 and the third electrode 32 on the surface 12b side of the n ⁇ type semiconductor layer 12 .
  • a step of providing an ROIC structure 39 connecting with the second electrode 31 and the third electrode 32 is performed. More specifically, an insulating film 34 is provided around the second electrode 31 and the third electrode 32 , and the second electrode 31 and the third electrode 32 are connected to the ROIC structure 39 via bump bonding 35 . Thus, the photodiode array 1 is manufactured.
  • the PIN semiconductor layer 14 is connected to the support member 29 via the connection layer 25 .
  • the support member 29 has a smaller thermal expansion coefficient than Mg 2 Si contained in the PIN semiconductor layer 14 .
  • thermal expansion of the PIN semiconductor layer 14 can be suppressed.
  • this embodiment can reduce the positional deviation in the bump bonding 35 .
  • it is possible to improve the reliability of the connecting portion where the photodiode array 1 of Mg 2 Si and the ROIC structure 39, which is a readout circuit made of Si as a base material, are interconnected. This embodiment can improve the reliability of the photodiode array 1 .
  • the support member 29 is made of a light-transmitting member. According to this embodiment, even if the support member 29 is provided to cover the entire surface of the PIN semiconductor layer 14 , infrared light can pass through the support member 29 and enter the PIN semiconductor layer 14 . In this embodiment, the support member 29 can protect the infrared light incident surface of the photodiode array 1 .
  • the support member 29 can be used as a support substrate when manufacturing the photodiode array 1 .
  • the photodiode array 1 can be manufactured stably and efficiently.
  • the support member 29 can be fixed at room temperature. According to this embodiment, the support member 29 and the connection layer 25 can be joined without applying a thermal load. This embodiment can improve the reliability of the photodiode array 1 by reducing misalignment due to thermal expansion.
  • FIG. 3 is a schematic cross-sectional view of Modification 1 of the photodiode array according to the first embodiment.
  • the photodiode array 1 differs from the first embodiment in the configuration of the support member 29 . Parts common to those in the first embodiment are denoted by the same reference numerals, and descriptions thereof are omitted. The same applies to the following description.
  • the support member 29 has a concave portion 291 on the surface 29 a opposite to the surface facing the connection layer 25 .
  • the support member 29 has a recess 291 on the surface 29a side.
  • the recess 291 is provided corresponding to the opening 251 .
  • the recess 291 is provided at a position overlapping the opening 251 when viewed in the stacking direction.
  • the recess 291 is recessed in a direction approaching the connection layer 25 .
  • the thickness of the support member 29 is reduced at the recess 291 .
  • FIG. 4 is a schematic cross-sectional view of Modification 2 of the photodiode array according to the first embodiment.
  • the photodiode array 1 differs from the first embodiment in the configuration of the support member 29 .
  • the support member 29 has a convex portion 292 on the surface 29 a opposite to the surface facing the connection layer 25 .
  • the support member 29 has a convex portion 292 on the side of the surface 29a.
  • the protrusions 292 are, for example, a set of a plurality of protrusions 292 and are provided corresponding to the openings 251 . In other words, the protrusions 292 are provided at positions overlapping the openings 251 when viewed in the stacking direction.
  • the convex portion 292 protrudes in a spherical or aspherical shape in a direction away from the connection layer 25 .
  • the thickness of the support member 29 is increased at the convex portion 292 .
  • the protrusion 292 may form a single protrusion 292 on the surface 29a and be provided at a position overlapping the plurality of openings 251. .
  • infrared light can be condensed on the convex portion 292 of the support member 29 .
  • FIG. 5 is a schematic cross-sectional view of a photodiode array according to the second embodiment.
  • the photodiode array 1 differs from the first embodiment in that it includes a metal film 41 .
  • the metal film 41 is provided on the surface 29b of the connection layer 25 of the supporting member 29 facing the metal film 26. Metal film 41 is interposed between support member 29 and metal film 26 . The metal film 41 is provided in alignment with the position of the metal film 26 .
  • the metal film 41 is made of aluminum, for example.
  • the metal film 41 is room temperature bonded to the metal film 26 .
  • the support member 29 and the connection layer 25 can be more reliably joined without applying a thermal load.
  • This embodiment can improve the reliability of the photodiode array 1 by reducing misalignment due to thermal expansion.
  • the PIN semiconductor layer 14 may have recesses in the first surface 14a. More specifically, the recesses of the n + -type semiconductor layer 11 and the n ⁇ -type semiconductor layer 12 are provided corresponding to the openings 251 . In other words, the concave portions of the n + -type semiconductor layer 11 and the n ⁇ -type semiconductor layer 12 are provided at positions overlapping the openings 251 when viewed in the stacking direction. With this configuration, the thickness of the PIN semiconductor layer 14 can be optimized. This allows efficient depletion.
  • connection layer 25 includes the metal film 26, the antireflection film 27, and the protective film 28, but at least one of the antireflection film 27 and the protective film 28 may not be included.
  • the first electrode 22 is room temperature bonded to the metal film 41 of the support member 29, and the first electrode 22 forms the metal film 26 described above, It may also have a function as the metal film 26 .

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Abstract

Ｍｇ２Ｓｉを含むＰＩＮ半導体層（１４）と、ＰＩＮ半導体層（１４）の第１面（１４ａ）と接続する第１電極（２２）と、第１電極（２２）の面（２２ａ）において接続層（２５）を介して接する支持部材（２９）と、ＰＩＮ半導体層（１４）の第２面（１４ｂ）で接続する第２電極（３１）および第３電極（３２）と、第２電極（３１）および第３電極（３２）と接続するＲＯＩＣ構造（３９）とを備え、第１電極（２２）は、貫通溝（２１）の周囲に配置され、第２電極（３１）は、第２面（１４ｂ）においてｐ＋型半導体層（１３）が形成された部分と接続し、第３電極（３２）は、第１電極（２２）および貫通溝（２１）と接続し、支持部材（２９）は、Ｍｇ２Ｓｉよりも熱膨張率が小さく、かつ、光透過性のある部材にて構成され、接続層（２５）は、支持部材（２９）を介して、ＰＩＮ半導体層（１４）に光を透過させる開口部（２５１）を有する。

Description

フォトダイオードアレイ及びフォトダイオードアレイの製造方法
　本開示は、フォトダイオードアレイ及びフォトダイオードアレイの製造方法に関する。
　光を電気信号に変換する素子として、フォトダイオードが知られている。特許文献１には、Ｍｇ２Ｓｉを用いたフォトダイオードが開示されている。
国際公開第２０１９／１８７２２２号
　１つの態様に係るフォトダイオードアレイは、Ｍｇ２Ｓｉを含み、ｎ＋型半導体層、ｎ－型半導体層、および、ｐ＋型半導体層で形成されるＰＩＮ半導体層と、前記ＰＩＮ半導体層における前記ｎ＋型半導体層が形成された第１面と接続する第１電極と、前記第１面と接する面に対向する前記第１電極の面において接続層を介して接する支持部材と、前記ＰＩＮ半導体層の前記第１面と対向する第２面で接続する第２電極および第３電極と、前記第２電極および前記第３電極と接続するＲＯＩＣ構造と、を備え、前記第１電極は、前記ＰＩＮ半導体層に形成される前記第１面から前記第２面を貫通する貫通溝の周囲に配置され、前記第２電極は、前記第２面において前記ｐ＋型半導体層が形成された部分と接続し、前記第３電極は、前記第１電極、および、前記貫通溝と接続し、前記支持部材は、前記ＰＩＮ半導体層に含まれるＭｇ２Ｓｉよりも熱膨張率が小さく、かつ、光透過性のある部材にて構成され、前記接続層は、前記支持部材を介して、前記ＰＩＮ半導体層に光を透過させる開口部を有する。
　１つの態様に係るフォトダイオードアレイの製造方法は、Ｍｇ２Ｓｉを含み、ｎ＋型半導体層、ｎ－型半導体層、および、ｐ＋型半導体層で形成されるＰＩＮ半導体層の前記ｎ－型半導体層となるＭｇ２Ｓｉのウエハの面から積層方向に貫通せずに延びる溝を形成する工程と、前記ウエハにおいて前記溝を形成した面上に、前記ｎ＋型半導体層を形成する工程と、前記ｎ＋型半導体層が形成された前記ＰＩＮ半導体層の第１面と接続する第１電極を設ける工程と、前記第１面と接する面に対向する前記第１電極の面において接続層を介して接する支持部材を設ける工程と、前記ウエハを前記溝の先端部が露出するまで研磨して前記ｎ－型半導体層を形成する工程と、前記ｎ－型半導体層の前記第１面と対向する面に接する前記ｐ＋型半導体層を形成する工程と、前記ＰＩＮ半導体層の前記第１面と対向する第２面で接続する第２電極および第３電極を設ける工程と、前記第２電極および前記第３電極と接続するＲＯＩＣ構造を設ける工程と、を含み、前記第１電極は、前記ＰＩＮ半導体層に形成される前記第１面から前記第２面を貫通する貫通溝の周囲に配置され、前記第２電極は、前記第２面において前記ｐ＋型半導体層が形成された部分と接続され、前記第３電極は、前記第１電極、および、前記貫通溝と接続され、前記支持部材は、前記ＰＩＮ半導体層に含まれるＭｇ２Ｓｉよりも熱膨張率が小さく、かつ、光透過性のある部材にて構成され、前記接続層は、前記支持部材を介して、前記ＰＩＮ半導体層に光を透過させる開口部が形成される。
図１は、第１実施形態に係るフォトダイオードアレイの断面模式図である。 図２は、第１実施形態に係るフォトダイオードアレイの製造工程を示す模式図である。 図３は、第１実施形態に係るフォトダイオードアレイの変形例１の断面模式図である。 図４は、第１実施形態に係るフォトダイオードアレイの変形例２の断面模式図である。 図５は、第２実施形態に係るフォトダイオードアレイの断面模式図である。
　Ｍｇ２Ｓｉの熱膨張率は、Ｓｉの約５倍である。このため、Ｍｇ２Ｓｉのフォトダイオードアレイと、Ｓｉを含む読み出し回路であるＲＯＩＣ構造とを相互接続した場合、熱膨張率の差により接続部分に位置ずれが生じるおそれがある。そこで、Ｍｇ２Ｓｉのフォトダイオードアレイと読み出し回路であるＲＯＩＣ構造とを相互接続した接続部分の信頼性を向上することが望まれる。
　以下に実施形態に係るフォトダイオードアレイ及びフォトダイオードアレイの製造方法について説明する。
［第１実施形態］
（フォトダイオードアレイ）
　図１は、第１実施形態に係るフォトダイオードアレイの断面模式図である。図１では、下側が表面、上側が裏面である。フォトダイオードアレイ１は、ＰＩＮフォトダイオードである。フォトダイオードアレイ１は、Ｍｇ２Ｓｉ単結晶を基材とする。フォトダイオードアレイ１は、裏面側から赤外光（赤外線）ＩＲを入射して反射する。フォトダイオードアレイ１は、ｐ型層とは反対側のｎ型層から赤外光ＩＲを入射して反射する。
　赤外光ＩＲは、０．８μｍ以上３．０μｍ以下の波長とする。
　図１に示すように、実施形態に係るフォトダイオードアレイ１は、ＰＩＮ半導体層１４と、第１電極２２、接続層２５と、支持部材２９と、第２電極３１および第３電極３２と、ＲＯＩＣ（Ｒｅａｄ－Ｏｕｔ　ＩＣ）構造３９とを備える。
　ＰＩＮ半導体層１４は、Ｍｇ２Ｓｉを含み、ｎ＋型半導体層１１、ｎ－型半導体層１２、および、ｐ＋型半導体層１３で形成される。ＰＩＮ半導体層１４は、ｎ＋型半導体層１１、ｎ－型半導体層１２、および、ｐ＋型半導体層１３が積層されている。ＰＩＮ半導体層１４の第１面１４ａは、赤外光ＩＲが入射する入射面である。第１面１４ａは、フォトダイオードアレイ１の裏面側である。第２面１４ｂは、第１面１４ａと対向する面である。第２面１４ｂは、フォトダイオードアレイ１の表面側である。
　ｎ＋型半導体層１１は、ｎ＋型の半導体層である。ｎ＋型半導体層１１は、Ｍｇ２Ｓｉを含む。ｎ＋型半導体層１１は、例えば、０．１μｍ以上１０μｍ以下の積層方向の厚さを有する。ｎ＋型半導体層１１の積層方向の厚さは薄いほど好ましい。ｎ＋型半導体層１１は、赤外光を透過させる。ｎ＋型半導体層１１は、ｎ－型半導体層１２の面１２ａと接した面１１ｂに対向する面１１ａを有する。面１１ａは、ＰＩＮ半導体層１４の第１面１４ａである。ｎ＋型半導体層１１は、貫通溝２１の周囲において、第１電極２２の外周を囲んで配置されている。
　ｎ－型半導体層１２は、ｎ＋型半導体層１１の面１１ｂと接する。ｎ－型半導体層１２は、Ｉ層である。ｎ－型半導体層１２は、ｎ型の半導体層である。ｎ－型半導体層１２は、Ｍｇ２Ｓｉを含む。ｎ－型半導体層１２は、赤外光を吸収する厚さを有する。ｎ－型半導体層１２は、例えば、１００μｍ以上５００μｍ以下の厚さｄ１を有する。ｎ－型半導体層１２は、ｎ＋型半導体層１１の面１１ｂと接した面１２ａに対向する面１２ｂを有する。
　ｐ＋型半導体層１３は、ｐ＋型の半導体層である。ｐ＋型半導体層１３は、Ｍｇ２Ｓｉを含む。ｐ＋型半導体層１３は、例えば、１μｍ以上１００μｍ以下の厚さを有する。ｐ＋型半導体層１３は、ｎ－型半導体層１２の面１２ｂと向かい合う面１３ａと、面１３ａと対向する面１３ｂとを有する。ｐ＋型半導体層１３の面１３ａは、ｎ－型半導体層１２の面１２ｂとｐｎ接合を形成する。面１３ｂは、ＰＩＮ半導体層１４の第２面１４ｂである。
　貫通溝２１は、ＰＩＮ半導体層１４に形成される第１面１４ａから第２面１４ｂを貫通する。貫通溝２１は、接続層２５に含まれる保護膜２８と同じ材料が充填されていてもよい。本実施形態では、貫通溝２１は、保護膜２８と同じ材料が充填されている。
　第１電極２２は、ＰＩＮ半導体層１４におけるｎ＋型半導体層１１が形成された第１面１４ａと接続する。第１電極２２は、貫通溝２１の周囲に配置される。第１電極２２は、ＰＩＮ半導体層１４の積層方向に沿って延びる。第１電極２２は、例えば、アルミニウム、または、ＣｒおよびＡｕを含む。第１電極２２は、フォトダイオードアレイ１の周縁部に環状に配置されている。第１電極２２は、例えば、０．１μｍ以上１０μｍ以下の厚さを有する。
　接続層２５は、ＰＩＮ半導体層１４と支持部材２９とを接続する。接続層２５は、例えば、０．１μｍ以上１０μｍ以下の厚さを有する。接続層２５は、支持部材２９を介して、ＰＩＮ半導体層１４に光を透過させる開口部２５１を有する。開口部２５１は、積層方向視においてｐｎ接合と重なる位置に設けられる。開口部２５１は、画素単位ごとに設けられる。本実施形態では、接続層２５は、金属膜２６と、反射防止膜２７と、保護膜２８とを含む。
　金属膜２６は、接続層２５と支持部材２９とを接合する。金属膜２６は、反射防止膜２７に積層されている。金属膜２６は、反射防止膜２７と支持部材２９との間に介在する。金属膜２６は、例えば、０．１μｍ以上１０μｍ以下の厚さを有する。金属膜２６は、例えば、アルミニウムで形成される。金属膜２６は、支持部材２９と常温接合する。
　反射防止膜２７は、フォトダイオードアレイ１の入射面における赤外光の反射を防止する。反射防止膜２７は、金属膜２６と保護膜２８との間に介在する。反射防止膜２７は、赤外光を透過させる。反射防止膜２７は、例えば、０．１μｍ以上３μｍ以下の厚さを有する。反射防止膜２７は、例えば、ＴｉＯ２、Ｔａ２Ｏ５、ＺｒＯ２などの高屈折材料と、ＳｉＯ２、ＭｇＦ２などの低屈折材料とを組み合わせた、２層以上５層以下程度の誘電体層で形成される。
　保護膜２８は、反射防止膜２７と第１電極２２との間に介在する。保護膜２８は、例えば、ＳｉＯ２またはポリイミドで形成される。
　支持部材２９は、ＰＩＮ半導体層１４の第１面１４ａと接する第１電極２２の面２２ｂに対向する面２２ａにおいて接続層２５を介して接する。支持部材２９は、積層方向視において、ＰＩＮ半導体層１４の全面を覆って配置されている。本実施形態では、支持部材２９は、平坦な板状に形成されている。
　支持部材２９は、ＰＩＮ半導体層１４に含まれるＭｇ２Ｓｉよりも熱膨張率が小さく、かつ、光透過性のある部材にて構成される。支持部材２９は、光を透過する。本実施形態では、支持部材２９は、赤外光を透過する。支持部材２９は、赤外光の入射面側の窓部材として機能する。支持部材２９は、例えば、サファイアまたはシリコンで形成される。支持部材２９の厚みは、ＰＩＮ半導体層１４のＰＩＮ部分の厚さｄ１の、０．２倍から２倍くらいが好ましい。支持部材２９は、接続層２５の金属膜２６と常温接合する。
　Ｍｇ２Ｓｉの熱膨張率は、２５℃において１３．１ｐｐｍ／℃である。ＲＯＩＣ構造３９の基材であるシリコンの熱膨張率は、２５℃において２．６ｐｐｍ／℃である。支持部材２９の熱膨張率は、２５℃において１３．１ｐｐｍ／℃より小さい。支持部材２９の熱膨張率は、ＲＯＩＣ構造３９の基材に近いほど好ましい。
　第２電極３１および第３電極３２は、ＰＩＮ半導体層１４の第１面１４ａと対向する第２面１４ｂでＰＩＮ半導体層１４と接続する。
　第２電極３１は、第２面１４ｂにおいてｐ＋型半導体層１３が形成された部分と接続する。
　第３電極３２は、第１電極２２、および、貫通溝２１と接続する。本実施形態では、第３電極３２は、貫通溝２１に充填された材料を介して接続層２５に含まれる保護膜２８と接続する。本実施形態では、第３電極３２は、ｎ＋型半導体層１１の積層方向の端部と接続する。
　第２電極３１および第３電極３２は、フォトダイオードアレイ１のアノード側に配置されている。第２電極３１および第３電極３２は、例えば、ＮｉおよびＡｕを含む。第２電極３１および第３電極３２は、絶縁膜３４より内側に配置されている。第２電極３１は、例えば、０．１μｍ以上１０μｍ以下の厚さを有する。
　表面保護膜３３は、フォトダイオードアレイ１の表面を保護する保護層である。表面保護膜３３は、例えばＳｉ０２を含む。表面保護膜３３は、第２電極３１および第３電極３２の周縁部に配置されている。表面保護膜３３は、絶縁膜３４より内側に配置されている。表面保護膜３３は、例えば、０．１μｍ以上１０μｍ以下の厚さを有する。
　絶縁膜３４は、フォトダイオードアレイ１の表面を絶縁する絶縁層である。絶縁膜３４は、例えば、ソルダーレジストを含む。絶縁膜３４は、第２電極３１および第３電極３２の周縁部に配置されている。絶縁膜３４は、例えば、１μｍ以上２５μｍ以下の厚さを有する。
　ＲＯＩＣ構造３９は、バンプ接合３５を介して、第２電極３１および第３電極３２と接続する。ＲＯＩＣ構造３９は、フォトダイオードアレイ１の電流を取り出す回路である。ＲＯＩＣ構造３９は、フォトダイオードアレイ１の表面側に配置されている。ＲＯＩＣ構造３９は、シリコンを基材とする。ＲＯＩＣ構造３９は、例えば、ボルテージフォロア、ＭＯＳＦＥＴ（ＭＥＴＡＬ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、ＭＯＳキャパシタである。
　バンプ接合３５は、第２電極３１および第３電極３２ごとに１つ配置されている。バンプ接合３５は、フォトダイオードアレイ１に複数配置されている。バンプ接合３５は、ＲＯＩＣ構造３９と接する。本実施形態は、バンプ接合３５でＲＯＩＣ構造３９の画素とフォトダイオードアレイ１とを接合する。
　このように構成されたフォトダイオードアレイ１には、ｐ型層とは反対のｎ型層から赤外光ＩＲが入射とする。フォトダイオードアレイ１には、赤外光ＩＲが裏面入射する。
（赤外光の反射）
　フォトダイオードアレイ１における赤外光ＩＲの反射を説明する。赤外光ＩＲは、裏面から入射する。赤外光ＩＲは、支持部材２９を介して開口部２５１からＰＩＮ半導体層１４へ入射する。そして、ｎ＋型半導体層１１、ｎ－型半導体層１２、および、ｐ＋型半導体層１３を通過して、第２電極３１の反射面３１ａで反射される。第２電極３１の反射面３１ａで反射された赤外光ＩＲの戻り光は、ＰＩＮ半導体層１４側へ戻る。
　フォトダイオードアレイ１がＰＩＮフォトダイオードであるので、Ｉ層であるｎ－型半導体層１２が空乏化される。また、赤外光ＩＲが裏面から入射するので、ｐ＋型半導体層１３を介さずにＩ層であるｎ－型半導体層１２に到達する。支持部材２９および反射防止膜２７は、赤外光ＩＲを透過する。これにより、赤外光ＩＲが大きく吸収されずにｎ－型半導体層１２まで到達する。さらに、ｐ＋型半導体層１３側である表面側に第２電極３１、および、ＲＯＩＣ構造３９が配置されているので、ｐｎ接合に到達するまでに赤外光ＩＲが遮断されることもない。
（作用）
　ＰＩＮ半導体層１４は、接続層２５を介して支持部材２９が接続されている。支持部材２９は、ＰＩＮ半導体層１４に含まれるＭｇ２Ｓｉよりも熱膨張率が小さい。このため、ＰＩＮ半導体層１４の熱膨張が抑制される。これにより、バンプ接合３５における位置ずれが軽減される。
　また、支持部材２９は、光透過性のある部材にて構成される。これにより、ＰＩＮ半導体層１４の全面を覆って支持部材２９を設けても、赤外光は支持部材２９を透過してＰＩＮ半導体層１４へ入射する。
（製造方法）
　図２を用いて、フォトダイオードアレイ１の製造工程を説明する。図２は、第１実施形態に係るフォトダイオードアレイの製造工程を示す模式図である。
　まず、ｎ－型半導体層１２となるＭｇ２Ｓｉのウエハ１２Ｗが用意される（ステップＳＴ１１）。より詳しくは、ステップＳＴ１１は、Ｍｇ２Ｓｉを含み、ｎ＋型半導体層１１、ｎ－型半導体層１２、および、ｐ＋型半導体層１３で形成されるＰＩＮ半導体層１４のｎ－型半導体層１２となるＭｇ２Ｓｉのウエハ１２Ｗが用意される工程を含む。ウエハ１２Ｗは、板状である。後述するステップＳＴ１４において、ウエハ１２Ｗを研磨して形成されるフォトダイオードアレイ１のＰＩＮ半導体層１４のｎ－型半導体層１２より厚い厚さを有する。
　ステップＳＴ１１の実行後、ｎ＋型半導体層１１および貫通溝２１が形成される（ステップＳＴ１２）。より詳しくは、ステップＳＴ１２は、ウエハ１２Ｗの面１２Ｗａから積層方向に貫通せずに延びる貫通溝２１が形成される工程を含む。ウエハ１２Ｗの面１２Ｗａ側から面１２Ｗｂへ向かう貫通溝２１が形成される。貫通溝２１は、フォトダイオードアレイ１のＰＩＮ半導体層１４のｎ－型半導体層１２を貫通し、ウエハ１２Ｗを貫通しない深さである。そして、ステップＳＴ１２は、ウエハ１２Ｗにおいて貫通溝２１を形成した面１２Ｗａ上に、ｎ＋型半導体層１１が形成される工程を含む。ウエハ１２Ｗの面１２Ｗａにｎ＋型半導体層１１が積層される。そして、ステップＳＴ１２は、ｎ＋型半導体層１１が形成されたＰＩＮ半導体層１４の第１面１４ａと接続する第１電極２２が設けられる工程を含む。第１電極２２が、貫通溝２１の周囲に設けられる。そして、接続層２５が設けられる。
　ステップＳＴ１２の実行後、接続層２５上に支持部材２９が接合される（ステップＳＴ１３）。より詳しくは、ステップＳＴ１３は、ＰＩＮ半導体層１４の第１面１４ａと接する面２２ｂに対向する第１電極２２の面２２ａにおいて接続層２５を介して接する支持部材２９が接合される工程を含む。接続層２５の面２５ａである金属膜２６の面２６ａに支持部材２９が接合される。支持部材２９は、接続層２５と常温接合される。接合された支持部材２９は、ステップＳＴ１４以降の工程において、支持基板として機能する。
　ステップＳＴ１３の実行後、ウエハ１２Ｗが研磨される（ステップＳＴ１４）。より詳しくは、ステップＳＴ１３の実行後、ウエハ１２Ｗの面１２Ｗｂが上側になるように上下を逆にする。接合された支持部材２９を支持基板とする。そして、ステップＳＴ１４は、ウエハ１２Ｗを貫通溝２１の先端部が露出するまで研磨してｎ－型半導体層１２が形成される工程を含む。ウエハ１２Ｗの面１２Ｗｂ側からｎ－型半導体層１２の厚さになるまでウエハ１２Ｗが研磨される。研磨されたｎ－型半導体層１２の面１２ｂからは、貫通溝２１の先端が露出する。
　ステップＳＴ１４の実行後、ｐ＋型半導体層１３が形成される（ステップＳＴ１５）。より詳しくは、ステップＳＴ１５は、ｎ－型半導体層１２の第１面１４ａと対向する面１２ｂに接するｐ＋型半導体層１３が形成される工程を含む。ｎ－型半導体層１２の面１２ｂ側にｐ＋型半導体層１３を形成する。
　ステップＳＴ１５の実行後、第２電極３１および第３電極３２、表面保護膜３３を形成する（ステップＳ１６）。より詳しくは、ステップＳＴ１６は、ＰＩＮ半導体層１４の第１面１４ａと対向する第２面１４ｂで接続する第２電極３１および第３電極３２が設けられる工程を含む。第２電極３１は、ｎ－型半導体層１２の面１２ｂ側において、ｐ＋型半導体層１３が形成された部分と接続される。第３電極３２は、ｎ－型半導体層１２の面１２ｂ側において、第１電極２２、および、貫通溝２１と接続される。表面保護膜３３は、ｎ－型半導体層１２の面１２ｂ側において、第２電極３１および第３電極３２の周縁部に配置される。
　この後、第２電極３１および第３電極３２と接続するＲＯＩＣ構造３９が設けられる工程が行われる。より詳しくは、第２電極３１および第３電極３２の周囲に絶縁膜３４を設け、第２電極３１および第３電極３２を、バンプ接合３５を介して、ＲＯＩＣ構造３９と接続する。このようにして、フォトダイオードアレイ１が製造される。
（効果）
　本実施形態では、ＰＩＮ半導体層１４は、接続層２５を介して支持部材２９が接続されている。支持部材２９は、ＰＩＮ半導体層１４に含まれるＭｇ２Ｓｉよりも熱膨張率が小さい。本実施形態によれば、ＰＩＮ半導体層１４の熱膨張を抑制できる。これにより、本実施形態は、バンプ接合３５における位置ずれを軽減できる。本実施形態によれば、Ｍｇ２Ｓｉのフォトダイオードアレイ１とＳｉを基材とする読み出し回路であるＲＯＩＣ構造３９とを相互接続した接続部分の信頼性を向上できる。本実施形態は、フォトダイオードアレイ１の信頼性を向上できる。
　本実施形態では、支持部材２９は、光透過性のある部材にて構成される。本実施形態によれば、ＰＩＮ半導体層１４の全面を覆って支持部材２９を設けても、赤外光は支持部材２９を透過してＰＩＮ半導体層１４へ入射できる。本実施形態は、支持部材２９によって、フォトダイオードアレイ１の赤外光の入射面を保護できる。
　本実施形態は、フォトダイオードアレイ１の製造時に、支持部材２９を支持基板として使用できる。本実施形態によれば、フォトダイオードアレイ１を安定して効率的に製造できる。
　本実施形態は、支持部材２９を常温で固定できる。本実施形態によれば、支持部材２９と接続層２５とを熱負荷をかけずに接合できる。本実施形態は、熱膨張により位置ずれを軽減することにより、フォトダイオードアレイ１の信頼性を向上できる。
（変形例１）
　図３は、第１実施形態に係るフォトダイオードアレイの変形例１の断面模式図である。フォトダイオードアレイ１は、支持部材２９の構成が第１実施形態と異なる。第１実施形態と共通する部分には、同一の符号を付して説明を省略する。以下の説明においても同様とする。
　支持部材２９は、接続層２５と対向する面と反対側の面２９ａに凹部２９１を備える。支持部材２９は、面２９ａ側に凹部２９１を有する。凹部２９１は、開口部２５１に対応して設けられている。言い換えると、凹部２９１は、積層方向視において開口部２５１に重なる位置に設けられている。凹部２９１は、接続層２５に近づく方向に凹んでいる。凹部２９１において、支持部材２９の厚さは薄くなっている。
　この構成によれば、凹部２９１を設けることにより、支持部材２９において赤外光が減衰することを抑制できる。
（変形例２）
　図４は、第１実施形態に係るフォトダイオードアレイの変形例２の断面模式図である。フォトダイオードアレイ１は、支持部材２９の構成が第１実施形態と異なる。
　支持部材２９は、接続層２５と対向する面と反対側の面２９ａに凸部２９２を備える。支持部材２９は、面２９ａ側に凸部２９２を有する。凸部２９２は、例えば、複数の凸部２９２の集合からなり、開口部２５１に対応して設けられている。言い換えると、凸部２９２は、積層方向視においてそれぞれが開口部２５１に重なる位置に設けられている。凸部２９２は、接続層２５から離れる方向に球面状または非球面状に突出している。凸部２９２において、支持部材２９の厚さは厚くなっている。なお、凸部２９２は、上述の様に複数の凸部２９２を形成するのではなく、面２９aにおいて単一の凸部２９２を形成し、複数の開口部２５１に重なる位置に設けられてもよい。
　この構成によれば、支持部材２９の凸部２９２において赤外光を集光できる。
［第２実施形態］
　図５は、第２実施形態に係るフォトダイオードアレイの断面模式図である。フォトダイオードアレイ１は、金属膜４１を備える点が第１実施形態と異なる。
　金属膜４１は、支持部材２９の接続層２５の金属膜２６と対向する面２９ｂに設けられる。金属膜４１は、支持部材２９と金属膜２６との間に介在する。金属膜４１は、金属膜２６の位置に合わせて設けられる。金属膜４１は、例えば、アルミニウムで形成される。金属膜４１は、金属膜２６と常温接合する。
　本実施形態によれば、支持部材２９と接続層２５とを熱負荷をかけずにより確実に接合できる。本実施形態は、熱膨張により位置ずれを軽減することにより、フォトダイオードアレイ１の信頼性を向上できる。
　本出願の開示する実施形態は、発明の要旨及び範囲を逸脱しない範囲で変更できる。さらに、本出願の開示する実施形態及びその変形例は、適宜組み合わせることができる。
　添付の請求項に係る技術を完全かつ明瞭に開示するために特徴的な実施形態に関し記載してきた。しかし、添付の請求項は、上記実施形態に限定されるべきものでなく、本明細書に示した基礎的事項の範囲内で当該技術分野の当業者が創作しうるすべての変形例及び代替可能な構成を具現化するように構成されるべきである。
［その他］
　ＰＩＮ半導体層１４は、第１面１４ａに凹部を備えてもよい。より詳しくは、ｎ＋型半導体層１１およびｎ－型半導体層１２の凹部は、開口部２５１に対応して設けられている。言い換えると、ｎ＋型半導体層１１およびｎ－型半導体層１２の凹部は、積層方向視において開口部２５１に重なる位置に設けられている。この構成によれば、ＰＩＮ半導体層１４の厚さを適正化できる。これにより、効率よく空乏化できる。
　また、上述した実施形態では、接続層２５が金属膜２６、反射防止膜２７および保護膜２８を含むと記載したが、反射防止膜２７および保護膜２８の少なくともどちらかを含まなくてもよい。さらに、金属膜２６、反射防止膜２７および保護膜２８を設けず、第１電極２２を支持部材２９の金属膜４１と常温接合させるとともに、第１電極２２が上述する金属膜２６を形成し、当該金属膜２６としての機能も有するようにしてもよい。
　１　フォトダイオードアレイ
　１１　ｎ＋型半導体層
　１２　ｎ－型半導体層
　１３　ｐ＋型半導体層
　１４　ＰＩＮ半導体層
　１４ａ　第１面
　１４ｂ　第２面
　２１　貫通溝
　２２　第１電極
　２５　接続層
　２５１　開口部
　２６　金属膜
　２７　反射防止膜
　２８　保護膜
　２９　支持部材
　３１　第２電極
　３２　第３電極
　３３　表面保護膜
　３４　絶縁膜
　３５　バンプ接合
　３９　ＲＯＩＣ構造

Claims (8)

  1. 　Ｍｇ２Ｓｉを含み、ｎ＋型半導体層、ｎ－型半導体層、および、ｐ＋型半導体層で形成されるＰＩＮ半導体層と、
    　前記ＰＩＮ半導体層における前記ｎ＋型半導体層が形成された第１面と接続する第１電極と、
    　前記第１面と接する面に対向する前記第１電極の面において接続層を介して接する支持部材と、
    　前記ＰＩＮ半導体層の前記第１面と対向する第２面で接続する第２電極および第３電極と、
    　前記第２電極および前記第３電極と接続するＲＯＩＣ構造と、
    　を備え、
    　前記第１電極は、前記ＰＩＮ半導体層に形成される前記第１面から前記第２面を貫通する貫通溝の周囲に配置され、
    　前記第２電極は、前記第２面において前記ｐ＋型半導体層が形成された部分と接続し、
    　前記第３電極は、前記第１電極、および、前記貫通溝と接続し、
    　前記支持部材は、前記ＰＩＮ半導体層に含まれるＭｇ２Ｓｉよりも熱膨張率が小さく、かつ、光透過性のある部材にて構成され、
    　前記接続層は、前記支持部材を介して、前記ＰＩＮ半導体層に光を透過させる開口部を有する、
    　フォトダイオードアレイ。
  2. 　前記支持部材は、赤外光を透過させる、
    　請求項１に記載のフォトダイオードアレイ。
  3. 　前記支持部材は、前記接続層と対向する面と反対側の面に凹部を備える、
    　請求項１または２に記載のフォトダイオードアレイ。
  4. 　前記ＰＩＮ半導体層は、前記第１面に凹部を備える、
    　請求項１から３のいずれか一項に記載のフォトダイオードアレイ。
  5. 　前記支持部材は、前記接続層と対向する面と反対側の面に凸部を備える、
    　請求項１から３のいずれか一項に記載のフォトダイオードアレイ。
  6. 　前記接続層は、前記支持部材と接合させる金属膜を有し、
    　前記金属膜は、アルミニウムで形成され、
    　前記支持部材は、サファイアまたはシリコンで形成され、
    　前記金属膜と前記支持部材とは、常温接合される、
    　請求項１から５のいずれか一項に記載のフォトダイオードアレイ。
  7. 　前記接続層は、前記支持部材と接合させる金属膜を有し、
    　前記金属膜は、前記第１電極により形成される、
    　請求項１から５のいずれか一項に記載のフォトダイオードアレイ。
  8. 　Ｍｇ２Ｓｉを含み、ｎ＋型半導体層、ｎ－型半導体層、および、ｐ＋型半導体層で形成されるＰＩＮ半導体層の前記ｎ－型半導体層となるＭｇ２Ｓｉのウエハの面から積層方向に貫通せずに延びる溝を形成する工程と、
    　前記ウエハにおいて前記溝を形成した面上に、前記ｎ＋型半導体層を形成する工程と、
    　前記ｎ＋型半導体層が形成された前記ＰＩＮ半導体層の第１面と接続する第１電極を設ける工程と、
    　前記第１面と接する面に対向する前記第１電極の面において接続層を介して接する支持部材を接合する工程と、
    　前記ウエハを前記溝の先端部が露出するまで研磨して前記ｎ－型半導体層を形成する工程と、
    　前記ｎ－型半導体層の前記第１面と対向する面に接する前記ｐ＋型半導体層を形成する工程と、
    　前記ＰＩＮ半導体層の前記第１面と対向する第２面で接続する第２電極および第３電極を設ける工程と、
    　前記第２電極および前記第３電極と接続するＲＯＩＣ構造を設ける工程と、
    　を含み、
    　前記第１電極は、前記ＰＩＮ半導体層に形成される前記第１面から前記第２面を貫通する貫通溝の周囲に配置され、
    　前記第２電極は、前記第２面において前記ｐ＋型半導体層が形成された部分と接続され、
    　前記第３電極は、前記第１電極、および、前記貫通溝と接続され、
    　前記支持部材は、前記ＰＩＮ半導体層に含まれるＭｇ２Ｓｉよりも熱膨張率が小さく、かつ、光透過性のある部材にて構成され、
    　前記接続層は、前記支持部材を介して、前記ＰＩＮ半導体層に光を透過させる開口部が形成される、
    　フォトダイオードアレイの製造方法。
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