WO2022259903A1 - 半導体発光装置 - Google Patents

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transistor
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wiring pattern
wiring
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晃輝 坂本
良宜 田中
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ローム株式会社
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    • H01S5/062—Arrangements for controlling the laser output parameters, e.g. by operating on the active medium by varying the potential of the electrodes
    • H01S5/06226—Modulation at ultra-high frequencies

Definitions

  • the present disclosure relates to semiconductor light emitting devices.
  • a semiconductor laser device is one of the semiconductor light emitting devices. 2. Description of the Related Art A semiconductor laser device having a semiconductor laser element as a light source is widely used as a light source device mounted on various electronic devices. Patent Document 1 discloses an example of a semiconductor laser device having a semiconductor laser chip and a stem.
  • a semiconductor laser element is driven by a drive circuit including a transistor.
  • a drive circuit including a transistor.
  • the light emitting module mounted on the stem can be miniaturized.
  • FIG. 1 is a perspective view schematically showing an exemplary semiconductor light emitting device according to a first embodiment
  • FIG. 2 is a schematic cross-sectional view of the semiconductor light emitting device of FIG.
  • FIG. 3 is a perspective view schematically showing a stem and lead pins.
  • 4 is a perspective view schematically showing the stem and lead pins viewed from the opposite side of FIG. 3.
  • FIG. 5 is a perspective view schematically showing a semiconductor light emitting device and a driving substrate.
  • FIG. 6 is a plan view schematically showing the light emitting module according to the first embodiment
  • FIG. 7 is a perspective view of the light emitting module of FIG. 6.
  • FIG. 8 is a plan view showing the internal wiring structure of the substrate of the light emitting module of FIG. 6.
  • FIG. 9 is a plan view showing the internal wiring structure of the substrate of the light emitting module of FIG. 6.
  • FIG. 10 is a cross-sectional view along line 10-10 of FIG. 11 is a cross-sectional view taken along line 11-11 of FIG. 6.
  • FIG. 12 is a circuit diagram schematically showing the electrical configuration of the semiconductor light emitting device.
  • FIG. 13 is a graph showing the light output of a light emitting device as a function of various source-drain resistances of a transistor (vertical MOSFET).
  • FIG. 14 is a graph plotting the peak light output of the light emitting device as a function of the various source-drain resistances shown in FIG. FIG.
  • FIG. 15 is a graph plotting the half-maximum pulse width of the pulse current to the light emitting element according to various source-drain resistances shown in FIG.
  • FIG. 16 is a perspective view schematically showing an exemplary semiconductor light emitting device according to the second embodiment
  • 17 is a plan view showing the internal wiring structure of the substrate of the light emitting module of FIG. 16.
  • FIG. 18 is a plan view showing the internal wiring structure of the substrate of the light emitting module of FIG. 16.
  • FIG. 19 is a plan view showing the internal wiring structure of the substrate of the light emitting module of FIG. 16.
  • FIG. 20 is a cross-sectional view of FIG. 16 taken along line 20-20 of FIG. 17;
  • FIG. 21 is a plan view schematically showing a modified semiconductor light emitting device.
  • FIG. 22 is a plan view schematically showing the light emitting module of FIG. 21.
  • FIG. FIG. 23 is a cross-sectional view schematically showing a configuration example of a light receiving element embedded in a substrate.
  • FIG. 24 is a perspective view showing a modified stem.
  • FIG. 25 is a perspective view schematically showing a modified semiconductor light emitting device.
  • FIG. 26 is a graph showing the results of heat conduction analysis for a semiconductor light emitting device that does not include a heat dissipation member.
  • FIG. 27 is a graph showing the results of heat conduction analysis for a semiconductor light emitting device including a heat radiating member.
  • FIG. 28 is a perspective view schematically showing a modified semiconductor light emitting device.
  • FIG. 29 is a graph showing the results of heat conduction analysis when vias are provided in the land of the drive substrate.
  • FIG. 30 is a perspective view schematically showing a modified semiconductor light emitting device.
  • FIG. 31 is a graph showing the results of thermal conduction analysis when the length of the heat radiating member is changed.
  • FIG. 32 is a graph showing the results of heat conduction analysis when the length of the heat radiating member is changed.
  • the semiconductor light emitting device 10 includes a stem 20, a light emitting module 30 mounted on the stem 20, and a surrounding member 40.
  • Stem 20 includes a base 22 and a heat sink 24 standing on base 22 .
  • the light emitting module 30 is mounted on the heat sink 24 .
  • the enclosing member 40 is provided on the base 22 so as to enclose the light emitting module 30 and the heat sink 24 .
  • a structure in which the light emitting module 30 is packaged using the stem 20 and the enclosing member 40 is also called a CAN package structure.
  • the enclosing member 40 defines an accommodation space 42 that accommodates the light emitting module 30 .
  • the enclosing member 40 is fixed to the base 22 of the stem 20, and together with the stem 20 forms a hollow sealing structure by airtightly sealing the housing space 42 in a hollow state.
  • the enclosing member 40 includes a cap 44 and a translucent plate 46 (see FIG. 2).
  • the transparent plate 46 may be omitted depending on the application of the semiconductor light emitting device 10 .
  • the material of the cap 44 is not particularly limited, it is formed of a metal material having a light shielding property such as iron (Fe) or an Fe alloy.
  • the cap 44 includes a top portion 44A, a tubular portion 44B, and a flange portion 44C, and the top portion 44A, tubular portion 44B, and flange portion 44C are integrally formed.
  • the cylindrical portion 44B is formed, for example, in a cylindrical shape.
  • the top portion 44A is positioned at one end (upper end in FIGS. 1 and 2) of the tubular portion 44B, and the flange portion 44C is positioned at the other end (lower end in FIGS. 1 and 2) of the tubular portion 44B.
  • the flange portion 44C is fixed to the surface 22A of the base 22 by, for example, welding or a bonding material.
  • the top portion 44A includes a window portion 44AW that allows the light emitted from the light emitting module 30 to pass therethrough.
  • the window portion 44AW is formed, for example, in a circular shape.
  • the light emitting module 30 includes a substrate 50 , a light emitting element 60 and a light emitting element drive circuit 70 .
  • the light emitting element 60 and the light emitting element drive circuit 70 are mounted on the substrate 50 .
  • the light emitting element 60 is a laser diode (semiconductor laser element).
  • the light emitting element drive circuit 70 includes a transistor 80 that drives the light emitting element 60 .
  • Transistor 80 is implemented on substrate 50 as a vertical metal oxide semiconductor field effect transistor (MOSFET). In this disclosure, MOSFETs with a vertical structure are referred to as vertical MOSFETs.
  • the light emitting element driving circuit 70 further includes a first capacitor 110 and a second capacitor 120.
  • the types of the first and second capacitors 110 and 120 are not particularly limited, for example, relatively inexpensive ceramic capacitors can be adopted.
  • the light emitting element drive circuit 70 drives the light emitting element 60 by supplying the electric charges accumulated in the first and second capacitors 110 and 120 to the light emitting element 60 via the transistor 80 as a pulse current.
  • FIG. 3 is a perspective view schematically showing the structure of the stem 20
  • FIG. 4 is a perspective view of the stem 20 viewed from the opposite side of FIG.
  • stem 20 includes base 22 and heat sink 24 .
  • the base 22 and heat sink 24 are integrally formed.
  • the stem 20 is made of a conductive material such as copper (Cu), Cu alloy, Fe, and Fe alloy. Note that the base 22 and the heat sink 24 may be made of different metals.
  • the base 22 has, for example, a substantially circular shape when viewed in the thickness direction of the base 22 .
  • the thickness direction of the base 22 refers to the direction orthogonal to the surface 22A of the base 22 (Z-axis direction).
  • the size of the base 22 is not particularly limited.
  • the base 22 has a diameter of about 5.6 mm and a thickness of about 1.2 mm.
  • the heat sink 24 is provided integrally with the surface 22A of the base 22.
  • the heat sink 24 has, for example, a substantially fan shape when viewed in the thickness direction of the base 22 .
  • the size of the heat sink 24 is not particularly limited.
  • the height (dimension in the Z-axis direction) of the heat sink 24 from the surface 22A of the base 22 is about 4.45 mm
  • the thickness (dimension in the Y-axis direction) of the heat sink 24 is about 0.75 mm at the thickest part. is.
  • the heat sink 24 includes a planar support surface 24A, and the light emitting module 30 is mounted on this support surface 24A.
  • the light emitting module 30 is bonded to the support surface 24A with a conductive bonding material (not shown) and electrically connected to the heat sink 24 via this conductive bonding material.
  • the heat sink 24 is electrically connected to the transistor 80 of the light emitting module 30 via a conductive bonding material.
  • a conductive bonding material for example, a conductive paste such as silver (Ag) paste can be used.
  • the base 22 includes a plurality of through holes passing through the base 22 in the thickness direction, for example three through holes 26A, 26B, and 26C in the first embodiment.
  • Each through-hole 26A, 26B, 26C has, for example, a substantially circular shape when viewed in the thickness direction of the base 22 .
  • the size of each through hole 26A, 26B, 26C is not particularly limited. For example, the diameter of each through hole 26A, 26B, 26C is about 1.0 mm.
  • FIG. 5 is a perspective view schematically showing a mounting example of the semiconductor light emitting device 10.
  • the semiconductor light emitting device 10 is mounted on a driving substrate 130 that controls driving of the light emitting module 30 .
  • the semiconductor light emitting device 10 includes a plurality of lead pins electrically connecting the light emitting module 30 and the driving substrate 130, for example four lead pins 142A, 142B, 142C and 142D in the first embodiment.
  • the lead pins 142A and 142B correspond to the first lead pin
  • the lead pin 142D corresponds to the second lead pin
  • the lead pin 142C corresponds to the third lead pin.
  • the lead pins 142A, 142B, 142C pass through the base 22 as shown in FIGS.
  • the lead pins 142A, 142B, 142C are inserted through the through holes 26A, 26B, 26C of the base 22, respectively.
  • the through holes 26A, 26B, 26C are filled with an insulating material 144 that electrically insulates the lead pins 142A, 142B, 142C from the base 22, respectively.
  • the insulating material 144 is made of, for example, glass.
  • the lead pins 142A, 142B, 142C include connection portions 146A, 146B, 146C and terminal portions 148A, 148B, 148C.
  • the connection portions 146A, 146B, 146C are portions protruding from the front surface 22A of the base 22, and the terminal portions 148A, 148B, 148C are portions protruding from the back surface 22B of the base 22.
  • the lengths of the connecting portions 146A, 146B, 146C are not particularly limited.
  • the lengths of the connecting portions 146A, 146B, and 146C are approximately 1.0 mm.
  • the terminal portions 148A, 148B, 148C and 148D of the lead pins 142A, 142B, 142C and 142D are used for mounting the semiconductor light emitting device 10 on the drive substrate 130.
  • the lengths of the terminal portions 148A, 148B, 148C, and 148D are not particularly limited.
  • the lengths of the terminal portions 148A, 148B, 148C, and 148D are about 6.5 mm before the semiconductor light emitting device 10 is mounted on the driving substrate 130, and 1 mm when the semiconductor light emitting device 10 is mounted on the driving substrate 130. 0 mm.
  • the lengths of the terminal portions 148A, 148B, 148C, and 148D in the mounting state of the semiconductor light emitting device 10 on the driving substrate 130 correspond to the separation distance between the rear surface 22B of the base 22 and the driving substrate 130.
  • the terminal portions 148A, 148B, 148C and 148D become longer and the heat resistance generated at the lead pins 142A, 142B, 142C and 142D increases. Since such thermal resistance causes the temperature of the light emitting element 60 to rise, it is desirable that the distance between the rear surface 22B of the base 22 and the driving substrate 130 is short.
  • connection portions 146A, 146B, 146C of the lead pins 142A, 142B, 142C are electrically connected to the light emitting module 30 by wires 152A, 152B, 152C (see FIG. 1), respectively.
  • a metal material such as gold (Au) can be used for the wires 152A, 152B, and 152C.
  • the connecting portion 146A is electrically connected to the transistor 80 of the light emitting module 30 by, for example, two wires 152A.
  • the connecting portion 146B is electrically connected to the transistor 80 of the light emitting module 30 by, for example, one wire 152B.
  • the connection portion 146C is electrically connected to an external element connection pad 160 provided on the substrate 50 of the light emitting module 30 by, for example, one wire 152C.
  • the external element connection pads 160 are used to connect external elements to the substrate 50 (light emitting module 30).
  • the external element connected to the external element connection pad 160 is a Schottky barrier diode (SBD) 170 (see FIG. 12) provided on the drive substrate 130.
  • SBD Schottky barrier diode
  • FIG. 12 the SBD 170 is connected in anti-parallel to the light emitting element 60 and functions as a protection diode for the light emitting element 60 to prevent a reverse current from flowing through the light emitting element 60 .
  • FIG. 6 is a plan view schematically showing the light emitting module 30 according to the first embodiment
  • FIG. 7 is a perspective view of the light emitting module 30
  • FIG. 8 and 9 are plan views showing the internal wiring structure of the substrate 50 of the light emitting module 30.
  • FIG. 10 is a cross-sectional view along line 10-10 of FIG. 6, and
  • FIG. 11 is a cross-sectional view along line 11-11 of FIG.
  • a light-emitting element 60 that is a laser diode, a transistor 80 that drives the light-emitting element 60, a first capacitor 110, and a second capacitor 120 are mounted on the substrate 50.
  • Each of the light emitting element 60, the transistor 80, the first capacitor 110, and the second capacitor 120 has a rectangular shape when the substrate 50 is viewed from above.
  • viewing the substrate 50 in plan means viewing an object in the thickness direction (Y-axis direction) of the substrate 50 .
  • the light-emitting element 60 includes a first side 62A and a second side 62B that are parallel to each other, and a parallel It has a rectangular shape with a third side 62C and a fourth side 62D.
  • third side 62C and fourth side 62D are shorter than first side 62A and second side 62B.
  • Light-emitting element 60 is arranged such that third side 62C of light-emitting element 60 is parallel to and adjacent to third side 52C of substrate 50 .
  • the light emitting element 60 is arranged at a position closer to the third side 52 ⁇ /b>C of the substrate 50 than the center of the substrate 50 when the substrate 50 is viewed from above.
  • the transistor 80 has a first side 82A and a second side 82B that are parallel to each other, and a first side 82A and a second side 82B that are parallel to each other when the substrate 50 is viewed from above. It has a rectangular shape with a third side 82C and a fourth side 82D parallel to each other and connecting with the side 82B. In transistor 80, third side 82C and fourth side 82D are shorter than first side 82A and second side 82B.
  • the transistor 80 is arranged so that the fourth side 82D of the transistor 80 is parallel and adjacent to the fourth side 52D of the substrate 50. As shown in FIG. Furthermore, the transistor 80 is arranged so that the third side 82C of the transistor 80 is parallel to and adjacent to the fourth side 62D of the light emitting element 60 .
  • transistor 80 implemented as a vertical MOSFET has a source electrode 84 provided on a portion of surface 80A of transistor 80 and a source electrode 84 on another portion of surface 80A of transistor 80. and a provided gate electrode 86 (see FIG. 6).
  • the source electrode 84 is formed with a size larger than that of the gate electrode 86 .
  • Transistor 80 also includes a drain electrode 88 provided substantially entirely on back surface 80 B of transistor 80 and bonded to substrate 50 .
  • the gate electrode 86 of the transistor 80 is electrically connected to the connection portion 146B of the lead pin 142B by the wire 152B described above.
  • a control voltage for switching control of the transistor 80 is supplied to the gate electrode 86 from a gate driver 180 (see FIG. 12) provided on the driving substrate 130 via the lead pin 142B and the wire 152B.
  • the source electrode 84 of the transistor 80 is electrically connected to the connecting portion 146A of the lead pin 142A by the two wires 152A described above.
  • a ground voltage is applied to the source electrode 84 from the drive substrate 130 via the lead pin 142A and the wire 152A.
  • the source electrode 84 of the transistor 80 is electrically connected to the anode electrode 66 of the light emitting element 60 by a plurality of wires 190, for example four wires 190 in the first embodiment.
  • These wires 190 form a wiring path connecting the transistor 80 and the light emitting element 60, and current flows from the transistor 80 to the light emitting element 60 via this wiring path when the transistor 80 is turned on. Therefore, by increasing the number of wires 190 and facilitating the flow of current from the transistor 80 to the light emitting element 60, it is possible to suppress the influence of the parasitic inductance.
  • the number of wires 190 is set to be greater than the total number of wires 152A and 152B.
  • Wire 190 may be a ribbon wire. In the first embodiment, wires 152A and 152B correspond to first wires, and wire 190 corresponds to second wires.
  • the first capacitor 110 includes a first side 112A and a second side 112B that are parallel to each other, and a first side 112A and a second side 112B that are parallel to each other in a plan view of the substrate 50. As shown in FIG. It has a rectangular shape with a third side 112C and a fourth side 112D parallel to each other and connecting the two sides 112B. In first capacitor 110, third side 112C and fourth side 112D are shorter than first side 112A and second side 112B.
  • the first capacitor 110 is configured such that the first side 112A of the first capacitor 110 is adjacent to the first side 52A of the substrate 50 in parallel, and the third side 112C of the first capacitor 110 is adjacent to the third side 52A of the substrate 50. are arranged so as to be parallel and adjacent to the side 52C. Furthermore, the first capacitor 110 is arranged such that the second side 112B of the first capacitor 110 is adjacent to the first side 82A of the transistor 80 in parallel.
  • the first capacitor 110 has a first electrode 114 provided at one end of the first capacitor 110 and a second electrode 114 provided at the other end of the first capacitor 110 .
  • the first and second electrodes 114 , 116 are bonded to the substrate 50 .
  • a first electrode 114 of the first capacitor 110 is electrically connected to the drain electrode 88 of the transistor 80 through the internal wiring structure of the substrate 50 .
  • the second electrode 116 of the first capacitor 110 is electrically connected to the cathode electrode 68 of the light emitting device 60 through the internal wiring structure of the substrate 50 .
  • the second capacitor 120 includes a first side 122A and a second side 122B that are parallel to each other, and a first side 122A and a second side 122B that are parallel to each other in a plan view of the substrate 50. As shown in FIG. It has a rectangular shape with a third side 122C and a fourth side 122D parallel to each other and connecting the two sides 122B. In the second capacitor 120, the third side 122C and the fourth side 122D are shorter than the first side 122A and the second side 122B.
  • the second capacitor 120 is configured so that the second side 122B of the second capacitor 120 is adjacent to the second side 52B of the substrate 50 in parallel, and the third side 122C of the second capacitor 120 is adjacent to the third side 52B of the substrate 50. are arranged so as to be parallel and adjacent to the side 52C. Further, the second capacitor 120 is arranged such that the first side 122A of the second capacitor 120 is parallel to and adjacent to the second side 82B of the transistor 80 .
  • the second capacitor 120 has a first electrode 124 provided at one end of the second capacitor 120 and a second electrode 124 provided at the other end of the second capacitor 120 .
  • the first and second electrodes 124 , 126 are bonded to the substrate 50 .
  • the first capacitor 110 is arranged adjacent to the first side 82A of the transistor 80, while the second capacitor 120 is arranged adjacent to the second side 82B of the transistor 80.
  • FIG. This arrangement allows the third side 82C of the transistor 80 to be positioned between the first capacitor 110 and the second capacitor 120 to place the transistor 80 closer to the light emitting element 60.
  • FIG. This makes it possible to shorten the distance between the transistor 80 and the light emitting element 60 on the substrate 50 .
  • first capacitor 110 and the second capacitor 120 are arranged on the substrate 50 symmetrically with respect to the light emitting element 60 and the transistor 80 .
  • a first wiring path through which current flows from the first capacitor 110 to the light emitting element 60 via the transistor 80 and a second wiring path through which current flows from the second capacitor 120 to the light emitting element 60 via the transistor 80 are They are arranged symmetrically with respect to the light emitting element 60 and the transistor 80 .
  • the first wiring path connects the first electrode 114 of the first capacitor 110 and the drain electrode 88 of the transistor 80, and connects the source electrode 84 of the transistor 80 and the anode electrode 66 of the light emitting element 60.
  • a wire 190 and a wiring path connecting the cathode electrode 68 of the light emitting element 60 and the second electrode 116 of the first capacitor 110 are included. These wiring paths are formed by the internal wiring structure of the substrate 50 .
  • the second wiring path connects the first electrode 124 of the second capacitor 120 and the drain electrode 88 of the transistor 80, and connects the source electrode 84 of the transistor 80 and the anode electrode 66 of the light emitting element 60.
  • a wire 190 and a wiring path connecting the cathode electrode 68 of the light emitting element 60 and the second electrode 126 of the second capacitor 120 are included. These wiring paths are formed by the internal wiring structure of the substrate 50 .
  • the magnetic flux formed by the current flowing in the first wiring path and the magnetic flux formed by the current flowing in the second wiring path are generated. will cancel each other out. Thereby, the parasitic inductance existing in the first wiring path and the parasitic inductance existing in the second wiring path can be reduced.
  • the substrate 50 is, for example, a printed wiring board, and has a two-layer wiring structure as an internal wiring structure in the first embodiment.
  • the substrate 50 includes an insulating base material 210 , a first wiring layer 220 provided on the surface 212 A of the base material 210 , and a second wiring layer 230 provided on the back surface 212 B of the base material 210 .
  • the base material 210 is made of an insulating material such as a resin base material, a silicon base material, a glass base material, or a ceramic base material. In the first embodiment, a resin base material made of glass epoxy resin is used as the base material 210 .
  • the first wiring layer 220 and the second wiring layer 230 are made of a metal material such as Cu.
  • the substrate 50 includes a plurality of via wirings that penetrate through the base material 210 and electrically connect the first wiring layer 220 and the second wiring layer 230.
  • the form includes a first via wiring 242 , a plurality of (for example, six) second via wirings 244 and a third via wiring 246 .
  • These first to third via wirings 242, 244, 246 are made of a metal material such as Cu.
  • the first surface-side wiring pattern 310 is arranged along the first, second, and third sides 52A, 52B, and 52C of the substrate 50, and has a size of about 1/3 of the area of the substrate 50, for example. formed.
  • the first surface-side wiring pattern 310 includes first to third wiring regions 312 , 314 and 316 .
  • the first to third wiring regions 312, 314, and 316 are each part of the first surface-side wiring pattern 310, and the physical boundaries of the first to third wiring regions 312, 314, and 316 are the first wiring regions. It does not exist in the surface-side wiring pattern 310 .
  • the first wiring area 312 is a light emitting element mounting area where the cathode electrode 68 of the light emitting element 60 is mounted.
  • the second wiring area 314 is part of the first capacitor mounting area where the second electrode 116 of the first capacitor 110 is mounted.
  • the third wiring area 316 is part of the first capacitor mounting area where the second electrode 126 of the second capacitor 120 is mounted. Therefore, the cathode electrode 68 of the light emitting element 60 is electrically connected to the second electrodes 116, 126 of the first and second capacitors 110, 120 via the first surface wiring pattern 310.
  • the second wiring area 314 and the third wiring area 316 are arranged symmetrically with respect to the first wiring area 312 .
  • the second surface-side wiring pattern 320 is arranged along the first, second, and fourth sides 52A, 52B, 52D of the substrate 50 and is spaced apart from the first surface-side wiring pattern 310. there is The second surface-side wiring pattern 320 is formed in a size slightly smaller than approximately 2/3 of the area of the substrate 50, for example.
  • the second surface wiring pattern 320 includes fourth to sixth wiring regions 322 , 324 and 326 .
  • the fourth to sixth wiring regions 322, 324, 326 are each part of the second surface side wiring pattern 320, and the physical boundary between the fourth to sixth wiring regions 322, 324, 326 is the second wiring pattern. It does not exist in the surface-side wiring pattern 320 .
  • the fourth wiring area 322 is a transistor mounting area where the drain electrode 88 of the transistor 80 is mounted.
  • the fifth wiring region 324 is part of the first capacitor mounting region where the first electrode 114 of the first capacitor 110 is mounted, and the sixth wiring region 326 is where the first electrode 124 of the second capacitor 120 is mounted. part of the second capacitor mounting area. Therefore, the drain electrode 88 of the transistor 80 is electrically connected to the first electrodes 114, 124 of the first and second capacitors 110, 120 via the second surface wiring pattern 320.
  • the fifth wiring area 324 and the sixth wiring area 326 are arranged symmetrically with respect to the fourth wiring area 322 .
  • the second surface-side wiring pattern 320 further includes a cutout 328 .
  • This notch 328 is formed at a position adjacent to the fourth wiring region 322 (transistor mounting region) and the fifth wiring region 324 (a part of the first capacitor mounting region) of the second surface side wiring pattern 320 . .
  • the third surface-side wiring pattern 330 is arranged along the first and fourth sides 52A, 52D of the substrate 50 and is spaced apart from the second surface-side wiring pattern 320.
  • the third surface-side wiring pattern 330 is arranged adjacent to (but apart from) the notch 328 of the second surface-side wiring pattern 320 .
  • the total area of the second surface-side wiring pattern 320 and the third surface-side wiring pattern 330 corresponds to approximately two thirds of the area of the substrate 50 .
  • the second surface-side wiring pattern 320 and the third surface-side wiring pattern 330 are spaced apart from each other so that their combined shape is a rectangle having a size of about 2 ⁇ 3 of the area of the substrate 50 . It is
  • the third surface-side wiring pattern 330 includes a seventh wiring region 332 .
  • the seventh wiring region 332 is a part of the third front wiring pattern 330 , and the physical boundary of the seventh wiring region 332 does not exist in the third front wiring pattern 330 .
  • the seventh wiring area 332 is an external element connection area for connecting an external element to the substrate 50 (light emitting element driving circuit 70). is placed.
  • the anode electrode 172 of the SBD 170 (see FIG. 12) is connected to the seventh wiring region 332 (external element connection pad 160) via the lead pin 142C and wire 152C (see FIG. 6). .
  • the first insulating layer 250 exposes the first to seventh wiring regions 312, 314, 316, 322, 324, 326, 332 of the first to third surface side wiring patterns 310, 320, 330, respectively. 7 openings 251-257 (see FIG. 6).
  • a first metal plating material 342 (FIG. 6, FIGS. 7, 10 and 11) are provided. As shown in FIG. 10 , the cathode electrode 68 of the light emitting element 60 is joined to the first wiring area 312 (light emitting element mounting area) by the first metal plating material 342 . Also, the drain electrode 88 of the transistor 80 is joined to the fourth wiring region 322 (transistor mounting region) by the first metal plating material 342 . Also, as shown in FIG. 11, the first and second electrodes 114 and 116 of the first capacitor 110 are formed by the first metal plating material 342 in the fifth and second wiring regions 324 and 314 (first capacitor mounting regions), respectively. ).
  • the first metal plating material 342 is, for example, solder plating, and as the solder plating, for example, lead (Pb)-free solder such as tin (Su)-silver (Ag)-copper (Cu) can be used.
  • the seventh wiring region 332 exposed from the seventh opening 257 of the first insulating layer 250 is provided with the external element connection pads 160 (FIGS. 6 and 11) described above.
  • This external element connection pad 160 is formed of a second metal plating material.
  • the second metal plated material for example, a metal material containing nickel (Ni), palladium (Pd), and gold (Au) can be used.
  • FIG. 9 is a plan view showing the second wiring layer 230 and the second insulating layer 260.
  • the second wiring layer 230 includes a plurality of wiring patterns provided on the rear surface 212B (see FIG. 7) of the base material 210 and spaced apart from each other. It includes a back side wiring pattern 410 and a second back side wiring pattern 420 .
  • the first backside wiring pattern 410 is arranged along the first, second, third and fourth sides 52A, 52B, 52C and 52D of the substrate 50.
  • the first backside wiring pattern 410 is formed in a substantially gate shape, and an opening 412 is defined inside the first backside wiring pattern 410 in plan view.
  • the opening 412 is formed at a position corresponding to the fourth wiring region 322 (transistor mounting region) of the second surface side wiring pattern 320 in plan view of the substrate 50, and has a size larger than that of the fourth wiring region 322. have.
  • the first back-side wiring pattern 410 overlaps the first and third front-side wiring patterns 310 and 330 and partially overlaps the second front-side wiring pattern 320 in plan view of the substrate 50 .
  • the second backside wiring pattern 420 is arranged inside the opening 412 inside the first backside wiring pattern 410 along the fourth side 52D of the substrate 50 .
  • the second backside wiring pattern 420 includes an eighth wiring region 414 .
  • the eighth wiring region 414 is part of the second backside wiring pattern 420 , and the physical boundary of the eighth wiring region 414 does not exist in the second backside wiring pattern 420 .
  • the eighth wiring region 414 is a transistor connection region for electrically connecting the drain electrode 88 of the transistor 80 to the heat sink 24 (see FIG. 1, for example).
  • the second back-side wiring pattern 420 overlaps the second front-side wiring pattern 320 in plan view of the substrate 50 .
  • the second insulating layer 260 includes an eighth opening 258 that exposes the eighth wiring region 414 (transistor connection region) of the second backside wiring pattern 420 .
  • the eighth wiring region 414 exposed from the eighth opening 258 is provided with the third metal plating material 344 . Therefore, the eighth wiring region 414 is joined to the heat sink 24 by the third metal plating material 344.
  • the third metal plating material 344 is solder plating, for example, and the same material as the first metal plating material 342 can be used, for example.
  • the second insulating layer 260 covers the rear surface 230B of the second wiring layer 230 except for the eighth wiring region 414 (transistor connection region). Therefore, the first backside wiring pattern 410 is not exposed from the second insulating layer 260 and is not electrically connected to the heat sink 24 .
  • each via wiring 242, 244, 246 is formed in a cylindrical shape, for example, but the shape is not particularly limited.
  • These via wirings 242 , 244 , 246 are so-called thermal vias, functioning as conductive paths between the first wiring layer 220 and the second wiring layer 230 , and from the first wiring layer 220 to the second wiring layer 230 . function as a heat dissipation path for
  • the first via wiring 242 is located within the first wiring region 312 (light-emitting element mounting region), and electrically connects the first surface-side wiring pattern 310 and the first back-side wiring pattern 410 . Therefore, the cathode electrode 68 of the light emitting element 60 and the second electrodes 116 and 126 of the first and second capacitors 110 and 120 are connected to the first back surface wiring pattern 310 and the first via wiring 242 via the first surface wiring pattern 310 and the first via wiring 242 . It is electrically connected to pattern 410 .
  • the second via wiring 244 is located in the fourth wiring region 322 (transistor mounting region) and the eighth wiring region 414 (transistor mounting region), and the second front side wiring pattern 320 and the second back side wiring pattern 420 are electrically connected. Therefore, the drain electrode 88 of the transistor 80 is electrically connected to the heat sink 24 of the stem 20 via the second front wiring pattern 320 , the second via wiring 244 and the second rear wiring pattern 420 . Also, the drain electrode 88 of the transistor 80 is electrically connected to the first electrodes 114 and 124 of the first and second capacitors 110 and 120 via the second surface wiring pattern 320 . Note that the arrangement pattern of the second via wiring 244 is not particularly limited. For example, the second via wiring 244 is evenly arranged within the fourth and eighth wiring regions 322 and 414 . In the first embodiment, for example, the second via wirings 244 are arranged in a 2 ⁇ 3 array.
  • the third via wiring 246 electrically connects the third front wiring pattern 330 and the first rear wiring pattern 410 . Therefore, the anode electrode 172 of the SBD 170 (see FIG. 12) connected to the external element connection pad 160 is connected to the third front side wiring pattern 330, the third via wiring 246, the first back side wiring pattern 410, the first via wiring 242. , and the first surface-side wiring pattern 310 to the second electrodes 116 and 126 of the first and second capacitors 110 and 120 .
  • the anode electrode 172 of the SBD 170 is connected to the cathode electrode 68 of the light emitting element 60. is also electrically connected to
  • FIG. 12 is a circuit diagram schematically showing the electrical configuration of the semiconductor light emitting device 10.
  • Light-emitting element driving circuit 70 includes light-emitting element 60 mounted on substrate 50 of light-emitting module 30 , transistor 80 (vertical MOSFET), first capacitor 110 , and second capacitor 120 . Note that FIG. 12 shows the first capacitor 110 and the second capacitor 120 as one capacitor.
  • the drain electrode 88 of the transistor 80 is connected to the first electrodes 114,124 of the first and second capacitors 110,120.
  • the drain electrode 88 of the transistor 80 and the first electrodes 114, 124 of the first and second capacitors 110, 120 are connected to the positive electrode 102 of the constant voltage source 100 via the resistance element 90.
  • FIG. A negative electrode 104 of the constant voltage source 100 is connected to the ground.
  • the constant voltage source 100 and the resistance element 90 are provided on the driving substrate 130 (see FIG. 5).
  • a voltage from constant voltage source 100 is then applied through resistive element 90, lead pin 142D (see FIGS. 1 and 2), base 22 and heat sink 24 of stem 20, and the internal wiring structure of substrate 50 to the drain of transistor 80. It is applied to the electrode 88 and the first electrodes 114,124 of the first and second capacitors 110,120.
  • the source electrode 84 of the transistor 80 is connected to the anode electrode 66 of the light emitting element 60 and to ground.
  • a ground voltage is applied from the driving substrate 130 to the source electrode 84 of the transistor 80 via the lead pin 142A (see FIGS. 1 and 2) and the wire 152A.
  • the source electrode 84 of the transistor 80 is connected to the anode electrode 66 of the light emitting element 60 via a wire 190 (see FIGS. 1 and 2).
  • a gate electrode 86 of the transistor 80 is connected to a gate driver 180 provided on the drive substrate 130 .
  • a control voltage is supplied from the gate driver 180 to the gate electrode 86 of the transistor 80 via the lead pin 142B (see FIGS. 1 and 6) and the wire 152B, and the on/off of the transistor 80 is controlled by this control voltage. be done.
  • the cathode electrode 68 of the light emitting element 60 is connected to the second electrodes 116, 126 of the first and second capacitors 110, 120.
  • the cathode electrode 68 of the light emitting element 60 is connected to the second electrodes 116, 126 of the first and second capacitors 110, 120 through the internal wiring structure of the substrate 50.
  • the cathode electrode 68 of the light emitting element 60 and the second electrodes 116 and 126 of the first and second capacitors 110 and 120 are connected to the anode electrode 172 of the SBD 170 .
  • the SBD 170 is provided on the drive substrate 130, and the anode electrode 172 of the SBD 170 is connected to the external element connection pad 160 via the lead pin 142C (see FIGS. 1 and 2) and wire 152C.
  • This external element connection pad 160 is connected to the cathode electrode 68 of the light emitting element 60 and the second electrodes 116 and 126 of the first and second capacitors 110 and 120 via the internal wiring structure of the substrate 50 .
  • a cathode electrode 174 of the SBD 170 is connected to the negative electrode 104 of the constant voltage source 100 .
  • the cathode electrode 174 of the SBD 170 is connected to the anode electrode 66 of the light emitting element 60 via the lead pin 142A (see FIGS. 1 and 2), the wire 152A, the source electrode 84 of the transistor 80, and the wire 190. It is connected to the.
  • a closed loop circuit is formed by the constant voltage source 100, the resistance element 90, the first and second capacitors 110 and 120, and the SBD 170. Thereby, the first and second capacitors 110 and 120 are charged based on the voltage supplied from the constant voltage source 100 .
  • FIG. 13 is a graph showing the light output of light emitting device 60 as a function of various source-drain resistances Rds of transistor 80.
  • FIG. 14 is a graph plotting peak light output as a function of various source-drain resistances Rds shown in FIG.
  • the source-drain resistance Rds of the transistor 80 depends on the chip area of the transistor 80. As the chip area of the transistor 80 increases, the source-drain resistance Rds decreases.
  • FIGS. 13 and 14 show the light output of the light emitting element 60 when the source-drain resistance Rds of the transistor 80 is 13 m ⁇ , 46 m ⁇ , 83 m ⁇ , 132 m ⁇ , and 184 m ⁇ .
  • the values of these source-drain resistances Rds are measured values when the gate-source voltage of the transistor 80 has risen sufficiently (in this example, the gate-source voltage is 10 V).
  • the maximum peak optical output is obtained as the optical output of the light emitting element 60 when the source-drain resistance Rds of the transistor 80 is 46 m ⁇ .
  • 14 shows the target value Pi of the peak optical output calculated based on the RLC current formula for the light emitting element driving circuit 70.
  • the target value Pi is based on the assumption that there is no switching loss of the transistor 80 and that the saturation current of the transistor 80 is sufficiently large with respect to the pulse current supplied to the light emitting element 60 from the first and second capacitors 110 and 120. It is what I did. As shown in FIG.
  • the peak optical output is obtained at a value close to the target value Pi. Also, when the source-drain resistance Rds is 46 m ⁇ , the peak optical output is obtained at a value closest to the target value Pi.
  • FIG. 15 is a graph plotting the half-maximum pulse width (full width at half maximum: FWHM) of the pulse current according to various source-drain resistances Rds shown in FIG.
  • the graph indicated by the dashed-dotted line in FIG. 15 shows the target value Wi (2 ns in this example) of the half-maximum pulse width (FWHM) calculated based on the RLC current formula for the light emitting element drive circuit 70. is.
  • this target value Wi has no switching loss of the transistor 80, and the saturation current of the transistor 80 is sufficiently large with respect to the pulse current supplied from the first and second capacitors 110 and 120 to the light emitting element 60. This is a prerequisite.
  • FIG. 15 is a graph plotting the half-maximum pulse width (full width at half maximum: FWHM) of the pulse current according to various source-drain resistances Rds shown in FIG.
  • the graph indicated by the dashed-dotted line in FIG. 15 shows the target value Wi (2 ns in this example) of the half
  • the half-maximum pulse width is obtained close to the target value Wi. Also, when the source-drain resistance Rds is 46 m ⁇ , the half-value pulse width is obtained at a value closest to the target value Wi.
  • the source-drain resistance Rds (chip area of transistor 80 ) has been determined.
  • the graphs shown in FIGS. 14 and 15 show that good peak optical output and good half-maximum pulse width are obtained when the source-drain resistance Rds is 13 m ⁇ , 46 m ⁇ , and 83 m ⁇ .
  • the chip area of the transistor 80 when the source-drain resistance Rds is 46 m ⁇ is approximately 1.6 mm 2 (1.1 mm ⁇ 1.46 mm in this example).
  • the chip area of the transistor 80 when the source-drain resistance Rds is 13 m ⁇ is about 4.3 mm 2 .
  • the chip area of the transistor 80 when the source-drain resistance Rds is 83 m ⁇ is about 0.8 mm 2 . Therefore, from the viewpoint of obtaining a good peak light output and a good half-value pulse width, the chip area of the transistor 80 is preferably 0.8 mm 2 or more and 4.3 mm 2 or less.
  • the light emitting module 30 is mounted on the heat sink 24 of the stem 20 , and the enclosing member 40 is provided on the base 22 of the stem 20 so as to surround the light emitting module 30 and the heat sink 24 .
  • the light emitting module 30 includes a light emitting element 60 and a light emitting element driving circuit 70
  • the light emitting element driving circuit 70 includes a transistor 80 that drives the light emitting element 60 .
  • Transistor 80 is implemented as a vertical MOSFET on substrate 50 mounted on heat sink 24 .
  • the source electrode 84 is arranged to overlap the drain electrode 88 in plan view of the substrate 50 . Therefore, by adopting the vertical MOSFET, the wiring path of the transistor 80 mounted on the substrate 50 can be shortened compared to the case of adopting the lateral MOSFET. As a result, the size of the substrate 50 can be reduced, and the size of the light emitting module 30 can be reduced.
  • the semiconductor light emitting device 10 of the first embodiment has the following advantages.
  • (1-1) The semiconductor light emitting device 10 includes the stem 20, the light emitting module 30, and the surrounding member 40. As shown in FIG.
  • the stem 20 includes a conductive base 22 and a conductive heat sink 24 standing on the base 22 , and the light emitting module 30 is mounted on the heat sink 24 .
  • the enclosing member 40 is provided on the base 22 so as to enclose the light emitting module 30 and the heat sink 24 .
  • the light-emitting module 30 includes a substrate 50 mounted on the heat sink 24, and a light-emitting element 60 and a light-emitting element driving circuit 70 mounted on the substrate 50.
  • FIG. 1 The semiconductor light emitting device 10 includes the stem 20, the light emitting module 30, and the surrounding member 40.
  • the stem 20 includes a conductive base 22 and a conductive heat sink 24 standing on the base 22 , and the light emitting module 30 is mounted on the heat sink 24 .
  • the light emitting element drive circuit 70 includes a transistor 80 that drives the light emitting element 60 .
  • Transistor 80 is implemented as a vertical MOSFET on substrate 50 . With this configuration, the wiring path of the transistor 80 mounted on the substrate 50 can be shortened, so that the light emitting module 30 mounted on the stem 20 can be miniaturized.
  • the chip area of the transistor 80 is determined by considering the trade-off between the increase in saturation current and the reduction in switching loss and the size of the light emitting module 30 as a whole. In the first embodiment, by setting the chip area of the transistor 80 to 0.8 mm 2 or more and 4.3 mm 2 or less, both high output and short pulse can be suitably realized.
  • the light-emitting element drive circuit 70 includes first and second capacitors 110 and 120 mounted on the substrate 50 .
  • the transistor 80 and the first and second capacitors 110 and 120 can be integrated into the light emitting module 30 .
  • the wiring inductance can be reduced.
  • relatively inexpensive ceramic capacitors can be employed for the first and second capacitors 110 and 120 rather than low inductance but expensive silicon capacitors. Thereby, the cost of the light emitting module 30 can be reduced.
  • the first capacitor 110 is mounted on the substrate 50 adjacent to the first side 82A of the transistor 80 when the substrate 50 is viewed from above.
  • the second capacitor 120 is mounted on the substrate 50 adjacent to the second side 82B of the transistor 80 in plan view of the substrate 50 . Therefore, third side 82C of transistor 80 is located between first capacitor 110 and second capacitor 120 .
  • Light emitting element 60 is arranged adjacent to third side 82C of transistor 80 and electrically connected to transistor 80 by a plurality of wires 190 . With this configuration, it is possible to arrange the transistor 80 close to the light emitting element 60 . Thus, by shortening the length of the wire 190 and shortening the wiring path through which current flows from the transistor 80 to the light emitting element 60, parasitic inductance occurring in the wiring path can be reduced.
  • the first capacitor 110 and the second capacitor 120 are arranged symmetrically with respect to the light emitting element 60 and the transistor 80 .
  • a first wiring path through which a current flows from the first capacitor 110 to the light emitting element 60 via the transistor 80 and the wire 190 and a second wiring path through which a current flows from the second capacitor 120 to the light emitting element 60 via the transistor 80 and the wire 190 are formed.
  • 2 wiring paths are arranged symmetrically with respect to the light emitting element 60 and the transistor 80 .
  • the magnetic flux formed by the current flowing through the first wiring path and the magnetic flux formed by the current flowing through the second wiring path cancel each other out. Thereby, the parasitic inductance existing in the first wiring path and the parasitic inductance existing in the second wiring path can be reduced.
  • the light emitting element drive circuit 70 supplies current to the light emitting element 60 using the first capacitor 110 and the second capacitor 120 . With this configuration, the current supplied to the light emitting element 60 can be increased.
  • the third side 82C of the transistor 80 is shorter than the first side 82A and the second side 82B of the transistor 80; Also, the distance between the first capacitor 110 and the second capacitor 120 is greater than the length of the third side 82C of the transistor 80 . According to this configuration, the short side (third side 82C) of transistor 80 is positioned between first and second capacitors 110,120. As a result, each wiring path through which current flows from the first and second capacitors 110 and 120 to the light emitting element 60 via the transistor 80 can be shortened, and the parasitic inductance generated in each wiring path can be reduced.
  • the drive board 130 that controls driving of the light emitting module 30 and the light emitting module 30 are electrically connected by a plurality of lead pins 142A, 142B, 142C, and 142D. Accordingly, driving of the light emitting module 30 can be controlled by the driving substrate 130 via the lead pins 142A, 142B, 142C, 142D. Also, a heat dissipation path from the light emitting module 30 to the driving substrate 130 can be formed by the lead pins 142A, 142B, 142C, and 142D.
  • the number of wires 190 connecting the transistor 80 and the light emitting element 60 is greater than the number of wires 152A and 152B connecting the transistor 80 and the lead pins 142A and 142B. This facilitates the flow of current from the transistor 80 to the light emitting element 60, thereby reducing the parasitic inductance.
  • the lead pin 142D is fixed to the base 22 and electrically connected to the transistor 80 through the internal wiring structure of the base 22, the heat sink 24, and the substrate 50. Thereby, the heat generated by the transistor 80 can be released from the heat sink 24 through the base 22 and the lead pins 142D.
  • the substrate 50 includes first and second via wirings 242 and 244 that penetrate through the base material 210 and electrically connect the first wiring layer 220 and the second wiring layer 230 .
  • the first wiring layer 220 includes a first surface wiring pattern 310 including a first wiring region 312 (light emitting element mounting region) and a second surface wiring pattern 320 including a fourth wiring region 322 (transistor mounting region). include.
  • the second wiring layer 230 includes a first rear wiring pattern 410 and a second rear wiring pattern 420 including an eighth wiring region 414 (transistor connection region).
  • the first via wiring 242 electrically connects the first front-side wiring pattern 310 and the first back-side wiring pattern 410 .
  • the second via wiring 244 electrically connects the second front wiring pattern 320 and the second rear wiring pattern 420 .
  • the first back-side wiring pattern 410 is provided on the heat sink 24 via the second insulating layer 260
  • the second back-side wiring pattern 420 is an eighth wiring region 414 (transistor wiring area) exposed from the second insulating layer 260 .
  • a connection region) is provided on the heat sink 24 in electrical connection with the heat sink 24 .
  • the first via wiring 242 forms a heat dissipation path for the light emitting element 60 and the second via wiring 244 forms a heat dissipation path for the transistor 80, the heat dissipation of the light emitting module 30 can be enhanced.
  • the first via wiring 242 is arranged only in the first wiring area 312 (light emitting element mounting area) immediately below the light emitting element 60 .
  • the first via wiring 242 is part of the wiring path that connects the cathode electrode 68 of the light emitting element 60 to the external element connection pad 160, and electrically connects the first surface side wiring pattern 310 and the first back side wiring pattern 410. connect to.
  • the first via wiring 242 is arranged outside the first wiring region 312 , the first and second capacitors 110 and 120 are connected from the cathode electrode 68 of the light emitting element 60 via the first surface-side wiring pattern 310 . Current flow to the second electrodes 116, 126 may be blocked.
  • the current leakage from the first surface-side wiring pattern 310 through the first via wirings 242 increases.
  • the number of the first via wirings 242 is increased, the flow of current from the first electrodes 114, 124 of the first and second capacitors 110, 120 to the light emitting element 60 via the transistor 80 and the wire 190 is inhibited. be done.
  • only one first via wiring 242 is arranged in the first wiring region 312 directly below the light emitting element 60 . Therefore, the obstruction of the current flow to the light emitting element 60 by the first via wiring 242 is suppressed.
  • the first wiring layer 220 includes a third surface-side wiring pattern 330 spaced apart from the second surface-side wiring pattern 320 .
  • the substrate 50 includes a third via wiring 246 that electrically connects the third front-side wiring pattern 330 and the first back-side wiring pattern 410 .
  • an external element connection pad 160 can be provided on the third surface side wiring pattern 330 and an SBD 170 (protection diode) can be connected to this external element connection pad 160 .
  • the third front-side wiring pattern 330 is connected to the first back-side wiring pattern 410 via the third via wiring 246, and the first back-side wiring pattern 410 is connected to the first back-side wiring pattern 410 via the first via wiring 242. It is connected to the wiring pattern 310 .
  • a light emitting element 60 is connected to the first surface-side wiring pattern 310 . Accordingly, it is possible to provide the third surface-side wiring pattern 330 at a position different from the first surface-side wiring pattern 310 , connect the SBD 170 to the third surface-side wiring pattern 330 , and connect the SBD 170 to the light emitting element 60 . can. According to this configuration, the external element connection pads 160 can be arranged using the empty space of the substrate 50 , so that the substrate 50 can be prevented from increasing in size due to the arrangement of the external element connection pads 160 .
  • 2nd Embodiment changes the internal wiring structure of the board
  • the second embodiment will be described with a focus on the differences from the configuration of the first embodiment.
  • the substrate 50A of the light emitting module 30A is, for example, a printed wiring board, and has a three-layer wiring structure as an internal wiring structure in the second embodiment.
  • the substrate 50A includes an insulating first base material 210A, a first wiring layer 220 provided on a front surface 214A of the first base material 210A, an insulating second base material 210B, and a back surface of the second base material 210B. and a second wiring layer 230 provided in 216B.
  • the substrate 50A also includes an intermediate wiring layer 240 provided on the back surface 214B of the first substrate 210A and on the front surface 216A of the second substrate 210B.
  • the first base material 210A and the second base material 210B are made of an insulating material such as a resin base material, a silicon base material, a glass base material, or a ceramic base material.
  • resin substrates made of glass epoxy resin are used as the first substrate 210A and the second substrate 210B.
  • the first wiring layer 220 includes first to third surface-side wiring patterns 310, 320, 330.
  • the first surface wiring pattern 310 includes first to third wiring regions 312, 314 and 316
  • the second surface wiring pattern 320 includes fourth to sixth wiring regions 322, 324 and 326
  • the third surface wiring pattern 310 includes first to third wiring regions 312, 314 and 316.
  • the wiring pattern 330 includes a seventh wiring region 332 .
  • the second wiring layer 230 includes first and second back side wiring patterns 410 and 420
  • the second back side wiring pattern 420 includes an eighth wiring region 414. As shown in FIG.
  • the intermediate wiring layer 240 includes a first intermediate wiring pattern 510, a second intermediate wiring pattern 520, and a third intermediate wiring pattern 530.
  • the first intermediate wiring pattern 510 is arranged along the first, second, and third sides 52A, 52B, and 52C of the substrate 50A, and is formed, for example, in a size of about 1/3 of the area of the substrate 50A. It is The first intermediate wiring pattern 510 overlaps the first front-side wiring pattern 310 and the first back-side wiring pattern 410 in plan view of the substrate 50A.
  • the second intermediate wiring pattern 520 is arranged along the first, second and fourth sides 52A, 52B, 52D of the substrate 50A and is spaced apart from the first intermediate wiring pattern 510.
  • the second intermediate wiring pattern 520 is formed in a size slightly smaller than approximately 2/3 of the area of the substrate 50A, for example.
  • the second intermediate wiring pattern 520 is formed, for example, in the same size and shape as the first surface-side wiring pattern 310, and is the same as the first surface-side wiring pattern 310 in plan view of the substrate 50A.
  • a notch 522 is included at the location.
  • the second intermediate wiring pattern 520 overlaps the second front wiring pattern 320 and the second rear wiring pattern 420 and partially overlaps the first rear wiring pattern 410 in plan view of the substrate 50A. .
  • the third intermediate wiring pattern 530 is arranged along the first and fourth sides 52A and 52D of the substrate 50A and is spaced apart from the second intermediate wiring pattern 520.
  • the third intermediate wiring pattern 530 is formed, for example, in the same size and shape as the third surface-side wiring pattern 330, and is adjacent to the notch 522 of the second intermediate wiring pattern 520 (however, spaced apart).
  • the total area of the second intermediate wiring pattern 520 and the third intermediate wiring pattern 530 corresponds to about 2/3 of the area of the substrate 50A.
  • the second intermediate wiring pattern 520 and the third intermediate wiring pattern 530 are spaced apart from each other so that their combined shape is a rectangle having a size of about 2/3 of the area of the substrate 50A.
  • the third intermediate wiring pattern 530 overlaps the third front-side wiring pattern 330 and the first back-side wiring pattern 410 in plan view of the substrate 50A.
  • the substrate 50A includes a first insulating layer 250 and a second insulating layer 260, as in the first embodiment.
  • the configuration of the first insulating layer 250 and the configuration of the second insulating layer 260 are the same as in the first embodiment, and detailed description thereof will be omitted.
  • the substrate 50A penetrates the first and second base materials 210A and 210B to form the first wiring layer 220 and the second wiring layer 230, as in the first embodiment. It includes first to third via wirings 242, 244, and 246 electrically connecting to and from.
  • the first via wiring 242 electrically connects the first surface-side wiring pattern 310 , the first intermediate wiring pattern 510 and the first back-side wiring pattern 410 .
  • the second via wiring 244 electrically connects the second front wiring pattern 320 , the second intermediate wiring pattern 520 and the second rear wiring pattern 420 .
  • the third via wiring 246 electrically connects the third front wiring pattern 330 , the third intermediate wiring pattern 530 and the first rear wiring pattern 410 .
  • the substrate 50A further includes a plurality of (for example, four) fourth vias electrically connecting the first intermediate wiring pattern 510 and the first backside wiring pattern 410.
  • the fourth via wiring 248 is made of a metal material such as Cu. Note that the arrangement pattern of the fourth via wiring 248 is not particularly limited.
  • the fourth via wiring 248 is evenly arranged within the first intermediate wiring pattern 510 except for the position of the first via wiring 242 .
  • the fourth via wiring 248 is arranged in line with the first via wiring 242 .
  • the first via wiring 242 electrically connects the first surface-side wiring pattern 310 , the first intermediate wiring pattern 510 and the first back-side wiring pattern 410 .
  • This first via wiring 242 is also used as a heat dissipation path.
  • the substrate 50A of the light-emitting module 30A includes a plurality (eg, four) of fourth via wirings 248 connecting the first intermediate wiring pattern 510 and the first back-side wiring pattern 410 together.
  • These fourth via wirings 248 do not block the flow of current to the light emitting element 60 as described above, and contribute to enhancing heat dissipation. Therefore, in 2nd Embodiment, heat dissipation can be improved compared with 1st Embodiment.
  • the light emitting module 30 may include a light receiving element 600 that is embedded in the substrate 50B and receives light emitted from the light emitting element 60 .
  • the light receiving element 600 is, for example, a photodiode.
  • the light emitting element 60 also has a light emitting end face 65 on the opposite side of the light emitting end face 64 .
  • the light emitting element 60 mainly emits the laser beam LB1 from the light emitting end surface 64 and also emits the laser beam LB2 from the light emitting end surface 65 .
  • the light receiving element 600 detects this laser beam LB2 and outputs the detected value to the driving substrate 130 (see FIG. 5).
  • a silicon substrate 210C is used as the base material of the substrate 50B instead of the base materials 210, 210A, and 210B of the above embodiments.
  • a second surface-side wiring pattern 320A is used instead of the second surface-side wiring pattern 320 of each of the above-described embodiments.
  • the second surface wiring pattern 320A is formed to expose the surface 218 of the silicon substrate 210C in the region between the light emitting element 60 and the transistor 80.
  • the light receiving element 600 is embedded in the silicon substrate 210C in the region between the light emitting element 60 and the transistor 80. As shown in FIG.
  • FIG. 23 is a cross-sectional view showing a configuration example of the light receiving element 600 formed in the silicon substrate 210C.
  • the light receiving element 600 includes a light receiving surface 602 exposed from the surface 218 of the silicon substrate 210C, and an anode electrode 604 and a cathode electrode 606 formed on the surface 218 of the silicon substrate 210C.
  • the anode electrode 604 of the light receiving element 600 is connected by a wire 702 to a lead pin 712 (see FIG. 21), and this lead pin 712 is connected to the driving substrate 130 (see FIG. 5).
  • the cathode electrode 606 is connected to the second wiring layer 230 by a via wiring 722 passing through the silicon substrate 210C.
  • the second wiring layer 230 is connected to the fourth surface-side wiring pattern 340 of the first wiring layer 220 by via wiring 724 .
  • the fourth surface-side wiring pattern 340 is provided with connection pads 726 made of a metal plating material, and these connection pads 726 are connected to lead pins 714 (see FIG. 21) by wires 704. .
  • This lead pin 714 is connected to the drive board 130 (see FIG. 5).
  • the light receiving element 600 can detect malfunction of the light emitting element 60 by detecting the laser beam LB2 emitted from the light emitting element 60 with the light receiving surface 602 .
  • the lead pins 142A, 142B, 142C, 142D account for most of the thermal resistance. Further, this thermal resistance increases as the distance between the rear surface 22B of the base 22 and the driving substrate 130 increases (because the terminal portions 148A, 148B, 148C, and 148D are longer). Such thermal resistance causes the temperature of the light emitting element 60 to rise.
  • FIG. 26 shows the relationship between the heat transfer coefficient representing the heat dissipation from the back surface of the driving substrate 130 when the heat dissipation member 800 is not provided, the switching frequency of the transistor 80, and the temperature of the light emitting element 60 (hereinafter "LD temperature").
  • LD temperature the temperature of the light emitting element 60
  • FIG. 27 is a graph showing the relationship between the heat transfer coefficient, the switching frequency and the LD temperature when the heat dissipation member 800 is provided.
  • the heat conduction analysis results are shown for the case of natural air cooling, the case of forced air cooling, and the case of water cooling.
  • a Cu plate is used as the heat dissipation member 800 .
  • the length of the heat radiating member 800 is 1 ⁇ 8 of the peripheral length of the outer peripheral surface 22C, and the thickness of the heat radiating member 800 is 1 mm.
  • thermal conduction path the thermal resistance of the path from the light-emitting element 60 to the back surface of the driving substrate 130 (hereinafter referred to as "thermal conduction path") is 351 K/W when the heat dissipation member 800 is not provided.
  • the thermal resistance of the heat conduction path when the member 800 is provided is 151 K/W. Therefore, by providing the heat dissipation member 800, the heat resistance is reduced to about 1/2.
  • the allowable value of the switching frequency considering the LD temperature is 50 kHz.
  • the LD temperature when the switching frequency is 100 kHz is reduced by about 30° C. compared to the case where the heat dissipation member 800 is not provided. ing. Therefore, the heat dissipation is improved, and when the heat dissipation member 800 is provided, a switching frequency of 100 kHz can be used by performing forced air cooling.
  • vias 132 may be provided in the lands 131A of the driving substrate 130 with which the heat dissipation member 800 is in contact.
  • This land 131A has a larger area than the land 131 with which the heat dissipation member 800 contacts in the configuration of FIG. 25 described above.
  • FIG. 29 is a graph showing the relationship between the heat transfer coefficient, the switching frequency, and the LD temperature when vias 132 are provided in the lands 131A of the drive substrate 130 (configuration of FIG. 28).
  • a Cu plate is used as the heat dissipation member 800
  • the length of the heat dissipation member 800 is 1/8 of the peripheral length of the outer peripheral surface 22C
  • the thickness of the heat dissipation member 800 is 1 mm. .
  • the thermal resistance of the heat conduction path when the vias 132 are provided is 117 K/W, which is lower than when the vias 132 are not provided (see FIG. 27). Also, when the via 132 is provided, the LD temperature when using 100 kHz and 200 kHz as the switching frequency is reduced by about 5° C. compared to when the via 132 is not provided (see FIG. 27). Therefore, the heat dissipation is improved, and when the vias 132 are provided, forced air cooling makes it possible to use a switching frequency of 200 kHz.
  • the length of the heat radiating member 800 may be 1/4 of the peripheral length of the outer peripheral surface 22C.
  • FIG. 31 is a graph showing the relationship between the heat transfer coefficient, switching frequency and LD temperature in the configuration of FIG. As in the configuration of FIG. 28 described above, a Cu plate is used as the heat dissipation member 800, and the thickness of the heat dissipation member 800 is set to 1 mm.
  • the thermal resistance of the heat conduction path is 107 K/W when the length of the heat dissipating member 800 is 1/4 of the length of the circumference of the outer peripheral surface 22C. It is almost the same as when it is 1/8 of the peripheral length of the surface 22C (see FIG. 29).
  • FIG. 32 shows a case where the length of the heat radiating member 800 is 1/3 of the peripheral length of the outer peripheral surface 22C.
  • the thermal resistance of the heat conduction path in this case is 105 K/W, which is almost the same as when the length of the heat radiating member 800 is 1 ⁇ 8 of the peripheral length of the outer peripheral surface 22C (see FIG. 29).
  • the thermal resistance of the heat radiating member 800 under this condition is 0.5 K/W or less.
  • the heat radiating member 800 has a thickness of 1.5 mm and a length of 1/4 of the peripheral length of the outer peripheral surface 22C. 0.5 K/W or less.
  • the heat radiating member 800 has a thickness of 3.0 mm or more and a length of 1/3 of the peripheral length of the outer peripheral surface 22C. Thermal resistance becomes 0.5 K/W or less.
  • each of the via wirings 242, 244, 246, and 248 may be filled with a substance having high thermal conductivity and used as a filled via. Thereby, the amount of heat conduction can be increased, and the function of the thermal via can be improved.
  • each via wiring 242, 244, 246, 248 is not limited to a hollow shape, and may be formed in a cylindrical shape, for example.
  • the number of the second via wirings 244 is not limited to six, and may be any other number. In other words, the number of second via wirings 244 can be one or more.
  • the number of fourth via wirings 248 is not limited to four, and may be any other number. In other words, the number of second via wirings 244 can be one or more.
  • At least one of the first and second capacitors 110 and 120 of the light emitting element drive circuit 70 may be mounted on another substrate.
  • the vertical MOSFET transistor 80
  • One or three or more capacitors may be used instead of the first and second capacitors 110 and 120 .
  • the number of intermediate wiring layers 240 is not limited to one.
  • a plurality of intermediate wiring layers 240 may be interposed inside the substrate 210 .
  • a protective diode (for example, SBD 170) connected in reverse parallel to the light emitting element 60 may be mounted on the light emitting module 30 (for example, the substrate 50).
  • SBD 170 the light emitting module
  • the driving substrate 130 can be miniaturized and the size of the entire system can be reduced.
  • the term “on” as used in this disclosure includes the meanings of “on” and “above” unless the context clearly indicates otherwise.
  • the phrase “a first element is mounted on a second element” means that in some embodiments the first element may be placed directly on the second element in contact with the second element, while in others It is contemplated that in the embodiment of , the first element may be positioned above the second element without contacting the second element. That is, the term “on” does not exclude structures in which other elements are formed between the first element and the second element.
  • the Z-axis direction used in the present disclosure does not necessarily have to be the vertical direction, nor does it have to match the vertical direction perfectly.
  • various structures according to the present disclosure e.g., the structure shown in FIG. 1 are configured such that the Z-axis "top” and “bottom” described herein are the vertical “top” and “bottom” It is not limited to one thing.
  • the X-axis direction may be vertical, or the Y-axis direction may be vertical.
  • the light emitting module (30; 30A) is a substrate (50; 50A; 50B) mounted on the heat sink (24); a light emitting element (60) mounted on the substrate (50; 50A; 50B); a light-emitting element driving circuit (70) mounted on the substrate (50; 50A; 50B);
  • the light emitting element driving circuit (70) includes a transistor (80) for driving the light emitting element (60), A semiconductor light emitting device (10), wherein said transistor (80) is mounted as a vertical MOSFET on said substrate (50; 50A; 50B).
  • the transistor (80) has a first side (82A) and a second side (82B) parallel to each other, and the first side (82A). Having a rectangular shape having a third side (82C) and a fourth side (82D) parallel to each other connecting the second side (82B),
  • the light emitting element drive circuit (70) further mounted on the substrate (50; 50A; 50B) adjacent to the first side (82A) of the transistor (80) in plan view of the substrate (50; 50A; 50B), the transistor (80) a first capacitor (110) electrically connected to mounted on the substrate (50; 50A; 50B) adjacent to the second side (82B) of the transistor (80) in plan view of the substrate (50; 50A; 50B), the transistor (80) a second capacitor (120) electrically connected to In plan view of the substrate (50; 50A; 50B), the third side (82C) of the transistor (80) is located between the
  • the light emitting element (60) is positioned adjacent to the third side (82C) of the transistor (80) and electrically connected to the transistor (80) by a plurality of wires (190). , and the semiconductor light emitting device (10) according to Appendix A1.
  • Appendix A5 Appendix A1 comprising a plurality of lead pins (142A, 142B, 142C, 142D) electrically connecting a driving substrate (130) for controlling driving of the light emitting module (30; 30A) and the light emitting module (30; 30A)
  • the semiconductor light emitting device (10) according to any one of A4.
  • the plurality of lead pins (142A, 142B, 142C, 142D) are provided through the base (22) and electrically connected to the transistor (80) by a plurality of first wires (152A, 152B). including a plurality of first lead pins (142A, 142B); to appendix A5, wherein the transistor (80) is electrically connected to the light emitting element (60) by a plurality of second wires (190) that are greater in number than the plurality of first wires (152A, 152B); A semiconductor light emitting device (10) according to claim.
  • the plurality of lead pins (142A, 142B, 142C, 142D) are fixed to the base (22) and internal wiring of the base (22), the heat sink (24), and the substrate (50; 50A; 50B).
  • the plurality of lead pins (142A, 142B, 142C, 142D) are for electrically connecting a protection diode (170) connected in reverse parallel to the light emitting element (60) to the substrate (50; 50A; 50B).
  • the drive board (130) includes a land (131; 131A) on which the second lead pin (142D) is mounted, and the land (131; 131A) includes a plurality of vias (132).
  • Appendix A10 Appendices A5 to A9 further comprising a heat dissipation member (800) provided in contact with the outer peripheral surface (22C) of the base (22) and electrically connecting the drive board (130) and the base (22) A semiconductor light emitting device (10) according to any one of the above.
  • the substrate (50; 50A; 50B) includes an insulating base material (210; 210A, 210B), The semiconductor light emitting device (10 ).
  • the substrate (50; 50A; 50B) is a first wiring layer (220) provided on the surface of the base material (210; 210A, 210B); a second wiring layer (230) provided on the back surface of the base material (210; 210A, 210B); a plurality of via wirings (242, 244, 246, 248) penetrating through the base material (210; 210A, 210B) and electrically connecting the first wiring layer (220) and the second wiring layer (230); )When, Provided on the surface of the first wiring layer (220), a part of the first wiring layer (220) is a light emitting element mounting region (312) on which the light emitting element (60) is mounted and the transistor (80).
  • the first wiring layer (220) is a first surface side wiring pattern (310) including the light emitting element mounting region (312); a second surface-side wiring pattern (320) provided apart from the first surface-side wiring pattern (310) and including the transistor mounting region (322);
  • the second wiring layer (230) is a first back side wiring pattern (410); a second backside wiring pattern (420) provided apart from the first backside wiring pattern (410) and including the transistor connection region (414);
  • the plurality of via wirings (242, 244, 246, 248) are a first via wiring (242) that electrically connects the first surface-side wiring pattern (310) and the first back-side wiring pattern (410); a second via wiring (244) that electrically connects the second front wiring pattern (320) and the second rear wiring pattern
  • the first wiring layer (220) further includes a third surface-side wiring pattern (330) spaced apart from the second surface-side wiring pattern (320),
  • the plurality of via wirings (242, 244, 246, 248) further comprise a third via wiring ( 246).
  • the substrate (50A) further includes an intermediate wiring layer (240) provided inside the base material (210; 210A, 210B),
  • the intermediate wiring layer (240) includes a first intermediate wiring pattern (510) and a second intermediate wiring pattern (520),
  • the first via wiring (242) electrically connects the first surface side wiring pattern (310), the first intermediate wiring pattern (510) and the first back side wiring pattern (410),
  • the second via wiring (244) electrically connects the second surface side wiring pattern (320), the second intermediate wiring pattern (520) and the second back side wiring pattern (420); to Appendix A13 or A14, wherein the substrate (50A) further includes a fourth via wiring (248) electrically connecting the first intermediate wiring pattern (510) and the first backside wiring pattern (410);
  • a semiconductor light emitting device (10) according to claim.
  • Appendix A20 of Appendices A1 to A19, wherein the enclosing member (40) and the stem (20) form a hollow sealing structure by airtightly sealing the housing space (42) housing the light emitting module (30; 30A) in a hollow state.
  • a semiconductor light emitting device (10) according to any one of the above.
  • the light emitting element driving circuit (70) includes a transistor (80) for driving the light emitting element (60), A light emitting module (30; 30A), wherein said transistor (80) is implemented as a vertical MOSFET on said substrate (50; 50A; 50B).
  • Appendix B2 The light emitting module (30; 30A) according to Appendix B1, wherein the light emitting element driving circuit (70) further includes a capacitor (110; 120) mounted on the substrate (50; 50A; 50B).
  • the transistor (80) has a first side (82A) and a second side (82B) parallel to each other, and the first side (82A). Having a rectangular shape having a third side (82C) and a fourth side (82D) parallel to each other connecting the second side (82B),
  • the light emitting element drive circuit (70) further mounted on the substrate (50; 50A; 50B) adjacent to the first side (82A) of the transistor (80) in plan view of the substrate (50; 50A; 50B), the transistor (80) a first capacitor (110) electrically connected to mounted on the substrate (50; 50A; 50B) adjacent to the second side (82B) of the transistor (80) in plan view of the substrate (50; 50A; 50B), the transistor (80) a second capacitor (120) electrically connected to In plan view of the substrate (50; 50A; 50B), the third side (82C) of the transistor (80) is located between the

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Abstract

半導体発光装置（１０）は、ステム（２０）と発光モジュール（３０）と包囲部材（４０）とを備えている。ステム（２０）は、導電性のベース（２２）と、ベース（２２）上に立設し、発光モジュール（３０）が搭載された導電性のヒートシンク（２４）とを含む。包囲部材（４０）は、発光モジュール（３０）とヒートシンク（２４）とを囲むようにベース（２２）上に設けられている。発光モジュール（３０）は、ヒートシンク（２４）に搭載された基板（５０）と、基板（５０）上に実装された発光素子（６０）と、基板（５０）上に実装された発光素子駆動回路（７０）とを含む。発光素子駆動回路（７０）は、発光素子（６０）を駆動するトランジスタ（８０）を含む。トランジスタ（８０）は、基板（５０）上に縦型ＭＯＳＦＥＴとして実装されている。

Description

半導体発光装置
　本開示は、半導体発光装置に関する。
　半導体発光装置の一つに、半導体レーザ装置がある。半導体レーザ素子を光源として備える半導体レーザ装置は、様々な電子機器に搭載される光源装置として広く採用されている。特許文献１は、半導体レーザチップとステムとを備えた半導体レーザ装置の一例を開示している。
特開２０１６－２９７１８号公報
　半導体レーザ素子は、トランジスタを含む駆動回路によって駆動される。半導体レーザ素子と駆動回路をステムに搭載する場合、それら半導体レーザ素子および駆動回路を含む発光モジュールの小型化が求められる。
　本開示の一態様による半導体発光装置は、発光モジュールと、導電性のベースと、前記ベース上に立設し、前記発光モジュールが搭載された導電性のヒートシンクとを含むステムと、前記発光モジュールと前記ヒートシンクとを囲むように前記ベース上に設けられた包囲部材とを備えている。前記発光モジュールは、前記ヒートシンクに搭載された基板と、前記基板上に実装された発光素子と、前記基板上に実装された発光素子駆動回路とを含む。前記発光素子駆動回路は、前記発光素子を駆動するトランジスタを含む。前記トランジスタは、前記基板上に縦型ＭＯＳＦＥＴとして実装されている。
　本開示の半導体発光装置によれば、ステムに搭載される発光モジュールを小型化することができる。
図１は、第１実施形態にかかる例示的な半導体発光装置を概略的に示す斜視図である。 図２は、図１の半導体発光装置の概略断面図である。 図３は、ステムおよびリードピンを概略的に示す斜視図である。 図４は、図３とは反対側の視点から視たステムおよびリードピンを概略的に示す斜視図である。 図５は、半導体発光装置および駆動基板を概略的に示す斜視図である。 図６は、第１実施形態にかかる発光モジュールを概略的に示す平面図である。 図７は、図６の発光モジュールの斜視図である。 図８は、図６の発光モジュールの基板の内部配線構造を示す平面図である。 図９は、図６の発光モジュールの基板の内部配線構造を示す平面図である。 図１０は、図６の１０－１０線に沿った断面図である。 図１１は、図６の１１－１１線に沿った断面図である。 図１２は、半導体発光装置の電気的構成を概略的に示す回路図である。 図１３は、トランジスタ（縦型ＭＯＳＦＥＴ）の種々のソース－ドレイン間抵抗に応じた発光素子の光出力を示すグラフである。 図１４は、図１３に示す種々のソース－ドレイン間抵抗に応じた発光素子のピーク光出力をプロットしたグラフである。 図１５は、図１３に示す種々のソース－ドレイン間抵抗に応じた発光素子へのパルス電流の半値パルス幅をプロットしたグラフである。 図１６は、第２実施形態にかかる例示的な半導体発光装置を概略的に示す斜視図である。 図１７は、図１６の発光モジュールの基板の内部配線構造を示す平面図である。 図１８は、図１６の発光モジュールの基板の内部配線構造を示す平面図である。 図１９は、図１６の発光モジュールの基板の内部配線構造を示す平面図である。 図２０は、図１７の２０－２０線に沿った位置における図１６の断面図である。 図２１は、変更例の半導体発光装置を概略的に示す平面図である。 図２２は、図２１の発光モジュールを概略的に示す平面図である。 図２３は、基板に埋め込まれた受光素子の構成例を概略的に示す断面図である。 図２４は、変更例のステムを示す斜視図である。 図２５は、変更例の半導体発光装置を概略的に示す斜視図である。 図２６は、放熱部材を含まない半導体発光装置に対する熱伝導解析結果を示すグラフである。 図２７は、放熱部材を含む半導体発光装置に対する熱伝導解析結果を示すグラフである。 図２８は、変更例の半導体発光装置を概略的に示す斜視図である。 図２９は、駆動基板のランドにビアを設けた場合の熱伝導解析結果を示すグラフである。 図３０は、変更例の半導体発光装置を概略的に示す斜視図である。 図３１は、放熱部材の長さを変更したときの熱伝導解析結果を示すグラフである。 図３２は、放熱部材の長さを変更したときの熱伝導解析結果を示すグラフである。
　以下、添付図面を参照して本開示における半導体発光装置の実施形態を説明する。
　なお、説明を簡単かつ明確にするために、図面に示される構成要素は、必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図ではハッチングが省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
　以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
　［第１実施形態］
　図１は、第１実施形態にかかる例示的な半導体発光装置１０を概略的に示す斜視図であり、図２は、図１の半導体発光装置１０の断面図である。なお、本開示では、単に説明を目的として、図１等の図中に示された互いに直交するＸＹＺ軸に基づいて構成部材を説明する場合がある。以下では、＋Ｚ方向を上、－Ｚ方向を下、＋Ｘ方向を右、－Ｘ方向を左と定義する。
　まず、パッケージ構造の概要を説明する。
　図１および図２に示されるように、半導体発光装置１０は、ステム２０と、ステム２０に実装された発光モジュール３０と、包囲部材４０とを備えている。ステム２０は、ベース２２と、ベース２２上に立設したヒートシンク２４とを含む。発光モジュール３０はヒートシンク２４に搭載されている。包囲部材４０は、発光モジュール３０とヒートシンク２４とを囲むようにベース２２上に設けられている。ステム２０と包囲部材４０とを用いて発光モジュール３０をパッケージングした構造はＣＡＮパッケージ構造とも呼ばれる。
　包囲部材４０は、発光モジュール３０を収容する収容空間４２を画定する。包囲部材４０は、ステム２０のベース２２に固定され、ステム２０とともに収容空間４２を中空状態に気密して中空封止構造を形成する。
　第１実施形態では、包囲部材４０は、キャップ４４と、透光板４６（図２参照）とを含む。なお、透光板４６は、半導体発光装置１０の用途に応じて省略され得る。キャップ４４の材質は特に限定されないが、例えば鉄（Ｆｅ）またはＦｅ合金等の遮光性を有する金属材料で形成されている。第１実施形態では、キャップ４４は、頂部４４Ａ、筒部４４Ｂ、およびフランジ部４４Ｃを含み、これら頂部４４Ａ、筒部４４Ｂ、およびフランジ部４４Ｃは一体に形成されている。
　筒部４４Ｂは、例えば円筒状に形成されている。頂部４４Ａは、筒部４４Ｂの一端（図１および図２において上端）に位置し、フランジ部４４Ｃは、筒部４４Ｂの他端（図１および図２において下端）に位置している。フランジ部４４Ｃは、ベース２２の表面２２Ａに例えば溶接または接合材等によって固定されている。頂部４４Ａは、発光モジュール３０から出射された光を通過させる窓部４４ＡＷを含む。窓部４４ＡＷは、例えば円形状に形成されている。
　透光板４６は、キャップ４４の内側から頂部４４Ａに接合材等により固定されて窓部４４ＡＷを塞いでいる。透光板４６は、例えばガラス等の透明材料で形成されており、窓部４４ＡＷを通過する光を透過させる。また、透光板４６は、包囲部材４０により囲まれた発光モジュール３０の収容空間４２を封止する封止部材としての役割も果たす。
　次に、発光モジュール３０の概要を説明する。
　発光モジュール３０は、基板５０と、発光素子６０と、発光素子駆動回路７０とを含む。発光素子６０と発光素子駆動回路７０は基板５０に実装されている。発光素子６０は、レーザダイオード（半導体レーザ素子）である。発光素子駆動回路７０は、発光素子６０を駆動するトランジスタ８０を含む。トランジスタ８０は、縦型構造の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）として基板５０に実装されている。本開示では、縦型構造のＭＯＳＦＥＴを縦型ＭＯＳＦＥＴと呼ぶ。
　第１実施形態において、発光素子駆動回路７０はさらに、第１キャパシタ１１０と第２キャパシタ１２０とを含む。第１および第２キャパシタ１１０，１２０の種類は特に限定されないが、例えば、比較的安価なセラミックキャパシタを採用することができる。発光素子駆動回路７０は、第１および第２キャパシタ１１０，１２０に蓄積された電荷を、トランジスタ８０を介して発光素子６０にパルス電流として供給することで発光素子６０を駆動する。
　次に、ステム２０の構造を説明する。
　図３は、ステム２０の構造を概略的に示した斜視図であり、図４は、図３とは反対側の視点から視たステム２０の斜視図である。
　上記したように、ステム２０は、ベース２２およびヒートシンク２４を含む。第１実施形態では、ベース２２およびヒートシンク２４は一体に形成されている。ステム２０は、例えば銅（Ｃｕ）、Ｃｕ合金、Ｆｅ、Ｆｅ合金等の導電性材料で形成されている。なお、ベース２２とヒートシンク２４が異なる金属で形成されてもよい。
　ベース２２は、ベース２２の厚さ方向に視て例えば略円形状である。本開示において、ベース２２の厚さ方向とは、ベース２２の表面２２Ａに直交する方向（Ｚ軸方向）のことを言う。ベース２２の大きさは特に限定されない。例えば、ベース２２の直径は５．６ｍｍ程度であり、厚さは１．２ｍｍ程度である。
　ヒートシンク２４は、ベース２２の表面２２Ａに一体に設けられている。ヒートシンク２４は、ベース２２の厚さ方向に視て例えば略扇形状である。ヒートシンク２４のサイズは特に限定されない。例えば、ベース２２の表面２２Ａからのヒートシンク２４の高さ（Ｚ軸方向の寸法）は４．４５ｍｍ程度であり、ヒートシンク２４の厚さ（Ｙ軸方向の寸法）は最も厚い部分において０．７５ｍｍ程度である。
　ヒートシンク２４は、平面状の支持面２４Ａを含み、この支持面２４Ａに発光モジュール３０が搭載されている。例えば、発光モジュール３０は、図示しない導電性接合材によって支持面２４Ａに接合され、この導電性接合材を介してヒートシンク２４に電気的に接続されている。第１実施形態では、ヒートシンク２４は、発光モジュール３０のトランジスタ８０に導電性接合材を介して電気的に接続されている。導電性接合材としては、例えば銀（Ａｇ）ペースト等の導電ペーストを使用することができる。
　ベース２２は、ベース２２を厚さ方向に貫通する複数の貫通孔、第１実施形態では、例えば３つの貫通孔２６Ａ，２６Ｂ，２６Ｃを含む。各貫通孔２６Ａ，２６Ｂ，２６Ｃは、ベース２２の厚さ方向に視て例えば略円形状である。各貫通孔２６Ａ，２６Ｂ，２６Ｃのサイズは特に限定されない。例えば、各貫通孔２６Ａ，２６Ｂ，２６Ｃの直径は１．０ｍｍ程度である。
　図５は、半導体発光装置１０の実装例を概略的に示す斜視図である。半導体発光装置１０は、発光モジュール３０の駆動を制御する駆動基板１３０上に実装されている。半導体発光装置１０は、発光モジュール３０と駆動基板１３０とを電気的に接続する複数のリードピン、第１実施形態では、例えば４本のリードピン１４２Ａ，１４２Ｂ，１４２Ｃ，１４２Ｄを含む。第１実施形態において、リードピン１４２Ａ，１４２Ｂは第１リードピンに相当し、リードピン１４２Ｄは第２リードピンに相当し、リードピン１４２Ｃは第３リードピンに相当する。
　図１、図３、および図４に示されるように、リードピン１４２Ａ，１４２Ｂ，１４２Ｃはベース２２を貫通している。第１実施形態において、リードピン１４２Ａ，１４２Ｂ，１４２Ｃは、ベース２２の貫通孔２６Ａ，２６Ｂ，２６Ｃにそれぞれ挿通されている。これら貫通孔２６Ａ，２６Ｂ，２６Ｃの内部には、それぞれリードピン１４２Ａ，１４２Ｂ，１４２Ｃをベース２２に対し電気的に絶縁する絶縁材１４４が充填されている。絶縁材１４４は、例えばガラス等によって形成されている。
　リードピン１４２Ａ，１４２Ｂ，１４２Ｃは、接続部１４６Ａ，１４６Ｂ，１４６Ｃと端子部１４８Ａ，１４８Ｂ，１４８Ｃとを含む。接続部１４６Ａ，１４６Ｂ，１４６Ｃはベース２２の表面２２Ａから突出した部分であり、端子部１４８Ａ，１４８Ｂ，１４８Ｃはベース２２の裏面２２Ｂから突出した部分である。接続部１４６Ａ，１４６Ｂ，１４６Ｃの長さは特に限定されない。例えば、接続部１４６Ａ，１４６Ｂ，１４６Ｃの長さは、１．０ｍｍ程度である。
　図２および図４に示されるように、リードピン１４２Ｄは、接続部１４６Ｄと端子部１４８Ｄとを含む。接続部１４６Ｄは端子部１４８Ｄの一端に設けられており、ベース２２の裏面２２Ｂに接合されている。したがって、リードピン１４２Ｄはベース２２に固定されている。リードピン１４２Ｄは、ベース２２の厚さ方向に視てヒートシンク２４と重なる位置に固定されている。このリードピン１４２Ｄは、ベース２２およびヒートシンク２４を介して発光モジュール３０のトランジスタ８０に電気的に接続されている。
　リードピン１４２Ａ，１４２Ｂ，１４２Ｃ，１４２Ｄの端子部１４８Ａ，１４８Ｂ，１４８Ｃ，１４８Ｄは、駆動基板１３０への半導体発光装置１０の実装に用いられる。端子部１４８Ａ，１４８Ｂ，１４８Ｃ，１４８Ｄの長さは特に限定されない。例えば、端子部１４８Ａ，１４８Ｂ，１４８Ｃ，１４８Ｄの長さは、駆動基板１３０への半導体発光装置１０の実装前において６．５ｍｍ程度であり、駆動基板１３０への半導体発光装置１０の実装状態において１．０ｍｍ程度である。
　ここで、駆動基板１３０への半導体発光装置１０の実装状態における端子部１４８Ａ，１４８Ｂ，１４８Ｃ，１４８Ｄの長さは、ベース２２の裏面２２Ｂと駆動基板１３０との離間距離に相当する。この離間距離が大きくなるほど端子部１４８Ａ，１４８Ｂ，１４８Ｃ，１４８Ｄが長くなり、リードピン１４２Ａ，１４２Ｂ，１４２Ｃ，１４２Ｄで発生する熱抵抗が増大する。このような熱抵抗は、発光素子６０の温度を上昇させる要因となるため、ベース２２の裏面２２Ｂと駆動基板１３０との離間距離は短いことが望ましい。
　リードピン１４２Ａ，１４２Ｂ，１４２Ｃの接続部１４６Ａ，１４６Ｂ，１４６Ｃは、発光モジュール３０とそれぞれワイヤ１５２Ａ，１５２Ｂ，１５２Ｃ（図１参照）によって電気的に接続されている。ワイヤ１５２Ａ，１５２Ｂ，１５２Ｃには、例えば金（Ａｕ）等の金属材料を用いることができる。第１実施形態では、接続部１４６Ａは、例えば２本のワイヤ１５２Ａによって発光モジュール３０のトランジスタ８０に電気的に接続されている。接続部１４６Ｂは、例えば１本のワイヤ１５２Ｂによって発光モジュール３０のトランジスタ８０に電気的に接続されている。接続部１４６Ｃは、例えば１本のワイヤ１５２Ｃによって発光モジュール３０の基板５０に設けられた外部素子接続パッド１６０に電気的に接続されている。
　外部素子接続パッド１６０は、外部素子を基板５０（発光モジュール３０）に接続するために用いられる。なお、第１実施形態において、外部素子接続パッド１６０に接続される外部素子は、駆動基板１３０に設けられたショットキーバリアダイオード（ＳＢＤ）１７０（図１２参照）である。後述するように、ＳＢＤ１７０は、発光素子６０に逆並列に接続されて発光素子６０の保護ダイオードとして機能し、発光素子６０に逆電流が流れることを抑制する。
　図６は、第１実施形態にかかる発光モジュール３０を概略的に示す平面図であり、図７は、発光モジュール３０の斜視図である。図８および図９は、発光モジュール３０の基板５０の内部配線構造を示す平面図である。図１０は、図６の１０－１０線に沿った断面図であり、図１１は、図６の１１－１１線に沿った断面図である。
　図６に示されるように、基板５０は矩形状を有している。基板５０のサイズは特に限定されない。例えば、基板５０は、互いに平行な第１の辺５２Ａおよび第２の辺５２Ｂの長さ（Ｚ軸方向の寸法）が２．５ｍｍ程度であり、第１の辺５２Ａと第２の辺５２Ｂとを結ぶ互いに平行な第３の辺５２Ｃおよび第４の辺５２Ｄの長さ（Ｘ軸方向の寸法）が２．６ｍｍ程度の略正方形状を有している。基板５０の厚みは、例えば０．３ｍｍ程度である。なお、本開示において使用される用語「平行」とは、２つの対象物が互いに完全に平行である場合だけでなく、完全に平行ではないが実質的に平行な場合も含む。
　レーザダイオードである発光素子６０、発光素子６０を駆動するトランジスタ８０、第１キャパシタ１１０、および第２キャパシタ１２０は、基板５０上に実装されている。これら発光素子６０、トランジスタ８０、第１キャパシタ１１０、および第２キャパシタ１２０は各々、基板５０の平面視において矩形状を有している。なお、本開示において、基板５０の平面視とは、基板５０の厚さ方向（Ｙ軸方向）に対象物を視ることを言う。
　第１実施形態では、発光素子６０は、基板５０の平面視において、互いに平行な第１の辺６２Ａおよび第２の辺６２Ｂと、第１の辺６２Ａと第２の辺６２Ｂとを結ぶ互いに平行な第３の辺６２Ｃおよび第４の辺６２Ｄとを有する長方形状を有している。発光素子６０において、第３の辺６２Ｃおよび第４の辺６２Ｄは、第１の辺６２Ａおよび第２の辺６２Ｂよりも短い。発光素子６０は、発光素子６０の第３の辺６２Ｃが基板５０の第３の辺５２Ｃに対して平行に隣接するように配置されている。発光素子６０は、基板５０の平面視において、基板５０の中心よりも基板５０の第３の辺５２Ｃに近い位置に配置されている。
　図６に示されるように、発光素子６０は、発光素子６０の第３の辺６２Ｃの位置に光出射端面６４を含み、この光出射端面６４とほぼ直交する方向（概ね＋Ｚ方向）において光出射端面６４からレーザ光が出射される。
　図７および図１０に示されるように、発光素子６０は、発光素子６０の表面６０Ａに設けられたアノード電極６６と、発光素子６０の裏面６０Ｂに設けられたカソード電極６８とを含み、このカソード電極６８が基板５０に接合されている。
　図６に示されるように、第１実施形態では、トランジスタ８０は、基板５０の平面視において、互いに平行な第１の辺８２Ａおよび第２の辺８２Ｂと、第１の辺８２Ａと第２の辺８２Ｂとを結ぶ互いに平行な第３の辺８２Ｃおよび第４の辺８２Ｄとを有する長方形状を有している。トランジスタ８０において、第３の辺８２Ｃおよび第４の辺８２Ｄは、第１の辺８２Ａおよび第２の辺８２Ｂよりも短い。トランジスタ８０は、トランジスタ８０の第４の辺８２Ｄが基板５０の第４の辺５２Ｄに対して平行に隣接するように配置されている。さらに、トランジスタ８０は、トランジスタ８０の第３の辺８２Ｃが発光素子６０の第４の辺６２Ｄに対して平行に隣接するように配置されている。
　図７および図１０に示されるように、縦型ＭＯＳＦＥＴとして実装されるトランジスタ８０は、トランジスタ８０の表面８０Ａの一部に設けられたソース電極８４と、トランジスタ８０の表面８０Ａの他の一部に設けられたゲート電極８６（図６参照）とを含む。ソース電極８４は、ゲート電極８６よりも大きなサイズで形成されている。また、トランジスタ８０は、トランジスタ８０の裏面８０Ｂにほぼ全体に設けられたドレイン電極８８を含み、このドレイン電極８８が基板５０に接合されている。
　トランジスタ８０のゲート電極８６は、上述したワイヤ１５２Ｂによってリードピン１４２Ｂの接続部１４６Ｂに電気的に接続されている。ゲート電極８６には、駆動基板１３０に設けられたゲートドライバ１８０（図１２参照）からリードピン１４２Ｂおよびワイヤ１５２Ｂを介して、トランジスタ８０をスイッチング制御する制御電圧が供給される。
　トランジスタ８０のソース電極８４は、上述した２本のワイヤ１５２Ａによってリードピン１４２Ａの接続部１４６Ａに電気的に接続されている。ソース電極８４には、駆動基板１３０からリードピン１４２Ａおよびワイヤ１５２Ａを介してグランド電圧が印加される。
　また、トランジスタ８０のソース電極８４は、複数のワイヤ１９０、第１実施形態では例えば４本のワイヤ１９０によって発光素子６０のアノード電極６６に電気的に接続されている。これらのワイヤ１９０は、トランジスタ８０と発光素子６０とを結ぶ配線経路を形成し、トランジスタ８０のオン時には、この配線経路を介してトランジスタ８０から発光素子６０に電流が流れる。したがって、ワイヤ１９０の数を多くしてトランジスタ８０から発光素子６０に電流を流れ易くすることで寄生インダクタンスの影響を抑えることが可能となる。例えば、ワイヤ１９０の数は、ワイヤ１５２Ａ，１５２Ｂの合計数よりも多くなるように設定されている。ワイヤ１９０は、リボンワイヤであってもよい。なお、第１実施形態において、ワイヤ１５２Ａ，１５２Ｂは第１ワイヤに相当し、ワイヤ１９０は第２ワイヤに相当する。
　図６に示されるように、第１実施形態では、第１キャパシタ１１０は、基板５０の平面視において、互いに平行な第１の辺１１２Ａおよび第２の辺１１２Ｂと、第１の辺１１２Ａと第２の辺１１２Ｂとを結ぶ互いに平行な第３の辺１１２Ｃおよび第４の辺１１２Ｄとを有する長方形状を有している。第１キャパシタ１１０において、第３の辺１１２Ｃおよび第４の辺１１２Ｄは、第１の辺１１２Ａおよび第２の辺１１２Ｂよりも短い。第１キャパシタ１１０は、第１キャパシタ１１０の第１の辺１１２Ａが基板５０の第１の辺５２Ａに対して平行に隣接し、かつ第１キャパシタ１１０の第３の辺１１２Ｃが基板５０の第３の辺５２Ｃに対して平行に隣接するように配置されている。さらに、第１キャパシタ１１０は、第１キャパシタ１１０の第２の辺１１２Ｂがトランジスタ８０の第１の辺８２Ａに対して平行に隣接するように配置されている。
　図６、図７、および図１１に示されるように、第１キャパシタ１１０は、第１キャパシタ１１０の一端に設けられた第１電極１１４と、第１キャパシタ１１０の他端に設けられた第２電極１１６とを含み、これら第１および第２電極１１４，１１６が基板５０に接合されている。
　第１キャパシタ１１０の第１電極１１４は、基板５０の内部配線構造を介してトランジスタ８０のドレイン電極８８に電気的に接続されている。第１キャパシタ１１０の第２電極１１６は、基板５０の内部配線構造を介して発光素子６０のカソード電極６８に電気的に接続されている。
　図６に示されるように、第１実施形態では、第２キャパシタ１２０は、基板５０の平面視において、互いに平行な第１の辺１２２Ａおよび第２の辺１２２Ｂと、第１の辺１２２Ａと第２の辺１２２Ｂとを結ぶ互いに平行な第３の辺１２２Ｃおよび第４の辺１２２Ｄとを有する長方形状を有している。第２キャパシタ１２０において、第３の辺１２２Ｃおよび第４の辺１２２Ｄは、第１の辺１２２Ａおよび第２の辺１２２Ｂよりも短い。第２キャパシタ１２０は、第２キャパシタ１２０の第２の辺１２２Ｂが基板５０の第２の辺５２Ｂに対して平行に隣接し、かつ第２キャパシタ１２０の第３の辺１２２Ｃが基板５０の第３の辺５２Ｃに対して平行に隣接するように配置されている。さらに、第２キャパシタ１２０は、第２キャパシタ１２０の第１の辺１２２Ａがトランジスタ８０の第２の辺８２Ｂに対して平行に隣接するように配置されている。
　図６、図７、および図１０に示されるように、第２キャパシタ１２０は、第２キャパシタ１２０の一端に設けられた第１電極１２４と、第２キャパシタ１２０の他端に設けられた第２電極１２６とを含み、これら第１および第２電極１２４，１２６が基板５０に接合されている。
　第２キャパシタ１２０の第１電極１２４は、基板５０の内部配線構造を介してトランジスタ８０のドレイン電極８８に電気的に接続されている。第２キャパシタ１２０の第２電極１２６は、基板５０の内部配線構造を介して発光素子６０のカソード電極６８に電気的に接続されている。
　このように、第１キャパシタ１１０は、トランジスタ８０の第１の辺８２Ａに隣接して配置される一方、第２キャパシタ１２０は、トランジスタ８０の第２の辺８２Ｂに隣接して配置されている。この配置により、トランジスタ８０の第３の辺８２Ｃを第１キャパシタ１１０と第２キャパシタ１２０との間に位置させてトランジスタ８０を発光素子６０に近づけて配置することが可能となる。これにより、基板５０上におけるトランジスタ８０と発光素子６０との離間距離を短くすることが可能となる。その結果、発光素子６０とトランジスタ８０とを結ぶ配線経路（ワイヤ１９０）の長さを短くして寄生インダクタンスの影響を抑えることが可能となる。
　また、第１キャパシタ１１０と第２キャパシタ１２０とは、基板５０上で発光素子６０およびトランジスタ８０に対して対称的に配置されている。これにより、第１キャパシタ１１０からトランジスタ８０を介して発光素子６０に電流が流れる第１配線経路と、第２キャパシタ１２０からトランジスタ８０を介して発光素子６０に電流が流れる第２配線経路とが、発光素子６０およびトランジスタ８０に対して対称的に配置されるものとなる。
　なお、第１配線経路は、第１キャパシタ１１０の第１電極１１４とトランジスタ８０のドレイン電極８８とを接続する配線経路と、トランジスタ８０のソース電極８４と発光素子６０のアノード電極６６とを接続するワイヤ１９０と、発光素子６０のカソード電極６８と第１キャパシタ１１０の第２電極１１６とを接続する配線経路を含む。これらの配線経路は、基板５０の内部配線構造によって形成される。
　また、第２配線経路は、第２キャパシタ１２０の第１電極１２４とトランジスタ８０のドレイン電極８８とを接続する配線経路と、トランジスタ８０のソース電極８４と発光素子６０のアノード電極６６とを接続するワイヤ１９０と、発光素子６０のカソード電極６８と第２キャパシタ１２０の第２電極１２６とを接続する配線経路を含む。これらの配線経路は、基板５０の内部配線構造によって形成される。
　このように第１配線経路と第２配線経路とが対称的に配置されることで、第１配線経路を流れる電流によって形成される磁束と、第２配線経路を流れる電流によって形成される磁束とが互いに打ち消し合うようになる。これにより、第１配線経路に存在する寄生インダクタンスおよび第２配線経路に存在する寄生インダクタンスを低減することができる。
　次に、発光モジュール３０の基板５０の構造を説明する。
　図６～図１１に示されるように、基板５０は、例えばプリント配線板であり、第１実施形態では、内部配線構造として２層配線構造を有している。基板５０は、絶縁性を有する基材２１０と、基材２１０の表面２１２Ａに設けられた第１配線層２２０と、基材２１０の裏面２１２Ｂに設けられた第２配線層２３０とを含む。基材２１０は、例えば、樹脂基材、シリコン基材、ガラス基材、またはセラミック基材等の絶縁性材料で形成されている。第１実施形態では、基材２１０として、ガラスエポキシ樹脂で形成された樹脂基材が用いられている。第１配線層２２０および第２配線層２３０は、例えばＣｕ等の金属材料で形成されている。
　また、図７～図１１に示されるように、基板５０は、基材２１０を貫通し、第１配線層２２０と第２配線層２３０とを電気的に接続する複数のビア配線、第１実施形態では、第１ビア配線２４２と複数（例えば６つ）の第２ビア配線２４４と第３ビア配線２４６とを含む。これら第１～第３ビア配線２４２，２４４，２４６は、例えばＣｕ等の金属材料で形成されている。
　また、基板５０は、第１配線層２２０の表面２２０Ａに設けられて第１配線層２２０を部分的に露出させる第１絶縁層２５０と、第２配線層２３０の裏面２３０Ｂに設けられて第２配線層２３０を部分的に露出させる第２絶縁層２６０とを含む。第１絶縁層２５０および第２絶縁層２６０は、例えば二酸化ケイ素（ＳｉＯ２）等の絶縁材料で形成されている。なお、図示を分かり易くするために、図７では、基材２１０、第１絶縁層２５０、および第２絶縁層２６０を仮想線（二点鎖線）で示している。
　図８は、第１配線層２２０および基材２１０を示した平面図である。なお、図８では、第１絶縁層２５０の図示を省略している。
　図８に示されるように、第１配線層２２０は、基材２１０の表面２１２Ａに設けられるとともに互いに離間して配置された複数の配線パターン、第１実施形態では、第１表面側配線パターン３１０と、第２表面側配線パターン３２０と、第３表面側配線パターン３３０とを含む。
　第１表面側配線パターン３１０は、基板５０の第１、第２、および第３の辺５２Ａ，５２Ｂ，５２Ｃに沿って配置されており、例えば、基板５０の面積の約１／３のサイズで形成されている。第１表面側配線パターン３１０は、第１～第３配線領域３１２，３１４，３１６を含む。なお、第１～第３配線領域３１２，３１４，３１６は各々、第１表面側配線パターン３１０の一部であり、第１～第３配線領域３１２，３１４，３１６の物理的な境界が第１表面側配線パターン３１０に存在するわけではない。
　第１配線領域３１２は、発光素子６０のカソード電極６８が実装される発光素子実装領域である。第２配線領域３１４は、第１キャパシタ１１０の第２電極１１６が実装される第１キャパシタ実装領域の一部である。第３配線領域３１６は、第２キャパシタ１２０の第２電極１２６が実装される第１キャパシタ実装領域の一部である。したがって、発光素子６０のカソード電極６８は、第１表面側配線パターン３１０を介して第１および第２キャパシタ１１０，１２０の第２電極１１６，１２６に電気的に接続されている。第２配線領域３１４と第３配線領域３１６は第１配線領域３１２に対して対称的に配置されている。
　第２表面側配線パターン３２０は、基板５０の第１、第２、および第４の辺５２Ａ，５２Ｂ，５２Ｄに沿って配置されるとともに、第１表面側配線パターン３１０から離間して配置されている。第２表面側配線パターン３２０は、例えば、基板５０の面積の約２／３よりもわずかに小さいサイズで形成されている。第２表面側配線パターン３２０は、第４～第６配線領域３２２，３２４，３２６を含む。なお、第４～第６配線領域３２２，３２４，３２６は各々、第２表面側配線パターン３２０の一部であり、第４～第６配線領域３２２，３２４，３２６の物理的な境界が第２表面側配線パターン３２０に存在するわけではない。
　第４配線領域３２２は、トランジスタ８０のドレイン電極８８が実装されるトランジスタ実装領域である。第５配線領域３２４は、第１キャパシタ１１０の第１電極１１４が実装される第１キャパシタ実装領域の一部であり、第６配線領域３２６は、第２キャパシタ１２０の第１電極１２４が実装される第２キャパシタ実装領域の一部である。したがって、トランジスタ８０のドレイン電極８８は、第２表面側配線パターン３２０を介して第１および第２キャパシタ１１０，１２０の第１電極１１４，１２４に電気的に接続されている。第５配線領域３２４と第６配線領域３２６は第４配線領域３２２に対して対称的に配置されている。
　第２表面側配線パターン３２０はさらに、切り欠き３２８を含む。この切り欠き３２８は、第２表面側配線パターン３２０の第４配線領域３２２（トランジスタ実装領域）と第５配線領域３２４（第１キャパシタ実装領域の一部）とに隣接する位置に形成されている。
　第３表面側配線パターン３３０は、基板５０の第１および第４の辺５２Ａ，５２Ｄに沿って配置されるとともに、第２表面側配線パターン３２０から離間して配置されている。第１実施形態では、第３表面側配線パターン３３０は、第２表面側配線パターン３２０の切り欠き３２８に隣接して（ただし離間して）配置されている。第２表面側配線パターン３２０と第３表面側配線パターン３３０との総面積は、基板５０の面積の約２／３に相当する。言い換えれば、第２表面側配線パターン３２０と第３表面側配線パターン３３０は、それらを組み合わせた形状が基板５０の面積の約２／３のサイズを有する矩形状となるように互いに離間して配置されている。
　第３表面側配線パターン３３０は、第７配線領域３３２を含む。なお、第７配線領域３３２は第３表面側配線パターン３３０の一部であり、第７配線領域３３２の物理的な境界が第３表面側配線パターン３３０に存在するわけではない。第７配線領域３３２は、基板５０（発光素子駆動回路７０）に外部素子を接続するための外部素子接続領域であり、この第７配線領域３３２には、外部素子接続パッド１６０（図６参照）が配置される。なお、第１実施形態において、第７配線領域３３２（外部素子接続パッド１６０）には、ＳＢＤ１７０（図１２参照）のアノード電極１７２がリードピン１４２Ｃおよびワイヤ１５２Ｃ（図６参照）を介して接続される。
　第１絶縁層２５０は、第１～第３表面側配線パターン３１０，３２０，３３０の第１～第７配線領域３１２，３１４，３１６，３２２，３２４，３２６，３３２をそれぞれ露出させる第１～第７開口部２５１～２５７（図６参照）を含む。
　第１絶縁層２５０の第１～第６開口部２５１～２５６から露出された第１～第６配線領域３１２，３１４，３１６，３２２，３２４，３２６上には、第１金属めっき材３４２（図６、図７、図１０、および図１１参照）が設けられている。図１０に示されるように、発光素子６０のカソード電極６８は、第１金属めっき材３４２によって第１配線領域３１２（発光素子実装領域）に接合されている。また、トランジスタ８０のドレイン電極８８は、第１金属めっき材３４２によって第４配線領域３２２（トランジスタ実装領域）に接合されている。また、図１１に示されるように、第１キャパシタ１１０の第１および第２電極１１４，１１６は、第１金属めっき材３４２によってそれぞれ第５および第２配線領域３２４，３１４（第１キャパシタ実装領域）に接合されている。また、断面図は省略するが、第１キャパシタ１１０と同様、第２キャパシタ１２０の第１および第２電極１２４，１２６は、第１金属めっき材３４２によってそれぞれ第６および第３配線領域３２６，３１６（第２キャパシタ実装領域）に接合されている。第１金属めっき材３４２は、例えばはんだめっきであり、はんだめっきとしては、例えば、錫（Ｓｕ）－銀（Ａｇ）－銅（Ｃｕ）系等の鉛（Ｐｂ）フリーはんだを用いることができる。
　第１絶縁層２５０の第７開口部２５７から露出された第７配線領域３３２には、上述した外部素子接続パッド１６０（図６および図１１）が設けられている。この外部素子接続パッド１６０は第２金属めっき材によって形成されている。第２金属めっき材としては、例えば、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、および金（Ａｕ）を含む金属材料を用いることができる。
　図９は、第２配線層２３０および第２絶縁層２６０を示す平面図である。なお、図９では、第１絶縁層２５０、第１配線層２２０、および基材２１０の図示を省略している。
　図９に示されるように、第２配線層２３０は、基材２１０の裏面２１２Ｂ（図７参照）に設けられるとともに互いに離間して配置された複数の配線パターン、第１実施形態では、第１裏面側配線パターン４１０と、第２裏面側配線パターン４２０とを含む。
　第１裏面側配線パターン４１０は、基板５０の第１、第２、第３、および第４の辺５２Ａ，５２Ｂ，５２Ｃ，５２Ｄに沿って配置されている。第１裏面側配線パターン４１０は略ゲート形状に形成されており、平面視において第１裏面側配線パターン４１０の内側には開口部４１２が画定されている。開口部４１２は、基板５０の平面視において、第２表面側配線パターン３２０の第４配線領域３２２（トランジスタ実装領域）に対応する位置に形成されており、第４配線領域３２２よりも大きなサイズを有している。第１裏面側配線パターン４１０は、基板５０の平面視において、第１および第３表面側配線パターン３１０，３３０と重なっており、かつ第２表面側配線パターン３２０と部分的に重なっている。
　第２裏面側配線パターン４２０は、基板５０の第４の辺５２Ｄに沿って、第１裏面側配線パターン４１０の内側の開口部４１２内に配置されている。第２裏面側配線パターン４２０は、第８配線領域４１４を含む。なお、第８配線領域４１４は第２裏面側配線パターン４２０の一部であり、第８配線領域４１４の物理的な境界が第２裏面側配線パターン４２０に存在するわけではない。第８配線領域４１４は、トランジスタ８０のドレイン電極８８をヒートシンク２４（例えば図１参照）に電気的に接続するためのトランジスタ接続領域である。第２裏面側配線パターン４２０は、基板５０の平面視において第２表面側配線パターン３２０と重なっている。
　第２絶縁層２６０は、第２裏面側配線パターン４２０の第８配線領域４１４（トランジスタ接続領域）を露出させる第８開口部２５８を含む。図１０に示されるように、第８開口部２５８から露出された第８配線領域４１４には、第３金属めっき材３４４が設けられている。したがって、第８配線領域４１４は、第３金属めっき材３４４によってヒートシンク２４に接合されている。第３金属めっき材３４４は、例えばはんだめっきであり、例えば、第１金属めっき材３４２と同じ材料を用いることができる。
　なお、第２絶縁層２６０は、第８配線領域４１４（トランジスタ接続領域）以外において第２配線層２３０の裏面２３０Ｂを覆っている。したがって、第１裏面側配線パターン４１０は、第２絶縁層２６０から露出しておらず、ヒートシンク２４に電気的に接続されていない。
　図７～図１１に示されるように、第１配線層２２０と第２配線層２３０は、基材２１０を貫通する上述の第１～第３ビア配線２４２，２４４，２４６によって電気的に接続されている。第１実施形態において、各ビア配線２４２，２４４，２４６は例えば円筒状に形成されているが、その形状は特に限定されない。これらのビア配線２４２，２４４，２４６はいわゆるサーマルビアであり、第１配線層２２０と第２配線層２３０との間の導電経路として機能するとともに、第１配線層２２０から第２配線層２３０への放熱経路として機能する。
　第１ビア配線２４２は、第１配線領域３１２（発光素子実装領域）内に位置しており、第１表面側配線パターン３１０と第１裏面側配線パターン４１０とを電気的に接続する。したがって、発光素子６０のカソード電極６８と第１および第２キャパシタ１１０，１２０の第２電極１１６，１２６は、第１表面側配線パターン３１０および第１ビア配線２４２を介して、第１裏面側配線パターン４１０に電気的に接続されている。
　第２ビア配線２４４は、第４配線領域３２２（トランジスタ実装領域）内および第８配線領域４１４（トランジスタ実装領域）内に位置しており、第２表面側配線パターン３２０と第２裏面側配線パターン４２０とを電気的に接続する。したがって、トランジスタ８０のドレイン電極８８は、第２表面側配線パターン３２０、第２ビア配線２４４、および第２裏面側配線パターン４２０を介して、ステム２０のヒートシンク２４に電気的に接続されている。また、トランジスタ８０のドレイン電極８８は、第２表面側配線パターン３２０を介して第１および第２キャパシタ１１０，１２０の第１電極１１４，１２４に電気的に接続されている。なお、第２ビア配線２４４の配置パターンは特に限定されない。例えば、第２ビア配線２４４は、第４および第８配線領域３２２，４１４内に均等に配置されている。第１実施形態では、例えば、第２ビア配線２４４は２×３のアレイ状に配置されている。
　第３ビア配線２４６は、第３表面側配線パターン３３０と第１裏面側配線パターン４１０とを電気的に接続する。したがって、外部素子接続パッド１６０に接続されたＳＢＤ１７０（図１２参照）のアノード電極１７２は、第３表面側配線パターン３３０、第３ビア配線２４６、第１裏面側配線パターン４１０、第１ビア配線２４２、および第１表面側配線パターン３１０を介して、第１および第２キャパシタ１１０，１２０の第２電極１１６，１２６に電気的に接続されている。また、第１および第２キャパシタ１１０，１２０の第２電極１１６，１２６は発光素子６０のカソード電極６８に電気的に接続されているため、ＳＢＤ１７０のアノード電極１７２は、発光素子６０のカソード電極６８にも電気的に接続されている。
　図１２は、半導体発光装置１０の電気的構成を概略的に示す回路図である。
　発光素子駆動回路７０は、発光モジュール３０の基板５０に実装された発光素子６０、トランジスタ８０（縦型ＭＯＳＦＥＴ）、第１キャパシタ１１０、および第２キャパシタ１２０を含む。なお、図１２では、第１キャパシタ１１０および第２キャパシタ１２０を１つのキャパシタとして示している。
　トランジスタ８０のドレイン電極８８は、第１および第２キャパシタ１１０，１２０の第１電極１１４，１２４に接続されている。トランジスタ８０のドレイン電極８８ならびに第１および第２キャパシタ１１０，１２０の第１電極１１４，１２４は、抵抗素子９０を介して定電圧源１００の正極１０２に接続されている。この定電圧源１００の負極１０４はグランドに接続されている。第１実施形態では、定電圧源１００および抵抗素子９０は駆動基板１３０（図５参照）に設けられている。そして、定電圧源１００からの電圧が、抵抗素子９０、リードピン１４２Ｄ（図１および図２参照）、ステム２０のベース２２およびヒートシンク２４、ならびに基板５０の内部配線構造を介して、トランジスタ８０のドレイン電極８８と、第１および第２キャパシタ１１０，１２０の第１電極１１４，１２４とに印加される。
　トランジスタ８０のソース電極８４は、発光素子６０のアノード電極６６に接続されるとともにグランドに接続されている。第１実施形態では、駆動基板１３０からリードピン１４２Ａ（図１および図２参照）およびワイヤ１５２Ａを介してトランジスタ８０のソース電極８４にグランド電圧が印加される。また、トランジスタ８０のソース電極８４は、ワイヤ１９０（図１および図２参照）を介して発光素子６０のアノード電極６６に接続されている。
　トランジスタ８０のゲート電極８６は、駆動基板１３０に設けられたゲートドライバ１８０に接続されている。第１実施形態では、このゲートドライバ１８０からリードピン１４２Ｂ（図１および図６参照）およびワイヤ１５２Ｂを介してトランジスタ８０のゲート電極８６に制御電圧が供給され、この制御電圧によりトランジスタ８０のオンオフが制御される。
　発光素子６０のカソード電極６８は、第１および第２キャパシタ１１０，１２０の第２電極１１６，１２６に接続されている。第１実施形態では、発光素子６０のカソード電極６８は、基板５０の内部配線構造を介して第１および第２キャパシタ１１０，１２０の第２電極１１６，１２６に接続されている。
　また、発光素子６０のカソード電極６８、ならびに第１および第２キャパシタ１１０，１２０の第２電極１１６，１２６は、ＳＢＤ１７０のアノード電極１７２に接続されている。第１実施形態では、ＳＢＤ１７０は駆動基板１３０に設けられており、ＳＢＤ１７０のアノード電極１７２がリードピン１４２Ｃ（図１および図２参照）およびワイヤ１５２Ｃを介して外部素子接続パッド１６０に接続されている。この外部素子接続パッド１６０は、基板５０の内部配線構造を介して、発光素子６０のカソード電極６８ならびに第１および第２キャパシタ１１０，１２０の第２電極１１６，１２６に接続されている。
　ＳＢＤ１７０のカソード電極１７４は、定電圧源１００の負極１０４に接続されている。また、第１実施形態では、ＳＢＤ１７０のカソード電極１７４は、リードピン１４２Ａ（図１および図２参照）、ワイヤ１５２Ａ、トランジスタ８０のソース電極８４、およびワイヤ１９０を介して、発光素子６０のアノード電極６６に接続されている。
　ゲートドライバ１８０からの制御電圧によってトランジスタ８０がオフされているとき、定電圧源１００と、抵抗素子９０と、第１および第２キャパシタ１１０，１２０と、ＳＢＤ１７０とによる閉ループ回路が形成される。これにより、定電圧源１００から供給される電圧に基づいて第１および第２キャパシタ１１０，１２０が充電される。
　ゲートドライバ１８０からの制御電圧によってトランジスタ８０がオンされると、トランジスタ８０と、発光素子６０と、第１および第２キャパシタ１１０，１２０とによる閉ループ回路が形成される。これにより、第１および第２キャパシタ１１０，１２０に蓄積された電荷に基づく電流（パルス電流）がトランジスタ８０を介して発光素子６０に流れることにより、発光素子６０からレーザ光が出射される。
　次に、トランジスタ８０（縦型ＭＯＳＦＥＴ）のチップ面積について説明する。
　図１３は、トランジスタ８０の種々のソース－ドレイン間抵抗Ｒｄｓに応じた発光素子６０の光出力を示すグラフである。図１４は、図１３に示す種々のソース－ドレイン間抵抗Ｒｄｓに応じたピーク光出力をプロットしたグラフである。
　トランジスタ８０のソースードレイン間抵抗Ｒｄｓは、トランジスタ８０のチップ面積に依存し、トランジスタ８０のチップ面積が大きくなるほど、ソースードレイン間抵抗Ｒｄｓが減少する。図１３および図１４の例では、トランジスタ８０のソースードレイン間抵抗Ｒｄｓが１３ｍΩ、４６ｍΩ、８３ｍΩ、１３２ｍΩ、および１８４ｍΩの場合の発光素子６０の光出力を示している。なお、これらソースードレイン間抵抗Ｒｄｓの値は、トランジスタ８０のゲート－ソース間電圧が十分に立ち上がっている（この例ではゲート－ソース間電圧が１０Ｖ）ときの測定値である。
　図１３および図１４に示されるように、トランジスタ８０のソースードレイン間抵抗Ｒｄｓが４６ｍΩのとき、最大のピーク光出力が発光素子６０の光出力として得られている。なお、図１４に一点鎖線で示されるグラフは、発光素子駆動回路７０を対象にＲＬＣ電流式に基づいて計算されるピーク光出力のターゲット値Ｐｉを示したものである。このターゲット値Ｐｉは、トランジスタ８０のスイッチング損失がなく、かつ第１および第２キャパシタ１１０，１２０から発光素子６０に供給されるパルス電流に対してトランジスタ８０の飽和電流が十分大きいことを前提条件としたものである。図１４に示されるように、ソースードレイン間抵抗Ｒｄｓが１３ｍΩ、４６ｍΩ、８３ｍΩのとき、ピーク光出力はターゲット値Ｐｉに近い値で得られている。また、ソースードレイン間抵抗Ｒｄｓが４６ｍΩのとき、ピーク光出力はターゲット値Ｐｉに最も近い値で得られている。
　図１５は、図１３に示した種々のソース－ドレイン間抵抗Ｒｄｓに応じたパルス電流の半値パルス幅（半値全幅：ＦＷＨＭ）をプロットしたグラフである。なお、図１５に一点鎖線で示されるグラフは、発光素子駆動回路７０を対象にＲＬＣ電流式に基づいて計算される半値パルス幅（ＦＷＨＭ）のターゲット値Ｗｉ（この例では２ｎｓ）を示したものである。このターゲット値Ｗｉは、上記と同様に、トランジスタ８０のスイッチング損失がなく、かつ第１および第２キャパシタ１１０，１２０から発光素子６０に供給されるパルス電流に対してトランジスタ８０の飽和電流が十分大きいことを前提条件としたものである。図１５に示されるように、ソースードレイン間抵抗Ｒｄｓが１３ｍΩ、４６ｍΩ、８３ｍΩのとき、半値パルス幅はターゲット値Ｗｉに近い値で得られている。また、ソースードレイン間抵抗Ｒｄｓが４６ｍΩのとき、半値パルス幅はターゲット値Ｗｉに最も近い値で得られている。
　このように、図１４に示されるグラフは、トランジスタ８０のチップ面積を大きくしてソース－ドレイン間抵抗Ｒｄｓを小さくすることで、トランジスタ８０の飽和電流を高めて発光素子６０に流れる電流を増大させ、光出力を高めることができることを示している。また、図１５に示されるグラフは、トランジスタ８０のチップ面積を大きくしてソース－ドレイン間抵抗Ｒｄｓを小さくすることで、半値パルス幅の広がりを抑えることができることを示している。ただし、トランジスタ８０のチップ面積が大きくなるにつれてトランジスタ８０内部の寄生容量値も大きくなり、スイッチング損失が大きくなる。スイッチング損失が大きくなると、光出力が低下し、半値パルス幅も拡大する。飽和電流の増加とスイッチング損失の低減とはトレードオフの関係にあり、この関係を考慮して良好なピーク光出力と良好な半値パルス幅が得られるソースードレイン間抵抗Ｒｄｓ（トランジスタ８０のチップ面積）が決定されている。図１４および図１５に示されるグラフは、ソースードレイン間抵抗Ｒｄｓが１３ｍΩ、４６ｍΩ、８３ｍΩの場合に、良好なピーク光出力と良好な半値パルス幅が得られることを示している。
　ここで、ソースードレイン間抵抗Ｒｄｓが４６ｍΩの場合のトランジスタ８０のチップ面積は、約１．６ｍｍ２（この例では１．１ｍｍ×１．４６ｍｍ）である。ソースードレイン間抵抗Ｒｄｓが１３ｍΩの場合のトランジスタ８０のチップ面積は、約４．３ｍｍ２である。ソースードレイン間抵抗Ｒｄｓが８３ｍΩの場合のトランジスタ８０のチップ面積は、約０．８ｍｍ２である。このため、良好なピーク光出力および良好な半値パルス幅を得る観点から、トランジスタ８０のチップ面積は０．８ｍｍ２以上４．３ｍｍ２以下であることが好ましい。
　次に、第１実施形態の半導体発光装置１０の作用を説明する。
　発光モジュール３０は、ステム２０のヒートシンク２４に搭載されており、包囲部材４０は、発光モジュール３０とヒートシンク２４とを囲むようにステム２０のベース２２上に設けられている。発光モジュール３０は、発光素子６０と発光素子駆動回路７０とを含み、発光素子駆動回路７０は、発光素子６０を駆動するトランジスタ８０を含む。トランジスタ８０は、ヒートシンク２４に搭載された基板５０上に縦型ＭＯＳＦＥＴとして実装されている。
　トランジスタ８０に縦型ＭＯＳＦＥＴを採用することで、基板５０の平面視において、ソース電極８４がドレイン電極８８に重なって配置される。このため、縦型ＭＯＳＦＥＴを採用することで、横型ＭＯＳＦＥＴを採用する場合に比べて基板５０上に実装されるトランジスタ８０の配線経路を短くすることができる。その結果、基板５０のサイズを小さくして発光モジュール３０のサイズを小さくすることができる。
　第１実施形態の半導体発光装置１０は、以下の利点を有する。
　（１－１）半導体発光装置１０は、ステム２０と発光モジュール３０と包囲部材４０とを備えている。ステム２０は、導電性のベース２２と、ベース２２上に立設する導電性のヒートシンク２４とを含み、発光モジュール３０は、ヒートシンク２４に搭載されている。包囲部材４０は、発光モジュール３０とヒートシンク２４とを囲むようにベース２２上に設けられている。発光モジュール３０は、ヒートシンク２４に搭載された基板５０と、基板５０上に実装された発光素子６０および発光素子駆動回路７０とを含む。発光素子駆動回路７０は、発光素子６０を駆動するトランジスタ８０を含む。トランジスタ８０は、基板５０上に縦型ＭＯＳＦＥＴとして実装されている。この構成によれば、基板５０上に実装されるトランジスタ８０の配線経路を短くできるため、ステム２０に搭載される発光モジュール３０を小型化することができる。
　（１－２）トランジスタ８０に縦型ＭＯＳＦＥＴを採用して基板５０上に実装されるトランジスタ８０の配線経路を短くすることで、トランジスタ８０のチップ面積を大きくしてトランジスタ８０のソース－ドレイン間抵抗Ｒｄｓを小さくすることができる。これにより、トランジスタ８０の飽和電流を高めて、光出力の増加ならびに半値パルス幅の短縮（短パルス化による高速応答の実現および耐ノイズ性の向上）を図ることができる。一方、飽和電流の増加とスイッチング損失の低減とはトレードオフの関係にあり、トランジスタ８０のチップ面積を大きくすると、スイッチング損失が大きくなる。加えて、トランジスタ８０のチップ面積が大きくなると、発光モジュール３０のサイズも相対的に大きくなる。したがって、飽和電流の増加とスイッチング損失の低減とのトレードオフおよび発光モジュール３０全体のサイズを考慮して、トランジスタ８０のチップ面積が決定される。第１実施形態では、トランジスタ８０のチップ面積を０．８ｍｍ２以上４．３ｍｍ２以下とすることにより、高出力化および短パルス化の双方を好適に実現することができる。
　（１－３）トランジスタ８０に縦型ＭＯＳＦＥＴを採用することにより、横型ＭＯＳＦＥＴを採用する場合に比べて、第１および第２キャパシタ１１０，１２０からトランジスタ８０を介して発光素子６０に電流が流れる各配線経路を短くすることができる。これにより、各配線経路に生じる寄生インダクタンスを低減することができる。
　（１－４）発光素子駆動回路７０は、基板５０に実装される第１および第２キャパシタ１１０，１２０を含む。この構成では、トランジスタ８０と第１および第２キャパシタ１１０，１２０とを発光モジュール３０に集約することができる。また、縦型ＭＯＳＦＥＴを採用して基板５０上のトランジスタ８０の配線経路を短くすることで、配線インダクタンスを小さくすることができる。その結果、低インダクタンスであるが高価なシリコンキャパシタではなく、比較的安価なセラミックキャパシタを第１および第２キャパシタ１１０，１２０に採用することができる。これにより、発光モジュール３０のコストを低減することができる。
　（１－５）第１キャパシタ１１０は、基板５０の平面視においてトランジスタ８０の第１の辺８２Ａに隣接して基板５０上に実装されている。第２キャパシタ１２０は、基板５０の平面視においてトランジスタ８０の第２の辺８２Ｂに隣接して基板５０上に実装されている。したがって、トランジスタ８０の第３の辺８２Ｃは、第１キャパシタ１１０と第２キャパシタ１２０との間に位置する。発光素子６０は、トランジスタ８０の第３の辺８２Ｃに隣接して配置され、複数のワイヤ１９０によってトランジスタ８０に電気的に接続されている。この構成では、発光素子６０にトランジスタ８０を近づけて配置することが可能となる。これにより、ワイヤ１９０の長さを短くしてトランジスタ８０から発光素子６０に電流が流れる配線経路を短くすることにより、配線経路に生じる寄生インダクタンスを低減することができる。
　（１－６）第１キャパシタ１１０と第２キャパシタ１２０は、発光素子６０およびトランジスタ８０に対して対称的に配置されている。これにより、第１キャパシタ１１０からトランジスタ８０およびワイヤ１９０を介して発光素子６０に電流が流れる第１配線経路と、第２キャパシタ１２０からトランジスタ８０およびワイヤ１９０を介して発光素子６０に電流が流れる第２配線経路とが、発光素子６０およびトランジスタ８０に対して対称的に配置されるようになる。この配置では、第１配線経路を流れる電流によって形成される磁束と、第２配線経路を流れる電流によって形成される磁束とが互いに打ち消し合うようになる。これにより、第１配線経路に存在する寄生インダクタンスおよび第２配線経路に存在する寄生インダクタンスを低減することができる。
　（１－７）発光素子駆動回路７０は、第１キャパシタ１１０と第２キャパシタ１２０とを用いて発光素子６０に電流を供給する。この構成では、発光素子６０に供給する電流を増加させることができる。
　（１－８）トランジスタ８０の第３の辺８２Ｃは、トランジスタ８０の第１の辺８２Ａおよび第２の辺８２Ｂよりも短い。また、第１キャパシタ１１０と第２キャパシタ１２０との離間距離は、トランジスタ８０の第３の辺８２Ｃの長さよりも大きい。この構成によれば、第１および第２キャパシタ１１０，１２０間にトランジスタ８０の短辺（第３の辺８２Ｃ）が位置する。これにより、第１および第２キャパシタ１１０，１２０からトランジスタ８０を介して発光素子６０に電流が流れる各配線経路を短くして、各配線経路に生じる寄生インダクタンスを低減することができる。
　（１－９）発光モジュール３０の駆動を制御する駆動基板１３０と発光モジュール３０とが複数のリードピン１４２Ａ，１４２Ｂ，１４２Ｃ，１４２Ｄによって電気的に接続されている。これにより、発光モジュール３０の駆動をリードピン１４２Ａ，１４２Ｂ，１４２Ｃ，１４２Ｄを介して駆動基板１３０により制御することができる。また、発光モジュール３０から駆動基板１３０への放熱経路をリードピン１４２Ａ，１４２Ｂ，１４２Ｃ，１４２Ｄによって形成することができる。
　（１－１０）トランジスタ８０とリードピン１４２Ａ，１４２Ｂとを接続するワイヤ１５２Ａ，１５２Ｂの数よりも、トランジスタ８０と発光素子６０とを接続するワイヤ１９０の数が多い。これにより、トランジスタ８０から発光素子６０に電流を流れ易くして、寄生インダクタンスを低減することができる。
　（１－１１）リードピン１４２Ｄは、ベース２２に固定されるとともに、ベース２２、ヒートシンク２４、および基板５０の内部配線構造を介してトランジスタ８０に電気的に接続されている。これにより、トランジスタ８０で発生した熱を、ヒートシンク２４からベース２２およびリードピン１４２Ｄを介して放出することができる。
　（１－１２）基板５０は、基材２１０を貫通して第１配線層２２０と第２配線層２３０とを電気的に接続する第１および第２ビア配線２４２，２４４を含む。第１配線層２２０は、第１配線領域３１２（発光素子実装領域）を含む第１表面側配線パターン３１０と、第４配線領域３２２（トランジスタ実装領域）を含む第２表面側配線パターン３２０とを含む。第２配線層２３０は、第１裏面側配線パターン４１０と、第８配線領域４１４（トランジスタ接続領域）を含む第２裏面側配線パターン４２０とを含む。第１ビア配線２４２は、第１表面側配線パターン３１０と第１裏面側配線パターン４１０とを電気的に接続する。第２ビア配線２４４は、第２表面側配線パターン３２０と第２裏面側配線パターン４２０とを電気的に接続する。第１裏面側配線パターン４１０は、ヒートシンク２４上に第２絶縁層２６０を介して設けられており、第２裏面側配線パターン４２０は、第２絶縁層２６０から露出した第８配線領域４１４（トランジスタ接続領域）がヒートシンク２４に電気的に接続された状態でヒートシンク２４上に設けられている。このような構成により、発光素子６０とトランジスタ８０（縦型ＭＯＳＦＥＴ）とを基板５０上に実装して、トランジスタ８０とヒートシンク２４とを導通接続させることができる。また、第１ビア配線２４２により発光素子６０の放熱経路が形成され、第２ビア配線２４４によりトランジスタ８０の放熱経路が形成されるため、発光モジュール３０の放熱性を高めることができる。
　（１－１３）第１ビア配線２４２は、発光素子６０の直下の第１配線領域３１２（発光素子実装領域）にのみ配置されている。第１ビア配線２４２は、発光素子６０のカソード電極６８を外部素子接続パッド１６０に接続する配線経路の一部であり、第１表面側配線パターン３１０と第１裏面側配線パターン４１０とを電気的に接続する。ここで、第１ビア配線２４２が第１配線領域３１２以外に配置されていた場合、発光素子６０のカソード電極６８から第１表面側配線パターン３１０を介した第１および第２キャパシタ１１０，１２０の第２電極１１６，１２６への電流の流れが阻害される可能性がある。これは、第１ビア配線２４２の数を増加させると、第１表面側配線パターン３１０から第１ビア配線２４２を介した電流リークが大きくなるためである。結果として、第１ビア配線２４２の数を増加させると、第１および第２キャパシタ１１０，１２０の第１電極１１４，１２４からトランジスタ８０およびワイヤ１９０を介した発光素子６０への電流の流れが阻害される。第１実施形態では、発光素子６０の直下の第１配線領域３１２に第１ビア配線２４２が１つのみ配置されている。したがって、発光素子６０への電流の流れが第１ビア配線２４２により阻害されることが抑制される。
　（１－１４）第１配線層２２０は、第２表面側配線パターン３２０から離間して設けられた第３表面側配線パターン３３０を含む。基板５０は、第３表面側配線パターン３３０と第１裏面側配線パターン４１０とを電気的に接続する第３ビア配線２４６を含む。この構成では、第３表面側配線パターン３３０に外部素子接続パッド１６０を設け、この外部素子接続パッド１６０にＳＢＤ１７０（保護ダイオード）を接続することができる。第３表面側配線パターン３３０は第３ビア配線２４６を介して第１裏面側配線パターン４１０に接続されており、その第１裏面側配線パターン４１０は第１ビア配線２４２を介して第１表面側配線パターン３１０に接続されている。この第１表面側配線パターン３１０には発光素子６０が接続されている。これにより、第１表面側配線パターン３１０とは異なる位置に第３表面側配線パターン３３０を設け、その第３表面側配線パターン３３０にＳＢＤ１７０を接続して、ＳＢＤ１７０を発光素子６０に接続することができる。この構成によれば、基板５０の空きスペースを利用して外部素子接続パッド１６０を配置することができるため、外部素子接続パッド１６０の配置により基板５０が大型化することを抑制することができる。
　［第２実施形態］
　次に、第２実施形態にかかる半導体発光装置１０について説明する。第２実施形態は、第１実施形態の発光モジュール３０の基板５０の内部配線構造を変更したものであり、その他の構成については第１実施形態と同様である。以下、第１実施形態の構成との相違点を中心に第２実施形態を説明し、第１実施形態と同様な構成については同様な符号を付して詳細な説明を省略する。
　図１６は、第２実施形態にかかる発光モジュール３０Ａを概略的に示す斜視図である。図１７～図１９は、発光モジュール３０Ａの基板５０Ａの内部配線構造を示す断面図である。図２０は、図１７の２０－２０線に沿った位置における図１６の断面図である。
　図１６～図２０に示されるように、発光モジュール３０Ａの基板５０Ａは、例えばプリント配線板であり、第２実施形態では、内部配線構造として３層配線構造を有している。
　基板５０Ａは、絶縁性の第１基材２１０Ａと、第１基材２１０Ａの表面２１４Ａに設けられた第１配線層２２０と、絶縁性の第２基材２１０Ｂと、第２基材２１０Ｂの裏面２１６Ｂに設けられた第２配線層２３０とを含む。また、基板５０Ａは、第１基材２１０Ａの裏面２１４Ｂに設けられるとともに第２基材２１０Ｂの表面２１６Ａに設けられた中間配線層２４０を含む。
　すなわち、第２実施形態では、第１実施形態の基材２１０が第１基材２１０Ａと第２基材２１０Ｂとに分割され、第１基材２１０Ａと第２基材２１０Ｂとの間に中間配線層２４０が位置している。したがって、第２実施形態の基板５０Ａは、第１実施形態の基材２１０の内部に中間配線層２４０が位置する構成と言える。中間配線層２４０は、第１および第２配線層２２０，２３０と同様、例えばＣｕ等の金属材料で形成されている。
　第１基材２１０Ａおよび第２基材２１０Ｂは、例えば、樹脂基材、シリコン基材、ガラス基材、またはセラミック基材等の絶縁性材料で形成されている。第２実施形態では、第１基材２１０Ａおよび第２基材２１０Ｂとして、ガラスエポキシ樹脂で形成された樹脂基材が用いられている。
　第１配線層２２０の構成および第２配線層２３０の構成は、第１実施形態と同様である。したがって、図１７に示されるように、第１配線層２２０は、第１～第３表面側配線パターン３１０，３２０，３３０を含む。第１表面側配線パターン３１０は第１～第３配線領域３１２，３１４，３１６を含み、第２表面側配線パターン３２０は第４～第６配線領域３２２，３２４，３２６を含み、第３表面側配線パターン３３０は第７配線領域３３２を含む。また、図１９に示されるように、第２配線層２３０は、第１および第２裏面側配線パターン４１０，４２０を含み、第２裏面側配線パターン４２０は第８配線領域４１４を含む。
　図１８に示されるように、中間配線層２４０は、第１中間配線パターン５１０と、第２中間配線パターン５２０と、第３中間配線パターン５３０とを含む。
　第１中間配線パターン５１０は、基板５０Ａの第１、第２、および第３の辺５２Ａ，５２Ｂ，５２Ｃに沿って配置されており、例えば、基板５０Ａの面積の約１／３のサイズで形成されている。第１中間配線パターン５１０は、基板５０Ａの平面視において、第１表面側配線パターン３１０および第１裏面側配線パターン４１０に重なっている。
　第２中間配線パターン５２０は、基板５０Ａの第１、第２、および第４の辺５２Ａ，５２Ｂ，５２Ｄに沿って配置されるとともに、第１中間配線パターン５１０から離間して配置されている。第２中間配線パターン５２０は、例えば、基板５０Ａの面積の約２／３よりもわずかに小さいサイズで形成されている。第２実施形態では、第２中間配線パターン５２０は、例えば、第１表面側配線パターン３１０と同じサイズおよび形状で形成されており、基板５０Ａの平面視において、第１表面側配線パターン３１０と同じ位置に切り欠き５２２を含む。第２中間配線パターン５２０は、基板５０Ａの平面視において、第２表面側配線パターン３２０および第２裏面側配線パターン４２０と重なっており、かつ第１裏面側配線パターン４１０と部分的に重なっている。
　第３中間配線パターン５３０は、基板５０Ａの第１および第４の辺５２Ａ，５２Ｄに沿って配置されるとともに、第２中間配線パターン５２０から離間して配置されている。第２実施形態では、第３中間配線パターン５３０は、例えば、第３表面側配線パターン３３０と同じサイズおよび形状で形成されており、第２中間配線パターン５２０の切り欠き５２２に隣接して（ただし離間して）配置されている。第２中間配線パターン５２０と第３中間配線パターン５３０との総面積は、基板５０Ａの面積の約２／３に相当する。言い換えれば、第２中間配線パターン５２０と第３中間配線パターン５３０は、それらを組み合わせた形状が基板５０Ａの面積の約２／３のサイズを有する矩形状となるように互いに離間して配置されている。第３中間配線パターン５３０は、基板５０Ａの平面視において、第３表面側配線パターン３３０および第１裏面側配線パターン４１０に重なっている。
　第１実施形態と同様、基板５０Ａは、第１絶縁層２５０と第２絶縁層２６０とを含む。これら第１絶縁層２５０の構成および第２絶縁層２６０の構成は第１実施形態と同様であり、詳細な説明を省略する。
　また、図１６～図２０に示されるように、第１実施形態と同様、基板５０Ａは、第１および第２基材２１０Ａ，２１０Ｂを貫通して、第１配線層２２０と第２配線層２３０とを電気的に接続する第１～第３ビア配線２４２，２４４，２４６を含む。第２実施形態において、第１ビア配線２４２は、第１表面側配線パターン３１０と第１中間配線パターン５１０と第１裏面側配線パターン４１０とを電気的に接続する。第２ビア配線２４４は、第２表面側配線パターン３２０と第２中間配線パターン５２０と第２裏面側配線パターン４２０とを電気的に接続する。第３ビア配線２４６は、第３表面側配線パターン３３０と第３中間配線パターン５３０と第１裏面側配線パターン４１０とを電気的に接続する。
　図１６および図１８～図２０に示されるように、基板５０Ａはさらに、第１中間配線パターン５１０と第１裏面側配線パターン４１０とを電気的に接続する複数（例えば４つ）の第４ビア配線２４８を含む。第４ビア配線２４８は、例えばＣｕ等の金属材料で形成されている。なお、第４ビア配線２４８の配置パターンは特に限定されない。例えば、第４ビア配線２４８は、第１ビア配線２４２の位置を除いて第１中間配線パターン５１０内に均等に配置されている。第２実施形態では、例えば、第４ビア配線２４８は、第１ビア配線２４２とともに一列に配置されている。
　第２実施形態の半導体発光装置１０は、第１実施形態の半導体発光装置１０で得られる上述した（１－１）～（１－１４）の利点に加えて、以下の利点を有する。
　（２－１）発光素子６０は小型である。このため、発光素子６０が実装される第１配線領域３１２（発光素子実装領域）の面積は小さい。したがって、第１配線領域３１２内に配置可能な第１ビア配線２４２の数には限りがあり、第１実施形態と同様、第２実施形態でも、第１ビア配線２４２は、発光素子６０直下の第１配線領域３１２に１つのみ配置されている。このため、上述した第１実施形態で得られる（１－１３）の利点と同様、第２実施形態においても、発光素子６０への電流の流れが第１ビア配線２４２により阻害されることが抑制される。第２実施形態では、第１ビア配線２４２は、第１表面側配線パターン３１０と第１中間配線パターン５１０と第１裏面側配線パターン４１０とを電気的に接続する。この第１ビア配線２４２は放熱経路としても利用される。しかしながら、第１ビア配線２４２の数が１つのみの場合、第１ビア配線２４２を用いた放熱性が十分に得られない可能性がある。第２実施形態では、発光モジュール３０Ａの基板５０Ａは、第１中間配線パターン５１０と第１裏面側配線パターン４１０とを接続する複数（例えば４つ）の第４ビア配線２４８を含む。これらの第４ビア配線２４８は、上記したような発光素子６０への電流の流れを阻害せず、放熱性を高めることに寄与する。したがって、第２実施形態では、第１実施形態に比べて、放熱性を向上させることができる。
　［変更例］
　上記実施形態は、以下のように変更して実施することができる。また、上記実施形態および以下の各変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
　・図２１～図２３に示されるように、発光モジュール３０は、基板５０Ｂに埋め込まれて発光素子６０からの出射光を受ける受光素子６００を含んでもよい。受光素子６００は例えばフォトダイオードである。図２２に示されるように、発光素子６０は、光出射端面６４とは反対側にも光出射端面６５を有している。発光素子６０は、主に光出射端面６４からレーザ光ＬＢ１を出射するが、光出射端面６５からもレーザ光ＬＢ２を出射する。この変形例では、受光素子６００は、このレーザ光ＬＢ２を検出し、その検出値を駆動基板１３０（図５参照）に出力する。
　この変形例では、基板５０Ｂの基材として、上記各実施形態の基材２１０，２１０Ａ，２１０Ｂの代わりにシリコン基板２１０Ｃが用いられている。また、図２２に示されるように、上記各実施形態の第２表面側配線パターン３２０の代わりに第２表面側配線パターン３２０Ａが用いられている。この第２表面側配線パターン３２０Ａは、発光素子６０とトランジスタ８０との間の領域においてシリコン基板２１０Ｃの表面２１８を露出させるように形成されている。受光素子６００は、この発光素子６０とトランジスタ８０との間の領域においてシリコン基板２１０Ｃ内に埋め込まれている。
　図２３は、シリコン基板２１０Ｃ内に形成された受光素子６００の構成例を示す断面図である。受光素子６００は、シリコン基板２１０Ｃの表面２１８から露出する受光面６０２と、シリコン基板２１０Ｃの表面２１８に形成されたアノード電極６０４およびカソード電極６０６とを含む。受光素子６００のアノード電極６０４はワイヤ７０２によってリードピン７１２（図２１参照）に接続されており、このリードピン７１２は駆動基板１３０（図５参照）に接続されている。カソード電極６０６は、シリコン基板２１０Ｃを貫通するビア配線７２２によって第２配線層２３０に接続されている。この第２配線層２３０は、ビア配線７２４によって第１配線層２２０の第４表面側配線パターン３４０に接続されている。図２２に示されるように、第４表面側配線パターン３４０には金属めっき材による接続パッド７２６が設けられており、この接続パッド７２６はワイヤ７０４によってリードピン７１４（図２１参照）に接続されている。このリードピン７１４は駆動基板１３０（図５参照）に接続されている。この構成によれば、受光素子６００は、発光素子６０から出射されたレーザ光ＬＢ２を受光面６０２で検出することにより、発光素子６０の動作不良を検出することができる。
　・ベース２２の裏面２２Ｂに固定されてヒートシンク２４に電気的に接続されるリードピン（上記各実施形態におけるリードピン１４２Ｄ）の数は１つに限定されない。例えば、図２４に示されるように、３つのリードピン１４２Ｄをベース２２の裏面２２Ｂに固定してもよい。この変形例では、３つのリードピン１４２Ｄがヒートシンク２４の支持面２４Ａに平行な方向（Ｘ軸方向）に沿って一列に配置されている。また、３つのリードピン１４２Ｄのうち中央のリードピン１４２Ｄは、ベース２２の厚さ方向（Ｚ軸方向）に視てヒートシンク２４と重なる位置に固定されている。なお、リードピン１４２Ｄの配置パターンは図２４に示すものに限定されない。また、リードピン１４２Ｄの数は３つに限定されず、２つまたは４つ以上でもよい。このように、ヒートシンク２４に電気的に接続される複数のリードピン１４２Ｄを設けることで、放熱性をより向上させることができる。
　・図２５に示されるように、ベース２２の外周面２２Ｃに接触して設けられ駆動基板１３０とベース２２とを電気的に接続する放熱部材８００を設けてもよい。放熱部材８００は、駆動基板１３０のランド１３１（例えば、銅配線パターン）に接触して設けられている。このランド１３１は、ヒートシンク２４に電気的に接続されたリードピン１４２Ｄ（第２リードピン）が実装されているランドである。放熱部材８００の材料は特に限定されない。例えば、銅（Ｃｕ）、鉄（Ｆｅ）、またはアルミニウム（Ａｌ）等の金属材料を放熱部材８００に用いることができる。放熱部材８００の厚さは特に限定されない。また、ベース２２の外周面２２Ｃに接触する放熱部材８００の長さは特に限定されない。
　発光モジュール３０をステム２０とリードピン１４２Ａ，１４２Ｂ，１４２Ｃ，１４２Ｄ（図１参照）とを用いて駆動基板１３０に実装する構造では、熱抵抗の大部分をリードピン１４２Ａ，１４２Ｂ，１４２Ｃ，１４２Ｄが占める。また、この熱抵抗は、ベース２２の裏面２２Ｂと駆動基板１３０との離間距離が大きくなるほど（端子部１４８Ａ，１４８Ｂ，１４８Ｃ，１４８Ｄが長くなるため）増大する。このような熱抵抗は、発光素子６０の温度を上昇させる要因となる。
　図２６は、放熱部材８００を設けない場合における駆動基板１３０の裏面からの放熱性を表す熱伝達係数と、トランジスタ８０のスイッチング周波数と、発光素子６０の温度（以下「ＬＤ温度」）との関係を示すグラフである。一方、図２７は、放熱部材８００を設けた場合における熱伝達係数とスイッチング周波数とＬＤ温度との関係を示すグラフである。ここでは、自然空冷を行った場合と、強制空冷を行った場合と、水冷を行った場合についての熱伝導解析結果を示している。なお、放熱部材８００としてはＣｕ板を用いている。また、放熱部材８００の長さは外周面２２Ｃの周囲長の１／８とし、放熱部材８００の厚さは１ｍｍとしている。
　図２６および図２７に示されるように、放熱部材８００を設けない場合の発光素子６０から駆動基板１３０の裏面までの経路（以下「熱伝導経路」）の熱抵抗は３５１Ｋ／Ｗであり、放熱部材８００を設けた場合の熱伝導経路の熱抵抗は１５１Ｋ／Ｗである。したがって、放熱部材８００を設けることで熱抵抗が約１／２に減少する。
　また、図２６に示されるように、放熱部材８００を設けない場合には、ＬＤ温度を考慮したスイッチング周波数の許容値は５０ｋＨｚである。これに対し、図２７に示されるように、放熱部材８００を設けた場合には、スイッチング周波数として１００ｋＨｚを使用したときのＬＤ温度が、放熱部材８００を設けない場合と比べて３０℃程度低減している。したがって、放熱性が向上しており、放熱部材８００を設けた場合には、強制空冷を行うことで、１００ｋＨｚのスイッチング周波数を使用することが可能となる。
　・図２８に示されるように、放熱部材８００を使用する場合、放熱部材８００が接する駆動基板１３０のランド１３１Ａにビア１３２を設けてもよい。このランド１３１Ａは、上述した図２５の構成において放熱部材８００が接触するランド１３１よりも大きな面積を有している。
　図２９は、駆動基板１３０のランド１３１Ａにビア１３２を設けた場合（図２８の構成）における熱伝達係数とスイッチング周波数とＬＤ温度との関係を示すグラフである。なお、上述した図２５の構成と同様、放熱部材８００としてはＣｕ板を用い、放熱部材８００の長さは外周面２２Ｃの周囲長の１／８とし、放熱部材８００の厚さは１ｍｍとしている。
　図２９に示されるように、ビア１３２を設けた場合の熱伝導経路の熱抵抗は１１７Ｋ／Ｗであり、ビア１３２を設けない場合（図２７参照）と比べて熱抵抗が低減している。また、ビア１３２を設けた場合には、スイッチング周波数として１００ｋＨｚおよび２００ｋＨｚを使用したときのＬＤ温度が、ビア１３２を設けない場合（図２７参照）と比べて５℃程度低減している。したがって、放熱性が向上しており、ビア１３２を設けた場合には、強制空冷を行うことで、２００ｋＨｚのスイッチング周波数を使用することが可能となる。
　・図３０に示されるように、放熱部材８００の長さを外周面２２Ｃの周囲長の１／４としてもよい。
　図３１は、図３０の構成の場合における熱伝達係数とスイッチング周波数とＬＤ温度との関係を示すグラフである。なお、上述した図２８の構成と同様、放熱部材８００としてはＣｕ板を用い、放熱部材８００の厚さは１ｍｍとしている。
　図３１に示されるように、放熱部材８００の長さを外周面２２Ｃの周囲長の１／４とした場合の熱伝導経路の熱抵抗は１０７Ｋ／Ｗであり、放熱部材８００の長さを外周面２２Ｃの周囲長の１／８とした場合（図２９参照）とほぼ変わっていない。ここで、図３２は、放熱部材８００の長さを外周面２２Ｃの周囲長の１／３とした場合を示している。この場合の熱伝導経路の熱抵抗は１０５Ｋ／Ｗであり、放熱部材８００の長さを外周面２２Ｃの周囲長の１／８とした場合（図２９参照）とほぼ変わっていない。
　したがって、放熱部材８００の材料をＣｕとし、厚さを１ｍｍとし、長さを外周面２２Ｃの周囲長の１／４に設定することにより、放熱部材８００を用いることによる熱抵抗の低減効果を十分に得ることができる。なお、この条件における放熱部材８００の熱抵抗は０．５Ｋ／Ｗ以下である。放熱部材８００の材料をＡｌとした場合には、放熱部材８００の厚さを１．５ｍｍとし、長さを外周面２２Ｃの周囲長の１／４とすることにより、放熱部材８００の熱抵抗が０．５Ｋ／Ｗ以下となる。また、放熱部材８００の材料をＦｅとした場合には、放熱部材８００の厚さを３．０ｍｍ以上とし、長さを外周面２２Ｃの周囲長の１／３とすることにより、放熱部材８００の熱抵抗が０．５Ｋ／Ｗ以下となる。
　・各ビア配線２４２，２４４，２４６，２４８の内部に熱伝導率の高い物質を充填して充填ビアとして用いてもよい。これにより、熱伝導量を増大させてサーマルビアの機能を向上させることができる。あるいは、各ビア配線２４２，２４４，２４６，２４８は中空状に限定されず、例えば円柱状に形成されてもよい。
　・第２ビア配線２４４の数は６つに限定されず、他の任意の数とすることができる。言い換えれば、第２ビア配線２４４の数は１つまたは複数とすることができる。
　・第４ビア配線２４８の数は４つに限定されず、他の任意の数とすることができる。言い換えれば、第２ビア配線２４４の数は１つまたは複数とすることができる。
　・発光素子駆動回路７０の第１および第２キャパシタ１１０，１２０のうちの少なくとも一つが他の基板に実装されてもよい。例えば、縦型ＭＯＳＦＥＴ（トランジスタ８０）のみを基板５０に実装してもよい。
　・第１および第２キャパシタ１１０，１２０に代えて１つまたは３つ以上のキャパシタを用いてもよい。
　・中間配線層２４０は１つに限定されない。基材２１０の内部に複数の中間配線層２４０を介在させてもよい。
　・発光素子６０に逆並列接続される保護ダイオード（例えばＳＢＤ１７０）を発光モジュール３０（例えば基板５０）に実装してもよい。駆動基板１３０に設けられているＳＢＤ１７０を発光モジュール３０に一体化することにより、駆動基板１３０を小型化して、システム全体のサイズを低減することができる。
　・トランジスタ８０の駆動を制御するゲートドライバ１８０を発光モジュール３０（例えば基板５０）に実装してもよい。駆動基板１３０に設けられているゲートドライバ１８０を発光モジュール３０に一体化することにより、駆動基板１３０を小型化して、システム全体のサイズを低減することができる。
　本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、例えば、「第１要素が第２要素上に実装される」という表現は、或る実施形態では第１要素が第２要素に接触して第２要素上に直接配置され得るが、他の実施形態では第１要素が第２要素に接触することなく第２要素の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１要素と第２要素との間に他の要素が形成される構造を排除しない。
　本開示で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造（例えば、図１に示される構造）は、本明細書で説明されるＺ軸方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。
　以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
　［付記］
　上記各実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、各付記に記載された構成要素に対応する実施形態の構成要素の符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
　（付記Ａ１）
　発光モジュール（３０；３０Ａ）と、
　導電性のベース（２２）と、前記ベース（２２）上に立設し、前記発光モジュール（３０；３０Ａ）が搭載された導電性のヒートシンク（２４）とを含むステム（２０）と、
　前記発光モジュール（３０；３０Ａ）と前記ヒートシンク（２４）とを囲むように前記ベース（２２）上に設けられた包囲部材（４０）と、を備え、
　前記発光モジュール（３０；３０Ａ）は、
　　前記ヒートシンク（２４）に搭載された基板（５０；５０Ａ；５０Ｂ）と、
　　前記基板（５０；５０Ａ；５０Ｂ）上に実装された発光素子（６０）と、
　　前記基板（５０；５０Ａ；５０Ｂ）上に実装された発光素子駆動回路（７０）と、を含み、
　前記発光素子駆動回路（７０）は、前記発光素子（６０）を駆動するトランジスタ（８０）を含み、
　前記トランジスタ（８０）は、前記基板（５０；５０Ａ；５０Ｂ）上に縦型ＭＯＳＦＥＴとして実装されている、半導体発光装置（１０）。
　（付記Ａ２）
　前記発光素子駆動回路（７０）はさらに、前記基板（５０；５０Ａ；５０Ｂ）上に実装されたキャパシタ（１１０；１２０）を含む、付記Ａ１に記載の半導体発光装置（１０）。
　（付記Ａ３）
　前記トランジスタ（８０）は、前記基板（５０；５０Ａ；５０Ｂ）の平面視において、互いに平行な第１の辺（８２Ａ）および第２の辺（８２Ｂ）と、前記第１の辺（８２Ａ）と前記第２の辺（８２Ｂ）とを結ぶ互いに平行な第３の辺（８２Ｃ）および第４の辺（８２Ｄ）とを有する矩形状を有し、
　前記発光素子駆動回路（７０）はさらに、
　　前記基板（５０；５０Ａ；５０Ｂ）の平面視において前記トランジスタ（８０）の前記第１の辺（８２Ａ）に隣接して前記基板（５０；５０Ａ；５０Ｂ）上に実装され、前記トランジスタ（８０）に電気的に接続された第１キャパシタ（１１０）と、
　　前記基板（５０；５０Ａ；５０Ｂ）の平面視において前記トランジスタ（８０）の前記第２の辺（８２Ｂ）に隣接して前記基板（５０；５０Ａ；５０Ｂ）上に実装され、前記トランジスタ（８０）に電気的に接続された第２キャパシタ（１２０）と、を含み、
　前記基板（５０；５０Ａ；５０Ｂ）の平面視において、前記トランジスタ（８０）の前記第３の辺（８２Ｃ）は前記第１キャパシタ（１１０）と前記第２キャパシタ（１２０）との間に位置し、
　前記発光素子（６０）は、前記トランジスタ（８０）の前記第３の辺（８２Ｃ）に隣接して配置されるとともに複数のワイヤ（１９０）によって前記トランジスタ（８０）に電気的に接続されている、付記Ａ１に記載の半導体発光装置（１０）。
　（付記Ａ４）
　前記トランジスタ（８０）の前記第３の辺（８２Ｃ）は、前記トランジスタ（８０）の前記第１の辺（８２Ａ）および前記第２の辺（８２Ｂ）よりも短く、
　前記基板（５０；５０Ａ；５０Ｂ）の平面視において、前記第１キャパシタ（１１０）と前記第２キャパシタ（１２０）との離間距離は前記第３の辺（８２Ｃ）の長さよりも大きい、付記Ａ３に記載の半導体発光装置（１０）。
　（付記Ａ５）
　前記発光モジュール（３０；３０Ａ）の駆動を制御する駆動基板（１３０）と前記発光モジュール（３０；３０Ａ）とを電気的に接続する複数のリードピン（１４２Ａ，１４２Ｂ，１４２Ｃ，１４２Ｄ）を備える付記Ａ１～Ａ４のうちのいずれか一つに記載の半導体発光装置（１０）。
　（付記Ａ６）
　前記複数のリードピン（１４２Ａ，１４２Ｂ，１４２Ｃ，１４２Ｄ）は、前記ベース（２２）を貫通して設けられるとともに複数の第１ワイヤ（１５２Ａ，１５２Ｂ）によって前記トランジスタ（８０）と電気的に接続された複数の第１リードピン（１４２Ａ，１４２Ｂ）を含み、
　前記トランジスタ（８０）は、前記複数の第１ワイヤ（１５２Ａ，１５２Ｂ）よりも多い数の複数の第２ワイヤ（１９０）によって前記発光素子（６０）と電気的に接続されている、付記Ａ５に記載の半導体発光装置（１０）。
　（付記Ａ７）
　前記複数のリードピン（１４２Ａ，１４２Ｂ，１４２Ｃ，１４２Ｄ）は、前記ベース（２２）に固定されるとともに前記ベース（２２）、前記ヒートシンク（２４）、および前記基板（５０；５０Ａ；５０Ｂ）の内部配線構造を介して前記トランジスタ（８０）に電気的に接続された第２リードピン（１４２Ｄ）を含む、付記Ａ６に記載の半導体発光装置（１０）。
　（付記Ａ８）
　前記複数のリードピン（１４２Ａ，１４２Ｂ，１４２Ｃ，１４２Ｄ）は、前記発光素子（６０）に逆並列接続される保護ダイオード（１７０）を前記基板（５０；５０Ａ；５０Ｂ）に電気的に接続するための第３リードピン（１４２Ｃ）を含む、付記Ａ７に記載の半導体発光装置（１０）。
　（付記Ａ９）
　前記駆動基板（１３０）は、前記第２リードピン（１４２Ｄ）が実装されるランド（１３１；１３１Ａ）を含み、前記ランド（１３１；１３１Ａ）は複数のビア（１３２）を含む、付記Ａ７またはＡ８に記載の半導体発光装置（１０）。
　（付記Ａ１０）
　前記ベース（２２）の外周面（２２Ｃ）に接触して設けられ、前記駆動基板（１３０）と前記ベース（２２）とを電気的に接続する放熱部材（８００）をさらに備える付記Ａ５～Ａ９のうちのいずれか一つに記載の半導体発光装置（１０）。
　（付記Ａ１１）
　前記トランジスタ（８０）は、０．８ｍｍ２以上４．３ｍｍ２以下のチップ面積を有する、付記Ａ１～Ａ１０のうちのいずれか一つに記載の半導体発光装置（１０）。
　（付記Ａ１２）
　前記基板（５０；５０Ａ；５０Ｂ）は、絶縁性の基材（２１０；２１０Ａ，２１０Ｂ）を含み、
　前記基材（２１０；２１０Ａ，２１０Ｂ）は、樹脂基材、シリコン基材、ガラス基材、またはセラミック基材である、付記Ａ１～Ａ１１のうちのいずれか一つに記載の半導体発光装置（１０）。
　（付記Ａ１３）
　前記基板（５０；５０Ａ；５０Ｂ）は、
　　前記基材（２１０；２１０Ａ，２１０Ｂ）の表面に設けられた第１配線層（２２０）と、
　　前記基材（２１０；２１０Ａ，２１０Ｂ）の裏面に設けられた第２配線層（２３０）と、
　　前記基材（２１０；２１０Ａ，２１０Ｂ）を貫通し、前記第１配線層（２２０）と前記第２配線層（２３０）とを電気的に接続する複数のビア配線（２４２，２４４，２４６，２４８）と、
　　前記第１配線層（２２０）の表面に設けられ、前記第１配線層（２２０）の一部を、前記発光素子（６０）が実装される発光素子実装領域（３１２）および前記トランジスタ（８０）が実装されるトランジスタ実装領域（３２２）として露出させる第１絶縁層（２５０）と、
　　前記第２配線層（２３０）の裏面に設けられ、前記第２配線層（２３０）の一部をトランジスタ接続領域（４１４）として露出させる第２絶縁層（２６０）と、を含み、
　前記第１配線層（２２０）は、
　　前記発光素子実装領域（３１２）を含む第１表面側配線パターン（３１０）と、
　　前記第１表面側配線パターン（３１０）から離間して設けられ、前記トランジスタ実装領域（３２２）を含む第２表面側配線パターン（３２０）と、を含み、
　前記第２配線層（２３０）は、
　　第１裏面側配線パターン（４１０）と、
　　前記第１裏面側配線パターン（４１０）から離間して設けられ、前記トランジスタ接続領域（４１４）を含む第２裏面側配線パターン（４２０）と、を含み、
　前記複数のビア配線（２４２，２４４，２４６，２４８）は、
　　前記第１表面側配線パターン（３１０）と前記第１裏面側配線パターン（４１０）とを電気的に接続する第１ビア配線（２４２）と、
　　前記第２表面側配線パターン（３２０）と前記第２裏面側配線パターン（４２０）とを電気的に接続する第２ビア配線（２４４）と、を含み、
　前記第１裏面側配線パターン（４１０）は、前記ヒートシンク（２４）上に前記第２絶縁層（２６０）を介して設けられており、
　前記第２裏面側配線パターン（４２０）は、前記第２絶縁層（２６０）から露出された前記トランジスタ接続領域（４１４）が前記ヒートシンク（２４）に電気的に接続された状態で前記ヒートシンク（２４）上に設けられている、付記Ａ１２に記載の半導体発光装置（１０）。
　（付記Ａ１４）
　前記第１配線層（２２０）はさらに、前記第２表面側配線パターン（３２０）から離間して設けられた第３表面側配線パターン（３３０）を含み、
　前記複数のビア配線（２４２，２４４，２４６，２４８）はさらに、前記第３表面側配線パターン（３３０）と前記第１裏面側配線パターン（４１０）とを電気的に接続する第３ビア配線（２４６）を含む、付記Ａ１３に記載の半導体発光装置（１０）。
　（付記Ａ１５）
　前記基板（５０Ａ）はさらに、前記基材（２１０；２１０Ａ，２１０Ｂ）の内部に設けられた中間配線層（２４０）を含み、
　前記中間配線層（２４０）は、第１中間配線パターン（５１０）と、第２中間配線パターン（５２０）とを含み、
　前記第１ビア配線（２４２）は、前記第１表面側配線パターン（３１０）と前記第１中間配線パターン（５１０）と前記第１裏面側配線パターン（４１０）とを電気的に接続し、
　前記第２ビア配線（２４４）は、前記第２表面側配線パターン（３２０）と前記第２中間配線パターン（５２０）と前記第２裏面側配線パターン（４２０）とを電気的に接続し、
　前記基板（５０Ａ）はさらに、前記第１中間配線パターン（５１０）と前記第１裏面側配線パターン（４１０）とを電気的に接続する第４ビア配線（２４８）を含む、付記Ａ１３またはＡ１４に記載の半導体発光装置（１０）。
　（付記Ａ１６）
　前記中間配線層（２４０）は、前記基材（２１０；２１０Ａ，２１０Ｂ）の内部に設けられた複数の中間配線層のうちの１つである、付記Ａ１５に記載の半導体発光装置（１０）。
　（付記Ａ１７）
　前記発光モジュール（３０；３０Ａ）は、前記基板（５０Ｂ）内に埋め込まれ前記発光素子（６０）からの出射光を検出する受光素子（６００）をさらに含む、付記Ａ１～Ａ１６のうちのいずれか一つに記載の半導体発光装置（１０）。
　（付記Ａ１８）
　前記発光モジュール（３０；３０Ａ）は、前記発光素子（６０）に逆並列接続される保護ダイオード（１７０）をさらに含む、付記Ａ１～Ａ１７のうちのいずれか一つに記載の半導体発光装置（１０）。
　（付記Ａ１９）
　前記発光モジュール（３０；３０Ａ）は、前記トランジスタ（８０）の駆動を制御するゲートドライバ（１８０）をさらに含む、付記Ａ１～Ａ１８のうちのいずれか一つに記載の半導体発光装置（１０）。
　（付記Ａ２０）
　前記包囲部材（４０）および前記ステム（２０）は、前記発光モジュール（３０；３０Ａ）を収容する収容空間（４２）を中空状態に気密して中空封止構造を形成する、付記Ａ１～Ａ１９のうちのいずれか一つに記載の半導体発光装置（１０）。
　（付記Ｂ１）
　基板（５０；５０Ａ；５０Ｂ）と、
　前記基板（５０；５０Ａ；５０Ｂ）上に実装された発光素子（６０）と、
　前記基板（５０；５０Ａ；５０Ｂ）上に実装された発光素子駆動回路（７０）と、を備え、
　前記発光素子駆動回路（７０）は、前記発光素子（６０）を駆動するトランジスタ（８０）を含み、
　前記トランジスタ（８０）は、前記基板（５０；５０Ａ；５０Ｂ）上に縦型ＭＯＳＦＥＴとして実装されている、発光モジュール（３０；３０Ａ）。
　（付記Ｂ２）
　前記発光素子駆動回路（７０）はさらに、前記基板（５０；５０Ａ；５０Ｂ）上に実装されたキャパシタ（１１０；１２０）を含む、付記Ｂ１に記載の発光モジュール（３０；３０Ａ）。
　（付記Ｂ３）
　前記トランジスタ（８０）は、前記基板（５０；５０Ａ；５０Ｂ）の平面視において、互いに平行な第１の辺（８２Ａ）および第２の辺（８２Ｂ）と、前記第１の辺（８２Ａ）と前記第２の辺（８２Ｂ）とを結ぶ互いに平行な第３の辺（８２Ｃ）および第４の辺（８２Ｄ）とを有する矩形状を有し、
　前記発光素子駆動回路（７０）はさらに、
　　前記基板（５０；５０Ａ；５０Ｂ）の平面視において前記トランジスタ（８０）の前記第１の辺（８２Ａ）に隣接して前記基板（５０；５０Ａ；５０Ｂ）上に実装され、前記トランジスタ（８０）に電気的に接続された第１キャパシタ（１１０）と、
　　前記基板（５０；５０Ａ；５０Ｂ）の平面視において前記トランジスタ（８０）の前記第２の辺（８２Ｂ）に隣接して前記基板（５０；５０Ａ；５０Ｂ）上に実装され、前記トランジスタ（８０）に電気的に接続された第２キャパシタ（１２０）と、を含み、
　前記基板（５０；５０Ａ；５０Ｂ）の平面視において、前記トランジスタ（８０）の前記第３の辺（８２Ｃ）は前記第１キャパシタ（１１０）と前記第２キャパシタ（１２０）との間に位置し、
　前記発光素子（６０）は、前記トランジスタ（８０）の前記第３の辺（８２Ｃ）に隣接して配置されるとともに複数のワイヤ（１９０）によって前記トランジスタ（８０）に電気的に接続されている、付記Ｂ１に記載の発光モジュール（３０；３０Ａ）。
　（付記Ｂ４）
　前記トランジスタ（８０）の前記第３の辺（８２Ｃ）は、前記トランジスタ（８０）の前記第１の辺（８２Ａ）および前記第２の辺（８２Ｂ）よりも短く、
　前記基板（５０；５０Ａ；５０Ｂ）の平面視において、前記第１キャパシタ（１１０）と前記第２キャパシタ（１２０）との離間距離は前記第３の辺（８２Ｃ）の長さよりも大きい、付記Ｂ３に記載の発光モジュール（３０；３０Ａ）。
　１０：半導体発光装置
　２０：ステム
　２２：ベース
　２４：ヒートシンク
　３０，３０Ａ：発光モジュール
　４０：包囲部材
　５０，５０Ａ，５０Ｂ：基板
　６０：発光素子
　７０：発光素子駆動回路
　８０：トランジスタ（縦型ＭＯＳＦＥＴ）
　８２Ａ：第１の辺
　８２Ｂ：第２の辺
　８２Ｃ：第３の辺
　８２Ｄ：第４の辺
　１１０：第１キャパシタ
　１２０：第２キャパシタ
　１３０：駆動基板
　１３１，１３１Ａ：ランド
　１３２：ビア
　１４２Ａ，１４２Ｂ：第１リードピン
　１４２Ｄ：第２リードピン
　１５２Ａ，１５２Ｂ：第１ワイヤ
　１７０：保護ダイオード
　１８０：ゲートドライバ
　１９０：第２ワイヤ
　２１０，２１０Ａ，２１０Ｂ：基材
　２２０：第１配線層
　２３０：第２配線層
　２４０：中間配線層
　２４２：第１ビア配線
　２４４：第２ビア配線
　２４６：第３ビア配線
　２４８：第４ビア配線
　２５０：第１絶縁層
　２６０：第２絶縁層
　３１０：第１表面側配線パターン
　３１２：発光素子実装領域
　３２０：第２表面側配線パターン
　３２２：トランジスタ実装領域
　３３０：第３表面側配線パターン
　４１０：第１裏面側配線パターン
　４１４：トランジスタ接続領域
　４２０：第２裏面側配線パターン
　６００：受光素子
　８００：放熱部材

Claims (17)

  1. 　発光モジュールと、
    　導電性のベースと、前記ベース上に立設し、前記発光モジュールが搭載された導電性のヒートシンクとを含むステムと、
    　前記発光モジュールと前記ヒートシンクとを囲むように前記ベース上に設けられた包囲部材と、を備え、
    　前記発光モジュールは、
    　　前記ヒートシンクに搭載された基板と、
    　　前記基板上に実装された発光素子と、
    　　前記基板上に実装された発光素子駆動回路と、を含み、
    　前記発光素子駆動回路は、前記発光素子を駆動するトランジスタを含み、
    　前記トランジスタは、前記基板上に縦型ＭＯＳＦＥＴとして実装されている、半導体発光装置。
  2. 　前記発光素子駆動回路はさらに、前記基板上に実装されたキャパシタを含む、請求項１に記載の半導体発光装置。
  3. 　前記トランジスタは、前記基板の平面視において、互いに平行な第１の辺および第２の辺と、前記第１の辺と前記第２の辺とを結ぶ互いに平行な第３の辺および第４の辺とを有する矩形状を有し、
    　前記発光素子駆動回路はさらに、
    　　前記基板の平面視において前記トランジスタの前記第１の辺に隣接して前記基板上に実装され、前記トランジスタに電気的に接続された第１キャパシタと、
    　　前記基板の平面視において前記トランジスタの前記第２の辺に隣接して前記基板上に実装され、前記トランジスタに電気的に接続された第２キャパシタと、を含み、
    　前記基板の平面視において、前記トランジスタの前記第３の辺は前記第１キャパシタと前記第２キャパシタとの間に位置し、
    　前記発光素子は、前記トランジスタの前記第３の辺に隣接して配置されるとともに複数のワイヤによって前記トランジスタに電気的に接続されている、請求項１に記載の半導体発光装置。
  4. 　前記トランジスタの前記第３の辺は、前記トランジスタの前記第１の辺および前記第２の辺よりも短く、
    　前記基板の平面視において、前記第１キャパシタと前記第２キャパシタとの離間距離は前記第３の辺の長さよりも大きい、請求項３に記載の半導体発光装置。
  5. 　前記発光モジュールの駆動を制御する駆動基板と前記発光モジュールとを電気的に接続する複数のリードピンを備える請求項１～４のうちのいずれか一項に記載の半導体発光装置。
  6. 　前記複数のリードピンは、前記ベースを貫通して設けられるとともに複数の第１ワイヤによって前記トランジスタと電気的に接続された複数の第１リードピンを含み、
    　前記トランジスタは、前記複数の第１ワイヤよりも多い数の複数の第２ワイヤによって前記発光素子と電気的に接続されている、請求項５に記載の半導体発光装置。
  7. 　前記複数のリードピンは、前記ベースに固定されるとともに前記ベース、前記ヒートシンク、および前記基板の内部配線構造を介して前記トランジスタに電気的に接続された第２リードピンを含む、請求項６に記載の半導体発光装置。
  8. 　前記複数のリードピンは、前記発光素子に逆並列接続される保護ダイオードを前記基板に電気的に接続するための第３リードピンを含む、請求項７に記載の半導体発光装置。
  9. 　前記駆動基板は、前記第２リードピンが実装されるランドを含み、前記ランドは複数のビアを含む、請求項７または８に記載の半導体発光装置。
  10. 　前記ベースの外周面に接触して設けられ、前記駆動基板と前記ベースとを電気的に接続する放熱部材をさらに備える請求項５～９のうちのいずれか一項に記載の半導体発光装置。
  11. 　前記トランジスタは、０．８ｍｍ２以上４．３ｍｍ２以下のチップ面積を有する、請求項１～１０のうちのいずれか一項に記載の半導体発光装置。
  12. 　前記基板は、絶縁性の基材を含み、
    　前記基材は、樹脂基材、シリコン基材、ガラス基材、またはセラミック基材である、請求項１～１１のうちのいずれか一項に記載の半導体発光装置。
  13. 　前記基板は、
    　　前記基材の表面に設けられた第１配線層と、
    　　前記基材の裏面に設けられた第２配線層と、
    　　前記基材を貫通し、前記第１配線層と前記第２配線層とを電気的に接続する複数のビア配線と、
    　　前記第１配線層の表面に設けられ、前記第１配線層の一部を、前記発光素子が実装される発光素子実装領域および前記トランジスタが実装されるトランジスタ実装領域として露出させる第１絶縁層と、
    　　前記第２配線層の裏面に設けられ、前記第２配線層の一部をトランジスタ接続領域として露出させる第２絶縁層と、を含み、
    　前記第１配線層は、
    　　前記発光素子実装領域を含む第１表面側配線パターンと、
    　　前記第１表面側配線パターンから離間して設けられ、前記トランジスタ実装領域を含む第２表面側配線パターンと、を含み、
    　前記第２配線層は、
    　　第１裏面側配線パターンと、
    　　前記第１裏面側配線パターンから離間して設けられ、前記トランジスタ接続領域を含む第２裏面側配線パターンと、を含み、
    　前記複数のビア配線は、
    　　前記第１表面側配線パターンと前記第１裏面側配線パターンとを電気的に接続する第１ビア配線と、
    　　前記第２表面側配線パターンと前記第２裏面側配線パターンとを電気的に接続する第２ビア配線と、を含み、
    　前記第１裏面側配線パターンは、前記ヒートシンク上に前記第２絶縁層を介して設けられており、
    　前記第２裏面側配線パターンは、前記第２絶縁層から露出された前記トランジスタ接続領域が前記ヒートシンクに電気的に接続された状態で前記ヒートシンク上に設けられている、請求項１２に記載の半導体発光装置。
  14. 　前記第１配線層はさらに、前記第２表面側配線パターンから離間して設けられた第３表面側配線パターンを含み、
    　前記複数のビア配線はさらに、前記第３表面側配線パターンと前記第１裏面側配線パターンとを電気的に接続する第３ビア配線を含む、請求項１３に記載の半導体発光装置。
  15. 　前記基板はさらに、前記基材の内部に設けられた中間配線層を含み、
    　前記中間配線層は、第１中間配線パターンと、第２中間配線パターンとを含み、
    　前記第１ビア配線は、前記第１表面側配線パターンと前記第１中間配線パターンと前記第１裏面側配線パターンとを電気的に接続し、
    　前記第２ビア配線は、前記第２表面側配線パターンと前記第２中間配線パターンと前記第２裏面側配線パターンとを電気的に接続し、
    　前記基板はさらに、前記第１中間配線パターンと前記第１裏面側配線パターンとを電気的に接続する第４ビア配線を含む、請求項１３または１４に記載の半導体発光装置。
  16. 　前記発光モジュールは、前記基板内に埋め込まれ前記発光素子からの出射光を検出する受光素子をさらに含む、請求項１～１５のうちのいずれか一項に記載の半導体発光装置。
  17. 　前記包囲部材および前記ステムは、前記発光モジュールを収容する収容空間を中空状態に気密して中空封止構造を形成する、請求項１～１６のうちのいずれか一項に記載の半導体発光装置。
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