WO2022241997A1 - 半导体结构的形成方法及半导体结构 - Google Patents

半导体结构的形成方法及半导体结构 Download PDF

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    • H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials
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    • H10P76/4085—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials characterised by their sizes, orientations, dispositions, behaviours or shapes characterised by the processes involved to create the masks

Definitions

  • the embodiments of the present application relate to but are not limited to a method for forming a semiconductor structure and the semiconductor structure.
  • DRAM Dynamic Random Access Memory
  • AA Active Area
  • two photomasks are used successively to prepare the active area in the substrate, therefore, the alignment between the two photomasks is particularly important. The offset of any one mask will cause the misalignment and connection of adjacent AAs.
  • An embodiment of the present application provides a method for forming a semiconductor structure, including: providing a semiconductor substrate, on which a first mask layer with a preset pattern is formed; A second mask layer having a first mask pattern, wherein the first mask pattern includes a plurality of sequentially arranged first sub-patterns; in the second mask layer, through the first mask pattern, self-aligned to form a second mask pattern, wherein the second mask pattern includes: the first sub-pattern in the first mask pattern and the second sub-pattern corresponding to the first sub-pattern a sub-pattern; based on the first sub-pattern and the second sub-pattern in the second mask pattern, the first mask layer is etched to convert the preset pattern into an active A region pattern; an active region is defined in the semiconductor substrate based on the active region pattern.
  • the embodiment of the present application also provides a semiconductor structure, including: a plurality of active regions formed in the semiconductor substrate, the active regions are formed by the method for forming the semiconductor structure described above; a plurality of word lines, each word line A word line intersects a plurality of the active regions in the extending direction; a plurality of bit lines, each bit line intersects a plurality of the active regions in the extending direction of the bit line.
  • Figure 1a is a schematic diagram of the structure of a mask layer formed on the surface of a substrate in the related art
  • FIG. 1b is a top view of the etching mask layer using the first photomask in the related art
  • Fig. 1c is a top view of the etching mask layer using the second photomask in the related art
  • Figure 1d is a top view and a cross-sectional structure diagram after etching the mask layer through the first photomask and the second photomask in the related art
  • Figure 1e is a top view and a cross-sectional structural view of an active region formed in a substrate in the related art
  • FIG. 2 is an optional schematic flowchart of a method for forming a semiconductor structure provided in an embodiment of the present application
  • FIG. 3a is a schematic structural diagram of a semiconductor substrate and a first mask layer provided in an embodiment of the present application
  • Fig. 3b is a top view and a schematic cross-sectional structure diagram of the semiconductor substrate and the first mask layer provided by the embodiment of the present application;
  • Fig. 3c is a schematic structural diagram of forming a second mask layer provided by the embodiment of the present application.
  • Fig. 3d is a schematic structural diagram of forming a first mask pattern in a second mask layer according to an embodiment of the present application
  • Fig. 3e is a top view and a schematic cross-sectional structure diagram of forming a first mask pattern on a second mask layer according to an embodiment of the present application;
  • Fig. 3f is a schematic structural diagram of forming the first material column provided by the embodiment of the present application.
  • Fig. 3g is a schematic structural diagram of forming a first material column with a preset height provided by an embodiment of the present application
  • Fig. 3h is a schematic structural diagram of forming an insulating material column provided by an embodiment of the present application.
  • Fig. 3i is a schematic structural diagram of the etching treatment of the insulating material column provided by the embodiment of the present application.
  • Fig. 3j is a schematic structural diagram of simultaneous etching treatment of the insulating material column and the first material column provided by the embodiment of the present application;
  • FIG. 3k is a schematic structural diagram of forming a second etching hole with a preset diameter provided by an embodiment of the present application.
  • FIG. 31 is a schematic structural diagram of etching to remove the first material in the etching hole provided by the embodiment of the present application.
  • FIG. 3m is a schematic structural diagram of etching the barrier layer provided in the embodiment of the present application.
  • FIG. 3n is a schematic structural diagram for forming an active region pattern provided by an embodiment of the present application.
  • FIG. 3o is a schematic structural diagram of etching the isolation layer provided in the embodiment of the present application.
  • FIG. 3p is a schematic diagram of a cross-sectional structure of an active region formed in a semiconductor substrate provided by an embodiment of the present application;
  • Fig. 4a is a schematic structural diagram of an initial structure forming a first mask layer with a preset pattern provided by an embodiment of the present application;
  • Fig. 4b is a schematic structural diagram of etching the fourth mask layer provided by the embodiment of the present application.
  • Fig. 4c is a schematic structural diagram of forming a first isolation side wall provided by an embodiment of the present application.
  • Fig. 4d is a schematic structural diagram of etching the third mask layer provided by the embodiment of the present application.
  • FIG. 4e is a schematic structural diagram of forming a second isolation sidewall provided by an embodiment of the present application.
  • Fig. 4f is a schematic structural diagram of etching the first mask layer provided by the embodiment of the present application.
  • FIG. 5 is a schematic structural diagram of an optional semiconductor structure provided by an embodiment of the present application.
  • FIGS. 1a to 1e introduce the formation process of the active region in the related art.
  • the formation process of the active region includes the following steps:
  • a mask layer having an initial mask pattern is formed on the surface of the substrate.
  • Figure 1a is a schematic diagram of the structure of a mask layer formed on the substrate surface in the related art, wherein, the left figure in Figure 1a is a top view of the formation of the mask layer, and the right figure in Figure 1a is a view along the dotted line a-a' after the formation of the mask layer
  • a barrier layer 101 and a mask layer 102 are formed on the surface of a substrate 100, wherein the mask layer has an initial mask pattern, and the initial mask pattern includes a plurality of For the stripe patterns with the first size d1, any two adjacent stripe patterns with the first size are parallel to each other, and the first size d1 is a dimension perpendicular to the arrangement direction of the stripe patterns.
  • the barrier layer 101 is used as a mask to etch the substrate 100 in a subsequent process, and protects the substrate 100 before the pattern of the active region is defined.
  • the mask layer is etched using a first photomask having a first preset pattern, so as to convert the initial mask pattern in the mask layer into a first preset pattern.
  • Fig. 1b is a top view of the etching mask layer of the first photomask used in the related art.
  • the first predetermined pattern in the related art is uniformly arranged circular holes.
  • the mask layer is etched by the first photomask AT1, and each stripe pattern with the first size d1 in the mask layer is uniformly divided to obtain a plurality of intermittent stripe patterns with the second size d2 , so as to convert the initial mask pattern in the mask layer into a first preset pattern.
  • the second size and the first size are in the same dimension, and the second size is at least less than half of the first size.
  • Using a second photomask with a second preset pattern continue to etch the mask layer, so as to convert the first preset pattern into the second preset pattern.
  • Figure 1c is a top view of a second photomask etching mask layer in the related art, as shown in Figure 1c, the second preset pattern in the related art is also uniformly arranged circular holes, and the second preset pattern The circular holes are located at the centers of any two adjacent four circular holes in the first preset pattern.
  • the mask layer is etched with a second photomask AT2 having evenly arranged circular holes, and each stripe pattern with the second size d2 in the mask layer is uniformly divided to obtain multiple a discontinuous striped pattern with a third dimension d3, so as to convert the first preset pattern in the mask layer into a second preset pattern.
  • the third size and the second size are in the same dimension, and the third size is at least less than half of the second size.
  • Fig. 1d is a top view and a cross-sectional structure diagram of the mask layer etched by the first photomask and the second photomask in the related art, wherein, the left figure in Fig. 1d is a top view of the mask layer after etching, Fig. The right figure in 1d is a schematic diagram of the cross-sectional structure of the etched mask layer along the dotted line a-a'.
  • the mask layer 102 is sequentially etched through the first mask and the second mask. etch to convert the initial mask pattern into a second mask pattern, and the second mask pattern is the pattern for finally forming the active region.
  • the substrate is etched using the second mask pattern to form an active region in the substrate.
  • Figure 1e is a top view and a cross-sectional structure diagram of the active region formed in the substrate in the related art, wherein the left figure in Figure 1e is a top view of the formation of the active region, and the right figure in Figure 1e is the rear edge of the formation of the active region
  • the schematic cross-sectional structure of the dotted line bb′ the substrate is etched through the second mask pattern, and an active region 103 is formed in the substrate 100 .
  • SiO2 is deposited on the surface of the active region as the isolation layer 104 to protect the active region.
  • the second photomask when using the second photomask to etch the mask layer etched by the first photomask, because the current lithography resolution is not high, the second photomask cannot be matched with the first photomask. Complete alignment, when there is a slight deviation between the second photomask and the first photomask, it will cause dislocation or connection of the adjacent active regions formed, or will cause the size of the formed active regions to be inconsistent, Thus affecting the electrical properties of the prepared semiconductor structure.
  • the embodiment of the present application provides a method for forming a semiconductor structure and a semiconductor structure.
  • only one photomask is used to form the final active region pattern by self-alignment technology. The problem of dislocation or connection of adjacent active regions will not be caused.
  • FIG. 2 is an optional schematic flowchart of the method for forming a semiconductor structure provided in an embodiment of the present application. As shown in FIG. 2 , the semiconductor structure The forming method includes the following steps:
  • Step S201 providing a semiconductor substrate, on which a first mask layer with a predetermined pattern is formed.
  • Step S202 forming a second mask layer with a first mask pattern on the surface of the first mask layer.
  • the first mask pattern includes a plurality of first sub-patterns arranged in sequence.
  • Step S203 forming a second mask pattern by self-alignment through the first mask pattern in the second mask layer.
  • the second mask pattern includes: the first sub-pattern in the first mask pattern and a second sub-pattern corresponding to the first sub-pattern.
  • Step S204 based on the first sub-pattern and the second sub-pattern in the second mask pattern, etch the first mask layer to convert the preset pattern into an active area pattern.
  • Step S205 defining an active region in the semiconductor substrate based on the active region pattern.
  • FIGS. 3a to 3p please refer to the schematic structural diagrams during the formation of the semiconductor structure in FIGS. 3a to 3p to further describe the method for forming the semiconductor structure provided by the embodiment of the present application in detail.
  • step S201 is performed to provide a semiconductor substrate on which a first mask layer with a predetermined pattern is formed.
  • the material of the semiconductor substrate can be selected from silicon (Si), silicon germanium alloy (SiGe), silicon carbide (SiC), aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), zinc oxide (ZnO), oxide Any of gallium (Ga 2 O 3 ), lithium aluminate (LiAlO 2 ), and the like.
  • a Si substrate is taken as an example.
  • the first mask layer may be a polysilicon layer, or a layer of other materials, such as a silicon oxide layer, a silicon nitride layer, and the like.
  • the composition material of the first mask layer is not limited.
  • the isolation layer is used as an etching mask to etch the semiconductor substrate in subsequent processes, and Before the active region is defined in the semiconductor substrate, the semiconductor substrate is protected.
  • Fig. 3a is a schematic structural diagram of the semiconductor substrate and the first mask layer provided by the embodiment of the present application
  • Fig. 3b is a top view and a schematic cross-sectional structure diagram of the semiconductor substrate and the first mask layer provided by the embodiment of the present application, wherein Fig. The left figure in 3b is a top view of the first mask layer and the semiconductor substrate, and the right figure in FIG.
  • 3b is the cross-sectional structure of the first mask layer and the semiconductor substrate along the dotted line cc' 3a and 3b, an isolation layer 201 is formed on the semiconductor substrate 200, a first mask layer 202 is formed on the isolation layer 201, and the first mask layer 202 is composed of a plurality of It is composed of polysilicon strips 2021 parallel to each other.
  • the semiconductor substrate may include a top surface on the front side and a bottom surface on the back side opposite to the front side; under the condition of ignoring the flatness of the top surface and the bottom surface, the direction perpendicular to the top surface and the bottom surface of the substrate is defined as the first Three directions.
  • the direction of the top surface and the bottom surface of the substrate i.e. the plane where the substrate is located
  • two first and second directions that intersect each other are perpendicular to each other
  • the arrangement direction of a plurality of polysilicon strips 2021 can be defined as A first direction
  • a planar direction of the semiconductor substrate may be determined based on the first direction and the second direction.
  • the first direction, the second direction and the third direction are perpendicular to each other.
  • the first direction is defined as the X-axis direction
  • the second direction is defined as the Y-axis direction
  • the third direction is defined as the Z-axis direction.
  • step S202 is performed to form a second mask layer having a first mask pattern on the surface of the first mask layer.
  • step S202 is formed by the following steps:
  • the second mask layer is formed on the surface of the first mask layer.
  • the second mask layer includes a hard mask layer, a barrier layer, and an insulating layer stacked in sequence, and may be formed by the following steps:
  • the hard mask layer may be a spin-on hard mask (Spin-On Hard Mask, SOH), or other hard mask layers.
  • SOH spin-On Hard Mask
  • the sidewalls include all sidewalls of the first mask layer.
  • the hard mask layer is formed on all sidewalls of the first mask layer, and the hard mask layer is used to fill the internal void of the first mask layer, so that The first mask layer has a flat surface.
  • the blocking layer and the insulating layer are sequentially deposited to form the second mask layer.
  • the barrier layer may be a SiON layer
  • the insulating layer may be a SiO 2 layer.
  • the method of depositing the barrier layer and the insulating layer includes any of the following: chemical vapor deposition (Chemical Vapor Deposition, CVD), physical vapor deposition (Physical Vapor Deposition, PVD), atomic layer deposition ( Atomic Layer Deposition, ALD) and any other suitable deposition process.
  • Fig. 3c is a schematic structural diagram of forming a second mask layer provided by the embodiment of the present application. As shown in Fig. 3c, a second mask layer is formed on the surface of the first mask layer 202, and the second mask layer
  • the layers include hard mask layer 2031 , barrier layer 2032 and insulating layer 2033 deposited in sequence.
  • the first mask pattern is formed in the second mask layer using a photomask having the first mask pattern.
  • the formation of the first mask pattern in the second mask layer by using the photomask having the first mask pattern may be formed by the following steps:
  • a photoresist layer is formed on the surface of the insulating layer.
  • the first mask pattern is formed in the photoresist layer.
  • the insulating layer is etched based on the first mask pattern to form the first mask pattern on the second mask layer.
  • Figure 3d is a schematic structural view of forming the first mask pattern in the second mask layer provided by the embodiment of the present application
  • Figure 3e is a top view and a top view of forming the first mask pattern in the second mask layer provided by the embodiment of the present application
  • Schematic diagram of the cross-sectional structure wherein, the left figure in Figure 3e is a top view, and the right figure in Figure 3e is a cross-sectional view along the dotted line c-c', as shown in Figures 3d and 3e, based on the photolithography with the first mask pattern
  • the glue layer etches the insulating layer 2033 to form the first mask pattern 30 in the insulating layer 2033 .
  • the first mask pattern 30 includes a plurality of first sub-patterns arranged along the X-axis direction and a plurality of first sub-patterns arranged in sequence along the Y-axis direction, and the first sub-patterns may be an etching hole 301,
  • the etching hole 301 may pass through the insulating layer 2033 , and the bottom of the etching hole 301 may also be located inside the insulating layer 2033 .
  • step S203 is performed to form a second mask pattern by self-alignment through the first mask pattern in the second mask layer.
  • a second mask pattern is formed by self-alignment, which may be formed by the following steps:
  • the formation of the first material column with a preset height through the first mask pattern includes the following steps:
  • a first material is deposited in the first etching hole to form a plurality of columns of the first material.
  • the first material may be any material with a high etch selectivity relative to the insulating material of the insulating layer, for example, the first material may be silicon nitride, and the insulating material of the insulating layer may be oxide silicon.
  • the first material may be deposited in the first etching hole by an atomic layer deposition process to form a plurality of columns of the first material.
  • the reaction gas for forming the first material column includes at least one of ammonia gas and nitrogen-hydrogen mixed gas in addition to the silicon source.
  • Fig. 3f is a schematic structural diagram of forming a first material column according to an embodiment of the present application. As shown in Fig. 3f, silicon nitride material is filled in an etching hole 301 to form a first material column 302.
  • CMP chemical mechanical polishing
  • Figure 3g is a schematic diagram of the structure of the first material column with a preset height provided by the embodiment of the present application. As shown in Figure 3g, along the Z-axis direction, dry etching technology is used to etch and remove a part of the thickness of the insulating layer , forming a first material column 3021 with a predetermined height.
  • the first material forming the first material column has a higher etching selectivity than the insulating material forming the insulating layer, by adjusting the selectivity of the etching gas, it is possible to etch only part of the insulating material without etching the second A column of material is etched.
  • the preset height is smaller than the initial height of the first material column.
  • the ratio between the predetermined height and the initial thickness is greater than or equal to 75%, and the ratio between the predetermined height and the initial thickness is less than or equal to 80%.
  • the second mask pattern is formed by self-alignment through the first material pillars having a predetermined height.
  • the formation of the second mask pattern by self-alignment through the first material pillars having a predetermined height may be formed by the following steps:
  • An insulating material is deposited on the surface of the first material column with a predetermined height to form an insulating material column.
  • the insulating material column and the insulating layer are made of the same insulating material, for example, the insulating material may be SiO 2 .
  • the insulating material column may be formed by an atomic layer deposition process.
  • FIG. 3h is a schematic structural diagram of forming an insulating material column according to an embodiment of the present application. As shown in FIG. 3h , an insulating material column 303 is formed on the exposed surface of a first material column 3021 with a predetermined height. Two adjacent columns of insulating material are in contact.
  • Figure 3i is a schematic diagram of the structure of the insulating material column for etching treatment provided by the embodiment of the present application. As shown in Figure 3i, the insulating material column 303 is etched along the Z-axis direction until the first material column is exposed 3021 surface so far.
  • the insulating material column may also be polished by a CMP process, and the grinding is stopped when the surface of the first material column is exposed.
  • any two adjacent four insulating material pillars 303 can be self-aligned to form a diamond-shaped hole 304 ′.
  • the simultaneous etching of the insulating material column and the first material column includes: using dry etching to simultaneously etch the insulating material column and the first material column; the dry etching
  • the etching gas includes at least one of the following: sulfur hexafluoride, carbon tetrafluoride, trifluoromethane, oxygen and argon.
  • the dry etching technology may be a plasma etching technology.
  • Figure 3j is a schematic diagram of the structure of the insulating material column and the first material column that are simultaneously etched in the embodiment of the present application. As shown in Figure 3j, along the Z-axis direction, the insulating material column is etched 303 and the first material column 3021 are etched at the same time, and as the etching depth gradually increases, the diamond-shaped hole 304 ′ located in the middle of any two adjacent four insulating material columns gradually becomes a circular hole 304 ".
  • a second sub-pattern is formed in the insulating layer.
  • the second sub-pattern includes a second etching hole with a preset diameter, and a projected area of the second etching hole is located in the first mask layer.
  • Fig. 3k is a schematic structural diagram of forming a second etching hole with a preset diameter provided by an embodiment of the present application.
  • the insulating layer 2033 is etched with the circular hole as an etching pattern, and the A second etching hole 304 corresponding to a circular hole is formed in the insulating layer 2033, and the insulating material and the first material column are continuously etched simultaneously, when the second etching hole has a preset diameter , the etching is stopped, and the second sub-pattern can be formed.
  • the second etch hole 304 corresponding to the first etch hole is formed through the self-alignment of the first sub-pattern.
  • the first material in the etched hole is removed to form the second mask pattern composed of the etched hole and the circular hole.
  • Fig. 3l is a schematic structural diagram of etching removal of the first material in the etching hole provided by the embodiment of the present application. As shown in Fig. 3l, the first material in the first etching hole 301 is removed by a dry etching process , forming a second mask pattern 305 composed of the first etching hole 301 and the second etching hole 304 .
  • step S204 is performed to etch the first mask layer based on the first sub-pattern and the second sub-pattern in the second mask pattern , so as to convert the preset pattern into an active area pattern.
  • the first mask layer is etched based on the first sub-pattern and the second sub-pattern in the second mask pattern, so that the preset The pattern is transformed into an active area pattern, including the following steps:
  • the barrier layer is etched to implement the first sub-pattern in the second mask pattern
  • the pattern and the second sub-pattern are transferred into the barrier layer.
  • Figure 3m is a schematic structural diagram of etching the barrier layer according to the embodiment of the present application. As shown in Figure 3m, the barrier layer is etched based on the first sub-pattern and the second sub-pattern in the second mask pattern , forming an etched barrier layer 2032'. The etched barrier layer 2032' has the second mask pattern.
  • the hard mask layer and the first mask layer are etched using the etched barrier layer as an etching mask, so as to convert the preset pattern into the active region pattern.
  • the method for forming the semiconductor structure further includes: removing the second mask layer by etching.
  • the second mask layer may be removed by dry etching technology or wet etching technology.
  • Fig. 3n is a schematic structural diagram of forming an active region pattern provided by an embodiment of the present application.
  • the etched barrier layer is used as an etching mask to etch the hard mask layer and the first a mask layer, and remove the second mask layer, so as to convert the preset pattern into the active region pattern 306 .
  • step S205 is performed to define an active region in the semiconductor substrate based on the active region pattern.
  • an isolation layer is formed between the semiconductor substrate and the first mask layer, and defining an active region in the semiconductor substrate based on the active region pattern includes the following steps :
  • the isolation layer is etched to transfer the active region pattern into the isolation layer.
  • Fig. 3o is a schematic structural diagram of etching the isolation layer provided in the embodiment of the present application. As shown in Fig. 3o, based on the active region pattern 306, the isolation layer is etched to form the etched isolation layer 201' . The etched isolation layer 201 ′ has the active region pattern 306 .
  • the semiconductor substrate is etched by using the etched isolation layer as an etching mask, so as to form the active region in the semiconductor substrate.
  • Figure 3p is a schematic diagram of the cross-sectional structure of the active region formed in the semiconductor substrate provided by the embodiment of the present application. As shown in Figure 3p, the semiconductor substrate 200 is etched using the etched isolation layer as an etching mask. , and remove the etched isolation layer, so as to form an active region 204 in the semiconductor substrate.
  • a second mask layer with a first mask pattern is formed on the surface of a first mask layer with a predetermined pattern, wherein the first mask pattern It includes a plurality of first sub-patterns arranged in sequence; and in the second mask layer, through the first mask pattern, a second mask pattern is formed by self-alignment, wherein the second mask pattern includes: the first mask A first subpattern in the pattern and a second subpattern corresponding to the first subpattern; then, based on the first subpattern and the second subpattern in the second mask pattern, the first mask layer is etched to The preset pattern is converted into an active area pattern, and an active area is defined in the semiconductor substrate based on the active area pattern. Since the second mask pattern is formed through the self-alignment of the first mask pattern, dislocation and connection between adjacent prepared active regions can be avoided.
  • the first mask layer with a preset pattern is formed by the following steps:
  • An isolation layer, a first mask layer, a third mask layer and a fourth mask layer are sequentially deposited on the surface of the semiconductor substrate, wherein the first mask layer may be a polysilicon layer, and the third mask layer Comprising a spin-coated hard mask layer and a silicon oxynitride layer stacked in sequence, the fourth mask layer has the same structure as the third mask layer.
  • Fig. 4a is a schematic structural view of an initial structure forming a first mask layer with a preset pattern provided by an embodiment of the present application, wherein the left diagram in Fig. 4a is a top view of the initial structure, and the right diagram in Fig. 4a is The cross-sectional view of the initial structure along the dotted line cc', as shown in FIG. 4a, an isolation layer 201, a first mask layer 202, a third mask layer 202-1, and a Four mask layers 202-2.
  • An initial active area mask 40 is disposed on the initial structure, and the initial active area mask is used to form an active area.
  • Etching the fourth mask layer on the surface of the semiconductor substrate by using an initial active area mask so as to transfer the pattern on the initial active area mask to the fourth mask layer middle.
  • Figure 4b is a schematic structural view of etching the fourth mask layer provided by the embodiment of the present application, wherein the left figure in Figure 4b is a top view of the structure formed after etching the fourth mask layer, and the right figure in Figure 4b is A cross-sectional view of the structure formed after etching the fourth mask layer along the dotted line c-c', as shown in FIG.
  • the initial active region pattern on the mask plate of the source region is transferred to the fourth mask layer to form an etched fourth mask layer 202 - 2 ′.
  • the etched fourth mask layer 202-2' has the pattern on the initial mask.
  • An insulating material is deposited on the surface of the etched fourth mask layer to form a first isolation spacer.
  • Fig. 4c is a schematic diagram of the structure of the first isolation sidewall provided by the embodiment of the present application, wherein the left diagram in Fig. 4c is a top view of the structure formed after the first isolation sidewall is formed, and the right diagram in Fig. 4c is the formation of the first isolation sidewall.
  • the first isolation sidewall can be formed by any suitable deposition process.
  • the third mask layer is etched through the first isolation spacer, so as to transfer the first isolation spacer pattern into the third mask layer.
  • Figure 4d is a schematic structural view of etching the third mask layer provided by the embodiment of the present application, wherein the left figure in Figure 4d is a top view of the structure formed after etching the third mask layer, and the right figure in Figure 4d is A cross-sectional view of the structure formed after etching the third mask layer along the dotted line c-c', as shown in Figure 4d, using the first isolation spacer located on the sidewall of the initial active region pattern as a new mask pattern , etch the third mask layer 202-1, so as to transfer the first spacer spacer pattern to the third mask layer to form an etched third mask layer 202-1' .
  • An insulating material is deposited on the surface of the etched third mask layer to form a second isolation spacer.
  • Fig. 4e is a schematic diagram of the structure of the second isolation sidewall provided by the embodiment of the present application, wherein the left diagram in Fig. 4e is a top view of the structure formed after the second isolation sidewall is formed, and the right diagram in Fig. 4e is the formation of the second isolation sidewall.
  • a cross-sectional view of the structure formed after two isolation spacers is taken along the dotted line cc', as shown in FIG. 4e, a second isolation spacer 202-4 is formed on the surface of the etched third mask layer 202-1'.
  • the second isolation spacer can be formed by any suitable deposition process.
  • the first mask layer is etched through the second isolation spacer, so as to transfer the pattern of the second isolation spacer into the first mask layer.
  • Figure 4f is a schematic structural view of etching the first mask layer provided by the embodiment of the present application, wherein the left figure in Figure 4f is a top view of the structure formed after etching the first mask layer, and the right figure in Figure 4f is A cross-sectional view of the structure formed after etching the first mask layer along the dotted line c-c', as shown in FIG. 4f, using the second isolation spacer located on the sidewall of the first isolation spacer pattern as a new mask pattern, etch the first mask layer 202, so as to transfer the second spacer spacer pattern into the first mask layer to form an etched first mask layer 202'.
  • the second isolation sidewall pattern is the preset pattern in the embodiment of the present application.
  • the method for forming a semiconductor structure further includes the following steps:
  • a plurality of word lines are formed, each of the word lines intersects the plurality of active regions in a word line extending direction.
  • a plurality of bit lines are formed, each of the bit lines intersects the plurality of active regions in a bit line extending direction.
  • the active region is used to form a memory cell
  • the memory cell includes a transistor
  • the word line is connected to the gate of the transistor
  • the word line is used to provide a word line voltage
  • the transistor is controlled to be turned on or off by the word line voltage.
  • the bit line is connected to the source or the drain of the transistor, and the bit line is used to perform a read or write operation on the memory cell when the transistor is turned on.
  • forming a word line or a bit line is achieved by forming a metal line at a predetermined word line location or a predetermined bit line location.
  • the metal lines include, but are not limited to, tungsten (W), cobalt (Co), copper (Cu), aluminum (Al), polysilicon, doped silicon, silicide, or any combination thereof.
  • the storage unit further includes: a storage capacitor; the method for forming the semiconductor structure further includes: forming the storage capacitor in the active region. One end of the storage capacitor is connected to the drain or the source of the transistor, the other end of the storage capacitor is grounded, and the storage capacitor is used for storing data written into the memory unit.
  • the formed multiple active there will be no dislocation and connection between adjacent active regions in the region, so that the formed semiconductor structure can have good electrical properties, and the yield rate of the semiconductor structure can be improved.
  • FIG. 5 is an optional structural schematic diagram of the semiconductor structure provided in the embodiment of the present application.
  • the semiconductor structure 50 includes: a plurality of An active area 501 , a plurality of bit lines 502 and a plurality of word lines 503 .
  • the plurality of active regions 501 are formed in a semiconductor substrate, and the active regions are formed by the method for forming a semiconductor structure provided in the above implementation.
  • the active region is used to form active devices, such as transistors.
  • the word line is used to control the active device to be turned on or off, and the bit line is used to read data from the active device or write data to the active device.
  • the semiconductor structure further includes a storage capacitor.
  • the storage capacitor is used to store data written into the memory unit.
  • the semiconductor structure provided in the embodiment of the present application is similar to the method for forming the semiconductor structure provided in the above-mentioned embodiment.
  • the technical features not disclosed in detail in the embodiment of the present application please refer to the above-mentioned embodiment for understanding.
  • the semiconductor structure provided by the embodiment of the present application includes a plurality of active regions, a plurality of word lines and a plurality of bit lines, since no dislocation and connection will occur between two adjacent active regions in the plurality of active regions, In this way, the formed semiconductor structure can have good electrical properties, and the yield of the semiconductor structure can be improved.

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Abstract

本申请实施例提供一种半导体结构的形成方法及半导体结构，其中，所述半导体结构的形成方法包括：提供半导体衬底，半导体衬底上形成有具有预设图案的第一掩膜层；在第一掩膜层的表面形成具有第一掩膜图案的第二掩膜层，第一掩膜图案包括多个依次排列的第一子图案；在第二掩膜层中，通过第一掩膜图案，自对准形成第二掩膜图案，第二掩膜图案包括：第一掩膜图案中的第一子图案和与第一子图案对应的第二子图案；基于第二掩膜图案中的第一子图案和第二子图案，对第一掩膜层进行刻蚀，以将预设图案转化为有源区图案；基于有源区图案，在半导体衬底中定义有源区。

Description

半导体结构的形成方法及半导体结构
相关申请的交叉引用
本申请基于申请号为202110548237.3、申请日为2021年5月19日、发明名称为“半导体结构的形成方法及半导体结构”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本申请作为参考。
技术领域
本申请实施例涉及但不限于一种半导体结构的形成方法及半导体结构。
背景技术
在半导体结构，如动态随机存取存储器中(Dynamic Random Access Memory，DRAM)，通常需要在衬底中定义出有源区(Active Area，AA)，并在有源区中制备相应的器件单元。通常是先后使用两道光罩在衬底中制备有源区，因此，两道光罩之间的对准就尤为重要。任意一个光罩的偏移都会造成相邻AA的错位和连接。
发明内容
本申请实施例提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底上形成有具有预设图案的第一掩膜层；在所述第一掩膜层的表面形成具有第一掩膜图案的第二掩膜层，其中，所述第一掩膜图案包括多个依次排列的第一子图案；在所述第二掩膜层中，通过所述第一掩膜图案，自对准形成第二掩膜图案，其中，所述第二掩膜图案包括：所述第一掩膜图案中的所述第一子图案和与所述第一子图案对应的第二子图案；基于所述第二掩膜图案中的所述第一子图案和所述第二子图案，对所述第一掩膜层进行刻蚀，以将所述预设图案转化为有源区图案；基于所述有源区图案，在所述半导体衬底中定义有源区。
本申请实施例还提供一种半导体结构，包括：多个有源区，形成于半导体衬底中，所述有源区通过上述半导体结构的形成方法形成；多条字线，每条字线在字线延伸方向上与多个所述有源区相交；多条位线，每条位线在位线延伸方向上与多个所述有源区相交。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1a为相关技术中在衬底表面形成掩膜层结构示意图；
图1b为相关技术中采用第一光罩刻蚀掩膜层的俯视图；
图1c为相关技术中采用第二光罩刻蚀掩膜层的俯视图；
图1d为相关技术中通过第一光罩和第二光罩对掩膜层刻蚀后的俯视图和剖面结 构图；
图1e为相关技术中在衬底中形成有源区的俯视图和剖面结构图；
图2为本申请实施例提供的半导体结构的形成方法的一种可选的流程示意图；
图3a为本申请实施例提供的半导体衬底和第一掩膜层的结构示意图；
图3b为本申请实施例提供的半导体衬底和第一掩膜层的俯视图和剖面结构示意图；
图3c为本申请实施例提供的形成第二掩膜层的结构示意图；
图3d为本申请实施例提供的在第二掩膜层中形成第一掩膜图案的结构示意图；
图3e为本申请实施例提供的在第二掩膜层形成第一掩膜图案的俯视图和剖面结构示意图；
图3f为本申请实施例提供的形成第一材料柱的结构示意图；
图3g为本申请实施例提供的形成具有预设高度的第一材料柱的结构示意图；
图3h为本申请实施例提供的形成绝缘材料柱的结构示意图；
图3i为本申请实施例提供的对绝缘材料柱进行刻蚀处理结构示意图；
图3j为本申请实施例提供的对绝缘材料柱和第一材料柱同时进行刻蚀处理结构示意图；
图3k为本申请实施例提供的形成具有预设直径的第二刻蚀孔的结构示意图；
图3l为本申请实施例提供的刻蚀去除刻蚀孔中的第一材料的结构示意图；
图3m为本申请实施例提供的对阻挡层进行刻蚀的结构示意图；
图3n为本申请实施例提供的形成有源区图案的结构示意图；
图3o为本申请实施例提供的对隔离层进行刻蚀的结构示意图；
图3p为本申请实施例提供的在半导体衬底中形成有源区剖面结构示意图；
图4a为本申请实施例提供的形成具有预设图案的第一掩膜层的初始结构的结构示意图；
图4b为本申请实施例提供的刻蚀第四掩膜层的结构示意图；
图4c为本申请实施例提供的形成第一隔离侧墙的结构示意图；
图4d为本申请实施例提供的刻蚀第三掩膜层的结构示意图；
图4e为本申请实施例提供的形成第二隔离侧墙的结构示意图；
图4f为本申请实施例提供的刻蚀第一掩膜层的结构示意图；
图5为本申请实施例提供的半导体结构的一个可选的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对发明的具体技术方案做进一步详细描述。以下实施例用于说明本申请，但不用来限制本申请的范围。
在后续的描述中，使用用于表示元件的诸如“模块”或“单元”的后缀仅为了有利于本申请的说明，其本身没有特定的意义。因此，“模块”或“单元”可以混合地使用。
在半导体结构，如DRAM中，通常需要在衬底中定义出有源区，并在有源区中制备相应的器件单元。下面，请参考图1a至1e对相关技术中的有源区的形成过程进行介绍。
相关技术中，有源区的形成过程包括以下步骤：
在衬底表面形成具有初始掩膜图案的掩膜层。
图1a为相关技术中在衬底表面形成掩膜层结构示意图，其中，图1a中左图为形 成掩膜层的俯视图，图1a中右图为形成掩膜层后沿虚线a-a'的剖面结构示意图，如图1a所示，在衬底100的表面形成了阻挡层101和掩膜层102，其中，所述掩膜层具有初始掩膜图案，所述初始掩膜图案包括多个具有第一尺寸d1的条状图案，任意相邻的两个具有第一尺寸的条状图案相互平行，所述第一尺寸d1为垂直于所述条状图案排列方向上的尺寸。相关技术中，所述阻挡层101用于在后续工艺中作为掩膜版来刻蚀所述衬底100，并在定义出所述有源区的图形之前，对所述衬底100进行保护。
采用具有第一预设图案的第一光罩，刻蚀所述掩膜层，以实现将所述掩膜层中的初始掩膜图案转化为第一预设图案。
图1b为相关技术中采用第一光罩刻蚀掩膜层的俯视图，如图1b所示，相关技术中第一预设图案为均匀排列的圆形孔，以具有均匀排列的圆形孔的第一光罩AT1刻蚀所述掩膜层，对掩膜层中的每个具有第一尺寸d1的条状图案进行均匀的分割，得到多个间断的、具有第二尺寸d2的条状图案，以实现将所述掩膜层中的初始掩膜图案转化为第一预设图案。其中，所述第二尺寸与所述第一尺寸为同一维度上的尺寸，且所述第二尺寸至少小于所述第一尺寸的一半。
采用具有第二预设图案的第二光罩，继续刻蚀所述掩膜层，以实现将所述第一预设图案转化为所述第二预设图案。
图1c为相关技术中采用第二光罩刻蚀掩膜层的俯视图，如图1c所示，相关技术中第二预设图案也为均匀排列的圆形孔，且第二预设图案中的圆形孔，位于第一预设图案中的任意两两相邻的四个圆形孔的中心。相关技术中，以具有均匀排列的圆形孔的第二光罩AT2刻蚀所述掩膜层，对掩膜层中的每个具有第二尺寸d2的条状图案进行均匀的分割，得到多个间断的具有第三尺寸d3的条状图案，以实现将所述掩膜层中的第一预设图案转化为第二预设图案。其中，所述第三尺寸与所述第二尺寸为同一维度上的尺寸，且所述第三尺寸至少小于所述第二尺寸的一半。
图1d为相关技术中通过第一光罩和第二光罩对掩膜层刻蚀后的俯视图和剖面结构图，其中，图1d中的左图为刻蚀后的掩膜层的俯视图，图1d中的右图为刻蚀后的掩膜层沿虚线a-a'的剖面结构示意图，如图1d所示，通过第一光罩和第二光罩依次对所述掩膜层102进行刻蚀，将所述初始掩膜图案转换为了第二掩膜图案，所述第二掩膜图案即为最终形成有源区的图案。
采用第二掩膜图案刻蚀衬底，在衬底中形成有源区。
图1e为相关技术中在衬底中形成有源区的俯视图和剖面结构图，其中，图1e中的左图为形成有源区的俯视图，图1e中的右图为形成有源区后沿虚线b-b'的剖面结构示意图，如图1e所示，通过所述第二掩膜图案刻蚀所述衬底，在衬底100中形成了有源区103。相关技术中，在衬底中刻蚀形成有源区103之后，在有源区的表面沉积SiO2作为隔离层104，以保护有源区。
然而，相关技术中，在采用第二光罩对第一光罩刻蚀后的掩膜层进行刻蚀时，由于当前光刻分辨率不高，因此，第二光罩不能与第一光罩完全对准，当第二光罩与第一光罩之间稍有偏差时，将会导致形成的相邻有源区发生错位或者连接，或者，将会导致形成的有源区的尺寸不一致，从而影响所制备的半导体结构的电性能。
基于相关技术中的存在的上述问题，本申请实施例提供一种半导体结构的形成方法及半导体结构，本申请实施例中仅采用一个光罩，通过自对准技术形成最终的有源区图案，不会造成相邻的有源区发生错位或者相连的问题。
半导体制程微缩时，高分辨率的光刻技术尤为重要，其中，自对准双重成像技术(Self-aligned Double Patterning，SADP)可以在光刻分辨率不高时显出很大作用。基于此，本申请实施例提供一种半导体结构的形成方法，图2为本申请实施例提供的半 导体结构的形成方法的一种可选的流程示意图，如图2所示，所述半导体结构的形成方法包括以下步骤：
步骤S201、提供半导体衬底，所述半导体衬底上形成有具有预设图案的第一掩膜层。
步骤S202、在所述第一掩膜层的表面形成具有第一掩膜图案的第二掩膜层。
其中，所述第一掩膜图案包括多个依次排列的第一子图案。
步骤S203、在所述第二掩膜层中，通过所述第一掩膜图案，自对准形成第二掩膜图案。
其中，所述第二掩膜图案包括：所述第一掩膜图案中的所述第一子图案和与所述第一子图案对应的第二子图案。
步骤S204、基于所述第二掩膜图案中的所述第一子图案和所述第二子图案，对所述第一掩膜层进行刻蚀，以将所述预设图案转化为有源区图案。
步骤S205、基于所述有源区图案，在所述半导体衬底中定义有源区。
接下来请参考图3a至3p中半导体结构的形成过程中的结构示意图，对本申请实施例提供的半导体结构的形成方法进行进一步地详细说明。
首先，请参考图3a和3b，执行步骤S201、提供半导体衬底，所述半导体衬底上形成有具有预设图案的第一掩膜层。
所述半导体衬底的材料可以选择硅(Si)、硅锗合金(SiGe)、碳化硅(SiC)、氧化铝(Al 2O 3)、氮化铝(AlN)、氧化锌(ZnO)、氧化镓(Ga 2O 3)或铝酸锂(LiAlO 2)等中的任意一种。本申请实施例中以Si衬底为示例。所述第一掩膜层可以是多晶硅层，也可以是其它材料层，如氧化硅层、氮化硅层等。本申请实施例中，对第一掩膜层的组成材料不进行限定。
在一些实施例中，所述半导体衬底与所述第一掩膜层之间还具有隔离层，所述隔离层用于在后续工艺中作为刻蚀掩膜版刻蚀半导体衬底，并在所述半导体衬底中定义出所述有源区之前，对半导体衬底进行保护。
图3a为本申请实施例提供的半导体衬底和第一掩膜层的结构示意图，图3b为本申请实施例提供的半导体衬底和第一掩膜层的俯视图和剖面结构示意图，其中，图3b中的左图为所述第一掩膜层和所述半导体衬底的俯视图，图3b中的右图为第一掩膜层和所述半导体衬底沿虚线c-c'处的剖面结构图，如图3a和3b所示，所述半导体衬底200上形成有一隔离层201，所述隔离层201之上形成有第一掩膜层202，所述第一掩膜层202由多个相互平行的多晶硅条2021组成。
所述半导体衬底可以包括处于正面的顶表面以及处于与正面相对的背面的底表面；在忽略顶表面和底表面的平整度的情况下，定义垂直衬底顶表面和底表面的方向为第三方向。在衬底顶表面和底表面(即衬底所在的平面)方向上，定义两彼此相交(例如彼此垂直)的第一方向和第二方向，例如，可以定义多个多晶硅条2021的排列方向为第一方向，基于所述第一方向和所述第二方向可以确定所述半导体衬底的平面方向。所述第一方向、所述第二方向和所述第三方向两两垂直。本申请实施例中，定义所述第一方向为X轴方向，定义所述第二方向为Y轴方向，定义所述第三方向为Z轴方向。
接下来，请参考图3c和3e，执行步骤S202、在所述第一掩膜层的表面形成具有第一掩膜图案的第二掩膜层。在一些实施例中，步骤S202通过以下步骤形成：
在所述第一掩膜层的表面形成所述第二掩膜层。
在一些实施例中，所述第二掩膜层包括依次堆叠的硬掩膜层、阻挡层和绝缘层，可以通过以下步骤形成：
在所述第一掩膜层的侧壁沉积所述硬掩膜层。
所述硬掩膜层可以是旋涂硬掩膜(Spin-On Hard Mask，SOH)，也可以是其它硬掩膜层。
本申请实施例中，所述侧壁包括所述第一掩膜层的所有的侧壁。本申请实施例中，在所述第一掩膜层的所有侧壁上均形成有所述硬掩膜层，所述硬掩膜层用于填充所述第一掩膜层的内部空隙，使得第一掩膜层具有平整的表面。
在沉积有所述硬掩膜层的第一掩膜层表面，依次沉积所述阻挡层和所述绝缘层，形成所述第二掩膜层。
在一些实施例中，所述阻挡层可以是SiON层，所述绝缘层可以是SiO 2层。本申请实施例中，沉积所述阻挡层和所述绝缘层的方式包括以下任意一种：化学气相沉积(Chemical Vapor Deposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)、原子层沉积(Atomic Layer Deposition，ALD)和其它任何合适的沉积工艺。
图3c为本申请实施例提供的形成第二掩膜层的结构示意图，如图3c所示，在所述第一掩膜层202的表面形成了第二掩膜层，所述第二掩膜层包括依次沉积的硬掩膜层2031、阻挡层2032和绝缘层2033。
采用具有所述第一掩膜图案的光罩，在所述第二掩膜层中形成所述第一掩膜图案。
在一些实施例中，所述采用具有所述第一掩膜图案的光罩，在所述第二掩膜层中形成所述第一掩膜图案，可以通过以下步骤形成：
在所述绝缘层的表面形成光刻胶层。
采用所述光罩，在所述光刻胶层中形成所述第一掩膜图案。
基于所述第一掩膜图案刻蚀所述绝缘层，以实现在所述第二掩膜层形成所述第一掩膜图案。
图3d为本申请实施例提供的在第二掩膜层中形成第一掩膜图案的结构示意图，图3e为本申请实施例提供的在第二掩膜层形成第一掩膜图案的俯视图和剖面结构示意图，其中，图3e中的左图为俯视图，图3e中的右图为沿虚线c-c'的剖面图，如图3d和3e所示，基于具有第一掩膜图案的光刻胶层刻蚀所述绝缘层2033，以实现在所述绝缘层2033中形成第一掩膜图案30。本申请实施例中，所述第一掩膜图案30包括多个沿X轴方向排列和多个沿Y轴方向依次排列的第一子图案，所述第一子图案可以是一刻蚀孔301，所述刻蚀孔301可以贯穿所述绝缘层2033，所述刻蚀孔301的底部也可以位于所述绝缘层2033的内部。
接下来，请参考图3f至3l，执行步骤S203、在所述第二掩膜层中，通过所述第一掩膜图案，自对准形成第二掩膜图案。
在一些实施例中，在所述第二掩膜层中，通过所述第一掩膜图案，自对准形成第二掩膜图案，可以通过以下步骤形成：
通过所述第一掩膜图案，形成具有预设高度的第一材料柱。
本申请实施例中，所述通过所述第一掩膜图案，形成具有预设高度的第一材料柱，包括以下步骤：
在所述第一刻蚀孔中沉积第一材料，形成多个所述第一材料柱。
所述第一材料可以是任何相对于所述绝缘层的绝缘材料的具有高刻蚀选择比的材料，例如，所述第一材料可以是氮化硅，所述绝缘层的绝缘材料可以是氧化硅。
本申请实施例中，可以通过原子层沉积工艺在所述第一刻蚀孔中沉积第一材料，形成多个第一材料柱。其中，形成所述第一材料柱的反应气体除了硅源外，还包括氨气和氮氢混合气中的至少一种。
如图3f为本申请实施例提供的形成第一材料柱的结构示意图，如图3f所示，在 刻蚀孔301中填充氮化硅材料，形成第一材料柱302。
在一些实施例中，在形成所述第一材料柱之后，对所述绝缘层和所述第一材料柱的表面进行化学机械研磨处理(Chemical Mechanical Polishing，CMP)，使得第一材料柱的表面与所述绝缘层的表面平齐。
刻蚀去除部分厚度的所述绝缘材料，以形成所述具有预设高度的第一材料柱。
如图3g为本申请实施例提供的形成具有预设高度的第一材料柱的结构示意图，如图3g所示，沿Z轴方向，采用干法刻蚀技术，刻蚀去除部分厚度的绝缘层，形成具有预设高度的第一材料柱3021。
由于组成第一材料柱的第一材料与组成绝缘层的绝缘材料相比具有高的刻蚀选择比，因此，通过调整刻蚀气体的选择比，可以实现仅刻蚀部分绝缘材料，而不对第一材料柱进行刻蚀。
本申请实施例中，所述预设高度小于所述第一材料柱的初始高度。在一些实施例中，所述预设高度与所述初始厚度之间的比值大于或等于75％，且所述预设高度与所述初始厚度之间的比值小于或等于80％。如此设置，既能保证后续形成的菱形孔刻蚀变成圆形孔时有足够的刻蚀冗余量，又能保证刻蚀形成圆形孔的圆整度。
通过所述具有预设高度的第一材料柱，自对准形成所述第二掩膜图案。
在一些实施例中，所述通过所述具有预设高度的第一材料柱，自对准形成所述第二掩膜图案，可以通过以下步骤形成：
在所述具有预设高度的第一材料柱的表面沉积绝缘材料，形成绝缘材料柱。
所述绝缘材料柱与所述绝缘层由相同的绝缘材料构成，例如，所述绝缘材料可以为SiO 2。本申请实施例中，可以通过原子层沉积工艺形成所述绝缘材料柱。
图3h为本申请实施例提供的形成绝缘材料柱的结构示意图，如图3h所示，在裸露的具有预设高度的第一材料柱3021的表面形成一绝缘材料柱303。相邻两个所述绝缘材料柱相接触。
刻蚀去除部分厚度的所述绝缘材料柱，直至暴露出所述第一材料柱为止。
图3i为本申请实施例提供的对绝缘材料柱进行刻蚀处理结构示意图，如图3i所示，沿Z轴方向，对绝缘材料柱303进行刻蚀处理，直至暴露出所述第一材料柱3021的表面为止。
在一些实施例中，也可以通过CMP工艺对所述绝缘材料柱进行打磨处理，当暴露出所述第一材料柱的表面时，停止打磨。
请继续参见图3i，本申请实施例中，任意两两相邻的四个所述绝缘材料柱303能够自对准形成一菱形孔304'。
对所述绝缘材料柱和所述第一材料柱同时进行刻蚀，直至所述菱形孔变为圆形孔。
所述对所述绝缘材料柱和所述第一材料柱同时进行刻蚀，包括：采用干法刻蚀对所述绝缘材料柱和所述第一材料柱同时进行刻蚀；所述干法刻蚀的气体包括以下至少一种：六氟化硫、四氟化碳、三氟甲烷体、氧气和氩气。
本申请实施例中，所述干法刻蚀技术可以是等离子体刻蚀技术。
图3j为本申请实施例提供的对绝缘材料柱和第一材料柱同时进行刻蚀处理结构示意图，如图3j所示，沿Z轴方向，采用干法刻蚀技术，对所述绝缘材料柱303和所述第一材料柱3021同时进行刻蚀处理，随着刻蚀深度的逐渐变大，位于任意两两相邻的四个绝缘材料柱中间的菱形孔304'逐渐变为圆形孔304”。
通过所述圆形孔，在所述绝缘层中形成第二子图案。
本申请实施例中，所述第二子图案包括具有预设直径的第二刻蚀孔，所述第二刻蚀孔的投影区域位于所述第一掩膜层中。
图3k为本申请实施例提供的形成具有预设直径的第二刻蚀孔的结构示意图，如图3k所示，以所述圆形孔为刻蚀图案，刻蚀所述绝缘层2033，在所述绝缘层2033中形成与圆形孔对应的第二刻蚀孔304，并继续同时刻蚀所述绝缘材料和所述第一材料柱，当所述第二刻蚀孔具有预设直径时，停止刻蚀，即可形成所述第二子图案。如此，通过第一子图案自对准形成了与第一刻蚀孔对应的第二刻蚀孔304。
去除所述刻蚀孔中的所述第一材料，形成由所述刻蚀孔和所述圆形孔构成的所述第二掩膜图案。
图3l为本申请实施例提供的刻蚀去除刻蚀孔中的第一材料的结构示意图，如图3l所示，采用干法刻蚀工艺去除所述第一刻蚀孔301中的第一材料，形成由第一刻蚀孔301和所述第二刻蚀孔304构成的第二掩膜图案305。
接下来，请参考图3m和图3n，执行步骤S204、基于所述第二掩膜图案中的所述第一子图案和所述第二子图案，对所述第一掩膜层进行刻蚀，以将所述预设图案转化为有源区图案。
在一些实施例中，所述基于所述第二掩膜图案中的所述第一子图案和所述第二子图案，对所述第一掩膜层进行刻蚀，以将所述预设图案转化为有源区图案，包括以下步骤：
基于所述第二掩膜图案中的所述第一子图案和所述第二子图案，对所述阻挡层进行刻蚀，以实现将所述第二掩膜图案中的所述第一子图案和所述第二子图案转移至所述阻挡层中。
图3m为本申请实施例提供对阻挡层进行刻蚀的结构示意图，如图3m所示，基于第二掩膜图案中的第一子图案和所述第二子图案，对阻挡层进行刻蚀，形成刻蚀后的阻挡层2032'。所述刻蚀后的阻挡层2032'具有所述第二掩膜图案。
以刻蚀后的阻挡层为刻蚀掩膜版，刻蚀所述硬掩膜层和所述第一掩膜层，以将所述预设图案转化为所述有源区图案。
在一些实施例中，在将所述预设图案转化为所述有源区图案后，所述半导体结构的形成方法还包括：刻蚀去除所述第二掩膜层。
本申请实施例中，可以通过干法刻蚀技术或者湿法刻蚀技术去除所述第二掩膜层。
图3n为本申请实施例提供的形成有源区图案的结构示意图，如图3n所示，以刻蚀后的阻挡层为刻蚀掩膜版，刻蚀所述硬掩膜层和所述第一掩膜层，并去除所述第二掩膜层，以实现将所述预设图案转化为所述有源区图案306。
接下来，请参考图3o和3p，执行步骤S205、基于所述有源区图案，在所述半导体衬底中定义有源区。
在一些实施例中，所述半导体衬底与所述第一掩膜层之间形成有一隔离层，所述基于所述有源区图案，在所述半导体衬底中定义有源区包括以下步骤：
基于所述有源区图案，刻蚀所述隔离层，以实现将所述有源区图案转移至所述隔离层中。
图3o为本申请实施例提供的对隔离层进行刻蚀的结构示意图，如图3o所示，基于所述有源区图案306，对隔离层进行刻蚀，形成刻蚀后的隔离层201'。所述刻蚀后的隔离层201'具有所述有源区图案306。
以刻蚀后的隔离层为刻蚀掩膜版，刻蚀所述半导体衬底，以实现在所述半导体衬底中形成所述有源区。
图3p为本申请实施例提供的在半导体衬底中形成有源区剖面结构示意图，如图3p所示，以刻蚀后的隔离层为刻蚀掩膜版，刻蚀所述半导体衬底200，并去除所述刻蚀后的隔离层，以实现在半导体衬底中形成有源区204。
本申请实施例提供的半导体结构的形成方法及半导体结构，通过在具有预设图案的第一掩膜层的表面形成具有第一掩膜图案的第二掩膜层，其中，第一掩膜图案包括多个依次排列的第一子图案；并在第二掩膜层中，通过第一掩膜图案，自对准形成第二掩膜图案，其中，第二掩膜图案包括：第一掩膜图案中的第一子图案和与第一子图案对应的第二子图案；然后基于第二掩膜图案中的第一子图案和第二子图案，对第一掩膜层进行刻蚀，以将预设图案转化为有源区图案，进而基于有源区图案在半导体衬底中定义出有源区。由于第二掩膜图案是通过第一掩膜图案自对准形成的，如此，可以使得制备的相邻有源区之间不会发生错位和连接。
在一些实施例中，所述具有预设图案的第一掩膜层，通过以下步骤形成：
在半导体衬底的表面依次沉积隔离层、第一掩膜层、第三掩膜层和第四掩膜层，其中，所述第一掩膜层可以是多晶硅层，所述第三掩膜层包括依次堆叠的旋涂硬掩膜层和氮氧化硅层，所述第四掩膜层具有与所述第三掩膜层相同的结构。
图4a为本申请实施例提供的形成具有预设图案的第一掩膜层的初始结构的结构示意图，其中，图4a中的左图为所述初始结构的俯视图，图4a中的右图为所述初始结构沿虚线c-c'的剖视图，如图4a所示，在半导体衬底200的表面依次沉积了隔离层201、第一掩膜层202、第三掩膜层202-1和第四掩膜层202-2。所述初始结构上设置有一初始有源区掩膜版40，所述初始有源区掩膜版用于形成有源区。
采用初始有源区掩膜版，对所述半导体衬底表面的第四掩膜层进行刻蚀，以实现将所述初始有源区掩膜版上的图案转移至所述第四掩膜层中。
图4b为本申请实施例提供的刻蚀第四掩膜层的结构示意图，其中，图4b中的左图为刻蚀第四掩膜层后形成的结构的俯视图，图4b中的右图为刻蚀第四掩膜层后形成的结构沿虚线c-c'的剖视图，如图4b所示，通过初始有源区掩膜版刻蚀所述第四掩膜层202-2，将初始有源区掩膜版上的初始有源区图案转移至所述第四掩膜层中，形成刻蚀后的第四掩膜层202-2'。所述刻蚀后的第四掩膜层202-2'具有所述初始掩膜版上的图案。
在所述刻蚀后的第四掩膜层的表面沉积绝缘材料，形成第一隔离侧墙。
图4c为本申请实施例提供的形成第一隔离侧墙的结构示意图，其中，图4c中的左图为形成第一隔离侧墙后形成的结构的俯视图，图4c中的右图为形成第一隔离侧墙后形成的结构沿虚线c-c'的剖视图，如图4c所示，在刻蚀后的第四掩膜层202-2'的表面形成第一隔离侧墙202-3。可以通过任意一种合适的沉积工艺形成所述第一隔离侧墙。
通过所述第一隔离侧墙，刻蚀所述第三掩膜层，以实现将所述第一隔离侧墙图案转移至所述第三掩膜层中。
图4d为本申请实施例提供的刻蚀第三掩膜层的结构示意图，其中，图4d中的左图为刻蚀第三掩膜层后形成的结构的俯视图，图4d中的右图为刻蚀第三掩膜层后形成的结构沿虚线c-c'的剖视图，如图4d所示，以位于所述初始有源区图案侧壁上的第一隔离侧墙为新的掩膜图案，刻蚀所述第三掩膜层202-1，以实现将所述第一隔离侧墙图案转移至所述第三掩膜层中，形成刻蚀后的第三掩膜层202-1'。
在刻蚀后的第三掩膜层的表面沉积绝缘材料，形成第二隔离侧墙。
图4e为本申请实施例提供的形成第二隔离侧墙的结构示意图，其中，图4e中的左图为形成第二隔离侧墙后形成的结构的俯视图，图4e中的右图为形成第二隔离侧墙后形成的结构沿虚线c-c'的剖视图，如图4e所示，在刻蚀后的第三掩膜层202-1'的表面形成第二隔离侧墙202-4。可以通过任意一种合适的沉积工艺形成所述第二隔离侧墙。
通过所述第二隔离侧墙，刻蚀所述第一掩膜层，以实现将所述第二隔离侧墙图案转移至所述第一掩膜层中。
图4f为本申请实施例提供的刻蚀第一掩膜层的结构示意图，其中，图4f中的左图为刻蚀第一掩膜层后形成的结构的俯视图，图4f中的右图为刻蚀第一掩膜层后形成的结构沿虚线c-c'的剖视图，如图4f所示，以位于所述第一隔离侧墙图案侧壁上的第二隔离侧墙为新的掩膜图案，刻蚀所述第一掩膜层202，以实现将所述第二隔离侧墙图案转移至所述第一掩膜层中，形成刻蚀后的第一掩膜层202'。所述第二隔离侧墙图案即为本申请实施例中的预设图案。
在一些实施例中，半导体结构的形成方法还包括以下步骤：
形成多条字线，每条所述字线在字线延伸方向上与所述多个有源区相交。
形成多条位线，每条所述位线在位线延伸方向上与所述多个有源区相交。
在一些实施例中，所述有源区用于形成存储器单元，所述存储器单元包括一晶体管，所述字线与所述晶体管的栅极连接，所述字线用于提供字线电压，并通过所述字线电压控制所述晶体管导通或截止。所述位线与所述晶体管的源极或者漏极连接，所述位线用于在所述晶体管导通时，对存储器单元执行读取或写入操作。
在一些实施例中，通过在预设字线位置或预设位线位置形成金属线来实现形成字线或位线。所述金属线包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。
在一些实施例中，所述存储单元还包括：存储电容；所述半导体结构的形成方法还包括：在所述有源区中形成所述存储电容。所述存储电容的一端与所述晶体管的漏极或者源极连接，所述存储电容的另一端接地，所述存储电容用于存储写入所述存储器单元的数据。
本申请实施例提供的半导体结构的形成方法，由于形成有源区时只采用了一个光罩，并且有源区的刻蚀图案是通过自对准工艺形成的，因此，形成的多个有源区中相邻有源区之间不会发生错位和连接，如此，可以使得形成的半导体结构具有良好的电性能，并且可以提高制备半导体结构的良率。
除此之外，本申请实施例还提供一种半导体结构，图5为本申请实施例提供的半导体结构的一个可选的结构示意图，如图5所示，所述半导体结构50包括：多个有源区501、多条位线502和多条字线503。
所述多个有源区501形成于半导体衬底中，所述有源区通过上述实施提供的半导体结构的形成方法形成。
多条位线502，每条位线在位线延伸方向上与多个所述有源区相交。
多条字线503，每条字线在字线延伸方向上与多个所述有源区相交。
本申请实施例中，所述有源区用于形成有源器件，例如，晶体管。所述字线用于控制所述有源器件的导通或截止，所述位线用于从所述有源器件中读取数据或向所述有源器件中写入数据。
在一些实施例中，所述半导体结构还包括存储电容。所述存储电容用于存储写入所述存储器单元的数据。
本申请实施例提供的半导体结构与上述实施例提供的半导体结构的形成方法类似，对于本申请实施例未详尽披露的技术特征，请参照上述实施例进行理解。
本申请实施例提供的半导体结构，包括多个有源区，多条字线和多条位线，由于多个有源区中的相邻两个有源区之间不会发生错位和连接，如此，可以使得形成的半导体结构具有良好的电性能，并且可以提高制备半导体结构的良率。
以上所述，仅为本申请的一些实施方式，但本申请的保护范围并不局限于此，任 何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (16)

  1. 一种半导体结构的形成方法，包括：
    提供半导体衬底，所述半导体衬底上形成有具有预设图案的第一掩膜层；
    在所述第一掩膜层的表面形成具有第一掩膜图案的第二掩膜层，其中，所述第一掩膜图案包括多个依次排列的第一子图案；
    在所述第二掩膜层中，通过所述第一掩膜图案，自对准形成第二掩膜图案，其中，所述第二掩膜图案包括：所述第一掩膜图案中的所述第一子图案和与所述第一子图案对应的第二子图案；
    基于所述第二掩膜图案中的所述第一子图案和所述第二子图案，对所述第一掩膜层进行刻蚀，以将所述预设图案转化为有源区图案；
    基于所述有源区图案，在所述半导体衬底中定义有源区。
  2. 根据权利要求1所述的方法，其中，所述在所述第一掩膜层的表面形成具有第一掩膜图案的第二掩膜层，包括：
    在所述第一掩膜层的表面形成所述第二掩膜层；
    采用具有所述第一掩膜图案的光罩，在所述第二掩膜层中形成所述第一掩膜图案。
  3. 根据权利要求2所述的方法，其中，所述第二掩膜层包括依次堆叠的硬掩膜层、阻挡层和绝缘层；所述在所述第一掩膜层的表面形成所述第二掩膜层，包括：
    在所述第一掩膜层的侧壁沉积所述硬掩膜层；
    在沉积有所述硬掩膜层的第一掩膜层表面，依次沉积所述阻挡层和所述绝缘层，形成所述第二掩膜层。
  4. 根据权利要求3所述的方法，其中，所述采用具有所述第一掩膜图案的光罩，在所述第二掩膜层中形成所述第一掩膜图案，包括：
    在所述绝缘层的表面形成光刻胶层；
    采用所述光罩，在所述光刻胶层中形成所述第一掩膜图案；
    基于所述第一掩膜图案刻蚀所述绝缘层，以实现在所述第二掩膜层形成所述第一掩膜图案。
  5. 根据权利要求1所述的方法，其中，所述第二掩膜层至少包括绝缘层；所述第一掩膜图案形成于所述绝缘层中；
    所述在所述第二掩膜层中，通过所述第一掩膜图案，自对准形成第二掩膜图案，包括：
    通过所述第一掩膜图案，形成具有预设高度的第一材料柱；
    通过所述具有预设高度的第一材料柱，自对准形成所述第二掩膜图案。
  6. 根据权利要求5所述的方法，其中，所述第一子图案包括第一刻蚀孔，且所述第一子图案的投影区域位于所述第一掩膜层中；
    所述通过所述第一掩膜图案，形成具有预设高度的第一材料柱，包括：
    在所述第一刻蚀孔中沉积第一材料，形成多个所述第一材料柱；
    刻蚀去除部分厚度的所述绝缘材料，以形成所述具有预设高度的第一材料柱，所述预设高度小于所述第一材料柱的初始高度。
  7. 根据权利要求6所述的方法，其中，所述预设高度与所述初始厚度之间的比值大于或等于75％，且所述比值小于或等于80％。
  8. 根据权利要求6所述的方法，其中，所述通过所述具有预设高度的第一材料柱，自对准形成所述第二掩膜图案，包括：
    在所述具有预设高度的第一材料柱的表面沉积绝缘材料，形成绝缘材料柱，其中， 相邻两个所述绝缘材料柱相接触；
    刻蚀去除部分厚度的所述绝缘材料柱，直至暴露出所述第一材料柱为止；其中，任意两两相邻的四个所述绝缘材料柱能够自对准形成一个菱形孔；
    对所述绝缘材料柱和所述第一材料柱同时进行刻蚀，直至所述菱形孔变为圆形孔；
    通过所述圆形孔，在所述绝缘层中形成第二子图案；其中，所述第二子图案包括具有预设直径的第二刻蚀孔；所述第二刻蚀孔的投影区域位于所述第一掩膜层中；
    去除所述第一刻蚀孔中的所述第一材料，形成由所述第一刻蚀孔和所述第二刻蚀孔构成的所述第二掩膜图案。
  9. 根据权利要求8所述的方法，其中，所述预设图案包括多个平行排列的第三子图案；所述第三子图案在第一方向上具有预设宽度；其中，所述第一方向为所述第三子图案的排列方向；
    所述预设直径等于所述预设宽度。
  10. 根据权利要求8所述的方法，其中，所述第一材料包括氮化硅；所述绝缘材料包括氧化硅；
    所述第一材料柱和所述绝缘材料柱通过原子层沉积工艺形成。
  11. 根据权利要求8所述的方法，其中，所述对所述绝缘材料柱和所述第一材料柱同时进行刻蚀，包括：
    采用干法刻蚀对所述绝缘材料柱和所述第一材料柱同时进行刻蚀；所述干法刻蚀的气体包括以下至少一种：六氟化硫、四氟化碳、三氟甲烷体、氧气和氩气。
  12. 根据权利要求3所述的方法，其中，所述基于所述第二掩膜图案中的所述第一子图案和所述第二子图案，对所述第一掩膜层进行刻蚀，以将所述预设图案转化为有源区图案，包括：
    基于所述第二掩膜图案中的所述第一子图案和所述第二子图案，对所述阻挡层进行刻蚀，以实现将所述第二掩膜图案中的所述第一子图案和所述第二子图案转移至所述阻挡层中；
    以刻蚀后的阻挡层为刻蚀掩膜版，刻蚀所述硬掩膜层和所述第一掩膜层，以将所述预设图案转化为所述有源区图案。
  13. 根据权利要求1所述的方法，其中，所述方法还包括：
    在将所述预设图案转化为所述有源区图案后，刻蚀去除所述第二掩膜层。
  14. 根据权利要求1至13任一项所述的方法，其中，所述半导体衬底与所述第一掩膜层之间形成有一隔离层；
    所述基于所述有源区图案，在所述半导体衬底中定义有源区，包括：
    基于所述有源区图案，刻蚀所述隔离层，以实现将所述有源区图案转移至所述隔离层中；
    以刻蚀后的隔离层为刻蚀掩膜版，刻蚀所述半导体衬底，以实现在所述半导体衬底中形成有源区。
  15. 根据权利要求1至13任一项所述的方法，其中，还包括：
    形成多条字线，每条所述字线在字线延伸方向上与所述多个有源区相交；
    形成多条位线，每条所述位线在位线延伸方向上与所述多个有源区相交。
  16. 一种半导体结构，包括：
    多个有源区，形成于半导体衬底中，所述有源区通过上述权利要求1至14任一项提供的半导体结构的形成方法形成；
    多条字线，每条字线在字线延伸方向上与多个所述有源区相交；
    多条位线，每条位线在位线延伸方向上与多个所述有源区相交。
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