WO2022220031A1 - 積層セラミックコンデンサ - Google Patents

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藤田幸宏
山口陽平
日▲高▼青路
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株式会社村田製作所
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Definitions

  • the present invention relates to a multilayer ceramic capacitor.
  • Multilayer capacitors are known in which the ESL (equivalent series inductance) is reduced by widening the current flow route, shortening the current flow route, and canceling out the magnetic fields generated by currents of different polarities.
  • Patent Document 1 discloses an example of a multilayer capacitor with a reduced ESL.
  • the multilayer capacitor disclosed in Patent Document 1 includes a capacitor body in which a plurality of dielectric layers, a plurality of first internal electrodes, and a plurality of second internal electrodes are laminated.
  • the capacitor body is electrically connected to the plurality of first internal electrodes and electrically connected to the plurality of first via conductors extending to one main surface of the capacitor body and the plurality of second internal electrodes. and a plurality of second via conductors connected to and extending to one main surface of the capacitor body.
  • a plurality of first external electrodes electrically connected to the plurality of first via conductors and a plurality of electrodes electrically connected to the plurality of second via conductors are formed on one main surface of the capacitor body. and second external electrodes are formed.
  • the first external electrode is formed at a position where the first via conductor is exposed on one main surface of the capacitor body, and the second via conductor is formed on the capacitor body. Since the second external electrode is formed at a position exposed on one of the main surfaces, the first external electrode and the second external electrode are formed at arbitrary positions on the main surface, respectively. I had a problem that I could't.
  • An object of the present invention is to solve the above problems, and to provide a multilayer ceramic capacitor capable of forming a first external electrode and a second external electrode at arbitrary positions.
  • the multilayer ceramic capacitor of the present invention is a capacitor body in which a plurality of dielectric layers, a plurality of first internal electrodes, and a plurality of second internal electrodes are laminated; a first via conductor provided inside the capacitor body and electrically connected to the plurality of first internal electrodes; a second via conductor provided inside the capacitor body and electrically connected to the plurality of second internal electrodes; A first via conductor electrically connected to the first via conductor and extending to a position different from a position connected to the first via conductor on the outer surface of the capacitor body. an extraction electrode section; A second via conductor electrically connected to the second via conductor and extending to a position different from a position connected to the second via conductor on the outer surface of the capacitor body.
  • an extraction electrode section a first external electrode electrically connected to the first extraction electrode portion; a second external electrode electrically connected to the second extraction electrode portion; an insulating resin that insulates between the first lead-out electrode portion and the second lead-out electrode portion and between the first external electrode and the second external electrode; characterized by comprising
  • the first external electrode is provided on the outer surface of the capacitor body so as to extend to a position different from the position where it is connected to the first via conductor.
  • the second external electrode is electrically connected to the lead-out electrode portion and is provided in such a manner that the second external electrode extends to a position different from the position where it is connected to the second via conductor on the outer surface of the capacitor body. It is electrically connected to the extraction electrode section. Therefore, the first external electrode can be provided at a position different from the position where the first via conductor is exposed on the outer surface of the capacitor body, and the second via conductor is exposed on the outer surface of the capacitor body. It becomes possible to provide the second external electrode at a position different from the position where the second external electrode is provided.
  • FIG. 1 is a plan view of a laminated ceramic capacitor in one embodiment of the present invention
  • FIG. 2 is a cross-sectional view of the multilayer ceramic capacitor shown in FIG. 1 taken along line II-II.
  • FIG. 3 is an enlarged sectional view of a part of the multilayer ceramic capacitor shown in FIG. 2
  • FIG. 10 is a diagram showing an example of wiring patterns of the first lead-out electrode portion and the second lead-out electrode portion when the number of external electrodes is 36
  • FIG. 10 is a diagram showing another example of wiring patterns of the first lead-out electrode portion and the second lead-out electrode portion when the number of external electrodes is 36
  • FIG. 10 is a diagram showing an example of wiring patterns of a first lead-out electrode portion and a second lead-out electrode portion when the number of external electrodes is 100;
  • FIG. 10 is a diagram showing another example of wiring patterns of the first lead-out electrode portion and the second lead-out electrode portion when the number of external electrodes is 100;
  • FIG. 10 is a diagram showing still another example of wiring patterns of the first lead-out electrode portion and the second lead-out electrode portion when the number of external electrodes is 100;
  • FIG. 1 is a diagram for explaining that a multilayer ceramic capacitor in one embodiment can suppress a decrease in capacitance even when the number of external electrodes is increased, and FIG.
  • FIG. 2B is a cross-sectional view schematically showing the structure of FIG. 1B
  • FIG. BRIEF DESCRIPTION OF THE DRAWINGS It is sectional drawing which shows typically the structure of a laminated ceramic capacitor, (c) is sectional drawing which shows typically the structure of the laminated ceramic capacitor in one Embodiment. It is a figure for demonstrating the manufacturing method of the laminated ceramic capacitor in one Embodiment.
  • FIG. 1 is a plan view of a multilayer ceramic capacitor 100 according to one embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of the multilayer ceramic capacitor 100 shown in FIG. 1 along line II-II.
  • FIG. 3 is a partially enlarged sectional view of the multilayer ceramic capacitor 100 shown in FIG.
  • the multilayer ceramic capacitor 100 includes a capacitor body 1, a first via conductor 5, a second via conductor 6, a first extraction electrode portion 11, a second extraction electrode portion 12, and a first external electrode. 21 , a second external electrode 22 and an insulating resin 30 .
  • the capacitor body 1 has a structure in which a plurality of dielectric layers 2, a plurality of first internal electrodes 3, and a plurality of second internal electrodes 4 are laminated. More specifically, capacitor body 1 has a structure in which a plurality of first internal electrodes 3 and second internal electrodes 4 are alternately laminated with dielectric layers 2 interposed therebetween.
  • the material of the dielectric layer 2 is arbitrary, and is made of, for example, a ceramic material containing BaTiO 3 , CaTiO 3 , SrTiO 3 , SrZrO 3 , or CaZrO 3 as a main component.
  • These main components may contain subcomponents such as Mn compounds, Fe compounds, Cr compounds, Co compounds, and Ni compounds whose content is less than that of the main components.
  • the shape of the capacitor body 1 is arbitrary, and can be, for example, a rectangular parallelepiped shape as a whole.
  • the shape of a rectangular parallelepiped as a whole is not a perfect rectangular parallelepiped shape, for example, a rectangular parallelepiped with rounded corners and ridges, or a rectangular parallelepiped with unevenness on its surface, but with six A shape that has an outer surface and can be regarded as a rectangular parallelepiped as a whole.
  • the dimensions of the capacitor body 1 are also arbitrary.
  • the dimensions of the internal electrodes 3 and the second internal electrodes 4 in the stacking direction T (hereinafter simply referred to as the stacking direction T) can be set to 50 ⁇ m or more and 200 ⁇ m or less.
  • the material of the first internal electrode 3 and the second internal electrode 4 is arbitrary. It contains alloys containing The first internal electrode 3 and the second internal electrode 4 may contain the same ceramic material as the dielectric ceramic contained in the dielectric layer 2 as a common material. In that case, the ratio of the common material contained in the first internal electrode 3 and the second internal electrode 4 is, for example, 20 vol % or less.
  • the thickness of the first internal electrode 3 and the second internal electrode 4 is arbitrary, but can be, for example, about 0.3 ⁇ m or more and 1.0 ⁇ m or less. Although the number of layers of the first internal electrode 3 and the second internal electrode 4 is arbitrary, the total number of both can be, for example, approximately 10 layers or more and 150 layers or less. Note that capacitor body 1 may include internal electrodes that are not electrically connected to first external electrode 21 and second external electrode 22 .
  • a plurality of first through holes 3a are formed in the first internal electrode 3 for inserting second via conductors 6, which will be described later.
  • a plurality of second through holes 4a are formed in the second internal electrode 4 for inserting the first via conductors 5, which will be described later.
  • capacitance is formed by the first internal electrode 3 and the second internal electrode 4 facing each other with the dielectric layer 2 interposed therebetween.
  • the first via conductors 5 are provided inside the capacitor body 1 so as to extend in the stacking direction T, and are electrically connected to the plurality of first internal electrodes 3 .
  • the first via conductors 5 are inserted through the second through holes 4 a formed in the second internal electrodes 4 and are insulated from the second internal electrodes 4 .
  • the second via conductors 6 are provided inside the capacitor body 1 so as to extend in the stacking direction T, and are electrically connected to the plurality of second internal electrodes 4 .
  • the second via conductors 6 are inserted through the first through holes 3 a formed in the first internal electrodes 3 and are insulated from the first internal electrodes 3 .
  • the plurality of first via conductors 5 and the plurality of second via conductors 6 can be provided at arbitrary positions inside the capacitor body 1 .
  • a plurality of first via conductors 5 and a plurality of second via conductors 6 are provided in a matrix.
  • first via conductors 5 and the second via conductors 6 are exposed on the first outer surface 1 a of the six outer surfaces of the capacitor body 1 .
  • First outer surface 1a is one of two main surfaces facing in lamination direction T among six outer surfaces of capacitor body 1 .
  • any material can be used for the first via conductor 5 and the second via conductor 6.
  • metals such as Ni, Cu, Ag, Pd, Pt, Fe, Ti, Cr, Sn and Au, or those metals are It contains alloys containing
  • first via conductor 5 and the second via conductor 6 can be cylindrical, for example.
  • the diameters of the first via conductor 5 and the second via conductor 6 can be, for example, about 30 ⁇ m or more and 150 ⁇ m or less.
  • the distance between adjacent first via conductors 5 and second via conductors 6, more specifically, distance L1 between the center of first via conductor 5 and the center of second via conductor 6 can be, for example, about 50 ⁇ m or more and 500 ⁇ m or less.
  • the first extraction electrode portion 11 is electrically connected to the first via conductor 5 and extends to a position different from the position connected to the first via conductor 5 on the outer surface of the capacitor body 1 . It is provided in a manner to In this embodiment, the first extraction electrode portion 11 is provided on the first outer surface 1a of the capacitor body 1, and is directly connected to the first via conductor 5 exposed on the first outer surface 1a. It is connected.
  • the second extraction electrode portion 12 is electrically connected to the second via conductor 6 and extends to a position different from the position connected to the second via conductor 6 on the outer surface of the capacitor body 1 . It is provided in a manner to In this embodiment, the second extraction electrode portion 12 is provided on the first outer surface 1a of the capacitor body 1, and is directly connected to the second via conductor 6 exposed on the first outer surface 1a. It is connected
  • first lead electrode portion 11 and the second lead electrode portion 12 can be any material used for the first lead electrode portion 11 and the second lead electrode portion 12, and for example, Cu can be used. However, instead of Cu, metals such as Ni, Ag, Pd, Pt, Fe, Ti, Cr, Sn or Au, or alloys containing these metals may be used.
  • the first lead-out electrode portion 11 and the second lead-out electrode portion 12 can be formed as thin film layers, and the thickness thereof can be, for example, about 50 nm or more and 3 ⁇ m or less.
  • the first external electrode 21 is provided outside the capacitor body 1 and electrically connected to the first extraction electrode portion 11 . Since the first extraction electrode portion 11 is electrically connected to the first via conductor 5 and the first via conductor 5 is electrically connected to the plurality of first internal electrodes 3, the first The external electrodes 21 are electrically connected to the plurality of first internal electrodes 3 .
  • the second external electrode 22 is provided outside the capacitor body 1 and electrically connected to the second lead electrode portion 12 .
  • the second lead-out electrode portion 12 is electrically connected to the second via conductor 6
  • the second via conductor 6 is electrically connected to the plurality of second internal electrodes 4 .
  • the external electrodes 22 are electrically connected to the plurality of second internal electrodes 4 .
  • the first lead-out electrode portion 11 and the second lead-out electrode portion 12 are provided on the first outer surface 1a of the capacitor body 1, respectively, and the first outer electrode 21 and the second outer electrode 21 are provided.
  • the electrode 22 is also provided on the first outer surface 1a side of the capacitor body 1 .
  • a plurality of first external electrodes 21 and a plurality of second external electrodes 22 are provided in a matrix.
  • the number and arrangement of the first external electrodes 21 and the second external electrodes 22 are arbitrary, and are not limited to the number and arrangement shown in FIG.
  • the number of the first external electrodes 21 and the number of the second external electrodes 22 are preferably the same, they may be different.
  • any material can be used for the first external electrode 21 and the second external electrode 22, and for example, Cu can be used.
  • metals such as Ni, Ag, Pd, Pt, Fe, Ti, Cr, Sn or Au, or alloys containing these metals may be used.
  • the surfaces of the first external electrode 21 and the second external electrode 22 may be plated. Plating can be performed using metals such as Cu, Ni, Ag, Pd, Pt, Fe, Ti, Cr, Sn or Au, or alloys containing these metals. Plating may be a single layer or multiple layers.
  • the insulating resin 30 is provided on the outside of the capacitor main body 1, between the first lead electrode portion 11 and the second lead electrode portion 12, and between the first external electrode 21 and the second external electrode 22. insulate between In this embodiment, the insulating resin 30 is provided so as to cover the first lead electrode portion 11 and the second lead electrode portion 12 provided on the first outer surface 1 a of the capacitor body 1 . More specifically, the insulating resin 30 covers the entire first outer surface 1a of the outer surface of the capacitor body 1 on which the first lead-out electrode portion 11 and the second lead-out electrode portion 12 are provided. is provided in a manner to cover the
  • the insulating resin 30 is made of polyimide resin, for example. However, the insulating resin 30 is not limited to the polyimide resin, and other insulating resins having photosensitivity may be used.
  • the thickness of the insulating resin 30 can be, for example, about 1 ⁇ m or more and 10 ⁇ m or less.
  • the first external electrode 21 described above is provided on the insulating resin 30 and is connected to the first extraction electrode section 11 through the insulating resin 30 .
  • the second external electrode 22 is provided on the insulating resin 30 and is connected to the second extraction electrode section 12 through the insulating resin 30 . Note that “above the insulating resin 30 ” means above the insulating resin 30 when the side where the capacitor body 1 is positioned is taken as the bottom.
  • the shape of the first external electrode 21 and the second external electrode 22 when viewed from the direction perpendicular to the first outer surface 1a of the capacitor body 1 is arbitrary, and for example, as shown in FIG. can do.
  • the diameter R1 (see FIG. 3) of the first external electrode 21 and the second external electrode 22 can be, for example, about 10 ⁇ m or more and 150 ⁇ m or less.
  • the shape of the portion of the first external electrode 21 and the second external electrode 22 penetrating through the insulating resin 30 is also arbitrary, and can be, for example, a cylindrical shape.
  • the diameter R2 (see FIG. 3) is, for example, about 5 ⁇ m or more and 100 ⁇ m or less. can be
  • the number of first external electrodes 21 is greater than the number of first via conductors 5, and the number of second external electrodes 22 is greater than the number of second via conductors 6. more than That is, at least one of the plurality of first via conductors 5 is electrically connected to the plurality of first external electrodes 21 . At least one second via conductor 6 among the plurality of second via conductors 6 is electrically connected to the plurality of second external electrodes 22 . With such a configuration, the number of first external electrodes 21 and second external electrodes 22 can be increased without increasing the number of first via conductors 5 and second via conductors 6 . In this embodiment, each of the plurality of first via conductors 5 is electrically connected to the plurality of first external electrodes 21, and each of the plurality of second via conductors 6 is connected to the plurality of second external electrodes 22. is electrically connected to
  • the number of first external electrodes 21 is at least four times the number of first via conductors 5, and the number of second external electrodes 22 is at least four times the number of second via conductors 6. is preferred. With such a configuration, more first external electrodes 21 and second external electrodes 22 can be arranged without increasing the number of first via conductors 5 and second via conductors 6. .
  • a current flow route is composed of a large number of first via conductors 5 connected in parallel and a large number of second via conductors 6 connected in parallel. , and the shortest length, the ESL is low.
  • the multilayer ceramic capacitor 100 is configured such that the magnetic field generated by the current flowing through the first via conductor 5 and the magnetic field generated by the current flowing through the second via conductor 6 cancel each other, the magnetic field is low. It is ESL.
  • FIG. 4 is a diagram showing an example of wiring patterns of the first lead electrode portion 11 and the second lead electrode portion 12.
  • FIG. 4 18 first external electrodes 21 and 18 second external electrodes 22 are also shown.
  • the first lead electrode portion 11 and the second lead electrode portion 12 are each provided as a wiring pattern extending linearly.
  • the first lead-out electrode portion 11 as a wiring pattern extending linearly, it can be formed into an arbitrary shape, so that it becomes easy to dispose the first external electrode 21 at an arbitrary position.
  • the second lead-out electrode portion 12 as a wiring pattern extending linearly, it is possible to make it into an arbitrary shape, so that it becomes easy to dispose the second external electrode 22 at an arbitrary position.
  • the widths of the first lead-out electrode portion 11 and the second lead-out electrode portion 12 extending linearly can be, for example, about 5 ⁇ m or more and 100 ⁇ m or less.
  • first extraction electrode portions 11 and four second extraction electrode portions 12 are provided.
  • five first via conductors 5 are provided, which is the same number as the first lead-out electrode portions 11
  • second via conductors 6 are provided in the same number as the second lead-out electrode portions 12 .
  • one first extraction electrode portion 11 is electrically connected to three or four first external electrodes 21, and one second extraction electrode portion 12 is electrically connected to four Alternatively, it is electrically connected to five second external electrodes 22 .
  • FIG. 5 is a diagram showing another example of wiring patterns of the first lead electrode portion 11 and the second lead electrode portion 12.
  • FIG. FIG. 5 also shows 18 first external electrodes 21 and 18 second external electrodes 22 together.
  • three first extraction electrode portions 11 and two second extraction electrode portions 12 are provided.
  • one first extraction electrode portion 11 is electrically connected to two or fourteen first external electrodes 21, and one second extraction electrode portion 12 is electrically connected to nine electrodes. is electrically connected to the second external electrode 22 of the .
  • the number of first via conductors 5 electrically connected to one first lead-out electrode portion 11 is one
  • the number of the second via conductors electrically connected to one second lead-out electrode portion 12 is one.
  • the number of via conductors 6 is one
  • the number of first via conductors 5 and second via conductors 6 can be reduced by reducing the number of first lead electrode portions 11 and second lead electrode portions 12. can be reduced, thereby increasing the capacitance, as described below.
  • the wiring pattern shown in FIG. 5 has fewer first lead-out electrode portions 11 and second lead-out electrode portions 12 than the wiring pattern shown in FIG.
  • the number of conductors 5 and second via conductors 6 can be reduced, and the capacitance can be increased.
  • FIGS. 6-8. 6 to 8 show the first external electrode 21 and the second external electrode 22 together. Although not shown, 13 first via conductors 5 and 12 second via conductors 6 are provided.
  • first lead-out electrode portions 11 and 12 second lead-out electrode portions 12 are provided in the wiring pattern shown in FIG. 6, 13 first lead-out electrode portions 11 and 12 second lead-out electrode portions 12 are provided. As shown in FIG. 6, one first extraction electrode portion 11 is electrically connected to three or four first external electrodes 21, and one second extraction electrode portion 12 is electrically connected to four Alternatively, it is electrically connected to five second external electrodes 22 .
  • first extraction electrode portions 11 and 12 second extraction electrode portions 12 are provided in the wiring pattern shown in FIG. 7, 13 first extraction electrode portions 11 and 12 second extraction electrode portions 12 are provided. As shown in FIG. 7, one first extraction electrode portion 11 is electrically connected to three or four first external electrodes 21, and one second extraction electrode portion 12 is electrically connected to four Alternatively, it is electrically connected to five second external electrodes 22 .
  • first extraction electrode portions 11 and one second extraction electrode portion 12 are provided. As shown in FIG. 8, one first extraction electrode portion 11 is electrically connected to two, ten or twenty-six first external electrodes 21, and one second extraction electrode portion 12 is , are electrically connected to the fifty second external electrodes 22 .
  • the wiring pattern shown in FIG. 8 has the smallest number of first lead-out electrode portions 11 and second lead-out electrode portions 12. Therefore, the number of first via conductors 5 electrically connected to one first lead-out electrode portion 11 is one, and the number of the second via conductors electrically connected to one second lead-out electrode portion 12 is one.
  • the number of via conductors 6 is one, the number of first via conductors 5 and second via conductors 6 can be minimized in the wiring pattern shown in FIG. can be done.
  • the wiring patterns of the first lead electrode portion 11 and the second lead electrode portion 12 are not limited to the wiring patterns shown in FIGS.
  • the first external electrodes 21 are arranged at arbitrary positions other than the position where the first via conductors 5 are exposed on the outer surface of the capacitor body 1
  • Second external electrode 22 can be arranged at any position other than the position where second via conductor 6 is exposed on the outer surface of capacitor body 1 . That is, even if the structure of the capacitor body 1 is uniformly the same, on the outer surface of the capacitor body 1, the first via conductors 5 are formed to extend to the desired position where the first external electrodes 21 are formed.
  • the first external electrode 21 and the second external electrode 22 can be formed at desired positions. Therefore, it is possible to provide a multilayer ceramic capacitor 100 having a desired number of first external electrodes 21 and second external electrodes 22 arranged at desired positions according to the specifications of the board on which the multilayer ceramic capacitor 100 is mounted. It becomes possible.
  • the multilayer ceramic capacitor 100 of the present embodiment for example, even if it is necessary to increase the number of the first external electrodes 21 and the second external electrodes 22 depending on the specifications of the substrate to be mounted, the multilayer ceramic capacitor A decrease in capacitance of 100 can be suppressed. This will be explained using FIG.
  • FIG. 9A a first external electrode 21s is provided at a position where the first via conductor 5s is exposed on the outer surface of the capacitor body 1s, and a second via conductor 6s is exposed on the outer surface of the capacitor body 1s.
  • FIG. 10 is a cross-sectional view schematically showing the structure of a conventional laminated ceramic capacitor 100s in which second external electrodes 22s are provided at positions where the second external electrodes 22s are located.
  • the capacitor body 1s has a structure in which a plurality of dielectric layers 2s, a plurality of first internal electrodes 3s, and a plurality of second internal electrodes 4s are laminated.
  • FIG. 9(b) shows a conventional laminated ceramic capacitor 100t in which the numbers of the first external electrodes 21s and the second external electrodes 22s are each doubled with respect to the laminated ceramic capacitor 100s shown in FIG. 9(a). It is a sectional view showing a structure typically.
  • first via conductors 5s and second via conductors 6s are also doubled.
  • the capacitance becomes smaller.
  • FIG. 9(c) is a cross-sectional view schematically showing the structure of the laminated ceramic capacitor 100 in this embodiment.
  • the numbers of the first external electrodes 21 and the second external electrodes 22 are Although doubled, the number of first via conductors 5 and second via conductors 6 can be the same. Therefore, even when the numbers of the first external electrodes 21 and the second external electrodes 22 are increased, the decrease in capacitance can be suppressed.
  • the insulating resin is applied to cover the entire surface of the outer surface of the capacitor body 1 on which the first lead-out electrode portion 11 and the second lead-out electrode portion 12 are provided. Since 30 is provided, it is possible to suppress cracking when an external force is applied. That is, since the insulating resin 30 has a lower Young's modulus than the ceramic forming the capacitor main body 1, the insulating resin 30 provided on the outside of the capacitor main body 1 is elastically deformed when an external force is applied to the laminated ceramic capacitor 100. cracking can be suppressed.
  • a known ceramic green sheet can be used. For example, it can be obtained by coating a substrate with a ceramic slurry containing ceramic powder, a resin component, and a solvent and drying the slurry. .
  • the conductive paste for internal electrodes contains particles made of a metal such as Ni, Cu, Ag, Pd, Pt, Fe, Ti, Cr, Sn or Au or a precursor thereof, and a solvent.
  • the conductive paste for internal electrodes may further contain a resin component that serves as a dispersant and a binder.
  • an internal electrode pattern is formed by printing a conductive paste for internal electrodes on the ceramic green sheets.
  • a predetermined number of ceramic green sheets on which internal electrode patterns are not formed are stacked, and ceramic green sheets on which internal electrode patterns are formed are successively stacked thereon, and internal electrode patterns are formed thereon.
  • a predetermined number of ceramic green sheets are laminated to produce a mother laminate.
  • a mother laminate is a laminate for manufacturing a plurality of laminated ceramic capacitors 100 at once. The produced mother laminate is pressed by a method such as rigid press or hydrostatic press.
  • through holes for forming the first via conductors 5 and through holes for forming the second via conductors 6 are formed in the mother laminate.
  • the through holes are formed by, for example, irradiating with a laser beam.
  • the conductive paste contains particles of a metal such as Ni, Cu, Ag, Pd, Pt, Fe, Ti, Cr, Sn or Au or a precursor thereof, and a solvent.
  • the conductive paste may further contain a resin component that serves as a dispersant and a binder.
  • the mother laminate is cut into a predetermined size by a cutting method such as dicing, laser, or the like, to obtain a laminated chip.
  • the capacitor body 1 is obtained by firing the obtained laminated chip with a predetermined profile.
  • first lead electrode portion 11 and a second lead electrode portion 12 are formed on the first outer surface 1a of the capacitor body 1 (FIG. 10(a)).
  • the first extraction electrode portion 11 and the second extraction electrode portion 12 can be formed by sputtering, for example. Specifically, an electrode film for forming the first lead electrode portion 11 and the second lead electrode portion 12 is formed on the first outer surface 1a of the capacitor body 1 by sputtering, followed by ashing and film resist. formation, exposure, development, etching, and resist stripping, the first lead electrode portion 11 electrically connected to the first via conductor 5 and the second via conductor A second extraction electrode portion 12 electrically connected to 6 is formed.
  • Cu is used for the first lead electrode portion 11 and the second lead electrode portion 12, for example, sputtering using Ti is performed to form an adhesion layer, and then sputtering using Cu is performed. good too.
  • the insulating resin 30 is arranged so as to cover the first lead-out electrode portion 11 and the second lead-out electrode portion 12, and the first external electrode 21 and the second external electrode 22 are formed in the insulating resin 30.
  • a hole 31 for forming is provided (FIG. 10(b)).
  • the hole 31 for forming the first external electrode 21 is provided at a position at least partially overlapping the first extraction electrode portion 11 when viewed from the direction orthogonal to the first external surface 1a of the capacitor body 1,
  • a hole 31 for forming the second external electrode 22 is provided at a position where at least a portion thereof overlaps with the second extraction electrode portion 12 .
  • the insulating resin 30 After applying the insulating resin 30 so as to cover the first lead-out electrode portion 11 and the second lead-out electrode portion 12, exposure, development, and curing for hardening the resin are performed.
  • the insulating resin 30 provided with the holes 31 is arranged through the steps.
  • the first external electrode 21 and the second external electrode 22 are formed (FIG. 10(c)).
  • the first external electrode 21 and the second external electrode 22 can be formed by sputtering, for example. Specifically, an electrode film for forming the first external electrode 21 and the second external electrode 22 is formed on the insulating resin 30 by sputtering. formation, exposure, development, etching, and resist stripping, the first external electrode 21 and the second external electrode 22 are formed.
  • sputtering using Ti may be performed to form an adhesion layer, and then sputtering using Cu may be performed. .
  • the first lead-out electrode portion 11 and the second lead-out electrode portion 12 are provided on the outer surface of the capacitor body 1 .
  • a layer may be provided, and the first extraction electrode section 11 and the second extraction electrode section 12 may be provided on the resin layer.
  • capacitor body 1a first outer surface of capacitor body 2 dielectric layer 3 first internal electrode 3a first through hole 4 second internal electrode 4a second through hole 5 first via conductor 6 second through hole Via conductor 11
  • First extraction electrode portion 12 Second extraction electrode portion 21
  • First external electrode 22 Second external electrode 30
  • Insulating resin 31 Hole 100 Multilayer ceramic capacitor

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Abstract

積層セラミックコンデンサ１００は、複数の第１の内部電極３と複数の第２の内部電極４とが積層されたコンデンサ本体１と、コンデンサ本体１の内部に設けられ、複数の第１の内部電極３と電気的に接続された第１のビア導体５と、コンデンサ本体１の内部に設けられ、複数の第２の内部電極４と電気的に接続された第２のビア導体６と、第１のビア導体５と電気的に接続され、コンデンサ本体１の外表面に、第１のビア導体５と接続される位置とは別の位置に延伸する態様で設けられた第１の引き出し電極部１１と、第２のビア導体６と電気的に接続され、第２のビア導体６と接続される位置とは別の位置に延伸する態様で設けられた第２の引き出し電極部１２と、第１の引き出し電極部１１と電気的に接続された第１の外部電極２１と、第２の引き出し電極部１２と電気的に接続された第２の外部電極２２と、２つの引き出し電極部１１，１２の間、および、２つの外部電極２１，２２の間を絶縁する絶縁樹脂３０とを備える。

Description

積層セラミックコンデンサ
　本発明は、積層セラミックコンデンサに関する。
　電流の流れるルートを太くする、電流の流れるルートを短くする、極性の異なる電流が発生させる磁界を相互に相殺させるなどして、ＥＳＬ（等価直列インダクタンス）を小さくした積層コンデンサが知られている。特許文献１には、ＥＳＬを小さくした積層コンデンサの一例が開示されている。
　特許文献１に開示された積層コンデンサは、複数の誘電体層と、複数の第１の内部電極と、複数の第２の内部電極とが積層されたコンデンサ本体を備えている。コンデンサ本体は、複数の第１の内部電極と電気的に接続され、コンデンサ本体の一方の主面まで延伸している複数の第１のビア導体と、複数の第２の内部電極と電気的に接続され、コンデンサ本体の一方の主面まで延伸している複数の第２のビア導体とを備えている。コンデンサ本体の一方の主面には、複数の第１のビア導体とそれぞれ電気的に接続される複数の第１の外部電極と、複数の第２のビア導体とそれぞれ電気的に接続される複数の第２の外部電極とが形成されている。
特開２００６－１３５３３３号公報
　しかしながら、特許文献１に開示された積層コンデンサでは、第１のビア導体がコンデンサ本体の一方の主面に露出している位置に第１の外部電極が形成され、第２のビア導体がコンデンサ本体の一方の主面に露出している位置に第２の外部電極が形成される構成であるため、第１の外部電極と第２の外部電極をそれぞれ、主面上の任意の位置に形成することができないという問題があった。
　本発明は、上記課題を解決するものであり、任意の位置に第１の外部電極と第２の外部電極とを形成することが可能な積層セラミックコンデンサを提供することを目的とする。
　本発明の積層セラミックコンデンサは、
　複数の誘電体層と、複数の第１の内部電極と、複数の第２の内部電極とが積層されたコンデンサ本体と、
　前記コンデンサ本体の内部に設けられ、複数の前記第１の内部電極と電気的に接続された第１のビア導体と、
　前記コンデンサ本体の内部に設けられ、複数の前記第２の内部電極と電気的に接続された第２のビア導体と、
　前記第１のビア導体と電気的に接続されており、前記コンデンサ本体の外表面において、前記第１のビア導体と接続される位置とは別の位置に延伸する態様で設けられた第１の引き出し電極部と、
　前記第２のビア導体と電気的に接続されており、前記コンデンサ本体の外表面において、前記第２のビア導体と接続される位置とは別の位置に延伸する態様で設けられた第２の引き出し電極部と、
　前記第１の引き出し電極部と電気的に接続された第１の外部電極と、
　前記第２の引き出し電極部と電気的に接続された第２の外部電極と、
　前記第１の引き出し電極部と前記第２の引き出し電極部との間、および、前記第１の外部電極と前記第２の外部電極との間を絶縁する絶縁樹脂と、
を備えることを特徴とする。
　本発明の積層セラミックコンデンサによれば、第１の外部電極は、コンデンサ本体の外表面において、第１のビア導体と接続される位置とは別の位置に延伸する態様で設けられた第１の引き出し電極部と電気的に接続され、第２の外部電極は、コンデンサ本体の外表面において、第２のビア導体と接続される位置とは別の位置に延伸する態様で設けられた第２の引き出し電極部と電気的に接続されている。したがって、第１のビア導体がコンデンサ本体の外表面に露出している位置とは別の位置に第１の外部電極を設けることが可能となり、第２のビア導体がコンデンサ本体の外表面に露出している位置とは別の位置に第２の外部電極を設けることが可能となる。
本発明の一実施形態における積層セラミックコンデンサの平面図である。 図１に示す積層セラミックコンデンサのＩＩ－ＩＩ線に沿った断面図である。 図２に示す積層セラミックコンデンサの一部を拡大した断面図である。 外部電極の数が３６個の場合における第１の引き出し電極部および第２の引き出し電極部の配線パターンの一例を示す図である。 外部電極の数が３６個の場合における第１の引き出し電極部および第２の引き出し電極部の配線パターンの別の例を示す図である。 外部電極の数が１００個の場合における第１の引き出し電極部および第２の引き出し電極部の配線パターンの一例を示す図である。 外部電極の数が１００個の場合における第１の引き出し電極部および第２の引き出し電極部の配線パターンの別の例を示す図である。 外部電極の数が１００個の場合における第１の引き出し電極部および第２の引き出し電極部の配線パターンのさらに別の例を示す図である。 一実施形態における積層セラミックコンデンサは、外部電極の数が増えた場合でも、静電容量の低下を抑制することができることを説明するための図であって、（ａ）は、第１のビア導体がコンデンサ本体の外表面に露出した位置に第１の外部電極が設けられ、第２のビア導体がコンデンサ本体の外表面に露出した位置に第２の外部電極が設けられた従来の積層セラミックコンデンサの構造を模式的に示す断面図であり、（ｂ）は、（ａ）に示す積層セラミックコンデンサに対して、第１の外部電極および第２の外部電極の数をそれぞれ２倍にした従来の積層セラミックコンデンサの構造を模式的に示す断面図であり、（ｃ）は、一実施形態における積層セラミックコンデンサの構造を模式的に示す断面図である。 一実施形態における積層セラミックコンデンサの製造方法を説明するための図である。
　以下に本発明の実施形態を示して、本発明の特徴を具体的に説明する。
　図１は、本発明の一実施形態における積層セラミックコンデンサ１００の平面図である。図２は、図１に示す積層セラミックコンデンサ１００のＩＩ－ＩＩ線に沿った断面図である。図３は、図２に示す積層セラミックコンデンサ１００の一部を拡大した断面図である。
　積層セラミックコンデンサ１００は、コンデンサ本体１と、第１のビア導体５と、第２のビア導体６と、第１の引き出し電極部１１と、第２の引き出し電極部１２と、第１の外部電極２１と、第２の外部電極２２と、絶縁樹脂３０とを備える。
　コンデンサ本体１は、複数の誘電体層２と、複数の第１の内部電極３と、複数の第２の内部電極４とが積層された構造を有する。より詳細には、コンデンサ本体１は、誘電体層２を介して第１の内部電極３と第２の内部電極４とが交互に複数積層された構造を有する。
　誘電体層２の材質は任意であり、例えば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、ＳｒＺｒＯ3、または、ＣａＺｒＯ3などを主成分とするセラミック材料からなる。これらの主成分に、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの主成分よりも含有量の少ない副成分が添加されていてもよい。
　コンデンサ本体１の形状は任意であり、例えば、全体として直方体の形状とすることができる。全体として直方体の形状とは、例えば、直方体の角部や稜線部が丸みを帯びている形状や、直方体の表面に凹凸が存在する形状のように、完全な直方体の形状ではないが、６つの外表面を有し、全体として直方体ととらえることができる形状のことである。
　コンデンサ本体１の寸法も任意であるが、例えば、長さ方向の寸法を０．３ｍｍ以上３．０ｍｍ以下、幅方向の寸法を０．３ｍｍ以上３．０ｍｍ以下、誘電体層２、第１の内部電極３および第２の内部電極４の積層方向Ｔ（以下、単に積層方向Ｔと呼ぶ）における寸法を５０μｍ以上２００μｍ以下とすることができる。
　第１の内部電極３および第２の内部電極４の材質は任意であり、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ｐｔ、Ｆｅ、Ｔｉ、Ｃｒ、ＳｎまたはＡｕなどの金属、またはそれらの金属を含む合金などを含有している。第１の内部電極３および第２の内部電極４は、共材として、誘電体層２に含まれる誘電体セラミックと同じセラミック材料を含んでいてもよい。その場合、第１の内部電極３および第２の内部電極４に含まれる共材の割合は、例えば、２０ｖｏｌ％以下である。
　第１の内部電極３および第２の内部電極４の厚さは任意であるが、例えば、０．３μｍ以上１．０μｍ以下程度とすることができる。第１の内部電極３および第２の内部電極４の層数は任意であるが、両方を併せて、例えば、１０層以上１５０層以下程度とすることができる。なお、コンデンサ本体１に、第１の外部電極２１および第２の外部電極２２と電気的に接続されていない内部電極が含まれていてもよい。
　第１の内部電極３には、後述する第２のビア導体６を挿通させるために、複数の第１の貫通孔３ａが形成されている。第２の内部電極４には、後述する第１のビア導体５を挿通させるために、複数の第２の貫通孔４ａが形成されている。
　積層セラミックコンデンサ１００は、第１の内部電極３と第２の内部電極４とが誘電体層２を介して対向することにより静電容量が形成される。
　第１のビア導体５は、積層方向Ｔに延伸する態様でコンデンサ本体１の内部に設けられ、複数の第１の内部電極３と電気的に接続されている。第１のビア導体５は、第２の内部電極４に形成されている第２の貫通孔４ａを挿通しており、第２の内部電極４とは絶縁されている。
　第２のビア導体６は、積層方向Ｔに延伸する態様でコンデンサ本体１の内部に設けられ、複数の第２の内部電極４と電気的に接続されている。第２のビア導体６は、第１の内部電極３に形成されている第１の貫通孔３ａを挿通しており、第１の内部電極３とは絶縁されている。
　複数の第１のビア導体５および複数の第２のビア導体６は、コンデンサ本体１の内部の任意の位置に設けることが可能である。本実施形態では、複数の第１のビア導体５および複数の第２のビア導体６がマトリクス状に設けられている。
　本実施形態において、第１のビア導体５および第２のビア導体６は、コンデンサ本体１の６つの外表面のうち、第１の外表面１ａに露出している。第１の外表面１ａは、コンデンサ本体１の６つの外表面のうち、積層方向Ｔに相対する２つの主面のうちの一方の主面である。
　第１のビア導体５および第２のビア導体６の材質は任意であり、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ｐｔ、Ｆｅ、Ｔｉ、Ｃｒ、ＳｎまたはＡｕなどの金属、またはそれらの金属を含む合金などを含有している。
　第１のビア導体５および第２のビア導体６の形状は任意であるが、例えば、円柱状とすることができる。その場合の第１のビア導体５および第２のビア導体６の直径は、例えば、３０μｍ以上１５０μｍ以下程度とすることができる。また、隣り合う第１のビア導体５と第２のビア導体６との間の距離、より詳しくは、第１のビア導体５の中心と第２のビア導体６の中心との間の距離Ｌ１（図３参照）は、例えば、５０μｍ以上５００μｍ以下程度とすることができる。
　第１の引き出し電極部１１は、第１のビア導体５と電気的に接続されており、コンデンサ本体１の外表面において、第１のビア導体５と接続される位置とは別の位置に延伸する態様で設けられている。本実施形態において、第１の引き出し電極部１１は、コンデンサ本体１の第１の外表面１ａ上に設けられており、第１の外表面１ａに露出している第１のビア導体５と直接接続されている。
　第２の引き出し電極部１２は、第２のビア導体６と電気的に接続されており、コンデンサ本体１の外表面において、第２のビア導体６と接続される位置とは別の位置に延伸する態様で設けられている。本実施形態において、第２の引き出し電極部１２は、コンデンサ本体１の第１の外表面１ａ上に設けられており、第１の外表面１ａに露出している第２のビア導体６と直接接続されている
　第１の引き出し電極部１１および第２の引き出し電極部１２の材質は任意であり、例えば、Ｃｕを用いることができる。ただし、Ｃｕに代えて、Ｎｉ、Ａｇ、Ｐｄ、Ｐｔ、Ｆｅ、Ｔｉ、Ｃｒ、ＳｎまたはＡｕなどの金属、またはそれらの金属を含む合金などを用いてもよい。第１の引き出し電極部１１および第２の引き出し電極部１２は、薄膜層として形成可能であり、その厚みは、例えば、５０ｎｍ以上３μｍ以下程度とすることができる。
　第１の外部電極２１は、コンデンサ本体１の外側に設けられ、第１の引き出し電極部１１と電気的に接続されている。第１の引き出し電極部１１は、第１のビア導体５と電気的に接続され、第１のビア導体５は、複数の第１の内部電極３と電気的に接続されているため、第１の外部電極２１は、複数の第１の内部電極３と電気的に接続されている。
　第２の外部電極２２は、コンデンサ本体１の外側に設けられ、第２の引き出し電極部１２と電気的に接続されている。第２の引き出し電極部１２は、第２のビア導体６と電気的に接続され、第２のビア導体６は、複数の第２の内部電極４と電気的に接続されているため、第２の外部電極２２は、複数の第２の内部電極４と電気的に接続されている。
　本実施形態では、第１の引き出し電極部１１および第２の引き出し電極部１２はそれぞれ、コンデンサ本体１の第１の外表面１ａに設けられており、第１の外部電極２１および第２の外部電極２２も、コンデンサ本体１の第１の外表面１ａ側に設けられている。図１に示すように、本実施形態では、複数の第１の外部電極２１および複数の第２の外部電極２２がマトリクス状に設けられている。ただし、第１の外部電極２１および第２の外部電極２２の数および配置は、任意であって、図１に示す数および配置に限定されることはない。また、第１の外部電極２１と第２の外部電極２２の数は同じであることが好ましいが、異なっていてもよい。
　第１の外部電極２１および第２の外部電極２２の材質は任意であり、例えば、Ｃｕを用いることができる。ただし、Ｃｕに代えて、Ｎｉ、Ａｇ、Ｐｄ、Ｐｔ、Ｆｅ、Ｔｉ、Ｃｒ、ＳｎまたはＡｕなどの金属、またはそれらの金属を含む合金などを用いてもよい。また、第１の外部電極２１および第２の外部電極２２は、表面にめっき処理が施されていてもよい。めっきは、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ｐｔ、Ｆｅ、Ｔｉ、Ｃｒ、ＳｎまたはＡｕなどの金属、またはそれらの金属を含む合金などを用いて行うことができる。めっきは、単層としてもよいし、複数層としてもよい。
　絶縁樹脂３０は、コンデンサ本体１の外側に設けられ、第１の引き出し電極部１１と第２の引き出し電極部１２との間、および、第１の外部電極２１と第２の外部電極２２との間を絶縁する。本実施形態において、絶縁樹脂３０は、コンデンサ本体１の第１の外表面１ａに設けられている第１の引き出し電極部１１および第２の引き出し電極部１２を覆って設けられている。より詳細には、絶縁樹脂３０は、コンデンサ本体１の外表面のうち、第１の引き出し電極部１１および第２の引き出し電極部１２が設けられている面である第１の外表面１ａの全体を覆う態様で設けられている。
　絶縁樹脂３０は、例えば、ポリイミド樹脂からなる。ただし、絶縁樹脂３０がポリイミド樹脂に限定されることはなく、感光性を有するその他の絶縁樹脂を用いてもよい。絶縁樹脂３０の厚みは、例えば、１μｍ以上１０μｍ以下程度とすることができる。
　上述した第１の外部電極２１は、絶縁樹脂３０の上に設けられており、絶縁樹脂３０を貫通して第１の引き出し電極部１１と接続されている。また、第２の外部電極２２は、絶縁樹脂３０の上に設けられており、絶縁樹脂３０を貫通して第２の引き出し電極部１２と接続されている。なお、「絶縁樹脂３０の上」とは、絶縁樹脂３０に対してコンデンサ本体１が位置する側を下としたときの上を意味する。
　コンデンサ本体１の第１の外表面１ａと直交する方向から見たときの第１の外部電極２１および第２の外部電極２２の形状は任意であり、例えば、図１に示すように、円形とすることができる。その場合、第１の外部電極２１および第２の外部電極２２の直径Ｒ１（図３参照）は、例えば、１０μｍ以上１５０μｍ以下程度とすることができる。また、第１の外部電極２１および第２の外部電極２２のうち、絶縁樹脂３０を貫通している部分の形状も任意であり、例えば、円柱状の形状とすることができる。第１の外部電極２１および第２の外部電極２２のうち、絶縁樹脂３０を貫通している部分を円柱状の形状とする場合の直径Ｒ２（図３参照）は、例えば、５μｍ以上１００μｍ以下程度とすることができる。
　本実施形態における積層セラミックコンデンサ１００では、第１の外部電極２１の数は、第１のビア導体５の数よりも多く、第２の外部電極２２の数は、第２のビア導体６の数よりも多い。すなわち、複数の第１のビア導体５のうち、少なくとも１つの第１のビア導体５は、複数の第１の外部電極２１と電気的に接続されている。また、複数の第２のビア導体６のうち、少なくとも１つの第２のビア導体６は、複数の第２の外部電極２２と電気的に接続されている。そのような構成により、第１のビア導体５および第２のビア導体６の数を増やすことなく、第１の外部電極２１および第２の外部電極２２の数を増やすことができる。本実施形態では、複数の第１のビア導体５のそれぞれが複数の第１の外部電極２１と電気的に接続され、複数の第２のビア導体６のそれぞれが複数の第２の外部電極２２と電気的に接続されている。
　第１の外部電極２１の数は、第１のビア導体５の数の４倍以上であり、第２の外部電極２２の数は、第２のビア導体６の数の４倍以上であることが好ましい。そのような構成により、第１のビア導体５および第２のビア導体６の数を増やすことなく、より多くの第１の外部電極２１および第２の外部電極２２を配置することが可能となる。
　なお、本実施形態における積層セラミックコンデンサ１００は、電流の流れるルートが、並列に接続された多数の第１のビア導体５と、並列に接続された多数の第２のビア導体６とで構成され、かつ、最短に構成されているため、低ＥＳＬである。また、積層セラミックコンデンサ１００は、第１のビア導体５に流れる電流によって発生する磁界と、第２のビア導体６に流れる電流によって発生する磁界とが相殺されるように構成されているため、低ＥＳＬである。
　図４は、第１の引き出し電極部１１および第２の引き出し電極部１２の配線パターンの一例を示す図である。図４では、それぞれ１８個設けられている第１の外部電極２１および第２の外部電極２２も合わせて示している。図４に示すように、第１の引き出し電極部１１および第２の引き出し電極部１２はそれぞれ、線状に伸びる配線パターンとして設けられている。第１の引き出し電極部１１を線状に伸びる配線パターンとして設けることにより、任意の形状とすることができるので、第１の外部電極２１を任意の位置に配置することが容易となる。同様に、第２の引き出し電極部１２を線状に伸びる配線パターンとして設けることにより、任意の形状とすることができるので、第２の外部電極２２を任意の位置に配置することが容易となる。線状に伸びる第１の引き出し電極部１１および第２の引き出し電極部１２の幅は、例えば、５μｍ以上１００μｍ以下程度とすることができる。
　図４に示す配線パターンでは、５つの第１の引き出し電極部１１と、４つの第２の引き出し電極部１２が設けられている。また、図では示していないが、第１のビア導体５は、第１の引き出し電極部１１と同数の５つ設けられ、第２のビア導体６は、第２の引き出し電極部１２と同数の４つ設けられている。図４に示すように、１つの第１の引き出し電極部１１は、３個または４個の第１の外部電極２１と電気的に接続され、１つの第２の引き出し電極部１２は、４個または５個の第２の外部電極２２と電気的に接続されている。
　図５は、第１の引き出し電極部１１および第２の引き出し電極部１２の配線パターンの別の例を示す図である。図５でも、それぞれ１８個設けられている第１の外部電極２１および第２の外部電極２２を合わせて示している。図５に示す配線パターンでは、３つの第１の引き出し電極部１１と、２つの第２の引き出し電極部１２が設けられている。図５に示すように、１つの第１の引き出し電極部１１は、２個または１４個の第１の外部電極２１と電気的に接続され、１つの第２の引き出し電極部１２は、９個の第２の外部電極２２と電気的に接続されている。
　なお、１つの第１の引き出し電極部１１と電気的に接続される第１のビア導体５の数を１つとし、１つの第２の引き出し電極部１２と電気的に接続される第２のビア導体６の数を１つとする場合、第１の引き出し電極部１１および第２の引き出し電極部１２の数を少なくすることにより、第１のビア導体５および第２のビア導体６の数を少なくすることができ、それにより、後述するように、静電容量を大きくすることができる。そのように構成する場合、図５に示す配線パターンは、図４に示す配線パターンと比べて、第１の引き出し電極部１１および第２の引き出し電極部１２の数が少ないので、第１のビア導体５および第２のビア導体６の数を少なくすることができ、静電容量を大きくすることができる。
　図４および図５は、第１の外部電極２１および第２の外部電極２２の数が合わせて３６個の場合における第１の引き出し電極部１１と第２の引き出し電極部１２の配線パターンの例を示している。これに対して、第１の外部電極２１および第２の外部電極２２の数が合わせて１００個の場合における第１の引き出し電極部１１と第２の引き出し電極部１２の配線パターンの例を、図６～図８に示す。図６～図８でも、第１の外部電極２１および第２の外部電極２２を合わせて示している。なお、図では示していないが、第１のビア導体５は１３個設けられ、第２のビア導体６は１２個設けられている。
　図６に示す配線パターンでは、１３の第１の引き出し電極部１１と、１２の第２の引き出し電極部１２が設けられている。図６に示すように、１つの第１の引き出し電極部１１は、３個または４個の第１の外部電極２１と電気的に接続され、１つの第２の引き出し電極部１２は、４個または５個の第２の外部電極２２と電気的に接続されている。
　図７に示す配線パターンでは、１３の第１の引き出し電極部１１と、１２の第２の引き出し電極部１２が設けられている。図７に示すように、１つの第１の引き出し電極部１１は、３個または４個の第１の外部電極２１と電気的に接続され、１つの第２の引き出し電極部１２は、４個または５個の第２の外部電極２２と電気的に接続されている。
　図８に示す配線パターンでは、５つの第１の引き出し電極部１１と、１つの第２の引き出し電極部１２が設けられている。図８に示すように、１つの第１の引き出し電極部１１は、２個、１０個または２６個の第１の外部電極２１と電気的に接続され、１つの第２の引き出し電極部１２は、５０個の第２の外部電極２２と電気的に接続されている。
　図６～図８に示す配線パターンの中では、図８に示す配線パターンが最も第１の引き出し電極部１１および第２の引き出し電極部１２の数が少ない。したがって、１つの第１の引き出し電極部１１と電気的に接続される第１のビア導体５の数を１つとし、１つの第２の引き出し電極部１２と電気的に接続される第２のビア導体６の数を１つとする場合、図８に示す配線パターンにおいて、最も第１のビア導体５および第２のビア導体６の数を少なくすることができ、最も静電容量を大きくすることができる。
　なお、第１の引き出し電極部１１および第２の引き出し電極部１２の配線パターンが図４～図８に示す配線パターンに限定されることはない。
　本実施形態における積層セラミックコンデンサ１００によれば、第１の外部電極２１を第１のビア導体５がコンデンサ本体１の外表面に露出している位置とは別の任意の位置に配置し、第２の外部電極２２を第２のビア導体６がコンデンサ本体１の外表面に露出している位置とは別の任意の位置に配置することが可能となる。すなわち、コンデンサ本体１の構造が一律に同じであっても、コンデンサ本体１の外表面において、第１のビア導体５が形成されている位置から第１の外部電極２１を形成したい位置まで延伸する第１の引き出し電極部１１を形成するとともに、第２のビア導体６が形成されている位置から第２の外部電極２２を形成したい位置まで延伸する第２の引き出し電極部１２を形成することによって、第１の外部電極２１と第２の外部電極２２を所望の位置に形成することが可能となる。したがって、積層セラミックコンデンサ１００が実装される基板の仕様に応じて、所望の位置に所望の数の第１の外部電極２１および第２の外部電極２２を配置した積層セラミックコンデンサ１００を提供することが可能となる。
　また、本実施形態における積層セラミックコンデンサ１００によれば、例えば、実装される基板の仕様によって、第１の外部電極２１および第２の外部電極２２の数を増やす必要がある場合でも、積層セラミックコンデンサ１００の静電容量の低下を抑制することができる。このことを、図９を用いて説明する。
　図９（ａ）は、第１のビア導体５ｓがコンデンサ本体１ｓの外表面に露出した位置に第１の外部電極２１ｓが設けられ、第２のビア導体６ｓがコンデンサ本体１ｓの外表面に露出した位置に第２の外部電極２２ｓが設けられた従来の積層セラミックコンデンサ１００ｓの構造を模式的に示す断面図である。コンデンサ本体１ｓは、複数の誘電体層２ｓと、複数の第１の内部電極３ｓと、複数の第２の内部電極４ｓとが積層された構造を有する。
　図９（ｂ）は、図９（ａ）に示す積層セラミックコンデンサ１００ｓに対して、第１の外部電極２１ｓおよび第２の外部電極２２ｓの数をそれぞれ２倍にした従来の積層セラミックコンデンサ１００ｔの構造を模式的に示す断面図である。図９（ａ）に示す積層セラミックコンデンサ１００ｓに対して、第１の外部電極２１ｓおよび第２の外部電極２２ｓの数を２倍とするため、第１のビア導体５ｓおよび第２のビア導体６ｓの数もそれぞれ２倍としている。これにより、図９（ｂ）に示す積層セラミックコンデンサ１００ｔでは、図９（ａ）に示す積層セラミックコンデンサ１００ｓと比べて、第１の内部電極３ｓと第２の内部電極４ｓとが対向する有効領域が狭くなるため、静電容量が小さくなる。
　図９（ｃ）は、本実施形態における積層セラミックコンデンサ１００の構造を模式的に示す断面図である。図９（ｃ）に示す本実施形態における積層セラミックコンデンサ１００によれば、図９（ａ）に示す積層セラミックコンデンサ１００ｓと比べて、第１の外部電極２１および第２の外部電極２２の数を２倍としているが、第１のビア導体５および第２のビア導体６の数は同一にすることができる。したがって、第１の外部電極２１および第２の外部電極２２の数を増やした場合でも、静電容量の低下を抑制することができる。
　また、本実施形態における積層セラミックコンデンサ１００では、コンデンサ本体１の外表面のうち、第１の引き出し電極部１１および第２の引き出し電極部１２が設けられている面の全体を覆う態様で絶縁樹脂３０が設けられているので、外力が加わったときの割れを抑制することができる。すなわち、絶縁樹脂３０は、コンデンサ本体１を構成するセラミックと比べてヤング率が低いため、コンデンサ本体１の外側に設けられた絶縁樹脂３０に外力が加わったときに弾性変形し、積層セラミックコンデンサ１００が割れることを抑制することができる。特に、長さ方向および幅方向の寸法と比べて、積層方向Ｔの厚みが薄い構造のコンデンサは割れやすいため、厚みが薄い積層セラミックコンデンサ１００では特に、絶縁樹脂３０を設けることによる割れ抑制の効果が高くなる。
　＜積層セラミックコンデンサの製造方法＞
　上述した積層セラミックコンデンサ１００の製造方法の一例について説明する。
　初めに、セラミックグリーンシートおよび内部電極用導電性ペーストをそれぞれ用意する。セラミックグリーンシートは、公知のものを用いることが可能であり、例えば、セラミック粉体と樹脂成分と溶媒とを含むセラミックスラリーを基材の上に塗工して乾燥させることにより、得ることができる。
　内部電極用導電性ペーストは、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ｐｔ、Ｆｅ、Ｔｉ、Ｃｒ、ＳｎまたはＡｕなどの金属またはその前駆体からなる粒子と溶媒とを含む。内部電極用導電性ペーストには、さらに分散剤やバインダとなる樹脂成分が含まれていてもよい。
　続いて、セラミックグリーンシートに内部電極用導電性ペーストを印刷することによって、内部電極パターンを形成する。
　続いて、内部電極パターンが形成されていないセラミックグリーンシートを所定枚数積層し、その上に、内部電極パターンが形成されたセラミックグリーンシートを順次積層し、その上に、内部電極パターンが形成されていないセラミックグリーンシートを所定枚数積層して、マザー積層体を作製する。マザー積層体は、複数の積層セラミックコンデンサ１００を一度に作製するための積層体である。作製したマザー積層体は、剛体プレス、静水圧プレスなどの方法によりプレスする。
　続いて、マザー積層体に、第１のビア導体５を形成するための貫通孔と、第２のビア導体６を形成するための貫通孔を形成する。貫通孔は、例えば、レーザ光線を照射することによって形成する。
　続いて、形成した貫通孔に、第１のビア導体５および第２のビア導体６を形成するための導電性ペーストを充填する。導電性ペーストは、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ｐｔ、Ｆｅ、Ｔｉ、Ｃｒ、ＳｎまたはＡｕなどの金属またはその前駆体からなる粒子と溶媒とを含む。導電性ペーストには、さらに分散剤やバインダとなる樹脂成分が含まれていてもよい。
　続いて、マザー積層体を押切り、ダイシング、レーザなどの切断方法により、所定のサイズにカットし、積層チップを得る。得られた積層チップを所定のプロファイルで焼成することにより、コンデンサ本体１が得られる。
　続いて、コンデンサ本体１の第１の外表面１ａに、第１の引き出し電極部１１および第２の引き出し電極部１２を形成する（図１０（ａ））。第１の引き出し電極部１１および第２の引き出し電極部１２は、例えば、スパッタリングにより形成することができる。具体的には、スパッタリングにより、コンデンサ本体１の第１の外表面１ａに、第１の引き出し電極部１１および第２の引き出し電極部１２を形成するための電極膜を形成し、アッシング、フィルムレジストの形成、露光、現像、エッチング、および、レジスト剥離などの既知の各工程を経て、第１のビア導体５と電気的に接続された第１の引き出し電極部１１、および、第２のビア導体６と電気的に接続された第２の引き出し電極部１２を形成する。第１の引き出し電極部１１および第２の引き出し電極部１２としてＣｕを用いる場合、例えば、密着層を形成するためにＴｉを用いたスパッタリングを行った後、Ｃｕを用いたスパッタリングを行うようにしてもよい。
　続いて、第１の引き出し電極部１１および第２の引き出し電極部１２を覆うように絶縁樹脂３０を配置するとともに、絶縁樹脂３０内に、第１の外部電極２１および第２の外部電極２２を形成するための孔３１を設ける（図１０（ｂ））。第１の外部電極２１を形成するための孔３１は、コンデンサ本体１の第１の外表面１ａと直交する方向から見て、少なくとも一部が第１の引き出し電極部１１と重なる位置に設け、第２の外部電極２２を形成するための孔３１は、少なくとも一部が第２の引き出し電極部１２と重なる位置に設ける。具体的には、第１の引き出し電極部１１および第２の引き出し電極部１２を覆うように絶縁樹脂３０を塗布した後、露光、現像、および、樹脂を硬化させるためのキュアなどの既知の各工程を経て、孔３１が設けられた絶縁樹脂３０を配置する。
　最後に、第１の外部電極２１および第２の外部電極２２を形成する（図１０（ｃ））。第１の外部電極２１および第２の外部電極２２は、例えば、スパッタリングにより形成することができる。具体的には、スパッタリングにより、絶縁樹脂３０上に、第１の外部電極２１および第２の外部電極２２を形成するための電極膜を形成し、その上にめっき処理を施した後、フィルムレジストの形成、露光、現像、エッチング、および、レジスト剥離などの既知の各工程を経て、第１の外部電極２１および第２の外部電極２２を形成する。第１の外部電極２１および第２の外部電極２２としてＣｕを用いる場合、例えば、密着層を形成するためにＴｉを用いたスパッタリングを行った後、Ｃｕを用いたスパッタリングを行うようにしてもよい。
　本発明は、上記実施形態に限定されるものではなく、本発明の範囲内において、種々の応用、変形を加えることが可能である。
　例えば、上述した一実施形態における積層セラミックコンデンサ１００では、コンデンサ本体１の外表面に第１の引き出し電極部１１および第２の引き出し電極部１２を設けているが、コンデンサ本体１の外表面に樹脂層を設け、樹脂層の上に第１の引き出し電極部１１および第２の引き出し電極部１２を設けるようにしてもよい。
１　　　コンデンサ本体
１ａ　　コンデンサ本体の第１の外表面
２　　　誘電体層
３　　　第１の内部電極
３ａ　　第１の貫通孔
４　　　第２の内部電極
４ａ　　第２の貫通孔
５　　　第１のビア導体
６　　　第２のビア導体
１１　　第１の引き出し電極部
１２　　第２の引き出し電極部
２１　　第１の外部電極
２２　　第２の外部電極
３０　　絶縁樹脂
３１　　孔
１００　積層セラミックコンデンサ

Claims (8)

  1. 　複数の誘電体層と、複数の第１の内部電極と、複数の第２の内部電極とが積層されたコンデンサ本体と、
    　前記コンデンサ本体の内部に設けられ、複数の前記第１の内部電極と電気的に接続された第１のビア導体と、
    　前記コンデンサ本体の内部に設けられ、複数の前記第２の内部電極と電気的に接続された第２のビア導体と、
    　前記第１のビア導体と電気的に接続されており、前記コンデンサ本体の外表面において、前記第１のビア導体と接続される位置とは別の位置に延伸する態様で設けられた第１の引き出し電極部と、
    　前記第２のビア導体と電気的に接続されており、前記コンデンサ本体の外表面において、前記第２のビア導体と接続される位置とは別の位置に延伸する態様で設けられた第２の引き出し電極部と、
    　前記第１の引き出し電極部と電気的に接続された第１の外部電極と、
    　前記第２の引き出し電極部と電気的に接続された第２の外部電極と、
    　前記第１の引き出し電極部と前記第２の引き出し電極部との間、および、前記第１の外部電極と前記第２の外部電極との間を絶縁する絶縁樹脂と、
    を備えることを特徴とする積層セラミックコンデンサ。
  2. 　前記絶縁樹脂は、前記第１の引き出し電極部および前記第２の引き出し電極部を覆って設けられており、
    　前記第１の外部電極は、前記絶縁樹脂の上に設けられ、かつ、前記絶縁樹脂を貫通して前記第１の引き出し電極部と接続されており、
    　前記第２の外部電極は、前記絶縁樹脂の上に設けられ、かつ、前記絶縁樹脂を貫通して前記第２の引き出し電極部と接続されていることを特徴とする請求項１に記載の積層セラミックコンデンサ。
  3. 　前記絶縁樹脂は、前記コンデンサ本体の外表面のうち、前記第１の引き出し電極部および前記第２の引き出し電極部が設けられている面の全体を覆う態様で設けられていることを特徴とする請求項１または２に記載の積層セラミックコンデンサ。
  4. 　前記第１の引き出し電極部および前記第２の引き出し電極部はそれぞれ、線状に伸びる配線パターンとして設けられていることを特徴とする請求項１～３のいずれか一項に記載の積層セラミックコンデンサ。
  5. 　前記第１の外部電極の数は、前記第１のビア導体の数よりも多く、
    　前記第２の外部電極の数は、前記第２のビア導体の数よりも多いことを特徴とする請求項１～４のいずれか一項に記載の積層セラミックコンデンサ。
  6. 　１つの前記第１の引き出し電極部は、複数の前記第１の外部電極と電気的に接続されており、
    　１つの前記第２の引き出し電極部は、複数の前記第２の外部電極と電気的に接続されていることを特徴とする請求項１～５のいずれか一項に記載の積層セラミックコンデンサ。
  7. 　前記第１の外部電極の数は、前記第１のビア導体の数の４倍以上であり、
    　前記第２の外部電極の数は、前記第２のビア導体の数の４倍以上であることを特徴とする請求項１～６のいずれか一項に記載の積層セラミックコンデンサ。
  8. 　前記絶縁樹脂は、ポリイミド樹脂であることを特徴とする請求項１～７のいずれか一項に記載の積層セラミックコンデンサ。
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