WO2022202609A1 - スイッチ回路および電源回路 - Google Patents

スイッチ回路および電源回路 Download PDF

Info

Publication number
WO2022202609A1
WO2022202609A1 PCT/JP2022/012286 JP2022012286W WO2022202609A1 WO 2022202609 A1 WO2022202609 A1 WO 2022202609A1 JP 2022012286 W JP2022012286 W JP 2022012286W WO 2022202609 A1 WO2022202609 A1 WO 2022202609A1
Authority
WO
WIPO (PCT)
Prior art keywords
voltage
state
node
fet
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2022/012286
Other languages
English (en)
French (fr)
Inventor
矢嶋赳彬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Science and Technology Agency
Original Assignee
Japan Science and Technology Agency
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Japan Science and Technology Agency filed Critical Japan Science and Technology Agency
Priority to CN202280023944.3A priority Critical patent/CN117083786B/zh
Priority to JP2023509100A priority patent/JP7879610B2/ja
Publication of WO2022202609A1 publication Critical patent/WO2022202609A1/ja
Priority to US18/369,461 priority patent/US12328115B2/en
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of DC power input into DC power output
    • H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
    • H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
    • H02M3/10—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
    • H02M7/02—Conversion of AC power input into DC power output without possibility of reversal
    • H02M7/04—Conversion of AC power input into DC power output without possibility of reversal by static converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/06—Modifications for ensuring a fully conducting state
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/74—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of diodes
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0003—Details of control, feedback or regulation circuits
    • H02M1/0006—Arrangements for supplying an adequate voltage to the control circuit of converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0048—Circuits or arrangements for reducing losses
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of DC power input into DC power output
    • H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
    • H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
    • H02M3/10—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
    • H02M3/1582—Buck-boost converters

Definitions

  • the present invention relates to switch circuits and power supply circuits.
  • a power supply circuit that stores electric power in a storage device such as a capacitor while converting the voltage of electric power generated by a power generation element such as an energy harvesting element.
  • switching for converting the voltage of electric power is realized by a FET (Field Effect Transistor) and a control circuit for controlling the gate voltage (for example, Patent Document 1).
  • the gate voltage that turns on the MOSFET (M1) is obtained by resistance-dividing the voltage between the node between the power generation element and the MOSFET (M1) and the ground using resistors R2 and R3. (see FIG. 1 of Patent Document 1).
  • current continues to flow through the resistors R2 and R3 while the MOSFET (M1) is on, increasing power consumption. Therefore, when the power supply circuit of Patent Document 1 is used as a circuit requiring low power consumption, for example, as a power supply element, the power consumption of a circuit using a so-called energy harvesting element is affected. This effect is not limited to the circuit of Patent Document 1, but similarly occurs in circuits having similar switch functions.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a switch circuit and a power supply circuit capable of reducing power consumption.
  • the present invention provides a field-effect switching element that is switched between an ON state and an OFF state in accordance with the potential of a control terminal, and a field-effect switching element that maintains either the ON state or the OFF state of the switching element.
  • the control terminal is a control circuit that supplies a second level potential that floats after being charged or discharged through a resistor and causes the switch element to be in the other state.
  • control circuit may float the control terminal when supplying the first level potential to the control terminal.
  • the switch element may be an element that turns on and off the electromotive force supplied from the power generation element.
  • the switch element may be an element that turns on and off power supply to the sensor circuit.
  • the configuration may include a maintenance circuit that maintains the potential of the control terminal within a predetermined range.
  • the sustain circuit may include a diode connected to the control terminal.
  • the switch element has a source connected to the first terminal, a drain connected to the second terminal, and a gate connected to the first node capacitively coupled to the first control terminal. It can be configured to be 1 FET.
  • a second FET having a source connected to the first node, a drain connected to the first terminal, and a gate is provided, one of the states is an off state, and the control
  • the circuit turns off the source and drain of the second FET, connects the first node to the reference potential through the resistor, and then connects the first node to the reference potential through the resistor.
  • a node may be disconnected from the first terminal and the reference potential and the first control terminal may be supplied with the second level potential.
  • a third FET having a source connected to the reference potential, a drain connected to the first node, and a gate is provided, and the resistor is a resistor between the source and the drain of the third FET. and a saturated current flows through the third FET when the first node is connected to the reference potential through the second FET.
  • a rectifying element in which the direction of the second node capacitively coupled from the first node to the second control terminal is a forward direction, the second FET is an N type, and the gate of the second FET is the second control terminal.
  • the first FET is of P type, and the first node is connected to the reference potential through the rectifying element, the second node and the resistor.
  • a rectifying element in which the forward direction is from a second node capacitively coupled to the second control terminal to the first node, and the second FET is of P type and is capacitively coupled to the second control terminal.
  • the first FET may be of N type, and the first node may be connected to the reference potential through the rectifying element, the second node and the resistor.
  • the control circuit supplies the second level potential to the first control terminal and turns off the second FET to the second control terminal when the first FET is maintained in the ON state. and supplying a fourth level potential for turning on the second FET to the second control terminal when turning the first FET from the on state to the off state;
  • the first control terminal may be supplied with the potential of the first level
  • the second control terminal may be supplied with the potential of the third level.
  • control circuit supplies the potential of the third level to the second control terminal when turning the first FET from the ON state to the OFF state, and then supplies the potential of the first level to the first control terminal.
  • the control circuit supplies the second level to the first control terminal and the fourth level to the second control terminal when it is determined that the input voltage has changed by a constant voltage. and then supplying the first level to the first control terminal and the third level to the second control terminal.
  • the determination circuit may include a comparator that compares the voltage of the third node capacitively coupled to the first terminal with a constant voltage and outputs the comparison result to the control circuit.
  • the input voltage input to the first terminal may be higher than the reference potential, and the first FET may be a PFET.
  • the input voltage input to the first terminal may be lower than the reference potential, and the first FET may be an NFET.
  • the power generation element may be a vibration power generation element.
  • the present invention is a power supply circuit including the switch circuit.
  • FIG. 1 is a circuit diagram showing Example 1 of a power supply circuit using the switch circuit whose details are shown in FIG.
  • FIG. 2 is a timing chart showing on/off of switches and a current IL flowing through an inductor forming the voltage conversion circuit shown in FIG.
  • FIG. 3 is a detailed circuit diagram of the switch circuit that constitutes the power supply circuit of the first embodiment, and is a circuit diagram showing the details of the switch indicated as HSW in FIG. 1 and its control circuit.
  • FIG. 4 is a timing chart showing each voltage of the switch circuit shown in FIG. 3 and the time change of ON/OFF.
  • FIG. 5 is a detailed circuit diagram of a switch circuit that constitutes the power supply circuit of the second embodiment, and is a circuit diagram showing the details of the switch indicated as HSW in FIG.
  • FIG. 6 is a timing chart showing each voltage of the switch circuit shown in FIG. 5 and the time change of ON/OFF.
  • FIG. 7 is a detailed circuit diagram of a switch circuit that constitutes the power supply circuit of the third embodiment, and is a circuit diagram showing the details of the switch indicated as HSW in FIG. 1 and its control circuit.
  • FIG. 8 is a timing chart showing changes over time in each voltage, current and on/off of the switch circuit shown in FIG.
  • FIG. 9 is a detailed circuit diagram of a switch circuit that constitutes the power supply circuit of the fourth embodiment, and is a circuit diagram showing the details of the switch indicated as HSW in FIG. 1 and its control circuit.
  • FIG. 6 is a timing chart showing each voltage of the switch circuit shown in FIG. 5 and the time change of ON/OFF.
  • FIG. 7 is a detailed circuit diagram of a switch circuit that constitutes the power supply circuit of the third embodiment, and is a circuit diagram showing the details of the switch indicated as HSW in FIG. 1 and its control circuit.
  • FIG. 10(a) is a block diagram showing an embodiment of the power supply circuit of the present invention, in which the switch circuit of any one of the first to fourth embodiments and modifications thereof is used in the voltage conversion circuit 64.
  • FIG. (b) is a block diagram showing a system of a sensor circuit in which the switch circuit of any one of Examples 1 to 4 and modifications thereof is used;
  • FIG. 1 is a circuit diagram showing Example 1 of a power supply circuit using the switch circuit whose details are shown in FIG.
  • the output current of the power generation element 10 is input to the input terminal Tin of the voltage conversion circuit 12 of FIG.
  • the output current of the power generating element 10 is rectified by the rectifier circuit 11 and input to the input terminal Tin.
  • the power generation element 10 is, for example, an energy harvesting element such as a vibration power generation element.
  • the vibration power generating element is, for example, a piezoelectric element using a piezoelectric material or a MEMS element using MEMS (Micro Electro Mechanical Systems).
  • Vibration power generation elements are provided, for example, on roads, bridges, or the like, and generate power from vibrations when pedestrians or vehicles pass by.
  • the generated power is minute AC power, and changes with the state of vibration.
  • the output voltage is relatively higher than the few volts typically required for electronic circuit operation.
  • the rectifier circuit 11 causes the input to the input terminal Tin to be positive with respect to ground.
  • Nodes N01 to N04 are provided between the input terminal Tin and the output terminal Tout of the voltage conversion circuit 12 .
  • the voltage conversion circuit 12 of this embodiment steps down the relatively high voltage from the power generation element 10 and outputs it to the output terminal Tout.
  • the switch HSW is a high side switch provided on the high voltage side (referred to as the high side) of the voltage conversion circuit 12 .
  • a terminal Tsw1, which is one end of the switch HSW, is connected to the node N01, and a terminal Tsw2, which is the other end thereof, is connected to the node N02.
  • One end of inductor L1 is connected to node N02, and the other end is connected to node N03.
  • One end of the switch SW3 is connected to the node N03, and the other end is connected to the node N04.
  • One end of the capacitor C01 on the primary side of the voltage conversion circuit 12 is connected to the node N01, and the other end is connected to the ground (reference potential).
  • One end of the capacitor C02 on the secondary side of the voltage conversion circuit 12 is connected to the node N04, and the other end is connected to the ground.
  • One end of the switch SW1 is connected to the node N02, and the other end is connected to the ground.
  • One end of the switch SW2 is connected to the node N03, and the other end is connected to the ground.
  • the control unit 14 outputs control signals Sh and S1 to S3 to the switches HSW and SW1 to SW3, respectively.
  • the switches HSW and SW1 to SW3 are turned on or off based on the control signals Sh and S1 to S3, respectively.
  • the control unit 14 generates the control signal Sh at regular intervals.
  • the frequency is sufficiently higher than the frequency of the AC component contained in the electromotive force output from the power generation element 10 and the rectifier circuit 11 .
  • the frequency of the control signal Sh is considered such that impedance matching is performed for efficiently transmitting the electromotive force output from the power generation element 10 and the rectifier circuit 11 to the voltage conversion circuit 12 .
  • the control unit 14 may detect the voltages Vin and Vout and output the control signals Sh and S1 to S3 based on the voltages Vin and Vout.
  • FIG. 2 is a timing chart showing the on/off of the switches and the current IL flowing through the inductor that constitute the voltage conversion circuit shown in FIG. FIG. 2 shows the value of the input voltage Vin, the ON and OFF states of each switch in FIG. 1, the current IL flowing through the inductor L1, and the value of the output voltage Vout.
  • Time t00 in FIG. 2 is a timing during operation of the power supply circuit, and at that time, the current from the power generation element 10 is accumulated in the capacitor C01, and the voltage Vin is the voltage Vin1, which will be described later. A charge is also accumulated in the capacitor C02 by the voltage conversion operation, and the voltage Vout thereof is assumed to be the voltage Vout1.
  • control unit 14 keeps switches HSW and SW1 to SW3 off.
  • the control unit 14 After the electric charge accumulated in the capacitor C01 increases due to the current generated by the power generation element 10 and the voltage Vin exceeds a predetermined threshold voltage, the control unit 14 turns on the switches HSW and SW2 at time t01. , to keep the switches SW1 and SW3 off. As a result, a current IL begins to flow from the capacitor C01 to the ground via the node N01, the switch HSW, the inductor L1 and the switch SW2.
  • the control unit 14 may detect the voltage Vin at the input terminal Tin and turn on the switches HSW and SW2 when the voltage Vin exceeds a predetermined threshold voltage, or may turn on the switches HSW and SW2 at predetermined intervals. good too. Between times t01 and t02, current IL gradually increases and voltage Vin gradually decreases as the charge of capacitor C01 is released. Magnetic field energy is stored in the inductor L1.
  • control unit 14 turns off switches HSW and SW2 and turns on switches SW1 and SW3.
  • the control unit 14 may detect the voltage Vin at the input terminal Tin, and turn off the switches HSW and SW2 and turn on the switches SW1 and SW3 when the voltage Vin reaches Vin2, or the switch HSW may be turned on at predetermined intervals. and SW2 may be turned off and the switches SW1 and SW3 may be turned on.
  • the magnetic field energy stored in inductor L1 causes current IL to flow from ground through switch SW1, inductor L1 and switch SW3, and voltage Vout rises as capacitor C02 is charged.
  • the control unit 14 turns off the switches SW1 and SW3 and keeps the switches HSW and SW2 off.
  • the control unit 14 may detect the voltage Vout at the output terminal Tout, and turn off the switches SW1 and SW3 when the voltage Vout reaches a predetermined threshold voltage, or may turn off the switches SW1 and SW3 at predetermined intervals. good.
  • current IL is 0, voltage Vin is voltage Vin2, and voltage Vout is voltage Vout2.
  • Voltages Vout1 and Vout2 may be lower or higher than voltages Vin1 and Vin2.
  • the voltages Vout1 and Vout2 can be set by appropriately setting the capacitance values of the capacitors C01 and C02 and the on/off timings of the switches HSW and SW1 to SW3.
  • FIG. 3 is a detailed circuit diagram of the switch circuit that constitutes the power supply circuit of the first embodiment, and is a circuit diagram showing the details of the switch indicated as HSW in FIG. 1 and its control circuit.
  • an FET whose channel has a P-type conductivity is referred to as a PFET
  • an FET whose channel has an N-type conductivity is referred to as an NFET.
  • ON/OFF of PFETM1 corresponds to ON/OFF of switch HSW. As shown in FIG.
  • the source of PFETM1 (first FET) is connected to terminal Tsw1 (first terminal), the drain is connected to terminal Tsw2 (second terminal), and the gate is It is connected to the node N1 (first node).
  • the capacitor C1 (first capacitor) has one end to which the control signal VC1 (first control signal) is input, and the other end connected to the node N1. That is, the gate is capacitively coupled to the control terminal TC1 (first control terminal).
  • NFETM2 (second FET) has a source connected to node N1, a drain connected to terminal Tsw1, and a gate connected to control terminal TC2 to which control signal VC2 is input via capacitor C2 (second capacitor).
  • the NFET M3 (third FET) has a source connected to the ground (reference potential), a drain connected to the node N1, and a gate connected to the control terminal TC3 to which the control signal VC3 is input.
  • a control signal Sh output from the control section 14 in FIG. 1 is input to the control circuit 18a.
  • the control circuit 18a controls the states of PFETM1, NFETM2 and NFETM3 by changing the levels of control signals VC1, VC2 and VC3 at timings based on control signal Sh.
  • FIG. 4 is a timing chart showing each voltage and on/off time change of the switch circuit shown in FIG.
  • the control circuit 18a sets the control signal VC1 to high level H (voltage X) and the control signal VC2 to high level H.
  • the control signal VC3 is set to the low level. Since NFET M2 is on, voltage G1 is voltage Vin, and PFET M1 is off.
  • the control unit 14 in FIG. 1 detects the voltage Vin of the input terminal Tin. At time t01 in FIG. Outputs an instruction to switch to the ON state.
  • the control unit 14 may output a control signal Sh for switching the switch HSW from the OFF state to the ON state at a predetermined cycle.
  • the control circuit 18a performs the operation of switching the PFET M1 from the off state to the on state between times t11 and t13.
  • the control circuit 18a sets the control signal VC2 to low level L, sets the control signal VC3 to high level H, and maintains the control signal VC1 to high level H.
  • NFET M2 is turned off and NFET M3 is turned on.
  • a current Im3 flows from the node N1 to the ground.
  • the voltage difference between the node N1 and the ground is in the saturation region of the NFET M3 (the region where the drain current is saturated)
  • the current Im3 is substantially constant regardless of the voltage difference between the node N1 and the ground.
  • the voltage G1 of the node N1 is gradually lowered by the current Im3 between times t11 and t12 in FIG.
  • the control circuit 18a determines that a predetermined period of time has passed since time t11, at time t12, the control signal VC3 is set at low level L, the control signal VC1 is maintained at high level H, and the control signal VC2 is maintained at low level L. .
  • NFET M3 is turned off.
  • Voltage G1 is substantially constant between times t12 and t13.
  • the voltage G1 is lower than the voltage Vin by the voltage difference X (the difference between the high level H and the low level L of the control signal VC1), and becomes the voltage Vin-X.
  • PFET M1 is turned on. Since current IP flows through inductor L1 in FIG. 1, it gradually increases after time t12. Thus, NFET M2 is off while PFET M1 remains on.
  • the node N1 becomes floating after the time t12, but if the interval between the times t12 and t13 is as short as several microseconds, for example, fluctuations in the voltage G1 pose no substantial problem. Since the voltage G1 is set to the voltage Vin-X, it is preferable that the control signal VC1 is set to the low level L after the timing when the control signal VC3 is set to the low level.
  • the control circuit 18a charges or discharges the node N1 via the resistor (NFETM3) (between times t11 and t12) when turning the PFETM1 from the OFF state to the ON state. .
  • the node N1 is set to floating (time t12), and after a predetermined time, the control signal VC1 is set to low level L (second level for turning on PFETM1) (time t13).
  • PFET M1 is turned on.
  • NFET M3 between times t11 and t12
  • NFET M3 is off after time t13, so the potential of node N1 is floating. Therefore, no current flows between the terminal Tsw1 and the ground. Therefore, as in Patent Document 1, power consumption can be suppressed compared to the case where current continues to flow through the resistors R2 and R3 while the MOSFET (M1) (see FIG. 1 of Patent Document 1) is in the ON state.
  • the control circuit 18a when turning PFET M1 from an off state to an on state, the control circuit 18a turns off NFET M2, disconnects node N1 from terminal Tsw1 (time t11), and then connects node N1 to the ground via NFET M3. (between times t11 and t12). After that, the control circuit 18a disconnects the node N1 from the ground (time t12) and supplies a low level L to the control terminal TC1 (time t13).
  • the voltage G1 can be stably set to the voltage Vin-X due to the drop in the voltage G1 due to the capacitive coupling of the capacitor C1 and the drop in the voltage G1 due to the current Im3 of the NFET M3. Therefore, the PFET M1 can be stably turned on from the off state. Thereby, when the voltage conversion circuit 12 should operate, the voltage conversion circuit 12 operates stably, and the conversion efficiency can be improved.
  • a PFET may be used as the third FET corresponding to NFETM3.
  • the voltage G1-X is used as the control signal VC3 for turning on the first switch. Since the voltage G1 fluctuates as shown in the graph of FIG. 4, a generating circuit that follows the fluctuation of the voltage G1 and generates the control signal VC3 may be provided.
  • the control signal VC3 may be set at a constant voltage (high level H) with respect to the ground to turn on the third FET, and the control signal VC3 is generated. is easy.
  • the first switch can be stably turned on at a predetermined timing.
  • an NFET is used for the first switch, compared to the case of using a PFET, the generation circuit described above is not required, and the power consumption of the generation circuit does not increase the power consumption of the entire power supply circuit.
  • the control signal VC3 is at the high level H (first level)
  • the control signal is a voltage value set so that a saturation current flows between the source and the drain of the NFETM3.
  • the control circuit 18a is configured to output VC3.
  • the current Im3 can be kept constant without depending on the voltage difference between the node N1 and the ground.
  • the drop in voltage G1 at time t12 from time t11 can be made substantially constant, regardless of the voltage value of voltage Vin. Therefore, the voltage G1 at time t13 can be approximately the voltage Vin-X, regardless of the voltage value of the voltage Vin. Therefore, the PFET M1 can be stably turned on from the off state. Thereby, the voltage conversion circuit 12 operates when the voltage conversion circuit 12 should operate, and the conversion efficiency can be improved.
  • a PFET may be used as the second FET corresponding to NFETM2.
  • the control signal VC2 may be set to the voltage G1 or a constant voltage (high level H) with respect to the ground when turning on the second FET.
  • the second FET can be stably turned on at a predetermined timing.
  • Example 1 the first terminal Tsw1 connected to the power generation element 10, the second terminal Tsw2, the source connected to the first terminal Tsw1, the drain connected to the second terminal Tsw2, the first A first FET having a gate connected to the first node N1 capacitively coupled to the control terminal TC2 was taken as PFET M1 in FIG.
  • the first FETM1 When the first FETM1 maintains either the OFF state or the ON state, the first level at which the first FETM1 is in one of the states is supplied to the first control terminal TC1, and the first FETM1 is switched to one of the states. , the first node N1 is charged or discharged through a resistor, then the first node N1 is made floating, and the first FET M1 is connected to the first control terminal TC1.
  • the control circuit 18a for supplying the second level to set the state was composed of NFETM2, NFETM3, and the control circuit 18a for supplying VC1, VC2, VC3.
  • the control signal Sh has a constant cycle, and its frequency is sufficiently higher than the frequency of the AC component contained in the electromotive force output from the power generation element 10 and the rectifier circuit 11.
  • the frequency of the control signal Sh increases, the power consumption of the FETs M1 to M3 increases. Therefore, in order to efficiently transmit the power generated in the power generating element 10 to the capacitor C02 in the subsequent stage, it is preferable that the frequency of the control signal Sh is low.
  • the control signal Sh is generated in a constant cycle, but the voltage of the secondary capacitor C02 (node N04) is required to drive the load instead of the constant cycle.
  • the control signal Sh may be generated by detecting that a predetermined voltage has been reached by a comparator.
  • the control signal Sh may be generated by detecting that the voltage of the primary capacitor C01 (node N01) has reached a predetermined voltage with a comparator.
  • the control signal VC3 may become high level H after the switch SW5 is turned off.
  • control terminal TC2 and the gate of NFETM2 are capacitively coupled.
  • the control circuit 18a switches the control signal VC2 from the low level L to the high level H, and the voltage G2 of the gate of the NFET M2 becomes the high level H.
  • NFET M2 is turned on.
  • voltage G2 is not stable.
  • the voltage G2 is stable during the period in which the gate of NFET M2 is floating, depending on the period in which the control signal VC1 is set to high level and low level or circuit constants such as the saturation current value between the source and drain of NFET M3. It is conceivable that they may not. In this case, the operation of the switch HSW (PFETM1) may not be stable, and the power supply circuit as a whole may not exhibit the desired performance.
  • Embodiment 2 will explain a switch circuit that exhibits desired performance as a power supply circuit even in such a case.
  • FIG. 5 is a detailed circuit diagram of the switch circuit that constitutes the power supply circuit of the second embodiment, and is a circuit diagram showing the details of the switch indicated as HSW in FIG. 1 and its control circuit.
  • the control signal VC2 is input to one end of the capacitor C2 (second capacitor), and the other end is connected to the node N2 (second node).
  • Diode D rectifying element
  • Diode D has an anode connected to node N1 and a cathode connected to node N2 between NFET M2 and capacitor C2.
  • the direction from node N1 to N2 is the forward direction.
  • the drain of NFET M3 is connected through node N2 and diode D to node N1.
  • NFET M2 (second FET) has a source connected to node N1, a drain connected to terminal Tsw1, and a gate connected to node N2 capacitively coupled to control terminal TC2 (second control terminal).
  • Other configurations of the power supply circuit are the same as those of the first embodiment, and description thereof is omitted.
  • FIG. 6 is a timing chart showing the time change of each voltage and on/off of the switch circuit shown in FIG.
  • the control circuit 18b sets the control signal VC1 to high level H (voltage X), the control signal VC2 to low level L, and the control signal VC3 is set to low level L.
  • the voltage G1 is set to the voltage Vin in the same state as after time t16.
  • Voltage G2 becomes voltage Vin- ⁇ V.
  • ⁇ V is the forward voltage drop of diode D;
  • control circuit 18b When the control signal Sh instructs switching of the switch HSW from the OFF state to the ON state, the control circuit 18b performs an operation of switching the PFET M1 from the OFF state to the ON state between times t11 and t13. At time t11, control circuit 18b raises control signal VC3 to high level H, while maintaining control signals VC1 and VC2 at high level H and low level L, respectively. As a result, NFET M3 is turned on, and current Im3 flows from nodes N2 and N1 to the ground. Between times t11 and t12, voltage G2 drops due to current Im3, and current flows from node N1 to node N2 via diode D, causing voltage G1 to drop.
  • the control circuit 18b sets the control signal VC3 to low level L, and maintains the control signals VC1 and VC2 at high level H and low level L, respectively.
  • NFET M3 is turned off.
  • Voltage G2 becomes VG2.
  • the voltage G1 becomes VG2+ ⁇ V.
  • Voltage G1 is substantially constant between times t12 and t13.
  • the control circuit 18b sets the control signal VC1 to the low level and maintains the control signals VC2 and VC3 at the low level. As a result, the voltage G1 becomes the voltage Vin-X.
  • PFET M1 is turned on and current IP flows.
  • the control circuit 18b sets the control signals VC1 to VC3 to the low level between times t13 and t14 when the switch HSW remains on.
  • the control unit 14 in FIG. 1 detects the voltage Vin of the input terminal Tin. At time t02 in FIG. Outputs an instruction to switch to the OFF state.
  • the control unit 14 may output a control signal Sh for switching the switch HSW from the ON state to the OFF state at a predetermined cycle.
  • the control circuit 18b performs the operation of switching the PFET M1 from the on state to the off state between times t14 and t16.
  • the control circuit 18b sets the control signal VC2 to high level H, and maintains the control signals VC1 and VC3 at low level L.
  • the control circuit 18b sets the control signal VC2 to low level L, and maintains the control signals VC1 and VC3 at low level L.
  • Voltage G2 becomes low.
  • voltage G2 becomes lower than voltage G1- ⁇ V, current flows through diode D from node N1 to node N2. As a result, the voltage G1 drops slightly, the voltage G2 rises slightly, and the voltages G1 and G2 become balanced voltages.
  • the control circuit 18b sets the control signal VC1 to high level H, and maintains the control signals VC2 and VC3 at low level L.
  • the voltage G1 of the node N1 capacitively coupled with the control terminal TC1 rises.
  • Voltage G2 becomes voltage Vin- ⁇ V. Since voltage G2 is stable, voltage G1 is stable and PFET M1 is stable in the off state.
  • the control circuit 18b in addition to turning PFET M1 from an off state to an on state, connects the node N2 to a resistance (that is, a voltage between the source and drain of NFET M2) when turning PFET M1 from an on state to an off state. (between time t14 and time t15). After that, the control circuit 18b makes the node N2 floating (time t15) and supplies a low level L to the control terminal TC2 (time t16).
  • the control circuit 18b sets the control terminal TC1 to the first level (PFETM1 is set to either the off state or the on state).
  • Control circuit 18b charges or discharges node N1 via a resistor (between times t11 and t12 and between t14 and t15). After that, the control circuit 18b makes the node N1 floating (at times t12 and t15), and supplies a potential of the second level (the level at which the PFET M1 is turned off or on) to the control terminal TC1 (at times t13 and t15). t16).
  • the PFET M1 (switch element) is an electric field control type switch element that can be switched between an ON state and an OFF state according to the potential (voltage G1) of the gate, which is the control terminal.
  • the gate of the control circuit 18a is supplied with a potential of the first level that causes the PFET M1 to be in either the off state or the on state.
  • the gate is charged or discharged through a resistor and then floated to a second level potential for bringing PFET M1 to the other state. supply.
  • the node N1 is floating, so power consumption can be suppressed.
  • a capacitor C2, a diode D and an NFET M2 are provided as a maintenance circuit for maintaining the voltage G1 within a predetermined range.
  • PFET M1 when PFET M1 is turned on from the off state, when NFET M3 is turned on from time t11 to t12, a current flows from node N1 to the ground through diode D and node N2, and voltages G1 and G2 rise. descend. Therefore, the NFET M2 can be switched from the ON state to the OFF state, and the PFET M1 can be switched from the OFF state to the ON state, without depending on the voltage value of the voltage Vin.
  • the control circuit 18b supplies a low level L (second level) to the control terminal TC1 and a low level L (NFET M3) to the control terminal TC2 when the PFET M1 maintains the ON state, such as times t13 and t14.
  • a third level potential for turning off is supplied.
  • the control circuit 18b supplies a potential of high level H (fourth level for turning on the NFET M3) to the control terminal TC2 when turning the PFET M1 from the ON state to the OFF state.
  • the NFET M2 When the control signal VC2 becomes high level H and the voltage G2 rises, the NFET M2 is turned on and the voltages G1 and G2 rise. After that, by setting the control signal VC1 to the high level H, the voltage G1 can be further increased. As a result, the voltage G1 can be stabilized at the voltage Vin, and the voltage G2 can be stabilized at the voltage Vin+.DELTA.V.
  • the control circuit 18b supplies a low level L (third level) to the control terminal TC2 at time t15 when turning the PFETM1 from an ON state to an OFF state, and then, at time t16 after a predetermined time has passed, the control terminal TC1 is set at a high level.
  • level H first level
  • the high level H second level
  • the PFET M1 can be stably turned off. Therefore, it is possible to suppress an unintended current from flowing through the voltage conversion circuit 12, and the conversion efficiency in the voltage conversion circuit 12 can be improved.
  • the high level H of the control signal VC2 is 2V, for example, and the high level H of the control signal VC1 is 1V, for example.
  • the high level H of the control signal VC2 is preferably higher than the high level H of the control signal VC1.
  • the voltage G2 can be further increased between times t14 and t15.
  • the PFET M1 can be turned off more stably, so that the conversion efficiency in the voltage conversion circuit 12 can be improved.
  • FIG. 7 is a detailed circuit diagram of the switch circuit that constitutes the power supply circuit of the third embodiment, and is a circuit diagram showing the details of the switch indicated as HSW in FIG. 1 and its control circuit.
  • the control signal Sh has a constant cycle, and its frequency is sufficiently higher than the frequency of the AC component contained in the electromotive force output from the power generation element 10 and the rectifier circuit 11 .
  • the power consumption of the FETM1 to M3 increases in proportion to the increase in the frequency of the control signal Sh. Therefore, in order to efficiently transmit the power generated in the power generation element 10 to the capacitor C02 in the subsequent stage, it is preferable that the frequency of the control signal Sh is low.
  • the electromotive force of the power generation element 10 is large, and the switch HSW is in the OFF state at intervals between the high level and the low level of the control signal Sh, that is, the voltage at which no current flows between the source and the drain of the FET M1 at the node N1.
  • Sh the voltage at which no current flows between the source and the drain of the FET M1 at the node N1.
  • the voltage Vin rises significantly (e.g., 0.3 V or more) and becomes a voltage that causes a minute current to flow between the source and the drain of FETM1.
  • the charge in the capacitor C01 does not contribute to the voltage conversion by the amount of , and there is a fear that the voltage conversion efficiency is lowered.
  • the third embodiment has a switch circuit 27, a judgment circuit 15, a comparator 16, an NFET M4 and a capacitor C3 as shown in FIG.
  • the reset signal Vr when the voltage Vin fluctuates to Vref or more, it outputs the reset signal Vr to the control circuit 18c.
  • This reset signal Vr resets the gate potential of the PFET M1 to the same potential as the voltage Vin, like the control signal Sh of the second embodiment.
  • one end of capacitor C3 is connected to node N4 between the source of PFET M1 and terminal Tsw1, and the other end is connected to node N3 (third node). That is, the node N3 is capacitively coupled to the terminal Tsw1.
  • NFET M4 has a source connected to ground, a drain connected to node N3, and a gate connected to control terminal TC4 to which control signal VC4 is input.
  • the comparator 16 has a positive input terminal connected to the node N3, a negative input terminal to which the reference voltage Vref is input, and an output terminal to output the reset signal Vr.
  • the comparator 16 outputs a high level H as the reset signal Vr when the voltage Vm of the node N3 is equal to or higher than the reference voltage Vref, and outputs a low level L as the reset signal Vr when the voltage Vm is lower than the reference voltage Vref.
  • the reference voltage Vref is, for example, 0.3V.
  • control signal Sh output by the control unit 14 and the reset signal Vr output by the comparator 16 are input to the control circuit 18c.
  • the control circuit 18c outputs control signals VC1 to VC4 based on the control signal Sh and the reset signal Vr.
  • Other configurations are the same as those of the second embodiment, and description thereof is omitted.
  • FIG. 8 is a timing chart showing changes over time in each voltage, current, and on/off of the switch circuit shown in FIG.
  • the input current Iin input from the rectifier circuit 11 to the terminal Tsw1 varies depending on the power generation amount of the power generating element 10.
  • Iin1 is very small until time t20, and after time t20 Iin2.
  • the current Iin1 hardly affects the voltage Vin or the like in this timing chart. Therefore, voltage Vin from time t10 to t13 and from time t14 to t20 is substantially constant. Between times t13 and t14, charge moves from capacitor C1 to capacitor C2, causing voltage Vin to drop slightly.
  • control signals VC1 to VC3 are the same as those in FIG. 6 of the second embodiment, and description thereof is omitted.
  • NFET M4 is turned on at a predetermined timing, so voltage Vm at time t10 is zero.
  • the control signal VC4 is at low level L between times t10 and t16, and the reset signal Vr remains at low level L.
  • the control circuit 18c detects the voltage Vin of the terminal Tsw1.
  • the voltage Vin exceeds the voltage Vin0+Vref
  • the voltage Vm exceeds the reference voltage Vref
  • the comparator 16 outputs a high level H as the reset signal Vr. do.
  • the control circuit 18c sets the control signal VC1 to low level L and sets the control signal VC2 to high level H, while maintaining the control signals VC3 and VC4 at low level L.
  • the voltage G1 at the node N1 capacitively coupled to the control terminal TC1 drops.
  • Voltage G2 at node N2 capacitively coupled to control terminal TC2 rises. Note that the timing at which the control signal VC1 is set at low level L and the timing at which the control signal VC2 is set at high level H may be slightly different as long as the above operation is possible.
  • control circuit 18c sets the control signal VC2 to the low level L and maintains the control signals VC1, VC3 and VC4 at the low level L.
  • Voltage G2 at node N2 capacitively coupled to control terminal TC2 drops.
  • control circuit 18c sets control signals VC1 and VC4 to high level H, and maintains control signals VC2 and VC3 at low level L.
  • the voltage G1 becomes Vin0+Vref, which is the voltage of the voltage Vin, in the same way that the voltage G1 becomes the voltage Vin0 of the voltage Vin.
  • NFET M4 is turned on, and voltage Vm of node N3 becomes 0V.
  • the timing at which the control signal VC1 is set to the high level H and the timing at which the control signal VC4 is set to the high level H may be slightly different as long as the voltage Vm of the node N3 can be appropriately set to 0V.
  • the control circuit 18c sets the control signal VC4 to the low level L, maintains the control signal VC1 at the high level H, and maintains the control signals VC2 and VC3 at the low level L.
  • the comparator 16 compares the voltage Vm of the node N3 with the reference voltage Vref, and outputs the comparison result to the control circuit 18c.
  • the determination circuit 15 can determine whether or not the voltage Vin has changed by a constant voltage corresponding to the reference voltage Vref in the higher direction (farther from the reference potential 0 V) than the voltage Vin0.
  • the determination circuit 15 determines that the voltage Vin is higher than the voltage Vin0 (the voltage when the PFETM1 was previously switched from the ON state to the OFF state) (further from the reference potential 0V). method) is determined to have changed by a constant voltage (Vref).
  • Vref constant voltage
  • the voltage G1 of the gate of the PFET M1 can be set to the voltage Vin again. Therefore, it is possible to suppress a minute current from flowing between the source and the drain of the FETM1 during the period when the voltage Vin rises from the voltage Vin0 and the FETM1 is controlled to be in the OFF state, and the charge of the primary capacitor flows out. can be suppressed. Thereby, it is possible to prevent the conversion efficiency of the voltage conversion circuit 12 from decreasing.
  • control signal Sh has a constant cycle, and as described above, it is desirable that the frequency is low. Actions therefore take precedence.
  • Example 4 is an example in which the input voltage Vin from the power generation element 10 is lower than the ground potential.
  • FIG. 9 is a detailed circuit diagram of a switch circuit that constitutes the power supply circuit of the fourth embodiment, and is a circuit diagram showing the details of the switch indicated as HSW in FIG. 1 and its control circuit.
  • NFETM1a, PFETM2a, M3a and M4a are used in place of PFETM1, NFETM2, M3 and M4 of FIG. 7 of Example 3, respectively.
  • Diode D has its cathode connected to node N1 and its anode connected to node N2, and the direction from node N2 to N1 is the forward direction.
  • the negative input terminal of the comparator 16a is connected to the node N3, and the reference voltage Vref is input to the positive input terminal.
  • the control circuit is 18d. The rest of the configuration is the same as that of FIG. 7 of the third embodiment, and description thereof is omitted.
  • the high level H and low level L of the control signals VC1 to VC4 are opposite to those in FIG. Voltage X, voltage Vin0 and reference voltage Vref are negative.
  • the first FET when the input voltage Vin is higher than the ground (reference potential), the first FET is PFET M1, and the second and third FETs are NFETs M2 and M3, respectively.
  • the first level and fourth level are high level H, and the second level and third level are low level L.
  • FIG. when the input voltage Vin is lower than ground (reference potential), the first FET is NFET M1a and the second and third FETs are PFETs M2a and M3a, respectively.
  • the first and fourth levels are low level L, and the second and third levels are high level H.
  • the second and third FETs are of the type of NFET and PFET opposite in channel conductivity type to the first FET.
  • the PFET is in the off state when the gate voltage (voltage of gate to source) is 0V, and is in the on state when the gate voltage is lower than the negative threshold voltage.
  • the NFET is off when the gate voltage is 0V and is on when the gate voltage is above the positive threshold voltage.
  • PFET and NFET are MOS (Metal Oxide Semiconductor) FETs using silicon, for example.
  • a diode D is, for example, a diode in which an FET is diode-connected.
  • the switch element may be a field effect switch element in which the potential applied to the control terminal switches between the ON state and the OFF state of the conductive channel according to the electric field formed in the conductive channel.
  • it may be a bipolar transistor or IGBT (Insulated Gate Bipolar Transistor) combined with an FET.
  • the high level and low level of the control signals VC1 to VC4 may be the same control signal, as long as the high level is higher than the low level. can be different from each other.
  • the switches of Embodiments 1 to 4 in the voltage conversion circuit 12 of FIG. 1 can be stably controlled.
  • the power supply circuit may be a step-down voltage conversion circuit, a step-up voltage conversion circuit, or an inversion voltage conversion circuit.
  • the power supply circuit may be a power conversion circuit or the like that converts alternating current to direct current.
  • FIG. 10(a) is a block diagram showing an embodiment of the power supply circuit of the present invention, in which the voltage conversion circuit 64 uses the switch circuit of any one of Embodiments 1 to 4 and modifications thereof.
  • the system includes a power generation element 60 , rectifier circuits 61 and 62 , matching circuit 63 , voltage conversion circuit 64 , charge management circuit 65 , capacitor 66 , cold start circuit 67 and booster circuit 68 . ing.
  • the power generation element 60 is, for example, the power generation element 10 in FIG. 1, and generates AC power of minute current.
  • the rectifier circuit 61 is, for example, a diode bridge, and the rectifier circuit 62 is, for example, a synchronous rectifier circuit.
  • Matching circuit 63 matches the output impedance of rectifying circuits 61 and 62 and the input impedance of voltage converting circuit 64 .
  • the voltage conversion circuit 64 is, for example, the voltage conversion circuit 12 in FIG. 1 and is a DC-DC converter.
  • the charge management circuit 65 charges the appropriate capacitor 66 out of the plurality of capacitors 66 .
  • the capacitor 66 is, for example, a capacitor.
  • a charge management circuit 65 monitors the voltage across a plurality of capacitors and charges the appropriate capacitor with generated power.
  • the cold start circuit 67 charges the capacitor 66 with the output current of the rectifier circuit 61 when the capacitor 66 is hardly charged.
  • the booster circuit 68 is, for example, a charge pump, and generates a voltage used for the rectifier circuit 62, the voltage conversion circuit 64, and the like.
  • the rectifier circuit 61 rectifies the minute power.
  • the rectifier circuit 61 can perform rectification without an external power source like a diode bridge.
  • the current rectified by the rectifier circuit 61 reaches the charge management circuit 65 via the cold start circuit 67 and is stored in the capacitor 66 .
  • boost circuit 68 boosts the voltage of capacitor 66 to the voltage used by rectifier circuit 62 and voltage conversion circuit 64 .
  • the voltage of the capacitor 66 is, for example, 1V
  • the output voltage of the booster circuit 68 is, for example, 2V. If the rectifying circuit 62 and the voltage converting circuit 64 operate using the voltage of the capacitor 66, the booster circuit 68 may be omitted.
  • the matching circuit 63 increases the input power when the amount of power generated by the power generation element 60 is large and the generated current is large, and increases the input power when the amount of power generated by the power generation element 60 is small and the generated current is small. Thereby, the output impedance of the power generation element 60 and the input impedance of the rectifier circuits 61 and 62 are matched.
  • the matching circuit 63 switches between the rectifier circuits 61 and 62 according to the input voltage. For example, if the rectifier circuits 61 and 62 are a diode bridge and a synchronous rectifier circuit, respectively, the loss due to the on voltage of the diodes increases when the input voltage is 1 V or less. Therefore, the rectifier circuit 62 is used. When the input voltage is 1V or more, the rectifier circuit 61 is used.
  • the voltage conversion circuit 64 converts the input voltage set by the matching circuit 63 into a voltage that charges the capacitor 66 .
  • the voltage of capacitor 66 is, for example, 1V or 3.3V.
  • a charge management circuit 65 monitors the voltages of a plurality of capacitors 66 and charges appropriate capacitors 66 with generated power.
  • the input voltage of the voltage conversion circuit 64 changes.
  • the switch HSW (see FIG. 1), which is the high-side switch of the voltage conversion circuit 64, may not operate stably, and the conversion efficiency of the voltage conversion circuit 64 may decrease.
  • the switch circuit of the first to fourth embodiments as the switch HSW of the voltage conversion circuit, the switch HSW can be stably controlled, and the reduction in the conversion efficiency of the voltage conversion circuit 64 can be suppressed.
  • FIG. 10(b) is a block diagram showing a sensor circuit system using the switch circuit of any one of Examples 1 to 4 and its modifications.
  • the switch element of the switch circuit 71 of Examples 1 to 4 turns on and off power supply from the power source 70 to the sensor circuit 72 .
  • the switch elements of the switch circuits of the first to fourth embodiments are not limited to the elements that turn on and off the electromotive force supplied from the power generation element.
  • the switch circuits of Embodiments 1 to 4 may be used in circuits other than power supply circuits, such as IoT (Internet of Things) devices with low power consumption or edge devices.
  • IoT Internet of Things

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)

Abstract

消費電力を削減することが可能なスイッチ回路および電源回路を提供する。　スイッチ回路（２５）は、制御端子（ＴＣ１）の電位（ＶＣ１）に応じてオン状態とオフ状態が切り替えられる電界効果型スイッチ素子（Ｍ１）と、前記スイッチ素子（Ｍ１）のオン状態およびオフ状態のいずれか一方を維持させる際に、前記制御端子（ＴＣ１）に前記スイッチ素子（Ｍ１）を前記いずれか一方の状態にさせる第１レベルの電位を供給し、前記スイッチ素子（Ｍ１）を前記いずれか一方の状態からオン状態およびオフ状態の他方の状態にさせる際に、前記制御端子（ノードＮ１）を、抵抗（Ｍ２，Ｍ３）を介し充電または放電した後フローティングとし、前記スイッチ素子（Ｍ１）を前記他方の状態にさせる第２レベルの電位を供給する制御回路（１８ａ）と、を備える。

Description

スイッチ回路および電源回路
　本発明は、スイッチ回路および電源回路に関する。
　環境発電素子等の発電素子が発電した電力の電圧を変換しながら、キャパシタ等の蓄電器に蓄電する電源回路が知られている。このような電源回路において、電力の電圧を変換するためのスイッチイングをＦＥＴ（Field Effect Transistor）と、そのゲート電圧を制御する制御回路により実現している（例えば特許文献１）。
特開２０１４－３３４９４号公報
　特許文献１では、ＭＯＳＦＥＴ（Ｍ１）をオン状態とするゲート電圧を、発電素子とＭＯＳＦＥＴ（Ｍ１）との間のノードとグランドとの間の電圧を抵抗器Ｒ２とＲ３とにより抵抗分割することで生成している（特許文献１の図１参照）。しかし、ＭＯＳＦＥＴ（Ｍ１）がオン状態の期間において抵抗器Ｒ２およびＲ３を介し電流が流れ続け、消費電力が大きくなる。このため、特許文献１の電源回路を低消費電力が求められる回路、例えば電力供給素子として、いわゆる環境発電素子を用いた回路の消費電力に影響を与える。この影響は特許文献１の回路に限らず、同様のスイッチ機能を有する回路では同様に発生する。
　本発明は、上記課題に鑑みなされたものであり、消費電力を削減することが可能なスイッチ回路および電源回路を提供することを目的とする。
　本発明は、制御端子の電位に応じてオン状態とオフ状態が切り替えられる電界効果型スイッチ素子と、前記スイッチ素子のオン状態およびオフ状態のいずれか一方を維持させる際に、前記制御端子に前記スイッチ素子を前記いずれか一方の状態にさせる第１レベルの電位を供給し、前記スイッチ素子を前記いずれか一方の状態からオン状態およびオフ状態の他方の状態にさせる際に、前記制御端子を、抵抗を介し充電または放電した後フローティングとし、前記スイッチ素子を前記他方の状態にさせる第２レベルの電位を供給する制御回路と、を備えるスイッチ回路である。
　上記構成において、前記制御回路は前記制御端子に前記第１レベルの電位を供給する際に、前記制御端子をフローティングとする構成とすることができる。
　上記構成において、前記スイッチ素子は発電素子から供給される起電力のオンオフを行う素子である構成とすることができる。
　上記構成において、前記スイッチ素子はセンサ回路への電力供給のオンオフを行う素子である構成とすることができる。
　上記構成において、前記制御端子の電位を所定の範囲内に維持する維持回路を有する構成とすることができる。
　上記構成において、前記維持回路は前記制御端子に接続されたダイオードを含む構成とすることができる。
　上記構成において、前記スイッチ素子は、第１端子に接続されたソースと、第２端子に接続されたドレインと、第１制御端子に容量結合する第１ノードに接続されたゲートと、を有する第１ＦＥＴである構成とすることができる。
　上記構成において、前記第１ノードに接続されたソースと、前記第１端子に接続されたドレインと、ゲートと、を有する第２ＦＥＴを備え、前記いずれか一方の状態はオフ状態であり、前記制御回路は、前記第１ＦＥＴをオフ状態からオン状態とするときに、前記第２ＦＥＴのソースとドレインとの間をオフ状態とし前記第１ノードを前記抵抗を介し基準電位に接続し、その後前記第１ノードを前記第１端子および前記基準電位から切断しかつ前記第１制御端子に前記第２レベルの電位を供給する構成とすることができる。
　上記構成において、前記基準電位に接続されたソースと、前記第１ノードに接続されたドレインと、ゲートと、を有する第３ＦＥＴを備え、前記抵抗は前記第３ＦＥＴのソースとドレインとの間の抵抗であり、前記第１ノードを前記第２ＦＥＴを介し前記基準電位に接続するとき前記第３ＦＥＴに飽和電流が流れる構成とすることができる。
　上記構成において、前記第１ノードから第２制御端子に容量結合する第２ノードの方向が順方向となる整流素子を備え、前記第２ＦＥＴはＮタイプであり、前記第２ＦＥＴのゲートは前記第２ノードに接続され、前記第１ＦＥＴはＰタイプであり、前記第１ノードは、前記整流素子、前記第２ノードおよび前記抵抗を介し前記基準電位に接続される構成とすることができる。
　上記構成において、第２制御端子に容量結合する第２ノードから前記第１ノードの方向が順方向となる整流素子を備え、前記第２ＦＥＴはＰタイプであり、前記第２制御端子に容量結合する第２ノードに接続され、前記第１ＦＥＴはＮタイプであり、前記第１ノードは、前記整流素子、前記第２ノードおよび前記抵抗を介し前記基準電位に接続される構成とすることができる。
　上記構成において、前記制御回路は、前記第１ＦＥＴがオン状態を維持するときに、前記第１制御端子に前記第２レベルの電位を供給し、かつ前記第２制御端子に前記第２ＦＥＴをオフ状態とさせる第３レベルの電位を供給し、前記第１ＦＥＴをオン状態からオフ状態とさせるときに、前記第２制御端子に前記第２ＦＥＴをオン状態とさせる第４レベルの電位を供給し、その後、前記第１制御端子に前記第１レベルの電位を供給しかつ前記第２制御端子に前記第３レベルの電位を供給する構成とすることができる。
　上記構成において、前記制御回路は、前記第１ＦＥＴをオン状態からオフ状態とするときに、前記第２制御端子に前記第３レベルの電位を供給した後、前記第１制御端子に前記第１レベルの電位を供給する構成とすることができる。
　上記構成において、前記第１ＦＥＴがオフ状態を維持するときに、前記第１端子に入力する入力電圧が前記第１ＦＥＴがオン状態からオフ状態に前回切り替わったときの入力電圧から一定電圧変化したことを判定する判定回路を備え、前記制御回路は、前記入力電圧が一定電圧変化したと判定したとき、前記第１制御端子に前記第２レベルを供給しかつ前記第２制御端子に前記第４レベルを供給し、その後、前記第１制御端子に前記第１レベルを供給しかつ前記第２制御端子に前記第３レベルを供給する構成とすることができる。
　
　上記構成において、前記判定回路は、前記第１端子に容量結合された第３ノードの電圧と一定電圧とを比較し、比較結果を前記制御回路に出力する比較器を備える構成とすることができる。
　上記構成において、前記第１端子に入力する入力電圧は前記基準電位より高く、前記第１ＦＥＴはＰＦＥＴである構成とすることができる。
　上記構成において、前記第１端子に入力する入力電圧は前記基準電位より低く、前記第１ＦＥＴはＮＦＥＴである構成とすることができる。
　上記構成において、前記発電素子は振動発電素子である構成とすることができる。
　本発明は、上記スイッチ回路を備える電源回路である。
　本発明によれば、消費電力を削減することが可能なスイッチ回路および電源回路を提供することができる。
図１は、詳細を図３に示すスイッチ回路が用いられる電源回路の実施例１を示す回路図である。 図２は、図１に示す電圧変換回路を構成するスイッチのオン／オフおよびインダクタを流れる電流ＩＬを示すタイミングチャートである。 図３は、実施例１の電源回路を構成するスイッチ回路の詳細の回路図であって、図１にＨＳＷとして示されるスイッチの詳細およびその制御回路とを示す回路図である。 図４は、図３に示すスイッチ回路の各電圧およびオン／オフの時間変化を示すタイミングチャートである。 図５は、実施例２の電源回路を構成するスイッチ回路の詳細の回路図であって、図１にＨＳＷとして示されるスイッチの詳細およびその制御回路とを示す回路図である。 図６は、図５に示すスイッチ回路の各電圧およびオン／オフの時間変化を示すタイミングチャートである。 図７は、実施例３の電源回路を構成するスイッチ回路の詳細の回路図であって、図１にＨＳＷとして示されるスイッチの詳細およびその制御回路とを示す回路図である。 図８は、図７に示すスイッチ回路の各電圧、電流およびオン／オフの時間変化を示すタイミングチャートである。 図９は、実施例４の電源回路を構成するスイッチ回路の詳細の回路図であって、図１にＨＳＷとして示されるスイッチの詳細およびその制御回路とを示す回路図である。 図１０（ａ）は、本発明の電源回路の実施例を示すブロック図であり、その電圧変換回路６４内に実施例１から４およびその変形例の何れかのスイッチ回路が用いられる、図１０（ｂ）は、実施例１から４およびその変形例のいずれかのスイッチ回路が用いられるセンサ回路のシステムを示すブロック図である。
　以下、図面を参照し実施例について説明する。
　図１は、詳細を図３に示すスイッチ回路が用いられる電源回路の実施例１を示す回路図である。図１の電圧変換回路１２の入力端子Ｔｉｎには、発電素子１０の出力電流が入力する。発電素子１０として出力電流が交流の発電素子を用いた場合、整流回路１１によって発電素子１０の出力電流は整流され入力端子Ｔｉｎに入力する。
　発電素子１０は、例えば振動発電素子等の環境発電素子である。振動発電素子は、例えば圧電材料を用いた圧電素子またはＭＥＭＳ（Micro Electro Mechanical Systems）を用いたＭＥＭＳ素子である。振動発電素子は、例えば道路または橋梁等に設けられており、歩行者または車両など通過時の振動により発電する。発電素子１０として振動発電素子を用いた場合には、その発電電力は交流の微小電力であり、振動の状態とともに変化する。圧電素子を用いた場合には、その出力電圧は、一般に電子回路動作に必要な数ボルトよりも、比較的高い。実施例１では、整流回路１１によって、入力端子Ｔｉｎへの入力はグランドに対し正である。
　電圧変換回路１２の入力端子Ｔｉｎと出力端子Ｔｏｕｔとの間にノードＮ０１～Ｎ０４が設けられている。本実施例の電圧変換回路１２は、発電素子１０からの比較的高い電圧を、降圧して出力端子Ｔｏｕｔへ出力する。スイッチＨＳＷは、電圧変換回路１２の高圧側（ハイサイドと称する）に設けられたハイサイドスイッチである。スイッチＨＳＷの一端である端子Ｔｓｗ１はノードＮ０１に接続され、他端である端子Ｔｓｗ２はノードＮ０２に接続されている。インダクタＬ１の一端はノードＮ０２に接続され、他端はノードＮ０３に接続されている。スイッチＳＷ３の一端はノードＮ０３に接続され、他端はノードＮ０４に接続されている。電圧変換回路１２の１次側のキャパシタＣ０１の一端はノードＮ０１に接続され、他端はグランド（基準電位）に接続されている。電圧変換回路１２の２次側のキャパシタＣ０２の一端はノードＮ０４に接続され、他端はグランドに接続されている。スイッチＳＷ１の一端はノードＮ０２に接続し、他端はグランドに接続されている。スイッチＳＷ２の一端はノードＮ０３に接続され、他端はグランドに接続されている。
　制御部１４は、スイッチＨＳＷおよびＳＷ１～ＳＷ３にそれぞれ制御信号ＳｈおよびＳ１～Ｓ３を出力する。スイッチＨＳＷおよびＳＷ１～ＳＷ３はそれぞれ制御信号ＳｈおよびＳ１～Ｓ３に基づきオン状態またはオフ状態となる。制御部１４は、本実施例においては、制御信号Ｓｈは一定周期で発生する。その周波数は、発電素子１０および整流回路１１から出力される起電力に含まれる交流成分の周波数よりも充分高い。制御信号Ｓｈの周波数は、この周波数は発電素子１０および整流回路１１から出力される起電力を電圧変換回路１２へ効率よく伝達するためのインピーダンスマッチングがされるように考慮される。なお、制御部１４は電圧ＶｉｎおよびＶｏｕｔを検出し、電圧ＶｉｎおよびＶｏｕｔに基づき制御信号ＳｈおよびＳ１～Ｓ３を出力してもよい。
　発電素子１０から整流回路１１を介して入力端子Ｔｉｎにグランドに対し正の電流が入力すると、キャパシタＣ０１が充電される。キャパシタＣ０１のノードＮ０１側のグランドに対する電位を入力端子Ｔｉｎの入力電圧Ｖｉｎと称する。電圧変換回路１２の動作、すなわち、電圧変換回路１２内のスイッチＨＳＷ、スイッチＳＷ１、ＳＷ２およびＳＷ３の後述の動作により、キャパシタＣ０１の電荷がキャパシタＣ０２に移動する。キャパシタＣ０２のノードＮ０４側のグランドに対する電位を出力端子Ｔｏｕｔの電圧Ｖｏｕｔと称する。
　図２は、図１に示す電圧変換回路を構成するスイッチのオン／オフおよびインダクタを流れる電流ＩＬを示すタイミングチャートである。図２では、入力電圧Ｖｉｎの値、図１の各スイッチのオンおよびオフの状態、インダクタＬ１を流れる電流ＩＬ、出力電圧Ｖｏｕｔの値を示す。図２の時刻ｔ００は、電源回路が動作中のあるタイミングであり、その時刻には、発電素子１０からの電流がキャパシタＣ０１に蓄積されている状態であり、その電圧Ｖｉｎは電圧Ｖｉｎ１、後述する電圧変換動作によってキャパシタＣ０２にも電荷が蓄積されており、その電圧Ｖｏｕｔは電圧Ｖｏｕｔ１とする。時刻ｔ００においては、制御部１４はスイッチＨＳＷおよびＳＷ１～ＳＷ３をオフ状態に維持している。
　発電素子１０の発電電流によりキャパシタＣ０１に蓄積された電荷が増加し、電圧Ｖｉｎが予め定められた閾値電圧を越えた後、時刻ｔ０１において制御部１４は、スイッチＨＳＷおよびＳＷ２をオン状態とする一方、スイッチＳＷ１およびＳＷ３のオフ状態を維持する。これにより、キャパシタＣ０１からノードＮ０１、スイッチＨＳＷ、インダクタＬ１およびスイッチＳＷ２を介しグランドに電流ＩＬが流れはじめる。制御部１４は、入力端子Ｔｉｎにおける電圧Ｖｉｎを検出し、電圧Ｖｉｎが所定の閾値電圧を越えたときにスイッチＨＳＷおよびＳＷ２をオン状態としてもよいし、所定周期でスイッチＨＳＷおよびＳＷ２をオン状態としてもよい。時刻ｔ０１とｔ０２の間において、電流ＩＬは徐々に増加し、キャパシタＣ０１の電荷が放出されるにつれて、電圧Ｖｉｎは徐々に減少する。インダクタＬ１には磁界エネルギーが蓄積される。
　時刻ｔ０２において、電圧Ｖｉｎは電圧Ｖｉｎ２となる。電圧Ｖｏｕｔは電圧Ｖｏｕｔ１である。電流ＩＬがＩＬ１となった時刻ｔ０２の時点において、制御部１４は、スイッチＨＳＷおよびＳＷ２をオフ状態とし、スイッチＳＷ１およびＳＷ３をオン状態とする。制御部１４は、入力端子Ｔｉｎにおける電圧Ｖｉｎを検出し、電圧ＶｉｎがＶｉｎ２になったときにスイッチＨＳＷおよびＳＷ２をオフ状態としかつスイッチＳＷ１およびＳＷ３をオン状態としてもよいし、所定周期でスイッチＨＳＷおよびＳＷ２をオフ状態としかつスイッチＳＷ１およびＳＷ３をオン状態としてもよい。時刻ｔ０２とｔ０３の間において、インダクタＬ１に蓄積された磁界エネルギーにより電流ＩＬがグランドからスイッチＳＷ１、インダクタＬ１およびスイッチＳＷ３を流れ、キャパシタＣ０２が充電されるにしたがって、電圧Ｖｏｕｔが上昇する。
　時刻ｔ０３において、制御部１４は、スイッチＳＷ１およびＳＷ３をオフ状態にし、スイッチＨＳＷおよびＳＷ２のオフ状態を維持する。制御部１４は出力端子Ｔｏｕｔにおける電圧Ｖｏｕｔを検出し、電圧Ｖｏｕｔが所定の閾値電圧になったときにスイッチＳＷ１およびＳＷ３をオフ状態としてもよいし、所定周期でスイッチＳＷ１およびＳＷ３をオフ状態としてもよい。時刻ｔ０３以降において、電流ＩＬは０であり、電圧Ｖｉｎは電圧Ｖｉｎ２、電圧Ｖｏｕｔは電圧Ｖｏｕｔ２である。電圧Ｖｏｕｔ１およびＶｏｕｔ２は電圧Ｖｉｎ１およびＶｉｎ２より低くてもよいし、高くてもよい。キャパシタＣ０１、Ｃ０２の容量値、スイッチＨＳＷ、ＳＷ１～ＳＷ３のオン／オフのタイミングを適切に設定することにより、電圧Ｖｏｕｔ１およびＶｏｕｔ２を設定できる。
　図３は、実施例１の電源回路を構成するスイッチ回路の詳細の回路図であって、図１にＨＳＷとして示されるスイッチの詳細およびその制御回路とを示す回路図である。以下では、チャネルの導電型がＰタイプのＦＥＴをＰＦＥＴと称し、チャネルの導電型がＮタイプのＦＥＴをＮＦＥＴと称する。ＰＦＥＴＭ１のオン／オフがスイッチＨＳＷのオン／オフに相当する。図３に示すように、実施例１のスイッチ回路２５では、ＰＦＥＴＭ１（第１ＦＥＴ）のソースは端子Ｔｓｗ１（第１端子）に接続され、ドレインは端子Ｔｓｗ２（第２端子）に接続され、ゲートはノードＮ１（第１ノード）に接続されている。キャパシタＣ１（第１キャパシタ）は、一端に制御信号ＶＣ１（第１制御信号）が入力し、他端がノードＮ１に接続されている。すなわち、ゲートは、制御端子ＴＣ１（第１制御端子）に容量結合されている。ＮＦＥＴＭ２（第２ＦＥＴ）のソースはノードＮ１に接続され、ドレインは端子Ｔｓｗ１に接続され、ゲートは、キャパシタＣ２（第２キャパシタ）を介し制御信号ＶＣ２が入力する制御端子ＴＣ２に接続されている。ＮＦＥＴＭ３（第３ＦＥＴ）のソースはグランド（基準電位）に接続され、ドレインはノードＮ１に接続され、ゲートは制御信号ＶＣ３が入力する制御端子ＴＣ３に接続されている。制御回路１８ａには図１の制御部１４が出力する制御信号Ｓｈが入力する。制御回路１８ａは、制御信号Ｓｈに基づいたタイミングで制御信号ＶＣ１、ＶＣ２およびＶＣ３のレベルを変えることにより、ＰＦＥＴＭ１、ＮＦＥＴＭ２およびＮＦＥＴＭ３の状態を制御する。
　図４は、図３に示すスイッチ回路の各電圧およびオン／オフの時間変化を示すタイミングチャートである。図４に示すように、スイッチＨＳＷがオフ状態を維持する期間である時刻ｔ１０とｔ１１の間において、制御回路１８ａは、制御信号ＶＣ１をハイレベルＨ（電圧Ｘ）、制御信号ＶＣ２をハイレベルＨ、制御信号ＶＣ３をローレベルＬとする。ＮＦＥＴＭ２がオン状態のため電圧Ｇ１は電圧Ｖｉｎであり、ＰＦＥＴＭ１はオフ状態である。
　図１の制御部１４は、入力端子Ｔｉｎの電圧Ｖｉｎを検出しており、図２の時刻ｔ０１において、電圧Ｖｉｎが所定の閾値電圧を越えたと判定すると制御信号Ｓｈとして、スイッチＨＳＷをオフ状態からオン状態に切り替える指示を出力する。制御部１４は所定周期でスイッチＨＳＷをオフ状態からオン状態に切り替える制御信号Ｓｈを出力してもよい。制御信号ＳｈがスイッチＨＳＷをオフ状態からオン状態に切り替える指示をすると、時刻ｔ１１とｔ１３の間において、制御回路１８ａはＰＦＥＴＭ１をオフ状態からオン状態に切り換える動作を実行する。時刻ｔ１１において、制御回路１８ａは、制御信号ＶＣ２をローレベルＬとし、制御信号ＶＣ３をハイレベルＨとし、制御信号ＶＣ１をハイレベルＨに維持する。これにより、ＮＦＥＴＭ２がオフ状態となり、ＮＦＥＴＭ３がオン状態となる。ノードＮ１からグランドに電流Ｉｍ３が流れる。ノードＮ１とグランドとの電圧差がＮＦＥＴＭ３の飽和領域（ドレイン電流が飽和する領域）の場合、電流Ｉｍ３はノードＮ１とグランドとの電圧差によらずほぼ一定である。これにより、ノードＮ１の電圧Ｇ１が図４の時刻ｔ１１とｔ１２との間において、電流Ｉｍ３により徐々に低下する。
　制御回路１８ａは、時刻ｔ１１から所定期間経過したと判定すると、時刻ｔ１２において、制御信号ＶＣ３をローレベルＬとし、制御信号ＶＣ１をハイレベルＨに維持し、制御信号ＶＣ２のローレベルＬを維持する。ＮＦＥＴＭ３がオフ状態となる。時刻ｔ１２とｔ１３の間において、電圧Ｇ１はほぼ一定である。制御回路１８ａは、時刻ｔ１２から所定期間経過したと判定すると、時刻ｔ１３において、制御信号ＶＣ１をローレベルＬとし、制御信号ＶＣ３をローレベルＬに維持し、制御信号ＶＣ２のローレベルＬを維持する。これにより、電圧Ｇ１は、電圧Ｖｉｎから電圧差Ｘ（制御信号ＶＣ１のハイレベルＨとローレベルＬとの差）低くなり、電圧Ｖｉｎ－Ｘとなる。ＰＦＥＴＭ１はオン状態となる。電流ＩＰは図１のインダクタＬ１を流れるため、時刻ｔ１２以降徐々に大きくなる。このように、ＮＦＥＴＭ２はＰＦＥＴＭ１がオン状態を維持するときオフ状態である。時刻ｔ１２以降においてノードＮ１はフローティングとなるが、時刻ｔ１２とｔ１３との間が例えば数μ秒程度と短ければ、電圧Ｇ１の変動が実質的に問題となることはない。電圧Ｇ１を電圧Ｖｉｎ－Ｘとするため、制御信号ＶＣ１をローレベルＬとするタイミングは制御信号ＶＣ３をローレベルＬとするタイミング以降であることが好ましい。
　以上のように、実施例１によれば、制御回路１８ａは、ＰＦＥＴＭ１をオフ状態からオン状態とするときに、ノードＮ１を抵抗（ＮＦＥＴＭ３）を介し充電または放電する（時刻ｔ１１とｔ１２の間）。その後ノードＮ１をフローティングとし（時刻ｔ１２）、所定時間後に制御信号ＶＣ１をローレベルＬ（ＰＦＥＴＭ１をオン状態とする第２レベル）にする（時刻ｔ１３）。これにより、ＰＦＥＴＭ１がオン状態となる。時刻ｔ１１とｔ１２との間においてＮＦＥＴＭ３に電流が流れるものの、時刻ｔ１３以降においてＮＦＥＴＭ３はオフ状態であるので、ノードＮ１の電位はフローティングである。このため、端子Ｔｓｗ１とグランドとの間に電流が流れない。よって、特許文献１のように、ＭＯＳＦＥＴ（Ｍ１）（特許文献１の図１参照）がオン状態の期間において抵抗器Ｒ２およびＲ３に電流が流れ続ける場合に比べ、消費電力を抑制できる。
　また、制御回路１８ａは、ＰＦＥＴＭ１をオフ状態からオン状態とするときに、ＮＦＥＴＭ２をオフ状態とし、ノードＮ１を端子Ｔｓｗ１から切断し（時刻ｔ１１）てから、ノードＮ１をＮＦＥＴＭ３を介しグランドに接続する（時刻ｔ１１とｔ１２の間）。その後、制御回路１８ａは、ノードＮ１をグランドから切断し(時刻ｔ１２)かつ制御端子ＴＣ１にローレベルＬを供給する（時刻ｔ１３）。これにより、キャパシタＣ１の容量結合による電圧Ｇ１の低下とＮＦＥＴＭ３の電流Ｉｍ３による電圧Ｇ１の低下により、電圧Ｇ１を安定に電圧Ｖｉｎ－Ｘとすることができる。よって、ＰＦＥＴＭ１を安定にオフ状態からオン状態とすることができる。これにより、電圧変換回路１２が動作すべきときに、電圧変換回路１２が安定に動作し、変換効率を向上できる。
　ここで、本実施例においてはＮＦＥＴＭ３に相当する第３ＦＥＴにＰＦＥＴを用いてもよい。第３ＦＥＴにＰＦＥＴを用いるためには、第１スイッチをオン状態とさせる制御信号ＶＣ３を電圧Ｇ１－Ｘとすることになる。電圧Ｇ１は図４のグラフに記載されたように変動するために、電圧Ｇ１の変動に追従して制御信号ＶＣ３を生成する生成回路を設ければよい。一方、ＮＦＥＴＭ３に相当する第３ＦＥＴにＮＦＥＴを用いた場合には、第３ＦＥＴをオン状態とさせるときには制御信号ＶＣ３をグランドに対し一定の電圧（ハイレベルＨ）とすればよく、制御信号ＶＣ３の生成が容易である。よって、第１スイッチを所定のタイミングで安定にオン状態にできる。第１スイッチにＮＦＥＴを用いた場合、ＰＦＥＴを用いた場合と比較して、前述の生成回路が必要ではなく、その生成回路の消費電力が電源回路全体の消費電力を増加させずに済む。また、第３ＦＥＴにＮＦＥＴを用いた場合には制御信号ＶＣ３がハイレベルＨ（第１レベル）のとき、ＮＦＥＴＭ３のソースとドレインの間に飽和電流が流れるように設定された電圧値である制御信号ＶＣ３を制御回路１８ａが出力するように構成されている。これにより、ノードＮ１とグランドの電圧差に依存せず電流Ｉｍ３を一定にできる。よって、時刻ｔ１１とｔ１２との間隔を設定することで、電圧Ｖｉｎの電圧値に依存せず、時刻ｔ１２における時刻ｔ１１からの電圧Ｇ１の低下をほぼ一定にできる。よって、電圧Ｖｉｎの電圧値に依存せず、時刻ｔ１３における電圧Ｇ１をほぼ電圧Ｖｉｎ－Ｘとすることができる。よって、ＰＦＥＴＭ１を安定にオフ状態からオン状態とすることができる。これにより、電圧変換回路１２が動作すべきときに電圧変換回路１２が動作し、変換効率を向上できる。
　ここで、本実施例においてはＮＦＥＴＭ２に相当する第２ＦＥＴにＰＦＥＴを用いてもよい。第２ＦＥＴにＰＦＥＴを用いるためには、第２ＦＥＴをオン状態にさせる制御信号ＶＣ２として電圧Ｖｉｎ－Ｘを生成する生成回路を設ければよい。一方、ＮＦＥＴＭ２に相当する第２スイッチにＮＦＥＴを用いた場合には、第２ＦＥＴをオン状態にさせる際には制御信号ＶＣ２を電圧Ｇ１またはグランドに対し一定の電圧（ハイレベルＨ）とすればよく、制御信号ＶＣ２の生成が容易である。よって、第２ＦＥＴを所定のタイミングで安定にオン状態にできる。第２ＦＥＴにＮＦＥＴを用いた場合、ＰＦＥＴを用いた場合と比較して、前述の生成回路が必要ではなく、その生成回路の消費電力が電源回路全体の消費電力を増加させずに済む。
　上記実施例１においては、発電素子１０に接続される第１端子Ｔｓｗ１と、第２端子Ｔｓｗ２と、第１端子Ｔｓｗ１に接続されたソースと、第２端子Ｔｓｗ２に接続されたドレインと、第１制御端子ＴＣ２に容量結合する第１ノードＮ１に接続されたゲートと、を有する第１ＦＥＴを、図３のＰＦＥＴＭ１とした。
　第１ＦＥＴＭ１がオフ状態およびオン状態のいずれか一方の状態を維持するとき、第１制御端子ＴＣ１に第１ＦＥＴＭ１が前記いずれか一方の状態となる第１レベルを供給し、第１ＦＥＴＭ１を前記いずれか一方の状態からオフ状態およびオン状態の他方の状態とするときに、第１ノードＮ１を抵抗を介し充電または放電し、その後第１ノードＮ１をフローティングとし、第１制御端子ＴＣ１に第１ＦＥＴＭ１が他方の状態となる第２レベルを供給する制御回路１８ａを、ＮＦＥＴＭ２、ＮＦＥＴＭ３、およびＶＣ１、ＶＣ２、ＶＣ３を供給する制御回路１８ａから構成した。
　本実施例においては、制御信号Ｓｈは一定周期であり、その周波数は、発電素子１０および整流回路１１から出力される起電力に含まれる交流成分の周波数よりも充分高いが、制御信号Ｓｈの周波数が高くなることに比例してＦＥＴＭ１～Ｍ３の消費電力が大きくなる。したがって、発電素子１０において発生した電力をできるだけ効率よく、後段のキャパシタＣ０２に電伝送するためには、制御信号Ｓｈの周波数は低い方が好ましい。
　また、上述したように本実施例１においては、制御信号Ｓｈは一定周期で発生するようにしたが、一定周期ではなく、二次側キャパシタＣ０２（ノードＮ０４）の電圧が負荷を駆動するに必要な所定の電圧となったことを比較器で検出して、制御信号Ｓｈを発生するようにしてもよい。また、一次側キャパシタＣ０１（ノードＮ０１）の電圧が所定の電圧となったことを比較器で検出して、制御信号Ｓｈを発生するようにしてもよい。図４において、スイッチＳＷ５がオフ状態となった以降に制御信号ＶＣ３がハイレベルＨとなってもよい。
　実施例１の変形例１において、制御端子ＴＣ２とＮＦＥＴＭ２のゲートとは容量結合されている。これにより、制御回路１８ａが制御信号ＶＣ２をローレベルＬからハイレベルＨに切り替えることでＮＦＥＴＭ２のゲートの電圧Ｇ２がハイレベルＨとなる。これにより、ＮＦＥＴＭ２がオン状態となる。しかしながら、ＮＦＥＴＭ２のゲートはフローティングのため、電圧Ｇ２が安定しない。
　実施例１では、制御信号ＶＣ１をハイレベルとローレベルとする周期またはＮＦＥＴＭ３のソースとドレインの間の飽和電流値などの回路定数によっては、ＮＦＥＴＭ２のゲートがフローティングである期間において、電圧Ｇ２が安定しない場合が考えられる。この場合、スイッチＨＳＷ（ＰＦＥＴＭ１）の動作が安定せずに、電源回路全体として所望の性能を発揮しない可能性がある。実施例２は、かかる場合においても電源回路として所望の性能を発揮するスイッチ回路について説明する。
　図５は、実施例２の電源回路を構成するスイッチ回路の詳細の回路図であって、図１にＨＳＷとして示されるスイッチの詳細およびその制御回路とを示す回路図である。図５に示すように、実施例２のスイッチ回路２６では、キャパシタＣ２（第２キャパシタ）の一端に制御信号ＶＣ２が入力し、他端がノードＮ２（第２ノード）に接続されている。ダイオードＤ（整流素子）は、ノードＮ１に接続されたアノードと、ＮＦＥＴＭ２とキャパシタＣ２との間のノードＮ２に接続されたカソードと、を有する。ノードＮ１からＮ２の方向が順方向である。ＮＦＥＴＭ３のドレインは、ノードＮ２とダイオードＤを介しノードＮ１に接続されている。ＮＦＥＴＭ２（第２ＦＥＴ）は、ノードＮ１に接続されたソースと、端子Ｔｓｗ１に接続されたドレインと、制御端子ＴＣ２（第２制御端子）に容量結合されたノードＮ２に接続されたゲートと、を有する。電源回路としてのその他の構成は実施例１と同じであり説明を省略する。
　図６は、図５に示すスイッチ回路の各電圧およびオン／オフの時間変化を示すタイミングチャートである。図６に示すように、スイッチＨＳＷがオフ状態を維持する時刻ｔ１０とｔ１１の間において、制御回路１８ｂは、制御信号ＶＣ１をハイレベルＨ（電圧Ｘ）、制御信号ＶＣ２をローレベルＬ、制御信号ＶＣ３をローレベルＬとする。時刻ｔ１６以降と同じ状態で電圧Ｇ１は電圧Ｖｉｎに設定されている。電圧Ｇ２は電圧Ｖｉｎ－ΔＶとなる。ΔＶはダイオードＤの順方向の電圧降下である。
　制御信号ＳｈがスイッチＨＳＷのオフ状態からオン状態への切り替えを指示すると、時刻ｔ１１とｔ１３の間において、制御回路１８ｂはＰＦＥＴＭ１をオフ状態からオン状態に切り換える動作を行う。時刻ｔ１１において、制御回路１８ｂは、制御信号ＶＣ３をハイレベルＨに立ち上げる一方、制御信号ＶＣ１およびＶＣ２をそれぞれハイレベルＨおよびローレベルＬに維持する。これにより、ＮＦＥＴＭ３がオン状態となり、ノードＮ２およびＮ１からグランドに電流Ｉｍ３が流れる。時刻ｔ１１とｔ１２の間において、電流Ｉｍ３により電圧Ｇ２が低下し、ダイオードＤを介しノードＮ１からＮ２に電流が流れるため電圧Ｇ１が低下する。
　時刻ｔ１２において、制御回路１８ｂは、制御信号ＶＣ３をローレベルＬとし、制御信号ＶＣ１およびＶＣ２をそれぞれハイレベルＨおよびローレベルＬに維持する。ＮＦＥＴＭ３がオフ状態となる。電圧Ｇ２はＶＧ２となる。電圧Ｇ１はＶＧ２＋ΔＶとなる。時刻ｔ１２とｔ１３の間において、電圧Ｇ１はほぼ一定である。時刻ｔ１３において、制御回路１８ｂは、制御信号ＶＣ１をローレベルＬとし、制御信号ＶＣ２およびＶＣ３をローレベルＬに維持する。これにより、電圧Ｇ１は電圧Ｖｉｎ－Ｘとなる。ＰＦＥＴＭ１はオン状態となり、電流ＩＰが流れる。スイッチＨＳＷがオン状態を維持する時刻ｔ１３とｔ１４の間において、制御回路１８ｂは、制御信号ＶＣ１～ＶＣ３をローレベルＬとする。
　図１の制御部１４は、入力端子Ｔｉｎの電圧Ｖｉｎを検出しており、図２の時刻ｔ０２において、電圧Ｖｉｎが所定の閾値電圧になったと判定すると制御信号Ｓｈとして、スイッチＨＳＷをオン状態からオフ状態に切り替える指示を出力する。制御部１４は所定周期でスイッチＨＳＷをオン状態からオフ状態に切り替える制御信号Ｓｈを出力してもよい。制御信号ＳｈがスイッチＨＳＷのオン状態からオフ状態への切り替えを指示すると、時刻ｔ１４とｔ１６の間において、制御回路１８ｂはＰＦＥＴＭ１をオン状態からオフ状態に切り換える動作を実行する。時刻ｔ１４において、制御回路１８ｂは、制御信号ＶＣ２をハイレベルＨとし、制御信号ＶＣ１およびＶＣ３をローレベルＬに維持する。時刻ｔ１４とｔ１５との間において、制御端子ＴＣ２と容量結合したノードＮ２の電圧Ｇ２は上昇する。ＮＦＥＴＭ２がオン状態となるため、電圧Ｇ１が徐々に上昇する。電圧Ｇ１がＰＦＥＴＭ１の閾値電圧以上に上昇した時点でＰＦＥＴＭ１はオフ状態となり、電流ＩＰは０となる。電圧Ｇ１がＰＦＥＴＭ１の閾値電圧以上となる時刻が時刻ｔ１４より遅い場合、ＰＦＥＭ１は時刻ｔ１４より遅い時刻にオン状態となる。
　時刻ｔ１５において、制御回路１８ｂは、制御信号ＶＣ２をローレベルＬとし、制御信号ＶＣ１およびＶＣ３をローレベルＬに維持する。電圧Ｇ２は低くなる。電圧Ｇ２が電圧Ｇ１－ΔＶより低くなると、ダイオードＤを介しノードＮ１からＮ２に電流が流れる。これにより、電圧Ｇ１は若干低下し、電圧Ｇ２は若干上昇し、電圧Ｇ１およびＧ２は平衡状態の電圧となる。
　時刻ｔ１６において、制御回路１８ｂは、制御信号ＶＣ１をハイレベルＨとし、制御信号ＶＣ２およびＶＣ３をローレベルＬに維持する。制御端子ＴＣ１と容量結合したノードＮ１の電圧Ｇ１が上昇する。ダイオードＤを介しノードＮ１からＮ２に電流が流れ、電圧Ｇ２が上昇する。ＮＦＥＴＭ２が完全にオン状態とするため電圧Ｇ１は電圧Ｖｉｎとなる。電圧Ｇ２は電圧Ｖｉｎ－ΔＶとなる。電圧Ｇ２が安定するため、電圧Ｇ１が安定し、ＰＦＥＴＭ１はオフ状態で安定する。
　実施例２によれば、ＰＦＥＴＭ１をオフ状態からオン状態とするときに加え、ＰＦＥＴＭ１をオン状態からオフ状態とするときに、制御回路１８ｂはノードＮ２を抵抗（すなわち、ＮＦＥＴＭ２のソースとドレインとの間の抵抗）を介し充電または放電する（時刻ｔ１４と時刻ｔ１５の間）。その後、制御回路１８ｂはノードＮ２をフローティングとし(時刻ｔ１５)、制御端子ＴＣ２にローレベルＬを供給する（時刻ｔ１６）。このように、実施例２では、ＰＦＥＴＭ１がオフ状態およびオン状態のいずれか一方の状態を維持するとき、制御回路１８ｂは、制御端子ＴＣ１に第１レベル（ＰＦＥＴＭ１をオフ状態およびオン状態のいずれか一方の状態とさせるレベル）の電位を供給する。ＰＦＥＴＭ１をオフ状態およびオン状態のいずれか一方の状態からオフ状態およびオン状態の他方の状態とするときに、制御回路１８ｂはノードＮ１を抵抗を介し充電または放電する（時刻ｔ１１とｔ１２の間およびｔ１４とｔ１５の間）。その後、制御回路１８ｂはノードＮ１をフローティングとし（時刻ｔ１２およびｔ１５）、制御端子ＴＣ１に第２レベル（ＰＦＥＴＭ１をオフ状態およびオン状態の他方の状態とさせるレベル）の電位を供給する（時刻ｔ１３およびｔ１６）。
　このように、ＰＦＥＴＭ１（スイッチ素子）は、制御端子であるゲートの電位（電圧Ｇ１）に応じてオン状態とオフ状態が切り替えられる電界制御型のスイッチ素子である。制御回路１８ａは、ＰＦＥＴＭ１の状態を維持させる際に、ゲートにＰＦＥＴＭ１をオフ状態およびオン状態のいずれか一方の状態にさせる第１レベルの電位を供給する。ＰＦＥＴＭ１を前記いずれか一方の状態からオフ状態およびオン状態の他方の状態とさせる際に、ゲートを、抵抗を介し充電または放電した後フローティングとし、ＰＦＥＴＭ１を前記他方の状態とさせる第２レベルの電位を供給する。これにより、ＰＦＥＴＭ１がオン状態またはオフ状態を維持するとき、ノードＮ１はフローティングであるため、消費電力を抑制できる。
　また、実施例２では、電圧Ｇ１を所定の範囲内に維持する維持回路としてキャパシタＣ２、ダイオードＤおよびＮＦＥＴＭ２を設ける。これにより、ＰＦＥＴＭ１をオフ状態からオン状態とするときに、時刻ｔ１１からｔ１２において、ＮＦＥＴＭ３がオン状態となると、ノードＮ１からダイオードＤおよびノードＮ２を介しグランドに電流が流れるため、電圧Ｇ１およびＧ２が低下する。よって、電圧Ｖｉｎの電圧値に依存せず、ＮＦＥＴＭ２をオン状態からオフ状態にすることができ、ＰＦＥＴＭ１をオフ状態からオン状態に切り替えることができる。
　制御回路１８ｂは、時刻ｔ１３とｔ１４のように、ＰＦＥＴＭ１がオン状態を維持するときに、制御端子ＴＣ１にローレベルＬ（第２レベル）を供給し、かつ制御端子ＴＣ２にローレベルＬ（ＮＦＥＴＭ３をオフ状態とさせる第３レベル)の電位を供給する。制御回路１８ｂは、時刻ｔ１４からｔ１６のように、ＰＦＥＴＭ１をオン状態からオフ状態とするときに、制御端子ＴＣ２にハイレベルＨ（ＮＦＥＴＭ３をオン状態とさせる第４レベル）の電位を供給し、その後、制御端子ＴＣ２にローレベルＬ（第３レベル）を供給し、続いて、制御端子ＴＣ１にハイレベルＨ（第１レベル）を供給する。制御信号ＶＣ２がハイレベルＨとなり、電圧Ｇ２が上昇することにより、ＮＦＥＴＭ２がオン状態となり、電圧Ｇ１およびＧ２を上昇させる。その後、制御信号ＶＣ１をハイレベルＨとすることで、電圧Ｇ１をさらに上昇させることができる。これにより、電圧Ｇ１を電圧Ｖｉｎで、電圧Ｇ２を電圧Ｖｉｎ＋ΔＶで安定させることができる。
　制御回路１８ｂは、ＰＦＥＴＭ１をオン状態からオフ状態とするときに、時刻ｔ１５において制御端子ＴＣ２にローレベルＬ（第３レベル）を供給した後、所定時間経過後の時刻ｔ１６において制御端子ＴＣ１にハイレベルＨ（第１レベル）を供給する。これにより、キャパシタＣ２を介した電圧Ｇ２の過渡応答が安定した後に制御端子ＴＣ１にハイレベルＨ（第２レベル）を供給することができる。よって、電圧Ｇ１およびＧ２がより安定する。これにより、ＰＦＥＴＭ１をオン状態からオフ状態とするときに、ＰＦＥＴＭ１を安定にオフ状態とすることができる。このため、電圧変換回路１２に意図しない電流が流れることが抑制でき、電圧変換回路１２における変換効率を向上できる。
　制御信号ＶＣ２のハイレベルＨは例えば２Ｖであり、制御信号ＶＣ１のハイレベルＨは例えば１Ｖである。このように、制御信号ＶＣ２のハイレベルＨは制御信号ＶＣ１のハイレベルＨより高いことが好ましい。これにより、時刻ｔ１４とｔ１５の間において、電圧Ｇ２をより上昇させることができる。これにより、ＰＦＥＴＭ１をより安定にオフ状態にすることができるため、電圧変換回路１２における変換効率を向上できる。
　図７は、実施例３の電源回路を構成するスイッチ回路の詳細の回路図であって、図１にＨＳＷとして示されるスイッチの詳細およびその制御回路とを示す回路図である。実施例１および２においては制御信号Ｓｈは一定周期であり、その周波数は、発電素子１０および整流回路１１から出力される起電力に含まれる交流成分の周波数よりも充分高い。制御信号Ｓｈの周波数が高くなることに比例してＦＥＴＭ１～Ｍ３の消費電力が大きくなる。このため、発電素子１０において発生した電力をできるだけ効率よく、後段のキャパシタＣ０２に伝送するためには、制御信号Ｓｈの周波数は低い方が好ましい。しかしながら、発電素子１０の起電力が大きく、制御信号Ｓｈがハイレベルとローレベルとなる間隔のスイッチＨＳＷがオフ状態の期間、すなわち、ノードＮ１にＦＥＴＭ１のソースドレイン間に電流が流れないような電圧をフローティング状態で与えるように設定している期間において、電圧Ｖｉｎが大きく上昇（例えば０．３Ｖ以上）し、ＦＥＴＭ１のソースドレイン間に微小電流として流れてしまう電圧となってしまうと、その微小電流の分だけ、キャパシタＣ０１の電荷が、電圧変換に寄与しなくなり、電圧変換効率が低下する怖れがある。
　実施例３はかかる怖れに鑑み、さらに電圧変換効率を向上させるために、図７に示すように、実施例３のスイッチ回路２７は、判定回路１５は、比較器１６、ＮＦＥＴＭ４およびキャパシタＣ３を備え、電圧ＶｉｎがＶｒｅｆ以上に変動すると、リセット信号Ｖｒを制御回路１８ｃへ出力する。このリセット信号Ｖｒは実施例２の制御信号Ｓｈと同様にＰＦＥＴＭ１のゲート電位を電圧Ｖｉｎと同じ電位にリセットする。図７において、キャパシタＣ３の一端はＰＦＥＴＭ１のソースと端子Ｔｓｗ１との間のノードＮ４に接続され、他端はノードＮ３（第３ノード）に接続されている。すなわち、ノードＮ３は端子Ｔｓｗ１に容量結合されている。ＮＦＥＴＭ４は、グランドに接続されたソースと、ノードＮ３に接続されたドレインと、制御信号ＶＣ４が入力する制御端子ＴＣ４に接続されたゲートと、を有する。比較器１６は、ノードＮ３に接続された正入力端子と、参照電圧Ｖｒｅｆが入力する負入力端子と、リセット信号Ｖｒを出力する出力端子と、を有している。比較器１６は、ノードＮ３の電圧Ｖｍが参照電圧Ｖｒｅｆ以上のときリセット信号ＶｒとしてハイレベルＨを出力し、電圧Ｖｍが参照電圧Ｖｒｅｆより低いときリセット信号ＶｒとしてローレベルＬを出力する。参照電圧Ｖｒｅｆは例えば０．３Ｖである。
　制御回路１８ｃには、制御部１４が出力する制御信号Ｓｈおよび比較器１６が出力するリセット信号Ｖｒが入力する。制御回路１８ｃは、制御信号Ｓｈおよびリセット信号Ｖｒに基づき、制御信号ＶＣ１～ＶＣ４を出力する。その他の構成は実施例２と同じであり説明を省略する。
　図８は、図７に示すスイッチ回路の各電圧、電流およびオン／オフの時間変化を示すタイミングチャートである。図８に示すように、整流回路１１から端子Ｔｓｗ１に入力する入力電流Ｉｉｎは発電素子１０の発電量に依存し変化するが、ここでは、時刻ｔ２０までは非常に小さいＩｉｎ１とし、時刻ｔ２０以降はＩｉｎ２とする。電流Ｉｉｎ１はこのタイミングチャートでは電圧Ｖｉｎ等にはほとんど影響しない。よって、時刻ｔ１０からｔ１３およびｔ１４からｔ２０の電圧Ｖｉｎはほぼ一定である。時刻ｔ１３とｔ１４との間では、電荷がキャパシタＣ１からＣ２に移動するため、電圧Ｖｉｎは若干低下する。その他の時刻ｔ１０からｔ１６の間における制御信号ＶＣ１～ＶＣ３、電圧Ｇ１、Ｇ２および電流ＩＰの変化は実施例２の図６と同じであり説明を省略する。後述するようにＮＦＥＴＭ４が所定のタイミングでオン状態となるので、時刻ｔ１０における電圧Ｖｍは０である。　時刻ｔ１０からｔ１６の間における制御信号ＶＣ４はローレベルＬであり、リセット信号ＶｒはローレベルＬを維持している。
　時刻ｔ２０以降に、発電素子１０からの電流ＩｉｎがＩｉｎ２と大きくなり電圧Ｖｉｎが電圧Ｖｉｎ０から徐々に上昇するとノードＮ４の電圧が徐々に上昇する。ノードＮ４に容量結合されたノードＮ３の電圧Ｖｍは０から徐々に上昇する。
　時刻ｔ２１において、制御回路１８ｃは端子Ｔｓｗ１の電圧Ｖｉｎを検出しており、電圧Ｖｉｎが電圧Ｖｉｎ０＋Ｖｒｅｆを超えると、電圧Ｖｍが参照電圧Ｖｒｅｆを超え、比較器１６はリセット信号ＶｒとしてハイレベルＨを出力する。制御回路１８ｃは、リセット信号ＶｒがハイレベルＨとなると、制御信号ＶＣ１をローレベルＬとすると共に制御信号ＶＣ２をハイレベルＨとする一方、制御信号ＶＣ３およびＶＣ４のローレベルＬを維持する。制御端子ＴＣ１に容量結合されたノードＮ１の電圧Ｇ１は低下する。制御端子ＴＣ２に容量結合されたノードＮ２の電圧Ｇ２が上昇する。なお、制御信号ＶＣ１をローレベルＬとするタイミングと制御信号ＶＣ２をハイレベルＨとするタイミングとは、上記動作が可能な範囲において、若干異なっていてもよい
　時刻ｔ２１とｔ２２との間において、ダイオードＤを介しノードＮ１からＮ２に電流が流れ、電圧Ｇ１およびＧ２が若干上昇する。時刻ｔ２２において、制御回路１８ｃは、制御信号ＶＣ２をローレベルＬとし、制御信号ＶＣ１、ＶＣ３およびＶＣ４のローレベルＬを維持する。制御端子ＴＣ２に容量結合されたノードＮ２の電圧Ｇ２は低下する。ダイオードＤを介しノードＮ１からＮ２に電流が流れ、電圧Ｇ１が若干低下する。時刻ｔ２３において、制御回路１８ｃは、制御信号ＶＣ１およびＶＣ４をハイレベルＨとし、制御信号ＶＣ２およびＶＣ３のローレベルＬを維持する。時刻ｔ１６において電圧Ｇ１が電圧Ｖｉｎの電圧Ｖｉｎ０となったのと同様に、電圧Ｇ１は電圧Ｖｉｎの電圧であるＶｉｎ０＋Ｖｒｅｆとなる。ＮＦＥＴＭ４がオン状態となり、ノードＮ３の電圧Ｖｍは０Ｖとなる。なお、制御信号ＶＣ１をハイレベルＨとするタイミングと制御信号ＶＣ４をハイレベルＨとするタイミングとは、ノードＮ３の電圧Ｖｍを適切に０Ｖにできる範囲において、若干異なっていてもよい。時刻ｔ２４において、制御回路１８ｃは、制御信号ＶＣ４をローレベルＬとし、制御信号ＶＣ１のハイレベルＨを維持し、制御信号ＶＣ２およびＶＣ３のローレベルＬを維持する。
　図５で説明した実施例２のスイッチ回路では、前述の時刻ｔ１６において、電圧Ｖｉｎが電圧Ｖｉｎ０のときに、ＰＦＥＴＭ１がオン状態からオフ状態に切り替わると、電圧Ｇ１は電圧Ｖｉｎ０であり、ＰＦＥＴＭ１のソースとゲートの電圧差はほぼ０であり、ＰＦＥＴＭ１はオフ状態である。その後、時刻ｔ２０以降において電圧Ｖｉｎが高くなくても電圧Ｇ１は電圧Ｖｉｎ０を維持する。このため、ＰＦＥＴＭ１のソースの電圧に対しゲートの電圧が低くなる。これにより、ＰＦＥＴＭ１がオン状態になってしまう可能性がある。ＰＦＥＴＭ１がオン状態になるとＰＦＥＴＭ１を介し電流が流れるため電圧変換回路１２における変換効率が低下する。
　比較器１６は、ノードＮ３の電圧Ｖｍと参照電圧Ｖｒｅｆとを比較し、比較結果を制御回路１８ｃに出力する。これにより、判定回路１５は、電圧Ｖｉｎが電圧Ｖｉｎ０から高い方（基準電位０Ｖから遠い方）に参照電圧Ｖｒｅｆに相当する一定電圧変化したか否かを判定できる。
　実施例３によれば、判定回路１５は、ＰＦＥＴＭ１がオフ状態のときに、電圧Ｖｉｎが電圧Ｖｉｎ０（ＰＦＥＴＭ１がオン状態からオフ状態に前回切り替わったときの電圧）から高い方（基準電位０Ｖから遠い方）に一定電圧（Ｖｒｅｆ）変化したことを判定する。制御回路１８ｃは、電圧Ｖｉｎが一定電圧（Ｖｒｅｆ）変化したと判定したとき、制御端子ＴＣ１にローレベルＬ（第２レベル）を供給しかつ制御端子ＴＣ２にハイレベルＨ（第４レベル）とし、その後、制御端子ＴＣ１にハイレベルＨ（第１レベル）としかつ制御端子ＴＣ２にローレベルＬ（第３レベル）を供給する。これにより、電圧Ｖｉｎが電圧Ｖｉｎ０から参照電圧Ｖｒｅｆ以上高くなると、ＰＦＥＴＭ１のゲートの電圧Ｇ１を電圧Ｖｉｎに再度設定できる。よって、電圧Ｖｉｎが電圧Ｖｉｎ０から高くなって、本来、ＦＥＴＭ１がオフ状態として制御されている期間に、ＦＥＴＭ１のソースドレイン間に微小電流が流れてしまうことを抑制でき、１次キャパシタの電荷が流出することを抑制できる。これにより、電圧変換回路１２の変換効率が低下することを抑制できる。
　なお、実施例３において制御信号Ｓｈは一定周期であり、前述したように、その周波数は低い方が望ましいが、制御信号ＳＨとリセット信号Ｖｒとがほぼ同時に発生した際には、制御信号Ｓｈにしたがった動作が優先される。
　実施例４は、発電素子１０からの入力電圧Ｖｉｎがグランドの電位に対し低い場合の例である。図９は、実施例４の電源回路を構成するスイッチ回路の詳細の回路図であって、図１にＨＳＷとして示されるスイッチの詳細およびその制御回路とを示す回路図である。図９に示すように、実施例４のスイッチ回路２８では、実施例３の図７のＰＦＥＴＭ１、ＮＦＥＴＭ２、Ｍ３およびＭ４の代わりにそれぞれＮＦＥＴＭ１ａ、ＰＦＥＴＭ２ａ、Ｍ３ａおよびＭ４ａを用いている。ダイオードＤのカソードがノードＮ１に接続されアノードがノードＮ２に接続され、ノードＮ２からＮ１の方向が順方向である。比較器１６ａの負入力端子がノードＮ３に接続され、正入力端子に参照電圧Ｖｒｅｆが入力する。制御回路は１８ｄである。その他の構成は実施例３の図７と同じであり説明を省略する。制御信号ＶＣ１～ＶＣ４のハイレベルＨとローレベルＬとは図８と反対である。電圧Ｘ、電圧Ｖｉｎ０および参照電圧Ｖｒｅｆは負である。
　実施例１から３のように、入力電圧Ｖｉｎがグランド（基準電位）より高い場合、第１ＦＥＴはＰＦＥＴＭ１であり、第２ＦＥＴおよび第３ＦＥＴはそれぞれＮＦＥＴＭ２およびＭ３である。第１レベルおよび第４レベルはハイレベルＨであり、第２レベルおよび第３レベルはローレベルＬである。一方、入力電圧Ｖｉｎがグランド（基準電位）より低い場合、第１ＦＥＴはＮＦＥＴＭ１ａであり、第２ＦＥＴおよび第３ＦＥＴはそれぞれＰＦＥＴＭ２ａおよびＭ３ａである。第１レベルおよび第４レベルはローレベルＬであり、第２レベルおよび第３レベルはハイレベルＨである。このように、第２ＦＥＴおよび第３ＦＥＴはＮＦＥＴとＰＦＥＴのうち第１ＦＥＴとチャネルの導電型が反対のタイプである。
　実施例１から４において、ＰＦＥＴは、ゲート電圧（ソースに対するゲートの電圧）が０Ｖのときオフ状態であり、ゲート電圧が負の閾値電圧より低くなるとオン状態となる。ＮＦＥＴは、ゲート電圧が０Ｖのときオフ状態であり、ゲート電圧が正の閾値電圧より高くなるとオン状態となる。ＰＦＥＴおよびＮＦＥＴは、例えばシリコンを用いたＭＯＳ（Metal Oxide Semiconductor）ＦＥＴである。ダイオードＤは例えばＦＥＴをダイオード接続したダイオードである。スイッチ素子としてＦＥＴを例に説明したが、スイッチ素子は、その制御端子（ゲート）の電位がフローティング状態で動作する電界効果型素子であれば、実施例１から４に適用することができる。スイッチ素子は、制御端子に与えられる電位が、導電チャネルに形成する電界に応じ、導電チャネルのオン状態とオフ状態が切り替えられる電界効果型スイッチ素子であればよい。例えば、ＦＥＴと組み合わせされたバイポーラトランジスタまたはＩＧＢＴ（Insulated Gate Bipolar Transistor）でもよい。
　制御信号ＶＣ１～ＶＣ４のハイレベルおよびローレベルは、同じ制御信号において、ハイレベルがローレベルより高い電圧であればよく、異なる制御信号のハイレベルの電圧は互いに異なっていてもよいし、ローレベルは互に異なっていてもよい。
　実施例１から４のスイッチを図１の電圧変換回路１２に用いることにより、電圧変換回路１２のスイッチを安定に制御することができる。図１では、電源回路として降圧昇圧型の電圧変換回路の例を説明したが、電源回路は降圧型の電圧変換回路、昇圧型の電圧変換回路および反転型の電圧変換回路でもよい。また、電源回路は、交流を直流に変換する電力変換回路等でもよい。
　図１０（ａ）は、本発明の電源回路の実施例を示すブロック図であり、その電圧変換回路６４内に実施例１から４およびその変形例の何れかのスイッチ回路が用いられる。図１０（ａ）に示すように、システムは、発電素子６０、整流回路６１、６２、整合回路６３、電圧変換回路６４、充電管理回路６５、蓄電器６６、コールドスタート回路６７および昇圧回路６８を備えている。
　発電素子６０は、例えば図１の発電素子１０であり、微小電流の交流電力を発電する。整流回路６１は例えばダイオードブリッジであり、整流回路６２は例えば同期整流回路である。整合回路６３は整流回路６１および６２の出力インピーダンスと電圧変換回路６４の入力インピーダンスとを整合させる。電圧変換回路６４は、例えば図１の電圧変換回路１２であり、ＤＣ－ＤＣコンバータである。充電管理回路６５は複数の蓄電器６６のうち適切な蓄電器６６に蓄電する。蓄電器６６は例えばキャパシタである。充電管理回路６５は複数の蓄電器の両端の電圧をモニターし、適切な蓄電器に発電電力を充電する。コールドスタート回路６７は、蓄電器６６がほとんど充電されていないときに整流回路６１の出力電流を蓄電器６６に充電する。昇圧回路６８は例えばチャージポンプであり、整流回路６２および電圧変換回路６４等に用いる電圧を生成する。
　システムの動作について説明する。蓄電器６６がほとんど充電されていない状態において、発電素子６０が微小電力を生成すると、整流回路６１が微小電力を整流する。整流回路６１はダイオードブリッジのように外部電源がなくとも整流を行うことができる。整流回路６１が整流した電流はコールドスタート回路６７を介し充電管理回路６５に至り蓄電器６６に蓄電される。蓄電器６６が十分な電圧まで充電されると、昇圧回路６８は、蓄電器６６の電圧から整流回路６２および電圧変換回路６４に使用する電圧に昇圧する。蓄電器６６の電圧は例えば１Ｖであり、昇圧回路６８の出力電圧は例えば２Ｖである。蓄電器６６の電圧を用い整流回路６２および電圧変換回路６４が動作する場合には昇圧回路６８はなくてもよい。
　整合回路６３は、発電素子６０の発電量が大きく発電電流が大きいとき、入力電力を大きくし、発電素子６０の発電量が小さく発電電流が小さいとき、入力電力を大きくする。これにより、発電素子６０の出力インピーダンスと整流回路６１および６２の入力インピーダンスを整合させる。整合回路６３は入力電圧により整流回路６１と６２を切り替える。例えば整流回路６１および６２がそれぞれダイオードブリッジおよび同期整流回路の場合、入力電圧が１Ｖ以下となるとダイオードのオン電圧による損失が大きくなる。このため、整流回路６２を用いる。入力電圧が１Ｖ以上の場合、整流回路６１を用いる。
　電圧変換回路６４は、整合回路６３が設定した入力電圧を蓄電器６６が充電する電圧に変換する。蓄電器６６の電圧は例えば１Ｖまたは３．３Ｖである。充電管理回路６５は、複数の蓄電器６６の電圧をモニターし、適切な蓄電器６６に発電電力を充電する。
　このような微小電力を発電する発電素子６０を用いたシステムでは電圧変換回路６４の入力電圧が変化する。このため、電圧変換回路６４のハイサイドスイッチであるスイッチＨＳＷ（図１参照）が安定に動作せず、電圧変換回路６４における変換効率が低下することがある。実施例１から４のスイッチ回路を電圧変換回路のスイッチＨＳＷに用いることにより、スイッチＨＳＷを安定に制御することができ、電圧変換回路６４の変換効率の低下を抑制できる。
　図１０（ｂ）は、実施例１から４およびその変形例のいずれかのスイッチ回路が用いられるセンサ回路のシステムを示すブロック図である。図１０（ｂ）に示すように、実施例１から４のスイッチ回路７１のスイッチ素子は、電源７０からセンサ回路７２への電力供給のオンオフを行う。このように、実施例１から４のスイッチ回路のスイッチ素子は、発電素子から供給される起電力のオンオフを行う素子に限られない。実施例１から４のスイッチ回路は低消費電力のＩｏＴ（Internet of Things）デバイスまたはエッジデバイス等、電源回路以外の回路に用いてもよい。
　以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
　１０　発電素子
　１２　電圧変換回路
　１４　制御部
　１６　比較器
　１８ａ～１８ｄ　制御回路
　

Claims (19)

  1. 　制御端子の電位に応じてオン状態とオフ状態が切り替えられる電界効果型スイッチ素子と、
    　前記スイッチ素子のオン状態およびオフ状態のいずれか一方を維持させる際に、前記制御端子に前記スイッチ素子を前記いずれか一方の状態にさせる第１レベルの電位を供給し、前記スイッチ素子を前記いずれか一方の状態からオン状態およびオフ状態の他方の状態にさせる際に、前記制御端子を、抵抗を介し充電または放電した後フローティングとし、前記スイッチ素子を前記他方の状態にさせる第２レベルの電位を供給する制御回路と、
    を備えるスイッチ回路。
  2. 　前記制御回路は前記制御端子に前記第１レベルの電位を供給する際に、前記制御端子をフローティングとする請求項１に記載のスイッチ回路。
  3. 　前記スイッチ素子は発電素子から供給される起電力のオンオフを行う素子である請求項１または２に記載のスイッチ回路。
  4. 　前記スイッチ素子はセンサ回路への電力供給のオンオフを行う素子である請求項１から３のいずれか一項に記載のスイッチ回路。
  5. 　前記制御端子の電位を所定の範囲内に維持する維持回路を有する請求項１から４のいずれか一項に記載のスイッチ回路。
  6. 　前記維持回路は前記制御端子に接続されたダイオードを含む請求項５に記載のスイッチ回路。
  7. 　前記スイッチ素子は、第１端子に接続されたソースと、第２端子に接続されたドレインと、第１制御端子に容量結合する第１ノードに接続されたゲートと、を有する第１ＦＥＴである請求項１から６のいずれか一項に記載のスイッチ回路。
  8. 　前記第１ノードに接続されたソースと、前記第１端子に接続されたドレインと、ゲートと、を有する第２ＦＥＴを備え、
    　前記いずれか一方の状態はオフ状態であり、
    　前記制御回路は、前記第１ＦＥＴをオフ状態からオン状態とするときに、前記第２ＦＥＴのソースとドレインとの間をオフ状態とし前記第１ノードを前記抵抗を介し基準電位に接続し、その後前記第１ノードを前記第１端子および前記基準電位から切断しかつ前記第１制御端子に前記第２レベルの電位を供給する請求項７に記載のスイッチ回路。
  9. 　前記基準電位に接続されたソースと、前記第１ノードに接続されたドレインと、ゲートと、を有する第３ＦＥＴを備え、
    　前記抵抗は前記第３ＦＥＴのソースとドレインとの間の抵抗であり、前記第１ノードを前記第２ＦＥＴを介し前記基準電位に接続するとき前記第３ＦＥＴに飽和電流が流れる請求項８に記載のスイッチ回路。
  10. 　前記第１ノードから第２制御端子に容量結合する第２ノードの方向が順方向となる整流素子を備え、
    　前記第２ＦＥＴはＮタイプであり、前記第２ＦＥＴのゲートは前記第２ノードに接続され、
    　前記第１ＦＥＴはＰタイプであり、
    　前記第１ノードは、前記整流素子、前記第２ノードおよび前記抵抗を介し前記基準電位に接続される請求項８または９に記載のスイッチ回路。
  11. 　第２制御端子に容量結合する第２ノードから前記第１ノードの方向が順方向となる整流素子を備え、
    　前記第２ＦＥＴはＰタイプであり、前記第２制御端子に容量結合する第２ノードに接続され、
    　前記第１ＦＥＴはＮタイプであり、
    　前記第１ノードは、前記整流素子、前記第２ノードおよび前記抵抗を介し前記基準電位に接続される請求項８または９に記載のスイッチ回路。
  12. 　前記制御回路は、前記第１ＦＥＴがオン状態を維持するときに、前記第１制御端子に前記第２レベルの電位を供給し、かつ前記第２制御端子に前記第２ＦＥＴをオフ状態とさせる第３レベルの電位を供給し、前記第１ＦＥＴをオン状態からオフ状態とさせるときに、前記第２制御端子に前記第２ＦＥＴをオン状態とさせる第４レベルの電位を供給し、その後、前記第１制御端子に前記第１レベルの電位を供給しかつ前記第２制御端子に前記第３レベルの電位を供給する請求項１０または１１に記載のスイッチ回路。
  13. 　前記制御回路は、前記第１ＦＥＴをオン状態からオフ状態とするときに、前記第２制御端子に前記第３レベルの電位を供給した後、前記第１制御端子に前記第１レベルの電位を供給する請求項１２に記載のスイッチ回路。
  14. 　前記第１ＦＥＴがオフ状態を維持するときに、前記第１端子に入力する入力電圧が前記第１ＦＥＴがオン状態からオフ状態に前回切り替わったときの入力電圧から一定電圧変化したことを判定する判定回路を備え、
    　前記制御回路は、前記入力電圧が一定電圧変化したと判定したとき、前記第１制御端子に前記第２レベルを供給しかつ前記第２制御端子に前記第４レベルを供給し、その後、前記第１制御端子に前記第１レベルを供給しかつ前記第２制御端子に前記第３レベルを供給する請求項１２または１３に記載のスイッチ回路。
  15. 　前記判定回路は、
    　前記第１端子に容量結合された第３ノードの電圧と一定電圧とを比較し、比較結果を前記制御回路に出力する比較器を備える請求項１４に記載のスイッチ回路。
  16. 　前記第１端子に入力する入力電圧は前記基準電位より高く、前記第１ＦＥＴはＰＦＥＴである請求項８から１５のいずれか一項に記載のスイッチ回路。
  17. 　前記第１端子に入力する入力電圧は前記基準電位より低く、前記第１ＦＥＴはＮＦＥＴである請求項８から１５のいずれか一項に記載のスイッチ回路。
  18. 　前記発電素子は振動発電素子である請求項３記載のスイッチ回路。
  19. 　請求項１から１８のいずれか一項に記載のスイッチ回路を備える電源回路。
    　
PCT/JP2022/012286 2021-03-25 2022-03-17 スイッチ回路および電源回路 Ceased WO2022202609A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202280023944.3A CN117083786B (zh) 2021-03-25 2022-03-17 开关电路和电源电路
JP2023509100A JP7879610B2 (ja) 2021-03-25 2022-03-17 スイッチ回路および電源回路
US18/369,461 US12328115B2 (en) 2021-03-25 2023-09-18 Switching circuit and power supply circuit

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021-051423 2021-03-25
JP2021051423 2021-03-25

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US18/369,461 Continuation US12328115B2 (en) 2021-03-25 2023-09-18 Switching circuit and power supply circuit

Publications (1)

Publication Number Publication Date
WO2022202609A1 true WO2022202609A1 (ja) 2022-09-29

Family

ID=83395792

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/012286 Ceased WO2022202609A1 (ja) 2021-03-25 2022-03-17 スイッチ回路および電源回路

Country Status (4)

Country Link
US (1) US12328115B2 (ja)
JP (1) JP7879610B2 (ja)
CN (1) CN117083786B (ja)
WO (1) WO2022202609A1 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000008759A1 (fr) * 1998-08-03 2000-02-17 Hitachi, Ltd. Circuit integre a mos
JP2002010631A (ja) * 2000-06-22 2002-01-11 Texas Instr Japan Ltd 駆動回路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4671275B2 (ja) * 2005-01-26 2011-04-13 ルネサスエレクトロニクス株式会社 電源制御装置、電源用電子部品及び電源装置
JP2011030327A (ja) * 2009-07-23 2011-02-10 Asahi Kasei Electronics Co Ltd 電源回路装置
CN101753000A (zh) * 2009-12-17 2010-06-23 东南大学 栅极浮置及电平转换的功率mos管栅极驱动电路及方法
JP6002497B2 (ja) 2012-08-01 2016-10-05 鳥取コスモサイエンス株式会社 電源回路
JP6451429B2 (ja) * 2015-03-16 2019-01-16 株式会社デンソー スイッチング素子の駆動装置
WO2020175209A1 (ja) 2019-02-28 2020-09-03 国立研究開発法人科学技術振興機構 スパイク生成回路、情報処理回路、電力変換回路、検出器および電子回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000008759A1 (fr) * 1998-08-03 2000-02-17 Hitachi, Ltd. Circuit integre a mos
JP2002010631A (ja) * 2000-06-22 2002-01-11 Texas Instr Japan Ltd 駆動回路

Also Published As

Publication number Publication date
US20240007102A1 (en) 2024-01-04
CN117083786A (zh) 2023-11-17
CN117083786B (zh) 2026-08-04
JPWO2022202609A1 (ja) 2022-09-29
JP7879610B2 (ja) 2026-06-24
US12328115B2 (en) 2025-06-10

Similar Documents

Publication Publication Date Title
CN112542937B (zh) 用于被配置为驱动高侧开关晶体管的驱动电路的浮动电源
JP5169170B2 (ja) 降圧型スイッチングレギュレータ
CN100448144C (zh) 电源电路
US7368900B2 (en) Constant voltage circuit and constant current source, amplifier, and power supply circuit using the same
US12401287B2 (en) Systems and methods for providing power to pulse-width-modulation controllers of power converters during normal operation
US8018214B2 (en) Regulator with soft-start using current source
US8508196B2 (en) Switching regulator
JP6018749B2 (ja) チャージポンプシステムを制御するための回路および方法
US20250055380A1 (en) Systems and methods for controlling synchronous rectification with variable voltage regulation
US20250070645A1 (en) Gate drive circuit, power good circuit, overcurrent detection circuit, oscillation prevention circuit, switching control circuit and switching power supply device
US7274577B2 (en) Electronic instrument having booster circuit
CN107735932A (zh) 具有自适应死区时间的升压调节器
US20100164456A1 (en) Control circuit and control method for switching regulator
EP1879284B1 (en) DC-DC converter and power supply apparatus
JP7332831B1 (ja) 制御回路及び整流回路
JP2008079448A (ja) 昇圧電源装置
JP2018121377A (ja) スイッチング電源装置
US12308745B2 (en) Switching circuit and power supply circuit
JP2018196201A (ja) Ｄｃ／ｄｃコンバータ
JP2011166851A (ja) スイッチング制御回路およびスイッチング電源回路
CN117083786A (zh) 开关电路和电源电路
JP5593104B2 (ja) リップルコンバータ
JP7216846B1 (ja) 電力変換装置の制御回路
CN109804563B (zh) 一种整流电路及整流器
CN112311226B (zh) 升压电路

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22775397

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2023509100

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 202280023944.3

Country of ref document: CN

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 22775397

Country of ref document: EP

Kind code of ref document: A1