WO2022202391A1

WO2022202391A1 - Ｉ／ｏユニット、および通信システム

Info

Publication number: WO2022202391A1
Application number: PCT/JP2022/010778
Authority: WO
Inventors: 佐伯正博; 桑畑眞一; 前田翌檜
Original assignee: ファナック株式会社
Priority date: 2021-03-24
Filing date: 2022-03-11
Publication date: 2022-09-29
Also published as: EP4318150A1; US20240168449A1; TW202238293A; JPWO2022202391A1; CN117043691A

Abstract

Ｉ／Ｏユニット（１４）は、マスターユニット（１２）または他のＩ／Ｏユニット（１４）と接続するための複数の前段側端子（３０）と、他のＩ／Ｏユニット（１４）と接続するために設けられ、互いに異なる前段側端子（３０）と接続される複数の後段側端子（３２）と、複数の前段側端子（３０）のうちの１つと、その１つの前段側端子（３０）と接続される後段側端子（３２）とに接続され、信号処理を行うスレーブ処理回路（２６）と、を備える。

Description

Ｉ／Ｏユニット、および通信システム

　本発明は、マスターユニットと機器とを接続し、マスターユニットと機器との間で信号を伝送するＩ／Ｏユニットと、そのＩ／Ｏユニットを複数有する通信システムとに関する。

　特開２０１６－１１０４６０号公報には、プログラマブル・ロジック・コントローラシステムが開示されている。このプログラマブル・ロジック・コントローラシステムは、基本ユニット（マスター）と、複数の拡張ユニット（スレーブ）とを有する。基本ユニットと、複数の拡張ユニットとは、マスターユニットを先頭にして、デイジーチェーン接続される。複数の拡張ユニットの各々は、例えばＩ／Ｏユニットである。基本ユニットは、複数の拡張ユニットを介して、被制御装置に信号を送受信する。被制御装置は、例えばセンサ、またはアクチュエータである。

　マスターユニットと複数のＩ／Ｏユニットとは、マスターユニットを先頭にして所定の設置方向に沿って並べられる。隣り合うマスターユニットの端子と、Ｉ／Ｏユニットの端子とが接続される。また、隣り合うＩ／Ｏユニット同士の端子が互いに接続される。これにより、ケーブル等を別途必要とすることなく、マスターユニットと、複数のＩ／Ｏユニットとは、通信可能に接続される。以下において、通信可能に接続されたマスターユニットと複数のＩ／Ｏユニットとからなる塊は、「ステーション」とも記載される。ステーションは、上記の通りケーブルを使わずに構成される。したがって、ステーションの周辺の配線状態は、煩雑になりにくい。また、ケーブルの誤接続が発生しない。

　マスターユニットは、所定の処理回路（マスター処理回路）を備える。マスター処理回路は、Ｉ／Ｏユニットとの通信において信号処理を担う回路である。ただし、マスター処理回路に接続可能なＩ／Ｏユニットの数は、設計に基づいて制限される。

　したがって、オペレータは、使用したいＩ／Ｏユニットの台数がマスター処理回路に接続可能なＩ／Ｏユニットの制限台数を超える場合、ステーションを別途設置しなければならなかった。

　本発明は、上述した課題を解決することを目的とする。

　本発明の第１の態様は、マスターユニットと機器とを接続し、前記マスターユニットと前記機器との間で信号を伝送するＩ／Ｏユニットであって、前段に設けられる前記マスターユニットまたは前段に設けられる他の前記Ｉ／Ｏユニットと接続するための複数の前段側端子と、後段に設けられる他の前記Ｉ／Ｏユニットと接続するために設けられ、互いに異なる前記前段側端子と接続される複数の後段側端子と、複数の前記前段側端子のうちの１つと、その１つの前記前段側端子と接続される前記後段側端子とに接続され、信号処理を行うスレーブ処理回路と、を備える。

　本発明の第２の態様は、マスターユニットと、前記マスターユニットに接続され、前記マスターユニットと機器との間で信号を伝送する複数のＩ／Ｏユニットとを有する通信システムであって、前記マスターユニットは、信号処理を行う複数のマスター処理回路と、互いに異なる前記マスター処理回路と接続された複数の支流端子と、を備え、複数の前記Ｉ／Ｏユニットの各々は、前段に設けられる前記マスターユニットまたは前段に設けられる他の前記Ｉ／Ｏユニットと接続するための複数の前段側端子と、後段に設けられる他の前記Ｉ／Ｏユニットと接続するために設けられ、互いに異なる前記前段側端子と接続された複数の後段側端子と、複数の前記前段側端子のうちの１つと、その１つの前記前段側端子と接続された前記後段側端子とに接続され、信号処理を行うスレーブ処理回路と、を備え、複数の前記Ｉ／Ｏユニットは、前記スレーブ処理回路が第１の前記マスター処理回路に接続された複数の第１のＩ／Ｏユニットと、第１の前記マスター処理回路とは異なる第２の前記マスター処理回路に前記スレーブ処理回路が接続された複数の第２のＩ／Ｏユニットと、を有する。

　本発明の態様によれば、ステーション内での増設が容易なＩ／Ｏユニットと、そのＩ／Ｏユニットを複数有する通信システムとが提供される。

図１は、本発明の参考例に係る通信システムを表す図である。図２は、本発明の実施の形態に係る通信システムを表す図である。図３Ａは、変形例１に係るＩ／Ｏユニットを表す図である。図３Ｂは、第１の接続関係が選択された場合におけるＩ／Ｏユニットを表す図である。図３Ｃは、第２の接続関係が選択された場合におけるＩ／Ｏユニットを表す図である。図４は、選択回路の配置を変更したＩ／Ｏユニットを表す図である。図５は、変形例２に係るＩ／Ｏユニットを表す図である。図６は、変形例２に係るＩ／Ｏユニットを有する通信システムを表す図である。

　本発明のＩ／Ｏユニットと、通信システムとについて、好適な実施の形態を掲げ、添付の図面を参照しながら以下、詳細に説明する。

　［実施の形態］
　図１は、本発明の参考例に係る通信システム１００を表す図である。

　通信システム１００は、制御装置１０２と機器１０４との間で信号を伝送するシステムである。機器１０４は、機械装置に設けられる。機械装置は、例えば工作機械、またはロボットである。機器１０４は、出力機器１０４ａと、入力機器１０４ｂとを含む。出力機器１０４ａは、例えば、スイッチ等のアクチュエータである。制御装置１０２は、出力機器１０４ａを駆動させる場合は、通信システム１００を介して、出力機器１０４ａに制御信号を送る。入力機器１０４ｂは、例えば押圧、電圧、または電流等を検出するセンサである。制御装置１０２は、入力機器１０４ｂからの検出信号を、通信システム１００を介して取得する。

　通信システム１００は、複数の通信カプラユニット１０６（１０６ａ、１０６ｂ）と、複数のＩ／Ｏユニット１０８とを有する。複数のＩ／Ｏユニット１０８は、複数のＩ／Ｏユニット１０８ａと、複数のＩ／Ｏユニット１０８ｂとからなる。

　制御装置１０２と、通信カプラユニット１０６ａと、通信カプラユニット１０６ｂとは、この順序で順次接続される。これにより、制御装置１０２と、通信カプラユニット１０６ａと、通信カプラユニット１０６ｂとをこの順序で辿る通信路（本流線Ｌａ）が構成される。制御装置１０２と通信カプラユニット１０６ａとの接続は、ケーブルを用いて行われる。また、通信カプラユニット１０６ａと通信カプラユニット１０６ｂとの接続は、別のケーブルを用いて行われる。ケーブルは、オペレータが用意する。

　複数のＩ／Ｏユニット１０８ａは、通信カプラユニット１０６ａの後段に順次接続される。これにより、通信カプラユニット１０６ａと、複数のＩ／Ｏユニット１０８ａとは、１つのステーションを構成する。また、通信カプラユニット１０６ａと、複数のＩ／Ｏユニット１０８ａとを順に辿る通信路（支流線Ｌｂ１）が構成される。

　複数のＩ／Ｏユニット１０８ｂは、通信カプラユニット１０６ｂの後段に順次接続される。これにより、通信カプラユニット１０６ｂと、複数のＩ／Ｏユニット１０８ｂとは、１つのステーションを構成する。また、通信カプラユニット１０６ｂと、複数のＩ／Ｏユニット１０８ｂとを順に辿る通信路（支流線Ｌｂ２）が構成される。

　複数のＩ／Ｏユニット１０８は、複数の機器１０４と接続される。図１の複数のＩ／Ｏユニット１０８は、互いに異なる機器１０４と接続される。ただし、１つのＩ／Ｏユニット１０８に、複数の機器１０４が接続されてもよい。

[規則91に基づく訂正 29.03.2022]　
　通信カプラユニット１０６ａと、通信カプラユニット１０６ｂとの各々は、マスター処理回路１６を有する。Ｉ／Ｏユニット１０８ａと、Ｉ／Ｏユニット１０８ｂとの各々は、スレーブ処理回路２６と、インターフェース２８とを有する。スレーブ処理回路２６は、マスター処理回路１６と信号の入出力を行う回路である。マスター処理回路１６とスレーブ処理回路２６との各々は、例えばＣＰＵ（中央処理装置）を含む。ただし、マスター処理回路１６とスレーブ処理回路２６との各々は、例えばＡＳＩＣ（特定用途向け集積回路）、ＰＬＤ（プログラマブルロジックデバイス）、または、ＦＰＧＡ（フィールドプログラマブルロジックゲートアレー）等を含んでもよい。インターフェース２８は、スレーブ処理回路２６と機器１０４との間で信号を伝送するハードウェア（回路、電子部品群）である。インターフェース２８は、スレーブ処理回路２６と機器１０４とを接続し、スレーブ処理回路２６が機器１０４と信号の入出力を行う。なお、インターフェース２８の具体的な構成は、機器１０４の種類に応じて異なる。

　通信カプラユニット１０６ａのマスター処理回路１６と、通信カプラユニット１０６ｂのマスター処理回路１６とは、本流線Ｌａによって、制御装置１０２を先頭にしてデイジーチェーン接続される。また、複数のＩ／Ｏユニット１０８ａのスレーブ処理回路２６は、支流線Ｌｂ１によって、通信カプラユニット１０６ａのマスター処理回路１６を先頭にしてデイジーチェーン接続される。さらに、複数のＩ／Ｏユニット１０８ｂのスレーブ処理回路２６は、支流線Ｌｂ２によって、通信カプラユニット１０６ｂのマスター処理回路１６を先頭にしてデイジーチェーン接続される。

　制御装置１０２が機器１０４に制御信号を送る場合、制御装置１０２は、自分から見て初段（１番目）に接続された通信カプラユニット１０６ａに制御信号を出力する。この制御信号は、送り先の機器１０４が接続されたＩ／Ｏユニット１０８のアドレス情報等を含む。通信カプラユニット１０６ａのマスター処理回路１６は、制御信号に含まれるアドレス情報が、複数のＩ／Ｏユニット１０８ａのいずれかを示しているかを判断する。アドレス情報が複数のＩ／Ｏユニット１０８ａのいずれをも示さない場合、通信カプラユニット１０６ａのマスター処理回路１６は、通信カプラユニット１０６ｂのマスター処理回路１６に制御信号を出力する。アドレス情報が複数のＩ／Ｏユニット１０８ａのいずれかを示す場合、通信カプラユニット１０６ａのマスター処理回路１６は、自身の後段のＩ／Ｏユニット１０８ａに制御信号を出力する。前段から制御信号を入力されたＩ／Ｏユニット１０８ａのスレーブ処理回路２６は、入力された制御信号に含まれるアドレス情報が自身を示すかを判断する。ここで、Ｉ／Ｏユニット１０８ａのスレーブ処理回路２６は、アドレス情報が自身を示す場合、自身に接続された機器１０４に制御信号を出力する。これにより、機器１０４が動作する。その一方で、Ｉ／Ｏユニット１０８ａは、入力された制御信号に含まれるアドレス情報が自身を示さない場合は、自身の後段のＩ／Ｏユニット１０８ａに制御信号を出力する。なお、Ｉ／Ｏユニット１０８は、制御信号に含まれるアドレス情報が自身を示す場合において、後段側のＩ／Ｏユニット１０８に制御信号を出力してもよい。また、通信カプラユニット１０６は、制御信号に含まれるアドレス情報が自身に接続されたＩ／Ｏユニット１０８を示す場合において、後段側の通信カプラユニット１０６に制御信号を出力してもよい。

　機器１０４が制御装置１０２に向けて信号を出力する場合がある。この場合、機器１０４の信号は、機器１０４が接続されたＩ／Ｏユニット１０８のスレーブ処理回路２６に入力される。スレーブ処理回路２６は、自身に接続された機器１０４から入力された信号を、制御装置１０２に送る。この場合、スレーブ処理回路２６は、自身の前段に接続されたＩ／Ｏユニット１０８、または通信カプラユニット１０６に信号を出力する。ここで、スレーブ処理回路２６は、機器１０４が出力した内容と、信号を出力したＩ／Ｏユニット１０８のアドレス情報とを出力信号に含める。通信カプラユニット１０６とＩ／Ｏユニット１０８との間の信号の入出力は周知技術なので、これ以上の説明は省略する。

　ところで、参考例では、上記の通り、通信カプラユニット１０６ａを先頭にしたステーションと、通信カプラユニット１０６ｂを先頭にしたステーションとが構成されている。

　既に説明したように、マスター処理回路１６にスレーブとして接続可能なＩ／Ｏユニット（スレーブ処理回路２６）１０８の数には、制限台数が決められている。したがって、Ｉ／Ｏユニット１０８の数が上記制限台数を上回る場合、オペレータは、複数のステーションを設置し、別途用意するケーブルを用いて各ステーションを接続せざるを得ない。

　しかしながら、オペレータにしてみると、通信カプラユニット１０６と、必要なＩ／Ｏユニット１０８との全てが、できるだけまとめて設置される方が、好ましい。

　以上を踏まえ、以下において、実施の形態が説明される。なお、参考例で説明された構成要素と同様の構成要素には、同一の参照符号を付してその説明を省略し、参考例とは異なる部分を主に説明する。

　図２は、本発明の実施の形態に係る通信システム１０を表す図である。通信システム１０は、通信カプラユニット１２と、複数のＩ／Ｏユニット１４とを有する。複数のＩ／Ｏユニット１４は、通信カプラユニット１２の後段に順次接続される。

　通信カプラユニット１２は、複数のマスター処理回路１６と、電源１８と、２つのコネクタ２０（２０ａ、２０ｂ）と、複数の支流端子２２と、筐体２４とを有する。複数のマスター処理回路１６と、電源１８と、２つのコネクタ２０（２０ａ、２０ｂ）と、複数の支流端子２２とは、筐体２４に収容される。

　通信カプラユニット１２は、２つのマスター処理回路１６（１６ａ、１６ｂ）を備える。ただし、通信カプラユニット１２は、３つ以上のマスター処理回路１６を備えてもよい。なお、同じ通信カプラユニット１２に備わる２つのマスター処理回路１６のうち、一方のマスター処理回路１６ａは、以下の説明において、第１のマスター処理回路１６ａとも記載される。これに対し、他方のマスター処理回路１６ｂは、以下の説明において、第２のマスター処理回路１６ｂとも記載される。

　電源１８は、２つのマスター処理回路１６に電力を供給する。また、電源１８は、Ｉ／Ｏユニット１４のスレーブ処理回路２６と、インターフェース２８との少なくとも一方に電力を供給してもよい。

　コネクタ２０ａは、本流線Ｌａに関して通信カプラユニット１２の前段に設けられる機器と接続するためのコネクタである。本流線Ｌａに関して通信カプラユニット１２の前段に設けられる機器は、例えば制御装置１０２である（図２参照）。コネクタ２０ａと制御装置１０２との接続は、従前通りケーブルによって行われる。ただし、コネクタ２０ａは、本流線Ｌａに関して通信カプラユニット１２の前段に設けられる別の通信カプラユニット１２、または通信カプラユニット１０６に接続されてもよい。コネクタ２０ｂは、本流線Ｌａに関して通信カプラユニット１２の後段に設けられる別の通信カプラユニット１２、または通信カプラユニット１０６と接続するためのコネクタである。ただし、コネクタ２０ｂは、図２の例では開放されている。仮に、本流線Ｌａに関して通信カプラユニット１２の後段に別の通信カプラユニット１２が設けられる場合、通信カプラユニット１２のコネクタ２０ｂと、別の通信カプラユニット１２のコネクタ２０ａとが、ケーブルによって接続される。

　コネクタ２０ａは、マスター処理回路１６ａと接続される。また、マスター処理回路１６ａは、マスター処理回路１６ｂと接続される。したがって、制御装置１０２と、マスター処理回路１６ａとマスター処理回路１６ｂとは、本流線Ｌａ上でデイジーチェーン接続される。

　複数の支流端子２２の各々は、通信カプラユニット１２の後段に設けられるＩ／Ｏユニット１４と接続するための端子である。通信カプラユニット１２に設けられる支流端子２２の数は、その通信カプラユニット１２に備えられたマスター処理回路１６の数と同数である。すなわち、通信カプラユニット１２は、２つの支流端子２２を備える。この２つの支流端子２２のうち、一方の支流端子２２は、以下の説明において支流端子２２ａとも記載される。これに対し、他方の支流端子２２は、支流端子２２ｂとも記載される。

　支流端子２２ａはマスター処理回路１６ａに接続される。支流端子２２ｂは、マスター処理回路１６ｂに接続される。すなわち、複数の支流端子２２は、互いに異なるマスター処理回路１６に接続される。

　複数のＩ／Ｏユニット１４の各々は、スレーブ処理回路２６と、インターフェース２８と、複数の前段側端子３０と、複数の後段側端子３２と、筐体３８とを有する。スレーブ処理回路２６と、インターフェース２８と、複数の前段側端子３０と、複数の後段側端子３２とは、筐体３８に収容される。

　複数の前段側端子３０の各々は、前段に設けられる通信カプラユニット１２、または前段に設けられる別のＩ／Ｏユニット１４と接続するための端子である。前段側端子３０の数は、通信カプラユニット１２に備えられる支流端子２２の数と同数である。すなわち、Ｉ／Ｏユニット１４は、２つの前段側端子３０を備える。この２つの前段側端子３０のうち、一方の前段側端子３０は、以下の説明において前段側端子３０ａとも記載される。これに対し、他方の前段側端子３０は、前段側端子３０ｂとも記載される。

　複数の後段側端子３２の各々は、後段に設けられる別のＩ／Ｏユニット１４と接続するための端子である。後段側端子３２の数は、Ｉ／Ｏユニット１４に備えられる前段側端子３０の数と同数である。すなわち、Ｉ／Ｏユニット１４は、２つの後段側端子３２を備える。この２つの後段側端子３２のうち、一方の後段側端子３２は、以下の説明において後段側端子３２ａとも記載される。これに対し、他方の後段側端子３２は、以下の説明において後段側端子３２ｂとも記載される。

　前段側端子３０ａは、第１信号線３４を通じて後段側端子３２ａと接続される。また、前段側端子３０ｂは、第２信号線３６を通じて後段側端子３２ｂと接続される。すなわち、Ｉ／Ｏユニット１４単体について、複数の前段側端子３０は、互いに異なる後段側端子３２と接続される。

　Ｉ／Ｏユニット１４の前段に通信カプラユニット１２が設置される場合、前段側端子３０ａは、通信カプラユニット１２の支流端子２２ａに接続される。また、前段側端子３０ｂは、通信カプラユニット１２の支流端子２２ｂに接続される。その一方で、Ｉ／Ｏユニット１４の前段に別のＩ／Ｏユニット１４が設置される場合、Ｉ／Ｏユニット１４の前段側端子３０ａは、別のＩ／Ｏユニット１４の後段側端子３２ａに接続される。また、Ｉ／Ｏユニット１４の前段側端子３０ｂは、別のＩ／Ｏユニット１４の後段側端子３２ｂに接続される。

　複数のＩ／Ｏユニット１４の各々のスレーブ処理回路２６は、複数の前段側端子３０のうちの１つと、その前段側端子３０と接続される後段側端子３２とに接続される。例えば、スレーブ処理回路２６は、前段側端子３０ａと後段側端子３２ａとに接続される。ただし、スレーブ処理回路２６は、前段側端子３０ｂと後段側端子３２ｂとに接続されてもよい。

　複数のＩ／Ｏユニット１４は、第１のＩ／Ｏユニット１４Ａと、第２のＩ／Ｏユニット１４Ｂとに分類される。第１のＩ／Ｏユニット１４Ａは、第１信号線３４上にスレーブ処理回路２６が設けられたＩ／Ｏユニット１４である。第２のＩ／Ｏユニット１４Ｂは、第２信号線３６上にスレーブ処理回路２６が設けられたＩ／Ｏユニット１４である。第１のＩ／Ｏユニット１４Ａのスレーブ処理回路２６（２６ａ）は、支流線Ｌｂ１上でマスター処理回路１６ａに接続される。一方、第２のＩ／Ｏユニット１４Ｂのスレーブ処理回路２６（２６ｂ）は、支流線Ｌｂ２上でマスター処理回路１６ｂに接続される。

　第１のＩ／Ｏユニット１４Ａの前段側端子３０ｂと、後段側端子３２ｂとに入出力される信号は、第２信号線３６を通じて、第１のＩ／Ｏユニット１４Ａ内を素通りする。一方、第２のＩ／Ｏユニット１４Ｂの前段側端子３０ａと、後段側端子３２ａとに入出力される信号は、第１信号線３４を通じて、第２のＩ／Ｏユニット１４Ｂ内を素通りする。

　本実施の形態によれば、第１のＩ／Ｏユニット１４Ａは、マスター処理回路１６ａのスレーブとして動作する。また、第２のＩ／Ｏユニット１４Ｂは、マスター処理回路１６ｂのスレーブとして動作する。しかも、第１のＩ／Ｏユニット１４Ａと、第２のＩ／Ｏユニット１４Ｂとは、１つのステーション内にまとめて一列に設置される。オペレータは、仮にマスター処理回路１６ａの制限台数を超えるＩ／Ｏユニット１４が必要である場合、その超過分をマスター処理回路１６ｂのスレーブとして設置することができる。

　このように、本実施の形態によれば、ステーション内での増設が容易なＩ／Ｏユニット１４と、そのＩ／Ｏユニット１４を複数有する通信システム１０とが提供される。

　なお、図２の例では、複数の第１のＩ／Ｏユニット１４Ａが、複数の第２のＩ／Ｏユニット１４Ｂよりも前段側に設けられている。通信システム１０は、これに限定されない。例えば、複数の第２のＩ／Ｏユニット１４Ｂが、複数の第１のＩ／Ｏユニット１４Ａよりも前段側に並べられてもよい。また、複数の第１のＩ／Ｏユニット１４Ａと複数の第２のＩ／Ｏユニット１４Ｂとが、混在するように並べられてもよい。

　［変形例］
　以上、本発明の一例として実施の形態が説明された。上記実施の形態には、多様な変更または改良を加えることが可能である。また、その様な変更または改良を加えた形態が本発明の技術的範囲に含まれ得ることは、請求の範囲の記載から明らかである。

　以下には、上記実施形態に係る変形例が記載される。ただし、上記実施形態と重複する説明は、以下の説明では可能な限り省略される。上記実施形態で説明済みの構成要素には、特に断らない限り、上記実施形態と同一の参照符号が付される。

　（変形例１）
　図３Ａは、変形例１に係るＩ／Ｏユニット１４’（１４）を表す図である。

　Ｉ／Ｏユニット１４’は、Ｉ／Ｏユニット１４の構成要素（図２も参照）のみならず、選択回路４０をさらに備える。選択回路４０は、互いに接続される複数の前段側端子３０と複数の後段側端子３２との組み合わせを選択する回路である。なお、Ｉ／Ｏユニット１４’は、２つの前段側端子３０と、２つの後段側端子３２とを備える。この場合、選択回路４０は、２つの前段側端子３０と、２つの後段側端子３２との接続関係を、次の第１の接続関係と第２の接続関係とのうちから選択する。

　図３Ｂは、第１の接続関係が選択された場合におけるＩ／Ｏユニット１４’を表す図である。

　例えば図３Ｂに示すように、選択回路４０は、第１の接続関係を選択する場合には、前段側端子３０ａを後段側端子３２ａに接続し、前段側端子３０ｂを後段側端子３２ｂに接続する。

　図３Ｃは、第２の接続関係が選択された場合におけるＩ／Ｏユニット１４’を表す図である。

　また、例えば図３Ｃに示すように、選択回路４０は、第２の接続関係を選択する場合には、前段側端子３０ａを後段側端子３２ｂに接続し、前段側端子３０ｂを後段側端子３２ａに接続する。

　選択回路４０は、例えば機械的スイッチ、電気的スイッチ、半導体スイッチ等のスイッチと、導体とを用いて適宜構成される。なお、選択回路４０は、他の回路の一部として構成されてもよい。例えば、選択回路４０は、ＡＳＩＣの一部として構成されてもよい。

　本変形例によれば、Ｉ／Ｏユニット１４’における２つの前段側端子３０と２つの後段側端子３２との間の接続関係は、選択回路４０によって容易に変更される。また、第１のＩ／Ｏユニット１４Ａと第２のＩ／Ｏユニット１４Ｂとの相違点が、選択回路４０の内部に集約される。すなわち、第１のＩ／Ｏユニット１４Ａと第２のＩ／Ｏユニット１４Ｂとの構成が共通化される。接続関係の選択は常時可能である必要はなく、例えばＩ／Ｏユニット１４の組み立て時にのみ選択可能としてもよい。

　図３Ａ～図３Ｃの例示において、選択回路４０は、スレーブ処理回路２６と２つの後段側端子３２のうち一方との間に介在するように設けられている。この場合、選択回路４０は、Ｉ／Ｏユニット１４の後段に設けられる他のＩ／Ｏユニット１４のスレーブ処理回路２６について、接続相手となるマスター処理回路１６を変更する。

　図４は、選択回路４０の配置を変更したＩ／Ｏユニット１４’を表す図である。

　図４に示すように、選択回路４０は、スレーブ処理回路２６と、２つの前段側端子３０のうち一方との間に介在するように設けられてもよい。その場合、選択回路４０は、自身と同じＩ／Ｏユニット１４のスレーブ処理回路２６について、接続相手となるマスター処理回路１６を変更する。

　このように、選択回路４０は、スレーブ処理回路２６に対して後段側端子３２側に設けられるか、前段側端子３０側に設けられるかによって、その作用が異なる。これを踏まえ、Ｉ／Ｏユニット１４’は、スレーブ処理回路２６よりも後段側端子３２側に設けられる選択回路４０と、スレーブ処理回路２６よりも前段側端子３０側に設けられる別の選択回路４０とを備えてもよい。

　（変形例２）
　図５は、変形例２に係るＩ／Ｏユニット１４’’（１４）を表す図である。

　Ｉ／Ｏユニット１４’’は、４つの前段側端子３０と、４つの後段側端子３２と、選択回路４０’とを備える。

　選択回路４０’は、変形例１と同様に、各種スイッチ等を適宜含む。選択回路４０’は、互いに接続される複数の前段側端子３０と複数の後段側端子３２との組み合わせを、第１の接続関係（図５の実線）と第２の接続関係（図５の破線）とのうちから選択する。第１の接続関係は、複数の前段側端子３０の各々が、自身について予め決められた２つの後段側端子３２の一方と接続される接続関係である。第２の接続関係は、複数の前段側端子３０の各々が、自身について予め決められた前述の２つの後段側端子３２の他方と接続される接続関係である。第１の接続関係と第２の接続関係とのいずれの場合においても、複数の前段側端子３０は、互いに異なる後段側端子３２と接続される。

　選択回路４０’は、Ｉ／Ｏユニット１４’’のうち、スレーブ処理回路２６よりも後段側端子３２側に設けられてもよい。この場合、選択回路４０’は、Ｉ／Ｏユニット１４’’の後段に設けられる別のＩ／Ｏユニット１４のスレーブ処理回路２６の接続相手となるマスター処理回路１６を変更する。また、選択回路４０’は、Ｉ／Ｏユニット１４’’のうち、スレーブ処理回路２６よりも前段側端子３０側に設けられてもよい。この場合、選択回路４０’は、自身が備えられたＩ／Ｏユニット１４’’のスレーブ処理回路２６の接続相手となるマスター処理回路１６を変更する。

　図６は、変形例２に係るＩ／Ｏユニット１４’’を有する通信システム１０’を表す図である。図６中、４つのマスター処理回路１６のそれぞれに付した数字１～４と、４つのスレーブ処理回路２６のそれぞれに付した数字１～４とは、マスター処理回路１６と、そのマスター処理回路１６に接続されたスレーブ処理回路２６との対応関係を示す。

　本変形例によれば、図６に示すように、Ｉ／Ｏユニット１４’’の全体的な構成が共通化される。また、選択回路４０’の部分のみの変更（選択）により、複数のスレーブ処理回路２６を互いに異なるマスター処理回路１６に接続することが可能となる。

　（変形例３）
　通信カプラユニット１２がマスター処理回路１６を２つ以上有する場合において、２つのマスター処理回路１６のうち一方は、他方の冗長回路であってもよい。これにより、通信システム１０の安全性と信頼性とが良好になる。

　［実施の形態から得られる発明］
　上記実施の形態および変形例から把握しうる発明について、以下に記載する。

　＜第１の発明＞
　第１の発明は、マスターユニット（１２）と機器（１０４）とを接続し、前記マスターユニットと前記機器との間で信号を伝送するＩ／Ｏユニット（１４）であって、前段に設けられる前記マスターユニットまたは前段に設けられる他の前記Ｉ／Ｏユニットと接続するための複数の前段側端子（３０）と、後段に設けられる他の前記Ｉ／Ｏユニットと接続するために設けられ、互いに異なる前記前段側端子と接続される複数の後段側端子（３２）と、複数の前記前段側端子のうちの１つと、その１つの前記前段側端子と接続される前記後段側端子とに接続され、信号処理を行うスレーブ処理回路（２６）と、を備える。

　これにより、ステーション内での増設が容易なＩ／Ｏユニットが提供される。

　第１の発明は、互いに接続される複数の前記前段側端子と複数の前記後段側端子との組み合わせを選択する選択回路（４０）を備えてもよい。これにより、Ｉ／Ｏユニットの全体的な構成は維持しつつ、選択回路の部分のみの変更によって、複数の前記前段側端子と複数の前記後段側端子との組み合わせを変更することができる。

　前記マスターユニットは、複数のマスター処理回路（１６）を有し、複数の前記前段側端子は、互いに異なる前記マスター処理回路に接続されてもよい。これにより、Ｉ／Ｏユニットには、複数のマスター処理回路から信号が入力される。複数あるうちの１つのマスター処理回路の信号はスレーブ処理回路で処理され、他のマスター処理回路の信号は後段側へと素通りする。

　前記スレーブ処理回路に接続される前記前段側端子および前記後段側端子は、前記スレーブ処理回路を介して互いに接続されてもよい。これにより、複数のＩ／Ｏユニットが順次接続されることで、複数のスレーブ処理回路がデイジーチェーン接続される。

　第１の発明は、前記スレーブ処理回路と前記機器とを接続し、前記スレーブ処理回路が前記機器と信号の入出力を行うためのインターフェース（２８）をさらに備えてもよい。

　＜第２の発明＞
　第２の発明は、マスターユニット（１２）と、前記マスターユニットに接続され、前記マスターユニットと機器（１０４）との間で信号を伝送する複数のＩ／Ｏユニット（１４）とを有する通信システム（１０）であって、前記マスターユニットは、信号処理を行う複数のマスター処理回路（１６）と、互いに異なる前記マスター処理回路に接続された複数の支流端子（２２）と、を備え、複数の前記Ｉ／Ｏユニットの各々は、前段に設けられる前記マスターユニットまたは前段に設けられる他の前記Ｉ／Ｏユニットと接続するための複数の前段側端子（３０）と、後段に設けられる他の前記Ｉ／Ｏユニットと接続するために設けられ、互いに異なる前記前段側端子と接続された複数の後段側端子（３２）と、複数の前記前段側端子のうちの１つと、その１つの前記前段側端子と接続された前記後段側端子とに接続され、信号処理を行うスレーブ処理回路（２６）と、を備え、複数の前記Ｉ／Ｏユニットは、前記スレーブ処理回路が第１の前記マスター処理回路に接続された複数の第１のＩ／Ｏユニット（１４Ａ）と、第１のマスター処理回路とは異なる第２の前記マスター処理回路に前記スレーブ処理回路が接続された複数の第２のＩ／Ｏユニット（１４Ｂ）と、を有する。

　これにより、ステーション内でのＩ／Ｏユニットの増設が容易な通信システムが提供される。

　第１の前記マスター処理回路は、第２の前記マスター処理回路の冗長回路であってもよい。これにより、通信システムの安全性および信頼性が良好になる。

　複数の前記Ｉ／Ｏユニットの各々は、前記スレーブ処理回路と前記機器とを接続し、前記スレーブ処理回路が前記機器と信号の入出力を行うためのインターフェース（２８）をさらに備えてもよい。

Claims

　マスターユニット（１２）と機器（１０４）とを接続し、前記マスターユニットと前記機器との間で信号を伝送するＩ／Ｏユニット（１４）であって、
　前段に設けられる前記マスターユニットまたは前段に設けられる他の前記Ｉ／Ｏユニットと接続するための複数の前段側端子（３０）と、
　後段に設けられる他の前記Ｉ／Ｏユニットと接続するために設けられ、互いに異なる前記前段側端子と接続される複数の後段側端子（３２）と、
　複数の前記前段側端子のうちの１つと、その１つの前記前段側端子と接続される前記後段側端子とに接続され、信号処理を行うスレーブ処理回路（２６）と、
　を備える、Ｉ／Ｏユニット。
　請求項１に記載のＩ／Ｏユニットであって、
　互いに接続される複数の前記前段側端子と複数の前記後段側端子との組み合わせを選択する選択回路（４０）を備える、Ｉ／Ｏユニット。
　請求項１または２に記載のＩ／Ｏユニットであって、
　前記マスターユニットは、複数のマスター処理回路（１６）を有し、
　複数の前記前段側端子は、互いに異なる前記マスター処理回路に接続される、Ｉ／Ｏユニット。
　請求項３に記載のＩ／Ｏユニットであって、
　前記スレーブ処理回路に接続される前記前段側端子および前記後段側端子は、前記スレーブ処理回路を介して互いに接続されている、Ｉ／Ｏユニット。
　請求項１～４のいずれか１項に記載のＩ／Ｏユニットであって、
　前記スレーブ処理回路と前記機器とを接続し、前記スレーブ処理回路が前記機器と信号の入出力を行うためのインターフェース（２８）をさらに備える、Ｉ／Ｏユニット。
　マスターユニット（１２）と、前記マスターユニットに接続され、前記マスターユニットと機器（１０４）との間で信号を伝送する複数のＩ／Ｏユニット（１４）とを有する通信システム（１０）であって、
　前記マスターユニットは、
　信号処理を行う複数のマスター処理回路（１６）と、
　互いに異なる前記マスター処理回路と接続された複数の支流端子（２２）と、
　を備え、
　複数の前記Ｉ／Ｏユニットの各々は、
　前段に設けられる前記マスターユニットまたは前段に設けられる他の前記Ｉ／Ｏユニットと接続するための複数の前段側端子（３０）と、
　後段に設けられる他の前記Ｉ／Ｏユニットと接続するために設けられ、互いに異なる前記前段側端子と接続された複数の後段側端子（３２）と、
　複数の前記前段側端子のうちの１つと、その１つの前記前段側端子と接続された前記後段側端子とに接続され、信号処理を行うスレーブ処理回路（２６）と、
　を備え、
　複数の前記Ｉ／Ｏユニットは、
　前記スレーブ処理回路が第１の前記マスター処理回路に接続された複数の第１のＩ／Ｏユニット（１４Ａ）と、
　第１の前記マスター処理回路とは異なる第２の前記マスター処理回路に前記スレーブ処理回路が接続された複数の第２のＩ／Ｏユニット（１４Ｂ）と、
　を有する、通信システム。
　請求項６に記載の通信システムであって、
　第１の前記マスター処理回路は、第２の前記マスター処理回路の冗長回路である、通信システム。
　請求項６または７に記載の通信システムであって、
　複数の前記Ｉ／Ｏユニットの各々は、前記スレーブ処理回路と前記機器とを接続し、前記スレーブ処理回路が前記機器と信号の入出力を行うためのインターフェース（２８）をさらに備える、通信システム。