WO2022201461A1 - 表示装置及びその製造方法 - Google Patents

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insulating film
terminal
display device
semiconductor layer
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貴翁 斉藤
庸輔 神崎
雅貴 山中
昌彦 三輪
屹 孫
正樹 藤原
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    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/70—Testing, e.g. accelerated lifetime tests

Definitions

  • the present invention relates to a display device and its manufacturing method.
  • This organic EL display device includes, for example, a TFT layer provided with a thin film transistor (hereinafter also referred to as "TFT”) for driving an organic EL element in each sub-pixel constituting a display area.
  • TFT thin film transistor
  • an evaluation element for evaluating TFT characteristics has a Si region in which part of the impurity region is not metal-silicided.
  • a semiconductor device provided with a semiconductor element is disclosed.
  • the waveform of the current-voltage characteristics has a gentle slope.
  • a TFT with a large S value is desired.
  • the S value of the TFT increases, the variation in the S value also increases. Even if an attempt is made to control the characteristics of the TFT provided in the display area, it is difficult to control the characteristics of the TFT by process inspection because of the poor reproducibility of the electric resistance value of the TEG.
  • the present invention has been made in view of this point, and its purpose is to reliably manage the characteristics of thin film transistors through process inspection.
  • a display device is provided on a base substrate, a semiconductor layer, a gate insulating film, a first wiring layer, an interlayer insulating film and a second wiring layer in this order.
  • a laminated thin film transistor layer and a light emitting element layer provided on the thin film transistor layer and having a plurality of light emitting elements arranged corresponding to a plurality of sub pixels constituting a display area.
  • a display device provided with a frame area, and an inspection unit provided in the frame area, wherein the inspection unit includes a first inspection unit and a second inspection unit provided so as to be adjacent to each other,
  • the first inspection part includes a first inspection semiconductor layer formed in the same layer of the same material as the semiconductor layer, and the gate insulating film and the interlayer insulating film provided so as to cover the first inspection semiconductor layer.
  • a second inspection semiconductor provided with a terminal, a first inspection second terminal, a first inspection third terminal, and a first inspection fourth terminal, wherein the second inspection part is formed in the same layer as the semiconductor layer using the same material.
  • the laminated film of the gate insulating film and the interlayer insulating film in the second inspection section includes the second inspection first terminal, the second inspection second terminal, the second inspection third terminal, and the second inspection section.
  • An opening opening upward is provided between at least one of the fourth terminals for inspection.
  • the characteristics of thin film transistors can be reliably controlled by process inspection.
  • FIG. 1 is a plan view showing a schematic configuration of an organic EL display device according to a first embodiment of the invention.
  • FIG. 2 is a plan view of the display area of the organic EL display device according to the first embodiment of the invention.
  • FIG. 3 is a cross-sectional view of the display area of the organic EL display device according to the first embodiment of the invention.
  • FIG. 4 is an equivalent circuit diagram of a TFT layer that constitutes the organic EL display device according to the first embodiment of the present invention.
  • FIG. 5 is a cross-sectional view showing an organic EL layer that constitutes the organic EL display device according to the first embodiment of the present invention.
  • FIG. 6 is a plan view of a first inspection section that constitutes the organic EL display device according to the first embodiment of the present invention.
  • FIG. 7 is a cross-sectional view of the first inspection section taken along line VII-VII in FIG.
  • FIG. 8 is a plan view of a second inspection section that constitutes the organic EL display device according to the first embodiment of the present invention.
  • 9 is a cross-sectional view of the second inspection section taken along line IX-IX in FIG. 8.
  • FIG. 10 is a graph showing waveforms of current-voltage characteristics in an example of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 11 is a graph showing waveforms of current-voltage characteristics in a comparative example of the organic EL display device according to the first embodiment of the invention.
  • FIG. 12 is a plan view showing a schematic configuration of an organic EL display device according to a second embodiment of the invention.
  • FIG. 1 is a plan view showing a schematic configuration of the organic EL display device 50a of this embodiment.
  • 2 and 3 are a plan view and a cross-sectional view of the display area D of the organic EL display device 50a.
  • FIG. 4 is an equivalent circuit diagram of the TFT layer 20 forming the organic EL display device 50a.
  • FIG. 5 is a cross-sectional view showing the organic EL layer 23 forming the organic EL display device 50a.
  • FIG. 6 is a plan view of the first inspection portion Ra that constitutes the organic EL display device 50a.
  • 7 is a cross-sectional view of the first inspection portion Ra taken along line VII--VII in FIG.
  • FIG. 8 is a plan view of the second inspection section Rb that constitutes the organic EL display device 50a.
  • 9 is a cross-sectional view of the second inspection portion Rb taken along line IX-IX in FIG. 10 and 11 are graphs showing waveforms of current-voltage characteristics in the example and comparative example of the organic EL display device 50a.
  • the organic EL display device 50a includes, for example, a rectangular display area D for displaying an image, and a frame area F provided around the display area D in a frame shape.
  • the rectangular display area D is exemplified, but the rectangular shape includes, for example, a shape with arc-shaped sides, a shape with arc-shaped corners, and a shape with arc-shaped corners.
  • a substantially rectangular shape such as a shape with a notch is also included.
  • a plurality of sub-pixels P are arranged in a matrix. Further, in the display region D, as shown in FIG. 2, for example, sub-pixels P having a red light-emitting region Lr for displaying red, sub-pixels P having a green light-emitting region Lg for displaying green, and a sub-pixel P having a blue light-emitting region Lb for displaying blue is provided so as to be adjacent to each other. In addition, in the display area D, for example, one pixel is configured by three adjacent sub-pixels P each having a red light emitting area Lr, a green light emitting area Lg, and a blue light emitting area Lb.
  • a terminal portion T in which a plurality of terminals are arranged is provided at the lower end portion of the frame area F in FIG.
  • a bending portion B that can be bent at 180° (U-shaped) with the horizontal direction in FIG. It is provided so as to extend in the middle lateral direction).
  • inspection portions R are provided at portions corresponding to the four corners of the display area D, respectively.
  • the inspection unit R includes a first inspection unit Ra and a second inspection unit Rb provided as TEGs adjacent to each other with an interval of about 0.5 mm, for example. The specific configuration of the first inspection unit Ra and the second inspection unit Rb will be described later.
  • the organic EL display device 50a includes a resin substrate layer 10 provided as a base substrate, a TFT layer 20 provided on the resin substrate layer 10, and a light emitting element layer provided on the TFT layer 20. and a sealing film 35 provided on the organic EL element layer 30 .
  • the resin substrate layer 10 is made of, for example, polyimide resin.
  • the TFT layer 20 includes a base coat film 11 provided on the resin substrate layer 10, a plurality of first TFTs 9a, a plurality of second TFTs 9b and a plurality of capacitors 9c provided on the base coat film 11; A flattening film 19 is provided on each first TFT 9a, each second TFT 9b, and each capacitor 9c.
  • a base coat film 11, semiconductor layers 12a and 12b, a gate insulating film 13, a gate line 14 see FIG.
  • gate electrodes 14a and 14b and A first wiring layer such as a lower conductive layer 14c, a first interlayer insulating film 15, an upper conductive layer 16, a second interlayer insulating film 17, a source line 18f (see FIG. 2), source electrodes 18a and 18c, drains A second wiring layer such as the electrodes 18b and 18d and the power supply line 18g, and a planarizing film 19 are laminated on the resin substrate layer 10 in this order.
  • a plurality of gate lines 14 are provided so as to extend parallel to each other in the horizontal direction in the drawings.
  • the TFT layer 20 as shown in FIGS.
  • each sub-pixel P is provided with a first TFT 9a, a second TFT 9b and a capacitor 9c.
  • the base coat film 11, the gate insulating film 13, the first interlayer insulating film 15, and the second interlayer insulating film 17 are composed of, for example, a single layer film or a laminated film of inorganic insulating films such as silicon nitride, silicon oxide, and silicon oxynitride. ing.
  • the first TFT 9a and the second TFT 9b are p-type TFTs in which semiconductor layers 12a and 12b, which will be described later, are doped with an impurity such as boron, for example.
  • the first TFT 9a is electrically connected to the corresponding gate line 14 and source line 18f in each sub-pixel P, as shown in FIG.
  • the first TFT 9a includes a semiconductor layer 12a, a gate insulating film 13, a gate electrode 14a, a first interlayer insulating film 15, a second interlayer insulating film 17, and a semiconductor layer 12a, a gate insulating film 13, a gate electrode 14a, which are provided on the base coat film 11 in this order. It has a source electrode 18a and a drain electrode 18b.
  • the semiconductor layer 12a is provided in an island shape on the base coat film 11 and has, for example, a channel region, a source region and a drain region.
  • the gate insulating film 13 is provided so as to cover the semiconductor layer 12a.
  • the gate electrode 14a is provided on the gate insulating film 13 so as to overlap with the channel region of the semiconductor layer 12a.
  • the first interlayer insulating film 15 and the second interlayer insulating film 17 are provided in order so as to cover the gate electrode 14a.
  • the source electrode 18a and the drain electrode 18b are provided on the second interlayer insulating film 17 so as to be separated from each other, as shown in FIG.
  • the source electrode 18a and the drain electrode 18b are connected through respective contact holes formed in the laminated film of the gate insulating film 13, the first interlayer insulating film 15 and the second interlayer insulating film 17. It is electrically connected to the source region and the drain region of the semiconductor layer 12a.
  • the second TFT 9b is electrically connected to the corresponding first TFT 9a and power supply line 18g in each sub-pixel P, as shown in FIG.
  • the second TFT 9b includes a semiconductor layer 12b, a gate insulating film 13, a gate electrode 14b, a first interlayer insulating film 15, a second interlayer insulating film 17, and a semiconductor layer 12b, a gate insulating film 13, a gate electrode 14b, and a semiconductor layer 12b. It has a source electrode 18c and a drain electrode 18d.
  • the semiconductor layer 12b is provided in an island shape on the base coat film 11 and has, for example, a channel region, a source region and a drain region.
  • the gate insulating film 13 is provided so as to cover the semiconductor layer 12b, as shown in FIG.
  • the gate electrode 14b is provided on the gate insulating film 13 so as to overlap with the channel region of the semiconductor layer 12b.
  • the first interlayer insulating film 15 and the second interlayer insulating film 17 are provided in order so as to cover the gate electrode 14b.
  • the source electrode 18c and the drain electrode 18d are provided on the second interlayer insulating film 17 so as to be separated from each other, as shown in FIG.
  • the source electrode 18c and the drain electrode 18d are connected through respective contact holes formed in the laminated film of the gate insulating film 13, the first interlayer insulating film 15 and the second interlayer insulating film 17. It is electrically connected to the source region and the drain region of the semiconductor layer 12b.
  • the top gate type first TFT 9a and the second TFT 9b are exemplified, but the first TFT 9a and the second TFT 9b may be bottom gate type TFTs.
  • the capacitor 9c is electrically connected to the corresponding first TFT 9a and power supply line 18g in each sub-pixel P, as shown in FIG.
  • the capacitor 9c includes a lower conductive layer 14c, a first interlayer insulating film 15 provided so as to cover the lower conductive layer 14c, and a lower conductive layer 15 on the first interlayer insulating film 15.
  • An upper conductive layer 16 is provided so as to overlap with 14c.
  • the upper conductive layer 16 is electrically connected to the power line 18g through a contact hole formed in the second interlayer insulating film 17, as shown in FIG.
  • the planarization film 19 has a flat surface in the display area D, and is made of an organic resin material such as polyimide resin, for example.
  • the organic EL element layer 30 includes a plurality of organic EL elements 25 as a plurality of light emitting elements arranged in a matrix corresponding to the plurality of sub-pixels P.
  • the organic EL element 25 includes, as shown in FIG. 23, and a second electrode 24 provided in common to a plurality of sub-pixels P on the organic EL layer 23 .
  • the first electrode 21 is electrically connected to the drain electrode 18d of the second TFT 9b of each sub-pixel P through a contact hole formed in the planarizing film 19, as shown in FIG. Also, the first electrode 21 has a function of injecting holes into the organic EL layer 23 . Further, the first electrode 21 is more preferably made of a material having a large work function in order to improve the efficiency of hole injection into the organic EL layer 23 .
  • materials forming the first electrode 21 include silver (Ag), aluminum (Al), vanadium (V), cobalt (Co), nickel (Ni), tungsten (W), and gold (Au).
  • the material forming the first electrode 21 may be an alloy such as astatine (At)/astatine oxide (AtO 2 ).
  • the material constituting the first electrode 21 is, for example, conductive oxides such as tin oxide (SnO), zinc oxide (ZnO), indium tin oxide (ITO), and indium zinc oxide (IZO). There may be.
  • the first electrode 21 may be formed by laminating a plurality of layers made of the above materials.
  • Compound materials having a large work function include, for example, indium tin oxide (ITO) and indium zinc oxide (IZO).
  • the peripheral end portion of the first electrode 21 is covered with an edge cover 22 provided in a grid pattern in common with the plurality of sub-pixels P.
  • examples of the material forming the edge cover 22 include positive photosensitive resins such as polyimide resins, acrylic resins, polysiloxane resins, and novolak resins.
  • the organic EL layer 23 includes a hole injection layer 1, a hole transport layer 2, a light-emitting layer 3, an electron transport layer 4 and an electron injection layer 5 which are provided in this order on the first electrode 21. ing.
  • the hole injection layer 1 is also called an anode buffer layer, and has the function of bringing the energy levels of the first electrode 21 and the organic EL layer 23 closer to each other and improving the efficiency of hole injection from the first electrode 21 to the organic EL layer 23 .
  • materials constituting the hole injection layer 1 include triazole derivatives, oxadiazole derivatives, imidazole derivatives, polyarylalkane derivatives, pyrazoline derivatives, phenylenediamine derivatives, oxazole derivatives, styrylanthracene derivatives, fluorenone derivatives, hydrazone derivatives, stilbene derivatives and the like.
  • the hole transport layer 2 has the function of improving the transport efficiency of holes from the first electrode 21 to the organic EL layer 23 .
  • Examples of materials constituting the hole transport layer 2 include porphyrin derivatives, aromatic tertiary amine compounds, styrylamine derivatives, polyvinylcarbazole, poly-p-phenylene vinylene, polysilane, triazole derivatives, and oxadiazole.
  • the light-emitting layer 3 In the light-emitting layer 3, holes and electrons are injected from the first electrode 21 and the second electrode 24 when a voltage is applied by the first electrode 21 and the second electrode 24, and the holes and electrons recombine. area.
  • the light-emitting layer 3 is made of a material with high light-emitting efficiency. Examples of materials constituting the light-emitting layer 3 include metal oxinoid compounds [8-hydroxyquinoline metal complex], naphthalene derivatives, anthracene derivatives, diphenylethylene derivatives, vinylacetone derivatives, triphenylamine derivatives, butadiene derivatives, and coumarin derivatives.
  • the electron transport layer 4 has a function of efficiently transferring electrons to the light emitting layer 3 .
  • the materials constituting the electron transport layer 4 include, for example, organic compounds such as oxadiazole derivatives, triazole derivatives, benzoquinone derivatives, naphthoquinone derivatives, anthraquinone derivatives, tetracyanoanthraquinodimethane derivatives, diphenoquinone derivatives, and fluorenone derivatives. , silole derivatives, and metal oxinoid compounds.
  • the electron injection layer 5 has a function of bringing the energy levels of the second electrode 24 and the organic EL layer 23 close to each other and improving the efficiency of electron injection from the second electrode 24 to the organic EL layer 23. With this function, The driving voltage of the organic EL element 25 can be lowered.
  • the electron injection layer 5 is also called a cathode buffer layer.
  • examples of materials constituting the electron injection layer 5 include lithium fluoride (LiF), magnesium fluoride (MgF 2 ), calcium fluoride (CaF 2 ), strontium fluoride (SrF 2 ), and barium fluoride.
  • inorganic alkali compounds such as (BaF 2 ), aluminum oxide (Al 2 O 3 ), strontium oxide (SrO), and the like.
  • the second electrode 24 is provided so as to cover the organic EL layer 23 of each sub-pixel P and the edge cover 22, as shown in FIG. Also, the second electrode 24 has a function of injecting electrons into the organic EL layer 23 . Moreover, the second electrode 24 is more preferably made of a material with a small work function in order to improve the efficiency of injecting electrons into the organic EL layer 23 .
  • materials constituting the second electrode 24 include silver (Ag), aluminum (Al), vanadium (V), cobalt (Co), nickel (Ni), tungsten (W), and gold (Au).
  • the second electrode 24 is composed of, for example, magnesium (Mg)/copper (Cu), magnesium (Mg)/silver (Ag), sodium (Na)/potassium (K), astatine (At)/astatin oxide (AtO 2 ), lithium (Li)/aluminum (Al), lithium (Li)/calcium (Ca)/aluminum (Al), lithium fluoride (LiF)/calcium (Ca)/aluminum (Al), etc.
  • the second electrode 24 may be formed of conductive oxides such as tin oxide (SnO), zinc oxide (ZnO), indium tin oxide (ITO), and indium zinc oxide (IZO). .
  • the second electrode 24 may be formed by laminating a plurality of layers made of the above materials.
  • materials with a small work function include magnesium (Mg), lithium (Li), lithium fluoride (LiF), magnesium (Mg)/copper (Cu), magnesium (Mg)/silver (Ag), sodium (Na)/potassium (K), lithium (Li)/aluminum (Al), lithium (Li)/calcium (Ca)/aluminum (Al), lithium fluoride (LiF)/calcium (Ca)/aluminum (Al) etc.
  • the sealing film 35 is provided on the organic EL element layer 30 so as to cover each organic EL element 25, as shown in FIG.
  • the first inorganic sealing film 31 and the second inorganic sealing film 33 are made of, for example, silicon oxide (SiO 2 ), aluminum oxide (Al 2 O 3 ), or trisilicon tetranitride (Si 3 N 4 ). It is composed of an inorganic material such as silicon nitride (SiNx (x is a positive number)) or silicon carbonitride (SiCN).
  • the organic sealing film 32 is made of an organic material such as acrylic resin, polyurea resin, parylene resin, polyimide resin, or polyamide resin.
  • the first inspection portion Ra includes a first inspection semiconductor layer 12c provided on the base coat film, a gate insulating film 13 laminated in this order on the first inspection semiconductor layer 12c, and a first inspection semiconductor layer 12c.
  • the first inspection semiconductor layer 12c is formed in the same layer with the same material as the semiconductor layers 12a and 12b. Also, as shown in FIG.
  • the first inspection semiconductor layer 12c is formed in a swastika shape so as to branch in four directions in a plan view. 6 and 7, the first inspection first terminal 18h, the first inspection second terminal 18i, the first inspection third terminal 18j, and the first inspection fourth terminal 18k are connected to the gate insulating film 13, It is electrically connected to the branched ends of the first test semiconductor layer 12c through contact holes Ch, Ci, Cj, and Ck formed in the laminated film of the first interlayer insulating film 15 and the second interlayer insulating film 17, respectively. ing.
  • the first inspection section Ra uses the first inspection first terminal 18h, the first inspection second terminal 18i, the first inspection third terminal 18j, and the first inspection fourth terminal 18k to perform a four-terminal resistance measurement method. For example, it is possible to accurately measure the electric resistance of the first inspection semiconductor layer 12c made of polysilicon doped with an impurity such as boron.
  • hydrogen H generated from the laminated film of the gate insulating film 13 the first interlayer insulating film 15 and the second interlayer insulating film 17 is transferred to the first inspection semiconductor layer 12c. dangling bonds existing in the Si film are replaced with hydrogen, and defects in the Si film are reduced, so that the electrical resistance of the first inspection semiconductor layer 12c is relatively lowered.
  • the second inspection portion Rb includes a second inspection semiconductor layer 12d provided on the base coat film, a gate insulating film 13 laminated in this order on the second inspection semiconductor layer 12d, and a second inspection semiconductor layer 12d.
  • the second inspection semiconductor layer 12d is formed in the same layer with the same material as the semiconductor layers 12a and 12b. Moreover, as shown in FIG.
  • the second inspection semiconductor layer 12d is formed in a swastika shape so as to branch in four directions in plan view. 8 and 9, the second inspection first terminal 18v, the second inspection second terminal 18w, the second inspection third terminal 18x, and the second inspection fourth terminal 18y are connected to the gate insulating film 13, Through contact holes Cv, Cw, Cx, and Cy formed in the laminated film of the first interlayer insulating film 15 and the second interlayer insulating film 17, they are electrically connected to branched ends of the second inspection semiconductor layer 12d, respectively. ing. In addition, as shown in FIGS.
  • the laminated film of the gate insulating film 13, the first interlayer insulating film 15 and the second interlayer insulating film 17 in the second inspection portion Rb has a second inspection first terminal 18v, a A gate insulating film 13, a first interlayer insulating film 15 and a second interlayer insulating film 17 are stacked over the entire region between the second inspection second terminal 18w, the second inspection third terminal 18x and the second inspection fourth terminal 18y.
  • An opening M is provided through the membrane.
  • the second inspection section Rb uses the second inspection first terminal 18v, the second inspection second terminal 18w, the second inspection third terminal 18x, and the second inspection fourth terminal 18y to perform a four-terminal resistance measurement method.
  • the second inspection semiconductor layer 12d made of polysilicon doped with an impurity such as boron.
  • an impurity such as boron.
  • hydrogen H generated from the laminated film of the gate insulating film 13 the first interlayer insulating film 15 and the second interlayer insulating film 17 is discharged from the opening M. Therefore, dangling bonds existing in the Si film of the second inspection semiconductor layer 12d are difficult to be replaced with hydrogen, and a decrease in defects in the Si film is suppressed. to be higher.
  • the opening M penetrating through the laminated film of the gate insulating film 13, the first interlayer insulating film 15, and the second interlayer insulating film 17 is illustrated in a cross-sectional view.
  • the insulating film 13, the first interlayer insulating film 15, and the second interlayer insulating film 17 may be provided so as to open upward without penetrating the laminated film.
  • the opening M is at least one of the second test first terminal 18v, the second test second terminal 18w, the second test third terminal 18x, and the second test fourth terminal 18y. It may be provided in a dot shape in a part of the region between the two.
  • the organic EL display device 50a described above in each sub-pixel P, by inputting a gate signal to the first TFT 9a through the gate line 14, the first TFT 9a is turned on, and the gate electrode of the second TFT 9b is turned on through the source line 18f. 14b and the capacitor 9c are written with a voltage corresponding to the source signal, and a current from the power supply line 18g defined based on the gate voltage of the second TFT 9b is supplied to the organic EL layer 23, whereby the light emitting layer of the organic EL layer 23 3 emits light to display an image. In the organic EL display device 50a, even when the first TFT 9a is turned off, the gate voltage of the second TFT 9b is held by the capacitor 9c. maintained.
  • the organic EL display device 50a has an electric resistance of the first inspection semiconductor layer 12c of the first inspection portion Ra provided in the frame region F and a second The characteristics of the first TFT 9a and the second TFT 9b of each sub-pixel P are managed by measuring the electrical resistance of the test semiconductor layer 12d.
  • the method for manufacturing the organic EL display device 50a of this embodiment includes a TFT layer forming process, an organic EL element layer forming process, and a sealing film forming process.
  • ⁇ TFT layer formation process First, for example, a glass substrate is coated with a non-photosensitive polyimide resin (thickness of about 6 ⁇ m), and then the coating film is pre-baked and post-baked to form the resin substrate layer 10 .
  • a silicon oxide film (thickness of about 500 nm) and a silicon nitride film (thickness of about 100 nm) are sequentially formed on the substrate surface on which the resin substrate layer 10 is formed by, for example, a plasma CVD (chemical vapor deposition) method. By doing so, the base coat film 11 is formed.
  • an amorphous silicon film (about 50 nm thick) is formed by plasma CVD on the surface of the substrate on which the base coat film 11 is formed, and the amorphous silicon film is crystallized by laser annealing or the like to form a polysilicon film.
  • the semiconductor film is patterned to form the semiconductor layers 12a and 12b, the first inspection semiconductor layer 12c, and the second inspection semiconductor layer 12d (semiconductor layer forming step).
  • an inorganic insulating film (about 100 nm) such as a silicon oxide film is formed on the substrate surface on which the semiconductor layer 12a and the like are formed by, for example, a plasma CVD method, and a gate insulating film is formed so as to cover the semiconductor layer 12a and the like. 13 is formed (gate insulating film formation step).
  • a molybdenum film (about 250 nm thick) is formed by, for example, sputtering on the surface of the substrate on which the gate insulating film 13 is formed. , 14b and the like are formed.
  • impurity ions such as boron are doped to partially conduct the semiconductor layers 12a and 12b, and the first inspection semiconductor layer 12c and the second inspection semiconductor layer are formed.
  • 12d is made conductive (doping step).
  • the first interlayer insulating film 15 is formed by forming a silicon nitride film (thickness of about 100 nm) by plasma CVD, for example, on the surface of the substrate where at least a part of the semiconductor layer 12a and the like is made conductive. (interlayer insulating film formation step).
  • the substrate on which the first interlayer insulating film 15 is formed is heat-treated at about 400° C. (first annealing step).
  • a molybdenum film (about 250 nm thick) is formed on the heat-treated substrate surface by, for example, sputtering, and the molybdenum film is patterned to form the upper conductive layer 16 .
  • a silicon oxide film (thickness of about 300 nm) and a silicon nitride film (thickness of about 200 nm) are sequentially formed on the surface of the substrate on which the upper conductive layer 16 is formed by, for example, plasma CVD, thereby forming a second An interlayer insulating film 17 is formed.
  • the gate insulating film 13, the first interlayer insulating film 15 and the second interlayer insulating film 17 are patterned to form the contact holes Ch, Ci, Cj, Ck, Cv, Cw, Cx and Cy and the opening M. formed (laminated film patterning step).
  • the substrate in which the contact holes and openings M are formed is heat-treated at about 400° C. (second annealing step). Note that the temperature of the heat treatment performed in the second annealing process may be lower than the temperature of the heat treatment performed in the first annealing process.
  • a titanium film (about 50 nm thick), an aluminum film (about 600 nm thick), and a titanium film (about 50 nm thick) are formed in this order on the surface of the substrate subjected to the heat treatment by, for example, a sputtering method. are patterned to form source electrodes 18a and 18c, drain electrodes 18b and 18d, source line 18f, power supply line 18g, first inspection first terminal 18h, first inspection second terminal 18i, and first inspection third terminal 18h. A third wiring layer of the terminal 18j, the first inspection fourth terminal 18k, the second inspection first terminal 18v, the second inspection second terminal 18w, the second inspection third terminal 18x, and the second inspection fourth terminal 18y is formed. .
  • the first TFT 9a, the second TFT 9b, the first inspection portion Ra, and the second inspection portion Rb are formed.
  • 18i a first inspection third terminal 18j and a first inspection fourth terminal 18k, and a second inspection first terminal 18v, a second inspection second terminal 18w, a second inspection third terminal 18x and a second inspection section Rb.
  • a probe pin of an electric resistance measuring device is brought into contact with the second inspection fourth terminal 18y to measure the electric power of the first inspection semiconductor layer 12c of the first inspection portion Ra and the second inspection semiconductor layer 12d of the second inspection portion Rb.
  • the characteristics of the first TFT 9a and the second TFT 9b can be managed by measuring the respective resistances and detecting the difference between the electrical resistances.
  • the electrical resistance value of the first inspection semiconductor layer 12c of the first inspection portion Ra and the electrical resistance value of the second inspection semiconductor layer 12d of the second inspection portion Rb cannot detect the difference from the electric resistance value of the inspection semiconductor layer (12d).
  • the surface of the substrate on which the third wiring layer is formed is coated with a photosensitive polyimide resin (thickness of about 2.5 ⁇ m) by, for example, a spin coating method or a slit coating method.
  • a flattening film 19 is formed by performing pre-baking, exposure, development and post-baking.
  • the TFT layer 20 can be formed as described above.
  • the current of the first TFT 9a and the second TFT 9b formed in the TFT layer 20 is -
  • the voltage characteristic waveform has a gentle slope and a relatively large S value, as shown in FIG.
  • the first TFT (9a) and the second TFT (9b) As shown in FIG. 11, the waveform of the current-voltage characteristic has a steep slope and a relatively small S value.
  • Organic EL element layer forming process A first electrode 21, an edge cover 22, an organic EL layer 23 (hole injection layer 1, hole transport An organic EL element 25 is formed by forming a layer 2, a light-emitting layer 3, an electron transport layer 4, an electron injection layer 5), and a second electrode 24, and an organic EL element layer 30 is formed.
  • ⁇ Sealing film forming process> For example, a silicon nitride film, a silicon oxide film, a silicon oxynitride film, or the like is applied on the organic EL element layer 30 formed in the organic EL element layer forming step using a mask so as to cover each organic EL element 25 .
  • An inorganic insulating film is deposited by plasma CVD to form the first inorganic sealing film 31 .
  • an organic resin material such as an acrylic resin is deposited on the first inorganic sealing film 31 by, for example, an inkjet method to form an organic sealing film 32 .
  • an inorganic insulating film such as a silicon nitride film, a silicon oxide film, or a silicon oxynitride film is formed by plasma CVD so as to cover the organic sealing film 32, thereby forming a second inorganic sealing film.
  • a sealing film 35 is formed by forming the stop film 33 .
  • a laser beam is irradiated from the glass substrate side of the resin substrate layer 10, thereby removing the glass from the lower surface of the resin substrate layer 10.
  • the substrate is peeled off, and a protective sheet (not shown) is attached to the lower surface of the resin substrate layer 10 from which the glass substrate has been peeled off.
  • the organic EL display device 50a of the present embodiment can be manufactured.
  • the first inspection portion Ra and the second inspection portion R provided in the frame region F are provided so as to be adjacent to each other. It has an inspection part Rb.
  • the first inspection portion Ra hydrogen H generated from the laminated film of the gate insulating film 13, the first interlayer insulating film 15 and the second interlayer insulating film 17 penetrates into the Si film of the first inspection semiconductor layer 12c. , dangling bonds existing in the Si film are replaced with hydrogen, and defects in the Si film are reduced, so that the electric resistance of the first inspection semiconductor layer 12c is relatively lowered.
  • the laminated film of the gate insulating film 13, the first interlayer insulating film 15, and the second interlayer insulating film 17 is provided with the second inspection first terminal 18v, the second inspection second terminal 18w, and the second inspection terminal 18w.
  • An upward opening M is provided between at least one of the third inspection terminal 18x and the fourth inspection terminal 18y.
  • the hydrogen H generated from the laminated film of the gate insulating film 13, the first interlayer insulating film 15, and the second interlayer insulating film 17 is discharged from the opening M, so that the second inspection semiconductor layer
  • the dangling bonds existing in the Si film 12d are not easily replaced with hydrogen, and the reduction of defects in the Si film is suppressed, so that the electric resistance of the second inspection semiconductor layer 12d is relatively high.
  • the difference between the electrical resistance of the first inspection semiconductor layer 12c of the first inspection portion Ra and the electrical resistance of the second inspection semiconductor layer 12d of the second inspection portion Rb can be reliably detected.
  • the first organic EL display device 50a is It is possible to presume the manufacturing process carried out during manufacturing, that is, the manufacturing process in which the gate insulating film forming process, the interlayer insulating film forming process, the first annealing process, the laminated film patterning process, and the second annealing process are sequentially performed.
  • the stacked film of the gate insulating film 13, the first interlayer insulating film 15, and the second interlayer insulating film 17 has the second The gate insulation film 13, the first interlayer insulation film 15 and the second insulation film 15 are formed on the entire regions between the second inspection first terminal 18v, the second inspection second terminal 18w, the second inspection third terminal 18x and the second inspection fourth terminal 18y.
  • An opening M is provided so as to penetrate the laminated film of the two-layer insulating film 17.
  • the hydrogen H generated from the laminated film of the gate insulating film 13, the first interlayer insulating film 15 and the second interlayer insulating film 17 is further discharged from the opening M, dangling bonds existing in the Si film of the second inspection semiconductor layer 12d are more difficult to be replaced with hydrogen, and the reduction of defects in the Si film is suppressed.
  • the electric resistance of the second inspection semiconductor layer 12d becomes relatively higher. This makes it possible to more reliably detect the difference between the electrical resistance of the first inspection semiconductor layer 12c of the first inspection portion Ra and the electrical resistance of the second inspection semiconductor layer 12d of the second inspection portion Rb.
  • the gate insulating film forming process, the interlayer insulating film forming process, the first annealing process, the laminated film patterning process and the second annealing are performed. Since the processes are performed in order, in the first annealing process, defects generated in the doping process in the Si films of the semiconductor layers 12a and 12b can be repaired, and dangling bonds existing in the Si films can be replaced with hydrogen. It can be performed. Then, in the second annealing step, hydrogen can be desorbed from the Si films of the semiconductor layers 12a and 12b.
  • the hydrogen desorption in the second annealing step is performed uniformly within the substrate plane, variations in the S value can be reduced.
  • the organic EL display device 50a of the present embodiment and the manufacturing method thereof if the temperature of the heat treatment performed in the second annealing step is lower than the temperature of the heat treatment performed in the first annealing step, an excessive increase in the S value is suppressed. can do.
  • FIG. 12 shows a second embodiment of the display device and its manufacturing method according to the present invention.
  • FIG. 12 is a plan view showing a schematic configuration of the organic EL display device 50b of this embodiment.
  • the same parts as in FIGS. 1 to 11 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the organic EL display device 50a in which the inspection section R is provided in the portion corresponding to the corner of the display area D in the frame area F is exemplified.
  • An organic EL display device 50b in which an inspection section R is provided in the vicinity of a circuit E is illustrated.
  • the organic EL display device 50b includes a display region D and a frame region F provided around the display region D, like the organic EL display device 50a of the first embodiment.
  • the display area D is provided in a substantially rectangular shape with arcuate corners.
  • a peripheral circuit E such as a gate driver (gate drive circuit) and an emission driver is monolithically provided in the frame area F.
  • the peripheral circuit E is provided, for example, along two sides facing each other around the display area D formed in a substantially rectangular shape with arc-shaped corners, and arc-shaped ends of the two sides. As shown in FIG. 12, it is provided so as to bend stepwise in a plan view along the arc-shaped portion. 12, the inspection portion R including the first inspection portion Ra and the second inspection portion Rb is provided in the valley portion outside the bent portion of the peripheral circuit E. As shown in FIG.
  • the organic EL display device 50b includes, in the display area D, the resin substrate layer 10, the TFT layer 20 provided on the resin substrate layer 10, and the TFT layer 20; 20 and a sealing film 35 provided on the organic EL element layer 30 .
  • the organic EL display device 50b described above has flexibility, and in each sub-pixel P, the organic EL layer 23 is formed via the first TFT 9a and the second TFT 9b.
  • the light-emitting layer 3 is caused to emit light appropriately to display an image.
  • the electrical resistance of the first inspection semiconductor layer 12c of the first inspection portion Ra provided in the frame region F, and the The characteristics of the first TFT 9a and the second TFT 9b of each sub-pixel P are managed by measuring the electric resistance of the second inspection semiconductor layer 12d of the two inspection portions Rb.
  • the organic EL display device 50b of the present embodiment can be manufactured by changing the position where the inspection section R is formed in the manufacturing method of the organic EL display device 50a of the first embodiment.
  • the first inspection portion Ra and the second inspection portion R provided in the frame region F are provided so as to be adjacent to each other. It has an inspection part Rb.
  • the first inspection portion Ra hydrogen H generated from the laminated film of the gate insulating film 13, the first interlayer insulating film 15 and the second interlayer insulating film 17 penetrates into the Si film of the first inspection semiconductor layer 12c. , dangling bonds existing in the Si film are replaced with hydrogen, and defects in the Si film are reduced, so that the electric resistance of the first inspection semiconductor layer 12c is relatively lowered.
  • the laminated film of the gate insulating film 13, the first interlayer insulating film 15, and the second interlayer insulating film 17 is provided with the second inspection first terminal 18v, the second inspection second terminal 18w, and the second inspection terminal 18w.
  • An upward opening M is provided between at least one of the third inspection terminal 18x and the fourth inspection terminal 18y.
  • the hydrogen H generated from the laminated film of the gate insulating film 13, the first interlayer insulating film 15, and the second interlayer insulating film 17 is discharged from the opening M, so that the second inspection semiconductor layer
  • the dangling bonds existing in the Si film 12d are not easily replaced with hydrogen, and the reduction of defects in the Si film is suppressed, so that the electric resistance of the second inspection semiconductor layer 12d is relatively high.
  • the difference between the electrical resistance of the first inspection semiconductor layer 12c of the first inspection portion Ra and the electrical resistance of the second inspection semiconductor layer 12d of the second inspection portion Rb can be reliably detected.
  • the first organic EL display device 50b can be It is possible to presume the manufacturing process carried out during manufacturing, that is, the manufacturing process in which the gate insulating film forming process, the interlayer insulating film forming process, the first annealing process, the laminated film patterning process, and the second annealing process are sequentially performed.
  • the inspection section R is provided in the vicinity of the peripheral circuit E in which the TFTs are formed in the frame region F, the density of the wiring pattern becomes close to the density of the wiring pattern of each sub-pixel P, and the characteristics of the first TFT 9a and the second TFT 9b of the TFT layer 20 can be managed more reliably by process inspection.
  • an organic EL layer having a five-layer laminate structure of a hole injection layer, a hole transport layer, a light-emitting layer, an electron transport layer, and an electron injection layer was exemplified. It may have a three-layered structure of a layer-cum-hole-transporting layer, a light-emitting layer, and an electron-transporting layer-cum-electron-injecting layer.
  • the organic EL display device in which the first electrode is the anode and the second electrode is the cathode was exemplified. , and can also be applied to an organic EL display device in which the second electrode is an anode.
  • the organic EL display device in which the electrode of the TFT connected to the first electrode is used as the drain electrode is exemplified. It can also be applied to a so-called organic EL display device.
  • an organic EL display device was described as an example of a display device.
  • QLED Quantum-dot light emitting diode
  • the present invention is useful for flexible display devices.
  • Second inspection portion 9a First TFT (first 1 thin film transistor) 9b second TFT (first thin film transistor) 10 resin substrate layer (base substrate) 12a, 12b semiconductor layer 12c first inspection semiconductor layer 12d second inspection semiconductor layer 13 gate insulating film 14 gate line (first wiring layer) 14a, 14b gate electrodes (first wiring layer) 14c lower conductive layer (first wiring layer) 15 First interlayer insulating film 17 Second interlayer insulating films 18a, 18c Source electrode (second wiring layer) 18b, 18d drain electrode (second wiring layer) 18f source line (second wiring layer) 18g power line (second wiring layer) 18h First inspection first terminal 18i First inspection second terminal 18j First inspection third terminal 18k First inspection fourth terminal 18v Second inspection first terminal 18w Second inspection second terminal 18x Second inspection third terminal 18y Second inspection fourth terminal 20 TFT layer (thin film transistor

Landscapes

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Abstract

第２検査部（Ｒｂ）は、ゲート絶縁膜及び層間絶縁膜（１７）の積層膜に形成された各コンタクトホール（Ｃｈ，Ｃｉ，Ｃｊ，Ｃｋ）を介して第２検査半導体層（１２ｄ）に電気的に接続された第２検査第１端子（１８ｖ）、第２検査第２端子（１８ｗ）、第２検査第３端子（１８ｘ）及び第２検査第４端子（１８ｙ）を備え、第２検査部（Ｒｂ）におけるゲート絶縁膜及び層間絶縁膜（１７）の積層膜には、第２検査第１端子（１８ｖ）、第２検査第２端子（１８ｗ）、第２検査第３端子（１８ｙ）及び第２検査第４端子（１８ｙ）の少なくとも１つの間で上方に開口した開口部（Ｍ）が設けられている。

Description

表示装置及びその製造方法
　本発明は、表示装置及びその製造方法に関するものである。
　近年、液晶表示装置に代わる表示装置として、有機エレクトロルミネッセンス（electroluminescence、以下、「ＥＬ」とも称する）素子を用いた自発光型の有機ＥＬ表示装置が注目されている。この有機ＥＬ表示装置は、例えば、表示領域を構成する各サブ画素に有機ＥＬ素子を駆動するための薄膜トランジスタ（thin film transistor、以下「ＴＦＴ」とも称する）が設けられたＴＦＴ層を備えている。
　例えば、特許文献１には、ＴＦＴの特性を評価するための評価用素子（test element group、以下、「ＴＥＧ」とも称する）として、不純物領域の一部がメタルシリサイド化されていないＳｉ領域を有する半導体素子が設けられた半導体装置が開示されている。
特開２００７－１３１２５号公報
　ところで、電流制御で階調表示を行う有機ＥＬ表示装置では、電圧制御で階調表示を行う液晶表示装置と異なって、電流－電圧特性（Ｉｄ－Ｖｇカーブ）の波形の傾斜が緩やかな、すなわち、Ｓ値（サブスレショルド係数）の大きなＴＦＴが要望されている。しかしながら、ＴＦＴのＳ値が大きくなると、Ｓ値のばらつきも大きくなるので、表示領域の周囲の額縁領域にＴＥＧを設け、例えば、ＴＥＧの電気抵抗値を測定して、工程検査を行うことにより、表示領域に設けたＴＦＴの特性を管理しようとしても、ＴＥＧの電気抵抗値の再現性が悪いため、ＴＦＴの特性を工程検査で管理することが困難である。
　本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、薄膜トランジスタの特性を工程検査で確実に管理することにある。
　上記目的を達成するために、本発明に係る表示装置は、ベース基板と、上記ベース基板上に設けられ、半導体層、ゲート絶縁膜、第１配線層、層間絶縁膜及び第２配線層が順に積層された薄膜トランジスタ層と、上記薄膜トランジスタ層上に設けられ、表示領域を構成する複数のサブ画素に対応して複数の発光素子が配列された発光素子層とを備え、上記表示領域の周囲には、額縁領域が設けられ、上記額縁領域には、検査部が設けられた表示装置であって、上記検査部は、互いに隣り合うように設けられた第１検査部及び第２検査部を備え、上記第１検査部は、上記半導体層と同一材料により同一層に形成された第１検査半導体層と、該第１検査半導体層を覆うように設けられた上記ゲート絶縁膜及び上記層間絶縁膜と、該層間絶縁膜上に設けられ、上記ゲート絶縁膜及び上記層間絶縁膜の積層膜に形成された各コンタクトホールを介して上記第１検査半導体層に電気的に接続された第１検査第１端子、第１検査第２端子、第１検査第３端子及び第１検査第４端子とを備え、上記第２検査部は、上記半導体層と同一材料により同一層に形成された第２検査半導体層と、該第２検査半導体層を覆うように設けられた上記ゲート絶縁膜及び上記層間絶縁膜と、該層間絶縁膜上に設けられ、上記ゲート絶縁膜及び上記層間絶縁膜の積層膜に形成された各コンタクトホールを介して上記第２検査半導体層に電気的に接続された第２検査第１端子、第２検査第２端子、第２検査第３端子及び第２検査第４端子とを備え、上記第２検査部における上記ゲート絶縁膜及び上記層間絶縁膜の積層膜には、上記第２検査第１端子、上記第２検査第２端子、上記第２検査第３端子及び上記第２検査第４端子の少なくとも１つの間で上方に開口した開口部が設けられていることを特徴とする。
　本発明によれば、薄膜トランジスタの特性を工程検査で確実に管理することができる。
図１は、本発明の第１の実施形態に係る有機ＥＬ表示装置の概略構成を示す平面図である。 図２は、本発明の第１の実施形態に係る有機ＥＬ表示装置の表示領域の平面図である。 図３は、本発明の第１の実施形態に係る有機ＥＬ表示装置の表示領域の断面図である。 図４は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成するＴＦＴ層の等価回路図である。 図５は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成する有機ＥＬ層を示す断面図である。 図６は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成する第１検査部の平面図である。 図７は、図６中のVII－VII線に沿った第１検査部の断面図である。 図８は、本発明の第１の実施形態に係る有機ＥＬ表示装置を構成する第２検査部の平面図である。 図９は、図８中のIX－IX線に沿った第２検査部の断面図である。 図１０は、本発明の第１の実施形態に係る有機ＥＬ表示装置の実施例における電流－電圧特性の波形を示すグラフである。 図１１は、本発明の第１の実施形態に係る有機ＥＬ表示装置の比較例における電流－電圧特性の波形を示すグラフである。 図１２は、本発明の第２の実施形態に係る有機ＥＬ表示装置の概略構成を示す平面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　《第１の実施形態》
　図１～図１１は、本発明に係る表示装置及びその製造方法の第１の実施形態を示している。なお、以下の各実施形態では、発光素子を備えた表示装置として、有機ＥＬ素子を備えた有機ＥＬ表示装置を例示する。ここで、図１は、本実施形態の有機ＥＬ表示装置５０ａの概略構成を示す平面図である。また、図２及び図３は、有機ＥＬ表示装置５０ａの表示領域Ｄの平面図及び断面図である。また、図４は、有機ＥＬ表示装置５０ａを構成するＴＦＴ層２０の等価回路図である。また、図５は、有機ＥＬ表示装置５０ａを構成する有機ＥＬ層２３を示す断面図である。また、図６は、有機ＥＬ表示装置５０ａを構成する第１検査部Ｒａの平面図である。また、図７は、図６中のVII－VII線に沿った第１検査部Ｒａの断面図である。また、図８は、有機ＥＬ表示装置５０ａを構成する第２検査部Ｒｂの平面図である。また、図９は、図８中のIX－IX線に沿った第２検査部Ｒｂの断面図である。また、図１０及び図１１は、有機ＥＬ表示装置５０ａの実施例及び比較例における電流－電圧特性の波形を示すグラフである。
　有機ＥＬ表示装置５０ａは、図１に示すように、例えば、矩形状に設けられた画像表示を行う表示領域Ｄと、表示領域Ｄの周囲に枠状に設けられた額縁領域Ｆとを備えている。なお、本実施形態では、矩形状の表示領域Ｄを例示したが、この矩形状には、例えば、辺が円弧状になった形状、角部が円弧状になった形状、辺の一部に切り欠きがある形状等の略矩形状も含まれる。
　表示領域Ｄには、図２に示すように、複数のサブ画素Ｐがマトリクス状に配列されている。また、表示領域Ｄでは、図２に示すように、例えば、赤色の表示を行うための赤色発光領域Ｌｒを有するサブ画素Ｐ、緑色の表示を行うための緑色発光領域Ｌｇを有するサブ画素Ｐ、及び青色の表示を行うための青色発光領域Ｌｂを有するサブ画素Ｐが互いに隣り合うように設けられている。なお、表示領域Ｄでは、例えば、赤色発光領域Ｌｒ、緑色発光領域Ｌｇ及び青色発光領域Ｌｂを有する隣り合う３つのサブ画素Ｐにより、１つの画素が構成されている。
　額縁領域Ｆの図１中の下端部には、複数の端子が配列された端子部Ｔが設けられている。また、額縁領域Ｆにおいて、表示領域Ｄ及び端子部Ｔの間には、図１中の横方向を折り曲げの軸として１８０°に（Ｕ字状に）折り曲げ可能な折り曲げ部Ｂが一方向（図中横方向）に延びるように設けられている。また、額縁領域Ｆには、図１に示すように、表示領域Ｄの４つの角部に対応する部分にそれぞれ検査部Ｒが設けられている。ここで、検査部Ｒは、図１に示すように、例えば、０．５ｍｍ程度の間隔で互いに隣り合うようにＴＥＧとして設けられた第１検査部Ｒａ及び第２検査部Ｒｂを備えている。なお、第１検査部Ｒａ及び第２検査部Ｒｂの具体的な構成については、後述する。
　有機ＥＬ表示装置５０ａは、図３に示すように、ベース基板として設けられた樹脂基板層１０と、樹脂基板層１０上に設けられたＴＦＴ層２０と、ＴＦＴ層２０上に発光素子層として設けられた有機ＥＬ素子層３０と、有機ＥＬ素子層３０上に設けられた封止膜３５とを備えている。
　樹脂基板層１０は、例えば、ポリイミド樹脂等により構成されている。
　ＴＦＴ層２０は、図３に示すように、樹脂基板層１０上に設けられたベースコート膜１１と、ベースコート膜１１上に設けられた複数の第１ＴＦＴ９ａ、複数の第２ＴＦＴ９ｂ及び複数のキャパシタ９ｃと、各第１ＴＦＴ９ａ、各第２ＴＦＴ９ｂ及び各キャパシタ９ｃ上に設けられた平坦化膜１９とを備えている。ここで、ＴＦＴ層２０では、図３に示すように、ベースコート膜１１と、半導体層１２ａ及び１２ｂと、ゲート絶縁膜１３と、ゲート線１４（図２参照）、並びにゲート電極１４ａ及び１４ｂ、並びに下部導電層１４ｃ等の第１配線層と、第１層間絶縁膜１５と、上部導電層１６と、第２層間絶縁膜１７と、ソース線１８ｆ（図２参照)、ソース電極１８ａ及び１８ｃ、ドレイン電極１８ｂ及び１８ｄ、並びに電源線１８ｇ等の第２配線層と、平坦化膜１９とが樹脂基板層１０上に順に積層されている。また、ＴＦＴ層２０では、図２及び図４に示すように、図中の横方向に互いに平行に延びるように複数のゲート線１４が設けられている。また、ＴＦＴ層２０では、図２及び図４に示すように、図中の縦方向に互いに平行に延びるように複数のソース線１８ｆが設けられている。また、ＴＦＴ層２０では、図２及び図４に示すように、図中の縦方向に互いに平行に延びるように複数の電源線１８ｇが設けられている。なお、各電源線１８ｇは、図２に示すように、各ソース線１８ｆと隣り合うように設けられている。また、ＴＦＴ層２０では、図４に示すように、各サブ画素Ｐにおいて、第１ＴＦＴ９ａ、第２ＴＦＴ９ｂ及びキャパシタ９ｃが設けられている。
　ベースコート膜１１、ゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１７は、例えば、窒化シリコン、酸化シリコン、酸窒化シリコン等の無機絶縁膜の単層膜又は積層膜により構成されている。
　第１ＴＦＴ９ａ及び第２ＴＦＴ９ｂは、後述する半導体層１２ａ及び１２ｂに、例えば、ホウ素等の不純物がドーピングされたｐ型のＴＦＴである。
　第１ＴＦＴ９ａは、図４に示すように、各サブ画素Ｐにおいて、対応するゲート線１４及びソース線１８ｆに電気的に接続されている。また、第１ＴＦＴ９ａは、図３に示すように、ベースコート膜１１上に順に設けられた半導体層１２ａ、ゲート絶縁膜１３、ゲート電極１４ａ、第１層間絶縁膜１５、第２層間絶縁膜１７、並びにソース電極１８ａ及びドレイン電極１８ｂを備えている。ここで、半導体層１２ａは、図３に示すように、ベースコート膜１１上に島状に設けられ、例えば、チャネル領域、ソース領域及びドレイン領域を有している。また、ゲート絶縁膜１３は、図３に示すように、半導体層１２ａを覆うように設けられている。また、ゲート電極１４ａは、図３に示すように、ゲート絶縁膜１３上に半導体層１２ａのチャネル領域と重なるように設けられている。また、第１層間絶縁膜１５及び第２層間絶縁膜１７は、図３に示すように、ゲート電極１４ａを覆うように順に設けられている。また、ソース電極１８ａ及びドレイン電極１８ｂは、図３に示すように、第２層間絶縁膜１７上に互いに離間するように設けられている。また、ソース電極１８ａ及びドレイン電極１８ｂは、図３に示すように、ゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１７の積層膜に形成された各コンタクトホールを介して、半導体層１２ａのソース領域及びドレイン領域にそれぞれ電気的に接続されている。
　第２ＴＦＴ９ｂは、図４に示すように、各サブ画素Ｐにおいて、対応する第１ＴＦＴ９ａ及び電源線１８ｇに電気的に接続されている。また、第２ＴＦＴ９ｂは、図３に示すように、ベースコート膜１１上に順に設けられた半導体層１２ｂ、ゲート絶縁膜１３、ゲート電極１４ｂ、第１層間絶縁膜１５、第２層間絶縁膜１７、並びにソース電極１８ｃ及びドレイン電極１８ｄを備えている。ここで、半導体層１２ｂは、図３に示すように、ベースコート膜１１上に島状に設けられ、例えば、チャネル領域、ソース領域及びドレイン領域を有している。また、ゲート絶縁膜１３は、図３に示すように、半導体層１２ｂを覆うように設けられている。また、ゲート電極１４ｂは、図３に示すように、ゲート絶縁膜１３上に半導体層１２ｂのチャネル領域と重なるように設けられている。また、第１層間絶縁膜１５及び第２層間絶縁膜１７は、図３に示すように、ゲート電極１４ｂを覆うように順に設けられている。また、ソース電極１８ｃ及びドレイン電極１８ｄは、図３に示すように、第２層間絶縁膜１７上に互いに離間するように設けられている。また、ソース電極１８ｃ及びドレイン電極１８ｄは、図３に示すように、ゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１７の積層膜に形成された各コンタクトホールを介して、半導体層１２ｂのソース領域及びドレイン領域にそれぞれ電気的に接続されている。
　なお、本実施形態では、トップゲート型の第１ＴＦＴ９ａ及び第２ＴＦＴ９ｂを例示したが、第１ＴＦＴ９ａ及び第２ＴＦＴ９ｂは、ボトムゲート型のＴＦＴであってもよい。
　キャパシタ９ｃは、図４に示すように、各サブ画素Ｐにおいて、対応する第１ＴＦＴ９ａ及び電源線１８ｇに電気的に接続されている。ここで、キャパシタ９ｃは、図３に示すように、下部導電層１４ｃと、下部導電層１４ｃを覆うように設けられた第１層間絶縁膜１５と、第１層間絶縁膜１５上に下部導電層１４ｃと重なるように設けられた上部導電層１６とを備えている。なお、上部導電層１６は、図３に示すように、第２層間絶縁膜１７に形成されたコンタクトホールを介して電源線１８ｇに電気的に接続されている。
　平坦化膜１９は、表示領域Ｄにおいて、平坦な表面を有し、例えば、ポリイミド樹脂等の有機樹脂材料により構成されている。
　有機ＥＬ素子層３０は、図３に示すように、複数のサブ画素Ｐに対応してマトリクス状に配列された複数の発光素子として複数の有機ＥＬ素子２５を備えている。
　有機ＥＬ素子２５は、図３に示すように、平坦化膜１９上に各サブ画素Ｐに設けられた第１電極２１と、第１電極２１上に各サブ画素Ｐに設けられた有機ＥＬ層２３、有機ＥＬ層２３上に複数のサブ画素Ｐに共通して設けられた第２電極２４とを備えている。
　第１電極２１は、図３に示すように、平坦化膜１９に形成されたコンタクトホールを介して、各サブ画素Ｐの第２ＴＦＴ９ｂのドレイン電極１８ｄに電気的に接続されている。また、第１電極２１は、有機ＥＬ層２３にホール（正孔）を注入する機能を有している。また、第１電極２１は、有機ＥＬ層２３への正孔注入効率を向上させるために、仕事関数の大きな材料で形成するのがより好ましい。ここで、第１電極２１を構成する材料としては、例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）、インジウム（Ｉｎ）、イッテルビウム（Ｙｂ）、フッ化リチウム（ＬｉＦ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、イリジウム（Ｉｒ）、スズ（Ｓｎ）等の金属材料が挙げられる。また、第１電極２１を構成する材料は、例えば、アスタチン（Ａｔ）／酸化アスタチン（ＡｔＯ２）等の合金であっても構わない。さらに、第１電極２１を構成する材料は、例えば、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）のような導電性酸化物等であってもよい。また、第１電極２１は、上記材料からなる層を複数積層して形成されていてもよい。なお、仕事関数の大きな化合物材料としては、例えば、インジウムスズ酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）等が挙げられる。さらに、第１電極２１の周端部は、複数のサブ画素Ｐに共通して格子状に設けられたエッジカバー２２で覆われている。ここで、エッジカバー２２を構成する材料としては、例えば、ポリイミド樹脂、アクリル樹脂、ポリシロキサン樹脂、ノボラック樹脂等のポジ型の感光性樹脂が挙げられる。
　有機ＥＬ層２３は、図５に示すように、第１電極２１上に順に設けられた正孔注入層１、正孔輸送層２、発光層３、電子輸送層４及び電子注入層５を備えている。
　正孔注入層１は、陽極バッファ層とも呼ばれ、第１電極２１と有機ＥＬ層２３とのエネルギーレベルを近づけ、第１電極２１から有機ＥＬ層２３への正孔注入効率を改善する機能を有している。ここで、正孔注入層１を構成する材料としては、例えば、トリアゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、ポリアリールアルカン誘導体、ピラゾリン誘導体、フェニレンジアミン誘導体、オキサゾール誘導体、スチリルアントラセン誘導体、フルオレノン誘導体、ヒドラゾン誘導体、スチルベン誘導体等が挙げられる。
　正孔輸送層２は、第１電極２１から有機ＥＬ層２３への正孔の輸送効率を向上させる機能を有している。ここで、正孔輸送層２を構成する材料としては、例えば、ポルフィリン誘導体、芳香族第三級アミン化合物、スチリルアミン誘導体、ポリビニルカルバゾール、ポリ－ｐ－フェニレンビニレン、ポリシラン、トリアゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、ポリアリールアルカン誘導体、ピラゾリン誘導体、ピラゾロン誘導体、フェニレンジアミン誘導体、アリールアミン誘導体、アミン置換カルコン誘導体、オキサゾール誘導体、スチリルアントラセン誘導体、フルオレノン誘導体、ヒドラゾン誘導体、スチルベン誘導体、水素化アモルファスシリコン、水素化アモルファス炭化シリコン、硫化亜鉛、セレン化亜鉛等が挙げられる。
　発光層３は、第１電極２１及び第２電極２４による電圧印加の際に、第１電極２１及び第２電極２４から正孔及び電子がそれぞれ注入されると共に、正孔及び電子が再結合する領域である。ここで、発光層３は、発光効率が高い材料により形成されている。そして、発光層３を構成する材料としては、例えば、金属オキシノイド化合物［８－ヒドロキシキノリン金属錯体］、ナフタレン誘導体、アントラセン誘導体、ジフェニルエチレン誘導体、ビニルアセトン誘導体、トリフェニルアミン誘導体、ブタジエン誘導体、クマリン誘導体、ベンズオキサゾール誘導体、オキサジアゾール誘導体、オキサゾール誘導体、ベンズイミダゾール誘導体、チアジアゾール誘導体、ベンズチアゾール誘導体、スチリル誘導体、スチリルアミン誘導体、ビススチリルベンゼン誘導体、トリススチリルベンゼン誘導体、ペリレン誘導体、ペリノン誘導体、アミノピレン誘導体、ピリジン誘導体、ローダミン誘導体、アクイジン誘導体、フェノキサゾン、キナクリドン誘導体、ルブレン、ポリ－ｐ－フェニレンビニレン、ポリシラン等が挙げられる。
　電子輸送層４は、電子を発光層３まで効率良く移動させる機能を有している。ここで、電子輸送層４を構成する材料としては、例えば、有機化合物として、オキサジアゾール誘導体、トリアゾール誘導体、ベンゾキノン誘導体、ナフトキノン誘導体、アントラキノン誘導体、テトラシアノアントラキノジメタン誘導体、ジフェノキノン誘導体、フルオレノン誘導体、シロール誘導体、金属オキシノイド化合物等が挙げられる。
　電子注入層５は、第２電極２４と有機ＥＬ層２３とのエネルギーレベルを近づけ、第２電極２４から有機ＥＬ層２３へ電子が注入される効率を向上させる機能を有し、この機能により、有機ＥＬ素子２５の駆動電圧を下げることができる。なお、電子注入層５は、陰極バッファ層とも呼ばれる。ここで、電子注入層５を構成する材料としては、例えば、フッ化リチウム（ＬｉＦ）、フッ化マグネシウム（ＭｇＦ２）、フッ化カルシウム（ＣａＦ２）、フッ化ストロンチウム（ＳｒＦ２）、フッ化バリウム（ＢａＦ２）のような無機アルカリ化合物、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ストロンチウム（ＳｒＯ）等が挙げられる。
　第２電極２４は、図３に示すように、各サブ画素Ｐの有機ＥＬ層２３、及びエッジカバー２２を覆うように設けられている。また、第２電極２４は、有機ＥＬ層２３に電子を注入する機能を有している。また、第２電極２４は、有機ＥＬ層２３への電子注入効率を向上させるために、仕事関数の小さな材料で構成するのがより好ましい。ここで、第２電極２４を構成する材料としては、例えば、銀（Ａｇ）、アルミニウム（Ａｌ）、バナジウム（Ｖ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）、カルシウム（Ｃａ）、チタン（Ｔｉ）、イットリウム（Ｙ）、ナトリウム（Ｎａ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）、インジウム（Ｉｎ）、マグネシウム（Ｍｇ）、リチウム（Ｌｉ）、イッテルビウム（Ｙｂ）、フッ化リチウム（ＬｉＦ）等が挙げられる。また、第２電極２４は、例えば、マグネシウム（Ｍｇ）／銅（Ｃｕ）、マグネシウム（Ｍｇ）／銀（Ａｇ）、ナトリウム（Ｎａ）／カリウム（Ｋ）、アスタチン（Ａｔ）／酸化アスタチン（ＡｔＯ２）、リチウム（Ｌｉ）／アルミニウム（Ａｌ）、リチウム（Ｌｉ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）、フッ化リチウム（ＬｉＦ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）等の合金により形成されていてもよい。また、第２電極２４は、例えば、酸化スズ（ＳｎＯ）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）等の導電性酸化物により形成されていてもよい。また、第２電極２４は、上記材料からなる層を複数積層して形成されていてもよい。なお、仕事関数が小さい材料としては、例えば、マグネシウム（Ｍｇ）、リチウム（Ｌｉ）、フッ化リチウム（ＬｉＦ）、マグネシウム（Ｍｇ）／銅（Ｃｕ）、マグネシウム（Ｍｇ）／銀（Ａｇ）、ナトリウム（Ｎａ）／カリウム（Ｋ）、リチウム（Ｌｉ）／アルミニウム（Ａｌ）、リチウム（Ｌｉ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）、フッ化リチウム（ＬｉＦ）／カルシウム（Ｃａ）／アルミニウム（Ａｌ）等が挙げられる。
　封止膜３５は、図３に示すように、各有機ＥＬ素子２５を覆うように有機ＥＬ素子層３０上に設けられている。ここで、封止膜３５は、図３に示すように、第２電極２４を覆うように設けられた第１無機封止膜３１と、第１無機封止膜３１上に設けられた有機封止膜３２と、有機封止膜３２を覆うように設けられた第２無機封止膜３３とを備え、有機ＥＬ層２３を水分や酸素等から保護する機能を有している。ここで、第１無機封止膜３１及び第２無機封止膜３３は、例えば、酸化シリコン（ＳｉＯ２）や酸化アルミニウム（Ａｌ２Ｏ３）、四窒化三ケイ素（Ｓｉ３Ｎ４）のような窒化シリコン（ＳｉＮｘ（ｘは正数））、炭窒化ケイ素（ＳｉＣＮ）等の無機材料により構成されている。また、有機封止膜３２は、例えば、アクリル樹脂、ポリ尿素樹脂、パリレン樹脂、ポリイミド樹脂、ポリアミド樹脂等の有機材料により構成されている。
　第１検査部Ｒａは、図６及び図７に示すように、ベースコート膜上に設けられた第１検査半導体層１２ｃと、第１検査半導体層１２ｃ上に順に積層されたゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１７と、第２層間絶縁膜１７上に設けられた第１検査第１端子１８ｈ、第１検査第２端子１８ｉ、第１検査第３端子１８ｊ及び第１検査第４端子１８ｋとを備えている。ここで、第１検査半導体層１２ｃは、半導体層１２ａ及び１２ｂと同一材料により同一層に形成されている。また、第１検査半導体層１２ｃは、図６に示すように、平面視で４方向に分岐するように卍状に形成されている。また、第１検査第１端子１８ｈ、第１検査第２端子１８ｉ、第１検査第３端子１８ｊ及び第１検査第４端子１８ｋは、図６及び図７に示すように、ゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１７の積層膜に形成されたコンタクトホールＣｈ、Ｃｉ、Ｃｊ及びＣｋを介して、第１検査半導体層１２ｃの分岐した先にそれぞれ電気的に接続されている。そして、第１検査部Ｒａは、第１検査第１端子１８ｈ、第１検査第２端子１８ｉ、第１検査第３端子１８ｊ及び第１検査第４端子１８ｋを用いて、４端子抵抗測定法により、例えば、ホウ素等の不純物がドーピングされたポリシリコンからなる第１検査半導体層１２ｃの電気抵抗を正確に測定可能になっている。ここで、第１検査部Ｒａでは、図７に示すように、ゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１７の積層膜から発生する水素Ｈが第１検査半導体層１２ｃのＳｉ膜中に侵入し、Ｓｉ膜中に存在するダングリングボンドが水素置換され、Ｓｉ膜中の欠陥が減少するので、第１検査半導体層１２ｃの電気抵抗が相対的に低くなる。
　第２検査部Ｒｂは、図８及び図９に示すように、ベースコート膜上に設けられた第２検査半導体層１２ｄと、第２検査半導体層１２ｄ上に順に積層されたゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１７と、第２層間絶縁膜１７上に設けられた第２検査第１端子１８ｖ、第２検査第２端子１８ｗ、第２検査第３端子１８ｘ及び第２検査第４端子１８ｙとを備えている。ここで、第２検査半導体層１２ｄは、半導体層１２ａ及び１２ｂと同一材料により同一層に形成されている。また、第２検査半導体層１２ｄは、図８に示すように、平面視で４方向に分岐するように卍状に形成されている。また、第２検査第１端子１８ｖ、第２検査第２端子１８ｗ、第２検査第３端子１８ｘ及び第２検査第４端子１８ｙは、図８及び図９に示すように、ゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１７の積層膜に形成されたコンタクトホールＣｖ、Ｃｗ、Ｃｘ及びＣｙを介して、第２検査半導体層１２ｄの分岐した先にそれぞれ電気的に接続されている。また、第２検査部Ｒｂにおけるゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１７の積層膜には、図８及び図９に示すように、第２検査第１端子１８ｖ、第２検査第２端子１８ｗ、第２検査第３端子１８ｘ及び第２検査第４端子１８ｙの各間の領域全体にゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１７の積層膜を貫通するように開口部Ｍが設けられている。そして、第２検査部Ｒｂは、第２検査第１端子１８ｖ、第２検査第２端子１８ｗ、第２検査第３端子１８ｘ及び第２検査第４端子１８ｙを用いて、４端子抵抗測定法により、例えば、ホウ素等の不純物がドーピングされたポリシリコンからなる第２検査半導体層１２ｄの電気抵抗を正確に測定可能になっている。ここで、第２検査部Ｒｂでは、図９に示すように、ゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１７の積層膜から発生する水素Ｈが開口部Ｍから排出されるため、第２検査半導体層１２ｄのＳｉ膜中に存在するダングリングボンドが水素置換され難く、Ｓｉ膜中の欠陥の減少が抑制されるので、第２検査半導体層１２ｄの電気抵抗が相対的に高くなる。
　なお、本実施形態では、断面視的に、ゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１７の積層膜を貫通する開口部Ｍを例示したが、開口部Ｍは、ゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１７の積層膜を貫通せずに上方に開口するように設けられていてもよい。また、本実施形態では、平面視的に、第２検査第１端子１８ｖ、第２検査第２端子１８ｗ、第２検査第３端子１８ｘ及び第２検査第４端子１８ｙの各間の領域全体に設けられた開口部Ｍを例示したが、開口部Ｍは、第２検査第１端子１８ｖ、第２検査第２端子１８ｗ、第２検査第３端子１８ｘ及び第２検査第４端子１８ｙの少なくとも１つの間でその間の領域の一部に点状に設けられていてもよい。
　上述した有機ＥＬ表示装置５０ａは、各サブ画素Ｐにおいて、ゲート線１４を介して第１ＴＦＴ９ａにゲート信号を入力することにより、第１ＴＦＴ９ａをオン状態にし、ソース線１８ｆを介して第２ＴＦＴ９ｂのゲート電極１４ｂ及びキャパシタ９ｃにソース信号に対応する電圧を書き込み、第２ＴＦＴ９ｂのゲート電圧に基づいて規定された電源線１８ｇからの電流が有機ＥＬ層２３に供給されることにより、有機ＥＬ層２３の発光層３が発光して、画像表示を行うように構成されている。なお、有機ＥＬ表示装置５０ａでは、第１ＴＦＴ９ａがオフ状態になっても、第２ＴＦＴ９ｂのゲート電圧がキャパシタ９ｃによって保持されるので、次のフレームのゲート信号が入力されるまで発光層３による発光が維持される。また、有機ＥＬ表示装置５０ａは、後述する製造工程の工程検査において、額縁領域Ｆに設けられた第１検査部Ｒａの第１検査半導体層１２ｃの電気抵抗、及び第２検査部Ｒｂの第２検査半導体層１２ｄの電気抵抗をそれぞれ測定することにより、各サブ画素Ｐの第１ＴＦＴ９ａ及び第２ＴＦＴ９ｂの特性を管理するようになっている。
　次に、本実施形態の有機ＥＬ表示装置５０ａの製造方法について説明する。なお、本実施形態の有機ＥＬ表示装置５０ａの製造方法は、ＴＦＴ層形成工程、有機ＥＬ素子層形成工程及び封止膜形成工程を備える。
　＜ＴＦＴ層形成工程＞
　まず、例えば、ガラス基板上に非感光性のポリイミド樹脂（厚さ６μｍ程度）を塗布した後、その塗布膜に対して、プリベーク及びポストベークを行うことにより、樹脂基板層１０を形成する。
　続いて、樹脂基板層１０が形成された基板表面に、例えば、プラズマＣＶＤ（chemical vapor deposition）法により、酸化シリコン膜（厚さ５００ｎｍ程度）及び窒化シリコン膜（厚さ１００ｎｍ程度）を順に成膜することにより、ベースコート膜１１を形成する。
　その後、ベースコート膜１１が形成された基板表面に、プラズマＣＶＤ法により、例えば、アモルファスシリコン膜（厚さ５０ｎｍ程度）を成膜し、そのアモルファスシリコン膜をレーザーアニール等により結晶化してポリシリコン膜の半導体膜を形成した後に、その半導体膜をパターニングして、半導体層１２ａ及び１２ｂ、第１検査半導体層１２ｃ、並びに第２検査半導体層１２ｄを形成する（半導体層形成工程）。
　さらに、半導体層１２ａ等が形成された基板表面に、例えば、プラズマＣＶＤ法により、酸化シリコン膜等の無機絶縁膜（１００ｎｍ程度）を成膜して、半導体層１２ａ等を覆うようにゲート絶縁膜１３を形成する（ゲート絶縁膜形成工程）。
　続いて、ゲート絶縁膜１３が形成された基板表面に、例えば、スパッタリング法により、モリブデン膜（厚さ２５０ｎｍ程度）を成膜した後に、そのモリブデン膜をパターニングして、ゲート線１４、ゲート電極１４ａ及び１４ｂ等の第１配線層を形成する。
　その後、ゲート電極１４ａ及び１４ｂをマスクとして、例えば、ホウ素等の不純物イオンをドーピングすることにより、半導体層１２ａ及び１２ｂの一部を導体化すると共に、第１検査半導体層１２ｃ及び第２検査半導体層１２ｄを導体化する（ドーピング工程）。
　さらに、半導体層１２ａ等の少なくとも一部が導体化された基板表面に、例えば、プラズマＣＶＤ法により、窒化シリコン膜（厚さ１００ｎｍ程度）を成膜することにより、第１層間絶縁膜１５を形成する（層間絶縁膜形成工程）。
　そして、第１層間絶縁膜１５が形成された基板を４００℃程度で熱処理を行う（第１アニール工程）。
　続いて、熱処理を行った基板表面に、例えば、スパッタリング法により、モリブデン膜（厚さ２５０ｎｍ程度）を成膜した後に、そのモリブデン膜をパターニングして、上部導電層１６を形成する。
　さらに、上部導電層１６が形成された基板表面に、例えば、プラズマＣＶＤ法により、酸化シリコン膜（厚さ３００ｎｍ程度）及び窒化シリコン膜（厚さ２００ｎｍ程度）を順に成膜することにより、第２層間絶縁膜１７を形成する。
　その後、ゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１７をパターニングすることにより、コンタクトホールＣｈ、Ｃｉ、Ｃｊ、Ｃｋ、Ｃｖ、Ｃｗ、Ｃｘ及びＣｙ等、並びに開口部Ｍを形成する（積層膜パターニング工程）。
　そして、上記コンタクトホール及び開口部Ｍが形成された基板を４００℃程度で熱処理を行う（第２アニール工程）。なお、第２アニール工程で行う熱処理の温度を第１アニール工程で行う熱処理の温度よりも低くしてもよい。
　その後、熱処理を行った基板表面に、例えば、スパッタリング法により、チタン膜（厚さ５０ｎｍ程度）、アルミニウム膜（厚さ６００ｎｍ程度）及びチタン膜（厚さ５０ｎｍ程度）を順に成膜した後に、それらの金属積層膜をパターニングして、ソース電極１８ａ及び１８ｃ、ドレイン電極１８ｂ及び１８ｄ、ソース線１８ｆ、電源線１８ｇ、第１検査第１端子１８ｈ、第１検査第２端子１８ｉ、第１検査第３端子１８ｊ、第１検査第４端子１８ｋ、第２検査第１端子１８ｖ、第２検査第２端子１８ｗ、第２検査第３端子１８ｘ、第２検査第４端子１８ｙの第３配線層を形成する。これにより、第１ＴＦＴ９ａ、第２ＴＦＴ９ｂ、第１検査部Ｒａ及び第２検査部Ｒｂが形成され、本工程以降に適宜、第１検査部Ｒａの第１検査第１端子１８ｈ、第１検査第２端子１８ｉ、第１検査第３端子１８ｊ及び第１検査第４端子１８ｋ、並びに第２検査部Ｒｂの第２検査第１端子１８ｖ、第２検査第２端子１８ｗ、第２検査第３端子１８ｘ及び第２検査第４端子１８ｙに、例えば、電気抵抗測定装置のプローブピンを接触させて、第１検査部Ｒａの第１検査半導体層１２ｃ、及び第２検査部Ｒｂの第２検査半導体層１２ｄの電気抵抗をそれぞれ測定し、それらの電気抵抗の差を検出することにより、第１ＴＦＴ９ａ及び第２ＴＦＴ９ｂの特性を管理することができる。なお、本実施形態の（実施例の）製造方法によれば、第１検査部Ｒａの第１検査半導体層１２ｃの電気抵抗値と第２検査部Ｒｂの第２検査半導体層１２ｄの電気抵抗値との差を検出することができるものの、後述する比較例の製造方法では、第１検査部（Ｒａ）の第１検査半導体層（１２ｃ）の電気抵抗値と第２検査部（Ｒｂ）の第２検査半導体層（１２ｄ）の電気抵抗値との差を検出することができない。
　最後に、上記第３配線層が形成された基板表面に、例えば、スピンコート法やスリットコート法により、感光性のポリイミド樹脂（厚さ２.５μｍ程度）を塗布した後に、その塗布膜に対して、プリベーク、露光、現像及びポストベークを行うことにより、平坦化膜１９を形成する。
　以上のようにして、ＴＦＴ層２０を形成することができる。ここで、ゲート絶縁膜形成工程、層間絶縁膜形成工程、第１アニール工程、積層膜パターニング工程及び第２アニール工程を順に行う実施例において、ＴＦＴ層２０に形成された第１ＴＦＴ９ａ及び第２ＴＦＴ９ｂの電流－電圧特性の波形は、図１０に示すように、その傾きが緩やかになり、Ｓ値が相対的に大きい波形となる。これに対して、ゲート絶縁膜形成工程、第１アニール工程、層間絶縁膜形成工程、第２アニール工程及び積層膜パターニング工程を順に行う比較例において、第１ＴＦＴ（９ａ）及び第２ＴＦＴ（９ｂ）の電流－電圧特性の波形は、図１１に示すように、その傾きが急になり、Ｓ値が相対的に小さい波形となる。
　＜有機ＥＬ素子層形成工程＞
　上記ＴＦＴ層形成工程で形成されたＴＦＴ層２０の平坦化膜１９上に、周知の方法を用いて、第１電極２１、エッジカバー２２、有機ＥＬ層２３（正孔注入層１、正孔輸送層２、発光層３、電子輸送層４、電子注入層５）及び第２電極２４を形成することにより、有機ＥＬ素子２５を形成して、有機ＥＬ素子層３０を形成する。
　＜封止膜形成工程＞
　上記有機ＥＬ素子層形成工程で形成された有機ＥＬ素子層３０上に、各有機ＥＬ素子２５を覆うように、マスクを用いて、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜をプラズマＣＶＤ法により成膜して、第１無機封止膜３１を形成する。
　続いて、第１無機封止膜３１上に、例えば、インクジェット法により、アクリル樹脂等の有機樹脂材料を成膜して、有機封止膜３２を形成する。
　その後、有機封止膜３２を覆うように、マスクを用いて、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜をプラズマＣＶＤ法により成膜して、第２無機封止膜３３を形成することにより、封止膜３５を形成する。
　最後に、封止膜３５が形成された基板表面に保護シート（不図示）を貼付した後に、樹脂基板層１０のガラス基板側からレーザー光を照射することにより、樹脂基板層１０の下面からガラス基板を剥離させ、さらに、ガラス基板を剥離させた樹脂基板層１０の下面に保護シート（不図示）を貼付する。
　以上のようにして、本実施形態の有機ＥＬ表示装置５０ａを製造することができる。
　以上説明したように、本実施形態の有機ＥＬ表示装置５０ａ及びその製造方法によれば、額縁領域Ｆに設けられた検査部Ｒが互いに隣り合うように設けられた第１検査部Ｒａ及び第２検査部Ｒｂを備えている。ここで、第１検査部Ｒａでは、ゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１７の積層膜から発生する水素Ｈが第１検査半導体層１２ｃのＳｉ膜中に侵入し、Ｓｉ膜中に存在するダングリングボンドが水素置換され、Ｓｉ膜中の欠陥が減少するので、第１検査半導体層１２ｃの電気抵抗が相対的に低くなる。また、第２検査部Ｒｂでは、ゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１７の積層膜に、第２検査第１端子１８ｖ、第２検査第２端子１８ｗ、第２検査第３端子１８ｘ及び第２検査第４端子１８ｙの少なくとも１つの間で上方に開口した開口部Ｍが設けられている。そのため、第２検査部Ｒｂでは、ゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１７の積層膜から発生する水素Ｈが開口部Ｍから排出されるため、第２検査半導体層１２ｄのＳｉ膜中に存在するダングリングボンドが水素置換され難く、Ｓｉ膜中の欠陥の減少が抑制されるので、第２検査半導体層１２ｄの電気抵抗が相対的に高くなる。これにより、第１検査部Ｒａの第１検査半導体層１２ｃの電気抵抗と第２検査部Ｒｂの第２検査半導体層１２ｄの電気抵抗との差が確実に検出することができるので、各サブ画素Ｐの第１ＴＦＴ９ａの半導体層１２ａ及び第２ＴＦＴ９ｂの半導体層１２ｂのＳｉ膜における水素脱離が認識され、ＴＦＴ層２０の第１ＴＦＴ９ａ及び第２ＴＦＴ９ｂの特性を工程検査で確実に管理することができる。さらに、第１検査部Ｒａの第１検査半導体層１２ｃの電気抵抗と第２検査部Ｒｂの第２検査半導体層１２ｄの電気抵抗との差を検出することにより、第１有機ＥＬ表示装置５０ａを製造する際に実施された製造工程、すなわち、ゲート絶縁膜形成工程、層間絶縁膜形成工程、第１アニール工程、積層膜パターニング工程及び第２アニール工程が順に行う製造プロセスを推測することができる。
　また、本実施形態の有機ＥＬ表示装置５０ａ及びその製造方法によれば、第２検査部Ｒｂにおいて、ゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１７の積層膜に、第２検査第１端子１８ｖ、第２検査第２端子１８ｗ、第２検査第３端子１８ｘ及び第２検査第４端子１８ｙの各間の領域全体にゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１７の積層膜を貫通するように開口部Ｍが設けられている、そのため、ゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１７の積層膜から発生する水素Ｈが開口部Ｍからよりいっそう排出されるため、第２検査半導体層１２ｄのＳｉ膜中に存在するダングリングボンドがよりいっそう水素置換され難く、Ｓｉ膜中の欠陥の減少が抑制されるので、第２検査半導体層１２ｄの電気抵抗がよりいっそう相対的に高くなる。これにより、第１検査部Ｒａの第１検査半導体層１２ｃの電気抵抗と第２検査部Ｒｂの第２検査半導体層１２ｄの電気抵抗との差をより確実に検出することができる。
　また、本実施形態の有機ＥＬ表示装置５０ａ及びその製造方法によれば、ＴＦＴ層形成工程において、ゲート絶縁膜形成工程、層間絶縁膜形成工程、第１アニール工程、積層膜パターニング工程及び第２アニール工程を順に行うので、第１アニール工程において、半導体層１２ａ及び１２ｂのＳｉ膜中のドーピング工程で発生した欠陥修復を行うことができると共に、そのＳｉ膜中に存在するダングリングボンドへの水素置換を行うことができる。そして、第２アニール工程において、半導体層１２ａ及び１２ｂのＳｉ膜中の水素脱離を行うことができる。ここで、第２アニール工程での水素脱離は、基板面内で均等に行われるので、Ｓ値のばらつきを小さくすることができる。
　また、本実施形態の有機ＥＬ表示装置５０ａ及びその製造方法によれば、第２アニール工程で行う熱処理の温度を第１アニール工程で行う熱処理の温度よりも低くすれば、Ｓ値の過大を抑制することができる。
　《第２の実施形態》
　図１２は、本発明に係る表示装置及びその製造方法の第２の実施形態を示している。ここで、図１２は、本実施形態の有機ＥＬ表示装置５０ｂの概略構成を示す平面図である。なお、以下の各実施形態において、図１～図１１と同じ部分については同じ符号を付して、その詳細な説明を省略する。
　上記第１の実施形態では、額縁領域Ｆにおける表示領域Ｄの角部に対応する部分に検査部Ｒが設けられた有機ＥＬ表示装置５０ａを例示したが、本実施形態では、額縁領域Ｆの周辺回路Ｅの近傍に検査部Ｒが設けられた有機ＥＬ表示装置５０ｂを例示する。
　有機ＥＬ表示装置５０ｂは、上記第１の実施形態の有機ＥＬ表示装置５０ａと同様に、表示領域Ｄと、表示領域Ｄの周囲に設けられた額縁領域Ｆとを備えている。
　表示領域Ｄは、図２に示すように、角部が円弧状の略矩形状に設けられている。
　額縁領域Ｆには、ゲートドライバ（ゲート駆動回路）やエミッションドライバ等の周辺回路Ｅがモノリシックに設けられている。ここで、周辺回路Ｅは、例えば、角部が円弧状の略矩形状に形成された表示領域Ｄの周囲の対向する２辺に沿って設けられ、それらの２辺の端部の円弧状の部分において、図１２に示すように、円弧状の部分に沿って、平面視で階段状に屈曲するように設けられている。そして、第１検査部Ｒａ及び第２検査部Ｒｂを備えた検査部Ｒは、図１２に示すように、周辺回路Ｅの屈曲した部分の外側の谷部に設けられている。
　有機ＥＬ表示装置５０ｂは、上記第１の実施形態の有機ＥＬ表示装置５０ａと同様に、表示領域Ｄにおいて、樹脂基板層１０と、樹脂基板層１０上に設けられたＴＦＴ層２０と、ＴＦＴ層２０上に設けられた有機ＥＬ素子層３０と、有機ＥＬ素子層３０上に設けられた封止膜３５とを備えている。
　上述した有機ＥＬ表示装置５０ｂは、上記第１の実施形態の有機ＥＬ表示装置５０ａと同様に、可撓性を有し、各サブ画素Ｐにおいて、第１ＴＦＴ９ａ及び第２ＴＦＴ９ｂを介して有機ＥＬ層２３の発光層３を適宜発光させることにより、画像表示を行うように構成されている。また、有機ＥＬ表示装置５０ｂは、上記第１の実施形態の有機ＥＬ表示装置５０ａと同様に、額縁領域Ｆに設けられた第１検査部Ｒａの第１検査半導体層１２ｃの電気抵抗、及び第２検査部Ｒｂの第２検査半導体層１２ｄの電気抵抗をそれぞれ測定することにより、各サブ画素Ｐの第１ＴＦＴ９ａ及び第２ＴＦＴ９ｂの特性を管理するようになっている。
　本実施形態の有機ＥＬ表示装置５０ｂは、上記第１の実施形態の有機ＥＬ表示装置５０ａの製造方法において、検査部Ｒを形成する位置を変更することにより、製造することができる。
　以上説明したように、本実施形態の有機ＥＬ表示装置５０ｂ及びその製造方法によれば、額縁領域Ｆに設けられた検査部Ｒが互いに隣り合うように設けられた第１検査部Ｒａ及び第２検査部Ｒｂを備えている。ここで、第１検査部Ｒａでは、ゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１７の積層膜から発生する水素Ｈが第１検査半導体層１２ｃのＳｉ膜中に侵入し、Ｓｉ膜中に存在するダングリングボンドが水素置換され、Ｓｉ膜中の欠陥が減少するので、第１検査半導体層１２ｃの電気抵抗が相対的に低くなる。また、第２検査部Ｒｂでは、ゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１７の積層膜に、第２検査第１端子１８ｖ、第２検査第２端子１８ｗ、第２検査第３端子１８ｘ及び第２検査第４端子１８ｙの少なくとも１つの間で上方に開口した開口部Ｍが設けられている。そのため、第２検査部Ｒｂでは、ゲート絶縁膜１３、第１層間絶縁膜１５及び第２層間絶縁膜１７の積層膜から発生する水素Ｈが開口部Ｍから排出されるため、第２検査半導体層１２ｄのＳｉ膜中に存在するダングリングボンドが水素置換され難く、Ｓｉ膜中の欠陥の減少が抑制されるので、第２検査半導体層１２ｄの電気抵抗が相対的に高くなる。これにより、第１検査部Ｒａの第１検査半導体層１２ｃの電気抵抗と第２検査部Ｒｂの第２検査半導体層１２ｄの電気抵抗との差は、確実に検出することができるので、各サブ画素Ｐの第１ＴＦＴ９ａの半導体層１２ａ及び第２ＴＦＴ９ｂの半導体層１２ｂのＳｉ膜における水素脱離が認識され、ＴＦＴ層２０の第１ＴＦＴ９ａ及び第２ＴＦＴ９ｂの特性を工程検査で確実に管理することができる。さらに、第１検査部Ｒａの第１検査半導体層１２ｃの電気抵抗と第２検査部Ｒｂの第２検査半導体層１２ｄの電気抵抗との差を検出することにより、第１有機ＥＬ表示装置５０ｂを製造する際に実施された製造工程、すなわち、ゲート絶縁膜形成工程、層間絶縁膜形成工程、第１アニール工程、積層膜パターニング工程及び第２アニール工程が順に行う製造プロセスを推測することができる。
　また、本実施形態の有機ＥＬ表示装置５０ｂ及びその製造方法によれば、額縁領域ＦでＴＦＴが形成された周辺回路Ｅの近傍に検査部Ｒが設けられているので、検査部Ｒの周りの配線パターンの粗密具合が各サブ画素Ｐの配線パターンの粗密具合と近くなり、ＴＦＴ層２０の第１ＴＦＴ９ａ及び第２ＴＦＴ９ｂの特性を工程検査でよりいっそう確実に管理することができる。
　《その他の実施形態》
　上記各実施形態では、正孔注入層、正孔輸送層、発光層、電子輸送層及び電子注入層の５層積層構造の有機ＥＬ層を例示したが、有機ＥＬ層は、例えば、正孔注入層兼正孔輸送層、発光層、及び電子輸送層兼電子注入層の３層積層構造であってもよい。
　また、上記各実施形態では、第１電極を陽極とし、第２電極を陰極とした有機ＥＬ表示装置を例示したが、本発明は、有機ＥＬ層の積層構造を反転させ、第１電極を陰極とし、第２電極を陽極とした有機ＥＬ表示装置にも適用することができる。
　また、上記各実施形態では、第１電極に接続されたＴＦＴの電極をドレイン電極とした有機ＥＬ表示装置を例示したが、本発明は、第１電極に接続されたＴＦＴの電極をソース電極と呼ぶ有機ＥＬ表示装置にも適用することができる。
　また、上記各実施形態では、表示装置として有機ＥＬ表示装置を例に挙げて説明したが、本発明は、電流によって駆動される複数の発光素子を備えた表示装置に適用することができ、例えば、量子ドット含有層を用いた発光素子であるＱＬＥＤ（Quantum-dot light emitting diode）を備えた表示装置に適用することができる。
　以上説明したように、本発明は、フレキシブルな表示装置について有用である。
Ｃｈ，Ｃｉ，Ｃｊ，Ｃｋ，Ｃｖ，Ｃｗ，Ｃｘ，Ｃｙ　　コンタクトホール
Ｄ　　　　表示領域
Ｅ　　　　周辺回路
Ｆ　　　　額縁領域
Ｍ　　　　開口部
Ｐ　　　　サブ画素
Ｒ　　　　検査部
Ｒａ　　　第１検査部
Ｒｂ　　　第２検査部
９ａ　　　第１ＴＦＴ（第１薄膜トランジスタ）
９ｂ　　　第２ＴＦＴ（第１薄膜トランジスタ）
１０　　　樹脂基板層（ベース基板）
１２ａ，１２ｂ　　半導体層
１２ｃ　　第１検査半導体層
１２ｄ　　第２検査半導体層
１３　　　ゲート絶縁膜
１４　　　ゲート線（第１配線層）
１４ａ，１４ｂ　　ゲート電極（第１配線層）
１４ｃ　　下部導電層（第１配線層）
１５　　　第１層間絶縁膜
１７　　　第２層間絶縁膜
１８ａ，１８ｃ　　ソース電極（第２配線層）
１８ｂ，１８ｄ　　ドレイン電極（第２配線層）
１８ｆ　　ソース線（第２配線層）
１８ｇ　　電源線（第２配線層）
１８ｈ　　第１検査第１端子
１８ｉ　　第１検査第２端子
１８ｊ　　第１検査第３端子
１８ｋ　　第１検査第４端子
１８ｖ　　第２検査第１端子
１８ｗ　　第２検査第２端子
１８ｘ　　第２検査第３端子
１８ｙ　　第２検査第４端子
２０　　　ＴＦＴ層（薄膜トランジスタ層）
２５　　　有機ＥＬ素子（有機エレクトロルミネッセンス素子、発光素子）
３０　　　有機ＥＬ素子層（発光素子層）
５０ａ，５０ｂ　　有機ＥＬ表示装置

Claims (13)

  1. 　ベース基板と、
    　上記ベース基板上に設けられ、半導体層、ゲート絶縁膜、第１配線層、層間絶縁膜及び第２配線層が順に積層された薄膜トランジスタ層と、
    　上記薄膜トランジスタ層上に設けられ、表示領域を構成する複数のサブ画素に対応して複数の発光素子が配列された発光素子層とを備え、
    　上記表示領域の周囲には、額縁領域が設けられ、
    　上記額縁領域には、検査部が設けられた表示装置であって、
    　上記検査部は、互いに隣り合うように設けられた第１検査部及び第２検査部を備え、
    　上記第１検査部は、上記半導体層と同一材料により同一層に形成された第１検査半導体層と、該第１検査半導体層を覆うように設けられた上記ゲート絶縁膜及び上記層間絶縁膜と、該層間絶縁膜上に設けられ、上記ゲート絶縁膜及び上記層間絶縁膜の積層膜に形成された各コンタクトホールを介して上記第１検査半導体層に電気的に接続された第１検査第１端子、第１検査第２端子、第１検査第３端子及び第１検査第４端子とを備え、
    　上記第２検査部は、上記半導体層と同一材料により同一層に形成された第２検査半導体層と、該第２検査半導体層を覆うように設けられた上記ゲート絶縁膜及び上記層間絶縁膜と、該層間絶縁膜上に設けられ、上記ゲート絶縁膜及び上記層間絶縁膜の積層膜に形成された各コンタクトホールを介して上記第２検査半導体層に電気的に接続された第２検査第１端子、第２検査第２端子、第２検査第３端子及び第２検査第４端子とを備え、
    　上記第２検査部における上記ゲート絶縁膜及び上記層間絶縁膜の積層膜には、上記第２検査第１端子、上記第２検査第２端子、上記第２検査第３端子及び上記第２検査第４端子の少なくとも１つの間で上方に開口した開口部が設けられていることを特徴とする表示装置。
  2. 　請求項１に記載された表示装置において、
    　上記開口部は、上記第２検査部における上記ゲート絶縁膜及び上記層間絶縁膜の積層膜を貫通するように設けられていることを特徴とする表示装置。
  3. 　請求項１又は２に記載された表示装置において、
    　上記開口部は、上記第２検査第１端子、上記第２検査第２端子、上記第２検査第３端子及び上記第２検査第４端子の各間の領域全体に設けられていることを特徴とする表示装置。
  4. 　請求項１～３の何れか１つに記載された表示装置において、
    　上記第１検査半導体層及び上記第２検査半導体層は、平面視で４方向に分岐するようにそれぞれ形成され、
    　上記第１検査第１端子、上記第１検査第２端子、上記第１検査第３端子及び上記第１検査第４端子は、上記第１検査半導体層の分岐した先に電気的にそれぞれ接続され、
    　上記第２検査第１端子、上記第２検査第２端子、上記第２検査第３端子及び上記第２検査第４端子は、上記第２検査半導体層の分岐した先に電気的にそれぞれ接続されていることを特徴とする表示装置。
  5. 　請求項１～４の何れか１つに記載された表示装置において、
    　上記薄膜トランジスタ層に設けられた薄膜トランジスタは、ｐ型の薄膜トランジスタであることを特徴とする表示装置。
  6. 　請求項１～５の何れか１つに記載された表示装置において、
    　上記検査部は、上記額縁領域に複数設けられていることを特徴とする表示装置。
  7. 　請求項６に記載された表示装置において、
    　上記表示領域は、矩形状に設けられ、
    　上記検査部は、上記額縁領域における上記表示領域の４つの角部に対応する部分にそれぞれ設けられていることを特徴とする表示装置。
  8. 　請求項１～５の何れか１つに記載された表示装置において、
    　上記表示領域は、角部が円弧状の略矩状に設けられ、
    　上記額縁領域には、上記表示領域の周囲に沿って周辺回路が設けられ、
    　上記周辺回路は、上記表示領域の周囲の円弧状の部分において、該円弧状の部分に沿って平面視で階段状に屈曲するように設けられ、
    　上記検査部は、上記周辺回路の屈曲した部分の外側の谷部に設けられていることを特徴とする表示装置。
  9. 　請求項８に記載された表示装置において、
    　上記周辺回路は、ゲート駆動回路であることを特徴とする表示装置。
  10. 　請求項１～９の何れか１つに記載された表示装置において、
    　上記各発光素子は、有機エレクトロルミネッセンス素子であることを特徴とする表示装置。
  11. 　請求項１～１０の何れか１つに記載された表示装置を製造する方法であって、
    　上記半導体層を形成する際に上記第１検査半導体層及び上記第２検査半導体層を形成する半導体層形成工程と、
    　上記半導体層形成工程で形成された上記半導体層、上記第１検査半導体層及び上記第２検査半導体層を覆うように上記ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
    　上記ゲート絶縁膜形成工程で形成された上記ゲート絶縁膜上に層間絶縁膜を形成する層間絶縁膜形成工程と、
    　上記層間絶縁膜形成工程の後に熱処理を行う第１アニール工程と、
    　上記第１アニール工程の後に、上記ゲート絶縁膜及び上記層間絶縁膜の積層膜をパターニングして、上記コンタクトホール及び上記開口部を形成する積層膜パターニング工程と、
    　上記積層膜パターニング工程の後に熱処理を行う第２アニール工程とを備えることを特徴とする表示装置の製造方法。
  12. 　請求項１１に記載された表示装置の製造方法において、
    　上記ゲート絶縁膜形成工程及び上記層間絶縁膜形成工程の間に上記ゲート絶縁膜を介して上記半導体層、上記第１検査半導体層及び上記第２検査半導体層に不純物をドーピングするドーピング工程を備えることを特徴とする表示装置の製造方法。
  13. 　請求項１１又は１２に記載された表示装置の製造方法において、
    　上記第２アニール工程で行う熱処理の温度を上記第１アニール工程で行う熱処理の温度よりも低くすることを特徴とする表示装置の製造方法。
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