WO2020008588A1 - 表示装置及びその製造方法 - Google Patents

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WO2020008588A1
WO2020008588A1 PCT/JP2018/025501 JP2018025501W WO2020008588A1 WO 2020008588 A1 WO2020008588 A1 WO 2020008588A1 JP 2018025501 W JP2018025501 W JP 2018025501W WO 2020008588 A1 WO2020008588 A1 WO 2020008588A1
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WO
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film
display device
frame
tft
bent portion
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Application number
PCT/JP2018/025501
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English (en)
French (fr)
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達 岡部
信介 齋田
市川 伸治
遼佑 郡司
博己 谷山
浩治 神村
彬 井上
康治 谷村
義博 小原
芳浩 仲田
Original Assignee
シャープ株式会社
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Publication date
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    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10OLED displays
    • H10K59/12Active-matrix OLED [AMOLED] displays
    • H10K59/131Interconnections, e.g. wiring lines or terminals
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09FDISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09FDISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
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    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
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    • H05BELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00Electroluminescent light sources
    • H05B33/10Apparatus or processes specially adapted to the manufacture of electroluminescent light sources
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05BELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00Electroluminescent light sources
    • H05B33/12Light sources with substantially two-dimensional radiating surfaces
    • H05B33/22Light sources with substantially two-dimensional radiating surfaces characterised by the chemical or physical composition or the arrangement of auxiliary dielectric or reflective layers

Definitions

  • the present invention relates to a display device and a method for manufacturing the same.
  • a self-luminous organic EL display device using an organic EL (electroluminescence) element has attracted attention as a display device replacing the liquid crystal display device.
  • a flexible organic EL display device in which an organic EL element or the like is formed on a flexible resin substrate has been proposed.
  • the organic EL display device a rectangular display area for displaying an image and a frame area around the display area are provided, and it is desired to reduce the frame area.
  • the wiring arranged in the frame region may be broken.
  • Patent Literature 1 discloses a flexible display device in which a bending hole is formed to remove a part of a buffer film, a gate insulating film, and an interlayer insulating film corresponding to a bending region, thereby preventing disconnection of a wiring. It has been disclosed.
  • an inorganic insulating film such as a base coat film, a gate insulating film, and an interlayer insulating film is provided on a resin substrate, it is necessary to suppress disconnection of wiring arranged in a frame region.
  • the inorganic insulating film in the bent portion of the frame region is removed, a flattening film made of a resin material is formed in the removed portion, and a plurality of wirings extending in parallel with each other are formed on the flattening film. .
  • the metal film formed on the flattening film is patterned by dry etching, the surface layer of the flattening film is also etched. The resulting particles are generated. In such a case, a short circuit may occur between high-density wiring patterns of thin film transistors (TFTs) formed in each pixel in the display region, and the manufacturing yield may be reduced.
  • TFTs thin film transistors
  • the present invention has been made in view of the above point, and an object of the present invention is to suppress occurrence of a short circuit in a wiring pattern of a TFT arranged in a display region due to particles generated from a flattened film in a bent portion. Is to do.
  • a display device includes a resin substrate, a TFT layer provided on the resin substrate, on which a plurality of TFTs are arranged, and a display region provided on the TFT layer.
  • the TFT flattening film is provided with a plurality of connection wirings provided on the frame flattening film so as to extend in parallel with each other in a direction intersecting with the direction in which the bent portion extends.
  • the bent portion is provided in a strip shape on each of the connection wires, and each of the connection wires is provided so as to match the strip portion of the TFT flattening film.
  • a slit is formed in at least one inorganic insulating film constituting the TFT layer, a frame flattening film is provided so as to fill the slit, and a plurality of frame flattening films are provided on the frame flattening film.
  • a connection wiring is provided, and a TFT flattening film is provided in a strip shape on each connection wiring, and each connection wiring is provided so as to match the strip-shaped portion of the TFT flattening film. It is possible to suppress the occurrence of a short circuit in the wiring pattern of the TFT arranged in the display region due to particles generated from the above.
  • FIG. 1 is a plan view showing a schematic configuration of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 2 is a plan view of a display area of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 3 is a sectional view of a display area of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 4 is an equivalent circuit diagram illustrating a TFT layer included in the organic EL display device according to the first embodiment of the present invention.
  • FIG. 5 is a sectional view of an organic EL layer included in the organic EL display device according to the first embodiment of the present invention.
  • FIG. 6 is a plan view of a bent portion of a frame region of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 7 is a cross-sectional view of the bent portion of the frame region of the organic EL display device along the line VII-VII in FIG.
  • FIG. 8 is a cross-sectional view of the bent portion of the frame region of the organic EL display device along the line VIII-VIII in FIG.
  • FIG. 9 is a cross-sectional view of the bent portion of the frame region of the organic EL display device along the line IX-IX in FIG.
  • FIG. 10 is a cross-sectional view of a bent portion of a frame region showing a first patterning step of a TFT layer forming step in the method for manufacturing an organic EL display device according to the first embodiment of the present invention.
  • FIG. 10 is a cross-sectional view of a bent portion of a frame region showing a first patterning step of a TFT layer forming step in the method for manufacturing an organic EL display device according to the first embodiment of the present invention.
  • FIG. 11 is a cross-sectional view of the bent portion of the frame region showing the first half of the second patterning step of the TFT layer forming step in the method for manufacturing the organic EL display device according to the first embodiment of the present invention.
  • FIG. 12 is a cross-sectional view of the bent portion of the frame region showing the latter half of the second patterning step of the TFT layer forming step in the method for manufacturing the organic EL display device according to the first embodiment of the present invention.
  • FIG. 13 is a cross-sectional view of a bent portion of a frame region showing a third patterning step of a TFT layer forming step in the method for manufacturing an organic EL display device according to the first embodiment of the present invention.
  • FIG. 12 is a cross-sectional view of the bent portion of the frame region showing the latter half of the second patterning step of the TFT layer forming step in the method for manufacturing the organic EL display device according to the first embodiment of the present invention.
  • FIG. 13 is a cross-sectional view of a
  • FIG. 14 is a plan view of a bent portion of a frame region showing a fourth patterning step of a TFT layer forming step in the method for manufacturing an organic EL display device according to the first embodiment of the present invention.
  • FIG. 15 is a cross-sectional view of a bent portion of the frame region along the line XV-XV in FIG.
  • FIG. 16 is a cross-sectional view of the bent portion of the frame region along the line XVI-XVI in FIG.
  • FIG. 17 is a plan view of a bent portion of a frame region showing a fifth patterning step of a TFT layer forming step in the method for manufacturing an organic EL display device according to the first embodiment of the present invention.
  • FIG. 15 is a cross-sectional view of a bent portion of the frame region along the line XV-XV in FIG.
  • FIG. 16 is a cross-sectional view of the bent portion of the frame region along the line XVI-XVI in FIG.
  • FIG. 17 is a
  • FIG. 18 is a cross-sectional view of the bent portion of the frame region along the line XVIII-XVIII in FIG.
  • FIG. 19 is a cross-sectional view of the bent portion of the frame region along the line XIX-XIX in FIG.
  • FIG. 20 is a plan view of a bent portion of a frame region in a modification of the organic EL display device according to the first embodiment of the present invention.
  • FIG. 1 is a plan view showing a schematic configuration of the organic EL display device 50a of the present embodiment.
  • FIG. 2 is a plan view of a display area D of the organic EL display device 50a.
  • FIG. 3 is a sectional view of a display area D of the organic EL display device 50a.
  • FIG. 4 is an equivalent circuit diagram showing the TFT layer 20 constituting the organic EL display device 50a.
  • FIG. 5 is a cross-sectional view of the organic EL layer 23 included in the organic EL display device 50a.
  • FIG. 6 is a plan view of a bent portion B of a frame region F of the organic EL display device 50a.
  • FIGS. 7, 8 and 9 are cross-sectional views of the bent portion B of the frame region F of the organic EL display device 50a along the lines VII-VII, VIII-VIII and IX-IX in FIG. is there.
  • the organic EL display device 50 a includes, for example, a display region D provided in a rectangular shape for displaying an image, and a frame region F provided around the display region D.
  • a plurality of sub-pixels P are arranged in a matrix as shown in FIG.
  • a sub-pixel P having a red light-emitting area Lr for performing red display a sub-pixel P having a green light-emitting area Lg for performing green display
  • a sub-pixel P having a blue light-emitting region Lb for performing blue display is provided adjacent to each other.
  • one pixel is configured by three adjacent sub-pixels P having a red light emitting area Lr, a green light emitting area Lg, and a blue light emitting area Lb.
  • a terminal region T is provided at the right end of the frame region F in FIG. Further, in the frame area F, as shown in FIG. 1, between the display area D and the terminal part T, a bent part B which can be bent at 180 ° (U-shape) with the vertical direction in the figure as a bending axis. Are provided so as to extend in one direction (vertical direction in the figure).
  • the organic EL display device 50 a includes, in the display region D, a resin substrate layer 10 provided as a resin substrate, a TFT layer 20 provided on the resin substrate layer 10, and An organic EL element 30 provided as a light emitting element constituting the display area D.
  • the resin substrate layer 10 is made of, for example, a polyimide resin.
  • the TFT layer 20 includes a base coat film 11 provided on the resin substrate layer 10, a plurality of first TFTs 9a, a plurality of second TFTs 9b, and a plurality of capacitors 9c provided on the base coat film 11. It has a TFT flattening film 19 provided on each first TFT 9a, each second TFT 9b, and each capacitor 9c.
  • a plurality of gate lines 14 are provided so as to extend in parallel in the horizontal direction in the drawing.
  • a plurality of source lines 18f are provided so as to extend in parallel with each other in the vertical direction in the figure.
  • a plurality of power lines 18g are provided so as to extend parallel to each other in the vertical direction in the figure.
  • Each power line 18g is provided adjacent to each source line 18f, as shown in FIG.
  • a first TFT 9a, a second TFT 9b, and a capacitor 9c are provided in each sub-pixel P.
  • the base coat film 11 is provided as a lower layer of a first inorganic insulating film including an upper layer and a lower layer, and is made of, for example, a single-layer film or a laminated film of silicon nitride, silicon oxide, silicon oxynitride, or the like.
  • the first TFT 9a is connected to the corresponding gate line 14 and source line 18f in each sub-pixel P, as shown in FIG. Further, as shown in FIG. 3, the first TFT 9a includes a semiconductor layer 12a, a gate insulating film 13, a gate electrode 14a, a first interlayer insulating film 15, and a second interlayer insulating film sequentially provided on the base coat film 11. It includes a film 17, a source electrode 18a and a drain electrode 18b.
  • the semiconductor layer 12a is provided in an island shape on the base coat film 11, and has a channel region, a source region, and a drain region.
  • the gate insulating film 13 is provided so as to cover the semiconductor layer 12a.
  • the gate electrode 14a is provided on the gate insulating film 13 so as to overlap the channel region of the semiconductor layer 12a. Further, as shown in FIG. 3, the first interlayer insulating film 15 and the second interlayer insulating film 17 are sequentially provided so as to cover the gate electrode 14a. The source electrode 18a and the drain electrode 18b are provided on the second interlayer insulating film 17 so as to be separated from each other, as shown in FIG. Further, as shown in FIG.
  • the source electrode 18a and the drain electrode 18b are connected via respective contact holes formed in a laminated film of the gate insulating film 13, the first interlayer insulating film 15 and the second interlayer insulating film 17, It is connected to the source region and the drain region of the semiconductor layer 12a, respectively.
  • the gate insulating film 13 is provided as an upper layer of a first inorganic insulating film including an upper layer and a lower layer, and is formed of, for example, a single-layer film or a stacked film of silicon nitride, silicon oxide, silicon oxynitride, or the like.
  • first interlayer insulating film 15 and the second interlayer insulating film 17 are provided as second inorganic insulating films, respectively, and are formed of, for example, a single-layer film or a stacked film of silicon nitride, silicon oxide, silicon oxynitride, or the like. I have.
  • the second TFT 9b is connected to the corresponding first TFT 9a and the power supply line 18g in each sub-pixel P.
  • the second TFT 9b includes a semiconductor layer 12b, a gate insulating film 13, a gate electrode 14b, a first interlayer insulating film 15, a second interlayer insulating film It includes a film 17, a source electrode 18c and a drain electrode 18d.
  • the semiconductor layer 12b is provided in an island shape on the base coat film 11, and has a channel region, a source region, and a drain region.
  • the gate insulating film 13 is provided so as to cover the semiconductor layer 12b. Further, as shown in FIG.
  • the gate electrode 14b is provided on the gate insulating film 13 so as to overlap the channel region of the semiconductor layer 12b. Further, as shown in FIG. 3, the first interlayer insulating film 15 and the second interlayer insulating film 17 are sequentially provided so as to cover the gate electrode 14b. The source electrode 18c and the drain electrode 18d are provided on the second interlayer insulating film 17 so as to be separated from each other, as shown in FIG. In addition, as shown in FIG. 3, the source electrode 18c and the drain electrode 18d are connected via respective contact holes formed in a stacked film of the gate insulating film 13, the first interlayer insulating film 15 and the second interlayer insulating film 17, It is connected to the source region and the drain region of the semiconductor layer 12b, respectively.
  • first TFT 9a and the second TFT 9b of the top gate type are illustrated, but the first TFT 9a and the second TFT 9b may be a bottom gate type TFT.
  • the capacitor 9c is connected to the corresponding first TFT 9a and the power supply line 18g in each sub-pixel P, as shown in FIG.
  • the capacitor 9c includes a lower conductive layer 14c formed in the same layer with the same material as the gate electrodes 14a and 14b, and a first interlayer insulating layer provided to cover the lower conductive layer 14c.
  • a film 15 and an upper conductive layer 16 provided on the first interlayer insulating film 15 so as to overlap the lower conductive layer 14c are provided.
  • the upper conductive layer 16 is electrically connected to a power supply line 18g via a contact hole formed in the second interlayer insulating film 17.
  • the TFT flattening film 19 has a flat surface in the display area D, and is made of, for example, an organic resin material such as a polyimide resin. Further, the TFT flattening film 19 is provided integrally in the display region D so as to cover each source line 18f and each power supply line 18g.
  • the organic EL element 30 includes a plurality of first electrodes 21, an edge cover 22, a plurality of organic EL layers 23, a second electrode 24, and a sealing film sequentially provided on the TFT flattening film 19. 28.
  • the plurality of first electrodes 21 are provided as pixel electrodes in a matrix on the TFT flattening film 19 so as to correspond to the plurality of sub-pixels P. Further, as shown in FIG. 3, each first electrode 21 is connected to a drain electrode 18d of each second TFT 9b via a contact hole formed in the TFT flattening film 19. Further, the first electrode 21 has a function of injecting holes (holes) into the organic EL layer 23. Further, the first electrode 21 is more preferably formed of a material having a large work function in order to improve the efficiency of injecting holes into the organic EL layer 23.
  • the material forming the first electrode 21 for example, silver (Ag), aluminum (Al), vanadium (V), cobalt (Co), nickel (Ni), tungsten (W), gold (Au) , Titanium (Ti), ruthenium (Ru), manganese (Mn), indium (In), ytterbium (Yb), lithium fluoride (LiF), platinum (Pt), palladium (Pd), molybdenum (Mo), iridium ( Metal materials such as Ir) and tin (Sn).
  • the material forming the first electrode 21 may be an alloy such as astatine (At) / astatin oxide (AtO 2 ).
  • the material forming the first electrode 21 is, for example, a conductive oxide such as tin oxide (SnO), zinc oxide (ZnO), indium tin oxide (ITO), and indium zinc oxide (IZO). There may be. Further, the first electrode 21 may be formed by stacking a plurality of layers made of the above materials. Note that examples of the compound material having a large work function include indium tin oxide (ITO) and indium zinc oxide (IZO).
  • the edge cover 22 is provided in a lattice shape so as to cover the peripheral portion of each first electrode 21.
  • the material forming the edge cover 22 include an organic film such as a polyimide resin, an acrylic resin, a polysiloxane resin, and a novolak resin.
  • each organic EL layer 23 includes a hole injection layer 1, a hole transport layer 2, a light emitting layer 3, an electron transport layer 4, and an electron injection layer provided on the first electrode 21 in order. It has a layer 5.
  • the hole injection layer 1 is also called an anode buffer layer, and has a function of making the energy levels of the first electrode 21 and the organic EL layer 23 close to each other and improving the efficiency of hole injection from the first electrode 21 to the organic EL layer 23.
  • a material constituting the hole injection layer for example, a triazole derivative, an oxadiazole derivative, an imidazole derivative, a polyarylalkane derivative, a pyrazoline derivative, a phenylenediamine derivative, an oxazole derivative, a styrylanthracene derivative, a fluorenone derivative, Hydrazone derivatives, stilbene derivatives and the like can be mentioned.
  • the hole transport layer 2 has a function of improving the efficiency of transporting holes from the first electrode 21 to the organic EL layer 23.
  • the material constituting the hole transport layer 2 include porphyrin derivatives, aromatic tertiary amine compounds, styrylamine derivatives, polyvinylcarbazole, poly-p-phenylenevinylene, polysilane, triazole derivatives, oxadiazole Derivatives, imidazole derivatives, polyarylalkane derivatives, pyrazoline derivatives, pyrazolone derivatives, phenylenediamine derivatives, arylamine derivatives, amine-substituted chalcone derivatives, oxazole derivatives, styrylanthracene derivatives, fluorenone derivatives, hydrazone derivatives, stilbene derivatives, hydrogenated amorphous silicon, Examples include hydrogenated amorphous silicon carbide, zinc sulfide, and zinc selenide.
  • the light emitting layer 3 is formed of a material having high luminous efficiency.
  • the material constituting the light emitting layer 3 include a metal oxinoid compound [8-hydroxyquinoline metal complex], a naphthalene derivative, an anthracene derivative, a diphenylethylene derivative, a vinylacetone derivative, a triphenylamine derivative, a butadiene derivative, and a coumarin derivative.
  • the electron transport layer 4 has a function of efficiently moving electrons to the light emitting layer 3.
  • a material constituting the electron transport layer 4 for example, as an organic compound, an oxadiazole derivative, a triazole derivative, a benzoquinone derivative, a naphthoquinone derivative, an anthraquinone derivative, a tetracyanoanthraquinodimethane derivative, a diphenoquinone derivative, or a fluorenone derivative , Silole derivatives, metal oxinoid compounds and the like.
  • the electron injection layer 5 has a function of making the energy levels of the second electrode 24 and the organic EL layer 23 close to each other and improving the efficiency of injecting electrons from the second electrode 24 into the organic EL layer 23.
  • the drive voltage of the organic EL element 30 can be reduced.
  • the electron injection layer 5 is also called a cathode buffer layer.
  • a material constituting the electron injection layer 5 for example, lithium fluoride (LiF), magnesium fluoride (MgF 2 ), calcium fluoride (CaF 2 ), strontium fluoride (SrF 2 ), barium fluoride Examples thereof include an inorganic alkali compound such as (BaF 2 ), aluminum oxide (Al 2 O 3 ), and strontium oxide (SrO).
  • the second electrode 24 is provided as a common electrode so as to cover each organic EL layer 23 and the edge cover 22, as shown in FIG.
  • the second electrode 24 has a function of injecting electrons into the organic EL layer 23. It is more preferable that the second electrode 24 be made of a material having a small work function in order to improve the efficiency of injecting electrons into the organic EL layer 23.
  • the second electrode 24 for example, silver (Ag), aluminum (Al), vanadium (V), cobalt (Co), nickel (Ni), tungsten (W), gold (Au) , Calcium (Ca), titanium (Ti), yttrium (Y), sodium (Na), ruthenium (Ru), manganese (Mn), indium (In), magnesium (Mg), lithium (Li), ytterbium (Yb) , Lithium fluoride (LiF) and the like.
  • the second electrode 24 is made of, for example, magnesium (Mg) / copper (Cu), magnesium (Mg) / silver (Ag), sodium (Na) / potassium (K), astatine (At) / astatin oxide (AtO2). Formed of alloys such as lithium (Li) / aluminum (Al), lithium (Li) / calcium (Ca) / aluminum (Al), and lithium fluoride (LiF) / calcium (Ca) / aluminum (Al). Is also good.
  • the second electrode 24 may be formed of a conductive oxide such as tin oxide (SnO), zinc oxide (ZnO), indium tin oxide (ITO), and indium zinc oxide (IZO), for example. .
  • the second electrode 24 may be formed by stacking a plurality of layers made of the above materials.
  • the material having a small work function include magnesium (Mg), lithium (Li), lithium fluoride (LiF), magnesium (Mg) / copper (Cu), magnesium (Mg) / silver (Ag), and sodium.
  • (Na) / potassium (K) lithium (Li) / aluminum (Al), lithium (Li) / calcium (Ca) / aluminum (Al), lithium fluoride (LiF) / calcium (Ca) / aluminum (Al) And the like.
  • the sealing film 28 includes a first inorganic film 25 provided so as to cover the second electrode 24, an organic film 26 provided on the first inorganic film 25, and an organic film 26.
  • a second inorganic film 27 provided to cover the organic EL layer 23, and has a function of protecting the organic EL layer 23 from moisture, oxygen, and the like.
  • the first inorganic film 25 and the second inorganic film 27 are made of, for example, silicon nitride (SiNx (x is a positive number)) such as silicon oxide (SiO2), aluminum oxide (Al2O3), trisilicon tetranitride (Si3N4), It is made of an inorganic material such as silicon nitride (SiCN).
  • the organic film 26 is made of, for example, an organic material such as an acrylic resin, a polyurea resin, a parylene resin, a polyimide resin, and a polyamide resin.
  • the organic EL display device 50a includes a resin substrate layer 10 and a base coat film 11, a gate insulating film 13, and a A first interlayer insulating film 15, a second interlayer insulating film 17, a TFT flattening film 19 and an edge cover 22 are provided.
  • the edge cover 22 disposed on the entire surface in the drawing is omitted.
  • the base coat film 11, the gate insulating film 13, the first interlayer insulating film 15 and the second interlayer insulating film 17 have the base coat film 11, the gate insulating film A slit S that penetrates through the film 13, the first interlayer insulating film 15, and the second interlayer insulating film 17 to expose the upper surface of the resin substrate layer 10 is formed.
  • the slit S is provided in a groove shape that penetrates along the direction in which the bent portion B extends.
  • a frame flattening film 8 is provided in the slit S so as to fill the slit S.
  • a plurality of connection wirings 18h extend on the frame flattening film 8 so as to extend in parallel with each other in a direction orthogonal to the direction in which the bent portion B extends. (A hatched portion).
  • first frame wirings 14d are provided between the display region D and the bent portion B so as to extend parallel to each other in a direction orthogonal to the direction in which the bent portion B extends. Is provided.
  • the first frame wiring 14d is provided between the gate insulating film 13 and the first interlayer insulating film 15, and is formed by a gate metal film 14m (first metal film) described later. I have.
  • the connection wiring 18h corresponding to the first frame wiring 14d is, as shown in FIGS. 6 and 7, a first contact hole formed in a laminated film of the first interlayer insulating film 15 and the second interlayer insulating film 17. It is electrically connected via Ha.
  • the first contact hole Ha is provided so as not to overlap with the frame flattening film 8 as shown in FIGS.
  • a plurality of second frame wirings 14e extend parallel to each other in a direction orthogonal to the direction in which the bent portion B extends. Is provided.
  • the second frame wiring 14e is provided between the gate insulating film 13 and the first interlayer insulating film 15, and is formed by a gate metal film 14m (first metal film) described later. I have.
  • the connection wiring 18h corresponding to the second frame wiring 14e is, as shown in FIGS. 6 and 7, a second contact hole formed in a laminated film of the first interlayer insulating film 15 and the second interlayer insulating film 17. They are electrically connected via Hb.
  • the second contact hole Hb is provided so as not to overlap the frame flattening film 8 as shown in FIGS.
  • the TFT flattening film 19 is provided with a plurality of openings M at the bent portion B so as to extend parallel to each other in a direction orthogonal to the direction in which the bent portion B extends. And a plurality of strips 19a arranged between adjacent openings M and provided in a strip on each connection wiring 18h. 6 and 7, the TFT flattening film 19 is provided so as to overlap with each of the first frame wirings 14d and each of the second frame wirings 14e.
  • the frame flattening film 8 is made of, for example, an organic resin material such as a polyimide resin.
  • connection wiring 18h is provided so as to be aligned with the strip 19a of the TFT flattening film 19 in the width direction as shown in FIGS.
  • the connection wiring 18h is provided so as to straddle the frame flattening film 8, as shown in FIGS.
  • the connection wiring 18h is formed of a source metal film 18m (second metal film) described later.
  • the “matching” means that, as described later, for example, when the source metal film 18m is patterned by dry etching, the strip 19a of the TFT flattening film 19 serves as a mask. This means that both side edges of the band-shaped portion 19a of the TFT flattening film 19 and both side edges of the connection wiring 18h are aligned.
  • connection wiring 18h The width of the connection wiring 18h is, for example, about 9 ⁇ m, and the interval between the adjacent connection wirings 18h is, for example, about 5 ⁇ m.
  • the distance between the adjacent source line 18f and power supply line 18g is, for example, about 2.5 ⁇ m.
  • each of the edge covers 22 includes a connection wiring 18h, a band-shaped portion 19a of the TFT flattening film 19 disposed on each connection wiring 18h, and a frame flat exposed from each connection wiring 18h. It is provided to cover the passivation film 8, the TFT flattening film 19, and the frame interlayer flattening film 8 and the second interlayer insulating film 17 exposed from the TFT flattening film 19.
  • the first TFT 9a is turned on by inputting a gate signal to the first TFT 9a via the gate line 14, and the gate electrode of the second TFT 9b is connected via the source line 18f.
  • a predetermined voltage corresponding to the source signal is written in the capacitor 14c and the capacitor 9c, and a current from the power supply line 18g defined based on the gate voltage of the second TFT 9b is supplied to the organic EL layer 23.
  • the light-emitting layer 3 emits light to display an image.
  • the gate voltage of the second TFT 9b is held by the capacitor 9c, so that light emission by the light emitting layer 3 is continued until a gate signal of the next frame is input. Will be maintained.
  • FIG. 10, FIG. 11, FIG. 12 and FIG. 13 show the first patterning step of the TFT layer forming step, the first half of the second patterning step, and the second patterning step in the method of manufacturing the organic EL display device 50a of the present embodiment.
  • FIG. 14 is a plan view of the bent portion B of the frame region F showing a fourth patterning step of the TFT layer forming step in the method of manufacturing the organic EL display device 50a of the present embodiment.
  • FIGS. 10 show the first patterning step of the TFT layer forming step, the first half of the second patterning step, and the second patterning step in the method of manufacturing the organic EL display device 50a of the present embodiment.
  • region F which shows the latter half and 3rd patterning process.
  • FIG. 14 is a plan view of the bent portion B of the frame region F showing a fourth patterning step of the TFT layer forming step
  • FIG. 15 and 16 are cross-sectional views of the bent portion B of the frame region F along the lines XV-XV and XVI-XVI in FIG.
  • FIG. 17 is a plan view of the bent portion B of the frame region F showing a fifth patterning step of the TFT layer forming step in the method of manufacturing the organic EL display device 50a of the present embodiment.
  • 18 and 19 are cross-sectional views of the bent portion B of the frame region F along the lines XVIII-XVIII and XIX-XIX in FIG.
  • the method of manufacturing the organic EL display device 50a according to the present embodiment includes a TFT layer forming step including first to sixth patterning steps, and an organic EL element forming step including a first electrode forming step and an edge cover forming step.
  • ⁇ TFT layer forming step> First, for example, after a resin substrate layer 10 is formed on a glass substrate 100 (see FIG. 10), a silicon nitride, silicon oxide, silicon oxynitride, or the like is formed on the resin substrate layer 10 by a CVD (chemical vapor deposition) method.
  • a lower layer 11m of an inorganic insulating film and an amorphous silicon film are sequentially formed. Then, after the amorphous silicon film is crystallized by laser annealing or the like to form a polysilicon film, the polysilicon film is patterned to form semiconductor layers 12a and 12b.
  • an upper layer 13m of a first inorganic insulating film such as silicon nitride, silicon oxide, or silicon oxynitride is formed by, for example, a CVD method so as to cover the semiconductor layers 12a and 12b, and then a titanium film is formed by a sputtering method.
  • the gate metal film 14m is patterned to form the gate electrode 14a of each first TFT 9a, the gate electrode 14b of each second TFT 9b, the lower conductive layer 14c of each capacitor 9c, and each gate line 14.
  • the first frame wirings 14d and the second frame wirings 14e are formed in the frame region F (first patterning step).
  • each first TFT 9a the gate electrode 14b of each second TFT 9b, the lower conductive layer 14c of each capacitor 9c, each gate line 14, each first frame wiring 14d, and each second frame wiring 14e are covered.
  • a lower layer 15m of a second inorganic insulating film such as silicon nitride, silicon oxide, or silicon oxynitride is formed by a CVD method, and then, for example, a metal film such as a titanium film is formed by a sputtering method. The metal film is patterned to form the upper conductive layer 16 of each capacitor 9c.
  • an upper layer 17m of a second inorganic insulating film such as silicon nitride, silicon oxide, or silicon oxynitride is formed by, for example, a CVD method so as to cover the upper conductive layer 16, and then a lower layer 15m of the second inorganic insulating film is formed.
  • the first contact hole Ha and the second contact hole Hb are formed as shown in FIG. 11 by patterning the laminated film of the upper layer 17m and the lower layer 11m, the upper layer 13m of the first inorganic insulating film, and the second contact hole Hb.
  • a slit S is formed in the bent portion B, and the base coat film 11, the gate insulating film 13, the first interlayer insulating film 15 and a second interlayer insulating film 17 are formed (second patterning step).
  • the first organic film 8m having photosensitivity is applied to the surface of the substrate on which the slits S are formed, for example, by an inkjet method, and then the first organic film 8m is patterned by exposure, development, and baking. As shown in FIG. 13, a frame flattening film 8 is formed so as to fill the slit S (third patterning step).
  • a source metal film 18m such as a titanium film (upper layer) / aluminum film (middle layer) / titanium film (lower layer) is formed by, for example, a sputtering method so as to cover the second interlayer insulating film 17 and the frame flattening film 8.
  • the source metal film 18m is patterned to form a source electrode 18a and a drain electrode 18d of each first TFT 9a, a source electrode 18c and a drain electrode of each second TFT 9b, each source line 18f, and each power supply line 18g.
  • the frame region F as shown in FIGS.
  • connection wiring conductive layer 18n is formed so as to cover the frame flattening film 8, the first contact holes Ha and the second contact holes Hb (FIG. 4 patterning step).
  • the connection wiring conductive layer 18n is formed so as to cover the upper surface of the frame flattening film 8 protruding from the slit S.
  • an ink jet is formed so as to cover the source electrode 18a and the drain electrode 18d of each first TFT 9a, the source electrode 18c and the drain electrode of each second TFT 9b, each source line 18f, each power supply line 18g, and the connection wiring conductive layer 18n.
  • the second organic film 19m is patterned by exposure, development and baking, and in the frame region F, as shown in FIGS. TFT flattening film in which a plurality of openings M are arranged so as to connect a portion between the first contact holes Ha and a portion between the plurality of second contact holes Hb to cross the connection wiring conductive layer 18n. 19 is formed (fifth patterning step).
  • connection wiring conductive layer 18n exposed from each opening M of the TFT flattening film 19 is dry-etched to form a plurality of first contact holes Ha and a plurality of second contact holes Ha as shown in FIGS.
  • a plurality of connection wirings 18h respectively connecting the contact holes Hb are formed (sixth patterning step).
  • the sixth patterning step only the connection wiring conductive layer 18n exposed from each opening M of the TFT flattening film 19 is etched, and the source electrode 18a and the drain electrode 18d of each first TFT 9a arranged in the display area D are etched.
  • the source electrode 18c and the drain electrode 18d of each second TFT 9b, each source line 18f, and each power supply line 18g are covered with the TFT flattening film 19.
  • the first electrode 21, the edge cover 22, the organic EL layer 23 (the hole injection layer 1, The hole transport layer 2, the light emitting layer 3, the electron transport layer 4, the electron injection layer 5), and the second electrode 24 are formed.
  • the edge cover forming step performed after the first electrode forming step of forming the first electrode 21 on the TFT layer 20 in the display area D, the peripheral end of each first electrode 21 is covered, and in the frame area F, The edge cover 22 is formed so as to cover each connection wiring 18h and each band 19a of the TFT flattening film 19 disposed on each connection wiring 18h.
  • an inorganic insulating film such as a silicon nitride film, a silicon oxide film, or a silicon oxynitride film is formed on the substrate surface on which the second electrode 24 is formed by a plasma CVD (chemical vapor deposition) method. Then, a first inorganic film 25 is formed.
  • an organic resin material such as an acrylic resin is formed on the surface of the substrate on which the first inorganic film 25 is formed, for example, by an inkjet method to form an organic film 26.
  • an inorganic insulating film such as a silicon nitride film, a silicon oxide film, a silicon oxynitride film, or the like is formed on the substrate on which the organic film 26 is formed by a plasma CVD method using a mask.
  • An inorganic film 27 is formed. In this manner, the sealing film 28 including the first inorganic film 25, the organic film 26, and the second inorganic film 27 is formed, and the organic EL element 30 is formed.
  • a protective sheet (not shown) is attached to the surface of the substrate on which the organic EL element 30 is formed, and then a laser beam is irradiated from the glass substrate 100 side of the resin substrate layer 10 so that the lower surface of the resin substrate layer 10
  • the glass substrate 100 is peeled off, and a protective sheet (not shown) is attached to the lower surface of the resin substrate layer 10 from which the glass substrate 100 has been peeled off.
  • the organic EL display device 50a of the present embodiment can be manufactured.
  • the organic EL display device 50a in which the belt-like portion 19a of the TFT flattening film 19 is provided integrally with the main body of the TFT flattening film 19 is exemplified.
  • the organic EL display device 50b in which the strip portion 19b of the film 19 is provided separately from the main body of the TFT flattening film 19 may be used.
  • FIG. 20 is a plan view of a bent portion B of a frame region F of an organic EL display device 50b which is a modification of the organic EL display device 50a.
  • the edge cover 22 arranged on the entire surface in the drawing is omitted.
  • the first interlayer insulating film 15 and the second interlayer insulating film F cover the first frame wiring 14d and the second frame wiring 14e in the frame region F.
  • An insulating film 17 is provided, and each connection wiring 18h (hatched in the drawing) is provided through a first contact hole Ha and a second contact hole Hb formed in a laminated film of the first interlayer insulating film 15 and the second interlayer insulating film 17.
  • each of the first frame wirings 14d and each of the second frame wirings 14e are electrically connected.
  • a strip-shaped portion 19b of the TFT flattening film 19 is provided in an island shape on each connection wire 18h, and each connection wire 18h is aligned with the strip-shaped portion 19b in the width direction. Is provided. According to the organic EL display device 50b, since a residue of the conductive film for forming the first electrode 21 is unlikely to be interposed between the adjacent strip portions 19b, a short circuit between the adjacent connection wirings 18h is suppressed. can do. Further, as shown in FIG. 20, the horizontal length Xa of each connection wiring 18h is shorter than the horizontal length Xc of each strip 19b of the TFT flattening film 19 in the drawing.
  • the base coat film 11, the gate insulating film 13, and the first interlayer constituting the TFT layer 20 are formed at the bent portion B of the frame region F.
  • a slit S is formed in the laminated film of the insulating film 15 and the second interlayer insulating film 17, a frame flattening film 8 is provided to fill the slit S, and a plurality of connection wirings 18h are provided on the frame flattening film 8.
  • a TFT flattening film 19 is provided on each connection wiring 18h in a strip shape, and each connection wiring 18h is provided so as to match the strip portion 18a of the TFT flattening film 19.
  • connection wiring 18h when the connection wiring 18h is formed, the connection wiring conductive layer 18n exposed from each opening M of the TFT flattening film 19 is dry-etched to form the connection wiring 18h. Even if particles are generated from the surface layer of the frame flattening film 8 under the conductive layer 18n, each first TFT 9a, each second TFT 9b, each source line 18f, and each power supply line formed in the fourth patterning step of the TFT layer forming step. 18 g is covered with the TFT flattening film 19.
  • the base coat film 11, the gate insulating film 13, the first interlayer insulating film 15, A slit S is formed in the laminated film of the second interlayer insulating film 17, and a frame flattening film 8 made of resin is provided to fill the slit S.
  • a frame flattening film 8 made of resin is provided to fill the slit S.
  • the organic EL layer having a five-layered structure including the hole injection layer, the hole transport layer, the light emitting layer, the electron transport layer, and the electron injection layer is exemplified. It may have a three-layer structure of an injection layer and a hole transport layer, a light emitting layer, and an electron transport layer and an electron injection layer.
  • the organic EL display device in which the first electrode is used as an anode and the second electrode is used as a cathode is exemplified.
  • the present invention inverts the stacked structure of the organic EL layer and uses the first electrode as a cathode. Also, the present invention can be applied to an organic EL display device using the second electrode as an anode.
  • the organic EL display device in which the electrode of the TFT connected to the first electrode is used as the drain electrode is exemplified.
  • the present invention calls the electrode of the TFT connected to the first electrode a source electrode.
  • the present invention can be applied to an organic EL display device.
  • the organic EL display device is described as an example of the display device.
  • the present invention can be applied to a display device including a plurality of light emitting elements driven by current.
  • the present invention can be applied to a display device provided with a QLED (Quantum-dot-light-emitting-diode) that is a light-emitting element using a quantum dot-containing layer.
  • QLED Quantum-dot-light-emitting-diode
  • the present invention is useful for a flexible display device.

Landscapes

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Abstract

額縁領域(F)の折り曲げ部において、TFT層を構成する少なくとも一層の無機絶縁膜にスリット(S)が形成され、そのスリット(S)を埋めるように額縁平坦化膜(8)が設けられ、その額縁平坦化膜(8)上に複数の接続配線(18h)が設けられ、各接続配線(18h)上にTFT平坦化膜(19)が帯状に設けられ、各接続配線(18h)がTFT平坦化膜(19)の帯状の部分と整合するように設けられている。

Description

表示装置及びその製造方法
 本発明は、表示装置及びその製造方法に関するものである。
 近年、液晶表示装置に代わる表示装置として、有機EL(electroluminescence)素子を用いた自発光型の有機EL表示装置が注目されている。この有機EL表示装置では、可撓性を有する樹脂基板上に有機EL素子等を形成したフレキシブルな有機EL表示装置が提案されている。ここで、有機EL表示装置では、画像表示を行う矩形状の表示領域と、その表示領域の周囲に額縁領域とが設けられ、額縁領域を縮小させることが要望されている。そして、フレキシブルな有機EL表示装置では、額縁領域を折り曲げることにより、額縁領域が占有する面積を小さくすると、その額縁領域に配置された配線が破断するおそれがある。
 例えば、特許文献1には、ベンディングホールを形成することにより、ベンディング領域に対応するバッファ膜、ゲート絶縁膜及び層間絶縁膜のそれぞれ一部を除去して、配線の断線を防止するフレキシブル表示装置が開示されている。
特開2014-232300号公報
 ところで、フレキシブルな有機EL表示装置では、樹脂基板上にベースコート膜、ゲート絶縁膜及び層間絶縁膜等の無機絶縁膜が設けられているので、額縁領域に配置された配線の断線を抑制するために、額縁領域の折り曲げ部における無機絶縁膜を除去して、その除去した部分に樹脂材料からなる平坦化膜を形成し、その平坦化膜上に互いに平行に延びる複数の配線を形成することがある。ここで、平坦化膜上に複数の配線を形成する際には、平坦化膜上に成膜した金属膜をドライエッチングによりパターニングすると、平坦化膜の表層もエッチングされるので、平坦化膜に起因するパーティクルが発生してしまう。そうなると、表示領域の各画素に形成されたTFT(thin film transistor)の高密度の配線パターン間に短絡が発生して、製造歩留まりが低下するおそれがある。
 本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、折り曲げ部の平坦化膜から発生するパーティクルによる表示領域に配置されたTFTの配線パターンでの短絡の発生を抑制することにある。
 上記目的を達成するために、本発明に係る表示装置は、樹脂基板と、上記樹脂基板上に設けられ、複数のTFTが配置されたTFT層と、上記TFT層上に設けられ、表示領域を構成する発光素子と、上記表示領域の周囲に設けられた額縁領域と、上記額縁領域の端部に設けられた端子部と、上記表示領域及び上記端子部の間に一方向に延びるように設けられた折り曲げ部と、上記TFT層を構成し、上記樹脂基板上に設けられた少なくとも一層の無機絶縁膜と、上記TFT層を構成し、上記複数のTFT上に設けられたTFT平坦化膜とを備え、上記折り曲げ部において、上記少なくとも一層の無機絶縁膜には、該無機絶縁膜を貫通して上記折り曲げ部の延びる方向に延びるようにスリットが形成され、該スリットを埋めるように額縁平坦化膜が設けられ、該額縁平坦化膜上に上記折り曲げ部の延びる方向と交差する方向に互いに平行に延びるように複数の接続配線が設けられた表示装置であって、上記TFT平坦化膜は、上記折り曲げ部において、上記各接続配線上に帯状に設けられ、上記各接続配線は、上記TFT平坦化膜の帯状の部分と整合するように設けられていることを特徴とする。
 本発明によれば、折り曲げ部において、TFT層を構成する少なくとも一層の無機絶縁膜にスリットが形成され、そのスリットを埋めるように額縁平坦化膜が設けられ、その額縁平坦化膜上に複数の接続配線が設けられ、各接続配線上にTFT平坦化膜が帯状に設けられ、各接続配線がTFT平坦化膜の帯状の部分と整合するように設けられているので、折り曲げ部の平坦化膜から発生するパーティクルによる表示領域に配置されたTFTの配線パターンでの短絡の発生を抑制することができる。
図1は、本発明の第1の実施形態に係る有機EL表示装置の概略構成を示す平面図である。 図2は、本発明の第1の実施形態に係る有機EL表示装置の表示領域の平面図である。 図3は、本発明の第1の実施形態に係る有機EL表示装置の表示領域の断面図である。 図4は、本発明の第1の実施形態に係る有機EL表示装置を構成するTFT層を示す等価回路図である。 図5は、本発明の第1の実施形態に係る有機EL表示装置を構成する有機EL層の断面図である。 図6は、本発明の第1の実施形態に係る有機EL表示装置の額縁領域の折り曲げ部の平面図である。 図7は、図6中のVII-VII線に沿った有機EL表示装置の額縁領域の折り曲げ部の断面図である。 図8は、図6中のVIII-VIII線に沿った有機EL表示装置の額縁領域の折り曲げ部の断面図である。 図9は、図6中のIX-IX線に沿った有機EL表示装置の額縁領域の折り曲げ部の断面図である。 図10は、本発明の第1の実施形態に係る有機EL表示装置の製造方法におけるTFT層形成工程の第1パターニング工程を示す額縁領域の折り曲げ部の断面図である。 図11は、本発明の第1の実施形態に係る有機EL表示装置の製造方法におけるTFT層形成工程の第2パターニング工程の前半を示す額縁領域の折り曲げ部の断面図である。 図12は、本発明の第1の実施形態に係る有機EL表示装置の製造方法におけるTFT層形成工程の第2パターニング工程の後半を示す額縁領域の折り曲げ部の断面図である。 図13は、本発明の第1の実施形態に係る有機EL表示装置の製造方法におけるTFT層形成工程の第3パターニング工程を示す額縁領域の折り曲げ部の断面図である。 図14は、本発明の第1の実施形態に係る有機EL表示装置の製造方法におけるTFT層形成工程の第4パターニング工程を示す額縁領域の折り曲げ部の平面図である。 図15は、図14中のXV-XV線に沿った額縁領域の折り曲げ部の断面図である。 図16は、図14中のXVI-XVI線に沿った額縁領域の折り曲げ部の断面図である。 図17は、本発明の第1の実施形態に係る有機EL表示装置の製造方法におけるTFT層形成工程の第5パターニング工程を示す額縁領域の折り曲げ部の平面図である。 図18は、図17中のXVIII-XVIII線に沿った額縁領域の折り曲げ部の断面図である。 図19は、図17中のXIX-XIX線に沿った額縁領域の折り曲げ部の断面図である。 図20は、本発明の第1の実施形態に係る有機EL表示装置の変形例における額縁領域の折り曲げ部の平面図である。
 以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
 《第1の実施形態》
 図1~図20は、本発明に係る表示装置の第1の実施形態を示している。なお、以下の各実施形態では、発光素子を備えた表示装置として、有機EL素子を備えた有機EL表示装置を例示する。ここで、図1は、本実施形態の有機EL表示装置50aの概略構成を示す平面図である。また、図2は、有機EL表示装置50aの表示領域Dの平面図である。また、図3は、有機EL表示装置50aの表示領域Dの断面図である。また、図4は、有機EL表示装置50aを構成するTFT層20を示す等価回路図である。また、図5は、有機EL表示装置50aを構成する有機EL層23の断面図である。また、図6は、有機EL表示装置50aの額縁領域Fの折り曲げ部Bの平面図である。また、図7、図8及び図9は、図6中のVII-VII線、VIII-VIII線及びIX-IX線に沿った有機EL表示装置50aの額縁領域Fの折り曲げ部Bの断面図である。
 有機EL表示装置50aは、図1に示すように、例えば、矩形状に設けられた画像表示を行う表示領域Dと、表示領域Dの周囲に設けられた額縁領域Fとを備えている。
 表示領域Dには、図2に示すように、複数のサブ画素Pがマトリクス状に配列されている。また、表示領域Dでは、図2に示すように、例えば、赤色の表示を行うための赤色発光領域Lrを有するサブ画素P、緑色の表示を行うための緑色発光領域Lgを有するサブ画素P、及び青色の表示を行うための青色発光領域Lbを有するサブ画素Pが互いに隣り合うように設けられている。なお、表示領域Dでは、例えば、赤色発光領域Lr、緑色発光領域Lg及び青色発光領域Lbを有する隣り合う3つのサブ画素Pにより、1つの画素が構成されている。
 額縁領域Fの図1中右端部には、端子領域Tが設けられている。また、額縁領域Fにおいて、図1に示すように、表示領域D及び端子部Tの間には、図中縦方向を折り曲げの軸として180°に(U字状に)折り曲げ可能な折り曲げ部Bが一方向(図中縦方向)に延びるように設けられている。
 有機EL表示装置50aは、図3に示すように、表示領域Dにおいて、樹脂基板として設けられた樹脂基板層10と、樹脂基板層10上に設けられたTFT層20と、TFT層20上に表示領域Dを構成する発光素子として設けられた有機EL素子30とを備えている。
 樹脂基板層10は、例えば、ポリイミド樹脂等により構成されている。
 TFT層20は、図3に示すように、樹脂基板層10上に設けられたベースコート膜11と、ベースコート膜11上に設けられた複数の第1TFT9a、複数の第2TFT9b及び複数のキャパシタ9cと、各第1TFT9a、各第2TFT9b及び各キャパシタ9c上に設けられたTFT平坦化膜19とを備えている。ここで、TFT層20では、図2及び図4に示すように、図中横方向に互いに平行に延びるように複数のゲート線14が設けられている。また、TFT層20では、図2及び図4に示すように、図中縦方向に互いに平行に延びるように複数のソース線18fが設けられている。また、TFT層20では、図2及び図4に示すように、図中縦方向に互いに平行に延びるように複数の電源線18gが設けられている。なお、各電源線18gは、図2に示すように、各ソース線18fと隣り合うように設けられている。また、TFT層20では、図4に示すように、各サブ画素Pにおいて、第1TFT9a、第2TFT9b及びキャパシタ9cがそれぞれ設けられている。
 ベースコート膜11は、上層及び下層からなる第1無機絶縁膜の下層として設けられ、例えば、窒化シリコン、酸化シリコン、酸窒化シリコン等の単層膜又は積層膜により構成されている。
 第1TFT9aは、図4に示すように、各サブ画素Pにおいて、対応するゲート線14及びソース線18fに接続されている。また、第1TFT9aは、図3に示すように、ベースコート膜11上に順に設けられた半導体層12aと、ゲート絶縁膜13と、ゲート電極14aと、第1層間絶縁膜15と、第2層間絶縁膜17と、ソース電極18a及びドレイン電極18bとを備えている。ここで、半導体層12aは、図3に示すように、ベースコート膜11上に島状に設けられ、チャネル領域、ソース領域及びドレイン領域を有している。また、ゲート絶縁膜13は、図3に示すように、半導体層12aを覆うように設けられている。また、ゲート電極14aは、図3に示すように、ゲート絶縁膜13上に半導体層12aのチャネル領域と重なるように設けられている。また、第1層間絶縁膜15及び第2層間絶縁膜17は、図3に示すように、ゲート電極14aを覆うように順に設けられている。また、ソース電極18a及びドレイン電極18bは、図3に示すように、第2層間絶縁膜17上に互いに離間するように設けられている。また、ソース電極18a及びドレイン電極18bは、図3に示すように、ゲート絶縁膜13、第1層間絶縁膜15及び第2層間絶縁膜17の積層膜に形成された各コンタクトホールを介して、半導体層12aのソース領域及びドレイン領域にそれぞれ接続されている。なお、ゲート絶縁膜13は、上層及び下層からなる第1無機絶縁膜の上層として設けられ、例えば、窒化シリコン、酸化シリコン、酸窒化シリコン等の単層膜又は積層膜により構成されている。また、第1層間絶縁膜15及び第2層間絶縁膜17は、第2無機絶縁膜としてそれぞれ設けられ、例えば、窒化シリコン、酸化シリコン、酸窒化シリコン等の単層膜又は積層膜により構成されている。
 第2TFT9bは、図4に示すように、各サブ画素Pにおいて、対応する第1TFT9a及び電源線18gに接続されている。また、第2TFT9bは、図3に示すように、ベースコート膜11上に順に設けられた半導体層12bと、ゲート絶縁膜13と、ゲート電極14bと、第1層間絶縁膜15と、第2層間絶縁膜17と、ソース電極18c及びドレイン電極18dとを備えている。ここで、半導体層12bは、図3に示すように、ベースコート膜11上に島状に設けられ、チャネル領域、ソース領域及びドレイン領域を有している。また、ゲート絶縁膜13は、図3に示すように、半導体層12bを覆うように設けられている。また、ゲート電極14bは、図3に示すように、ゲート絶縁膜13上に半導体層12bのチャネル領域と重なるように設けられている。また、第1層間絶縁膜15及び第2層間絶縁膜17は、図3に示すように、ゲート電極14bを覆うように順に設けられている。また、ソース電極18c及びドレイン電極18dは、図3に示すように、第2層間絶縁膜17上に互いに離間するように設けられている。また、ソース電極18c及びドレイン電極18dは、図3に示すように、ゲート絶縁膜13、第1層間絶縁膜15及び第2層間絶縁膜17の積層膜に形成された各コンタクトホールを介して、半導体層12bのソース領域及びドレイン領域にそれぞれ接続されている。
 なお、本実施形態では、トップゲート型の第1TFT9a及び第2TFT9bを例示したが、第1TFT9a及び第2TFT9bは、ボトムゲート型のTFTであってもよい。
 キャパシタ9cは、図4に示すように、各サブ画素Pにおいて、対応する第1TFT9a及び電源線18gに接続されている。ここで、キャパシタ9cは、図3に示すように、ゲート電極14a及び14bと同一材料により同一層に形成された下部導電層14cと、下部導電層14cを覆うように設けられた第1層間絶縁膜15と、第1層間絶縁膜15上に下部導電層14cと重なるように設けられた上部導電層16とを備えている。なお、上部導電層16は、図3に示すように、第2層間絶縁膜17に形成されたコンタクトホールを介して電源線18gに電気的に接続されている。
 TFT平坦化膜19は、表示領域Dにおいて平坦な表面を有し、例えば、ポリイミド樹脂等の有機樹脂材料により構成されている。また、TFT平坦化膜19は、表示領域Dにおいて、各ソース線18f及び各電源線18gを覆うように一体に設けられている。
 有機EL素子30は、図3に示すように、TFT平坦化膜19上に順に設けられた複数の第1電極21、エッジカバー22、複数の有機EL層23、第2電極24及び封止膜28を備えている。
 複数の第1電極21は、図3に示すように、複数のサブ画素Pに対応するように、TFT平坦化膜19上にマトリクス状に画素電極として設けられている。また、各第1電極21は、図3に示すように、TFT平坦化膜19に形成されたコンタクトホールを介して、各第2TFT9bのドレイン電極18dに接続されている。また、第1電極21は、有機EL層23にホール(正孔)を注入する機能を有している。また、第1電極21は、有機EL層23への正孔注入効率を向上させるために、仕事関数の大きな材料で形成するのがより好ましい。ここで、第1電極21を構成する材料としては、例えば、銀(Ag)、アルミニウム(Al)、バナジウム(V)、コバルト(Co)、ニッケル(Ni)、タングステン(W)、金(Au)、チタン(Ti)、ルテニウム(Ru)、マンガン(Mn)、インジウム(In)、イッテルビウム(Yb)、フッ化リチウム(LiF)、白金(Pt)、パラジウム(Pd)、モリブデン(Mo)、イリジウム(Ir)、スズ(Sn)等の金属材料が挙げられる。また、第1電極21を構成する材料は、例えば、アスタチン(At)/酸化アスタチン(AtO)等の合金であっても構わない。さらに、第1電極21を構成する材料は、例えば、酸化スズ(SnO)、酸化亜鉛(ZnO)、インジウムスズ酸化物(ITO)、インジウム亜鉛酸化物(IZO)のような導電性酸化物等であってもよい。また、第1電極21は、上記材料からなる層を複数積層して形成されていてもよい。なお、仕事関数の大きな化合物材料としては、例えば、インジウムスズ酸化物(ITO)やインジウム亜鉛酸化物(IZO)等が挙げられる。
 エッジカバー22は、図3に示すように、各第1電極21の周縁部を覆うように格子状に設けられている。ここで、エッジカバー22を構成する材料としては、例えば、ポリイミド樹脂、アクリル樹脂、ポリシロキサン樹脂、ノボラック樹脂等の有機膜が挙げられる。
 複数の有機EL層23は、図3に示すように、各第1電極21上に配置され、複数のサブ画素に対応するように、マトリクス状に設けられている。ここで、各有機EL層23は、図5に示すように、第1電極21上に順に設けられた正孔注入層1、正孔輸送層2、発光層3、電子輸送層4及び電子注入層5を備えている。
 正孔注入層1は、陽極バッファ層とも呼ばれ、第1電極21と有機EL層23とのエネルギーレベルを近づけ、第1電極21から有機EL層23への正孔注入効率を改善する機能を有している。ここで、正孔注入層1を構成する材料としては、例えば、トリアゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、ポリアリールアルカン誘導体、ピラゾリン誘導体、フェニレンジアミン誘導体、オキサゾール誘導体、スチリルアントラセン誘導体、フルオレノン誘導体、ヒドラゾン誘導体、スチルベン誘導体等が挙げられる。
 正孔輸送層2は、第1電極21から有機EL層23への正孔の輸送効率を向上させる機能を有している。ここで、正孔輸送層2を構成する材料としては、例えば、ポルフィリン誘導体、芳香族第三級アミン化合物、スチリルアミン誘導体、ポリビニルカルバゾール、ポリ-p-フェニレンビニレン、ポリシラン、トリアゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、ポリアリールアルカン誘導体、ピラゾリン誘導体、ピラゾロン誘導体、フェニレンジアミン誘導体、アリールアミン誘導体、アミン置換カルコン誘導体、オキサゾール誘導体、スチリルアントラセン誘導体、フルオレノン誘導体、ヒドラゾン誘導体、スチルベン誘導体、水素化アモルファスシリコン、水素化アモルファス炭化シリコン、硫化亜鉛、セレン化亜鉛等が挙げられる。
 発光層3は、第1電極21及び第2電極24による電圧印加の際に、第1電極21及び第2電極24から正孔及び電子がそれぞれ注入されると共に、正孔及び電子が再結合する領域である。ここで、発光層3は、発光効率が高い材料により形成されている。そして、発光層3を構成する材料としては、例えば、金属オキシノイド化合物[8-ヒドロキシキノリン金属錯体]、ナフタレン誘導体、アントラセン誘導体、ジフェニルエチレン誘導体、ビニルアセトン誘導体、トリフェニルアミン誘導体、ブタジエン誘導体、クマリン誘導体、ベンズオキサゾール誘導体、オキサジアゾール誘導体、オキサゾール誘導体、ベンズイミダゾール誘導体、チアジアゾール誘導体、ベンズチアゾール誘導体、スチリル誘導体、スチリルアミン誘導体、ビススチリルベンゼン誘導体、トリススチリルベンゼン誘導体、ペリレン誘導体、ペリノン誘導体、アミノピレン誘導体、ピリジン誘導体、ローダミン誘導体、アクイジン誘導体、フェノキサゾン、キナクリドン誘導体、ルブレン、ポリ-p-フェニレンビニレン、ポリシラン等が挙げられる。
 電子輸送層4は、電子を発光層3まで効率良く移動させる機能を有している。ここで、電子輸送層4を構成する材料としては、例えば、有機化合物として、オキサジアゾール誘導体、トリアゾール誘導体、ベンゾキノン誘導体、ナフトキノン誘導体、アントラキノン誘導体、テトラシアノアントラキノジメタン誘導体、ジフェノキノン誘導体、フルオレノン誘導体、シロール誘導体、金属オキシノイド化合物等が挙げられる。
 電子注入層5は、第2電極24と有機EL層23とのエネルギーレベルを近づけ、第2電極24から有機EL層23へ電子が注入される効率を向上させる機能を有し、この機能により、有機EL素子30の駆動電圧を下げることができる。なお、電子注入層5は、陰極バッファ層とも呼ばれる。ここで、電子注入層5を構成する材料としては、例えば、フッ化リチウム(LiF)、フッ化マグネシウム(MgF)、フッ化カルシウム(CaF)、フッ化ストロンチウム(SrF)、フッ化バリウム(BaF)のような無機アルカリ化合物、酸化アルミニウム(Al)、酸化ストロンチウム(SrO)等が挙げられる。
 第2電極24は、図3に示すように、各有機EL層23及びエッジカバー22を覆うように共通電極として設けられている。また、第2電極24は、有機EL層23に電子を注入する機能を有している。また、第2電極24は、有機EL層23への電子注入効率を向上させるために、仕事関数の小さな材料で構成するのがより好ましい。ここで、第2電極24を構成する材料としては、例えば、銀(Ag)、アルミニウム(Al)、バナジウム(V)、コバルト(Co)、ニッケル(Ni)、タングステン(W)、金(Au)、カルシウム(Ca)、チタン(Ti)、イットリウム(Y)、ナトリウム(Na)、ルテニウム(Ru)、マンガン(Mn)、インジウム(In)、マグネシウム(Mg)、リチウム(Li)、イッテルビウム(Yb)、フッ化リチウム(LiF)等が挙げられる。また、第2電極24は、例えば、マグネシウム(Mg)/銅(Cu)、マグネシウム(Mg)/銀(Ag)、ナトリウム(Na)/カリウム(K)、アスタチン(At)/酸化アスタチン(AtO2)、リチウム(Li)/アルミニウム(Al)、リチウム(Li)/カルシウム(Ca)/アルミニウム(Al)、フッ化リチウム(LiF)/カルシウム(Ca)/アルミニウム(Al)等の合金により形成されていてもよい。また、第2電極24は、例えば、酸化スズ(SnO)、酸化亜鉛(ZnO)、インジウムスズ酸化物(ITO)、インジウム亜鉛酸化物(IZO)等の導電性酸化物により形成されていてもよい。また、第2電極24は、上記材料からなる層を複数積層して形成されていてもよい。なお、仕事関数が小さい材料としては、例えば、マグネシウム(Mg)、リチウム(Li)、フッ化リチウム(LiF)、マグネシウム(Mg)/銅(Cu)、マグネシウム(Mg)/銀(Ag)、ナトリウム(Na)/カリウム(K)、リチウム(Li)/アルミニウム(Al)、リチウム(Li)/カルシウム(Ca)/アルミニウム(Al)、フッ化リチウム(LiF)/カルシウム(Ca)/アルミニウム(Al)等が挙げられる。
 封止膜28は、図3に示すように、第2電極24を覆うように設けられた第1無機膜25と、第1無機膜25上に設けられた有機膜26と、有機膜26を覆うように設けられた第2無機膜27とを備え、有機EL層23を水分や酸素等から保護する機能を有している。
 第1無機膜25及び第2無機膜27は、例えば、酸化シリコン(SiO2)や酸化アルミニウム(Al2O3)、四窒化三ケイ素(Si3N4)のような窒化シリコン(SiNx(xは正数))、炭窒化ケイ素(SiCN)等の無機材料により構成されている。
 有機膜26は、例えば、アクリル樹脂、ポリ尿素樹脂、パリレン樹脂、ポリイミド樹脂、ポリアミド樹脂等の有機材料により構成されている。
 また、有機EL表示装置50aは、図6~図9に示すように、額縁領域Fにおいて、樹脂基板層10と、樹脂基板層10上に順に設けられたベースコート膜11、ゲート絶縁膜13、第1層間絶縁膜15、第2層間絶縁膜17、TFT平坦化膜19及びエッジカバー22とを備えている。なお、図6の平面図では、図中全面に配置するエッジカバー22が省略されている。
 額縁領域Fの折り曲げ部Bにおいて、ベースコート膜11、ゲート絶縁膜13、第1層間絶縁膜15及び第2層間絶縁膜17には、図6~図8に示すように、ベースコート膜11、ゲート絶縁膜13、第1層間絶縁膜15及び第2層間絶縁膜17を貫通して樹脂基板層10の上面を露出させるスリットSが形成されている。なお、スリットSは、折り曲げ部Bの延びる方向に沿って突き抜ける溝状に設けられている。ここで、スリットSには、スリットSを埋めるように額縁平坦化膜8が設けられている。また、額縁平坦化膜8上には、図6、図7及び図9に示すように、折り曲げ部Bの延びる方向と直交する方向に互いに平行に延びるように複数の接続配線18h(図6中ハッチング部)が設けられている。
 また、額縁領域Fにおいて、図6に示すように、表示領域D及び折り曲げ部Bの間には、折り曲げ部Bの延びる方向と直交する方向に互いに平行に延びるように複数の第1額縁配線14dが設けられている。ここで、第1額縁配線14dは、図7に示すように、ゲート絶縁膜13及び第1層間絶縁膜15の層間に設けられ、後述するゲート金属膜14m(第1金属膜)により形成されている。また、第1額縁配線14dと対応する接続配線18hとは、図6及び図7に示すように、第1層間絶縁膜15及び第2層間絶縁膜17の積層膜に形成された第1コンタクトホールHaを介して電気的に接続されている。なお、第1コンタクトホールHaは、図6及び図7に示すように、額縁平坦化膜8と重ならないように設けられている。
 また、額縁領域Fにおいて、図6に示すように、折り曲げ部B及び端子部Tの間には、折り曲げ部Bの延びる方向と直交する方向に互いに平行に延びるように複数の第2額縁配線14eが設けられている。ここで、第2額縁配線14eは、図7に示すように、ゲート絶縁膜13及び第1層間絶縁膜15の層間に設けられ、後述するゲート金属膜14m(第1金属膜)により形成されている。また、第2額縁配線14eと対応する接続配線18hとは、図6及び図7に示すように、第1層間絶縁膜15及び第2層間絶縁膜17の積層膜に形成された第2コンタクトホールHbを介して電気的に接続されている。なお、第2コンタクトホールHbは、図6及び図7に示すように、額縁平坦化膜8と重ならないように設けられている。
 TFT平坦化膜19は、図6、図7及び図9に示すように、折り曲げ部Bにおいて、折り曲げ部Bの延びる方向と直交する方向に互いに平行に延びるように複数の開口部Mが設けられ、隣り合う開口部Mの間に配置して各接続配線18h上に帯状に設けられた複数の帯状部19aを有している。また、TFT平坦化膜19は、図6及び図7に示すように、各第1額縁配線14d及び各第2額縁配線14eと重なるように設けられている。
 額縁平坦化膜8は、例えば、ポリイミド樹脂等の有機樹脂材料により構成されている。
 接続配線18hは、図6、図7及び図9に示すように、TFT平坦化膜19の帯状部19aとその幅方向で整合するように設けられている。また、接続配線18hは、図6及び図7に示すように、額縁平坦化膜8を跨ぐように設けられている。ここで、接続配線18hは、後述するソース金属膜18m(第2金属膜)により形成されている。なお、上記「整合」とは、後述するように、例えば、ソース金属膜18mをドライエッチングによりパターニングする際に、TFT平坦化膜19の帯状部19aがマスクとなるので、図9に示すように、TFT平坦化膜19の帯状部19aの両側端と、接続配線18hの両側端とが揃うことを意味する。また、接続配線18hの幅は、例えば、9μm程度であり、隣り合う接続配線18hの間隔は、例えば、5μm程度である。また、隣り合うソース線18f及び電源線18gの間隔は、例えば、2.5μm程度である。また、各接続配線18hの図中横方向の長さXaは、図6に示すように、TFT平坦化膜19に形成された各開口部Mの図中横方向の長さXb(=TFT平坦化膜19の各帯状部19aの図中横方向の長さ)よりも短くなっている。
 エッジカバー22は、図7~図9に示すように、各接続配線18hと、各接続配線18h上に配置されたTFT平坦化膜19の帯状部19aと、各接続配線18hから露出する額縁平坦化膜8と、TFT平坦化膜19と、額縁平坦化膜8及びTFT平坦化膜19から露出する第2層間絶縁膜17とを覆うように設けられている。
 上述した有機EL表示装置50aは、各サブ画素Pにおいて、ゲート線14を介して第1TFT9aにゲート信号を入力することにより、第1TFT9aをオン状態にし、ソース線18fを介して第2TFT9bのゲート電極14b及びキャパシタ9cにソース信号に対応する所定の電圧を書き込み、第2TFT9bのゲート電圧に基づいて規定された電源線18gからの電流が有機EL層23に供給されることにより、有機EL層23の発光層3が発光して、画像表示を行うように構成されている。なお、有機EL表示装置50aでは、第1TFT9aがオフ状態になっても、第2TFT9bのゲート電圧がキャパシタ9cによって保持されるので、次のフレームのゲート信号が入力されるまで発光層3による発光が維持される。
 次に、本実施形態の有機EL表示装置50aの製造方法について、図10~図19を用いて説明する。ここで、図10、図11、図12及び図13は、本実施形態の有機EL表示装置50aの製造方法におけるTFT層形成工程の第1パターニング工程、第2パターニング工程の前半、第2パターニング工程の後半及び第3パターニング工程を示す額縁領域Fの折り曲げ部Bの断面図である。また、図14は、本実施形態の有機EL表示装置50aの製造方法におけるTFT層形成工程の第4パターニング工程を示す額縁領域Fの折り曲げ部Bの平面図である。また、図15及び図16は、図14中のXV-XV線及びXVI-XVI線に沿った額縁領域Fの折り曲げ部Bの断面図である。また、図17は、本実施形態の有機EL表示装置50aの製造方法におけるTFT層形成工程の第5パターニング工程を示す額縁領域Fの折り曲げ部Bの平面図である。また、図18及び図19は、図17中のXVIII-XVIII線及びXIX-XIX線に沿った額縁領域Fの折り曲げ部Bの断面図である。なお、本実施形態の有機EL表示装置50aの製造方法は、第1パターニング工程~第6パターニング工程を含むTFT層形成工程と、第1電極形成工程及びエッジカバー形成工程を含む有機EL素子形成工程とを備える。
 <TFT層形成工程>
 まず、例えば、ガラス基板100(図10参照)上に樹脂基板層10を形成した後に、樹脂基板層10上にCVD(chemical vapor deposition)法により、窒化シリコン、酸化シリコン、酸窒化シリコン等の第1無機絶縁膜の下層11m、及びアモルファスシリコン膜を順に成膜する。そして、そのアモルファスシリコン膜をレーザーアニール等により結晶化してポリシリコン膜を形成した後に、そのポリシリコン膜をパターニングして、半導体層12a及び12bを形成する。
 続いて、半導体層12a及び12bを覆うように、例えば、CVD法により、窒化シリコン、酸化シリコン、酸窒化シリコン等の第1無機絶縁膜の上層13mを成膜した後に、スパッタリング法により、チタン膜等のゲート金属膜14mを成膜した後に、ゲート金属膜14mをパターニングして、各第1TFT9aのゲート電極14a、各第2TFT9bのゲート電極14b、各キャパシタ9cの下部導電層14c及び各ゲート線14を形成し、図10に示すように、額縁領域Fにおいて、各第1額縁配線14d及び各第2額縁配線14eを形成する(第1パターニング工程)。
 さらに、各第1TFT9aのゲート電極14a、各第2TFT9bのゲート電極14b、各キャパシタ9cの下部導電層14c、各ゲート線14、各第1額縁配線14d及び各第2額縁配線14eを覆うように、例えば、CVD法により、窒化シリコン、酸化シリコン、酸窒化シリコン等の第2無機絶縁膜の下層15mを成膜し、次いで、例えば、スパッタリング法により、チタン膜等の金属膜を成膜した後に、その金属膜をパターニングして、各キャパシタ9cの上部導電層16を形成する。そして、上部導電層16を覆うように、例えば、CVD法により、窒化シリコン、酸化シリコン、酸窒化シリコン等の第2無機絶縁膜の上層17mを成膜した後に、第2無機絶縁膜の下層15m及び上層17mの積層膜をパターニングして、図11に示すように、第1コンタクトホールHa及び第2コンタクトホールHbを形成し、さらに、第1無機絶縁膜の下層11m及び上層13m、並びに第2無機絶縁膜の下層15m及び上層17mの積層膜をパターニングすることにより、図12に示すように、折り曲げ部BにスリットSを形成して、ベースコート膜11、ゲート絶縁膜13、第1層間絶縁膜15及び第2層間絶縁膜17をそれぞれ形成する(第2パターニング工程)。
 その後、スリットSが形成された基板表面に、例えば、インクジェット法により、感光性を有する第1有機膜8mを塗布した後に、露光、現像及び焼成により、第1有機膜8mをパターニングして、図13に示すように、スリットSを埋めるように額縁平坦化膜8を形成する(第3パターニング工程)。
 続いて、第2層間絶縁膜17及び額縁平坦化膜8を覆うように、例えば、スパッタリング法により、チタン膜(上層)/アルミニウム膜(中層)/チタン膜(下層)等のソース金属膜18mを成膜した後に、ソース金属膜18mをパターニングして、各第1TFT9aのソース電極18a及びドレイン電極18d、各第2TFT9bのソース電極18c及びドレイン電極、各ソース線18f、並びに各電源線18gを形成し、額縁領域Fにおいて、図14~図16に示すように、額縁平坦化膜8、各第1コンタクトホールHa及び各第2コンタクトホールHbを覆うように接続配線用導電層18nを形成する(第4パターニング工程)。なお、第4パターニング工程では、スリットSから突出する額縁平坦化膜8の上面を覆うように接続配線用導電層18nを形成する。
 さらに、各第1TFT9aのソース電極18a及びドレイン電極18d、各第2TFT9bのソース電極18c及びドレイン電極、各ソース線18f、各電源線18g、並びに接続配線用導電層18nを覆うように、例えば、インクジェット法により、感光性を有する第2有機膜19mを塗布した後に、露光、現像及び焼成により、第2有機膜19mをパターニングして、額縁領域Fにおいて、図17~図19に示すように、複数の第1コンタクトホールHaの間の部分と複数の第2コンタクトホールHbの間の部分とをそれぞれ結んで接続配線用導電層18nを横切るように複数の開口部Mが配置されたTFT平坦化膜19を形成する(第5パターニング工程)。
 最後に、TFT平坦化膜19の各開口部Mから露出する接続配線用導電層18nをドライエッチングして、図6~図9に示すように、複数の第1コンタクトホールHaと複数の第2コンタクトホールHbとをそれぞれ連結する複数の接続配線18hを形成する(第6パターニング工程)。なお、第6パターニング工程では、TFT平坦化膜19の各開口部Mから露出する接続配線用導電層18nだけをエッチングし、表示領域Dに配置された各第1TFT9aのソース電極18a及びドレイン電極18d、各第2TFT9bのソース電極18c及びドレイン電極18d、各ソース線18f、並びに各電源線18gは、TFT平坦化膜19に覆われている。
 <有機EL素子形成工程>
 まず、上記TFT層形成工程で形成されたTFT層20のTFT平坦化膜19上に、周知の方法を用いて、第1電極21、エッジカバー22、有機EL層23(正孔注入層1、正孔輸送層2、発光層3、電子輸送層4、電子注入層5)及び第2電極24を形成する。ここで、TFT層20上に第1電極21を形成する第1電極形成工程の後に行うエッジカバー形成工程では、表示領域Dにおいて、各第1電極21の周端部を覆い、額縁領域Fにおいて、各接続配線18h、及び各接続配線18h上に配置されたTFT平坦化膜19の各帯状部19aを覆うように、エッジカバー22を形成する。
 続いて、第2電極24が形成された基板表面に、マスクを用いて、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜をプラズマCVD(chemical vapor deposition)法により成膜して、第1無機膜25を形成する。
 その後、第1無機膜25が形成された基板表面に、例えば、インクジェット法により、アクリル樹脂等の有機樹脂材料を成膜して、有機膜26を形成する。
 さらに、有機膜26が形成された基板に対して、マスクを用いて、例えば、窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜等の無機絶縁膜をプラズマCVD法により成膜して、第2無機膜27を形成する。このようにして、第1無機膜25、有機膜26及び第2無機膜27からなる封止膜28を形成して、有機EL素子30が形成される。
 最後に、有機EL素子30が形成された基板表面に保護シート(不図示)を貼付した後に、樹脂基板層10のガラス基板100側からレーザー光を照射することにより、樹脂基板層10の下面からガラス基板100を剥離させ、さらに、ガラス基板100を剥離させた樹脂基板層10の下面に保護シート(不図示)を貼付する。
 以上のようにして、本実施形態の有機EL表示装置50aを製造することができる。
 なお、本実施形態では、TFT平坦化膜19の帯状部19aがTFT平坦化膜19の本体と一体に設けられた有機EL表示装置50aを例示したが、図20に示すように、TFT平坦化膜19の帯状部19bがTFT平坦化膜19の本体と離間して設けられた有機EL表示装置50bであってもよい。ここで、図20は、有機EL表示装置50aの変形例である有機EL表示装置50bの額縁領域Fの折り曲げ部Bの平面図である。なお、図20の平面図では、図中全面に配置するエッジカバー22が省略されている。
 具体的に、有機EL表示装置50bでは、図20に示すように、額縁領域Fにおいて、各第1額縁配線14d及び各第2額縁配線14eを覆うように第1層間絶縁膜15及び第2層間絶縁膜17が設けられ、第1層間絶縁膜15及び第2層間絶縁膜17の積層膜に形成された第1コンタクトホールHa及び第2コンタクトホールHbを介して、各接続配線18h(図中ハッチング部)と各第1額縁配線14d及び各第2額縁配線14eとが電気的に接続されている。ここで、図20に示すように、各接続配線18hには、TFT平坦化膜19の帯状部19bが島状に設けられ、各接続配線18hは、帯状部19bと幅方向で整合するように設けられている。この有機EL表示装置50bによれば、隣り合う帯状部19b同士の間に第1電極21を形成するための導電膜の残渣が介在し難いので、隣り合う接続配線18h同士の間の短絡を抑制することができる。また、各接続配線18hの図中横方向の長さXaは、図20に示すように、TFT平坦化膜19の各帯状部19bの図中横方向の長さXcよりも短くなっている。
 以上説明したように、本実施形態の有機EL表示装置50a及びその製造方法によれば、額縁領域Fの折り曲げ部Bにおいて、TFT層20を構成するベースコート膜11、ゲート絶縁膜13、第1層間絶縁膜15及び第2層間絶縁膜17の積層膜にスリットSが形成され、スリットSを埋めるように額縁平坦化膜8が設けられ、額縁平坦化膜8上に複数の接続配線18hが設けられている。ここで、各接続配線18h上には、TFT平坦化膜19が帯状に設けられ、各接続配線18hは、TFT平坦化膜19の帯状部18aと整合するように設けられている。そのため、TFT層形成工程の第6パターニング工程において、接続配線18hを形成する際に、TFT平坦化膜19の各開口部Mから露出する接続配線用導電層18nをドライエッチングして、接続配線用導電層18nの下層の額縁平坦化膜8の表層からパーティクルが発生しても、TFT層形成工程の第4パターニング工程で形成された各第1TFT9a、各第2TFT9b、各ソース線18f及び各電源線18gは、TFT平坦化膜19に覆われている。これにより、額縁平坦化膜8の表層から発生したパーティクルが、表示領域Dに配置された各第1TFT9a、各第2TFT9b、各ソース線18f及び各電源線18gの配線パターン間に介在し難くなるので、折り曲げ部Bの額縁平坦化膜8から発生するパーティクルによる表示領域Dに配置された各第1TFT9a、各第2TFT9b、各ソース線18f及び各電源線18gの配線パターンの短絡の発生を抑制することができる。
 また、本実施形態の有機EL表示装置50a及びその製造方法によれば、額縁領域Fの折り曲げ部Bにおいて、TFT層20を構成するベースコート膜11、ゲート絶縁膜13、第1層間絶縁膜15及び第2層間絶縁膜17の積層膜にスリットSが形成され、スリットSを埋めるように樹脂製の額縁平坦化膜8が設けられている。これにより、折り曲げ部Bにおけるベースコート膜11、ゲート絶縁膜13、第1層間絶縁膜15及び第2層間絶縁膜17のクラックの発生を抑制することができるので、額縁平坦化膜8上に設けられた各接続配線18hの断線を抑制することができる。
 《その他の実施形態》
 上記実施形態では、表示領域の各サブ画素に配置されたTFTの配線パターンにおいて、短絡の発生が抑制される有機EL表示装置及びその製造方法を例示したが、本発明は、例えば、額縁領域に配置された駆動回路用のTFTの配線パターン等にも適用することができる。
 また、上記実施形態では、正孔注入層、正孔輸送層、発光層、電子輸送層及び電子注入層の5層積層構造の有機EL層を例示したが、有機EL層は、例えば、正孔注入層兼正孔輸送層、発光層、及び電子輸送層兼電子注入層の3層積層構造であってもよい。
 また、上記実施形態では、第1電極を陽極とし、第2電極を陰極とした有機EL表示装置を例示したが、本発明は、有機EL層の積層構造を反転させ、第1電極を陰極とし、第2電極を陽極とした有機EL表示装置にも適用することができる。
 また、上記実施形態では、第1電極に接続されたTFTの電極をドレイン電極とした有機EL表示装置を例示したが、本発明は、第1電極に接続されたTFTの電極をソース電極と呼ぶ有機EL表示装置にも適用することができる。
 また、上記実施形態では、表示装置として有機EL表示装置を例に挙げて説明したが、本発明は、電流によって駆動される複数の発光素子を備えた表示装置に適用することができる。例えば、量子ドット含有層を用いた発光素子であるQLED(Quantum-dot light emitting diode)を備えた表示装置に適用することができる。
 以上説明したように、本発明は、フレキシブルな表示装置について有用である。
B    折り曲げ部
D    表示領域
F    額縁領域
Ha   第1コンタクトホール
Hb   第2コンタクトホール
M    開口部
S    スリット
T    端子部
8    額縁平坦化膜
8m   第1有機膜
9a   第1TFT
9b   第2TFT
10   樹脂基板層
11   ベースコート膜
11m  第1無機絶縁膜(の下層)
13   ゲート絶縁膜
13m  第1無機絶縁膜(の上層)
14a,14b  ゲート電極
14m  第1金属膜
14d  第1額縁配線
14e  第2額縁配線
15   第1層間絶縁膜
15m  第2無機絶縁膜(の下層)
17   第2層間絶縁膜
17m  第2無機絶縁膜(の上層)
18m  第2金属膜
18n  接続配線用導電層
18a,18c  ソース電極
18b,18d  ドレイン電極
18f  ソース線
18h  接続配線
19   TFT平坦化膜
19a,19b  TFT平坦化膜の帯状部
20   TFT層
21   第1電極(画素電極)
22   エッジカバー
30   有機EL素子(発光素子)
50a,50b  有機EL表示装置

Claims (17)

  1.  樹脂基板と、
     上記樹脂基板上に設けられ、複数のTFTが配置されたTFT層と、
     上記TFT層上に設けられ、表示領域を構成する発光素子と、
     上記表示領域の周囲に設けられた額縁領域と、
     上記額縁領域の端部に設けられた端子部と、
     上記表示領域及び上記端子部の間に一方向に延びるように設けられた折り曲げ部と、
     上記TFT層を構成し、上記樹脂基板上に設けられた少なくとも一層の無機絶縁膜と、
     上記TFT層を構成し、上記複数のTFT上に設けられたTFT平坦化膜とを備え、
     上記折り曲げ部において、上記少なくとも一層の無機絶縁膜には、該無機絶縁膜を貫通して上記折り曲げ部の延びる方向に延びるようにスリットが形成され、該スリットを埋めるように額縁平坦化膜が設けられ、該額縁平坦化膜上に上記折り曲げ部の延びる方向と交差する方向に互いに平行に延びるように複数の接続配線が設けられた表示装置であって、
     上記TFT平坦化膜は、上記折り曲げ部において、上記各接続配線上に帯状に設けられ、
     上記各接続配線は、上記TFT平坦化膜の帯状の部分と整合するように設けられていることを特徴とする表示装置。
  2.  請求項1に記載された表示装置において、
     上記TFT層は、上記樹脂基板上に順に設けられた第1無機絶縁膜、第1金属膜、第2無機絶縁膜、第2金属膜及び上記TFT平坦化膜を備え、
     上記折り曲げ部において、上記第1無機絶縁膜及び上記第2無機絶縁膜には、上記スリットが形成され、
     上記額縁領域において、上記表示領域及び上記折り曲げ部の間には、上記折り曲げ部の延びる方向と交差する方向に互いに平行に延びるように複数の第1額縁配線が上記第1金属膜により形成され、
     上記額縁領域において、上記折り曲げ部及び上記端子部の間には、上記折り曲げ部の延びる方向と交差する方向に互いに平行に延びるように複数の第2額縁配線が上記第1金属膜により形成され、
     上記複数の接続配線は、上記第2金属膜により形成され、
     上記複数の第1額縁配線と上記複数の接続配線とは、上記第2無機絶縁膜に形成された複数の第1コンタクトホールを介して電気的にそれぞれ接続され、
     上記複数の第2額縁配線と上記複数の接続配線とは、上記第2無機絶縁膜に形成された複数の第2コンタクトホールを介して電気的にそれぞれ接続されていることを特徴とする表示装置。
  3.  請求項2に記載された表示装置において、
     上記表示領域には、互いに平行に延びるように複数のソース線が上記第2金属膜により形成されていることを特徴とする表示装置。
  4.  請求項3に記載された表示装置において、
     上記TFT平坦化膜は、上記表示領域において、上記複数のソース線を覆うように一体に設けられていることを特徴とする表示装置。
  5.  請求項2~4の何れか1つに記載された表示装置において、
     上記TFT平坦化膜には、該TFT平坦化膜の帯状の部分同士の間に配置すると共に、上記折り曲げ部の延びる方向と交差する方向に互いに平行に延びるように複数の開口部が設けられ、
     上記折り曲げ部の延びる方向と交差する方向に沿う上記各接続配線の長さは、上記折り曲げ部の延びる方向と交差する方向に沿う上記各開口部の長さよりも短くなっていることを特徴とする表示装置。
  6.  請求項2~4の何れか1つに記載された表示装置において、
     上記TFT平坦化膜は、上記各接続配線上に設けられた帯状の部分が上記表示領域全域に設けられた部分と分離して島状に設けられていることを特徴とする表示装置。
  7.  請求項6に記載された表示装置において、
     上記折り曲げ部の延びる方向と交差する方向に沿う上記各接続配線の長さは、上記折り曲げ部の延びる方向と交差する方向に沿う上記各接続配線上に設けられた帯状の部分の長さよりも短くなっていることを特徴とする表示装置。
  8.  請求項2~5の何れか1つに記載された表示装置において、
     上記TFT平坦化膜は、上記複数の第1額縁配線及び上記複数の第2額縁配線に重なるように設けられていることを特徴とする表示装置。
  9.  請求項2~8の何れか1つに記載された表示装置において、
     上記複数の接続配線は、上記額縁平坦化膜を跨ぐようにそれぞれ設けられていることを特徴とする表示装置。
  10.  請求項2~9の何れか1つに記載された表示装置において、
     上記複数の第1コンタクトホール及び上記複数の第2コンタクトホールは、上記額縁平坦化膜と重ならないように設けられていることを特徴とする表示装置。
  11.  請求項2~10の何れか1つに記載された表示装置において、
     上記発光素子は、上記TFT層上に設けられた複数の画素電極と、該各画素電極の周端部を覆うように設けられたエッジカバーとを備え、
     上記エッジカバーは、上記各接続配線及び該各接続配線上の上記帯状のTFT平坦化膜を覆うように設けられていることを特徴とする表示装置。
  12.  請求項1~11の何れか1つに記載された表示装置において、
     上記発光素子は、有機EL素子であることを特徴とする表示装置。
  13.  樹脂基板上に複数のTFTが配置されたTFT層を形成するTFT層形成工程と、
     上記TFT層上に表示領域を構成する発光素子を形成する発光素子形成工程とを備え、
     上記表示領域の周囲に額縁領域が設けられ、該額縁領域の端部に端子部が設けられ、該端子部及び上記表示領域の間に一方向に延びるように折り曲げ部が設けられた表示装置の製造方法であって、
     上記TFT層形成工程は、
     上記樹脂基板上に第1無機絶縁膜及び第1金属膜を順に成膜した後に、該第1金属膜をパターニングして、上記各TFTを構成するゲート電極を形成し、上記額縁領域において、上記表示領域及び上記折り曲げ部の間に上記折り曲げ部の延びる方向と交差する方向に互いに平行に延びるように複数の第1額縁配線を形成すると共に、上記折り曲げ部及び上記端子部の間に上記折り曲げ部の延びる方向と交差する方向に互いに平行に延びるように複数の第2額縁配線を形成する第1パターニング工程と、
     上記各TFTのゲート電極、上記各第1額縁配線及び上記各第2額縁配線を覆うように第2無機絶縁膜を成膜した後に、上記第1無機絶縁膜及び上記第2無機絶縁膜の積層膜をパターニングして、上記折り曲げ部において、該積層膜を貫通して上記折り曲げ部の延びる方向に延びるようにスリットを形成し、上記第2無機絶縁膜をパターニングして、該第2無機絶縁膜を貫通して上記複数の第1額縁配線及び上記複数の第2額縁配線にそれぞれ到達する複数の第1コンタクトホール及び複数の第2コンタクトホールを形成する第2パターニング工程と、
     上記スリットが形成された基板表面に第1有機膜を塗布した後に、該第1有機膜をパターニングして、上記スリットを埋めるように額縁平坦化膜を形成する第3パターニング工程と、
     上記第2無機絶縁膜及び上記額縁平坦化膜を覆うように第2金属膜を成膜した後に、該第2金属膜をパターニングして、上記各TFTを構成するソース電極及びドレイン電極を形成し、上記額縁領域において、上記額縁平坦化膜、上記複数の第1コンタクトホール及び上記複数の第2コンタクトホールを覆うように接続配線用導電層を形成する第4パターニング工程と、
     上記各TFTのソース電極及びドレイン電極、並びに接続配線用導電層を覆うように第2有機膜を塗布した後に、該第2有機膜をパターニングして、上記額縁領域において、上記複数の第1コンタクトホールの間の部分と上記複数の第2コンタクトホールの間の部分とをそれぞれ結んで上記接続配線用導電層を横切るように複数の開口部が配置されたTFT平坦化膜を形成する第5パターニング工程と、
     上記TFT平坦化膜の各開口部から露出する上記接続配線用導電層をエッチングして、上記複数の第1コンタクトホールと上記複数の第2コンタクトホールとをそれぞれ連結する複数の接続配線を形成する第6パターニング工程とを備えることを特徴とする表示装置の製造方法。
  14.  請求項13に記載された表示装置の製造方法において、
     上記第4パターニング工程では、上記スリットから突出する上記額縁平坦化膜の上面を覆うように上記接続配線用導電層を形成することを特徴とする表示装置の製造方法。
  15.  請求項13又は14に記載された表示装置の製造方法において、
     上記第6パターニング工程では、上記TFT平坦化膜の各開口部から露出する上記接続配線用導電層だけをエッチングすることを特徴とする表示装置の製造方法。
  16.  請求項13~15の何れか1つに記載された表示装置の製造方法において、
     上記発光素子形成工程は、
     上記TFT層上に複数の画素電極を形成する画素電極形成工程と、
     上記各画素電極の周端部を覆うようにエッジカバーを形成するエッジカバー形成工程とを備え、
     上記エッジカバー形成工程では、上記額縁領域において、上記各接続配線及び該各接続配線上の上記TFT平坦化膜を覆うように、上記エッジカバーを形成することを特徴とする表示装置の製造方法。
  17.  請求項13~16の何れか1つに記載された表示装置の製造方法において、
     上記発光素子は、有機EL素子であることを特徴とする表示装置の製造方法。
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