WO2022196443A1

WO2022196443A1 - Ｄ級増幅器

Info

Publication number: WO2022196443A1
Application number: PCT/JP2022/010000
Authority: WO
Inventors: 佳郎三宅; 正夫野呂
Original assignee: ヤマハ株式会社
Priority date: 2021-03-17
Filing date: 2022-03-08
Publication date: 2022-09-22
Also published as: US20230378914A1; JP2022142907A

Abstract

Ｄ級増幅器の電磁輻射を低減する。　１枚のプリント基板３００上に実装された入力増幅回路１０、変調回路２０、出力増幅回路４０、および出力フィルタ５０を備えるＤ級増幅器１００であって、入力増幅回路１０は、入力アースＧ１を基準電圧として入力信号を増幅し、変調回路２０は、入力増幅回路１０によって増幅された信号により変調された、スイッチング周波数が１．７ＭＨｚ以上のパルスを出力し、出力増幅回路４０は、出力アースＧ２を基準電圧としてパルスを増幅し、出力フィルタ５０は、増幅されたパルスの第１低域成分を通過させて出力信号を生成し、プリント基板３００において、出力アースＧ２のベタパターン３０２は、入力増幅回路１０、変調回路２０、出力増幅回路４０、出力フィルタ５０に跨って形成されている。

Description

Ｄ級増幅器

　この発明は、入力信号に基づいて変調されたパルスにより負荷を駆動するＤ級増幅器に関する。

　特許文献１は、入力信号を増幅する入力増幅回路と、入力増幅回路の出力信号によりパルス幅変調されたパルスを出力する変調および増幅回路と、変調および増幅回路が出力するパルスの低域成分を通過させて負荷に供給する出力フィルタとを有し、出力フィルタの出力信号を入力増幅回路の入力に負帰還させるＤ級増幅器を開示している。このＤ級増幅器によれば、入力信号に対し、低歪で高効率の増幅を行うことができる。

米国特許第６２９７６９２号

　近年、Ｄ級増幅器を構成する半導体スイッチング素子の高性能化により、Ｄ級増幅器のスイッチング速度が、従来と比べて１桁以上、高速化できるようになった。しかし、Ｄ級増幅器のスイッチング周波数を上げると、Ｄ級増幅器からの電磁波の不要輻射が大きくなる。

　この発明は、以上説明した事情に鑑みてなされたものであり、Ｄ級増幅器における不要輻射を抑制することを目的とする。

　この発明は、１枚のプリント基板上に実装された入力増幅回路、変調回路、出力増幅回路、および出力フィルタを備えるＤ級増幅器であって、前記入力増幅回路は、入力アースを基準電圧として入力信号を増幅し、前記変調回路は、前記入力増幅回路によって増幅された信号により変調されたパルスを出力し、前記出力増幅回路は、出力アースを基準電圧として前記パルスを増幅し、前記出力フィルタは、増幅された前記パルスの第１低域成分を通過させて出力信号を生成し、前記プリント基板において、前記出力アースのベタパターンは、前記入力増幅回路、前記変調回路、前記出力増幅回路、前記出力フィルタに跨って形成され、前記Ｄ級増幅器は、前記出力フィルタにおける負荷の一端との接続点の電圧を前記入力増幅回路の反転入力に負帰還する帰還回路と、前記ベタパターンにおける前記負荷の他端との接続点との間の電圧を前記入力増幅回路の非反転入力に負帰還する帰還回路とを、さらに有するＤ級増幅器を提供する。

　また、この発明は、１枚のプリント基板上に実装された入力増幅回路、変調回路、出力増幅回路、および出力フィルタを備えるＤ級増幅器であって、前記入力増幅回路は、入力アースを基準電圧として入力信号を増幅し、前記変調回路は、前記入力増幅回路によって増幅された信号により変調された、スイッチング周波数が１．７ＭＨｚ以上のパルスを出力し、前記出力増幅回路は、出力アースを基準電圧として前記パルスを増幅し、前記出力フィルタは、増幅された前記パルスの低域成分を通過させて出力信号を生成し、前記プリント基板において、前記出力アースのベタパターンは、前記入力増幅回路、前記変調回路、前記出力増幅回路、前記出力フィルタに跨って形成されているＤ級増幅器を提供する。

この発明の一実施形態によるＤ級増幅器の構成を示す回路図である。プリント基板に実装された同Ｄ級増幅器の構成を示すレイアウト図である。比較例であるＤ級増幅器のレイアウト図である。

　以下、図面を参照し、この発明の実施形態を説明する。
　図１は、この発明の一実施形態によるＤ級増幅器１００の構成を示す回路図である。このＤ級増幅器１００は、入力増幅回路１０と、変調回路２０と、分離部３０と、出力増幅回路４０と、出力フィルタ５０と、帰還回路６０とを含む。このＤ級増幅器１００において、入力増幅回路１０と、変調回路２０は、入力アースＧ１を基準電圧として動作し、出力増幅回路４０は、出力アースＧ２を基準電圧として動作する。

　入力増幅回路１０は、入力端子１５ｐおよび１５ｎ間の差分電圧として与えられる入力信号を増幅する増幅器であって、入力段の差動増幅器１１と後段の差動増幅器１２とキャパシタ１３とを含む。入力増幅回路１０の非反転入力、つまり、差動増幅器１１の非反転入力は、抵抗Ｒ１を介して入力端子１５ｐに接続されるとともに、抵抗Ｒ３を介して入力アースＧ１に接続されている。また、入力増幅回路１０の反転入力、つまり、差動増幅器１１の反転入力は、抵抗Ｒ２を介して入力端子１５ｎに接続されるとともに、抵抗Ｒ４を介して入力アースＧ１に接続されている。差動増幅器１１は、入力端子１５ｐおよび１５ｎから抵抗Ｒ１およびＲ２を各々介して供給される、正相入力信号および逆相入力信号により生じる電圧差を増幅する。差動増幅器１２は、その出力と反転入力の間にキャパシタ１３を接続することで、積分器として動作する。この積分器は、差動増幅器１１の出力する信号と、後述する抵抗Ｒ９およびＲ７間の中間ノードから供給される、分圧された第１帰還信号との差電圧を積分し、その積分された信号を入力増幅回路１０によって増幅された第１出力信号として出力する。

　変調回路２０は、比較器２１と、所定周波数の三角波信号を搬送波信号として出力する三角波発生部２２とを有する。比較器２１は、第１出力信号と、三角波発生部２２が出力する三角波信号とを比較することにより、第１出力信号によりパルス幅変調（Pulse Width Modulation）された第１パルスを生成して出力する。

　分離部３０は、出力増幅回路４０の入力と変調回路２０の出力とを電気的に絶縁した状態で、第１パルスを出力増幅回路４０の入力に伝達する回路であり、例えばフォトカプラまたはトランス等により構成される。さらに詳述すると、分離部３０は、変調回路２０の出力と入力アースＧ１の間の電圧差に比例した電圧を、絶縁された第１パルスとして出力増幅回路４０の入力および低電圧電源線１０２間に生じる。なお、このような分離部３０の代わりに、第１パルスの電圧をシフトし、シフトされた第１パルスとして出力するレベルシフタを用いてもよい。

　出力増幅回路４０は、ドライバ４３と、高い周波数（１．７ＭＨｚ以上）で電力スイッチング可能な出力段トランジスタ４１および４２とを含む。例えば、出力段トランジスタ４１および４２は、ＧａＮトランジスタ（Gallium nitride Transistor）である。出力段トランジスタ４１のドレインには、電源線１０１および電源端子１７ｐを介して、外付けの正電源Ｂ１０１から正電圧が供給される。出力段トランジスタ４１のソースは、出力段トランジスタ４２のドレインに接続され、その共通接続ノードが出力増幅回路４０の出力である。そして、出力段トランジスタ４２のソースには、電源線１０２および電源端子１７ｎを介して、外付けの負電源Ｂ１０２から負電圧が供給される。この正電源Ｂ１０２および負電源Ｂ１０１の基準電圧は出力アースＧ２である。そして、正電源Ｂ１０１には電源キャパシタＣ１０１が並列接続され、負電源Ｂ１０２には電源キャパシタＣ１０２が並列接続されている。

　ドライバ４３は、絶縁された第１パルスに基づいて、出力段トランジスタ４１および４２を駆動する回路である。さらに詳述すると、ドライバ４３は、絶縁された第１パルスの電圧が例えば所定の基準電圧より低い場合に、出力段トランジスタ４１をＯＮさせるとともに、出力段トランジスタ４２をＯＦＦさせる。また、ドライバ４３は、絶縁された第１パルスの電圧が例えば所定の基準電圧より高い場合に、出力段トランジスタ４１をＯＦＦさせるとともに、出力段トランジスタ４２をＯＮさせる。出力段トランジスタの高速スイッチングにより、Ｄ級増幅回路１００の出力部には高い周波数の大電流が流れる。電力効率を上げかつ不要輻射を減らすため、プリント基板３００では、その電流経路をできるだけ短くすることが望ましい。

　従って、分離部３０を介して出力増幅回路４０のドライバ４３に第１パルスが与えられることにより、出力増幅回路４０の出力から第２パルスが出力される。この第２パルスは、電源線１０１の正電圧に対応したＨレベルと、電源線１０２の負電圧に対応したＬレベルを有するパルスとなる。このように出力増幅回路４０は、第１パルスを電力増幅して、第２パルスとして出力する。

　出力フィルタ５０は、出力増幅回路４０の出力と出力アースＧ２との間に挿入された、直列接続されたインダクタンス５１およびキャパシタ５２により構成される。そして、インダクタンス５１およびキャパシタ５２の共通接続ノードが、Ｄ級増幅器１００の出力端子１６ｐに接続され、出力アースＧ２におけるキャパシタ５２との接続ノードが、Ｄ級増幅器１００の出力端子１６ｎに接続される。そして、出力端子１６ｐおよび１６ｎ間に、負荷５３が接続される。この負荷５３は、例えばスピーカであるが、モータや発光素子などでもよい。出力フィルタ５０は、出力増幅回路４０によって増幅されたＰＷＭパルス（第２パルス）の第１低域成分を通過させ、負荷５３に供給する出力信号を生成する。入力信号がオーディオ信号の場合、その入力信号を電力増幅したオーディオ信号が、出力信号として生成される。第１低域成分は、出力フィルタ５０により、第２パルスから高域成分を除いた成分である。Ｄ級増幅器は１００は、スイッチング周波数が高いので、出力フィルタ５０のカットオフ周波数は、一般のＤ級増幅器のカットオフ周波数よりも高くても良い。

　出力フィルタ５０には、抵抗Ｒ８およびキャパシタＣ８を直列接続したローパスフィルタＦ８が並列接続されている。そして、抵抗Ｒ８およびキャパシタＣ８の共通接続ノードと入力アースＧ１との間には、抵抗Ｒ９およびＲ７が直列接続され、この抵抗Ｒ９およびＲ７の共通接続ノードが入力増幅回路１０の差動増幅器１２の逆相入力に接続され、ローパスフィルタＦ８、抵抗Ｒ８およびキャパシタＣ８で第３帰還回路を構成している。Ｄ級増幅回路１００では、出力増幅回路４０から出力される第２パルスの第２低域成分が第１帰還信号としてローパスフィルタＦ８を通過し、その第１帰還信号が抵抗Ｒ９およびＲ７により分圧され、後段の差動増幅器１２の入力に負帰還される。ローパスフィルタＦ８のカットオフ周波数は、出力フィルタのカットオフ周波数より高い。なお、この負帰還は、オプションであり、第３帰還回路を省略しても良い。この負帰還を備えることにより、Ｄ級増幅回路１００の差動増幅器１２から出力端子までにおける増幅の直線性がさらに改善する。

　帰還部６０は、抵抗Ｒ５およびキャパシタＣ５を並列接続した第２帰還回路６１と、抵抗Ｒ６およびキャパシタＣ６を並列接続した第１帰還回路６２とを含む。帰還回路６１は、出力アースＧ２の電圧（出力信号のコールド側の電圧）を第３帰還信号として入力増幅回路１０の差動増幅器１１の非反転入力に負帰還する。帰還回路６２は、インダクタンス５１およびキャパシタ５２の共通接続ノードの電圧（出力信号のホット側の電圧）を第２帰還信号として入力増幅回路１０の差動増幅器１１の反転入力に負帰還する。すなわち、帰還部６０は、Ｄ級増幅器１００の入力に、出力フィルタ５０における負荷５３の一端との第１接続点（インダクタンス５１およびキャパシタ５２の共通接続ノード）の電圧を負帰還するとともに、出力アースＧ２における負荷５３の他端との第２接続点（キャパシタ５２との接続点）の電圧を負帰還する。この負帰還により、Ｄ級増幅回路１００全体（入力端子から出力端子まで）としての増幅の直線性が改善する。出力端子１６ｐの電圧に加えて、出力端子１６ｎの電圧を負帰還しているので、出力端子１６ｎに接続された出力アースＧ２の電圧が高いスイッチング周波数で動的に変化したとしても、その悪影響が出力信号に及ぶのを抑えることができる。

　図２は１枚のプリント基板３００に実装されたＤ級増幅器１００の構成を示すレイアウト図である。図２に示すように、プリント基板３００には、図１の入力増幅回路１０、変調回路２０、分離部３０、出力増幅回路４０、出力フィルタ３０、電源キャパシタＣ１０１およびＣ１０２が実装される。Ｄ級増幅回路１００の出力における電流経路を短くするため、出力増幅回路４０、出力フィルタ５０、電源キャパシタＣ１０１およびＣ１０２が、相互に近接して配置されている。

　また、プリント基板３００には、図１の入力端子１５ｐおよび１５ｎと、出力端子１６ｐおよび１６ｎと、電源端子１７ｐおよび１７ｎが設けられている。入力端子１５ｐおよび１５ｎには、例えば、図示しない音源からバランス伝送されたオーディオ信号が、入力信号として与えられる。出力端子１６ｐおよび１６ｎ間には、スピーカ等の外付けの負荷５３が接続される。そして、電源端子１７ｐおよび１７ｎには、外付けの正電源Ｂ１０１および負電源１７ｎが各々接続される。

　また、プリント基板３００には、出力フィルタ５０から入力増幅回路１０への第１帰還信号を帰還する帰還経路３１１と、出力端子１６ｐから入力増幅回路１０への第２帰還信号を帰還する帰還経路３１２と、出力アースＧ２に接続された出力端子１６ｎから入力増幅回路１０への第３帰還信号を帰還する帰還経路３１３とが形成されている。

　ここで、帰還経路３１１は、入力増幅回路１０の近傍に、図１におけるローパスフィルタＦ８、抵抗Ｒ９およびＲ７からなる第３帰還回路を含む。帰還経路３１２は、入力増幅回路１０の近傍に、図１における第１帰還回路６２を含む。帰還経路３１３は、入力増幅回路１０の近傍に、図１における第２帰還回路６１を含む。そして、プリント基板３００には、入力増幅回路１０、変調回路２０、分離部３０、出力増幅回路４０、出力フィルタ５０、電源キャパシタＣ１０１およびＣ１０２、帰還経路３１１～３１３の全域を跨る出力アースＧ２のベタパターン（solid pattern）３０２が形成されている。プリント基板は多層であって、ベタパターン３０２は帰還経路を含むその他の回路の配線とは異なる層に設けられる。そして、本実施形態では、帰還経路３１１の第３帰還回路が、第２パルスの第２低域成分を第１帰還信号として後段の差動増幅器１２の反転入力に負帰還し、帰還経路３１２の第１帰還回路６２が、第１接続点の電圧を第２帰還信号として入力増幅回路１０の反転入力に負帰還し、帰還経路３１３の第２帰還回路６１が、第２接続点の電圧を第３帰還信号として入力増幅回路１０の非反転入力に負帰還する。

　本実施形態によれば、Ｄ級増幅器１００を構成する回路の全域、特に入力増幅回路１０、変調回路２０、出力増幅回路４０および出力フィルタ５０に跨って出力アースＧ２のベタパターン３０２が形成されているので、一般のＤ級増幅器より一桁以上高い周波数の出力電流が流れたとしても、Ｄ級増幅器１００の不要輻射を抑制することができる。

　図３は本実施形態の比較例である、低いスイッチング周波数（１．７ＭＨｚ未満）の一般のＤ級増幅器１００’のプリント基板３００における実装状態を示すレイアウト図である。スイッチング周波数の低いＤ級増幅器では、出力アースＧ２のベタパターン３０２を、分離部３０以降の出力増幅回路４０、出力フィルタ５０を跨ぐよう設けることで、不要輻射を十分に抑えられる。そして、入力信号へのノイズの飛び込みを防ぐため、ベタパターン３０２とは別の、入力増幅回路１０および変調回路２０を跨る入力アースＧ１のベタパターン３０１が設けている。また、スイッチング周波数が低いと電流経路におけるインダクタンスの影響が小さくなるので、本実施形態における帰還経路３１３は必要がない。

　本実施形態（図２）では、高いスイッチング周波数での不要輻射を抑えるために、比較例よりも面積の広い出力アースＧ２のベタパターン３０２が、入力増幅回路１０、変調回路２０、出力増幅回路４０および出力フィルタ５０に跨って形成されている。

　本実施形態では、ベタパターン３０２を広くしたため、出力の電流経路が特定し辛くなっており、さらに、スイッチング周波数が高いことから、電流経路におけるインダクタンスの悪影響が大きくなっている。

　しかしながら、本実施形態では、帰還経路３１２により、出力端子１６ｐ（出力フィルタ５０における負荷５３の一端との接続点）の第２帰還信号を、入力増幅回路１０に負帰還するとともに、帰還経路３１３により、出力端子１６ｎ（出力アースＧ２のベタパターン３０２における負荷５３の他端との接続点）の第３帰還信号を入力増幅回路１０に負帰還するので、広いベタパターン３０２と高いスイッチング周波数という厳しい状況でも、歪率を悪化させることなく入力信号を増幅することができる。また、本実施形態において、出力段トランジスタ４１および４２は、１．７ＭＨｚ以上の高い周波数で電力スイッチングを行うので、スイッチングノイズの周波数がＡＭ（Amplitude modulation；振幅変調）ラジオの帯域をはずれ、ＡＭラジオに対する妨害が起こらなくなるという利点がある。

＜他の実施形態＞
　以上、この発明の実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。

（１）上記実施形態において、変調回路２０は、入力増幅回路１０により増幅された信号によりパルス幅変調されＰＷＭパルスを出力したが、入力増幅回路１０により増幅された信号によりパルス密度変調されたＰＤＭ（Pulse Density Modulation）パルスを出力するものであってもよい。

（２）入力アースＧ１は、ベタパターンとしてもよいが、普通のアース配線としてもよい。入力アースＧ１がベタパターンか否かに関わらず、入力アースＧ１は、低インピーダンスにより出力アースＧ２のベタパターン３０２に接続される。

（３）上記実施形態では、出力段トランジスタ４１および４２としてＧａＮトランジスタを用いたが、同等の高速かつ効率的な電力スイッチングができる他のトランジスタがあれば、それを用いてもよい。

（４）上記実施形態では、搬送波信号として、三角波を用いたが、鋸波など他の形状の信号を用いてもよい。

１００，１００’……Ｄ級増幅器、１５ｐ，１５ｎ……入力端子、１０……入力増幅回路、１１，１２……差動増幅器、１３，５２，Ｃ８，Ｃ５，Ｃ６……キャパシタ、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８，Ｒ９……抵抗、２０……変調回路、２１……比較器、２２……三角波発生部、３０……分離部、４０……出力増幅回路、４１，４２……出力段トランジスタ、１６ｐ，１６ｎ……出力端子、５０……出力フィルタ、５１……インダクタンス、５３……負荷、Ｇ１……入力アース、Ｇ２……出力アース、Ｂ１０１，Ｂ１０２……直流電源、１７ｐ，１７ｎ……電源端子、Ｃ１０１，Ｃ１０２……電源キャパシタ、Ｆ８……ローパスフィルタ、６０……帰還回路、６１，６２……帰還フィルタ、３０１，３０２……ベタパターン。

Claims

　１枚のプリント基板上に実装された入力増幅回路、変調回路、出力増幅回路、および出力フィルタを備えるＤ級増幅器であって、
　前記入力増幅回路は、入力アースを基準電圧として入力信号を増幅し、
　前記変調回路は、前記入力増幅回路によって増幅された信号により変調されたパルスを出力し、
　前記出力増幅回路は、出力アースを基準電圧として前記パルスを増幅し、
　前記出力フィルタは、増幅された前記パルスの第１低域成分を通過させて出力信号を生成し、
　前記プリント基板において、前記出力アースのベタパターンは、前記入力増幅回路、前記変調回路、前記出力増幅回路、前記出力フィルタに跨って形成され、
　前記Ｄ級増幅器は、前記出力フィルタにおける負荷の一端との第１接続点の電圧を前記入力増幅回路の反転入力に負帰還する第１帰還回路と、前記ベタパターンにおける前記負荷の他端との第２接続点との間の電圧を前記入力増幅回路の非反転入力に負帰還する第２帰還回路とを、さらに有するＤ級増幅器。
　前記出力フィルタは、前記出力増幅回路の出力と前記出力アースとの間に挿入された、互いに直列接続されたインダクタンスおよびキャパシタを含み、
　前記第１接続点は、前記インダクタンスおよび前記キャパシタの共通接続ノードである請求項１に記載のＤ級増幅器。
　前記第２接続点は、前記出力アースにおける前記負荷の他端との接続点である請求項２に記載のＤ級増幅器。
　前記ベタパターンは、前記入力増幅回路、前記変調回路、前記出力増幅回路、前記出力フィルタに加え、前記第１帰還回路による負帰還の第１経路および前記第２帰還回路による負帰還の第２経路に跨るものである請求項２又は３に記載のＤ級増幅器。
　前記第１経路は、前記プリント基板上に形成される前記第２経路に沿って形成される請求項２から４のいずれかに記載のＤ級増幅器。
　前記増幅されたパルスの第２低域成分を前記入力増幅回路に負帰還する第３帰還回路をさらに備え、
　前記ベタパターンは、前記入力増幅回路、前記変調回路、前記出力増幅回路、前記出力フィルタ、前記第１経路および前記第２経路に加え、前記第３帰還回路による負帰還の第３経路に跨るものである請求項４に記載のＤ級増幅器。
　前記変調回路の出力と前記出力増幅回路の入力とを電気的に絶縁する分離部をさらに備え、
　前記ベタパターンは、前記入力増幅回路、前記変調回路、前記出力増幅回路、前記出力フィルタ、前記第１経路、前記第２経路および前記第３経路に加え、前記分離部に跨るものである請求項６に記載のＤ級増幅器。
　前記出力増幅回路は、ＧａＮトランジスタを用いて前記パルスの増幅を行う請求項１から７のいずれかに記載のＤ級増幅器。
　１枚のプリント基板上に実装された入力増幅回路、変調回路、出力増幅回路、および出力フィルタを備えるＤ級増幅器であって、
　前記入力増幅回路は、入力アースを基準電圧として入力信号を増幅し、
　前記変調回路は、前記入力増幅回路によって増幅された信号により変調された、スイッチング周波数が１．７ＭＨｚ以上のパルスを出力し、
　前記出力増幅回路は、出力アースを基準電圧として前記パルスを増幅し、
　前記出力フィルタは、増幅された前記パルスの低域成分を通過させて出力信号を生成し、
　前記プリント基板において、前記出力アースのベタパターンは、前記入力増幅回路、前記変調回路、前記出力増幅回路、前記出力フィルタに跨って形成されているＤ級増幅器。