WO2022196237A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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    • H10D64/111—Field plates
    • H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates

Definitions

  • the present disclosure relates to a semiconductor device and a method for manufacturing a semiconductor device.
  • Patent Document 1 For example, in a semiconductor device such as an IGBT (Insulated Gate Bipolar Transistor) used in an in-vehicle inverter device, it is known to form a protective film on the electrode (see Patent Document 1, for example).
  • IGBT Insulated Gate Bipolar Transistor
  • a semiconductor device for solving the above problems is a semiconductor device comprising a cell region in which a plurality of cells are formed, and a peripheral region provided outside the cell region so as to surround the cell region, wherein the peripheral region
  • the regions include a first semiconductor layer of a first conductivity type, a second semiconductor region of a second conductivity type partially formed in the first semiconductor layer, a surface of the first semiconductor layer, and the second semiconductor.
  • an insulating film covering the surface of the region, an opening formed in the insulating film and exposing a portion of the surface of the second semiconductor region, and an electrode provided so as to be in contact with the portion exposed by the opening.
  • the electrode portion includes a first portion provided within the opening and a side of the first portion. a second portion having a protruding portion that protrudes outward and overlaps with the insulating film, the semiconductor device being provided between the passivation film and the first semiconductor layer, the insulating film and the A barrier layer having a diffusion coefficient smaller than both of the passivation films is provided, and the barrier layer has a portion recessed between the protrusion and the second semiconductor region.
  • a method of manufacturing a semiconductor device that solves the above problems is a method of manufacturing a semiconductor device that includes a cell region in which a plurality of cells are formed, and a peripheral region provided outside the cell region so as to surround the cell region. forming a first semiconductor layer of a first conductivity type in the peripheral region; partially forming a second semiconductor region of a second conductivity type in the first semiconductor layer; forming an insulating film covering the surface of one semiconductor layer and the surface of the second semiconductor region; forming a barrier layer having a diffusion coefficient smaller than that of the insulating film on the surface of the insulating film; forming an opening through both the insulating film and the barrier layer to expose a portion of the second semiconductor region; a first portion provided in the opening; a second portion having a protrusion that protrudes laterally and overlaps both the insulating film and the barrier layer; and passivation that covers both the barrier layer and the electrode. and forming a film.
  • a method of manufacturing a semiconductor device that solves the above problems is a method of manufacturing a semiconductor device that includes a cell region in which a plurality of cells are formed, and a peripheral region provided outside the cell region so as to surround the cell region. forming a first semiconductor layer of a first conductivity type in the peripheral region; partially forming a second semiconductor region of a second conductivity type in the first semiconductor layer; forming a first insulating film covering the surface of one semiconductor layer and the surface of the second semiconductor region; forming a barrier layer having a diffusion coefficient smaller than that of the first insulating film on the surface of the first insulating film; forming a second insulating film covering the surface of the barrier layer; and penetrating the first insulating film, the second insulating film, and the barrier layer to partially form the second semiconductor region. a first portion provided in the opening, projecting laterally beyond the first portion and overlapping both the second insulating film and the barrier layer; and forming a passivation film covering both the second insulating film and
  • FIG. 1 is a plan view of the semiconductor device of the first embodiment.
  • FIG. 2 is a plan view of the semiconductor device of FIG. 1 with the protective film removed.
  • FIG. 3 is a cross-sectional view showing an example of the cross-sectional structure of the cell region.
  • FIG. 4 is a cross-sectional view showing the cross-sectional structure of the semiconductor device of FIG. 1 taken along line 4-4.
  • 5 is an enlarged view of the gate finger and emitter routing portion of FIG. 4.
  • FIG. 6 is an enlarged view of a portion of the FLR portion of FIG. 4.
  • FIG. 7 is an enlarged view of the equipotential ring of FIG.
  • FIG. 8 is an explanatory diagram for explaining an example of the manufacturing process of the method for manufacturing the semiconductor device of the first embodiment.
  • FIG. 9 is an explanatory diagram for explaining an example of the manufacturing process of the method for manufacturing a semiconductor device.
  • FIG. 10 is an explanatory diagram for explaining an example of the manufacturing process of the method for manufacturing a semiconductor device.
  • FIG. 11 is an explanatory diagram for explaining an example of the manufacturing process of the method for manufacturing a semiconductor device.
  • FIG. 12 is an explanatory diagram for explaining an example of the manufacturing process of the method for manufacturing a semiconductor device.
  • FIG. 13 is an explanatory diagram for explaining an example of the manufacturing process of the method for manufacturing a semiconductor device.
  • 14A and 14B are explanatory diagrams for explaining an example of a manufacturing process of a method for manufacturing a semiconductor device.
  • FIG. 15A and 15B are explanatory diagrams for explaining an example of a manufacturing process of a method for manufacturing a semiconductor device.
  • FIG. 16 is an explanatory diagram for explaining an example of the manufacturing process of the method for manufacturing a semiconductor device.
  • 17A and 17B are explanatory diagrams for explaining an example of a manufacturing process of a method for manufacturing a semiconductor device.
  • FIG. 18 is an explanatory diagram for explaining an example of the manufacturing process of the method for manufacturing a semiconductor device.
  • 19A and 19B are explanatory diagrams for explaining an example of a manufacturing process of a method for manufacturing a semiconductor device.
  • FIG. 20 is an explanatory diagram illustrating an example of the manufacturing process of the manufacturing method of the semiconductor device.
  • FIG. 21 is a cross-sectional view showing the cross-sectional structure of part of the FLR section of the semiconductor device of the second embodiment.
  • FIG. 22 is a cross-sectional view showing an example of the cross-sectional structure of the cell region.
  • 23A and 23B are explanatory diagrams for explaining an example of the manufacturing process of the semiconductor device manufacturing method according to the second embodiment.
  • FIG. 24 is an explanatory diagram for explaining an example of the manufacturing process of the method for manufacturing a semiconductor device.
  • FIG. 25 is an explanatory diagram for explaining an example of the manufacturing process of the method for manufacturing a semiconductor device.
  • FIG. 26 is a cross-sectional view showing the cross-sectional structure of part of the FLR section of the semiconductor device of the third embodiment.
  • FIG. 27A and 27B are explanatory diagrams for explaining an example of the manufacturing process of the semiconductor device manufacturing method according to the third embodiment.
  • FIG. 28 is an explanatory diagram for explaining an example of the manufacturing process of the method for manufacturing a semiconductor device.
  • FIG. 29 is an explanatory diagram for explaining an example of the manufacturing process of the method for manufacturing a semiconductor device.
  • FIG. 30 is an explanatory diagram illustrating an example of the manufacturing process of the manufacturing method of the semiconductor device.
  • FIG. 31 is an explanatory diagram for explaining an example of the manufacturing process of the method for manufacturing a semiconductor device.
  • FIG. 32 is an explanatory diagram for explaining an example of the manufacturing process of the method for manufacturing a semiconductor device.
  • FIG. 33 is an explanatory diagram for explaining an example of the manufacturing process of the manufacturing method of the semiconductor device.
  • FIG. 34 is a cross-sectional view showing the cross-sectional structure of part of the FLR section of the semiconductor device of the modification.
  • FIG. 35 is a cross-sectional view showing the cross-sectional structure of part of the outer peripheral portion of the semiconductor device of the modification.
  • Embodiments of the semiconductor device will be described below with reference to the drawings.
  • the embodiments shown below are examples of configurations and methods for embodying technical ideas, and the materials, shapes, structures, layouts, dimensions, etc. of each component are not limited to the following. .
  • the semiconductor device 10 of this embodiment is a trench gate type IGBT (Insulated Gate Bipolar Transistor).
  • This semiconductor device 10 is used, for example, as a switching element in an in-vehicle inverter device. In this case, a current of 5 A or more and 1000 A or less flows through the semiconductor device 10 .
  • the semiconductor device 10 is formed, for example, in the shape of a rectangular flat plate.
  • the device main surface 10s of the semiconductor device 10 is formed, for example, in a square shape.
  • the length of one side of the device main surface 10s is about 11 mm. That is, the chip size of the semiconductor device 10 of this embodiment is 11 mm square.
  • the semiconductor device 10 has a device back surface 10r (see FIG. 3) facing the opposite side of the device main surface 10s, and four device side surfaces 10a to 10d formed between the device main surface 10s and the device back surface 10r. is doing.
  • the device side surfaces 10a to 10d are surfaces connecting, for example, the device main surface 10s and the device rear surface 10r, and are perpendicular to both the device main surface 10s and the device rear surface 10r.
  • the direction in which the main surface 10s and the rear surface 10r of the device face is referred to as the "z direction”. It can also be said that the z direction is the height direction of the semiconductor device 10 .
  • the two directions that are perpendicular to each other are defined as the "x-direction" and the "y-direction”.
  • the device side surfaces 10a and 10b constitute both end surfaces of the semiconductor device 10 in the x direction
  • the device side surfaces 10c and 10d constitute both end surfaces of the semiconductor device 10 in the y direction.
  • the direction from the back surface 10r to the main surface 10s is defined as "upper”
  • the direction from the main surface 10s to the back surface 10r is defined as "downward".
  • the semiconductor device 10 includes an emitter electrode 21 and a gate electrode 22 as external electrodes for connecting the semiconductor device 10 to the outside.
  • the emitter electrode 21 is an electrode forming the emitter of the IGBT.
  • the emitter electrode 21 is formed with a housing recess 21a recessed in the y direction.
  • the housing recess 21a opens toward the device side surface 10c.
  • the gate electrode 22 is an electrode forming the gate of the IGBT, and is an electrode to which a drive voltage signal for driving the semiconductor device 10 is supplied from outside the semiconductor device 10 .
  • the gate electrode 22 is provided at a position adjacent to the emitter electrode 21 in the y direction.
  • the gate electrode 22 is inserted into the housing recess 21 a of the emitter electrode 21 .
  • the semiconductor device 10 includes a cell region 11 in which a plurality of cells are formed, and a peripheral region 12 provided outside the cell region 11 so as to surround the cell region 11.
  • a cell means a main cell in which a transistor is formed. That is, the cell region 11 is a region in which transistors are formed.
  • the outer peripheral region 12 is formed on the outer peripheral portion of the main surface 10s of the device when viewed from the z direction.
  • the peripheral region 12 is a region surrounding the emitter electrode 21 excluding the region where the gate electrode 22 is formed.
  • An emitter electrode 21 is provided in the cell region 11 .
  • Emitter electrode 21 is formed over most of cell region 11 .
  • the cell region 11 has a shape along the shape of the emitter electrode 21 when viewed in the z direction.
  • the outer peripheral region 12 is a region where a termination structure for improving the withstand voltage of the semiconductor device 10 is provided.
  • the peripheral region 12 is a region surrounding the emitter electrode 21 excluding the region where the gate electrode 22 is formed.
  • Gate electrode 22 is provided in a region surrounded by cell region 11 and peripheral region 12 .
  • a pair of gate fingers 23A and 23B, an emitter lead-out portion 24, an FLR (Field Limiting Ring) portion 25, and an equipotential ring 26 are provided in the outer peripheral region 12.
  • Emitter electrode 21, gate electrode 22, gate fingers 23A and 23B, emitter routing portion 24, FLR portion 25, and equipotential ring 26 include a common metal film.
  • This metal film is made of, for example, a material containing AlCu (alloy of aluminum and copper).
  • the pair of gate fingers 23A and 23B are for rapidly supplying the current supplied to the gate electrode 22 also to the cell in the part of the emitter electrode 21 distant from the gate electrode 22.
  • a pair of gate fingers 23 A and 23 B are integrated with the gate electrode 22 .
  • the pair of gate fingers 23A and 23B are connected to one of both ends of the gate electrode 22 in the y direction, which is closer to the device side surface 10c.
  • the gate finger 23A extends from the gate electrode 22 toward the device side surface 10a, and is formed to surround the emitter electrode 21 from the device side surfaces 10c, 10a, and 10d.
  • Gate finger 23B extends from gate electrode 22 toward device side surface 10b and is formed to surround emitter electrode 21 from device side surfaces 10c, 10b, and 10d.
  • the tips of the gate fingers 23A and the tips of the gate fingers 23B face each other with a gap in the x direction at a portion closer to the device side surface 10d than the emitter electrode 21 is.
  • the emitter lead-out portion 24 is a portion that is integrated with the emitter electrode 21, and is formed in an annular shape so as to surround the pair of gate fingers 23A and 23B.
  • the FLR section 25 is a termination structure for improving the breakdown voltage of the semiconductor device 10 and is provided outside the emitter routing section 24 .
  • FLR portion 25 is formed in a ring shape surrounding emitter electrode 21 and gate electrode 22 .
  • the FLR portion 25 is formed in a closed annular shape.
  • the FLR portion 25 has a function of improving the withstand voltage of the semiconductor device 10 by alleviating the electric field in the outer peripheral region 12 and suppressing the influence of external ions.
  • the equipotential ring 26 is a termination structure for improving the breakdown voltage of the semiconductor device 10 and is formed in a ring so as to surround the FLR section 25 .
  • the equipotential ring 26 is formed on the outermost periphery of the main surface 10s of the apparatus, as shown in FIG. In this embodiment, the equipotential ring 26 is formed as a closed ring.
  • the equipotential ring 26 has a function of improving the withstand voltage of the semiconductor device 10 .
  • a semiconductor device 10 includes a passivation film 13 covering an emitter electrode 21, a gate electrode 22, a pair of gate fingers 23A and 23B, an emitter routing portion 24, an FLR portion 25, and an equipotential ring 26.
  • the passivation film 13 is a protective film that protects the semiconductor device 10 from the outside of the semiconductor device 10 .
  • Passivation film 13 is an organic insulating film made of a material containing polyimide (PI), for example.
  • the passivation film 13 has a first opening 14 and a second opening 15 .
  • a portion of the emitter electrode 21 is exposed through the first opening 14 .
  • an emitter electrode pad 16 is constructed.
  • the second opening 15 exposes most of the gate electrode 22 .
  • a gate electrode pad 17 is thus formed.
  • the openings 14 and 15 constitute pads to which conductive members (not shown) from the outside of the semiconductor device 10 are joined.
  • FIG. 3 shows an example of a cross-sectional structure of part of the cell region 11.
  • FIG. 3 hatching of some constituent elements of the semiconductor device 10 in the cell region 11 is omitted for the sake of convenience.
  • the semiconductor device 10 has a semiconductor substrate 30 .
  • Semiconductor substrate 30 is made of a material containing, for example, n ⁇ -type Si (silicon).
  • Semiconductor substrate 30 has a thickness of, for example, 50 ⁇ m or more and 200 ⁇ m or less.
  • the semiconductor substrate 30 has a substrate front surface 30s and a substrate rear surface 30r facing opposite sides in the z-direction.
  • the z direction can also be said to be the thickness direction of the semiconductor substrate 30 . Therefore, "viewed from the z-direction" can also be said to be “viewed from the thickness direction of the semiconductor substrate 30".
  • the semiconductor substrate 30 has a structure in which a p + -type collector layer 31, an n-type buffer layer 32, and an n ⁇ -type drift layer 33 are laminated in order from the substrate back surface 30r toward the substrate surface 30s. .
  • a collector electrode 29 is formed on the substrate rear surface 30r.
  • the collector electrode 29 is formed over substantially the entire surface of the substrate rear surface 30r.
  • the surface of the collector electrode 29 opposite to the substrate back surface 30 r constitutes the device back surface 10 r of the semiconductor device 10 .
  • the drift layer 33 corresponds to the "first conductivity type first semiconductor layer".
  • collector layer 31 As the p-type dopant of collector layer 31, for example, B (boron), Al (aluminum), or the like is used.
  • the dopant concentration of collector layer 31 is, for example, 1 ⁇ 10 15 cm ⁇ 3 or more and 2 ⁇ 10 19 cm ⁇ 3 or less.
  • n-type dopants for buffer layer 32 and drift layer 33 for example, N (nitrogen), P (phosphorus), As (arsenic), or the like is used.
  • the dopant concentration of buffer layer 32 is, for example, 1 ⁇ 10 15 cm ⁇ 3 or more and 5 ⁇ 10 17 cm ⁇ 3 or less.
  • the dopant concentration of the drift layer 33 is lower than that of the buffer layer 32, and is, for example, 1 ⁇ 10 13 cm ⁇ 3 or more and 5 ⁇ 10 14 cm ⁇ 3 or less.
  • a p-type base region 34 is formed on the surface of the drift layer 33, that is, the substrate surface 30s.
  • the base region 34 is formed over substantially the entire surface of the substrate surface 30s.
  • the dopant concentration of base region 34 is, for example, 1 ⁇ 10 16 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the depth of base region 34 from substrate surface 30s is, for example, 1.0 ⁇ m or more and 4.0 ⁇ m or less.
  • the z direction is the thickness direction of the drift layer 33 . In other words, "viewed from the z-direction" can also be said to be “viewed from the thickness direction of the drift layer 33". Since the drift layer 33 corresponds to the first semiconductor layer, "viewed from the z-direction" can also be said to be “viewed from the first semiconductor layer”.
  • a plurality of trenches 35 are arranged side by side on the surface (substrate surface 30s) of the base region 34 in the cell region 11 .
  • Each trench 35 extends, for example, along the y direction and is arranged apart from each other in the x direction.
  • the main cells 11A are divided into stripes.
  • the distance between adjacent trenches 35 in the x direction is, for example, 1.5 ⁇ m or more and 7.0 ⁇ m or less.
  • the width of each trench 35 (x-direction dimension of the trench 35) is, for example, 0.5 ⁇ m or more and 3.0 ⁇ m or less.
  • Each trench 35 penetrates the base region 34 in the z-direction and extends halfway through the drift layer 33 .
  • the trenches 35 may be formed in a grid pattern so as to partition the main cells 11A arranged in rows and columns.
  • n + -type emitter region 36 is formed on the surface (substrate surface 30 s ) of the base region 34 in the cell region 11 .
  • the emitter regions 36 are arranged on both sides of the trench 35 in the x direction. That is, it can be said that the emitter regions 36 are provided on both sides of the trenches 35 in the arrangement direction of the trenches 35 in the base region 34 . Therefore, two emitter regions 36 are spaced apart from each other in the x direction between the trenches 35 adjacent to each other in the x direction.
  • the depth of each emitter region 36 is, for example, 0.2 ⁇ m or more and 0.6 ⁇ m or less.
  • the dopant concentration of each emitter region 36 is higher than that of the base region 34, for example, 1 ⁇ 10 19 cm ⁇ 3 or more and 5 ⁇ 10 20 cm ⁇ 3 or less.
  • a p + -type base contact region 37 is formed on the surface (substrate surface 30 s ) of the base region 34 in the cell region 11 .
  • the base contact region 37 is provided at a position adjacent to the emitter region 36 in the x direction. That is, the base contact region 37 is provided between two emitter regions 36 provided between trenches 35 adjacent in the x direction in the x direction.
  • Each base contact region 37 may be formed deeper than the emitter region 36 .
  • the depth of each base contact region 37 is, for example, 0.2 ⁇ m or more and 0.8 ⁇ m or less.
  • the dopant concentration of each base contact region 37 is higher than that of the base region 34, for example, 5 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • An insulating film 38 is integrally formed on both the inner surface of each trench 35 and the substrate surface 30s. Therefore, it can be said that the insulating film 38 is formed on the surface of the drift layer 33 .
  • the insulating film 38 has silicon oxide (SiO 2 ), for example.
  • the thickness of the insulating film 38 is, for example, 1100 ⁇ or more and 1300 ⁇ or less. It can be said that the insulating film 38 in the cell region 11 constitutes a gate insulating film.
  • An electrode material made of, for example, polysilicon is embedded in each trench 35 with an insulating film 38 interposed therebetween.
  • the electrode material embedded in each trench 35 is electrically connected to either the gate electrode 22 (gate fingers 23A, 23B) or the emitter electrode 21 . That is, the electrode material embedded in each trench 35 forms the gate trench 22A and the emitter trench 21A.
  • the gate trenches 22A and the emitter trenches 21A are alternately provided in the arrangement direction of the plurality of trenches 35 .
  • both the gate trench 22A and the emitter trench 21A are filled up to the opening end of each trench 35 .
  • An intermediate insulating film 39 is formed on the surface 38s of the insulating film 38 provided on the substrate surface 30s.
  • Intermediate insulating film 39 contains, for example, SiO 2 .
  • Intermediate insulating film 39 is thicker than insulating film 38 and is, for example, 3000 ⁇ or more and 15000 ⁇ or less.
  • a barrier layer 40 is formed on the surface 39 s of the intermediate insulating film 39 .
  • the barrier layer 40 has a function of suppressing penetration of external ions from the passivation film 13 to the substrate surface 30 s of the semiconductor substrate 30 .
  • the barrier layer 40 has a material with a smaller external ion diffusion coefficient than the passivation film 13 .
  • the barrier layer 40 has a material with a smaller external ion diffusion coefficient than the intermediate insulating film 39 .
  • the barrier layer 40 has a material with a smaller external ion diffusion coefficient than the insulating film 38 .
  • the barrier layer 40 has a material with a smaller external ion diffusion coefficient than each of the passivation film 13 , the intermediate insulating film 39 and the insulating film 38 .
  • Barrier layer 40 is made of a material containing, for example, silicon nitride.
  • the barrier layer 40 has SiN as silicon nitride.
  • the thickness of the barrier layer 40 is thinner than the thickness of the intermediate insulating film 39 .
  • the barrier layer 40 is formed in a shape along the surface 39 s of the intermediate insulating film 39 .
  • An emitter electrode 21 is formed on the intermediate insulating film 39 and the barrier layer 40 .
  • both the intermediate insulating film 39 and the barrier layer 40 are interlayer insulating films filling both between the emitter electrode 21 and the gate trench 22A and between the emitter electrode 21 and the emitter trench 21A.
  • the barrier layer 40 is interposed between the intermediate insulating film 39 and the emitter electrode 21 .
  • the barrier layer 40 has a front surface 40s and a rear surface 40r. The surface 40 s is in contact with the emitter electrode 21 and the back surface 40 r is in contact with the surface 39 s of the intermediate insulating film 39 .
  • the insulating film 38 is provided with a plurality of openings 38a penetrating through the insulating film 38 in the z-direction. Each opening 38a is provided at a position overlapping the base contact region 37 when viewed in the z direction.
  • the intermediate insulating film 39 is provided with a plurality of openings 39a penetrating through the intermediate insulating film 39 in the z-direction.
  • Each opening 39a is provided at a position overlapping the base contact region 37 when viewed in the z direction.
  • the barrier layer 40 has a plurality of barrier layer side openings 40a penetrating the barrier layer 40 in the z direction.
  • Each barrier layer side opening 40a is provided at a position overlapping with the base contact region 37 when viewed from the z direction.
  • the inner side surface 39b forming the opening 39a and the inner side surface 40b forming the barrier layer side opening 40a are flush with each other.
  • the emitter electrode 21 is connected to the base contact region 37 via the opening 39a and the barrier layer side opening 40a.
  • the base contact region 37 is exposed through the opening 38a of the insulating film 38, the opening 39a of the intermediate insulating film 39, and the barrier layer side opening 40a.
  • these openings 38 a , 39 a and 40 a form contact holes for bringing the emitter electrode 21 into contact with the base contact region 37 .
  • the emitter electrode 21 has a plug electrode 21b embedded in each contact hole.
  • Plug electrode 21b has tungsten (W), for example.
  • the plug electrode 21b is provided so that the tip thereof is buried from the substrate surface 30s of the semiconductor substrate 30 .
  • the emitter electrode 21 has an electrode body portion 21c covering each plug electrode 21b.
  • the electrode body portion 21c is provided on each plug electrode 21b.
  • the electrode body portion 21 c protrudes upward from both the intermediate insulating film 39 and the barrier layer 40 .
  • the electrode body portion 21 c covers the barrier layer 40 .
  • the emitter electrode 21 has a barrier metal layer 21e.
  • the barrier metal layer 21e includes a surface 40s of the barrier layer 40, an inner side surface 39b forming the opening 39a, an inner side surface 40b forming the barrier layer side opening 40a, an inner side surface 38b forming the opening 38a, It is formed on the surface of the drift layer 33 (substrate surface 30s) opened by these openings 38a, 39a and 40a.
  • Barrier metal layer 21e is formed of, for example, a laminated structure of Ti (titanium) and TiN (titanium nitride).
  • the barrier metal layer 21e constitutes a portion of each plug electrode 21b in contact with the inner side surfaces 38b, 39b, 40b and the substrate surface 30s, and a portion of the electrode body portion 21c in contact with the surface 40s of the barrier layer 40. is doing.
  • FIG. 4 shows a cross-sectional structure of part of the outer peripheral region 12 .
  • FIG. 5 shows an enlarged structure of the gate finger 23A and the emitter lead-out portion 24 in the outer peripheral region 12 of FIG.
  • FIG. 6 shows an enlarged structure of a portion of the FLR portion 25 and its periphery in the outer peripheral region 12 of FIG.
  • FIG. 7 shows an enlarged structure of a portion of the equipotential ring 26 and its periphery in the outer peripheral region 12 of FIG. 4 to 7, the hatching of the constituent elements of the semiconductor device 10 is omitted for the sake of convenience.
  • the drift layer 33 is also formed in the peripheral region 12.
  • Both an insulating film 38A and an intermediate insulating film 39 are formed on the substrate surface 30s of the semiconductor substrate 30 in the outer peripheral region 12 . That is, it can be said that the insulating film 38A and the intermediate insulating film 39 cover the surface of the drift layer 33 in the peripheral region 12 .
  • the insulating film 38A in the outer peripheral region 12 includes the insulating film 38 in the cell region 11.
  • the insulating film 38A is formed separately from the insulating film 38.
  • a barrier layer 40 is formed on the surface 39 s of the intermediate insulating film 39 in the outer peripheral region 12 as in the cell region 11 .
  • the insulating film 38A corresponds to the "first insulating film”
  • the intermediate insulating film 39 corresponds to the "second insulating film”.
  • the insulating film 38A consists of a substrate-side insulating film 38B formed on the substrate surface 30s of the semiconductor substrate 30 and an insulating film as an anti-substrate-side insulating film formed on the surface 38Bs of the substrate-side insulating film 38B.
  • a membrane 38 That is, the insulating film 38A of this embodiment has a two-layer structure of the substrate-side insulating film 38B and the insulating film 38.
  • the substrate-side insulating film 38B is an oxide film formed by thermally oxidizing the semiconductor substrate 30 . Therefore, it can also be said that the intermediate insulating film 39 laminated on the insulating film 38A is formed on the surface 38s of the insulating film 38 .
  • a p-type base region 34A is formed in a region adjacent to the cell region 11 in the peripheral region 12.
  • the base region 34A like the base region 34, is formed on the substrate surface 30s of the semiconductor substrate 30.
  • Base region 34A is partially formed in drift layer 33 . Therefore, the surface of the base region 34A is covered with the insulating film 38A and the intermediate insulating film 39.
  • the insulating film 38A and the intermediate insulating film 39 cover the surface of the drift layer 33 and the surface of the base region 34A.
  • the dopant concentration of the base region 34A is, for example, 1 ⁇ 10 16 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the depth of the base region 34A in the outer peripheral region 12 is deeper than the base region 34 in the cell region 11 (see FIG. 3). More specifically, the depth of base region 34A in peripheral region 12 is deeper than trench 35 .
  • the base region 34A extends to a position overlapping the outer peripheral portion of the emitter electrode 21 when viewed in the z direction. That is, the base region 34A is also formed in the outer peripheral portion of the cell region 11.
  • the barrier layer 40 (see FIG. 5) is provided at a position overlapping the base region 34A when viewed in the z direction.
  • the barrier layer 40 covers the base region 34A when viewed in the z direction.
  • the barrier layer 40 is formed so as to protrude from the outer edge of the base region 34A when viewed in the z direction.
  • the base region 34A corresponds to the "second conductivity type second semiconductor region".
  • the FLR portion 25 is formed outside the base region 34A.
  • the FLR section 25 is composed of a plurality (four in this embodiment) of annular conductors and semiconductor regions spaced apart from each other.
  • a plurality (four in this embodiment) of annular guard rings 25a to 25d are formed on the substrate surface 30s of the semiconductor substrate 30. As shown in FIG. In this embodiment, the guard rings 25a-25d are formed in a closed annular shape. Guard rings 25 a - 25 d are partially formed in drift layer 33 . The guard rings 25a to 25d are semiconductor regions of the second conductivity type (p-type in this embodiment), and are spaced apart from each other in the direction orthogonal to the z-direction. Guard rings 25a to 25d are arranged in the order of guard ring 25a, guard ring 25b, guard ring 25c, and guard ring 25d in the direction away from emitter electrode 21. FIG.
  • the width Wge of the outermost guard ring 25d is larger than the widths Wg of the other guard rings 25a-25c.
  • the p-type dopant for each guard ring 25a-25d for example, B, Al, or the like is used.
  • the dopant concentration of each of guard rings 25a-25d is, for example, the same as the dopant concentration of base region 34A, and is, for example, 1 ⁇ 10 16 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • guard rings 25a-25d and base region 34A may be formed in the same process.
  • the guard rings 25a to 25d correspond to the "second conductivity type second semiconductor region".
  • the width Wge of the guard ring 25d can be changed arbitrarily. In one example, the width Wge of guard ring 25d may be equal to the width Wg of guard rings 25a-25c.
  • the FLR section 25 has field plates 25e to 25h provided corresponding to the guard rings 25a to 25d.
  • the field plate 25e is provided at a position overlapping the guard ring 25a
  • the field plate 25f is provided at a position overlapping the guard ring 25b
  • the field plate 25g is provided at a position overlapping the guard ring 25c
  • 25h is provided at a position overlapping the guard ring 25d.
  • Field plate 25e contacts guard ring 25a
  • field plate 25f contacts guard ring 25b
  • field plate 25g contacts guard ring 25c
  • field plate 25h contacts guard ring 25d.
  • the field plates 25e to 25h correspond to the "electrode section”.
  • FIG. 6 is an enlarged view of guard rings 25a and 25b and field plates 25e and 25f of the FLR section 25 and their surroundings.
  • the structure of guard ring 25a and field plate 25e is the same as that of guard rings 25b, 25c and field plates 25f, 25g.
  • the construction of guard ring 25d and field plate 25h is the same as that of guard ring 25a and field plate 25e except that field plate 25h extends outward. Therefore, the configuration of guard ring 25a and field plate 25e will be described below, and the description of the configuration of guard rings 25b-25d and field plates 25f-25h will be omitted.
  • a barrier layer side opening 40c and openings 39c and 38c are formed in the barrier layer 40, the intermediate insulating film 39 and the insulating film 38A at positions overlapping the guard ring 25a when viewed from the z direction.
  • the barrier layer side opening 40c penetrates the barrier layer 40 in the z direction
  • the opening 39c penetrates the intermediate insulating film 39 in the z direction
  • the opening 38c penetrates the insulating film 38A in the z direction.
  • the barrier layer side opening 40c, the opening 39c, and the opening 38c communicate with each other.
  • the opening area of each of the barrier layer side opening 40c, the opening 39c, and the opening 38c is smaller than the area of the surface of the guard ring 25a.
  • these openings 40c, 39c, and 38c expose part of the surface of guard ring 25a and form contact holes for contact with field plate 25e.
  • An inner side surface 40d forming the barrier layer side opening 40c, an inner side surface 39d forming the opening 39c, and an inner side surface 38d forming the opening 38c are flush with each other.
  • the portion of the insulating film 38A forming the opening 38c is inclined toward the drift layer 33 toward the inner side surface 38d of the opening 38c.
  • the opening end of the insulating film 38A has a curved portion 38j.
  • the curved portion 38j curves toward the drift layer 33 toward the center of the opening 38c.
  • the intermediate insulating film 39 covers the curved portion 38j.
  • Field plate 25e is in contact with guard ring 25a by entering barrier layer side opening 40c and openings 39c and 38c.
  • the field plate 25e has a first portion 27 provided in the openings 39c and 38c, and a second portion 28 having a projecting portion 28a projecting laterally beyond the first portion 27 and overlapping the intermediate insulating film 39. and including.
  • the first portion 27 and the second portion 28 are provided separately.
  • the first portion 27 contains W (tungsten), for example, and the second portion 28 contains AlCu, for example. It can also be said that the first portion 27 is provided in the barrier layer side opening 40c.
  • the projecting portion 28a is located inside the guard ring 25a when viewed from the z direction.
  • the second portion 28 is provided on the first portion 27.
  • the second portion 28 protrudes from the intermediate insulating film 39 on the side opposite to the drift layer 33 . That is, the second portion 28 protrudes above the intermediate insulating film 39 .
  • the projecting portion 28a constitutes an end portion of the second portion 28. As shown in FIG. More specifically, when viewed in the z-direction, the projections 28a form both ends in a direction perpendicular to the direction in which the field plate 25e extends, that is, both ends in the width direction of the field plate 25e.
  • the second portion 28 is curved and inclined toward the surface 39s of the intermediate insulating film 39 as it goes outward in the width direction of the field plate 25e.
  • the second portion 28 is formed by wet etching. It can also be said that the shape of the second portion 28 is a shape processed by wet etching.
  • the lower end of the first portion 27 is embedded in the upper portion of the guard ring 25a.
  • a p + -type contact region 25p is formed in a portion corresponding to the first portion 27 in the guard ring 25a.
  • a p-type dopant for contact region 25p for example, B, Al, or the like is used.
  • the dopant concentration of contact region 25p is higher than that of guard ring 25a, and is, for example, 5 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the field plate 25e has a barrier metal layer 25m.
  • the barrier metal layer 25m includes a surface 40s of the barrier layer 40, an inner side surface 39d forming the opening 39c, an inner side surface 40d forming the barrier layer side opening 40c, an inner side surface 38d forming the opening 38c, It is formed on the surface (substrate surface 30s) of the drift layer 33 opened by these openings 38c, 39c and 40c.
  • Barrier metal layer 25m is formed of, for example, a laminated structure of Ti and TiN.
  • the barrier metal layer 25m consists of a portion of the first portion 27 in contact with the inner side surfaces 38d, 39d, 40d and the surface of the drift layer 33, and a portion of the second portion 28 in contact with the surface 40s of the barrier layer 40.
  • the barrier layer 40 has an intermediate portion 41 which is a portion between the projecting portion 28a of the field plate 25e and the guard ring 25a.
  • the intermediate portion 41 is sandwiched between the projecting portion 28a of the field plate 25e and the intermediate insulating film 39.
  • the barrier layer 40 has a portion (intermediate portion 41) sandwiched between the intermediate insulating film 39 and the projecting portion 28a of the field plate 25e.
  • the intermediate portion 41 has a barrier layer side opening 40c through which the first portion 27 of the field plate 25e is inserted. Therefore, when viewed in the z-direction, the intermediate portion 41 extends to the edge of the opening 39c of the intermediate insulating film 39 through which the first portion 27 of the field plate 25e is inserted.
  • the barrier layer 40 extends inward from the contact hole of the guard ring 25a and extends to the emitter routing portion 24 (see FIG. 5). Barrier layer 40 extends, for example, from the contact hole of guard ring 25a to the contact hole of guard ring 25b. Therefore, the barrier layer 40 covers the entire guard ring 25a when viewed from the z direction. Furthermore, the barrier layer 40 is formed so as to protrude from the outer edge of the guard ring 25a when viewed in the z direction.
  • the field plate 25h has a protruding portion 28a extending on the side opposite to the field plate 25g, which is longer than the protruding portion 28a of the field plate 25e.
  • gate fingers 23A (23B) and an emitter lead-out portion 24 are formed at positions overlapping with the base region 34A when viewed in the z direction.
  • Gate finger 23A (23B) is formed at a position spaced outward from emitter electrode 21 .
  • the gate finger 23A has a gate layer 23a formed on the surface 38s of the insulating film 38 and a gate wire 23b formed on the surface 40s of the barrier layer 40. As shown in FIG. 5, the gate finger 23A has a gate layer 23a formed on the surface 38s of the insulating film 38 and a gate wire 23b formed on the surface 40s of the barrier layer 40. As shown in FIG. 5, the gate finger 23A has a gate layer 23a formed on the surface 38s of the insulating film 38 and a gate wire 23b formed on the surface 40s of the barrier layer 40. As shown in FIG.
  • the gate layer 23a is made of polysilicon, for example, and is formed so as to surround the emitter electrode 21 from the device side surface 10c, the device side surface 10a, and the device side surface 10d (both of which are shown in FIG. 1).
  • the gate layer 23 a is covered with an intermediate insulating film 39 .
  • An oxide film 23c is formed on the surface of the gate layer 23a.
  • the gate wiring 23b is provided at a position overlapping the gate layer 23a when viewed in the z direction.
  • the gate wiring 23b is integrated with the gate electrode 22 .
  • a barrier layer-side opening 40e and openings 39e and 23e are provided in the barrier layer 40, the intermediate insulating film 39, and the oxide film 23c at positions corresponding to the gate fingers 23A, respectively.
  • the barrier layer side opening 40e penetrates the barrier layer 40 in the z direction
  • the opening 39e penetrates the intermediate insulating film 39 in the z direction
  • the opening 23e penetrates the oxide film 23c in the z direction.
  • the barrier layer side opening 40e and the openings 39e and 23e communicate with each other.
  • the gate layer 23a is exposed through the barrier layer side opening 40e and the openings 39e and 23e.
  • the gate wiring 23b is in contact with the gate layer 23a through the barrier layer side opening 40e and the openings 39e and 23e.
  • the barrier layer side opening 40e and the openings 39e and 23e constitute contact holes through which the gate wiring 23b contacts the gate layer 23a.
  • An inner side surface 40f forming the barrier layer side opening 40e and an inner side surface 39f forming the opening 39e are flush with each other.
  • the gate line 23b has a first portion 23ba provided in the opening 39e, a second portion 23bb having a protrusion 23bc that protrudes laterally from the first portion 23ba and overlaps the intermediate insulating film 39, including.
  • the first portion 23ba and the second portion 23bb are provided separately.
  • First portion 23ba is made of W (tungsten), for example, and second portion 23bb is made of AlCu, for example. It can also be said that the first portion 23ba is provided in the barrier layer side opening 40e.
  • the first portion 23ba is provided at a position overlapping both the gate layer 23a and the gate wiring 23b when viewed from the z direction.
  • the first portion 23ba penetrates both the intermediate insulating film 39 on the gate layer 23a and the barrier layer 40 on the intermediate insulating film 39 in the z-direction.
  • the first portion 23ba is embedded in the upper portion of the gate layer 23a.
  • a contact region 23d which is a p + -type semiconductor region, is formed in a portion of the gate layer 23a where the first portion 23ba is buried.
  • the p-type dopant for contact region 23d for example, B, Al, or the like is used.
  • the dopant concentration of the contact region 23d is higher than that of the base region 34A, and is, for example, 5 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the second portion 23bb is provided on the first portion 23ba.
  • the second portion 23bb protrudes from the intermediate insulating film 39 on the side opposite to the base region 34A. That is, the second portion 23bb protrudes above the intermediate insulating film 39 .
  • the projecting portion 23bc constitutes an end portion of the second portion 23bb. More specifically, when viewed from the z-direction, the protruding portions 23bc form both ends in a direction perpendicular to the extending direction of the gate line 23b, that is, both ends in the width direction of the gate line 23b.
  • the second portion 23bb is curved and inclined toward the surface 39s of the intermediate insulating film 39 as it goes outward in the width direction of the gate line 23b.
  • the second portion 23bb is formed by wet etching. It can also be said that the shape of the second portion 23bb is a shape processed by wet etching.
  • the gate wiring 23b has a barrier metal layer 23m.
  • the barrier metal layer 23m includes a surface 40s of the barrier layer 40, an inner side surface 39f forming the opening 39e, an inner side surface 40f forming the barrier layer side opening 40e, an inner side surface forming the opening 23e, and these surfaces. It is formed on the surface of the gate layer 23a opened by the openings 23e, 39e and 40e.
  • Barrier metal layer 23m is formed of, for example, a laminated structure of Ti and TiN. Therefore, the barrier metal layer 23m forms a portion of the first portion 23ba in contact with the inner side surfaces 39f and 40f and the surface of the gate layer 23a, and a portion of the second portion 23bb in contact with the surface 40s of the barrier layer 40. Configure.
  • the barrier layer 40 has an intermediate portion 41 which is a portion between the projecting portion 23bc of the gate wiring 23b and the base region 34A.
  • the intermediate portion 41 is sandwiched between the protruding portion 23bc of the gate wiring 23b and the intermediate insulating film 39 . Therefore, it can be said that the barrier layer 40 has a portion (intermediate portion 41) sandwiched between the intermediate insulating film 39 and the projecting portion 23bc of the gate wiring 23b.
  • the intermediate portion 41 has a barrier layer side opening 40e through which the first portion 23ba of the gate wiring 23b is inserted. Therefore, when viewed in the z direction, the intermediate portion 41 extends to the edge of the opening 39e of the intermediate insulating film 39 through which the first portion 23ba of the gate wiring 23b is inserted.
  • the emitter lead-out portion 24 is made of a metal film and formed on the surface 40 s of the barrier layer 40 .
  • the emitter lead-out portion 24 is formed on the outer periphery of the base region 34A.
  • a barrier layer side opening 40g and openings 39g and 38g are provided in the barrier layer 40, the intermediate insulating film 39, and the insulating film 38 at positions corresponding to the emitter lead-out portion 24, respectively.
  • the barrier layer side opening 40g penetrates the barrier layer 40 in the z direction
  • the opening 39g penetrates the intermediate insulating film 39 in the z direction
  • the opening 38g penetrates the insulating film 38 in the z direction.
  • the barrier layer side opening 40g and the openings 39g and 38g communicate with each other.
  • the base region 34A is exposed through the barrier layer side opening 40g and the openings 39g and 38g.
  • the emitter lead-out portion 24 enters the barrier layer side opening 40g and the openings 39g and 38g to contact the base region 34A.
  • the barrier layer side opening 40g and the openings 39g and 38g form contact holes through which the emitter lead-out portion 24 contacts the base region 34A.
  • An inner side surface 40h forming the barrier layer side opening 40g, an inner side surface 39h forming the opening 39g, and an inner side surface 38h forming the opening 38g are flush with each other.
  • the emitter lead-out portion 24 has a first portion 24a provided in the openings 39c and 38c, and a second portion having a protrusion 24c that protrudes laterally from the first portion 24a and overlaps the intermediate insulating film 39. 24b and .
  • the first portion 24a and the second portion 24b are provided separately.
  • the first portion 24a is made of W (tungsten), for example, and the second portion 24b is made of AlCu, for example.
  • the projecting portion 24c is positioned within the base region 34A when viewed from the z direction.
  • the lower end of the first portion 24a is embedded in the upper portion of the base region 34A.
  • a p + -type contact region 34B is formed in a portion of the base region 34A corresponding to the first portion 24a.
  • the p-type dopant for contact region 34B for example, B, Al, or the like is used.
  • the dopant concentration of the contact region 34B is higher than that of the base region 34A, eg, 5 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the second portion 24b is provided on the first portion 24a.
  • the second portion 24b protrudes from the intermediate insulating film 39 on the side opposite to the base region 34A. That is, the second portion 24b protrudes above the intermediate insulating film 39.
  • the projecting portion 24c constitutes an end portion of the second portion 24b. More specifically, when viewed in the z-direction, the projecting portion 24c constitutes both ends in a direction orthogonal to the extending direction of the emitter routing portion 24, that is, both ends in the width direction of the emitter routing portion 24.
  • the second portion 24 b is curved and inclined toward the surface 39 s of the intermediate insulating film 39 as it goes outward in the width direction of the emitter routing portion 24 .
  • the second portion 24b is formed by wet etching. It can also be said that the shape of the second portion 24b is a shape processed by wet etching.
  • the emitter lead-out portion 24 has a barrier metal layer 24m.
  • the barrier metal layer 24m includes a surface 40s of the barrier layer 40, an inner side surface 39h forming the opening 39g, an inner side surface 40h forming the barrier layer side opening 40g, an inner side surface 38h forming the opening 38g, It is formed on the surface of the drift layer 33 (substrate surface 30s) opened by these openings 38g, 39g, and 40g.
  • Barrier metal layer 24m is formed of, for example, a laminated structure of Ti and TiN.
  • the barrier metal layer 24m includes portions of the first portion 24a in contact with the inner side surfaces 38h, 39h, and 40h and the surface of the drift layer 33, and portions of the second portion 24b in contact with the surface 40s of the barrier layer 40.
  • the barrier layer 40 has an intermediate portion 41 which is a portion between the projecting portion 24c of the emitter lead-out portion 24 and the base region 34A.
  • the intermediate portion 41 is sandwiched between the projecting portion 24 c and the intermediate insulating film 39 . Therefore, it can be said that the barrier layer 40 has a portion (intermediate portion 41) sandwiched between the intermediate insulating film 39 and the projecting portion 24c.
  • the intermediate portion 41 has a barrier layer side opening 40g through which the first portion 24a of the emitter routing portion 24 is inserted. Therefore, when viewed in the z-direction, the intermediate portion 41 extends to the opening edge of the opening 39g through which the first portion 24a of the emitter lead-out portion 24 is inserted in the intermediate insulating film 39. As shown in FIG.
  • an equipotential ring 26 is formed outside the FLR portion 25 .
  • Both the insulating film 38 and the intermediate insulating film 39 are also formed in the region where the equipotential ring 26 is formed.
  • the equipotential ring 26 includes a channel stop region 26a of a first conductivity type (n + type) formed on the surface of the drift layer 33 (substrate surface 30s), an insulating film 38 and an intermediate insulating film. 39, and surface-side wiring 26c provided on the surface 40s of the barrier layer 40. As shown in FIG. 7, the equipotential ring 26 includes a channel stop region 26a of a first conductivity type (n + type) formed on the surface of the drift layer 33 (substrate surface 30s), an insulating film 38 and an intermediate insulating film. 39, and surface-side wiring 26c provided on the surface 40s of the barrier layer 40. As shown in FIG.
  • the channel stop region 26a is formed from a position overlapping with the surface-side wiring 26c when viewed from the z direction to the side surface 10a of the device.
  • the channel stop region 26a is arranged outside (near the side surface 10a of the device) with respect to the internal wiring 26b.
  • the dopant concentration of channel stop region 26a is, for example, the same as that of emitter region 36 (see FIG. 3), and is 1 ⁇ 10 19 cm ⁇ 3 or more and 5 ⁇ 10 20 cm ⁇ 3 or less. In this case, for example, channel stop region 26a is formed in the same step as emitter region 36 is formed.
  • the internal wiring 26 b is provided on the surface 38 s of the insulating film 38 and covered with the intermediate insulating film 39 . Since the intermediate insulating film 39 is covered with the barrier layer 40 , it can be said that the internal wiring 26 b is covered with the barrier layer 40 .
  • the internal wiring 26b is made of an electrode material such as polysilicon.
  • the internal wiring 26b is formed in the same process as the gate layer 23a (see FIG. 5) of the gate finger 23A.
  • An oxide film 26d is formed on the surface of the internal wiring 26b.
  • a barrier layer side opening 40p and openings 39p and 38p are provided at positions corresponding to the channel stop region 26a in the barrier layer 40, the intermediate insulating film 39, and the oxide film 23c, respectively.
  • the barrier layer side opening 40p penetrates the barrier layer 40 in the z direction
  • the opening 39p penetrates the intermediate insulating film 39 in the z direction
  • the opening 38p penetrates the insulating film 38 in the z direction.
  • the barrier layer side opening 40p and the openings 39p and 38p communicate with each other. As a result, the channel stop region 26a is exposed through the barrier layer side opening 40p and the openings 39p and 38p.
  • the surface-side wiring 26c enters the barrier layer-side opening 40p and the openings 39p and 38p to contact the channel stop region 26a.
  • the barrier layer side opening 40p and the openings 39p and 38p constitute contact holes through which the surface side wiring 26c contacts the channel stop region 26a.
  • An inner side surface 40q forming the barrier layer side opening 40p, an inner side surface 39q forming the opening 39p, and an inner side surface 39q forming the opening 38p are flush with each other.
  • a barrier layer side opening 40u and openings 39u and 26e are provided at positions corresponding to the internal wiring 26b in the barrier layer 40, the intermediate insulating film 39, and the oxide film 26d, respectively.
  • the barrier layer side opening 40u penetrates the barrier layer 40 in the z direction
  • the opening 39u penetrates the intermediate insulating film 39 in the z direction
  • the opening 26e penetrates the oxide film 26d in the z direction.
  • the barrier layer side opening 40u and the openings 39u and 26e communicate with each other.
  • the internal wiring 26b is exposed through the barrier layer side opening 40u and the openings 39u and 26e.
  • the surface-side wiring 26c enters the barrier layer-side opening 40u and the openings 39u and 26e to contact the internal wiring 26b.
  • the barrier layer side opening 40u and the openings 39u and 26e constitute contact holes through which the surface side wiring 26c contacts the internal wiring 26b.
  • An inner side surface 40t forming the barrier layer side opening 40u and an inner side surface 39t forming the opening 39u are flush with each other.
  • the surface-side wiring 26c includes two first portions 26f and 26g, a second portion 26i having a protrusion 26h that protrudes laterally from the first portions 26f and 26g and overlaps the intermediate insulating film 39, including.
  • the first portions 26f, 26g and the second portion 26i are provided separately.
  • First portions 26f and 26g are made of a material containing W (tungsten), for example, and second portion 26i is made of a material containing AlCu, for example.
  • the first portion 26f is in contact with the channel stop region 26a, and the first portion 26g is in contact with the internal wiring 26b. Therefore, it can be said that the first portion 26f is provided inside the barrier layer side opening 40p, and it can be said that the first portion 26g is provided inside the barrier layer side opening 40u.
  • the first portion 26f is provided at a position overlapping both the channel stop region 26a and the surface-side wiring 26c when viewed from the z direction.
  • the first portion 26f penetrates all of the insulating films 38 and 38B on the channel stop region 26a, the intermediate insulating film 39 on the insulating film 38, and the barrier layer 40 on the intermediate insulating film 39 in the z-direction. .
  • the first portion 26g is provided at a position overlapping both the internal wiring 26b and the second portion 26i when viewed from the z direction.
  • the first portion 26g is positioned more inward than the first portion 26f.
  • the first portion 26g penetrates both the oxide film 26d and the intermediate insulating film 39 on the internal wiring 26b and the barrier layer 40 on the intermediate insulating film 39 in the z-direction.
  • the first portion 26g is embedded in the upper portion of the internal wiring 26b.
  • the second portion 26i is provided on the first portions 26f and 26g.
  • the second portion 26 i protrudes from the intermediate insulating film 39 on the side opposite to the drift layer 33 . That is, the second portion 26i protrudes above the intermediate insulating film 39 .
  • the projecting portion 26h constitutes an end portion of the second portion 26i and a portion of the second portion 26i between the first portion 26f and the first portion 26g when viewed from the z direction. More specifically, when viewed from the z-direction, the projecting portion 26h includes both end portions in the direction perpendicular to the direction in which the surface-side wiring 26c extends, that is, both end portions in the width direction of the surface-side wiring 26c and the surface-side wiring 26c extending. and the portion between the first portion 26f and the first portion 26g in the direction.
  • the surface-side wiring 26c has a barrier metal layer 26m.
  • the barrier metal layer 26m includes a surface 40s of the barrier layer 40, an inner side surface 39q forming the opening 39p, an inner side surface 40q forming the barrier layer side opening 40p, an inner side surface 38q forming the opening 38p, It is formed on the surface (substrate surface 30s) of the drift layer 33 opened by these openings 38p, 39p, and 40p.
  • the barrier metal layer 26m includes an inner side surface 39t forming an opening 39u, an inner side surface 40t forming a barrier layer side opening 40u, an inner side surface 26j forming an opening 26e, and these openings 26e and 39u. , 40u on the surface of the internal wiring 26b.
  • the barrier metal layer 26m constitutes a portion of the first portion 26f that contacts the inner side surfaces 38q, 39q, 40q and a portion that contacts the surface of the channel stop region 26a. Further, the barrier metal layer 26m constitutes a portion of the first portion 26g which is in contact with the inner side surfaces 26j, 39t and 40t and a portion which is in contact with the surface of the internal wiring 26b. Also, the barrier metal layer 26m constitutes a portion of the second portion 26i that is in contact with the surface 40s of the barrier layer 40 .
  • Barrier metal layer 26m is formed of, for example, a laminated structure of Ti and TiN.
  • the barrier layer 40 has an intermediate portion 41 which is a portion between the protruding portion 26h of the surface-side wiring 26c and the drift layer 33. As shown in FIG. In this embodiment, the intermediate portion 41 is sandwiched between the protruding portion 26h of the surface-side wiring 26c and the intermediate insulating film 39. As shown in FIG. Therefore, it can be said that the barrier layer 40 has a portion (intermediate portion 41) sandwiched between the intermediate insulating film 39 and the projecting portion 26h of the surface-side wiring 26c.
  • the intermediate portion 41 has barrier layer side openings 40p and 40u through which the first portions 26f and 26g of the surface side wiring 26c are inserted. Therefore, when viewed in the z-direction, the intermediate portion 41 extends to the edges of the openings 39p and 39u in the intermediate insulating film 39 through which the first portions 26f and 26g of the surface-side wiring 26c are inserted.
  • the peripheral region 12 is covered with a passivation film 13.
  • the barrier layer 40 is covered with the passivation film 13 when viewed from the z direction.
  • the regions of the barrier layer 40 where the gate fingers 23A and 23B, the field plates 25e to 25h, and the equipotential ring 26 are not formed are formed with the surface 40s of the barrier layer 40 in contact with the passivation film 13. It is covered with a passivation film 13 . Therefore, it can be said that the barrier layer 40 is provided between the passivation film 13 and the drift layer 33 .
  • the passivation film 13 is provided at a position above the intermediate insulating film 39 and overlapping the intermediate insulating film 39 when viewed from the z direction. In other words, it can be said that the passivation film 13 covers the intermediate insulating film 39 .
  • FIGS. 8 to 20 show a simplified configuration of the semiconductor device 10 showing the manufacturing process. Therefore, the shape and size of the components of the semiconductor device 10 shown in FIGS. 8 to 20 may differ from the shapes and sizes of the components of the semiconductor device 10 shown in FIGS.
  • FIGS. 8 to 20 show respective manufacturing processes of part of the cell region 11, the gate finger 23A, and part of the FLR section 25.
  • FIG. 7 to 20 for the sake of convenience, the manufacturing method of one semiconductor device 10 will be described below.
  • the method for manufacturing the semiconductor device 10 of the present embodiment is not limited to manufacturing one semiconductor device 10, and may be manufacturing a plurality of semiconductor devices 10.
  • FIG. 8 to 20 show a simplified configuration of the semiconductor device 10 showing the manufacturing process. Therefore, the shape and size of the components of the semiconductor device 10 shown in FIGS. 8 to 20 may differ from the shapes and sizes of the components of the semiconductor device 10 shown in FIGS.
  • FIGS. 8 to 20 show respective manufacturing processes of part of the cell region 11, the gate finger 23A, and part of the FLR section
  • the method for manufacturing the semiconductor device 10 of this embodiment includes a step of preparing a semiconductor substrate 830 made of a material containing Si.
  • the semiconductor substrate 830 has an n ⁇ type drift layer 33 as a first conductivity type semiconductor layer.
  • Drift layer 33 is formed over the entire semiconductor substrate 830 .
  • the semiconductor substrate 830 has a substrate front surface 830s and a substrate rear surface (not shown) facing opposite sides in the thickness direction (z direction). Therefore, it can be said that the substrate surface 830 s is the surface of the drift layer 33 .
  • the step of preparing the semiconductor substrate 830 corresponds to "the step of forming the first semiconductor layer of the first conductivity type in the peripheral region".
  • the method of manufacturing the semiconductor device 10 of the present embodiment includes a step of forming a substrate-side insulating film 838B on a portion of the substrate surface 830s of the semiconductor substrate 830 corresponding to the outer peripheral region 12.
  • the substrate-side insulating film 838B is an insulating film corresponding to the substrate-side insulating film 38B of the semiconductor device 10 .
  • the step of forming the substrate-side insulating film 838B includes a step of thermally oxidizing the semiconductor substrate 830 to form a first insulating layer on the substrate surface 830s, a step of wet-etching the first insulating layer, and a step of dry-etching the first insulating layer. and etching.
  • an oxide film is formed on the entire surface of the semiconductor substrate 830 by thermally oxidizing the semiconductor substrate 830 . Subsequently, the oxide film is removed from the substrate surface 830s of the semiconductor substrate 830 other than the peripheral region 12 . More specifically, the thickness of the oxide film is first reduced by wet etching the oxide film. On the other hand, in the peripheral region 12, the oxide film is partially thinned using a mask. Subsequently, the oxide film is removed by dry etching. In the peripheral region 12, the portion exposed by the mask is removed by dry etching. A substrate-side insulating film 838B is formed on the substrate surface 830s of the semiconductor substrate 830 through the above steps.
  • the method of manufacturing the semiconductor device 10 of this embodiment includes a step of forming a p-type well region 834 as a semiconductor region of the second conductivity type in a semiconductor substrate 830 .
  • a p-type impurity is selectively implanted into the substrate surface 830 s of the semiconductor substrate 830 .
  • the p-type impurity is diffused by heat-treating the semiconductor substrate 830 .
  • a well region 834 is formed.
  • Well region 834 is partially formed in drift layer 33 .
  • the surface of the well region 834 constitutes the substrate surface 830 s and is continuous with the surface of the drift layer 33 .
  • well region 834 includes base region 34A and guard rings 25a to 25d (guard ring 25d is not shown in FIG. 9).
  • the step of forming the well region 834 in the semiconductor substrate 830 is “the step of partially forming in the first semiconductor layer a second conductivity type second semiconductor region having a surface continuous with the surface of the first semiconductor layer. ” is supported. It can also be said that the well region 834 is covered with the substrate-side insulating film 838B.
  • the method for manufacturing the semiconductor device 10 of this embodiment includes a step of forming a plurality of trenches 835 in a semiconductor substrate 830.
  • a trench mask (not shown) is formed on the substrate surface 830 s of the semiconductor substrate 830 .
  • the trench mask is then selectively etched. That is, the region of the trench mask where the trench 835 is to be formed is etched as viewed in the z-direction.
  • the trench mask exposes regions of the substrate surface 830s of the semiconductor substrate 830 where the trenches 835 are to be formed.
  • a region of the substrate surface 830s of the semiconductor substrate 830 where the trench 835 is to be formed is etched. A trench 835 is thereby formed in the semiconductor substrate 830 .
  • the method for manufacturing the semiconductor device 10 of this embodiment includes a step of forming an insulating film 838 and a step of forming an electrode.
  • the semiconductor substrate 830 is thermally oxidized to form an oxide film on the entire surface of the semiconductor substrate 830 including the inner surface of each trench 835 .
  • an insulating film 838 is formed in the cell region 11 of the substrate surface 830s of the semiconductor substrate 830 .
  • the insulating film 838 is an insulating film corresponding to the insulating film 38 .
  • the insulating film 838 in the cell region 11 is a gate insulating film and is also formed on the inner surface of each trench 835 .
  • the insulating film 838 is laminated on the surface 838Bs of the substrate-side insulating film 838B.
  • an electrode material PS such as polysilicon is embedded in each trench 835 and formed on the substrate surface 830 s of the semiconductor substrate 830 .
  • the gate trench 22A and the emitter trench 21A are formed.
  • the method of manufacturing the semiconductor device 10 of this embodiment includes the steps of etching the electrode material PS and forming an insulating film 838 on the electrode material PS.
  • the step of etching the electrode material PS the cell region 11 of the substrate surface 830s of the semiconductor substrate 830, the gate fingers 23A and 23B and the gate electrode 22 of the peripheral region 12, and the regions other than the internal wiring 26b of the equipotential ring 26 are etched. and the electrode material PS are removed by etching.
  • the electrode material PS embedded in each trench 835, the electrode material PS forming the gate fingers 23A and 23B and the gate electrode 22, and the equipotential ring 26 and the electrode material PS forming the internal wiring 26b are oxidized.
  • an insulating film 838 is formed on each electrode material PS.
  • the electrode material PS of the gate fingers 23A and 23B is a component corresponding to the gate layer 23a
  • the insulating film 838 on the electrode material PS is the oxide film 23c of the gate fingers 23A and 23B and the internal wiring 26b of the equipotential ring 26. This film corresponds to the oxide film 26d of .
  • the method of manufacturing the semiconductor device 10 of this embodiment includes steps of forming a base region 34, an emitter region 36, and a channel stop region 26a (see FIG. 7). Specifically, n-type and p-type dopants are selectively implanted and diffused into substrate surface 830 s of semiconductor substrate 830 to form p-type base region 34 and n + -type emitter region 36 . and a channel stop region 26a are sequentially formed. That is, the emitter region 36 and the channel stop region 26a are formed in the same process.
  • the method for manufacturing the semiconductor device 10 of this embodiment includes a step of forming an intermediate insulating film 839.
  • the intermediate insulating film 839 is formed over the entire substrate surface 830s of the semiconductor substrate 830 by chemical vapor deposition (CVD), for example.
  • the intermediate insulating film 839 is an insulating film corresponding to the intermediate insulating film 39 .
  • An intermediate insulating film 839 is stacked on the insulating film 838 . In this case, in the cell region 11, an insulating film having a two-layer structure of an insulating film 838 and an intermediate insulating film 839 formed on the substrate surface 830s of the semiconductor substrate 830 is formed.
  • the insulating film has a two-layer structure of an insulating film 838 and an intermediate insulating film 839 formed on the electrode material PS.
  • an insulating film having a three-layer structure including a substrate-side insulating film 838B formed on the substrate surface 830s of the semiconductor substrate 830, an insulating film 838, and an intermediate insulating film 839 is formed.
  • the step of forming the substrate-side insulating film 838B, the insulating film 838, and the intermediate insulating film 839 is performed by forming an insulating film covering the surface of the first semiconductor layer and the surface of the second semiconductor region. It corresponds to the "process of forming".
  • the method for manufacturing the semiconductor device 10 of this embodiment includes a step of forming a barrier layer 840.
  • the barrier layer 840 is an insulating layer corresponding to the barrier layer 40 of the semiconductor device 10 .
  • the barrier layer 840 is made of a material having a smaller diffusion coefficient than the intermediate insulating film 839 and the insulating films 838 and 838B.
  • the barrier layer 840 is made of a material containing silicon nitride (SiN) and is formed over the entire surface 839s of the intermediate insulating film 839 by CVD, for example.
  • the method of manufacturing the semiconductor device 10 of this embodiment includes a step of forming an opening.
  • an opening 861 is formed through barrier layer 840, intermediate insulating film 839 and insulating film 838 by etching. Opening 861 in cell region 11 exposes base region 34 .
  • a recess 831 is formed in the substrate surface 830 s of the semiconductor substrate 830 corresponding to the base region 34 by the opening 861 .
  • an opening 862 is formed through the barrier layer 840, the intermediate insulating film 839, and the insulating film 838 by etching.
  • the openings 862 in the outer peripheral region 12 expose, for example, the guard rings 25a-25d individually.
  • the openings 862 form recesses 832 in the substrate surface 830s of the semiconductor substrate 830 corresponding to the guard rings 25a-25d.
  • openings 863 are formed through the barrier layer 840, the intermediate insulating film 839, and the insulating film 838 by etching. Openings 863 in areas where gate fingers 23A and 23B are formed expose, for example, electrode material. A recess 833 is formed in the surface of the electrode material by the opening 863 .
  • the method of manufacturing the semiconductor device 10 of this embodiment includes steps of forming a base contact region 37, a contact region 23d, a contact region 34B, and a contact region 25p.
  • p + -type base contact region 37, contact region 23d, and contact region 34B are formed by ion-implanting and diffusing p-type dopants into substrate surface 830s of semiconductor substrate 830 through openings.
  • contact regions 25p are respectively formed. Note that FIG. 17 shows the base contact region 37, the contact region 23d, and the contact region 25p.
  • the method of manufacturing the semiconductor device 10 of the present embodiment includes an emitter electrode 21, a gate electrode 22, gate wirings 23b of gate fingers 23A and 23B, an emitter lead-out portion 24, and field plates 25e to 25h. , and forming the equipotential ring 26 .
  • the process of forming the emitter electrode 21, the gate electrode 22, the gate wiring 23b of the gate fingers 23A and 23B, the emitter lead-out portion 24, the field plates 25e to 25h, and the equipotential ring 26 is referred to as "forming the electrode portion. It corresponds to the process of 18 and 19 show emitter electrode 21, gate wiring 23b of gate finger 23A, and field plates 25e to 25g.
  • a first metal layer is formed on the surface 39s of the intermediate insulating film 39 and the inner surfaces of the openings 861 to 863 by, for example, sputtering using titanium (Ti).
  • a second metal layer is formed on the first metal layer by sputtering using titanium nitride (TiN).
  • TiN titanium nitride
  • a barrier metal layer 823 is formed.
  • the barrier metal layer 823 includes the barrier metal layer 21e of the emitter electrode 21, the barrier metal layer 23m of the gate finger 23A (23B), the barrier metal layer 24m of the emitter lead-out portion 24, and the barrier metal layer 25m of the field plates 25e to 25h. , and the barrier metal layer 26 m of the equipotential ring 26 . That is, in this embodiment, the barrier metal layers 21e, 23m, 24m, 25m and 26m are formed by the same process.
  • the plug electrode 821 includes the plug electrode 21b of the emitter electrode 21, the first portion 23ba of the gate finger 23A (23B), the first portion 24a of the emitter lead-out portion 24, the first portions 27 of the field plates 25e to 25h, and It corresponds to the first parts 26 f and 26 g of the equipotential ring 26 . That is, in this embodiment, the plug electrode 21b and the first portions 23ba, 24a, 27, 26f, and 26g are formed by the same process.
  • an electrode layer 822 is formed by sputtering using AlCu.
  • the electrode layer 822 is formed over the entire intermediate insulating film 39 when viewed from the z direction.
  • the electrode layer 822 includes the electrode body portion 21c of the emitter electrode 21, the second portion 23bb of the gate finger 23A (23B), the second portion 24b of the emitter lead-out portion 24, the second portions 28 of the field plates 25e to 25h, and the second portion 26 i of the equipotential ring 26 . That is, in the present embodiment, the electrode body portion 21c and the second portions 23bb, 24b, 28, 26i are formed by the same process.
  • FIG. 19 shows emitter electrode 21, gate electrode 22, gate fingers 23A and 23B, emitter lead-out portion 24, field plates 25e-25h, and equipotential ring 26 are formed. . Note that FIG. 19 shows emitter electrode 21, gate finger 23A, and field plates 25e-25g.
  • the method of manufacturing the semiconductor device 10 of this embodiment includes a step of forming the passivation film 13.
  • a passivation layer made of an organic material such as polyimide covers the emitter electrode 21, the gate electrode 22, the gate fingers 23A and 23B, the field plates 25e to 25h, and the equipotential ring 26 from the z direction. As seen, it is formed over the entire substrate surface 830 s of the semiconductor substrate 830 . Subsequently, an opening is formed by etching to expose the emitter electrode 21 and the gate electrode 22 . Thereby, a passivation film 13, an emitter electrode pad 16 and a gate electrode pad 17 are formed. Passivation film 13 covers both emitter electrode 21 , gate electrode 22 , gate fingers 23 A and 23 B, field plates 25 e - 25 h and equipotential ring 26 and barrier layer 40 .
  • the method of manufacturing the semiconductor device 10 of the present embodiment includes steps of forming the buffer layer 32, the collector layer 31, and the collector electrode 29. Specifically, the buffer layer 32 and the collector layer 31 are formed in order by ion-implanting and diffusing n-type and p-type dopants to the back surface of the semiconductor substrate 830 . Subsequently, a collector electrode 29 is formed on the surface of the collector layer 31 opposite to the buffer layer 32 .
  • the semiconductor device 10 is manufactured. 8 to 20 show a part of the manufacturing process of the semiconductor device 10, and the manufacturing method of the semiconductor device 10 may include processes not shown in FIGS.
  • a passivation film 13 which is an organic insulating film such as polyimide, is formed over the entire main surface 10s of the semiconductor device 10 to protect the semiconductor device 10 from external ions, for example. That is, the passivation film 13 covers the entire peripheral region 12 .
  • the passivation film 13 has a large diffusion coefficient, there is a possibility that external ions may diffuse through the passivation film 13 and pass through.
  • the barrier layer may be provided, for example, on surface 39s of intermediate insulating film 39 and surfaces of field plates 25e to 25h.
  • the surface 39s of the intermediate insulating film 39 and the surfaces of the field plates 25e to 25h of the barrier layer The portion of has a stepped shape.
  • cracks are likely to occur in the stepped portion of the barrier layer. Therefore, when a crack occurs in the barrier layer, external ions may enter the intermediate insulating film 39 through the crack and electrify the intermediate insulating film 39 .
  • the barrier layer 40 has an intermediate portion 41 sandwiched between the projecting portion 28a of the field plates 25e to 25h and the intermediate insulating film 39. As shown in FIG. As a result, the barrier layer 40 protects the portion of the intermediate insulating film 39 below the projecting portion 28a without the barrier layer 40 having a stepped shape. Therefore, since cracks are prevented from occurring in the barrier layer 40, it is possible to prevent the intermediate insulating film 39 from being charged by external ions due to the cracks.
  • the outer peripheral region 12 of the semiconductor device 10 includes an insulating film 38A and an intermediate insulating film 39 covering both the drift layer 33 and the guard rings 25a to 25d, and a guard layer extending through the insulating film 38A and the intermediate insulating film 39. It has field plates 25e-25h that are in contact with the rings 25a-25d, respectively, and a passivation film 13 that covers the insulating film 38A, the intermediate insulating film 39, and the field plates 25e-25h.
  • the field plates 25e to 25h include first portions 27 provided in the openings 38c and 39c, and a projecting portion 28a projecting laterally beyond the first portion 27 and overlapping the insulating film 38A and the intermediate insulating film 39. and a second portion 28 having a .
  • the semiconductor device 10 includes a barrier layer 40 provided between the passivation film 13 and the drift layer 33 and having a lower diffusion coefficient than both the insulating film 38 ⁇ /b>A and the intermediate insulating film 39 and the passivation film 13 .
  • the barrier layer 40 has a portion that enters between the projections 28a of the field plates 25e-25h and the guard rings 25a-25d.
  • the barrier layer 40 enters between the protruding portions 28a of the field plates 25e to 25h and the guard rings 25a to 25d, the portions of the intermediate insulating film 39 below the protruding portions 28a are covered with the barrier layer 40.
  • the portion of the intermediate insulating film 39 below the projecting portion 28a can be protected from external ions.
  • the intermediate insulating film 39 is protected from the lower portion of the protruding portion 28a, so that the second layer including the protruding portion 28a is protected.
  • the barrier layer 40 for the emitter routing portion 24 and the gate fingers 23A and 23B is the same as the configuration of the barrier layer 40 for the FLR portion 25, the barrier layer 40 for the emitter routing portion 24 and the gate fingers 23A and 23B also cracks. can be suppressed.
  • the barrier layer 40 is formed on the surface 39 s of the intermediate insulating film 39 .
  • the barrier layer 40 has an intermediate portion 41 sandwiched between the intermediate insulating film 39 and the projecting portions 28a of the field plates 25e to 25h.
  • the barrier layer 40 has a shape along the surface 39 s of the intermediate insulating film 39 . Therefore, barrier layer 40 is not formed on the surface of field plates 25e-25h. That is, barrier layer 40 does not cover field plates 25 e - 25 h including second portion 28 , and field plates 25 e - 25 h are exposed from barrier layer 40 . This suppresses formation of a step shape in the barrier layer 40 . Therefore, the occurrence of cracks in the barrier layer 40 can be suppressed.
  • the barrier layer 40 for the emitter routing portion 24 and the gate fingers 23A and 23B is the same as the configuration of the barrier layer 40 for the FLR portion 25, the barrier layer 40 for the emitter routing portion 24 and the gate fingers 23A and 23B also cracks. can be suppressed.
  • the intermediate portion 41 of the barrier layer 40 has a barrier layer side opening 40c.
  • An inner side surface 40 d of the barrier layer side opening 40 c is flush with an inner side surface 39 d of the opening 39 c of the intermediate insulating film 39 .
  • the intermediate portion 41 of the barrier layer 40 is formed over the entire region where the projecting portions 28a of the field plates 25e to 25h and the intermediate insulating film 39 overlap when viewed from the z direction. Therefore, it is possible to further suppress charging of the intermediate insulating film 39 by external ions.
  • the barrier layer 40 protrudes from the outer edges of the guard rings 25a to 25d. According to this configuration, when viewed from the z-direction, the regions of the intermediate insulating film 39 overlapping the guard rings 25a to 25d can be prevented from being charged by external ions. Therefore, a decrease in the breakdown voltage of the FLR section 25 can be suppressed.
  • the barrier layer 40 is thinner than the intermediate insulating film 39 . With this configuration, the barrier layer 40 can be easily manufactured, so that the manufacturing cost of the semiconductor device 10 can be reduced.
  • the projecting portions 28a of the second portions 28 of the field plates 25e to 25h are provided at positions overlapping the guard rings 25a to 25d when viewed from the z direction.
  • the intermediate portion 41 of the barrier layer 40 is interposed between the protrusions 28a of the field plates 25e-25h and the guard rings 25a-25d. As a result, the portions of the intermediate insulating film 39 formed on the guard rings 25a-25d and covered with the projecting portions 28a of the field plates 25e-25h can be protected.
  • the method for manufacturing the semiconductor device 10 includes the steps of forming the insulating film 38A and the intermediate insulating film 39 on both the drift layer 33 and the guard rings 25a to 25d in the peripheral region 12, and forming the surface 39s of the intermediate insulating film 39. a step of forming a barrier layer 40 having a diffusion coefficient smaller than that of the intermediate insulating film 39; and a second portion 28 having a protrusion 28a overlapping both the intermediate insulating film 39 and the barrier layer 40; and forming a passivation film 13 covering both. According to this configuration, the same effect as (1-1) can be obtained.
  • FIG. 21 to 25 A semiconductor device 10 according to the second embodiment will be described with reference to FIGS. 21 to 25.
  • points different from the semiconductor device 10 of the first embodiment will be described in detail, and components common to the semiconductor device 10 of the first embodiment will be assigned the same reference numerals, and description thereof will be omitted.
  • FIG. 21 shows a cross-sectional structure of part of the FLR portion 25 in the outer peripheral region 12 .
  • the arrangement position of the barrier layer 40 in the gate fingers 23A and 23B and the equipotential ring 26 is the same as the arrangement position of the barrier layer 40 in the FLR section 25.
  • FIG. 21 and 22 hatching of some or all of the components of the semiconductor device 10 is omitted for the sake of convenience.
  • the barrier layer 40 is formed on the surface 38s of the insulating film 38 as the surface of the insulating film 38A and is covered with the intermediate insulating film 39.
  • the barrier layer 40 is sandwiched between the insulating film 38A and the intermediate insulating film 39 .
  • the intermediate insulating film 39 is formed on the insulating film 38A.
  • Intermediate insulating film 39 is covered with passivation film 13 . Therefore, the barrier layer 40 is not in contact with the passivation film 13 in this embodiment.
  • the opening edge of the barrier layer 40 is formed along the shape of the opening edge of the opening 38c of the insulating film 38A. More specifically, the opening end of the insulating film 38A has a curved portion 38j, as in the first embodiment.
  • the barrier layer 40 has a curved portion 42 covering the curved portion 38j. Like the curved portion 38j of the insulating film 38A, the curved portion 42 curves toward the substrate surface 30s of the semiconductor substrate 30 toward the center of the barrier layer side opening 40c.
  • a curved portion 42 of the barrier layer 40 is covered with an intermediate insulating film 39 . Therefore, it can be said that the intermediate insulating film 39 covers the curved portion 38j of the insulating film 38A.
  • the barrier layer 40 has an intermediate portion 41 which is a portion between the projecting portion 28a of the field plate 25e and the guard ring 25a.
  • the intermediate portion 41 is a portion of the barrier layer 40 that overlaps both the projecting portion 28a of the field plate 25e and the guard ring 25a when viewed in the z direction.
  • the intermediate portion 41 of this embodiment is provided at a position away from both the projecting portion 28a and the guard ring 25a in the z direction.
  • the intermediate portion 41 has a barrier layer side opening 40c. Therefore, when viewed in the z-direction, the intermediate portion 41 extends to the edge of the opening 38c of the insulating film 38A through which the first portion 27 of the field plate 25e is inserted. That is, the intermediate portion 41 is in contact with the first portion 27 .
  • the barrier layer 40 also has intermediate portions 41 for the other field plates 25f to 25h and guard rings 25b to 25d, as in the first embodiment.
  • the barrier layer 40 is formed so as to protrude from the guard rings 25a to 25d when viewed from the z direction. In other words, the barrier layer 40 covers the entire guard rings 25a to 25d except the positions overlapping the first portions 27 of the field plates 25e to 25h when viewed in the z direction.
  • the barrier layer 40 is formed on the surface 38s of the insulating film 38 that becomes the gate oxide film and is covered with the intermediate insulating film 39. As shown in FIG. That is, the barrier layer 40 is formed between the insulating film 38 and the intermediate insulating film 39 in the cell region 11 . It can also be said that the barrier layer 40 is sandwiched in contact with both the insulating film 38 and the intermediate insulating film 39 in the cell region 11 .
  • the barrier layer 40 is formed along the shape of the surface 38 s of the insulating film 38 . It can also be said that the intermediate insulating film 39 is formed on the insulating film 38 .
  • a method for manufacturing the semiconductor device 10 of this embodiment will be described with reference to FIGS.
  • the order of the steps of forming the barrier layer 840 is different from that of the method of manufacturing the semiconductor device 10 of the first embodiment. Therefore, in the following description, differences from the first embodiment will be described, and descriptions of the manufacturing steps common to the first embodiment will be omitted.
  • a barrier layer 840 is formed. is performed. That is, the step of forming the barrier layer 840 is performed after the step of forming the insulating films 838 and 838B. Thereby, the barrier layer 840 is formed over the entire surface of the insulating film 838 by CVD, for example.
  • the barrier layer 840 is made of the same material as the barrier layer 840 of the first embodiment.
  • the steps before the step of forming the base region 34 and the emitter region 36 are the same as in the first embodiment.
  • the intermediate insulating film 839 is formed over the entire surface 840s of the barrier layer 840 by CVD, for example.
  • the step of forming the intermediate insulating film 839 corresponds to "the step of forming the second insulating film covering the surface of the barrier layer".
  • openings 861-863 are formed. Insulating films 38 and 38A, intermediate insulating film 39, and barrier layer 40 are formed through the above steps. Subsequent manufacturing steps are the same as the manufacturing method of the semiconductor device 10 of the first embodiment.
  • the semiconductor device 10 includes the insulating films 38 and 38A, the intermediate insulating film 39 formed on the insulating films 38 and 38A, and the intermediate insulating film 38s formed on the surfaces 38s of the insulating films 38 and 38A. 39 and a passivation film 13 covering the intermediate insulating film 39 .
  • the barrier layer 40 is not formed on the surface side of the field plates 25e to 25h because the barrier layer 40 enters between the protrusions 28a of the field plates 25e to 25h and the guard rings 25a to 25d. . Therefore, it is possible to suppress the formation of a step shape in the barrier layer 40 . Therefore, since the occurrence of cracks in the barrier layer 40 can be suppressed, the insulating film 38 corresponding to the FLR section 25 can be suppressed from being charged by external ions, and the decrease in the breakdown voltage of the FLR section 25 can be suppressed.
  • the barrier layer 40 for the emitter routing portion 24 and the gate fingers 23A and 23B is the same as the configuration of the barrier layer 40 for the FLR portion 25, the barrier layer 40 for the emitter routing portion 24 and the gate fingers 23A and 23B also cracks. can be suppressed.
  • the method of manufacturing a semiconductor device includes the steps of forming an insulating film 38A covering the surface of the drift layer 33 and the surfaces of the guard rings 25a to 25d; forming a barrier layer 40 having a diffusion coefficient smaller than that of the insulating film 38; forming an intermediate insulating film 39 covering the surface 40s of the barrier layer 40; and a second portion 28 having a projecting portion 28a projecting laterally beyond the first portion 27 and overlapping both the intermediate insulating film 39 and the barrier layer 40.
  • a step of forming field plates 25e to 25h and a step of forming passivation film 13 covering both intermediate insulating film 39 and field plates 25e to 25h are provided. According to this configuration, the same effect as (2-1) can be obtained.
  • FIG. 10 A semiconductor device 10 according to the third embodiment will be described with reference to FIGS. 26 to 33.
  • points different from the semiconductor device 10 of the first embodiment will be described in detail, and components common to the semiconductor device 10 of the first embodiment will be assigned the same reference numerals, and description thereof will be omitted.
  • a LOCOS oxide film 50 is formed on the substrate surface 30s of the semiconductor substrate 30 instead of the substrate-side insulating film 38B. That is, in this embodiment, the insulating film 38A has a layered structure of the LOCOS oxide film 50 and the insulating film 38 .
  • the LOCOS oxide film 50 has a front surface 50s and a rear surface 50r facing opposite to each other in the z direction. A rear surface 50 r of the LOCOS oxide film 50 is in contact with a substrate surface 30 s of the semiconductor substrate 30 .
  • the LOCOS oxide film 50 has a thick film portion 51 , a thin film portion 52 and an inclined portion 53 .
  • Thick film portion 51 is a relatively thick portion of LOCOS oxide film 50, and is provided, for example, between adjacent guard rings among guard rings 25a to 25d.
  • the thin film portion 52 is a relatively thin portion of the LOCOS oxide film 50, and is provided at a position overlapping the guard rings 25a to 25d when viewed from the z direction, for example.
  • the inclined portion 53 is provided between the thick film portion 51 and the thin film portion 52 and is a portion that connects the thick film portion 51 and the thin film portion 52 .
  • Inclined portion 53 is inclined so that the thickness of LOCOS oxide film 50 increases from thin portion 52 to thick portion 51 on both sides of front surface 50s and back surface 50r.
  • the thick film portion 51 is formed so as to bite into the substrate surface 30 s of the semiconductor substrate 30 .
  • the semiconductor substrate 30 is formed with a recessed portion 30a in which the substrate surface 30s is recessed.
  • An opening 54 is formed in the thin film portion 52 so as to penetrate the thin film portion 52 in the z-direction.
  • guard rings 25a-25d are partially exposed from LOCOS oxide film 50.
  • the configuration of the LOCOS oxide film 50 can be changed arbitrarily.
  • the thin film portion 52 may be omitted from the LOCOS oxide film 50 .
  • the LOCOS oxide film 50 has a configuration in which a plurality of oxide films each including the thick film portion 51 and the inclined portion 53 are provided apart from each other.
  • the insulating film 38 is formed on the surface 50s of the LOCOS oxide film 50. As shown in FIG. The insulating film 38 is stacked on the LOCOS oxide film 50 according to the shape of the LOCOS oxide film 50 . That is, the insulating film 38 is inclined along the shape of the inclined portion 53 at the inclined portion 53 of the LOCOS oxide film 50 . In this embodiment, the insulating film 38 is formed over the entire surface 50s of the LOCOS oxide film 50 . An intermediate insulating film 39 is formed on the surface 38 s of the insulating film 38 . Therefore, the intermediate insulating film 39 is formed so as to cover all of the thick film portion 51 , the thin film portion 52 and the inclined portion 53 of the LOCOS oxide film 50 . In addition, in this embodiment, the intermediate insulating film 39 has a structure in which two layers are laminated.
  • a barrier layer 40 is formed on the surface 39 s of the intermediate insulating film 39 .
  • the barrier layer 40 is formed along the shape of the surface 39 s of the intermediate insulating film 39 .
  • the thickness of the barrier layer 40 is equal to or greater than the thickness of the thin film portion 52 of the LOCOS oxide film 50 .
  • the thickness of the barrier layer 40 is thinner than the thickness of the thick film portion 51 of the LOCOS oxide film 50 .
  • the thickness of the barrier layer 40 is arbitrary, and may be thinner than the thickness of the thin film portion 52 of the LOCOS oxide film 50, for example.
  • the field plate 25e includes a first portion 27 provided in the openings 54, 39c and the barrier layer side opening 40c, and a projecting portion projecting outward from the first portion 27 and overlapping the intermediate insulating film 39. and a second portion 28 having 28a.
  • the configurations of the first portion 27 and the second portion 28 are the same as in the first embodiment.
  • the barrier layer 40 has an intermediate portion 41 which is a portion between the projecting portion 28a of the field plate 25e and the guard ring 25a.
  • the intermediate portion 41 is sandwiched between the projecting portion 28a of the field plate 25e and the intermediate insulating film 39, as in the first embodiment. Therefore, it can be said that the barrier layer 40 has a portion (intermediate portion 41) sandwiched between the intermediate insulating film 39 and the projecting portion 28a of the field plate 25e.
  • the intermediate portion 41 has a barrier layer side opening 40c through which the first portion 27 of the field plate 25e is inserted.
  • the intermediate portion 41 extends to the edge of the opening 39c of the intermediate insulating film 39 through which the first portion 27 of the field plate 25e is inserted.
  • the barrier layer 40 also has intermediate portions 41 for the other field plates 25f to 25h and guard rings 25b to 25d, as in the first embodiment.
  • a method for manufacturing the semiconductor device 10 of this embodiment will be described with reference to FIGS.
  • the method of manufacturing the semiconductor device 10 of the present embodiment differs from the method of manufacturing the semiconductor device 10 of the first embodiment in the method of forming the insulating film formed on the substrate surface 830s of the semiconductor substrate 830 . Therefore, in the following description, differences from the first embodiment will be described, and descriptions of the manufacturing steps common to the first embodiment will be omitted.
  • the manufacturing method of the semiconductor device 10 of the present embodiment will mainly describe the manufacturing process of the FLR section 25 .
  • the method of manufacturing the semiconductor device 10 of this embodiment includes a step of forming a LOCOS oxide film 850.
  • FIG. As shown in FIG. 27, first, a semiconductor substrate 830 made of a material containing Si is prepared. A drift layer 33 is formed in the semiconductor substrate 830 . Subsequently, an oxide film 851 is formed over the entire substrate surface 830s of the semiconductor substrate 830 by CVD, for example. Oxide film 851 has, for example, a silicon oxide film (SiO 2 film). Subsequently, a mask 852 is formed over the entire surface 851s of the oxide film 851 by CVD, for example. Mask 852 has, for example, a silicon nitride film (Si 3 N 4 film).
  • the mask 852 is selectively etched. Thereby, the oxide film 851 is partially exposed from the mask 852 . Therefore, it can be said that the mask 852 is formed partially on the surface of the drift layer 33 . Subsequently, as shown in FIG. 29, an oxide film 851 is thermally grown. As a result, the thickness of the portion of the oxide film 851 that is not covered with the mask 852 is increased. On the other hand, thermal growth of the oxide film 851 is suppressed in the portion of the oxide film 851 covered by the mask 852 . As a result, oxide film 851 is partially thickened. Through the above steps, the LOCOS oxide film 850 is formed. Subsequently, mask 852 is removed.
  • the method of manufacturing the semiconductor device 10 of this embodiment includes a step of forming a p-type well region 834, which is a semiconductor region of the second conductivity type. Specifically, a p-type impurity is selectively implanted into the substrate surface 830 s of the semiconductor substrate 830 . Subsequently, the p-type impurity is diffused by heat-treating the semiconductor substrate 830 . A well region 834 is thereby formed.
  • well region 834 includes guard rings 25a-25c.
  • the method for manufacturing the semiconductor device 10 of this embodiment includes steps of forming an insulating film 838 and an intermediate insulating film 839 .
  • the method of forming the insulating film 838 and the intermediate insulating film 839 is the same as in the first embodiment.
  • the insulating film 838 is formed on the surface 851 s of the oxide film 851 .
  • An intermediate insulating film 839 is formed on the surface 838 s of the insulating film 838 .
  • the method of manufacturing the semiconductor device 10 of this embodiment includes a step of forming a barrier layer 840 .
  • the process of forming the barrier layer 840 is the same as in the first embodiment.
  • the method for manufacturing the semiconductor device 10 of this embodiment includes a step of forming an opening 863.
  • the method of forming the opening 863 is the same as in the first embodiment.
  • the LOCOS oxide film 50, the insulating film 38, the intermediate insulating film 39 and the barrier layer 40 are formed.
  • Subsequent steps are also the same as in the first embodiment.
  • the semiconductor device 10 of the present embodiment the same effects as those of the first embodiment can be obtained.
  • Each of the above-described embodiments is an example of a form that can be taken by a semiconductor device and a method of manufacturing a semiconductor device according to the present disclosure, and is not intended to limit the form.
  • a semiconductor device and a method for manufacturing a semiconductor device according to the present disclosure may take forms different from those illustrated in the above embodiments.
  • One example is a form in which a part of the configuration of each of the above embodiments is replaced, changed, or omitted, or a form in which a new configuration is added to each of the above embodiments.
  • each of the following modifications can be combined with each other as long as they are not technically inconsistent.
  • the same reference numerals as those in each of the above-described embodiments are attached to the portions common to each of the above-described embodiments, and the description thereof is omitted.
  • the barrier layer 40 may be formed on the surface 38s of the insulating film 38, as in the second embodiment. In this case, the barrier layer 40 is sandwiched between the insulating film 38 and the intermediate insulating film 39 . The barrier layer 40 is formed along the shape of the surface 38 s of the insulating film 38 . 34, the hatching of the components of the semiconductor device 10 is omitted for the sake of convenience.
  • the termination structure that relaxes the surface electric field of the outer peripheral region 12 is not limited to the FLR portion 25 .
  • the gate electrode 22 and the gate fingers 23A and 23B in the peripheral region 12 (see FIG. 2 for both) and the equipotential ring 26 are provided.
  • the region may include an annular second-conductivity-type semiconductor region 60 extending in a direction perpendicular to the z-direction.
  • the semiconductor region 60 is larger than the width of each guard ring 25a-25d (the dimension of each guard ring 25a-25d in the direction perpendicular to the z-direction).
  • the dopant concentration of semiconductor region 60 is lower than the dopant concentration of contact region 34B or base contact region 37, which is of p + type, for example.
  • the dopant concentration of semiconductor region 60 is, for example, equal to the dopant concentration of guard rings 25a-25d. 35, the hatching of the components of the semiconductor device 10 is omitted for the sake of convenience.
  • the width of the emitter routing portion 24 (the dimension of the emitter routing portion 24 in the direction orthogonal to the z-direction) is formed larger than the width of the emitter routing portion 24 in each embodiment.
  • the emitter lead-out portion 24 is formed so as to partially overlap the semiconductor region 60 when viewed from the z-direction.
  • the semiconductor region 60 extends to the region where the equipotential ring 26 is formed.
  • the semiconductor region 60 extends to a position overlapping the equipotential ring 26 when viewed in the z-direction.
  • the semiconductor region 60 includes a region overlapping the emitter routing portion 24 when viewed in the z direction, a region overlapping the equipotential ring 26 when viewed in the z direction, and a region between the emitter routing portion 24 and the equipotential ring 26. area and; According to this configuration, since the surface electric field in the peripheral region 12 is relaxed by the semiconductor region 60, the withstand voltage of the semiconductor device 10 can be improved.
  • barrier layer 40 may be omitted from cell region 11 . That is, the barrier layer 40 may be formed only on the outer peripheral region 12 . Also, the barrier layer 40 may be omitted from at least one of the gate fingers 23A and 23B, the emitter lead-out portion 24, and the equipotential ring 26 in the outer peripheral region 12 .
  • the intermediate insulating film 39 is composed of one layer in each embodiment, it is not limited to this.
  • the intermediate insulating film 39 may have a configuration in which a plurality of insulating films of different types are laminated.
  • the gate trenches 22A and the emitter trenches 21A are alternately arranged, but this is not the only option.
  • the arrangement mode of the gate trenches 22A and the emitter trenches 21A can be changed arbitrarily.
  • the semiconductor device 10 includes the gate trench 22A and the emitter trench 21A, but is not limited to this.
  • semiconductor device 10 may not include emitter trench 21A.
  • the first portion 27 and the second portion 28 of the field plates 25e to 25h of the FLR portion 25 may be integrally formed.
  • the first portion 27 is made of AlCu instead of tungsten (W).
  • the emitter electrode 21, the gate fingers 23A and 23B, and the emitter lead-out portion 24 can also be changed in the same manner as the field plates 25e to 25h.
  • the semiconductor device 10 may be a planar gate type IGBT instead of the trench gate type IGBT.
  • the semiconductor device 10 is embodied as an IGBT in each embodiment, it is not limited to this, and the semiconductor device 10 may be, for example, a SiCMOSFET (metal-oxide-semiconductor field-effect transistor) or a SiMOSFET.
  • on as used in this disclosure includes the meanings of “on” and “above” unless the context clearly indicates otherwise.
  • the expression “A is formed on B” means that although in this embodiment A may be placed directly on B with A touching B, as a variant, A does not touch B. It is intended that it can be positioned above. That is, the term “on” does not exclude structures in which other members are formed between A and B.
  • the z-direction used in the present disclosure does not necessarily have to be the vertical direction, nor does it have to match the vertical direction perfectly.
  • the various structures according to this disclosure are not limited to the z-direction "top” and “bottom” described herein being the vertical “top” and “bottom”.
  • the x-direction may be vertical, or the y-direction may be vertical.
  • a semiconductor device comprising: a peripheral region (12) provided outside the cell region (11) so as to surround the cell region (11), The outer peripheral area (12) is a first conductivity type first semiconductor layer (33); second conductivity type second semiconductor regions (25a to 25d) partially formed in the first semiconductor layer (33); insulating films (38A, 39) covering the surface (30s) of the first semiconductor layer (33) and the surfaces (30s) of the second semiconductor regions (25a to 25d); openings (38c, 39c) formed in the insulating films (38A, 39) and exposing a part of the surface (30s) of the second semiconductor regions (25a to 25d); electrode portions (25e to 25h) provided so as to be in contact with portions exposed by the openings (38c, 39c); a passivation film (13) provided to cover both the insulating films (38A, 39) and the electrode portions (25e to 25h); The electrode portions (
  • the barrier layer (40) is formed on the surface (38s) of the insulating films (38A, 39), The semiconductor device according to appendix 1, wherein the barrier layer (40) has a portion sandwiched between the insulating films (38A, 39) and the projecting portion (28a).
  • the insulating films (38A, 39) are a first insulating film (38A) formed on both the surface (30s) of the first semiconductor layer (33) and the surface (30s) of the second semiconductor regions (25a to 25d); a second insulating film (39) laminated on the first insulating film (38A); has The semiconductor device according to appendix 2, wherein the barrier layer (40) is formed on a surface (39s) of the second insulating film (39) and covered with the passivation film (13).
  • the insulating films (38A, 39) are a first insulating film (38A) formed on both the surface (30s) of the first semiconductor layer (33) and the surface (30s) of the second semiconductor regions (25a to 25d); a second insulating film (39) formed on the first insulating film (38A); has The barrier layer (40) is formed on the surface (38s) of the first insulating film (38A) and covered with the second insulating film (39), The semiconductor device according to appendix 1, wherein the second insulating film (39) is covered with the passivation film (13).
  • the barrier layer (40) has a barrier layer side opening (40c) into which the first portion (27) is inserted,
  • the inner side surface (40d) forming the barrier layer side opening (40c) is flush with the inner side surfaces (38d, 39d) of the insulating films (38A, 39) forming the openings (38c, 39c).
  • the semiconductor device according to any one of Appendices 1 to 5.
  • the barrier layer (40) When viewed from the thickness direction (z direction) of the first semiconductor layer (33), the barrier layer (40) is formed so as to protrude from the outer edges of the second semiconductor regions (25a to 25d). 7.
  • the semiconductor device according to any one of 1 to 6.
  • the cell region (11) is a region in which a transistor is formed; the first semiconductor layer (33); a gate oxide film (38) formed on the surface (30s) of the first semiconductor layer (33); an intermediate insulating film (39) formed on the surface (38s) of the gate oxide film (38);
  • the cell region (11) is a region in which a transistor is formed; the first semiconductor layer (33); a gate oxide film (38) formed on the surface (30s) of the first semiconductor layer (33); an intermediate insulating film (39) formed on the gate oxide film (38);
  • Appendix 11 The semiconductor device according to any one of appendices 1 to 10, wherein the outer peripheral region (12) has second conductivity type semiconductor regions (25a to 25d, 60) for relaxing a surface electric field.
  • the insulating films (38A, 39) are silicon oxide films
  • the passivation film (13) is an organic insulating film
  • the step of forming the insulating films (838B, 838, 839) includes: forming first insulating films (838B, 838) by thermally oxidizing the surface (830s) of the first semiconductor layer (33); and forming a second insulating film (839) on the surface of the first insulating film (838) by CVD.
  • the step of forming the first insulating films (838B, 838) includes: forming a mask (852) on a portion of the surface (830s) of the first semiconductor region (33); oxidizing a portion of the surface (830s) of the first semiconductor region (33) exposed from the mask (852) to form an oxide film (851). Method.
  • the step of forming the first insulating film (838B) includes: forming a first insulating layer by thermally oxidizing the surface (830s) of the first semiconductor layer (33); 15. The method of manufacturing a semiconductor device according to appendix 14, further comprising a step of wet-etching the first insulating layer and then dry-etching the first insulating layer.
  • a method of manufacturing a semiconductor device (10) comprising: a peripheral region (12) provided outside the cell region (11) so as to surround the cell region (11), forming a first conductivity type first semiconductor layer (33) in the outer peripheral region (12); partially forming a second semiconductor region (834) of a second conductivity type in the first semiconductor layer (33); forming a first insulating film (838B, 838) covering the surface (830s) of the first semiconductor layer (33) and the surface (830s) of the second semiconductor region (834); forming a barrier layer (840) having a smaller diffusion coefficient than the first insulating films (838B, 838) on the surface (838s) of the first insulating film (838); forming a second insulating film (839) covering the surface (840s) of the barrier layer (840); An opening (861) penetrating through the first insulating films (838B, 838), the second insulating film
  • the step of forming the first insulating films (838B, 838) includes thermally oxidizing the surface (830s) of the first semiconductor layer (33),
  • the step of forming the second insulating film (839) includes the step of forming the second insulating film (839) on the surface (840s) of the barrier layer (840) by CVD. Production method.
  • the step of forming the first insulating film (838B) includes: forming a mask (852) on a portion of the surface (830s) of the first semiconductor layer (33); oxidizing a portion of the surface (830s) of the first semiconductor layer (33) exposed from the mask (852) to form an oxide film (851). Method.
  • the step of forming the first insulating film (838B) includes: forming a first insulating layer by thermally oxidizing both the surface (830s) of the first semiconductor layer (33) and the surface (830s) of the second semiconductor region (834); 19.
  • DESCRIPTION OF SYMBOLS 10 Semiconductor device 11... Cell area 12... Peripheral area 13... Passivation film 23A, 23B... Gate finger 23ba... First part 23bb... Second part 23bc... Protruding part 24... Emitter routing part 24a... First part 24b... Second Portion 24c Protrusion 25a to 25d Guard ring (second conductivity type second semiconductor region) 25e to 25h... Field plate (electrode part) 27... First part 28... Second part 28a... Protruding part 33... Drift layer (first conductivity type first semiconductor region) 38... Insulating film (gate oxide film) 38A...

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Abstract

半導体装置の外周領域は、ガードリングと、ガードリングの表面を覆う絶縁膜および中間絶縁膜と、フィールドプレートと、絶縁膜およびフィールドプレートの双方を覆うように設けられたパッシベーション膜と、絶縁膜および中間絶縁膜とパッシベーション膜の双方よりも拡散係数が小さいバリア層と、を備えている。フィールドプレートは、絶縁膜および中間絶縁膜の開口部内に設けられた第１部分と、第１部分よりも側方に突出する突出部を有する第２部分と、を含む。バリア層は、突出部とガードリングの間に入り込んだ部分を有する。

Description

半導体装置および半導体装置の製造方法
　本開示は、半導体装置および半導体装置の製造方法に関する。
　たとえば車載用インバータ装置に用いられるＩＧＢＴ（Insulated Gate Bipolar Transistor）等の半導体装置では、電極上に保護膜を形成することが知られている（たとえば特許文献１参照）。
特開２０２０－１３６４７２号公報
　ところで、保護膜としてたとえばポリイミド等の有機保護膜が用いられている場合、外部イオンが保護膜を通過してしまうおそれがある。
　上記課題を解決する半導体装置は、複数のセルが形成されたセル領域と、前記セル領域を囲むように前記セル領域の外側に設けられた外周領域と、を備える半導体装置であって、前記外周領域は、第１導電型の第１半導体層と、前記第１半導体層において部分的に形成された第２導電型の第２半導体領域と、前記第１半導体層の表面と、前記第２半導体領域の表面とを覆う絶縁膜と、前記絶縁膜に形成され、前記第２半導体領域の表面の一部を露出させる開口部と、前記開口部によって露出された部分と接するように設けられた電極部と、前記絶縁膜および前記電極部の双方を覆うように設けられたパッシベーション膜と、を備え、前記電極部は、前記開口部内に設けられた第１部分と、前記第１部分よりも側方に突出するとともに前記絶縁膜と重なっている突出部を有する第２部分と、を含み、前記半導体装置は、前記パッシベーション膜と前記第１半導体層との間に設けられ、前記絶縁膜および前記パッシベーション膜の双方よりも拡散係数が小さいバリア層を備え、前記バリア層は、前記突出部と前記第２半導体領域との間に入り込んだ部分を有する。
　上記課題を解決する半導体装置の製造方法は、複数のセルが形成されたセル領域と、前記セル領域を囲むように前記セル領域の外側に設けられた外周領域と、を備える半導体装置の製造方法であって、前記外周領域に第１導電型の第１半導体層を形成する工程と、第２導電型の第２半導体領域を、前記第１半導体層において部分的に形成する工程と、前記第１半導体層の表面と、前記第２半導体領域の表面とを覆う絶縁膜を形成する工程と、前記絶縁膜の表面に、前記絶縁膜よりも拡散係数が小さいバリア層を形成する工程と、前記絶縁膜および前記バリア層の双方を貫通して前記第２半導体領域の一部を露出させた開口部を形成する工程と、前記開口部内に設けられた第１部分と、前記第１部分よりも側方に突出するとともに前記絶縁膜および前記バリア層の双方と重なっている突出部を有する第２部分と、を含む電極部を形成する工程と、前記バリア層および前記電極部の双方を覆うパッシベーション膜を形成する工程と、を備える。
　上記課題を解決する半導体装置の製造方法は、複数のセルが形成されたセル領域と、前記セル領域を囲むように前記セル領域の外側に設けられた外周領域と、を備える半導体装置の製造方法であって、前記外周領域に第１導電型の第１半導体層を形成する工程と、第２導電型の第２半導体領域を、前記第１半導体層において部分的に形成する工程と、前記第１半導体層の表面と、前記第２半導体領域の表面とを覆う第１絶縁膜を形成する工程と、前記第１絶縁膜の表面に、前記第１絶縁膜よりも拡散係数が小さいバリア層を形成する工程と、前記バリア層の表面を覆う第２絶縁膜を形成する工程と、前記第１絶縁膜、前記第２絶縁膜、および前記バリア層を貫通して前記第２半導体領域の一部を露出させた開口部を形成する工程と、前記開口部内に設けられた第１部分と、前記第１部分よりも側方に突出するとともに前記第２絶縁膜および前記バリア層の双方と重なっている突出部を有する第２部分と、を含む電極部を形成する工程と、前記第２絶縁膜および前記電極部の双方を覆うパッシベーション膜を形成する工程と、を備える。
　上記半導体装置および半導体装置の製造方法によれば、半導体層への外部イオンの侵入を抑制できる。
図１は、第１実施形態の半導体装置の平面図である。 図２は、図１の半導体装置から保護膜を除去した状態の平面図である。 図３は、セル領域の断面構造の一例を示す断面図である。 図４は、図１の半導体装置の４－４線の断面構造を示す断面図である。 図５は、図４のゲートフィンガーおよびエミッタ引き回し部の拡大図である。 図６は、図４のＦＬＲ部の一部の拡大図である。 図７は、図４の等電位リングの拡大図である。 図８は、第１実施形態の半導体装置の製造方法について、その製造工程の一例を説明する説明図である。 図９は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図１０は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図１１は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図１２は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図１３は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図１４は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図１５は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図１６は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図１７は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図１８は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図１９は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図２０は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図２１は、第２実施形態の半導体装置について、ＦＬＲ部の一部の断面構造を示す断面図である。 図２２は、セル領域の断面構造の一例を示す断面図である。 図２３は、第２実施形態の半導体装置の製造方法について、その製造工程の一例を説明する説明図である。 図２４は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図２５は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図２６は、第３実施形態の半導体装置について、ＦＬＲ部の一部の断面構造を示す断面図である。 図２７は、第３実施形態の半導体装置の製造方法について、その製造工程の一例を説明する説明図である。 図２８は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図２９は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図３０は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図３１は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図３２は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図３３は、半導体装置の製造方法の製造工程の一例を説明する説明図である。 図３４は、変更例の半導体装置について、ＦＬＲ部の一部の断面構造を示す断面図である。 図３５は、変更例の半導体装置について、外周部の一部の断面構造を示す断面図である。
　以下、半導体装置の実施形態について図面を参照して説明する。以下に示す実施形態は、技術的思想を具体化するための構成や方法を例示するものであり、各構成部品の材質、形状、構造、配置、寸法等を下記のものに限定するものではない。
　［第１実施形態］
　（半導体装置の構成）
　図１～図７を参照して、第１実施形態の半導体装置１０の構成について説明する。
　本実施形態の半導体装置１０は、トレンチゲート型ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。この半導体装置１０は、たとえば車載用インバータ装置においてスイッチング素子として用いられる。この場合、半導体装置１０には、たとえば５Ａ以上１０００Ａ以下の電流が流れる。
　図１に示すように、半導体装置１０は、たとえば矩形平板状に形成されている。本実施形態では、半導体装置１０の装置主面１０ｓは、たとえば正方形に形成されている。本実施形態では、装置主面１０ｓの一辺の長さは、１１ｍｍ程度である。つまり、本実施形態の半導体装置１０のチップサイズは、１１ｍｍ□である。半導体装置１０は、装置主面１０ｓと反対側を向く装置裏面１０ｒ（図３参照）と、装置主面１０ｓと装置裏面１０ｒとの間に形成された４つの装置側面１０ａ～１０ｄと、を有している。装置側面１０ａ～１０ｄは、たとえば装置主面１０ｓと装置裏面１０ｒとを繋ぐ面であり、装置主面１０ｓと装置裏面１０ｒとの双方と直交している。
　以下の説明において、装置主面１０ｓおよび装置裏面１０ｒが向く方向を「ｚ方向」とする。ｚ方向は、半導体装置１０の高さ方向であるともいえる。ｚ方向に直交する方向のうち互いに直交する２方向を「ｘ方向」および「ｙ方向」とする。本実施形態では、装置側面１０ａ，１０ｂは半導体装置１０のｘ方向の両端面を構成し、装置側面１０ｃ，１０ｄは半導体装置１０のｙ方向の両端面を構成している。また、便宜上、装置裏面１０ｒから装置主面１０ｓに向かう方向を「上方」とし、装置主面１０ｓから装置裏面１０ｒに向かう方向を「下方」とする。
　図２に示すように、半導体装置１０は、半導体装置１０の外部と接続するための外部電極として、エミッタ電極２１およびゲート電極２２を備えている。
　エミッタ電極２１は、ＩＧＢＴのエミッタを構成する電極である。エミッタ電極２１は、ｙ方向に向けて凹む収容凹部２１ａが形成されている。収容凹部２１ａは、装置側面１０ｃに向けて開口している。
　ゲート電極２２は、ＩＧＢＴのゲートを構成する電極であり、半導体装置１０を駆動させるための駆動電圧信号が半導体装置１０の外部から供給される電極である。ゲート電極２２は、エミッタ電極２１とｙ方向に隣り合う位置に設けられている。ゲート電極２２は、エミッタ電極２１の収容凹部２１ａに入り込んでいる。
　図２の破線で示すように、半導体装置１０は、複数のセルが形成されたセル領域１１と、セル領域１１を囲むようにセル領域１１の外側に設けられた外周領域１２と、を備えている。ここで、セルとは、トランジスタが形成されたメインセルを意味する。つまり、セル領域１１は、トランジスタが形成される領域である。外周領域１２は、ｚ方向から視て、装置主面１０ｓの外周部分に形成されている。外周領域１２は、エミッタ電極２１を囲む領域のうちゲート電極２２が形成される領域を除く領域である。
　セル領域１１には、エミッタ電極２１が設けられている。エミッタ電極２１は、セル領域１１の大部分にわたり形成されている。ｚ方向から視て、セル領域１１は、エミッタ電極２１の形状に沿った形状を有している。
　外周領域１２は、半導体装置１０の絶縁耐圧を向上させる終端構造が設けられる領域である。外周領域１２は、エミッタ電極２１を囲む領域のうちゲート電極２２が形成される領域を除く領域である。ゲート電極２２は、セル領域１１と外周領域１２とによって囲まれた領域に設けられている。
　外周領域１２には、一対のゲートフィンガー２３Ａ，２３Ｂと、エミッタ引き回し部２４と、ＦＬＲ（Field Limiting Ring）部２５と、等電位リング２６と、が設けられている。エミッタ電極２１、ゲート電極２２、ゲートフィンガー２３Ａ，２３Ｂ、エミッタ引き回し部２４、ＦＬＲ部２５、および等電位リング２６は、共通の金属膜を含む。この金属膜は、たとえばＡｌＣｕを含む材料（アルミニウムと銅との合金）によって形成されている。
　一対のゲートフィンガー２３Ａ，２３Ｂは、エミッタ電極２１のうちゲート電極２２から離れた部分におけるセルにも、ゲート電極２２に供給された電流を速やかに供給するためのものである。一対のゲートフィンガー２３Ａ，２３Ｂは、ゲート電極２２と一体化されている。一対のゲートフィンガー２３Ａ，２３Ｂは、ゲート電極２２のｙ方向の両端部のうち装置側面１０ｃに近い方の端部に繋がっている。
　ゲートフィンガー２３Ａは、ゲート電極２２から装置側面１０ａに向けて延び、エミッタ電極２１を装置側面１０ｃ、装置側面１０ａ、および装置側面１０ｄから囲うように形成されている。ゲートフィンガー２３Ｂは、ゲート電極２２から装置側面１０ｂに向けて延び、エミッタ電極２１を装置側面１０ｃ、装置側面１０ｂ、および装置側面１０ｄから囲うように形成されている。ゲートフィンガー２３Ａの先端部とゲートフィンガー２３Ｂの先端部とは、エミッタ電極２１よりも装置側面１０ｄ寄りの部分においてｘ方向に隙間をあけて対向している。
　エミッタ引き回し部２４は、エミッタ電極２１と一体化された部分であり、一対のゲートフィンガー２３Ａ，２３Ｂを囲うように環状に形成されている。
　ＦＬＲ部２５は、半導体装置１０の耐圧向上のための終端構造であり、エミッタ引き回し部２４の外方に設けられている。ＦＬＲ部２５は、エミッタ電極２１およびゲート電極２２を囲む環状に形成されている。本実施形態では、ＦＬＲ部２５は、閉じた環状となるように形成されている。ＦＬＲ部２５は、外周領域１２における電界を緩和し、外部イオンからの影響を抑制することによって半導体装置１０の耐圧を向上させる機能を有している。
　等電位リング２６は、半導体装置１０の耐圧向上のための終端構造であり、ＦＬＲ部２５を囲うように環状に形成されている。等電位リング２６は、図１に示すように、装置主面１０ｓの最外周部に形成されている。本実施形態では、等電位リング２６は、閉じた環状となるように形成されている。等電位リング２６は、半導体装置１０の耐圧を向上させる機能を有している。
　図１に示すように、半導体装置１０は、エミッタ電極２１、ゲート電極２２、一対のゲートフィンガー２３Ａ，２３Ｂ、エミッタ引き回し部２４、ＦＬＲ部２５、および等電位リング２６を覆うパッシベーション膜１３を備えている。パッシベーション膜１３は、半導体装置１０を半導体装置１０の外部から保護する保護膜である。また、パッシベーション膜１３は、たとえばポリイミド（ＰＩ）を含む材料によって形成された有機絶縁膜である。
　パッシベーション膜１３は、第１開口部１４および第２開口部１５を有している。第１開口部１４は、エミッタ電極２１の一部を露出している。これにより、エミッタ電極パッド１６が構成されている。第２開口部１５は、ゲート電極２２の大部分を露出している。これにより、ゲート電極パッド１７が構成されている。このように、開口部１４，１５によって、半導体装置１０の外部からの導電部材（図示略）が接合するためのパッドを構成している。
　図３は、セル領域１１の一部の断面構造の一例を示している。なお、図３では、便宜上、セル領域１１における半導体装置１０の構成要素の一部のハッチングを省略して示している。
　図３に示すように、半導体装置１０は、半導体基板３０を備えている。半導体基板３０は、たとえばｎ－型のＳｉ（シリコン）を含む材料から形成されている。半導体基板３０は、たとえば５０μｍ以上２００μｍ以下の厚さを有している。
　半導体基板３０は、ｚ方向において互いに反対側を向く基板表面３０ｓおよび基板裏面３０ｒを有している。つまり、ｚ方向は、半導体基板３０の厚さ方向であるともいえる。このため、「ｚ方向から視て」とは、「半導体基板３０の厚さ方向から視て」ともいえる。
　半導体基板３０は、基板裏面３０ｒから基板表面３０ｓに向けて順に、ｐ＋型のコレクタ層３１、ｎ型のバッファ層３２、およびｎ－型のドリフト層３３が積層された構造を有している。基板裏面３０ｒには、コレクタ電極２９が形成されている。コレクタ電極２９は、基板裏面３０ｒの略全面にわたり形成されている。コレクタ電極２９のうち基板裏面３０ｒとは反対側の面は、半導体装置１０の装置裏面１０ｒを構成している。ここで、本実施形態では、ドリフト層３３は「第１導電型の第１半導体層」に対応している。
　コレクタ層３１のｐ型ドーパントとしては、たとえばＢ（ホウ素）、Ａｌ（アルミニウム）等が用いられる。コレクタ層３１のドーパント濃度は、たとえば、１×１０１５ｃｍ－３以上２×１０１９ｃｍ－３以下である。
　バッファ層３２およびドリフト層３３のｎ型ドーパントとしては、たとえばＮ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等が用いられる。バッファ層３２のドーパント濃度は、たとえば１×１０１５ｃｍ－３以上５×１０１７ｃｍ－３以下である。ドリフト層３３のドーパント濃度は、バッファ層３２よりも低く、たとえば１×１０１３ｃｍ－３以上５×１０１４ｃｍ－３以下である。
　ドリフト層３３の表面、すなわち基板表面３０ｓには、ｐ型のベース領域３４が形成されている。ベース領域３４は、基板表面３０ｓの略全面にわたり形成されている。ベース領域３４のドーパント濃度は、たとえば１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下である。ベース領域３４の基板表面３０ｓからの深さは、たとえば１．０μｍ以上４．０μｍ以下である。本実施形態では、ｚ方向は、ドリフト層３３の厚さ方向となる。つまり、「ｚ方向から視て」とは「ドリフト層３３の厚さ方向から視て」ともいえる。ドリフト層３３は第１半導体層に対応しているため、「ｚ方向から視て」とは「第１半導体層から視て」ともいえる。
　セル領域１１におけるベース領域３４の表面（基板表面３０ｓ）には、複数のトレンチ３５が並んで配置されている。各トレンチ３５は、たとえばｙ方向に沿って延びており、ｘ方向において互いに離間して配列されている。これにより、ストライプ状のメインセル１１Ａに区画されている。ｘ方向において隣り合うトレンチ３５の間隔（トレンチ３５の中心間距離）は、たとえば、１．５μｍ以上７．０μｍ以下である。各トレンチ３５の幅（トレンチ３５のｘ方向の寸法）は、たとえば、０．５μｍ以上３．０μｍ以下である。各トレンチ３５は、ベース領域３４をｚ方向に貫通して、ドリフト層３３の途中まで延びている。なお、各トレンチ３５は、行列状のメインセル１１Ａを区画するように格子状に形成されていてもよい。
　セル領域１１におけるベース領域３４の表面（基板表面３０ｓ）には、ｎ＋型のエミッタ領域３６が形成されている。エミッタ領域３６は、トレンチ３５のｘ方向の両側に配置されている。つまり、エミッタ領域３６は、ベース領域３４のうちトレンチ３５の配列方向におけるトレンチ３５の両側に設けられているともいえる。このため、ｘ方向において隣り合うトレンチ３５のｘ方向の間には、２つのエミッタ領域３６がｘ方向において互いに間隔をあけて配置されている。各エミッタ領域３６の深さは、たとえば０．２μｍ以上０．６μｍ以下である。また、各エミッタ領域３６のドーパント濃度は、ベース領域３４よりも高く、たとえば１×１０１９ｃｍ－３以上５×１０２０ｃｍ－３以下である。
　セル領域１１におけるベース領域３４の表面（基板表面３０ｓ）には、ｐ＋型のベースコンタクト領域３７が形成されている。ベースコンタクト領域３７は、エミッタ領域３６とｘ方向に隣り合う位置に設けられている。つまり、ベースコンタクト領域３７は、ｘ方向において隣り合うトレンチ３５のｘ方向の間に設けられた２つのエミッタ領域３６のｘ方向の間に設けられている。各ベースコンタクト領域３７は、エミッタ領域３６よりも深く形成されていてもよい。各ベースコンタクト領域３７の深さは、たとえば０．２μｍ以上０．８μｍ以下である。また、各ベースコンタクト領域３７のドーパント濃度は、ベース領域３４よりも高く、たとえば５×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。
　各トレンチ３５の内面および基板表面３０ｓの双方には、絶縁膜３８が一体に形成されている。このため、絶縁膜３８は、ドリフト層３３の表面に形成されているともいえる。絶縁膜３８は、たとえば酸化シリコン（ＳｉＯ２）を有している。絶縁膜３８の厚さは、たとえば、１１００Å以上１３００Å以下である。セル領域１１における絶縁膜３８は、ゲート絶縁膜を構成しているともいえる。
　絶縁膜３８を介して各トレンチ３５内には、たとえばポリシリコン等によって形成された電極材料が埋め込まれている。各トレンチ３５に埋め込まれた電極材料は、ゲート電極２２（ゲートフィンガー２３Ａ，２３Ｂ）およびエミッタ電極２１のいずれかに電気的に接続されている。つまり、各トレンチ３５に埋め込まれた電極材料によって、ゲートトレンチ２２Ａおよびエミッタトレンチ２１Ａが形成されている。本実施形態では、複数のトレンチ３５の配列方向において、ゲートトレンチ２２Ａとエミッタトレンチ２１Ａとが交互に設けられている。本実施形態では、ゲートトレンチ２２Ａおよびエミッタトレンチ２１Ａの双方は、各トレンチ３５の開口端まで埋め込まれている。
　基板表面３０ｓに設けられた絶縁膜３８の表面３８ｓには、中間絶縁膜３９が形成されている。中間絶縁膜３９は、たとえばＳｉＯ２を有している。中間絶縁膜３９の厚さは、絶縁膜３８よりも厚く、たとえば３０００Å以上１５０００Å以下である。
　中間絶縁膜３９の表面３９ｓには、バリア層４０が形成されている。バリア層４０は、パッシベーション膜１３から半導体基板３０の基板表面３０ｓへの外部イオンの侵入を抑制する機能を有している。具体的には、バリア層４０は、パッシベーション膜１３よりも外部イオンの拡散係数の小さい材料を有している。本実施形態では、バリア層４０は、中間絶縁膜３９よりも外部イオンの拡散係数の小さい材料を有している。また、バリア層４０は、絶縁膜３８よりも外部イオンの拡散係数の小さい材料を有している。まとめると、バリア層４０は、パッシベーション膜１３、中間絶縁膜３９、および絶縁膜３８のそれぞれよりも外部イオンの拡散係数の小さい材料を有している。バリア層４０は、たとえば窒化シリコンを含む材料から形成されている。本実施形態では、バリア層４０は、窒化シリコンとしてＳｉＮを有している。バリア層４０の厚さは、中間絶縁膜３９の厚さよりも薄い。バリア層４０は、中間絶縁膜３９の表面３９ｓに沿った形状に形成されている。
　中間絶縁膜３９上およびバリア層４０上には、エミッタ電極２１が形成されている。つまり、中間絶縁膜３９およびバリア層４０の双方は、エミッタ電極２１とゲートトレンチ２２Ａとの間と、エミッタ電極２１とエミッタトレンチ２１Ａとの間との双方を埋める層間絶縁膜である。バリア層４０は、中間絶縁膜３９とエミッタ電極２１との間に介在しているともいえる。バリア層４０は、表面４０ｓおよび裏面４０ｒを有している。表面４０ｓはエミッタ電極２１に接し、裏面４０ｒは中間絶縁膜３９の表面３９ｓに接している。
　絶縁膜３８には、絶縁膜３８をｚ方向に貫通する複数の開口部３８ａが設けられている。各開口部３８ａは、ｚ方向から視て、ベースコンタクト領域３７と重なる位置に設けられている。
　中間絶縁膜３９には、中間絶縁膜３９をｚ方向に貫通する複数の開口部３９ａが設けられている。各開口部３９ａは、ｚ方向から視て、ベースコンタクト領域３７と重なる位置に設けられている。
　バリア層４０には、バリア層４０をｚ方向に貫通する複数のバリア層側開口部４０ａを有している。各バリア層側開口部４０ａは、ｚ方向から視て、ベースコンタクト領域３７と重なる位置に設けられている。
　本実施形態では、開口部３９ａを構成する内側面３９ｂと、バリア層側開口部４０ａを構成する内側面４０ｂとは面一となる。エミッタ電極２１は、開口部３９ａおよびバリア層側開口部４０ａを介してベースコンタクト領域３７に接続されている。
　このように、絶縁膜３８の開口部３８ａ、中間絶縁膜３９の開口部３９ａ、およびバリア層側開口部４０ａを介して、ベースコンタクト領域３７が露出している。つまり、これら開口部３８ａ，３９ａ，４０ａは、エミッタ電極２１をベースコンタクト領域３７に接触させるためのコンタクトホールを構成している。
　エミッタ電極２１は、上記各コンタクトホールに埋め込まれるプラグ電極２１ｂを有している。プラグ電極２１ｂは、たとえばタングステン（Ｗ）を有している。本実施形態では、プラグ電極２１ｂは、その先端部が半導体基板３０の基板表面３０ｓから埋め込まれるように設けられている。エミッタ電極２１は、各プラグ電極２１ｂを覆う電極本体部２１ｃを有している。電極本体部２１ｃは、各プラグ電極２１ｂ上に設けられている。電極本体部２１ｃは、中間絶縁膜３９およびバリア層４０の双方よりも上方に突出している。電極本体部２１ｃは、バリア層４０を覆っている。
　より詳細には、エミッタ電極２１は、バリアメタル層２１ｅを有している。バリアメタル層２１ｅは、バリア層４０の表面４０ｓと、開口部３９ａを構成する内側面３９ｂと、バリア層側開口部４０ａを構成する内側面４０ｂと、開口部３８ａを構成する内側面３８ｂと、これら開口部３８ａ，３９ａ，４０ａによって開口されたドリフト層３３の表面（基板表面３０ｓ）とに形成されている。バリアメタル層２１ｅは、たとえばＴｉ（チタン）およびＴｉＮ（窒化チタン）の積層構造によって形成されている。このため、バリアメタル層２１ｅは、各プラグ電極２１ｂのうち各内側面３８ｂ，３９ｂ，４０ｂおよび基板表面３０ｓに接する部分と、電極本体部２１ｃのうちバリア層４０の表面４０ｓと接する部分とを構成している。
　図４～図７を参照して、外周領域１２の詳細な構成について説明する。
　図４は、外周領域１２の一部の断面構造を示している。図５は、図４の外周領域１２のうちゲートフィンガー２３Ａおよびエミッタ引き回し部２４の拡大構造を示している。図６は、図４の外周領域１２のうちＦＬＲ部２５の一部およびその周辺の拡大構造を示している。図７は、図４の外周領域１２のうち等電位リング２６の一部およびその周辺の拡大構造を示している。なお、図４～図７では、便宜上、半導体装置１０の構成要素のハッチングを省略して示している。
　図４～図７に示すように、外周領域１２にもドリフト層３３が形成されている。外周領域１２における半導体基板３０の基板表面３０ｓには、絶縁膜３８Ａおよび中間絶縁膜３９の双方が形成されている。つまり、絶縁膜３８Ａおよび中間絶縁膜３９は、外周領域１２におけるドリフト層３３の表面を覆っているともいえる。外周領域１２の絶縁膜３８Ａは、セル領域１１の絶縁膜３８を含む。絶縁膜３８Ａは、絶縁膜３８と個別に形成されている。さらに、外周領域１２における中間絶縁膜３９の表面３９ｓには、セル領域１１と同様にバリア層４０が形成されている。ここで、本実施形態では、絶縁膜３８Ａは「第１絶縁膜」に対応し、中間絶縁膜３９は「第２絶縁膜」に対応している。
　図６に示すように、絶縁膜３８Ａは、半導体基板３０の基板表面３０ｓに形成された基板側絶縁膜３８Ｂと、基板側絶縁膜３８Ｂの表面３８Ｂｓに形成された反基板側絶縁膜としての絶縁膜３８と、を有している。つまり、本実施形態の絶縁膜３８Ａは、基板側絶縁膜３８Ｂと絶縁膜３８との２層の積層構造となる。基板側絶縁膜３８Ｂは、半導体基板３０を熱酸化することによって形成された酸化膜である。このため、絶縁膜３８Ａに積層された中間絶縁膜３９は、絶縁膜３８の表面３８ｓに形成されているともいえる。
　図４に示すように、外周領域１２のうちセル領域１１と隣り合う領域には、ｐ型のベース領域３４Ａが形成されている。ベース領域３４Ａは、ベース領域３４と同様に、半導体基板３０の基板表面３０ｓに形成されている。ベース領域３４Ａは、ドリフト層３３において部分的に形成されている。このため、ベース領域３４Ａの表面は、絶縁膜３８Ａおよび中間絶縁膜３９によって覆われている。このように、絶縁膜３８Ａおよび中間絶縁膜３９（ともに図５参照）は、ドリフト層３３の表面と、ベース領域３４Ａの表面とを覆っているともいえる。ベース領域３４Ａのドーパント濃度は、たとえば１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下である。
　外周領域１２におけるベース領域３４Ａの深さは、セル領域１１におけるベース領域３４（図３参照）よりも深い。より詳細には、外周領域１２におけるベース領域３４Ａの深さは、トレンチ３５よりも深い。本実施形態では、ベース領域３４Ａは、ｚ方向から視て、エミッタ電極２１の外周部と重なる位置まで延びている。つまり、ベース領域３４Ａは、セル領域１１の外周部にも形成されている。バリア層４０（図５参照）は、ｚ方向から視て、ベース領域３４Ａと重なる位置に設けられている。バリア層４０は、ｚ方向から視て、ベース領域３４Ａを覆っている。本実施形態では、ｚ方向から視て、バリア層４０は、ベース領域３４Ａの外縁よりもはみ出すように形成されている。ここで、本実施形態では、ベース領域３４Ａは「第２導電型の第２半導体領域」に対応している。
　図４に示すように、ベース領域３４Ａよりも外方の位置には、ＦＬＲ部２５が形成されている。ＦＬＲ部２５は、互いに離間して配置された複数（本実施形態では４つ）の環状の導電体および半導体領域から構成されている。
　半導体基板３０の基板表面３０ｓには、複数（本実施形態では４つ）の環状のガードリング２５ａ～２５ｄが形成されている。本実施形態では、ガードリング２５ａ～２５ｄは、閉じた環状に形成されている。ガードリング２５ａ～２５ｄは、ドリフト層３３において部分的に形成されている。ガードリング２５ａ～２５ｄは、第２導電型（本実施形態ではｐ型）の半導体領域であり、ｚ方向と直交する方向において互いに離間して配置されている。ガードリング２５ａ～２５ｄは、エミッタ電極２１から離れる方向に向かうにつれて、ガードリング２５ａ、ガードリング２５ｂ、ガードリング２５ｃ、およびガードリング２５ｄの順に配置されている。最外周のガードリング２５ｄの幅Ｗｇｅは、他のガードリング２５ａ～２５ｃの幅Ｗｇよりも大きい。各ガードリング２５ａ～２５ｄのｐ型ドーパントとしては、たとえばＢ、Ａｌ等が用いられる。各ガードリング２５ａ～２５ｄのドーパント濃度は、たとえばベース領域３４Ａのドーパント濃度と同じであり、たとえば１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下である。この場合、ガードリング２５ａ～２５ｄとベース領域３４Ａとは同一の工程で形成されてもよい。ここで、本実施形態では、ガードリング２５ａ～２５ｄは、「第２導電型の第２半導体領域」に対応している。なお、ガードリング２５ｄの幅Ｗｇｅは任意に変更可能である。一例では、ガードリング２５ｄの幅Ｗｇｅは、ガードリング２５ａ～２５ｃの幅Ｗｇと等しくてもよい。
　ＦＬＲ部２５は、ガードリング２５ａ～２５ｄに対応させて設けられたフィールドプレート２５ｅ～２５ｈを有している。ｚ方向から視て、フィールドプレート２５ｅはガードリング２５ａと重なる位置に設けられ、フィールドプレート２５ｆはガードリング２５ｂと重なる位置に設けられ、フィールドプレート２５ｇはガードリング２５ｃと重なる位置に設けられ、フィールドプレート２５ｈはガードリング２５ｄと重なる位置に設けられている。フィールドプレート２５ｅはガードリング２５ａに接しており、フィールドプレート２５ｆはガードリング２５ｂに接しており、フィールドプレート２５ｇはガードリング２５ｃに接しており、フィールドプレート２５ｈはガードリング２５ｄに接している。ここで、本実施形態では、フィールドプレート２５ｅ～２５ｈは、「電極部」に対応している。
　図６は、ＦＬＲ部２５のうちガードリング２５ａ，２５ｂおよびフィールドプレート２５ｅ，２５ｆとその周辺の拡大図である。ガードリング２５ａおよびフィールドプレート２５ｅの構成は、ガードリング２５ｂ，２５ｃおよびフィールドプレート２５ｆ，２５ｇの構成と同じである。また、ガードリング２５ｄおよびフィールドプレート２５ｈの構成は、フィールドプレート２５ｈが外方に向けて延びた点以外はガードリング２５ａおよびフィールドプレート２５ｅの構成と同じである。このため、以下では、ガードリング２５ａおよびフィールドプレート２５ｅの構成について説明し、ガードリング２５ｂ～２５ｄおよびフィールドプレート２５ｆ～２５ｈの構成の説明を省略する。
　バリア層４０、中間絶縁膜３９および絶縁膜３８Ａにはそれぞれ、ｚ方向から視て、ガードリング２５ａと重なる位置にバリア層側開口部４０ｃ、開口部３９ｃ，３８ｃが形成されている。バリア層側開口部４０ｃはｚ方向においてバリア層４０を貫通しており、開口部３９ｃはｚ方向において中間絶縁膜３９を貫通しており、開口部３８ｃはｚ方向において絶縁膜３８Ａを貫通している。バリア層側開口部４０ｃ、開口部３９ｃ、および開口部３８ｃは互いに連通している。ｚ方向から視て、バリア層側開口部４０ｃ、開口部３９ｃ、および開口部３８ｃのそれぞれの開口面積は、ガードリング２５ａの表面の面積よりも小さい。つまり、これら開口部４０ｃ，３９ｃ，３８ｃは、ガードリング２５ａの表面の一部を露出させて、フィールドプレート２５ｅと接触させるためのコンタクトホールを構成している。バリア層側開口部４０ｃを構成する内側面４０ｄと、開口部３９ｃを構成する内側面３９ｄと、開口部３８ｃを構成する内側面３８ｄとは面一となっている。
　図６に示すとおり、絶縁膜３８Ａのうち開口部３８ｃを構成する部分は、開口部３８ｃの内側面３８ｄに向かうにつれてドリフト層３３に向けて傾斜している。本実施形態では、絶縁膜３８Ａの開口端部は、湾曲部３８ｊを有している。湾曲部３８ｊは、開口部３８ｃの開口中心に向かうにつれてドリフト層３３に向かって湾曲している。中間絶縁膜３９は、湾曲部３８ｊを覆っている。
　フィールドプレート２５ｅは、バリア層側開口部４０ｃおよび開口部３９ｃ，３８ｃに入り込むことによってガードリング２５ａに接している。
　フィールドプレート２５ｅは、開口部３９ｃ，３８ｃ内に設けられた第１部分２７と、第１部分２７よりも側方に突出するとともに中間絶縁膜３９と重なっている突出部２８ａを有する第２部分２８と、を含む。本実施形態では、第１部分２７および第２部分２８は、個別に設けられている。第１部分２７はたとえばＷ（タングステン）を有しており、第２部分２８はたとえばＡｌＣｕを有している。第１部分２７は、バリア層側開口部４０ｃ内に設けられているともいえる。突出部２８ａは、ｚ方向から視て、ガードリング２５ａ内に位置している。
　第２部分２８は、第１部分２７上に設けられている。第２部分２８は、中間絶縁膜３９に対してドリフト層３３とは反対側に突出している。つまり、第２部分２８は、中間絶縁膜３９よりも上方に突出している。突出部２８ａは、第２部分２８の端部を構成している。より詳細には、ｚ方向から視て、突出部２８ａは、フィールドプレート２５ｅが延びる方向に直交する方向の両端部、すなわちフィールドプレート２５ｅの幅方向の両端部を構成している。第２部分２８は、フィールドプレート２５ｅの幅方向の外方に向かうにつれて中間絶縁膜３９の表面３９ｓに向けて湾曲状に傾斜している。第２部分２８は、ウェットエッチングによって形成されている。第２部分２８の形状は、ウェットエッチングによって加工された形状であるともいえる。
　第１部分２７の下端部は、ガードリング２５ａの上方部分に埋め込まれている。ガードリング２５ａにおいて第１部分２７に対応する部分には、ｐ＋型のコンタクト領域２５ｐが形成されている。コンタクト領域２５ｐのｐ型ドーパントとしては、たとえばＢ、Ａｌ等が用いられる。コンタクト領域２５ｐのドーパント濃度は、ガードリング２５ａよりも高く、たとえば５×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。
　フィールドプレート２５ｅは、バリアメタル層２５ｍを有している。バリアメタル層２５ｍは、バリア層４０の表面４０ｓと、開口部３９ｃを構成する内側面３９ｄと、バリア層側開口部４０ｃを構成する内側面４０ｄと、開口部３８ｃを構成する内側面３８ｄと、これら開口部３８ｃ，３９ｃ，４０ｃによって開口されたドリフト層３３の表面（基板表面３０ｓ）に形成されている。バリアメタル層２５ｍは、たとえばＴｉおよびＴｉＮの積層構造によって形成されている。このため、バリアメタル層２５ｍは、第１部分２７のうち各内側面３８ｄ，３９ｄ，４０ｄおよび上記ドリフト層３３の表面と接する部分と、第２部分２８のうちバリア層４０の表面４０ｓと接する部分とを構成している。
　バリア層４０は、フィールドプレート２５ｅの突出部２８ａとガードリング２５ａとの間に入り込んだ部分である中間部４１を有している。本実施形態では、中間部４１は、フィールドプレート２５ｅの突出部２８ａと中間絶縁膜３９とに挟み込まれている。このため、バリア層４０は、中間絶縁膜３９とフィールドプレート２５ｅの突出部２８ａとに挟み込まれた部分（中間部４１）を有しているともいえる。中間部４１は、フィールドプレート２５ｅの第１部分２７を挿通するバリア層側開口部４０ｃを有している。このため、ｚ方向から視て、中間部４１は、中間絶縁膜３９のうちフィールドプレート２５ｅの第１部分２７を挿通する開口部３９ｃの開口縁まで延びている。
　バリア層４０は、ガードリング２５ａのコンタクトホールから内方に向けて延び、エミッタ引き回し部２４（図５参照）まで延びている。バリア層４０は、たとえばガードリング２５ａのコンタクトホールからガードリング２５ｂのコンタクトホールまで延びている。このため、バリア層４０は、ｚ方向から視て、ガードリング２５ａの全体を覆っている。さらに、バリア層４０は、ｚ方向から視て、ガードリング２５ａの外縁からはみ出すように形成されている。
　図４に示すように、フィールドプレート２５ｈは、フィールドプレート２５ｇとは反対側に延びる突出部２８ａの長さがフィールドプレート２５ｅの突出部２８ａの長さよりも長い。フィールドプレート２５ｈの突出部２８ａのうちフィールドプレート２５ｇとは反対側に延びる部分は、ｚ方向から視て、ガードリング２５ｄからはみ出している。
　図４に示すように、ｚ方向から視て、ベース領域３４Ａと重なる位置には、ゲートフィンガー２３Ａ（２３Ｂ）と、エミッタ引き回し部２４とが形成されている。ゲートフィンガー２３Ａ（２３Ｂ）は、エミッタ電極２１に対して外方に離間した位置に形成されている。
　図５に示すように、ゲートフィンガー２３Ａは、絶縁膜３８の表面３８ｓに形成されたゲート層２３ａと、バリア層４０の表面４０ｓに形成されたゲート配線２３ｂと、を有している。
　ゲート層２３ａは、たとえばポリシリコンからなり、エミッタ電極２１を装置側面１０ｃ、装置側面１０ａ、および装置側面１０ｄ（ともに図１参照）から囲うように形成されている。ゲート層２３ａは、中間絶縁膜３９によって覆われている。ゲート層２３ａの表面には、酸化膜２３ｃが形成されている。
　ゲート配線２３ｂは、ｚ方向から視て、ゲート層２３ａと重なる位置に設けられている。ゲート配線２３ｂは、ゲート電極２２と一体化されている。
　バリア層４０、中間絶縁膜３９、および酸化膜２３ｃのうちゲートフィンガー２３Ａに対応する位置にはそれぞれ、バリア層側開口部４０ｅ、開口部３９ｅ，２３ｅが設けられている。バリア層側開口部４０ｅはｚ方向においてバリア層４０を貫通し、開口部３９ｅはｚ方向において中間絶縁膜３９を貫通し、開口部２３ｅはｚ方向において酸化膜２３ｃを貫通している。バリア層側開口部４０ｅおよび開口部３９ｅ，２３ｅは互いに連通している。これにより、バリア層側開口部４０ｅおよび開口部３９ｅ，２３ｅを介してゲート層２３ａが露出している。ゲート配線２３ｂは、バリア層側開口部４０ｅおよび開口部３９ｅ，２３ｅに入り込んでゲート層２３ａに接している。つまり、これらバリア層側開口部４０ｅおよび開口部３９ｅ，２３ｅは、ゲート配線２３ｂがゲート層２３ａに接するためのコンタクトホールを構成している。バリア層側開口部４０ｅを構成する内側面４０ｆと、開口部３９ｅを構成する内側面３９ｆとは面一となっている。
　ゲート配線２３ｂは、開口部３９ｅ内に設けられた第１部分２３ｂａと、第１部分２３ｂａよりも側方に突出するとともに中間絶縁膜３９と重なっている突出部２３ｂｃを有する第２部分２３ｂｂと、を含む。本実施形態では、第１部分２３ｂａおよび第２部分２３ｂｂは、個別に設けられている。第１部分２３ｂａはたとえばＷ（タングステン）からなり、第２部分２３ｂｂはたとえばＡｌＣｕを有している。第１部分２３ｂａは、バリア層側開口部４０ｅ内に設けられているともいえる。
　第１部分２３ｂａは、ｚ方向から視てゲート層２３ａとゲート配線２３ｂとの双方と重なる位置に設けられている。第１部分２３ｂａは、ゲート層２３ａ上の中間絶縁膜３９と、中間絶縁膜３９上のバリア層４０との双方をｚ方向に貫通している。本実施形態では、第１部分２３ｂａは、ゲート層２３ａの上方部分に埋め込まれている。
　ゲート層２３ａにおいて第１部分２３ｂａが埋め込まれた部分には、ｐ＋型の半導体領域であるコンタクト領域２３ｄが形成されている。コンタクト領域２３ｄのｐ型ドーパントとしては、たとえばＢ、Ａｌ等が用いられる。コンタクト領域２３ｄのドーパント濃度は、ベース領域３４Ａよりも高く、たとえば５×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。
　第２部分２３ｂｂは、第１部分２３ｂａ上に設けられている。第２部分２３ｂｂは、中間絶縁膜３９に対してベース領域３４Ａとは反対側に突出している。つまり、第２部分２３ｂｂは、中間絶縁膜３９よりも上方に突出している。突出部２３ｂｃは、第２部分２３ｂｂの端部を構成している。より詳細には、ｚ方向から視て、突出部２３ｂｃは、ゲート配線２３ｂが延びる方向に直交する方向の両端部、すなわちゲート配線２３ｂの幅方向の両端部を構成している。第２部分２３ｂｂは、ゲート配線２３ｂの幅方向の外方に向かうにつれて中間絶縁膜３９の表面３９ｓに向けて湾曲状に傾斜している。第２部分２３ｂｂは、ウェットエッチングによって形成されている。第２部分２３ｂｂの形状は、ウェットエッチングによって加工された形状であるともいえる。
　ゲート配線２３ｂは、バリアメタル層２３ｍを有している。バリアメタル層２３ｍは、バリア層４０の表面４０ｓと、開口部３９ｅを構成する内側面３９ｆと、バリア層側開口部４０ｅを構成する内側面４０ｆと、開口部２３ｅを構成する内側面と、これら開口部２３ｅ，３９ｅ，４０ｅによって開口されたゲート層２３ａの表面に形成されている。バリアメタル層２３ｍは、たとえばＴｉおよびＴｉＮの積層構造によって形成されている。このため、バリアメタル層２３ｍは、第１部分２３ｂａのうち各内側面３９ｆ，４０ｆと接する部分および上記ゲート層２３ａの表面と、第２部分２３ｂｂのうちバリア層４０の表面４０ｓと接する部分とを構成している。
　バリア層４０は、ゲート配線２３ｂの突出部２３ｂｃとベース領域３４Ａとの間に入り込んだ部分である中間部４１を有している。本実施形態では、中間部４１は、ゲート配線２３ｂの突出部２３ｂｃと中間絶縁膜３９とに挟み込まれている。このため、バリア層４０は、中間絶縁膜３９とゲート配線２３ｂの突出部２３ｂｃとに挟み込まれた部分（中間部４１）を有しているともいえる。中間部４１は、ゲート配線２３ｂの第１部分２３ｂａを挿通するバリア層側開口部４０ｅを有している。このため、ｚ方向から視て、中間部４１は、中間絶縁膜３９のうちゲート配線２３ｂの第１部分２３ｂａを挿通する開口部３９ｅの開口縁まで延びている。
　エミッタ引き回し部２４は、金属膜からなり、バリア層４０の表面４０ｓに形成されている。エミッタ引き回し部２４は、ベース領域３４Ａの外周部に形成されている。
　バリア層４０、中間絶縁膜３９、および絶縁膜３８のうちエミッタ引き回し部２４に対応する位置にはそれぞれ、バリア層側開口部４０ｇ、開口部３９ｇ，３８ｇが設けられている。バリア層側開口部４０ｇはｚ方向においてバリア層４０を貫通し、開口部３９ｇはｚ方向において中間絶縁膜３９を貫通し、開口部３８ｇはｚ方向において絶縁膜３８を貫通している。バリア層側開口部４０ｇおよび開口部３９ｇ，３８ｇは互いに連通している。これにより、バリア層側開口部４０ｇおよび開口部３９ｇ，３８ｇを介してベース領域３４Ａが露出している。エミッタ引き回し部２４は、バリア層側開口部４０ｇおよび開口部３９ｇ，３８ｇに入り込んでベース領域３４Ａに接している。つまり、これらバリア層側開口部４０ｇおよび開口部３９ｇ，３８ｇは、エミッタ引き回し部２４がベース領域３４Ａに接するためのコンタクトホールを構成している。バリア層側開口部４０ｇを構成する内側面４０ｈと、開口部３９ｇを構成する内側面３９ｈと、開口部３８ｇを構成する内側面３８ｈは面一となっている。
　エミッタ引き回し部２４は、開口部３９ｃ，３８ｃ内に設けられた第１部分２４ａと、第１部分２４ａよりも側方に突出するとともに中間絶縁膜３９と重なっている突出部２４ｃを有する第２部分２４ｂと、を含む。本実施形態では、第１部分２４ａおよび第２部分２４ｂは、個別に設けられている。第１部分２４ａはたとえばＷ（タングステン）からなり、第２部分２４ｂはたとえばＡｌＣｕを有している。突出部２４ｃは、ｚ方向から視て、ベース領域３４Ａ内に位置している。
　第１部分２４ａの下端部は、ベース領域３４Ａの上方部分に埋め込まれている。ベース領域３４Ａにおいて第１部分２４ａに対応する部分には、ｐ＋型のコンタクト領域３４Ｂが形成されている。コンタクト領域３４Ｂのｐ型ドーパントとしては、たとえばＢ、Ａｌ等が用いられる。コンタクト領域３４Ｂのドーパント濃度は、ベース領域３４Ａよりも高く、たとえば５×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。
　第２部分２４ｂは、第１部分２４ａ上に設けられている。第２部分２４ｂは、中間絶縁膜３９に対してベース領域３４Ａとは反対側に突出している。つまり、第２部分２４ｂは、中間絶縁膜３９よりも上方に突出している。突出部２４ｃは、第２部分２４ｂの端部を構成している。より詳細には、ｚ方向から視て、突出部２４ｃは、エミッタ引き回し部２４が延びる方向に直交する方向の両端部、すなわちエミッタ引き回し部２４の幅方向の両端部を構成している。第２部分２４ｂは、エミッタ引き回し部２４の幅方向の外方に向かうにつれて中間絶縁膜３９の表面３９ｓに向けて湾曲状に傾斜している。第２部分２４ｂは、ウェットエッチングによって形成されている。第２部分２４ｂの形状は、ウェットエッチングによって加工された形状であるともいえる。
　エミッタ引き回し部２４は、バリアメタル層２４ｍを有している。バリアメタル層２４ｍは、バリア層４０の表面４０ｓと、開口部３９ｇを構成する内側面３９ｈと、バリア層側開口部４０ｇを構成する内側面４０ｈと、開口部３８ｇを構成する内側面３８ｈと、これら開口部３８ｇ，３９ｇ，４０ｇによって開口されたドリフト層３３の表面（基板表面３０ｓ）に形成されている。バリアメタル層２４ｍは、たとえばＴｉおよびＴｉＮの積層構造によって形成されている。このため、バリアメタル層２４ｍは、第１部分２４ａのうち各内側面３８ｈ，３９ｈ，４０ｈと接する部分および上記ドリフト層３３の表面と、第２部分２４ｂのうちバリア層４０の表面４０ｓと接する部分とを構成している。
　バリア層４０は、エミッタ引き回し部２４の突出部２４ｃとベース領域３４Ａとの間に入り込んだ部分である中間部４１を有している。本実施形態では、中間部４１は、突出部２４ｃと中間絶縁膜３９とに挟み込まれている。このため、バリア層４０は、中間絶縁膜３９と突出部２４ｃに挟み込まれた部分（中間部４１）を有しているともいえる。中間部４１は、エミッタ引き回し部２４の第１部分２４ａを挿通するバリア層側開口部４０ｇを有している。このため、ｚ方向から視て、中間部４１は、中間絶縁膜３９のうちエミッタ引き回し部２４の第１部分２４ａを挿通する開口部３９ｇの開口縁まで延びている。
　図４に示すように、ＦＬＲ部２５よりも外方の位置には、等電位リング２６が形成されている。絶縁膜３８および中間絶縁膜３９の双方は、等電位リング２６が形成される領域にも形成されている。
　図７に示すように、等電位リング２６は、ドリフト層３３の表面（基板表面３０ｓ）に形成された第１導電型（ｎ＋型）のチャネルストップ領域２６ａと、絶縁膜３８および中間絶縁膜３９内に設けられた内部配線２６ｂと、バリア層４０の表面４０ｓに設けられた表面側配線２６ｃと、を有している。
　チャネルストップ領域２６ａは、ｚ方向から視て表面側配線２６ｃと重なる位置から装置側面１０ａまで形成されている。チャネルストップ領域２６ａは、内部配線２６ｂに対して外方（装置側面１０ａ寄り）に配置されている。チャネルストップ領域２６ａのドーパント濃度は、たとえばエミッタ領域３６（図３参照）のドーパント濃度と同じであり、１×１０１９ｃｍ－３以上５×１０２０ｃｍ－３以下である。この場合、たとえばチャネルストップ領域２６ａは、エミッタ領域３６と同一の工程で形成される。
　内部配線２６ｂは、絶縁膜３８の表面３８ｓに設けられており、中間絶縁膜３９によって覆われている。中間絶縁膜３９はバリア層４０によって覆われているため、内部配線２６ｂは、バリア層４０によって覆われているともいえる。内部配線２６ｂは、ポリシリコン等の電極材料によって形成されている。内部配線２６ｂは、ゲートフィンガー２３Ａのゲート層２３ａ（図５参照）と同一の工程で形成される。内部配線２６ｂの表面には、酸化膜２６ｄが形成されている。
　バリア層４０、中間絶縁膜３９、および酸化膜２３ｃのうちチャネルストップ領域２６ａに対応する位置にはそれぞれ、バリア層側開口部４０ｐ、開口部３９ｐ，３８ｐが設けられている。バリア層側開口部４０ｐはｚ方向においてバリア層４０を貫通し、開口部３９ｐはｚ方向において中間絶縁膜３９を貫通し、開口部３８ｐはｚ方向において絶縁膜３８を貫通している。バリア層側開口部４０ｐおよび開口部３９ｐ，３８ｐは互いに連通している。これにより、バリア層側開口部４０ｐおよび開口部３９ｐ，３８ｐを介してチャネルストップ領域２６ａが露出している。表面側配線２６ｃは、バリア層側開口部４０ｐおよび開口部３９ｐ，３８ｐに入り込んでチャネルストップ領域２６ａに接している。つまり、これらバリア層側開口部４０ｐおよび開口部３９ｐ，３８ｐは、表面側配線２６ｃがチャネルストップ領域２６ａに接するためのコンタクトホールを構成している。バリア層側開口部４０ｐを構成する内側面４０ｑと、開口部３９ｐを構成する内側面３９ｑと、開口部３８ｐを構成する内側面３９ｑとは面一となっている。
　バリア層４０、中間絶縁膜３９、および酸化膜２６ｄのうち内部配線２６ｂに対応する位置にはそれぞれ、バリア層側開口部４０ｕ、開口部３９ｕ，２６ｅが設けられている。バリア層側開口部４０ｕはｚ方向においてバリア層４０を貫通し、開口部３９ｕはｚ方向において中間絶縁膜３９を貫通し、開口部２６ｅはｚ方向において酸化膜２６ｄを貫通している。バリア層側開口部４０ｕおよび開口部３９ｕ，２６ｅは互いに連通している。これにより、バリア層側開口部４０ｕおよび開口部３９ｕ，２６ｅを介して内部配線２６ｂが露出している。表面側配線２６ｃは、バリア層側開口部４０ｕおよび開口部３９ｕ，２６ｅに入り込んで内部配線２６ｂに接している。つまり、これらバリア層側開口部４０ｕおよび開口部３９ｕ，２６ｅは、表面側配線２６ｃが内部配線２６ｂに接するためのコンタクトホールを構成している。バリア層側開口部４０ｕを構成する内側面４０ｔと、開口部３９ｕを構成する内側面３９ｔとは面一となっている。
　表面側配線２６ｃは、２つの第１部分２６ｆ，２６ｇと、各第１部分２６ｆ，２６ｇよりも側方に突出するとともに中間絶縁膜３９と重なっている突出部２６ｈを有する第２部分２６ｉと、を含む。本実施形態では、第１部分２６ｆ，２６ｇおよび第２部分２６ｉは、個別に設けられている。第１部分２６ｆ，２６ｇはたとえばＷ（タングステン）を含む材料によって形成されており、第２部分２６ｉはたとえばＡｌＣｕを含む材料によって形成されている。第１部分２６ｆはチャネルストップ領域２６ａに接しており、第１部分２６ｇは内部配線２６ｂと接している。このため、第１部分２６ｆはバリア層側開口部４０ｐ内に設けられているともいえ、第１部分２６ｇはバリア層側開口部４０ｕ内に設けられているともいえる。
　第１部分２６ｆは、ｚ方向から視てチャネルストップ領域２６ａと表面側配線２６ｃとの双方と重なる位置に設けられている。第１部分２６ｆは、チャネルストップ領域２６ａ上の絶縁膜３８，３８Ｂと、絶縁膜３８上の中間絶縁膜３９と、中間絶縁膜３９上のバリア層４０との全てをｚ方向に貫通している。
　第１部分２６ｇは、ｚ方向から視て内部配線２６ｂと第２部分２６ｉとの双方と重なる位置に設けられている。第１部分２６ｇは、第１部分２６ｆよりも内方に位置している。第１部分２６ｇは、内部配線２６ｂ上の酸化膜２６ｄおよび中間絶縁膜３９と、中間絶縁膜３９上のバリア層４０との双方をｚ方向に貫通している。本実施形態では、第１部分２６ｇは、内部配線２６ｂの上方部分に埋め込まれている。
　第２部分２６ｉは、第１部分２６ｆ，２６ｇ上に設けられている。第２部分２６ｉは、中間絶縁膜３９に対してドリフト層３３とは反対側に突出している。つまり、第２部分２６ｉは、中間絶縁膜３９よりも上方に突出している。突出部２６ｈは、第２部分２６ｉの端部と、第２部分２６ｉのうちｚ方向から視て第１部分２６ｆと第１部分２６ｇとの間の部分と、を構成している。より詳細には、ｚ方向から視て、突出部２６ｈは、表面側配線２６ｃが延びる方向に直交する方向の両端部、すなわち表面側配線２６ｃの幅方向の両端部と、表面側配線２６ｃが延びる方向における第１部分２６ｆと第１部分２６ｇとの間の部分と、を構成している。
　表面側配線２６ｃは、バリアメタル層２６ｍを有している。バリアメタル層２６ｍは、バリア層４０の表面４０ｓと、開口部３９ｐを構成する内側面３９ｑと、バリア層側開口部４０ｐを構成する内側面４０ｑと、開口部３８ｐを構成する内側面３８ｑと、これら開口部３８ｐ，３９ｐ，４０ｐによって開口されたドリフト層３３の表面（基板表面３０ｓ）に形成されている。また、バリアメタル層２６ｍは、開口部３９ｕを構成する内側面３９ｔと、バリア層側開口部４０ｕを構成する内側面４０ｔと、開口部２６ｅを構成する内側面２６ｊと、これら開口部２６ｅ，３９ｕ，４０ｕによって開口された内部配線２６ｂの表面に形成されている。このため、バリアメタル層２６ｍは、第１部分２６ｆのうち各内側面３８ｑ，３９ｑ，４０ｑと接する部分と、チャネルストップ領域２６ａの表面と接する部分とを構成している。また、バリアメタル層２６ｍは、第１部分２６ｇのうち各内側面２６ｊ，３９ｔ，４０ｔと接する部分と、内部配線２６ｂの表面と接する部分とを構成している。また、バリアメタル層２６ｍは、第２部分２６ｉのうちバリア層４０の表面４０ｓと接する部分を構成している。バリアメタル層２６ｍは、たとえばＴｉおよびＴｉＮの積層構造によって形成されている。
　バリア層４０は、表面側配線２６ｃの突出部２６ｈとドリフト層３３との間に入り込んだ部分である中間部４１を有している。本実施形態では、中間部４１は、表面側配線２６ｃの突出部２６ｈと中間絶縁膜３９とに挟み込まれている。このため、バリア層４０は、中間絶縁膜３９と表面側配線２６ｃの突出部２６ｈとに挟み込まれた部分（中間部４１）を有しているともいえる。中間部４１は、表面側配線２６ｃの第１部分２６ｆ，２６ｇを挿通するバリア層側開口部４０ｐ，４０ｕを有している。このため、ｚ方向から視て、中間部４１は、中間絶縁膜３９のうち表面側配線２６ｃの第１部分２６ｆ，２６ｇを挿通する開口部３９ｐ，３９ｕの開口縁まで延びている。
　図４～図７に示すように、外周領域１２は、パッシベーション膜１３によって覆われている。つまり、バリア層４０は、ｚ方向から視て、パッシベーション膜１３によって覆われているともいえる。本実施形態では、バリア層４０のうちゲートフィンガー２３Ａ，２３Ｂ、フィールドプレート２５ｅ～２５ｈ、および等電位リング２６が形成されていない領域は、バリア層４０の表面４０ｓがパッシベーション膜１３と接した状態でパッシベーション膜１３によって覆われている。このため、バリア層４０は、パッシベーション膜１３とドリフト層３３との間に設けられているともいえる。
　また、パッシベーション膜１３は、ｚ方向から視て、中間絶縁膜３９よりも上方に位置し、かつ中間絶縁膜３９と重なる位置に設けられている。つまり、パッシベーション膜１３は、中間絶縁膜３９を覆っているともいえる。
　（半導体装置の製造方法）
　図８～図２０を参照して、第１実施形態の半導体装置１０の製造方法について説明する。なお、便宜上、図８～図２０では、製造過程を示す半導体装置１０の構成を簡略化して示している。このため、図８～図２０の半導体装置１０の構成要素の形状およびサイズが図１～図４の半導体装置１０の構成要素の形状およびサイズと異なる場合がある。図８～図２０では、セル領域１１の一部と、ゲートフィンガー２３Ａと、ＦＬＲ部２５の一部とのそれぞれの製造過程を示している。また、以降では、便宜上、図７～図２０を用いて、１つの半導体装置１０の製造方法として説明する。ここで、本実施形態の半導体装置１０の製造方法は、１つの半導体装置１０の製造に限られず、複数個の半導体装置１０の製造であってもよい。
　本実施形態の半導体装置１０の製造方法は、Ｓｉを含む材料から形成された半導体基板８３０を用意する工程を備えている。半導体基板８３０は、第１導電型の半導体層としてのｎ－型のドリフト層３３を有している。ドリフト層３３は、半導体基板８３０の全体にわたり形成されている。半導体基板８３０は、その厚さ方向（ｚ方向）において互いに反対側を向く基板表面８３０ｓおよび基板裏面（図示略）を有している。このため、基板表面８３０ｓはドリフト層３３の表面であるともいえる。ここで、本実施形態では、半導体基板８３０を用意する工程は、「外周領域に第１導電型の第１半導体層を形成する工程」に対応している。
　図８に示すように、本実施形態の半導体装置１０の製造方法は、半導体基板８３０の基板表面８３０ｓのうち外周領域１２に対応する部分に基板側絶縁膜８３８Ｂを形成する工程を備えている。基板側絶縁膜８３８Ｂは、半導体装置１０の基板側絶縁膜３８Ｂに対応する絶縁膜である。
　基板側絶縁膜８３８Ｂを形成する工程は、半導体基板８３０を熱酸化して基板表面８３０ｓに第１絶縁層を形成する工程と、第１絶縁層をウェットエッチングする工程と、第１絶縁層をドライエッチングする工程と、を含む。
　具体的には、まず、半導体基板８３０が熱酸化されることによって半導体基板８３０の表面全体に酸化膜を形成する。続いて、酸化膜のうち半導体基板８３０の基板表面８３０ｓのうちの外周領域１２以外の部分を除去する。より詳細には、まず酸化膜をウェットエッチングすることによって酸化膜の厚さを薄くする。一方、外周領域１２においては、マスクを用いて酸化膜の厚さを部分的に薄くする。続いて、酸化膜をドライエッチングすることによって除去する。外周領域１２においては、マスクによって露出した部分がドライエッチングによって除去される。以上の工程を経て、基板側絶縁膜８３８Ｂが半導体基板８３０の基板表面８３０ｓに形成される。
　図９に示すように、本実施形態の半導体装置１０の製造方法は、半導体基板８３０に第２導電型の半導体領域としてのｐ型のウェル領域８３４を形成する工程を備えている。具体的には、半導体基板８３０の基板表面８３０ｓには、ｐ型不純物が選択的に注入される。続いて、半導体基板８３０を熱処理することによってｐ型不純物が拡散される。以上の工程を経て、ウェル領域８３４が形成される。ウェル領域８３４は、ドリフト層３３において部分的に形成される。ウェル領域８３４の表面は、基板表面８３０ｓを構成するため、ドリフト層３３の表面と連続する表面となる。ここで、ウェル領域８３４は、ベース領域３４Ａおよびガードリング２５ａ～２５ｄ（図９ではガードリング２５ｄは図示略）を含む。ここで、半導体基板８３０にウェル領域８３４を形成する工程は「第１半導体層の表面と連続する表面を有する第２導電型の第２半導体領域を、第１半導体層において部分的に形成する工程」に対応している。なお、ウェル領域８３４は、基板側絶縁膜８３８Ｂによって覆われているともいえる。
　図１０に示すように、本実施形態の半導体装置１０の製造方法は、半導体基板８３０に複数のトレンチ８３５を形成する工程を備えている。具体的には、まず、半導体基板８３０の基板表面８３０ｓにトレンチマスク（図示略）を形成する。続いて、トレンチマスクを選択的にエッチングする。つまり、ｚ方向から視て、トレンチマスクのうちトレンチ８３５を形成する領域をエッチングする。これにより、トレンチマスクには、半導体基板８３０の基板表面８３０ｓのうちトレンチ８３５を形成する領域が露出される。続いて、半導体基板８３０の基板表面８３０ｓのうちトレンチ８３５を形成する領域をエッチングする。これにより、半導体基板８３０にトレンチ８３５が形成される。
　図１１に示すように、本実施形態の半導体装置１０の製造方法は、絶縁膜８３８を形成する工程と、電極を形成する工程と、を備えている。
　絶縁膜８３８を形成する工程では、まず、半導体基板８３０が熱酸化されることによって各トレンチ８３５の内面を含む半導体基板８３０の表面全体に酸化膜が形成される。これにより、半導体基板８３０の基板表面８３０ｓのうちセル領域１１に絶縁膜８３８が形成される。絶縁膜８３８は、絶縁膜３８に対応する絶縁膜である。セル領域１１の絶縁膜８３８は、ゲート絶縁膜であり、各トレンチ８３５の内面にも形成される。また、半導体基板８３０の外周領域１２では、基板側絶縁膜８３８Ｂの表面８３８Ｂｓに絶縁膜８３８が積層される。
　続いて、電極を形成する工程では、ポリシリコン等の電極材料ＰＳが各トレンチ８３５に埋め込まれるとともに半導体基板８３０の基板表面８３０ｓに形成される。これにより、ゲートトレンチ２２Ａおよびエミッタトレンチ２１Ａが形成される。
　図１２に示すように、本実施形態の半導体装置１０の製造方法は、電極材料ＰＳをエッチングする工程と、電極材料ＰＳ上に絶縁膜８３８を形成する工程と、を備える。
　電極材料ＰＳをエッチングする工程では、半導体基板８３０の基板表面８３０ｓのうちセル領域１１と、外周領域１２のうちゲートフィンガー２３Ａ，２３Ｂおよびゲート電極２２と、等電位リング２６の内部配線２６ｂ以外の領域との電極材料ＰＳをエッチングによって除去する。
　続いて、電極材料ＰＳ上に絶縁膜８３８を形成する工程では、各トレンチ８３５に埋め込まれた電極材料ＰＳと、ゲートフィンガー２３Ａ，２３Ｂおよびゲート電極２２を形成する電極材料ＰＳと、等電位リング２６の内部配線２６ｂを形成する電極材料ＰＳと、を酸化させる。これにより、各電極材料ＰＳ上に絶縁膜８３８が形成される。ここで、ゲートフィンガー２３Ａ，２３Ｂの電極材料ＰＳはゲート層２３ａに対応する部品であり、電極材料ＰＳ上の絶縁膜８３８はゲートフィンガー２３Ａ，２３Ｂの酸化膜２３ｃおよび等電位リング２６の内部配線２６ｂの酸化膜２６ｄに対応する膜である。
　図１３に示すように、本実施形態の半導体装置１０の製造方法は、ベース領域３４、エミッタ領域３６、およびチャネルストップ領域２６ａ（図７参照）を形成する工程を備えている。具体的には、半導体基板８３０の基板表面８３０ｓに対して選択的にｎ型およびｐ型のドーパントがイオン注入および拡散されることによって、ｐ型のベース領域３４と、ｎ＋型のエミッタ領域３６およびチャネルストップ領域２６ａが順に形成される。つまり、エミッタ領域３６とチャネルストップ領域２６ａとは同一の工程で形成される。
　図１４に示すように、本実施形態の半導体装置１０の製造方法は、中間絶縁膜８３９を形成する工程を備えている。中間絶縁膜８３９は、たとえば化学蒸着法（ＣＶＤ：chemical vapor deposition）によって半導体基板８３０の基板表面８３０ｓの全体にわたり形成される。中間絶縁膜８３９は、中間絶縁膜３９に対応する絶縁膜である。中間絶縁膜８３９は、絶縁膜８３８に積層される。この場合、セル領域１１では、半導体基板８３０の基板表面８３０ｓに形成された絶縁膜８３８と中間絶縁膜８３９との２層構造の絶縁膜となる。ゲート電極２２およびゲートフィンガー２３Ａ，２３Ｂが形成される領域では、電極材料ＰＳ上に形成された絶縁膜８３８と中間絶縁膜８３９との２層構造の絶縁膜となる。一方、外周領域１２では、半導体基板８３０の基板表面８３０ｓに形成された基板側絶縁膜８３８Ｂと、絶縁膜８３８と、中間絶縁膜８３９との３層構造の絶縁膜となる。このように、本実施形態では、基板側絶縁膜８３８Ｂ、絶縁膜８３８、および中間絶縁膜８３９を形成する工程は「第１半導体層の表面と、第２半導体領域の表面とを覆う絶縁膜を形成する工程」に対応している。
　図１５に示すように、本実施形態の半導体装置１０の製造方法は、バリア層８４０を形成する工程を備えている。バリア層８４０は、半導体装置１０のバリア層４０に対応する絶縁層である。バリア層８４０は、中間絶縁膜８３９および絶縁膜８３８，８３８Ｂよりも拡散係数の小さい材料によって形成される。本実施形態では、バリア層８４０は、窒化シリコン（ＳｉＮ）を含む材料が用いられ、たとえばＣＶＤによって中間絶縁膜８３９の表面８３９ｓの全体にわたり形成される。
　図１６に示すように、本実施形態の半導体装置１０の製造方法は、開口部を形成する工程を備えている。
　セル領域１１においては、エッチングによってバリア層８４０、中間絶縁膜８３９、および絶縁膜８３８をそれぞれ貫通するように開口部８６１が形成される。セル領域１１における開口部８６１は、ベース領域３４を露出する。この開口部８６１によってベース領域３４に対応する半導体基板８３０の基板表面８３０ｓには凹部８３１が形成される。
　外周領域１２においては、エッチングによってバリア層８４０、中間絶縁膜８３９、および絶縁膜８３８をそれぞれ貫通するように開口部８６２が形成される。外周領域１２における開口部８６２は、たとえばガードリング２５ａ～２５ｄを個別に露出する。開口部８６２によってガードリング２５ａ～２５ｄに対応する半導体基板８３０の基板表面８３０ｓには凹部８３２が形成される。
　ゲートフィンガー２３Ａ，２３Ｂが形成される領域においては、エッチングによってバリア層８４０、中間絶縁膜８３９、および絶縁膜８３８をそれぞれ貫通するように開口部８６３が形成される。ゲートフィンガー２３Ａ，２３Ｂが形成される領域における開口部８６３は、たとえば電極材料を露出する。開口部８６３によって電極材料の表面には凹部８３３が形成される。開口部８６１～８６３が形成されることによって、絶縁膜３８，３８Ａ、中間絶縁膜３９、およびバリア層４０が形成される。
　図１７に示すように、本実施形態の半導体装置１０の製造方法は、ベースコンタクト領域３７、コンタクト領域２３ｄ、コンタクト領域３４Ｂ、およびコンタクト領域２５ｐを形成する工程を備えている。具体的には、半導体基板８３０の基板表面８３０ｓに対して開口部を介してｐ型のドーパントがイオン注入および拡散されることによって、ｐ＋型のベースコンタクト領域３７、コンタクト領域２３ｄ、コンタクト領域３４Ｂ、およびコンタクト領域２５ｐがそれぞれ形成される。なお、図１７では、ベースコンタクト領域３７、コンタクト領域２３ｄ、およびコンタクト領域２５ｐを示している。
　図１８および図１９に示すように、本実施形態の半導体装置１０の製造方法は、エミッタ電極２１、ゲート電極２２、ゲートフィンガー２３Ａ，２３Ｂのゲート配線２３ｂ、エミッタ引き回し部２４、フィールドプレート２５ｅ～２５ｈ、および等電位リング２６を形成する工程を備えている。本実施形態では、エミッタ電極２１、ゲート電極２２、ゲートフィンガー２３Ａ，２３Ｂのゲート配線２３ｂ、エミッタ引き回し部２４、フィールドプレート２５ｅ～２５ｈ、および等電位リング２６を形成する工程は、「電極部を形成する工程」に対応している。なお、図１８および図１９では、エミッタ電極２１、ゲートフィンガー２３Ａのゲート配線２３ｂ、フィールドプレート２５ｅ～２５ｇを示している。
　図１８に示すように、まず、たとえばチタン（Ｔｉ）を用いたスパッタリングによって、中間絶縁膜３９の表面３９ｓおよび各開口部８６１～８６３の内面に第１金属層を形成する。続いて、第１金属層上に窒化チタン（ＴｉＮ）を用いたスパッタリングによって第２金属層を形成する。これにより、バリアメタル層８２３が形成される。ここで、バリアメタル層８２３は、エミッタ電極２１のバリアメタル層２１ｅ、ゲートフィンガー２３Ａ（２３Ｂ）のバリアメタル層２３ｍ、エミッタ引き回し部２４のバリアメタル層２４ｍ、フィールドプレート２５ｅ～２５ｈのバリアメタル層２５ｍ、および等電位リング２６のバリアメタル層２６ｍに対応している。つまり、本実施形態では、バリアメタル層２１ｅ，２３ｍ，２４ｍ，２５ｍ，２６ｍは同一の工程によって形成される。
　続いて、各開口部８６１～８６３にタングステン（Ｗ）を有するプラグ電極８２１を埋め込む。ここで、プラグ電極８２１は、エミッタ電極２１のプラグ電極２１ｂ、ゲートフィンガー２３Ａ（２３Ｂ）の第１部分２３ｂａ、エミッタ引き回し部２４の第１部分２４ａ、フィールドプレート２５ｅ～２５ｈの第１部分２７、および等電位リング２６の第１部分２６ｆ，２６ｇに対応している。つまり、本実施形態では、プラグ電極２１ｂ、第１部分２３ｂａ，２４ａ，２７，２６ｆ，２６ｇは同一の工程によって形成される。
　続いて、ＡｌＣｕを用いたスパッタリングによって電極層８２２を形成する。電極層８２２は、ｚ方向から視て中間絶縁膜３９の全体にわたり形成されている。ここで、電極層８２２は、エミッタ電極２１の電極本体部２１ｃ、ゲートフィンガー２３Ａ（２３Ｂ）の第２部分２３ｂｂ、エミッタ引き回し部２４の第２部分２４ｂ、フィールドプレート２５ｅ～２５ｈの第２部分２８、および等電位リング２６の第２部分２６ｉに対応している。つまり、本実施形態では、電極本体部２１ｃ、第２部分２３ｂｂ，２４ｂ，２８，２６ｉは同一の工程によって形成される。
　図１９に示すように、電極層８２２をエッチングすることによって、エミッタ電極２１、ゲート電極２２、ゲートフィンガー２３Ａ，２３Ｂ、エミッタ引き回し部２４、フィールドプレート２５ｅ～２５ｈ、および等電位リング２６が形成される。なお、図１９には、エミッタ電極２１、ゲートフィンガー２３Ａ、およびフィールドプレート２５ｅ～２５ｇが示されている。
　図２０に示すように、本実施形態の半導体装置１０の製造方法は、パッシベーション膜１３を形成する工程を備えている。具体的には、ポリイミド等の有機材料によって形成されたパッシベーション層がエミッタ電極２１、ゲート電極２２、ゲートフィンガー２３Ａ，２３Ｂ、フィールドプレート２５ｅ～２５ｈ、および等電位リング２６を覆うように、ｚ方向から視て、半導体基板８３０の基板表面８３０ｓの全体にわたり形成される。続いて、エッチングによってエミッタ電極２１およびゲート電極２２を露出するように開口部が形成される。これにより、パッシベーション膜１３、エミッタ電極パッド１６、およびゲート電極パッド１７が形成される。パッシベーション膜１３は、エミッタ電極２１、ゲート電極２２、ゲートフィンガー２３Ａ，２３Ｂ、フィールドプレート２５ｅ～２５ｈ、および等電位リング２６と、バリア層４０との双方を覆う。
　図示していないが、本実施形態の半導体装置１０の製造方法は、バッファ層３２、コレクタ層３１、およびコレクタ電極２９を形成する工程を備えている。具体的には、半導体基板８３０の基板裏面に対して選択的にｎ型およびｐ型ドーパントがイオン注入および拡散されることによって、バッファ層３２およびコレクタ層３１が順に形成される。続いて、コレクタ層３１のうちバッファ層３２とは反対側の表面にコレクタ電極２９を形成する。以上の工程を経て、半導体装置１０が製造される。なお、図８～図２０は半導体装置１０の製造工程の一部を示したものであり、半導体装置１０の製造方法は、図８～図２０で示されなかった工程を備えていてもよい。
　（第１実施形態の半導体装置の作用）
　ポリイミド等の有機絶縁膜であるパッシベーション膜１３は、半導体装置１０をたとえば外部イオンから保護するために装置主面１０ｓの全体にわたり形成されている。つまり、パッシベーション膜１３は、外周領域１２を全体にわたり覆っている。しかし、パッシベーション膜１３は、拡散係数が大きいため、外部イオンがパッシベーション膜１３内で拡散されて通過してしまうおそれがある。
　シリコン酸化膜を有する中間絶縁膜３９および絶縁膜３８，３８Ａが外部イオンによって帯電すると、特に外周領域１２（たとえばＦＬＲ部２５）の中間絶縁膜３９および絶縁膜３８Ａが外部イオンによって帯電すると、各ガードリング２５ａ～２５ｄの電界の広がりが異なってしまい、予め設定した耐圧よりも低くなるおそれがある。
　このため、中間絶縁膜３９および絶縁膜３８，３８Ａが外部イオンによって帯電することを抑制するため、拡散係数の小さいシリコン窒化膜を有するバリア層を設けることが考えられる。一例では、ＦＬＲ部２５にバリア層が設けられる場合、バリア層は、たとえば中間絶縁膜３９の表面３９ｓおよびフィールドプレート２５ｅ～２５ｈの表面に設けられることが考えられる。
　しかし、フィールドプレート２５ｅ～２５ｈの表面と中間絶縁膜３９の表面３９ｓとのｚ方向の位置が互いに異なるため、バリア層のうち中間絶縁膜３９の表面３９ｓとフィールドプレート２５ｅ～２５ｈの表面との間の部分は段差形状となる。ここで、バリア層の段差形状の部分は、クラックが発生しやすい。このため、バリア層にクラックが発生した場合、クラックを通じて外部イオンが中間絶縁膜３９に侵入し、帯電してしまうおそれがある。
　一方、本実施形態では、バリア層４０は、フィールドプレート２５ｅ～２５ｈの突出部２８ａと中間絶縁膜３９との間に挟み込まれた中間部４１を有している。これにより、バリア層４０が段差形状になることなく、中間絶縁膜３９における突出部２８ａの下方にある部分がバリア層４０によって保護される。したがって、バリア層４０にクラックが発生することが抑制されるため、クラックに起因して外部イオンによって中間絶縁膜３９が帯電することを抑制できる。
　（第１実施形態の半導体装置の効果）
　本実施形態の半導体装置１０によれば、以下の効果が得られる。
　（１－１）半導体装置１０の外周領域１２は、ドリフト層３３およびガードリング２５ａ～２５ｄの双方を覆う絶縁膜３８Ａおよび中間絶縁膜３９と、絶縁膜３８Ａおよび中間絶縁膜３９を貫通してガードリング２５ａ～２５ｄと個別に接するフィールドプレート２５ｅ～２５ｈと、絶縁膜３８Ａ、中間絶縁膜３９、およびフィールドプレート２５ｅ～２５ｈを覆うパッシベーション膜１３と、を備えている。フィールドプレート２５ｅ～２５ｈは、開口部３８ｃ，３９ｃ内に設けられた第１部分２７と、第１部分２７よりも側方に突出するとともに絶縁膜３８Ａおよび中間絶縁膜３９と重なっている突出部２８ａを有する第２部分２８と、を含む。半導体装置１０は、パッシベーション膜１３とドリフト層３３との間に設けられ、絶縁膜３８Ａおよび中間絶縁膜３９とパッシベーション膜１３の双方よりも拡散係数が小さいバリア層４０を備えている。バリア層４０は、フィールドプレート２５ｅ～２５ｈの突出部２８ａとガードリング２５ａ～２５ｄの間に入り込んだ部分を有している。
　この構成によれば、バリア層４０がフィールドプレート２５ｅ～２５ｈの突出部２８ａとガードリング２５ａ～２５ｄの間に入り込んでいるため、中間絶縁膜３９における突出部２８ａの下方部分がバリア層４０によって覆われる。これにより、中間絶縁膜３９における突出部２８ａの下方部分を外部イオンから保護することができる。
　また、バリア層４０の一部が、突出部２８ａとガードリング２５ａ～２５ｄとの間に入り込んでいるため、中間絶縁膜３９における突出部２８ａの下方部分を保護するため、突出部２８ａを含む第２部分２８上にバリア層４０を形成する必要がない。これにより、バリア層４０が段差形状となることを抑制できる。したがって、バリア層４０にクラックが発生することが抑制できるため、ＦＬＲ部２５に対応する中間絶縁膜３９が外部イオンによって帯電することを抑制でき、ＦＬＲ部２５の耐圧の低下を抑制できる。
　なお、エミッタ引き回し部２４およびゲートフィンガー２３Ａ，２３Ｂに対するバリア層４０の構成もＦＬＲ部２５に対するバリア層４０の構成と同様であるため、エミッタ引き回し部２４およびゲートフィンガー２３Ａ，２３Ｂに対するバリア層４０もクラックが発生することを抑制できる。
　（１－２）バリア層４０は、中間絶縁膜３９の表面３９ｓに形成されている。バリア層４０は、中間絶縁膜３９とフィールドプレート２５ｅ～２５ｈの突出部２８ａとに挟み込まれた部分である中間部４１を有している。
　この構成によれば、バリア層４０は、中間絶縁膜３９の表面３９ｓに沿った形状となる。このため、バリア層４０がフィールドプレート２５ｅ～２５ｈの表面に形成されない。すなわち、バリア層４０は、第２部分２８を含むフィールドプレート２５ｅ～２５ｈを覆っておらず、フィールドプレート２５ｅ～２５ｈは、バリア層４０から露出している。これにより、バリア層４０に段差形状が形成されることが抑制される。したがって、バリア層４０にクラックが発生することを抑制できる。なお、エミッタ引き回し部２４およびゲートフィンガー２３Ａ，２３Ｂに対するバリア層４０の構成もＦＬＲ部２５に対するバリア層４０の構成と同様であるため、エミッタ引き回し部２４およびゲートフィンガー２３Ａ，２３Ｂに対するバリア層４０もクラックが発生することを抑制できる。
　（１－３）バリア層４０の中間部４１は、バリア層側開口部４０ｃを有している。バリア層側開口部４０ｃの内側面４０ｄは、中間絶縁膜３９の開口部３９ｃの内側面３９ｄと面一となる。
　この構成によれば、バリア層４０の中間部４１は、ｚ方向から視て、フィールドプレート２５ｅ～２５ｈの突出部２８ａと中間絶縁膜３９とが重なる領域の全体にわたり形成されている。このため、外部イオンによって中間絶縁膜３９が帯電することを一層抑制できる。
　（１－４）ｚ方向から視て、バリア層４０は、ガードリング２５ａ～２５ｄの外縁よりもはみ出している。
　この構成によれば、ｚ方向から視て、中間絶縁膜３９のうちガードリング２５ａ～２５ｄと重なる領域において外部イオンによって帯電することを抑制できる。したがって、ＦＬＲ部２５の耐圧の低下を抑制できる。
　（１－５）バリア層４０の厚さは、中間絶縁膜３９の厚さよりも薄い。
　この構成によれば、バリア層４０を容易に製造できるため、半導体装置１０の製造コストを低減できる。
　（１－６）フィールドプレート２５ｅ～２５ｈの第２部分２８の突出部２８ａは、ｚ方向から視てガードリング２５ａ～２５ｄと重なる位置に設けられている。バリア層４０の中間部４１は、フィールドプレート２５ｅ～２５ｈの突出部２８ａとガードリング２５ａ～２５ｄとの間に介在している。これにより、中間絶縁膜３９におけるガードリング２５ａ～２５ｄ上に形成されている部分であってフィールドプレート２５ｅ～２５ｈの突出部２８ａに覆われている部分を保護することができる。
　（１－７）半導体装置１０の製造方法は、外周領域１２におけるドリフト層３３およびガードリング２５ａ～２５ｄの双方に絶縁膜３８Ａおよび中間絶縁膜３９を形成する工程と、中間絶縁膜３９の表面３９ｓに、中間絶縁膜３９よりも拡散係数が小さいバリア層４０を形成する工程と、中間絶縁膜３９の開口部３９ｃ内に設けられた第１部分２７と、第１部分２７よりも側方に突出するとともに中間絶縁膜３９およびバリア層４０の双方と重なっている突出部２８ａを有する第２部分２８と、を含むフィールドプレート２５ｅ～２５ｈを形成する工程と、バリア層４０およびフィールドプレート２５ｅ～２５ｈの双方を覆うパッシベーション膜１３を形成する工程と、を備えている。この構成によれば、（１－１）と同様の効果が得られる。
　［第２実施形態］
　図２１～図２５を参照して、第２実施形態の半導体装置１０について説明する。本実施形態では、バリア層４０の配置位置が異なる。以降の説明では、第１実施形態の半導体装置１０と異なる点について詳細に説明し、第１実施形態の半導体装置１０と共通の構成要素については同一符号を付し、その説明を省略する。
　（半導体装置の構成）
　図２１および図２２を参照して、本実施形態の半導体装置１０の構成について説明する。図２１では、外周領域１２のうちＦＬＲ部２５の一部の断面構造を示している。図示していないが、ゲートフィンガー２３Ａ，２３Ｂおよび等電位リング２６におけるバリア層４０の配置位置は、ＦＬＲ部２５におけるバリア層４０の配置位置と同じである。なお、図２１および図２２では、便宜上、半導体装置１０の構成要素の一部または全てのハッチングを省略して示している。
　図２１に示すように、外周領域１２では、バリア層４０は、絶縁膜３８Ａの表面としての絶縁膜３８の表面３８ｓに形成されるとともに中間絶縁膜３９によって覆われている。つまり、バリア層４０は、絶縁膜３８Ａと中間絶縁膜３９とによって挟み込まれているともいえる。また、中間絶縁膜３９は、絶縁膜３８Ａの上に形成されているともいえる。中間絶縁膜３９は、パッシベーション膜１３によって覆われている。このため、本実施形態では、バリア層４０は、パッシベーション膜１３と接していない。
　本実施形態では、バリア層４０の開口端部は、絶縁膜３８Ａの開口部３８ｃの開口端部の形状に沿って形成されている。より詳細には、絶縁膜３８Ａの開口端部は、第１実施形態と同様に、湾曲部３８ｊを有している。バリア層４０は、湾曲部３８ｊを覆う湾曲部４２を有している。湾曲部４２は、絶縁膜３８Ａの湾曲部３８ｊと同様に、バリア層側開口部４０ｃの開口中心に向かうにつれて半導体基板３０の基板表面３０ｓに向かい湾曲している。バリア層４０の湾曲部４２は、中間絶縁膜３９によって覆われている。このため、中間絶縁膜３９は、絶縁膜３８Ａの湾曲部３８ｊを覆っているともいえる。
　バリア層４０は、フィールドプレート２５ｅの突出部２８ａとガードリング２５ａとの間に入り込んだ部分である中間部４１を有している。本実施形態では、中間部４１は、ｚ方向から視て、バリア層４０のうちフィールドプレート２５ｅの突出部２８ａとガードリング２５ａとの双方に重なる部分である。本実施形態の中間部４１は、ｚ方向において突出部２８ａとガードリング２５ａとの双方から離れた位置に設けられている。中間部４１は、バリア層側開口部４０ｃを有している。このため、ｚ方向から視て、中間部４１は、絶縁膜３８Ａのうちフィールドプレート２５ｅの第１部分２７を挿通する開口部３８ｃの開口縁まで延びている。つまり、中間部４１は、第１部分２７と接している。バリア層４０は、他のフィールドプレート２５ｆ～２５ｈおよびガードリング２５ｂ～２５ｄに対しても、第１実施形態と同様に、中間部４１を有している。
　バリア層４０は、ｚ方向から視て、ガードリング２５ａ～２５ｄからはみ出すように形成されている。つまり、バリア層４０は、ｚ方向から視て、フィールドプレート２５ｅ～２５ｈの第１部分２７と重なる位置以外のガードリング２５ａ～２５ｄの全体を覆っている。
　図２２に示すように、セル領域１１では、バリア層４０は、ゲート酸化膜となる絶縁膜３８の表面３８ｓに形成されるとともに中間絶縁膜３９によって覆われている。つまり、バリア層４０は、セル領域１１において、絶縁膜３８と中間絶縁膜３９との間に形成されている。バリア層４０は、セル領域１１において、絶縁膜３８と中間絶縁膜３９との双方に接した状態で挟み込まれているともいえる。バリア層４０は、絶縁膜３８の表面３８ｓの形状に沿って形成されている。中間絶縁膜３９は、絶縁膜３８の上に形成されているともいえる。
　（半導体装置の製造方法）
　図２３～図２５を参照して、本実施形態の半導体装置１０の製造方法について説明する。本実施形態の半導体装置１０の製造方法においては、第１実施形態の半導体装置１０の製造方法と比較して、バリア層８４０を形成する工程の順番が異なる。このため、以下の説明では、第１実施形態と異なる点について説明し、第１実施形態と共通する製造工程の説明を省略する。
　図２３に示すように、本実施形態の半導体装置１０の製造方法では、ベース領域３４およびエミッタ領域３６を形成する工程の後、かつ、中間絶縁膜８３９を形成する工程の前に、バリア層８４０を形成する工程が実施される。つまり、バリア層８４０を形成する工程は、絶縁膜８３８，８３８Ｂを形成する工程の後に実施される。これにより、バリア層８４０は、たとえばＣＶＤによって絶縁膜８３８の表面の全体にわたり形成される。バリア層８４０は、第１実施形態のバリア層８４０と同じ材料によって形成される。また、本実施形態では、ベース領域３４およびエミッタ領域３６を形成する工程以前の工程は、第１実施形態と同様である。
　図２４に示すように、中間絶縁膜８３９を形成する工程においては、たとえばＣＶＤによって、中間絶縁膜８３９がバリア層８４０の表面８４０ｓの全体にわたり形成される。本実施形態では、中間絶縁膜８３９を形成する工程は、「バリア層の表面を覆う第２絶縁膜を形成する工程」に対応している。
　図２５に示すように、開口部８６１～８６３が形成される。以上の工程を経て、絶縁膜３８，３８Ａ、中間絶縁膜３９、およびバリア層４０が形成される。そして以降の製造工程は、第１実施形態の半導体装置１０の製造方法と同様である。
　（第２実施形態の効果）
　本実施形態の半導体装置によれば、以下の効果が得られる。
　（２－１）半導体装置１０は、絶縁膜３８，３８Ａと、絶縁膜３８，３８Ａの上に形成された中間絶縁膜３９と、絶縁膜３８，３８Ａの表面３８ｓに形成されるとともに中間絶縁膜３９によって覆われたバリア層４０と、中間絶縁膜３９を覆うパッシベーション膜１３と、を備えている。
　この構成によれば、バリア層４０がフィールドプレート２５ｅ～２５ｈの突出部２８ａとガードリング２５ａ～２５ｄの間に入り込んでいるため、バリア層４０がフィールドプレート２５ｅ～２５ｈの表面側に形成されていない。このため、バリア層４０に段差形状が形成されることを抑制できる。したがって、バリア層４０にクラックが発生することが抑制できるため、ＦＬＲ部２５に対応する絶縁膜３８が外部イオンによって帯電することを抑制でき、ＦＬＲ部２５の耐圧の低下を抑制できる。
　なお、エミッタ引き回し部２４およびゲートフィンガー２３Ａ，２３Ｂに対するバリア層４０の構成もＦＬＲ部２５に対するバリア層４０の構成と同様であるため、エミッタ引き回し部２４およびゲートフィンガー２３Ａ，２３Ｂに対するバリア層４０もクラックが発生することを抑制できる。
　（２－２）半導体装置の製造方法は、ドリフト層３３の表面と、ガードリング２５ａ～２５ｄの表面とを覆う絶縁膜３８Ａを形成する工程と、絶縁膜３８Ａのうちの絶縁膜３８の表面３８ｓに、絶縁膜３８よりも拡散係数が小さいバリア層４０を形成する工程と、バリア層４０の表面４０ｓを覆う中間絶縁膜３９を形成する工程と、バリア層側開口部４０ｃおよび開口部３９ｃ，３８ｃ内に設けられた第１部分２７と、第１部分２７よりも側方に突出するとともに中間絶縁膜３９およびバリア層４０の双方と重なっている突出部２８ａを有する第２部分２８と、を含むフィールドプレート２５ｅ～２５ｈを形成する工程と、中間絶縁膜３９およびフィールドプレート２５ｅ～２５ｈの双方を覆うパッシベーション膜１３を形成する工程と、を備える。この構成によれば、（２－１）と同様の効果が得られる。
　［第３実施形態］
　図２６～図３３を参照して、第３実施形態の半導体装置１０について説明する。本実施形態では、半導体基板３０の基板表面３０ｓに形成された絶縁膜の形状が異なる。以降の説明では、第１実施形態の半導体装置１０と異なる点について詳細に説明し、第１実施形態の半導体装置１０と共通の構成要素については同一符号を付し、その説明を省略する。
　（半導体装置の構成）
　図２６を参照して、本実施形態の半導体装置１０の構成について説明する。なお、図２６では、便宜上、半導体装置１０の構成要素のハッチングを省略して示している。
　図２６に示すように、半導体基板３０の基板表面３０ｓには、基板側絶縁膜３８Ｂに代えてＬＯＣＯＳ酸化膜５０が形成されている。つまり、本実施形態では、絶縁膜３８Ａは、ＬＯＣＯＳ酸化膜５０と絶縁膜３８との積層構造からなる。ＬＯＣＯＳ酸化膜５０は、ｚ方向において互いに反対側を向く表面５０ｓおよび裏面５０ｒを有している。ＬＯＣＯＳ酸化膜５０の裏面５０ｒは、半導体基板３０の基板表面３０ｓに接している。
　ＬＯＣＯＳ酸化膜５０は、厚膜部５１、薄膜部５２、および傾斜部５３を有している。
　厚膜部５１は、ＬＯＣＯＳ酸化膜５０の厚さが比較的厚い部分であり、たとえばガードリング２５ａ～２５ｄのうち隣り合うガードリングの間に設けられている。薄膜部５２は、ＬＯＣＯＳ酸化膜５０の厚さが比較的薄い部分であり、たとえばｚ方向から視て、ガードリング２５ａ～２５ｄと重なる位置に設けられている。傾斜部５３は、厚膜部５１と薄膜部５２との間に設けられており、厚膜部５１と薄膜部５２とを接続する部分である。傾斜部５３は、表面５０ｓおよび裏面５０ｒの両側において、薄膜部５２から厚膜部５１に向かうにつれてＬＯＣＯＳ酸化膜５０の厚さが厚くなるように傾斜している。
　厚膜部５１は、半導体基板３０の基板表面３０ｓに食い込むように形成されている。このため、半導体基板３０は、基板表面３０ｓが窪む窪み部３０ａが形成されている。
　薄膜部５２には、薄膜部５２をｚ方向に貫通する開口部５４が形成されている。これにより、ガードリング２５ａ～２５ｄの一部がＬＯＣＯＳ酸化膜５０から露出している。つまり、ｚ方向から視たガードリング２５ａ～２５ｄの面積は、開口部５４の面積よりも大きい。なおＬＯＣＯＳ酸化膜５０の構成は任意に変更可能である。一例では、ＬＯＣＯＳ酸化膜５０から薄膜部５２を省略してもよい。この場合、ＬＯＣＯＳ酸化膜５０は、厚膜部５１および傾斜部５３からなる酸化膜が互いに離間して複数設けられた構成となる。
　本実施形態では、ＬＯＣＯＳ酸化膜５０の表面５０ｓには、絶縁膜３８が形成されている。絶縁膜３８は、ＬＯＣＯＳ酸化膜５０の形状に応じてＬＯＣＯＳ酸化膜５０に積層されている。つまり、絶縁膜３８は、ＬＯＣＯＳ酸化膜５０の傾斜部５３において、傾斜部５３の形状に沿って傾斜している。本実施形態では、絶縁膜３８は、ＬＯＣＯＳ酸化膜５０の表面５０ｓの全体にわたり形成されている。絶縁膜３８の表面３８ｓには中間絶縁膜３９が形成されている。このため、中間絶縁膜３９は、ＬＯＣＯＳ酸化膜５０の厚膜部５１、薄膜部５２、および傾斜部５３の全てを覆うように形成されている。なお、本実施形態では、中間絶縁膜３９は、２層積層された構成である。
　中間絶縁膜３９の表面３９ｓには、バリア層４０が形成されている。本実施形態では、バリア層４０は、中間絶縁膜３９の表面３９ｓの形状に沿って形成されている。バリア層４０の厚さは、ＬＯＣＯＳ酸化膜５０の薄膜部５２の厚さ以上である。また、バリア層４０の厚さは、ＬＯＣＯＳ酸化膜５０の厚膜部５１の厚さよりも薄い。なお、バリア層４０の厚さは任意であり、たとえばＬＯＣＯＳ酸化膜５０の薄膜部５２の厚さよりも薄くてもよい。
　フィールドプレート２５ｅは、開口部５４，３９ｃおよびバリア層側開口部４０ｃ内に設けられた第１部分２７と、第１部分２７よりも外方に突出するとともに中間絶縁膜３９と重なっている突出部２８ａを有する第２部分２８と、を含む。第１部分２７および第２部分２８の構成は、第１実施形態と同様である。
　バリア層４０は、フィールドプレート２５ｅの突出部２８ａとガードリング２５ａとの間に入り込んだ部分である中間部４１を有している。本実施形態では、第１実施形態と同様に、中間部４１は、フィールドプレート２５ｅの突出部２８ａと中間絶縁膜３９とに挟み込まれている。このため、バリア層４０は、中間絶縁膜３９とフィールドプレート２５ｅの突出部２８ａとに挟み込まれた部分（中間部４１）を有しているともいえる。中間部４１は、フィールドプレート２５ｅの第１部分２７を挿通するバリア層側開口部４０ｃを有している。このため、ｚ方向から視て、中間部４１は、中間絶縁膜３９のうちフィールドプレート２５ｅの第１部分２７を挿通する開口部３９ｃの開口縁まで延びている。なお、バリア層４０は、他のフィールドプレート２５ｆ～２５ｈおよびガードリング２５ｂ～２５ｄに対しても、第１実施形態と同様に、中間部４１を有している。
　（半導体装置の製造方法）
　図２７～図３３を参照して、本実施形態の半導体装置１０の製造方法について説明する。本実施形態の半導体装置１０の製造方法においては、第１実施形態の半導体装置１０の製造方法と比較して、半導体基板８３０の基板表面８３０ｓに形成される絶縁膜の形成方法が異なる。このため、以下の説明では、第１実施形態と異なる点について説明し、第１実施形態と共通する製造工程の説明を省略する。また、便宜上、本実施形態の半導体装置１０の製造方法は、ＦＬＲ部２５の製造過程について主に説明する。
　図２７～図２９に示すように、本実施形態の半導体装置１０の製造方法は、ＬＯＣＯＳ酸化膜８５０を形成する工程を備えている。
　図２７に示すように、まず、Ｓｉを含む材料から形成された半導体基板８３０を用意する。半導体基板８３０には、ドリフト層３３が形成されている。続いて、たとえばＣＶＤによって半導体基板８３０の基板表面８３０ｓの全体にわたり酸化膜８５１を形成する。酸化膜８５１は、たとえばシリコン酸化膜（ＳｉＯ２膜）を有している。続いて、たとえばＣＶＤによって酸化膜８５１の表面８５１ｓの全体にわたりマスク８５２を形成する。マスク８５２は、たとえばシリコン窒化膜（Ｓｉ３Ｎ４膜）を有している。
　次に、図２８に示すように、マスク８５２を選択的にエッチングする。これにより、酸化膜８５１がマスク８５２から部分的に露出する。このため、マスク８５２は、ドリフト層３３の表面上の一部に形成されているともいえる。続いて、図２９に示すように、酸化膜８５１を熱成長させる。これにより、酸化膜８５１のうちマスク８５２によって覆われていない部分の厚さが厚くなる。一方、酸化膜８５１のうちマスク８５２によって覆われた部分は、酸化膜８５１の熱成長が抑えられる。これにより、酸化膜８５１は、部分的に厚くなる。以上の工程を経て、ＬＯＣＯＳ酸化膜８５０が形成される。続いて、マスク８５２を除去する。
　図３０に示すように、本実施形態の半導体装置１０の製造方法は、第２導電型の半導体領域であるｐ型のウェル領域８３４を形成する工程を備えている。具体的には、半導体基板８３０の基板表面８３０ｓには、ｐ型不純物が選択的に注入される。続いて、半導体基板８３０を熱処理することによってｐ型不純物が拡散される。これにより、ウェル領域８３４が形成される。ここで、図３０では、ウェル領域８３４は、ガードリング２５ａ～２５ｃを含む。
　図３１に示すように、本実施形態の半導体装置１０の製造方法は、絶縁膜８３８および中間絶縁膜８３９を形成する工程を備えている。絶縁膜８３８および中間絶縁膜８３９の形成方法は、第１実施形態と同様である。絶縁膜８３８は、酸化膜８５１の表面８５１ｓに形成される。中間絶縁膜８３９は、絶縁膜８３８の表面８３８ｓに形成される。
　図３２に示すように、本実施形態の半導体装置１０の製造方法は、バリア層８４０を形成する工程を備えている。バリア層８４０の形成工程は、第１実施形態と同様である。
　図３３に示すように、本実施形態の半導体装置１０の製造方法は、開口部８６３を形成する工程を備えている。開口部８６３の形成方法は、第１実施形態と同様である。これにより、ＬＯＣＯＳ酸化膜５０、絶縁膜３８、中間絶縁膜３９、およびバリア層４０が形成される。また以降の工程も第１実施形態と同様である。なお、本実施形態の半導体装置１０によれば、第１実施形態と同様の効果が得られる。
　［変更例］
　上記各実施形態は本開示に関する半導体装置および半導体装置の製造方法が取り得る形態の例示であり、その形態を制限することを意図していない。本開示に関する半導体装置および半導体装置の製造方法は、上記各実施形態に例示された形態とは異なる形態を取り得る。その一例は、上記各実施形態の構成の一部を置換、変更、もしくは省略した形態、または上記各実施形態に新たな構成を付加した形態である。また、以下の各変更例は、技術的に矛盾しない限り、互いに組み合わせることができる。以下の各変更例において、上記各実施形態に共通する部分については、上記各実施形態と同一符号を付してその説明を省略する。
　・第３実施形態において、図３４に示すように、バリア層４０は、第２実施形態と同様に、絶縁膜３８の表面３８ｓに形成されていてもよい。この場合、バリア層４０は、絶縁膜３８と中間絶縁膜３９とに挟み込まれている。バリア層４０は、絶縁膜３８の表面３８ｓの形状に沿って形成されている。なお、図３４では、便宜上、半導体装置１０の構成要素のハッチングを省略して示している。
　・各実施形態において、外周領域１２の表面電界を緩和する終端構造は、ＦＬＲ部２５に限られない。たとえば、図３５に示すように、半導体装置１０は、ＦＬＲ部２５に代えて、外周領域１２のうちゲート電極２２およびゲートフィンガー２３Ａ，２３Ｂ（ともに図２参照）と等電位リング２６との間の領域において、ｚ方向と直交する方向に延びる環状の第２導電型の半導体領域６０を備えていてもよい。半導体領域６０は、各ガードリング２５ａ～２５ｄの幅（各ガードリング２５ａ～２５ｄのｚ方向と直交する方向の寸法）よりも大きい。半導体領域６０のドーパント濃度は、たとえばｐ＋型となるコンタクト領域３４Ｂまたはベースコンタクト領域３７のドーパント濃度よりも低い。半導体領域６０のドーパント濃度は、たとえばガードリング２５ａ～２５ｄのドーパント濃度と等しい。なお、図３５では、便宜上、半導体装置１０の構成要素のハッチングを省略して示している。
　図示された例においては、エミッタ引き回し部２４の幅（エミッタ引き回し部２４のｚ方向と直交する方向の寸法）が各実施形態のエミッタ引き回し部２４の幅よりも大きく形成されている。ｚ方向から視て、エミッタ引き回し部２４部は、その一部が半導体領域６０と重なるように形成されている。
　また、図示された例においては、半導体領域６０は、等電位リング２６が形成される領域まで延びている。ｚ方向から視て、半導体領域６０は、等電位リング２６と重なる位置まで延びている。このように、半導体領域６０は、ｚ方向から視てエミッタ引き回し部２４と重なる領域と、ｚ方向から視て等電位リング２６と重なる領域と、エミッタ引き回し部２４と等電位リング２６との間の領域と、を含む。この構成によれば、半導体領域６０によって外周領域１２における表面電界が緩和されるため、半導体装置１０の耐圧の向上を図ることができる。
　・各実施形態において、バリア層４０の形成範囲は任意に変更可能である。一例では、バリア層４０は、セル領域１１から省略されていてもよい。つまり、バリア層４０は、外周領域１２のみに形成されていてもよい。また、バリア層４０は、外周領域１２のうちゲートフィンガー２３Ａ，２３Ｂと、エミッタ引き回し部２４と、等電位リング２６との少なくとも１つから省略されていてもよい。
　・各実施形態では、中間絶縁膜３９が１層から構成されていたが、これに限られない。中間絶縁膜３９は、異なる種類の絶縁膜が複数積層された構成であってもよい。
　・各実施形態では、ゲートトレンチ２２Ａおよびエミッタトレンチ２１Ａが交互に配列されていたが、これに限られない。ゲートトレンチ２２Ａおよびエミッタトレンチ２１Ａの配列態様は任意に変更可能である。
　・各実施形態では、半導体装置１０は、ゲートトレンチ２２Ａおよびエミッタトレンチ２１Ａを備えていたが、これに限られない。たとえば、半導体装置１０は、エミッタトレンチ２１Ａを備えていなくてもよい。
　・各実施形態において、ＦＬＲ部２５のフィールドプレート２５ｅ～２５ｈの第１部分２７および第２部分２８は一体的に形成されていてもよい。この場合、第１部分２７はタングステン（Ｗ）に代えて、ＡｌＣｕから形成される。なお、エミッタ電極２１、ゲートフィンガー２３Ａ，２３Ｂ、およびエミッタ引き回し部２４についても、フィールドプレート２５ｅ～２５ｈと同様に変更できる。
　・各実施形態において、半導体装置１０は、トレンチゲート型ＩＧＢＴに代えて、プレーナゲート型ＩＧＢＴであってもよい。
　・各実施形態では、半導体装置１０をＩＧＢＴとして具体化したが、これに限られず、半導体装置１０は、たとえばＳｉＣＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）またはＳｉＭＯＳＦＥＴであってもよい。
　本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「ＡがＢ上に形成される」という表現は、本実施形態ではＡがＢに接触してＢ上に直接配置され得るが、変更例として、ＡがＢに接触することなくＢの上方に配置され得ることが意図される。すなわち、「～上に」という用語は、ＡとＢとの間に他の部材が形成される構造を排除しない。
　本開示で使用されるｚ方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造は、本明細書で説明されるｚ方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、ｘ方向が鉛直方向であってもよく、またはｙ方向が鉛直方向であってもよい。
　［付記］
　上記各実施形態および上記各変更例から把握できる技術的思想を以下に記載する。なお、各付記に記載された構成要素に対応する実施形態の構成要素の符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
　（付記１）
　複数のセル（１１Ａ）が形成されたセル領域（１１）と、
　前記セル領域（１１）を囲むように前記セル領域（１１）の外側に設けられた外周領域（１２）と、を備える半導体装置（１０）であって、
　前記外周領域（１２）は、
　第１導電型の第１半導体層（３３）と、
　前記第１半導体層（３３）において部分的に形成された第２導電型の第２半導体領域（２５ａ～２５ｄ）と、
　前記第１半導体層（３３）の表面（３０ｓ）と、前記第２半導体領域（２５ａ～２５ｄ）の表面（３０ｓ）とを覆う絶縁膜（３８Ａ，３９）と、
　前記絶縁膜（３８Ａ，３９）に形成され、前記第２半導体領域（２５ａ～２５ｄ）の表面（３０ｓ）の一部を露出させる開口部（３８ｃ，３９ｃ）と、
　前記開口部（３８ｃ，３９ｃ）によって露出された部分と接するように設けられた電極部（２５ｅ～２５ｈ）と、
　前記絶縁膜（３８Ａ，３９）および前記電極部（２５ｅ～２５ｈ）の双方を覆うように設けられたパッシベーション膜（１３）と、を備え、
　前記電極部（２５ｅ～２５ｈ）は、
　前記開口部（３８ｃ，３９ｃ）内に設けられた第１部分（２７）と、
　前記第１部分（２７）よりも側方に突出するとともに前記絶縁膜（３８Ａ，３９）と重なっている突出部（２８ａ）を有する第２部分（２８）と、を含み、
　前記半導体装置（１０）は、前記パッシベーション膜（１３）と前記第１半導体層（３３）との間に設けられ、前記絶縁膜（３８Ａ，３９）および前記パッシベーション膜（１３）の双方よりも拡散係数が小さいバリア層（４０）を備え、
　前記バリア層（４０）は、前記突出部（２８ａ）と前記第２半導体領域（２５ａ～２５ｄ）との間に入り込んだ部分を有する
　半導体装置。
　（付記２）
　前記バリア層（４０）は、前記絶縁膜（３８Ａ，３９）の表面（３８ｓ）に形成されており、
　前記バリア層（４０）は、前記絶縁膜（３８Ａ，３９）と前記突出部（２８ａ）とに挟み込まれた部分を有している
　付記１に記載の半導体装置。
　（付記３）
　前記絶縁膜（３８Ａ，３９）は、
　前記第１半導体層（３３）の表面（３０ｓ）と、前記第２半導体領域（２５ａ～２５ｄ）の表面（３０ｓ）との双方に形成された第１絶縁膜（３８Ａ）と、
　前記第１絶縁膜（３８Ａ）上に積層された第２絶縁膜（３９）と、
　を有し、
　前記バリア層（４０）は、前記第２絶縁膜（３９）の表面（３９ｓ）に形成されており、前記パッシベーション膜（１３）によって覆われている
　付記２に記載の半導体装置。
　（付記４）
　前記絶縁膜（３８Ａ，３９）は、
　前記第１半導体層（３３）の表面（３０ｓ）と、前記第２半導体領域（２５ａ～２５ｄ）の表面（３０ｓ）との双方に形成された第１絶縁膜（３８Ａ）と、
　前記第１絶縁膜（３８Ａ）の上に形成された第２絶縁膜（３９）と、
　を有し、
　前記バリア層（４０）は、前記第１絶縁膜（３８Ａ）の表面（３８ｓ）に形成されるとともに前記第２絶縁膜（３９）によって覆われており、
　前記第２絶縁膜（３９）は、前記パッシベーション膜（１３）によって覆われている
　付記１に記載の半導体装置。
　（付記５）
　前記第１絶縁膜（３８Ａ）のうち前記開口部（３８ｃ）を構成する部分は、前記開口部（３８ｃ）に向かうにつれて前記第１半導体層（３３）に向けて傾斜しており、
　前記第２絶縁膜（３９）は、前記第１絶縁膜（３８Ａ）のうち前記開口部（３８ｃ）を構成する部分を覆っている
　付記３または４に記載の半導体装置。
　（付記６）
　前記バリア層（４０）は、前記第１部分（２７）が挿入されるバリア層側開口部（４０ｃ）を有し、
　前記バリア層側開口部（４０ｃ）を構成する内側面（４０ｄ）と、前記開口部（３８ｃ，３９ｃ）を構成する前記絶縁膜（３８Ａ，３９）の内側面（３８ｄ，３９ｄ）とは面一となっている
　付記１～５のいずれか１つに記載の半導体装置。
　（付記８）
　前記第１半導体層（３３）の厚さ方向（ｚ方向）から視て、前記バリア層（４０）は、前記第２半導体領域（２５ａ～２５ｄ）の外縁よりもはみ出すように形成されている
　付記１～６のいずれか１つに記載の半導体装置。
　（付記８）
　前記バリア層（４０）の厚さは、前記絶縁膜（３８Ａ，３９）の厚さよりも薄い
　付記１～７のいずれか１つに記載の半導体装置。
　（付記９）
　前記セル領域（１１）は、トランジスタが形成される領域であり、
　前記第１半導体層（３３）と、
　前記第１半導体層（３３）の表面（３０ｓ）に形成されたゲート酸化膜（３８）と、
　前記ゲート酸化膜（３８）の表面（３８ｓ）に形成された中間絶縁膜（３９）と、を備え、
　前記バリア層（４０）は、前記中間絶縁膜（３９）の表面（３９ｓ）に形成されている
　付記２または３に記載の半導体装置。
　（付記１０）
　前記セル領域（１１）は、トランジスタが形成される領域であり、
　前記第１半導体層（３３）と、
　前記第１半導体層（３３）の表面（３０ｓ）に形成されたゲート酸化膜（３８）と、
　前記ゲート酸化膜（３８）の上に形成された中間絶縁膜（３９）と、を備え、
　前記バリア層（４０）は、前記セル領域（１１）において、前記ゲート酸化膜（３８）と前記中間絶縁膜（３９）との間に形成されている
　付記４に記載の半導体装置。
　（付記１１）
　前記外周領域（１２）は、表面電界を緩和するための第２導電型の半導体領域（２５ａ～２５ｄ，６０）を有している
　付記１～１０のいずれか１つに記載の半導体装置。
　（付記１２）
　前記絶縁膜（３８Ａ，３９）は、シリコン酸化膜であり、
　前記パッシベーション膜（１３）は、有機絶縁膜であり、
　前記バリア層（４０）は、シリコン窒化膜である
　付記１～１１のいずれか１つに記載の半導体装置。
　（付記１３）
　複数のセル（１１Ａ）が形成されたセル領域（１１）と、
　前記セル領域（１１）を囲むように前記セル領域（１１）の外側に設けられた外周領域（１２）と、を備える半導体装置の製造方法であって、
　前記外周領域（１２）に第１導電型の第１半導体層（３３）を形成する工程と、
　第２導電型の第２半導体領域（８３４）を、前記第１半導体層（３３）において部分的に形成する工程と、
　前記第１半導体層（３３）の表面（８３０ｓ）と、前記第２半導体領域（８３４）の表面（８３０ｓ）とを覆う絶縁膜（８３８Ｂ，８３８，８３９）を形成する工程と、
　前記絶縁膜（８３９）の表面（８３９ｓ）に、前記絶縁膜（８３８Ｂ，８３８，８３９）よりも拡散係数が小さいバリア層（８４０）を形成する工程と、
　前記絶縁膜（８３８Ｂ，８３８，８３９）および前記バリア層（８４０）の双方を貫通して前記第２半導体領域（８３４）の一部を露出させた開口部（８６１～８６３）を形成する工程と、
　前記開口部（８６１～８６３）内に設けられた第１部分（８２１）と、前記第１部分（８２１）よりも側方に突出するとともに前記絶縁膜（８３８Ｂ，８３８，８３９）および前記バリア層（８４０）の双方と重なっている突出部を有する第２部分（８２２）と、を含む電極部（２５ｅ～２５ｈ）を形成する工程と、
　前記バリア層（８４０）および前記電極部の双方を覆うパッシベーション膜を形成する工程と、を備える、半導体装置の製造方法。
　（付記１４）
　前記絶縁膜（８３８Ｂ，８３８，８３９）を形成する工程は、
　前記第１半導体層（３３）の表面（８３０ｓ）を熱酸化することによって第１絶縁膜（８３８Ｂ，８３８）を形成する工程と、
　前記第１絶縁膜（８３８）の表面にＣＶＤによって第２絶縁膜（８３９）を形成する工程と、を含む
　付記１３に記載の半導体装置の製造方法。
　（付記１５）
　前記第１絶縁膜（８３８Ｂ，８３８）を形成する工程は、
　前記第１半導体領域（３３）の表面（８３０ｓ）上の一部にマスク（８５２）を形成する工程と、
　前記第１半導体領域（３３）の表面（８３０ｓ）のうち前記マスク（８５２）から露出する部分を酸化させて酸化膜（８５１）を形成する工程と、を含む
　付記１４に記載の半導体装置の製造方法。
　（付記１６）
　前記第１絶縁膜（８３８Ｂ）を形成する工程は、
　前記第１半導体層（３３）の表面（８３０ｓ）を熱酸化することによって第１絶縁層を形成する工程と、
　前記第１絶縁層をウェットエッチングした後、ドライエッチングする工程と、を含む
　付記１４に記載の半導体装置の製造方法。
　（付記１７）
　複数のセル（１１Ａ）が形成されたセル領域（１１）と、
　前記セル領域（１１）を囲むように前記セル領域（１１）の外側に設けられた外周領域（１２）と、を備える半導体装置（１０）の製造方法であって、
　前記外周領域（１２）に第１導電型の第１半導体層（３３）を形成する工程と、
　第２導電型の第２半導体領域（８３４）を、前記第１半導体層（３３）において部分的に形成する工程と、
　前記第１半導体層（３３）の表面（８３０ｓ）と、前記第２半導体領域（８３４）の表面（８３０ｓ）とを覆う第１絶縁膜（８３８Ｂ，８３８）を形成する工程と、
　前記第１絶縁膜（８３８）の表面（８３８ｓ）に、前記第１絶縁膜（８３８Ｂ，８３８）よりも拡散係数が小さいバリア層（８４０）を形成する工程と、
　前記バリア層（８４０）の表面（８４０ｓ）を覆う第２絶縁膜（８３９）を形成する工程と、
　前記第１絶縁膜（８３８Ｂ，８３８）、前記第２絶縁膜（８３９）、および前記バリア層（８４０）を貫通して前記第２半導体領域（８３４）の一部を露出させた開口部（８６１）を形成する工程と、
　前記開口部（８６１）内に設けられた第１部分（８２１）と、前記第１部分（８２１）よりも側方に突出するとともに前記第２絶縁膜（８３９）および前記バリア層（８４０）の双方と重なっている突出部を有する第２部分（８２２）と、を含む電極部（２５ｅ～２５ｈ）を形成する工程と、
　前記第２絶縁膜（８３９）および前記電極部の双方を覆うパッシベーション膜（１３）を形成する工程と、を備える、半導体装置の製造方法。
　（付記１８）
　前記第１絶縁膜（８３８Ｂ，８３８）を形成する工程は、前記第１半導体層（３３）の表面（８３０ｓ）を熱酸化する工程を含み、
　前記第２絶縁膜（８３９）を形成する工程は、前記バリア層（８４０）の表面（８４０ｓ）にＣＶＤによって前記第２絶縁膜（８３９）を形成する工程を含む
　付記１７に記載の半導体装置の製造方法。
　（付記１９）
　前記第１絶縁膜（８３８Ｂ）を形成する工程は、
　前記第１半導体層（３３）の表面（８３０ｓ）上の一部にマスク（８５２）を形成する工程と、
　前記第１半導体層（３３）の表面（８３０ｓ）のうち前記マスク（８５２）から露出する部分を酸化させて酸化膜（８５１）を形成する工程と、を含む
　付記１８に記載の半導体装置の製造方法。
　（付記２０）
　前記第１絶縁膜（８３８Ｂ）を形成する工程は、
　前記第１半導体層（３３）の表面（８３０ｓ）と前記第２半導体領域（８３４）の表面（８３０ｓ）との双方を熱酸化することによって第１絶縁層を形成する工程と、
　前記第１絶縁層をウェットエッチングした後、ドライエッチングする工程と、を含む
　付記１８に記載の半導体装置の製造方法。
　１０…半導体装置
　１１…セル領域
　１２…外周領域
　１３…パッシベーション膜
　２３Ａ，２３Ｂ…ゲートフィンガー
　２３ｂａ…第１部分
　２３ｂｂ…第２部分
　２３ｂｃ…突出部
　２４…エミッタ引き回し部
　２４ａ…第１部分
　２４ｂ…第２部分
　２４ｃ…突出部
　２５ａ～２５ｄ…ガードリング（第２導電型の第２半導体領域）
　２５ｅ～２５ｈ…フィールドプレート（電極部）
　２７…第１部分
　２８…第２部分
　２８ａ…突出部
　３３…ドリフト層（第１導電型の第１半導体領域）
　３８…絶縁膜（ゲート酸化膜）
　３８Ａ…絶縁膜（第１絶縁膜）
　３８ｓ…表面
　３８ａ，３８ｃ，３８ｇ，３８ｐ…開口部
　３８ｄ，３８ｈ…内側面
　３９…中間絶縁膜（第２絶縁膜）
　３９ｓ…表面
　３９ａ，３９ｃ，３９ｅ，３９ｇ，３９ｐ，３９ｕ…開口部
　３９ｂ，３９ｄ，３９ｆ，３９ｈ，３９ｑ，３９ｔ…内側面
　４０…バリア層
　４０ｓ…表面
　４０ａ，４０ｃ，４０ｅ，４０ｇ，４０ｐ，４０ｕ…バリア層側開口部
　４０ｂ，４０ｄ，４０ｆ，４０ｈ，４０ｑ，４０ｔ…内側面
　４１…中間部
　５０…ＬＯＣＯＳ酸化膜
　５４…開口部
　８２１…第１部分
　８２２…第２部分
　８３０…半導体基板
　８３８…絶縁膜
　８３８ｓ…表面
　８３９…中間絶縁膜
　８３９ｓ…表面
　８４０…バリア層
　８４０ｓ…表面
　８５１…酸化膜
　８５１ｓ…表面
　８５２…マスク
　８６１～８６３…開口部

Claims (20)

  1. 　複数のセルが形成されたセル領域と、
    　前記セル領域を囲むように前記セル領域の外側に設けられた外周領域と、
    を備える半導体装置であって、
    　前記外周領域は、
    　第１導電型の第１半導体層と、
    　前記第１半導体層において部分的に形成された第２導電型の第２半導体領域と、
    　前記第１半導体層の表面と、前記第２半導体領域の表面とを覆う絶縁膜と、
    　前記絶縁膜に形成され、前記第２半導体領域の表面の一部を露出させる開口部と、
    　前記開口部によって露出された部分と接するように設けられた電極部と、
    　前記絶縁膜および前記電極部の双方を覆うように設けられたパッシベーション膜と、
    を備え、
    　前記電極部は、
    　前記開口部内に設けられた第１部分と、
    　前記第１部分よりも側方に突出するとともに前記絶縁膜と重なっている突出部を有する第２部分と、
    を含み、
    　前記半導体装置は、前記パッシベーション膜と前記第１半導体層との間に設けられ、前記絶縁膜および前記パッシベーション膜の双方よりも拡散係数が小さいバリア層を備え、
    　前記バリア層は、前記突出部と前記第２半導体領域との間に入り込んだ部分を有する
    　半導体装置。
  2. 　前記バリア層は、前記絶縁膜の表面に形成されており、
    　前記バリア層は、前記絶縁膜と前記突出部とに挟み込まれた部分を有している
    　請求項１に記載の半導体装置。
  3. 　前記絶縁膜は、
    　前記第１半導体層の表面と、前記第２半導体領域の表面との双方に形成された第１絶縁膜と、
    　前記第１絶縁膜上に積層された第２絶縁膜と、
    　を有し、
    　前記バリア層は、前記第２絶縁膜の表面に形成されており、前記パッシベーション膜によって覆われている
    　請求項２に記載の半導体装置。
  4. 　前記絶縁膜は、
    　前記第１半導体層の表面と、前記第２半導体領域の表面との双方に形成された第１絶縁膜と、
    　前記第１絶縁膜の上に形成された第２絶縁膜と、
    　を有し、
    　前記バリア層は、前記第１絶縁膜の表面に形成されるとともに前記第２絶縁膜によって覆われており、
    　前記第２絶縁膜は、前記パッシベーション膜によって覆われている
    　請求項１に記載の半導体装置。
  5. 　前記第１絶縁膜のうち前記開口部を構成する部分は、前記開口部に向かうにつれて前記第１半導体層に向けて傾斜しており、
    　前記第２絶縁膜は、前記第１絶縁膜のうち前記開口部を構成する部分を覆っている
    　請求項３または４に記載の半導体装置。
  6. 　前記バリア層は、前記第１部分が挿入されるバリア層側開口部を有し、
    　前記バリア層側開口部を構成する内側面と、前記開口部を構成する前記絶縁膜の内側面とは面一となっている
    　請求項１～５のいずれか一項に記載の半導体装置。
  7. 　前記第１半導体層の厚さ方向から視て、前記バリア層は、前記第２半導体領域の外縁よりもはみ出すように形成されている
    　請求項１～６のいずれか一項に記載の半導体装置。
  8. 　前記バリア層の厚さは、前記絶縁膜の厚さよりも薄い
    　請求項１～７のいずれか一項に記載の半導体装置。
  9. 　前記セル領域は、トランジスタが形成される領域であり、
    　前記第１半導体層と、
    　前記第１半導体層の表面に形成されたゲート酸化膜と、
    　前記ゲート酸化膜の表面に形成された中間絶縁膜と、
    を備え、
    　前記バリア層は、前記中間絶縁膜の表面に形成されている
    　請求項２または３に記載の半導体装置。
  10. 　前記セル領域は、トランジスタが形成される領域であり、
    　前記第１半導体層と、
    　前記第１半導体層の表面に形成されたゲート酸化膜と、
    　前記ゲート酸化膜の上に形成された中間絶縁膜と、
    を備え、
    　前記バリア層は、前記セル領域において、前記ゲート酸化膜と前記中間絶縁膜との間に形成されている
    　請求項４に記載の半導体装置。
  11. 　前記外周領域は、表面電界を緩和するための第２導電型の半導体領域を有している
    　請求項１～１０のいずれか一項に記載の半導体装置。
  12. 　前記絶縁膜は、シリコン酸化膜であり、
    　前記パッシベーション膜は、有機絶縁膜であり、
    　前記バリア層は、シリコン窒化膜である
    　請求項１～１１のいずれか一項に記載の半導体装置。
  13. 　複数のセルが形成されたセル領域と、
    　前記セル領域を囲むように前記セル領域の外側に設けられた外周領域と、
    を備える半導体装置の製造方法であって、
    　前記外周領域に第１導電型の第１半導体層を形成する工程と、
    　第２導電型の第２半導体領域を、前記第１半導体層において部分的に形成する工程と、
    　前記第１半導体層の表面と、前記第２半導体領域の表面とを覆う絶縁膜を形成する工程と、
    　前記絶縁膜の表面に、前記絶縁膜よりも拡散係数が小さいバリア層を形成する工程と、
    　前記絶縁膜および前記バリア層の双方を貫通して前記第２半導体領域の一部を露出させた開口部を形成する工程と、
    　前記開口部内に設けられた第１部分と、前記第１部分よりも側方に突出するとともに前記絶縁膜および前記バリア層の双方と重なっている突出部を有する第２部分と、を含む電極部を形成する工程と、
    　前記バリア層および前記電極部の双方を覆うパッシベーション膜を形成する工程と、
    を備える、半導体装置の製造方法。
  14. 　前記絶縁膜を形成する工程は、
    　前記第１半導体層の表面を熱酸化することによって第１絶縁膜を形成する工程と、
    　前記第１絶縁膜の表面にＣＶＤによって第２絶縁膜を形成する工程と、
    を含む
    　請求項１３に記載の半導体装置の製造方法。
  15. 　前記第１絶縁膜を形成する工程は、
    　前記第１半導体層の表面上の一部にマスクを形成する工程と、
    　前記第１半導体層の表面のうち前記マスクから露出する部分を酸化させて酸化膜を形成する工程と、
    を含む
    　請求項１４に記載の半導体装置の製造方法。
  16. 　前記第１絶縁膜を形成する工程は、
    　前記第１半導体層の表面を熱酸化することによって第１絶縁層を形成する工程と、
    　前記第１絶縁層をウェットエッチングした後、ドライエッチングする工程と、
    を含む
    　請求項１４に記載の半導体装置の製造方法。
  17. 　複数のセルが形成されたセル領域と、
    　前記セル領域を囲むように前記セル領域の外側に設けられた外周領域と、
    を備える半導体装置の製造方法であって、
    　前記外周領域に第１導電型の第１半導体層を形成する工程と、
    　第２導電型の第２半導体領域を、前記第１半導体層において部分的に形成する工程と、
    　前記第１半導体層の表面と、前記第２半導体領域の表面とを覆う第１絶縁膜を形成する工程と、
    　前記第１絶縁膜の表面に、前記第１絶縁膜よりも拡散係数が小さいバリア層を形成する工程と、
    　前記バリア層の表面を覆う第２絶縁膜を形成する工程と、
    　前記第１絶縁膜、前記第２絶縁膜、および前記バリア層を貫通して前記第２半導体領域の一部を露出させた開口部を形成する工程と、
    　前記開口部内に設けられた第１部分と、前記第１部分よりも側方に突出するとともに前記第２絶縁膜および前記バリア層の双方と重なっている突出部を有する第２部分と、を含む電極部を形成する工程と、
    　前記第２絶縁膜および前記電極部の双方を覆うパッシベーション膜を形成する工程と、を備える、半導体装置の製造方法。
  18. 　前記第１絶縁膜を形成する工程は、前記第１半導体層の表面を熱酸化する工程を含み、
    　前記第２絶縁膜を形成する工程は、前記バリア層の表面にＣＶＤによって前記第２絶縁膜を形成する工程を含む
    　請求項１７に記載の半導体装置の製造方法。
  19. 　前記第１絶縁膜を形成する工程は、
    　前記第１半導体層の表面上の一部にマスクを形成する工程と、
    　前記第１半導体層の表面のうち前記マスクから露出する部分を酸化させて酸化膜を形成する工程と、
    を含む
    　請求項１８に記載の半導体装置の製造方法。
  20. 　前記第１絶縁膜を形成する工程は、
    　前記第１半導体層の表面を熱酸化することによって第１絶縁層を形成する工程と、
    　前記第１絶縁層をウェットエッチングした後、ドライエッチングする工程と、
    を含む
    　請求項１８に記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024203339A1 (ja) * 2023-03-30 2024-10-03 ローム株式会社 半導体装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN119866044B (zh) * 2025-03-19 2025-08-22 赛晶亚太半导体科技(浙江)有限公司 一种具有终接区和钝化层的半导体器件及制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004158603A (ja) * 2002-11-06 2004-06-03 Toyota Central Res & Dev Lab Inc 半導体素子とその製造方法
JP2007273931A (ja) * 2006-03-07 2007-10-18 Toshiba Corp 電力用半導体素子、その製造方法及びその駆動方法
JP2018029178A (ja) * 2016-08-15 2018-02-22 アーベーベー・シュバイツ・アーゲー パワー半導体デバイスおよびこのようなパワー半導体デバイスの製造方法
JP2018082158A (ja) * 2016-11-10 2018-05-24 ローム株式会社 半導体装置
JP2019087730A (ja) * 2017-11-08 2019-06-06 富士電機株式会社 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101295644A (zh) * 2007-04-24 2008-10-29 中芯国际集成电路制造(上海)有限公司 铜表面化学机械研磨平坦化方法
JP5515922B2 (ja) * 2010-03-24 2014-06-11 富士電機株式会社 半導体装置
JP7355503B2 (ja) 2019-02-19 2023-10-03 ローム株式会社 半導体装置
JP7486407B2 (ja) * 2020-11-27 2024-05-17 三菱電機株式会社 半導体装置および半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004158603A (ja) * 2002-11-06 2004-06-03 Toyota Central Res & Dev Lab Inc 半導体素子とその製造方法
JP2007273931A (ja) * 2006-03-07 2007-10-18 Toshiba Corp 電力用半導体素子、その製造方法及びその駆動方法
JP2018029178A (ja) * 2016-08-15 2018-02-22 アーベーベー・シュバイツ・アーゲー パワー半導体デバイスおよびこのようなパワー半導体デバイスの製造方法
JP2018082158A (ja) * 2016-11-10 2018-05-24 ローム株式会社 半導体装置
JP2019087730A (ja) * 2017-11-08 2019-06-06 富士電機株式会社 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024203339A1 (ja) * 2023-03-30 2024-10-03 ローム株式会社 半導体装置

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