WO2022195647A1 - 内視鏡システムおよびスコープ - Google Patents

内視鏡システムおよびスコープ Download PDF

Info

Publication number
WO2022195647A1
WO2022195647A1 PCT/JP2021/010283 JP2021010283W WO2022195647A1 WO 2022195647 A1 WO2022195647 A1 WO 2022195647A1 JP 2021010283 W JP2021010283 W JP 2021010283W WO 2022195647 A1 WO2022195647 A1 WO 2022195647A1
Authority
WO
WIPO (PCT)
Prior art keywords
transmission signal
circuit
signal
speed clock
generation circuit
Prior art date
Application number
PCT/JP2021/010283
Other languages
English (en)
French (fr)
Inventor
孝典 田中
Original Assignee
オリンパスメディカルシステムズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by オリンパスメディカルシステムズ株式会社 filed Critical オリンパスメディカルシステムズ株式会社
Priority to PCT/JP2021/010283 priority Critical patent/WO2022195647A1/ja
Publication of WO2022195647A1 publication Critical patent/WO2022195647A1/ja
Priority to US18/368,091 priority patent/US20240007263A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
    • H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
    • A61B1/00—Instruments for performing medical examinations of the interior of cavities or tubes of the body by visual or photographical inspection, e.g. endoscopes; Illuminating arrangements therefor
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4902—Pulse width modulation; Pulse position modulation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/50—Constructional details
    • H04N23/555—Constructional details for picking-up images in sites, inaccessible due to their dimensions or hazardous conditions, e.g. endoscopes or borescopes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/745—Circuitry for generating timing or clock signals

Definitions

  • the present invention relates to endoscope systems and scopes.
  • the endoscope system includes a camera unit provided at the tip of the insertion section of the endoscope, and a control unit that controls the camera unit.
  • the camera unit is connected by a signal line to a control unit connected to the proximal end of the endoscope.
  • a control signal for controlling the camera unit is transmitted from the control unit via a signal line. Since the diameter of the insertion portion of the endoscope has been reduced, it is desired to transmit control signals to the camera unit through a small number of signal lines.
  • a camera unit and a control unit are connected by a single signal line, and a reference clock signal and a serial data signal are multiplexed and transmitted.
  • the multiplex transmission system described in Patent Document 1 generates a transmission signal by modulating one edge position of a reference clock signal corresponding to a serial data signal.
  • the camera unit separates the clock signal from the transmission signal and demodulates the serial data signal from the transmission signal based on the separated clock signal.
  • the present invention provides a method capable of correctly demodulating a data signal from a multiplexed transmission signal even when there is a phase difference between the multiplexed transmission signal and a clock signal separated from the transmission signal. It is an object to provide a mirror system and scope.
  • An endoscope system is an endoscope system in which a scope and a control unit are communicably connected, wherein the control unit includes a reference clock generation circuit that generates a reference clock. and a superimposed signal generation circuit that generates a data-multiplexed transmission signal by changing the duty ratio of the reference clock, wherein the scope generates a high-speed clock having a higher frequency than the reference clock from the transmission signal.
  • a high-speed clock generation circuit that generates a high-speed clock; a counter circuit that determines the duty ratio of the transmission signal in synchronization with the high-speed clock; and a data determination circuit that demodulates the data based on the duty ratio determined by the counter circuit. And prepare.
  • a scope according to a second aspect of the present invention is a scope connected to a control unit by a signal line in an endoscope system, wherein data is multiplexed by changing the duty ratio of a reference clock in the control unit.
  • a high-speed clock generation circuit that receives a transmission signal and generates from the transmission signal a high-speed clock having a frequency higher than that of the reference clock; and a counter circuit that determines the duty ratio of the transmission signal in synchronization with the high-speed clock.
  • a data determination circuit that demodulates the data based on the duty ratio determined by the counter circuit.
  • the data signal is correctly extracted from the multiplexed transmission signal. can recover.
  • FIG. 1 is a perspective view of an endoscope system according to a first embodiment;
  • FIG. It is a block diagram of a camera unit and a control unit of the same endoscope system.
  • FIG. 4 is a diagram showing a circuit for multiplexing and demodulating transmission signals in the same endoscope system;
  • 4 is a timing chart of the data detection circuit of the same camera unit;
  • It is a timing chart of the data detection circuit of the endoscope system according to the second embodiment.
  • FIG. 10 is a diagram showing a circuit that multiplexes and demodulates transmission signals in the endoscope system according to the third embodiment;
  • 4 is a timing chart of a reference clock generation circuit operating in frequency comparison mode;
  • 4 is a timing chart of a reference clock generation circuit operating in phase comparison mode;
  • FIG. 1 An endoscope system 100 according to a first embodiment of the present invention will be described with reference to FIGS. 1 to 4.
  • FIG. 1 An endoscope system 100 according to a first embodiment of the present invention will be described with reference to FIGS. 1 to 4.
  • FIG. 1 An endoscope system 100 according to a first embodiment of the present invention will be described with reference to FIGS. 1 to 4.
  • FIG. 1 An endoscope system 100 according to a first embodiment of the present invention will be described with reference to FIGS. 1 to 4.
  • FIG. 1 is a perspective view of an endoscope system 100.
  • the endoscope system 100 includes an endoscope 1 , a universal cord 5 , a control unit 6 , a light source device 7 and a display device 8 .
  • Control unit 6 and light source device 7 are connected to endoscope 1 via universal cord 5 .
  • the endoscope 1 is a device for observing or treating a diseased part inside the body.
  • the endoscope 1 includes an insertion section 10 and an operation section 18 .
  • the endoscope 1 is a flexible endoscope, but the endoscope 1 may be another type of endoscope (for example, a rigid endoscope or an ultrasonic endoscope).
  • the insertion portion 10 is a long tubular member that is inserted into the body.
  • the insertion portion 10 has a hard distal end portion 11, a bending portion 12 that can bend in a plurality of different directions, and a flexible tube portion 13 that has flexibility.
  • the distal end portion 11, the bending portion 12, and the flexible tube portion 13 are connected in order from the distal end side.
  • the flexible tube portion 13 is connected to the operating portion 18 .
  • the distal end portion 11 has a scope 14.
  • the scope 14 has a light source 15 , an optical system 16 and a camera unit 2 .
  • the bending portion 12 bends as the operator operates the operating portion 18 .
  • the flexible tube portion 13 is a tubular portion having flexibility.
  • the operation unit 18 accepts operations for the endoscope 1 .
  • a universal cord 5 is connected to the operation unit 18 .
  • the control unit 6 comprehensively controls the entire endoscope system 100.
  • the control unit 6 applies image processing to the video signal output from the camera unit 2 .
  • the light source device 7 supplies illumination light emitted by the light source 15 .
  • the light source device 7 has, for example, a halogen lamp or an LED.
  • the light source device 7 supplies the generated illumination light to the light source 15 under the control of the control unit 6 .
  • the display device 8 displays an image of the affected area captured by the endoscope 1, various information about the endoscope system 100, and the like.
  • FIG. 2 is a block diagram of the camera unit 2 and the control unit 6. As shown in FIG. The camera unit 2 and control unit 6 are connected by a transmission cable 3 .
  • the transmission cable 3 is a general term for a transmission path composed of a cable inserted through the insertion portion 10 of the endoscope 1, the universal cord 5, and the like.
  • the transmission cable 3 has a video signal line 31 that transmits video signals, a power signal line 32 that transmits power, and a control signal line 33 that controls the camera unit 2 .
  • the control signal line 33 is a single signal line that connects the camera unit 2 and the control unit 6 .
  • the control signal line 33 may have a differential signal line in the middle of the transmission path.
  • the camera unit 2 and the control unit 6 can be wirelessly connected.
  • a camera unit (imaging device) 2 converts a subject image formed via an optical system 16 to generate an imaging signal.
  • the camera unit 2 outputs the generated imaging signal to the control unit 6 via the video signal line 31 .
  • the camera unit 2 receives power supply from the control unit 6 via the power signal line 32 .
  • the camera unit 2 has an image sensor 21, a video output circuit 22, a power supply circuit 23, a control circuit 24, a high-speed clock generation circuit 25, and a data detection circuit 26, as shown in FIG.
  • the image sensor 21 photoelectrically converts the subject image formed via the optical system 16 to generate an imaging signal.
  • the image sensor 21 is, for example, a CCD image sensor, a CMOS image sensor, or the like.
  • the video output circuit 22 converts the imaging signal generated by the image sensor 21 into a digital signal and outputs it to the control unit 6 via the video signal line 31 .
  • the power supply circuit 23 is supplied with power from the control unit 6 via the power signal line 32 .
  • the power supply circuit 23 supplies power to each circuit of the camera unit 2 .
  • the control circuit 24 controls the camera unit 2 as a whole.
  • the control circuit 24 has, for example, parameter registers of the image sensor 21 .
  • the parameter registers are controlled by control signals output from the control unit 6 .
  • FIG. 3 shows a circuit for multiplexing and demodulating the transmission signal T.
  • the high-speed clock generation circuit 25 is a PLL (phase locked loop) circuit that generates a high-speed clock HC from the multiplexed transmission signal T output from the control unit 6 via the control signal line 33 .
  • the high-speed clock generation circuit 25 has a comparator 251 , a voltage controlled oscillator 252 and a frequency divider 253 .
  • the comparator 251, the voltage controlled oscillator 252 and the frequency divider 253 are circuits appropriately selected from known PLL circuits.
  • Voltage controlled oscillator 252 includes a low pass filter, charge pump, and the like.
  • the comparator 251 has a phase frequency detector (PFD) 251a.
  • a phase frequency detector (PFD) 251a generates a voltage signal representing a phase difference and a frequency difference between the frequency-divided clock DC output by the frequency divider 253 and the transmission signal T (after transmission).
  • the data detection circuit 26 is a circuit that operates in synchronization with the high-speed clock HC, and is a circuit that detects a control signal from the multiplexed transmission signal output from the control unit 6.
  • the data detection circuit 26 has a timing adjustment circuit 261 , a counter circuit 262 and a data determination circuit 263 .
  • Control unit (control device) 6 The control unit (control device) 6 includes, as shown in FIG. , has
  • the control circuit 60 centrally controls the entire endoscope system 100 . Also, the control circuit 60 performs image processing on the video signal output from the camera unit 2 . The control circuit 60 transfers an image to be displayed on the display device 8 .
  • the control circuit 60 is a program-executable processing circuit (computer) having one or more processors (CPU, GPU, DSP, etc.) and a program-readable memory.
  • the control circuit 60 controls the endoscope system 100 by executing an endoscope control program.
  • Control circuitry 60 may include dedicated circuitry.
  • a dedicated circuit is a processor separate from the processor included in the control circuit 60, a logic circuit implemented in an ASIC or FPGA, or a combination thereof.
  • the recording unit 61 is a non-volatile recording medium that stores the above-described programs and necessary data.
  • the recording unit 61 is composed of, for example, a flexible disk, a magneto-optical disk, a writable nonvolatile memory such as a ROM or flash memory, a portable medium such as a CD-ROM, or a storage device such as a hard disk built into a computer system. be.
  • the video processing circuit 62 acquires the imaging signal from the video output circuit 22 via the video signal line 31 .
  • the video processing circuit 62 converts the imaging signal into a video signal such as an NTSC signal.
  • the control circuit 60 may perform at least part of the processing on the imaging signal.
  • the generated video signal is transferred to the display device 8 .
  • the power supply circuit 63 supplies power to each circuit of the control unit 6 . Also, the power supply circuit 63 supplies power to the camera unit 2 via the power signal line 32 .
  • the reference clock generation circuit 64 generates a reference clock RC and outputs it to the superimposed signal generation circuit 65 . Also, the reference clock generation circuit 64 supplies the reference clock RC to each circuit of the control unit 6 .
  • the superimposed signal generation circuit 65 is a circuit that multiplexes the control signal output from the control circuit 60 onto the reference clock RC generated by the reference clock generation circuit 64 .
  • the control signal multiplexed on the reference clock RC by the superimposed signal generation circuit 65 is serial data synchronized with the reference clock RC.
  • the control signal serialization process may be performed by the control circuit 60 or by the superimposed signal generation circuit 65 .
  • the transmission signal T in which the control signal is multiplexed on the reference clock RC is output to the camera unit 2 via the control signal line 33 .
  • FIG. 4 is a timing chart of the data detection circuit 26. As shown in FIG. Next, the transmission signal T transmitted via the control signal line 33 will be described.
  • the superimposed signal generation circuit 65 changes the duty ratio of the reference clock RC by pulse width modulation to generate the transmission signal T in which the control signal is multiplexed on the reference clock RC. As shown in FIG. 4, in the multiplexed transmission signal T, the position of the rising edge does not change and the position of the falling edge changes.
  • an edge whose position does not change in pulse width modulation is called a "fixed edge”.
  • the "fixed edge” is the rising edge of the reference clock RC.
  • the superimposed signal generation circuit 65 When the control signal, which is serial data, is Low, the superimposed signal generation circuit 65 changes the position of the falling edge of the reference clock RC to shorten the pulse width during the High period of the transmission signal T (PWM1 in FIG. 4). described). When the control signal, which is serial data, is High, the superimposed signal generation circuit 65 changes the position of the falling edge of the reference clock RC to lengthen the pulse width of the period when the transmission signal T is High (PWM2 in FIG. 4). described). Note that the pulse width modulation performed by the superimposed signal generation circuit 65 is not limited to this.
  • the transmission signal T (after transmission) transmitted via the control signal line 33 is delayed compared to the transmission signal T (before transmission) before transmission, as shown in FIG. As shown in FIG. 3 , the transmission signal T (after transmission) is input to the high-speed clock generation circuit 25 and the data detection circuit 26 .
  • the high-speed clock generation circuit 25 generates the high-speed clock HC by multiplying the clock synchronized with the rise of the transmission signal T (after transmission) by 16.
  • the high-speed clock generation circuit 25 outputs the generated high-speed clock HC to the data detection circuit 26 .
  • the high-speed clock HC is not limited to the above clocks as long as it has a higher frequency than the reference clock RC.
  • the frequency divider 253 feeds back the frequency-divided clock DC obtained by dividing the high-speed clock HC by 16 to the comparator 251 .
  • the comparator 251 compares the frequency-divided clock DC obtained by dividing the high-speed clock HC by 16 with the transmission signal T (after transmission).
  • Comparator 251 outputs to voltage controlled oscillator 252 a phase difference and a frequency difference, which are results of comparison by phase frequency detector (PFD) 251a.
  • PFD phase frequency detector
  • the timing adjustment circuit 261 is a D-type flip-flop that latches the transmission signal T (after transmission) in synchronization with the falling edge of the high-speed clock HC.
  • the timing adjustment circuit 261 outputs the latched transmission signal T (after synchronization) to the counter circuit 262 and the data determination circuit 263 .
  • the counter circuit 262 is a counter that operates in synchronization with the high-speed clock HC.
  • the counter circuit 262 is incremented when the transmission signal T (after synchronization) is High.
  • the counter circuit 262 is decremented when the transmission signal T (after synchronization) is low.
  • the counter circuit 262 is reset to an initial value at the rising edge (fixed edge) of the transmission signal T (after synchronization).
  • the counter circuit 262 counts a period during which the transmission signal T (after synchronization) is High as a first count and a period during which the transmission signal T (after synchronization) is Low as a second count. It may be separated from a second counter that
  • the counter circuit 262 counts a period during which the transmission signal T (after synchronization) is High and a period during which the transmission signal T (after synchronization) is Low during a period sandwiched between rising edges (fixed edges) of the transmission signal T (after synchronization). Count the ratio of a period of time and That is, the counter circuit 262 determines the duty ratio of the transmission signal T (after synchronization).
  • the initial value of the count value CNT is zero.
  • the initial value of the count value CNT is not limited to zero.
  • the initial value of the count value CNT may be set so that the count value CNT is not a negative number.
  • the counter circuit 262 outputs the count value CNT to the data determination circuit 263.
  • the data determination circuit 263 acquires the count value CNT from the counter circuit 262. When the count value CNT is reset to the initial value by the rising edge of the transmission signal T (after synchronization), the data determination circuit 263 compares the count value CNT before being reset with the initial value of the counter circuit 262 . When the count value CNT is smaller than the initial value of the counter circuit 262, the data determination circuit 263 determines that the transmission signal T is modulated such that the pulse width is shortened during the High period, and sets Low as the detection data DD. Output. When the count value CNT is greater than the initial value of the counter circuit 262, the data determination circuit 263 determines that the transmission signal T is modulated so that the pulse width of the High period becomes longer, and the detection data DD is High. to output
  • the high-speed clock HC synchronized with the transmission signal T is generated, the duty ratio of the transmission signal T is counted by the counter circuit 262 synchronized with the high-speed clock HC, and multiplexed.
  • a control signal is detected from the transmitted signal T. Therefore, the endoscope system 100 can correctly demodulate the control signal from the multiplexed transmission signal even when there is a phase difference between the multiplexed transmission signal T and the high-speed clock HC separated from the transmission signal. .
  • the data detection circuit 26 counts the duty ratio of the transmission signal T in synchronization with the high-speed clock HC faster than the reference clock RC. Therefore, even if there is a phase difference between the multiplexed transmission signal T and the high-speed clock HC separated from the transmission signal, the data detection circuit 26 detects that the transmission signal T is modulated (PWM1) with a short pulse width. It is possible to correctly detect whether the transmission signal T is modulated with a long pulse width (PWM2).
  • the fixed edge whose edge position does not change in the pulse width modulation is the rising edge of the reference clock RC.
  • the fixed edge may be the falling edge of the reference clock RC.
  • the high-speed clock generation circuit 25 operates with reference to the falling edge of the transmission signal T (after transmission).
  • the counter circuit 262 resets the count value CNT to the initial value at the falling edge of the transmission signal T (after synchronization).
  • An endoscope system 100B according to a second embodiment of the present invention will be described with reference to FIG. In the following description, the same reference numerals are given to the same configurations as those already described, and redundant descriptions will be omitted.
  • the endoscope system 100B differs from the endoscope system 100 according to the first embodiment in the operation of the counter circuit 262 of the data detection circuit 26 .
  • FIG. 5 is a timing chart of the data detection circuit 26.
  • the counter circuit 262 disables subtraction and addition of the count value CNT during a predetermined period after the data of the transmission signal T (after synchronization) is inverted (in FIG. 5, the count direction is described as "X").
  • a predetermined period during which the counter circuit 262 disables the addition and subtraction of the count value CNT is referred to as a "decrementation invalidation period".
  • the subtraction invalidation period is a period of one high-speed clock HC.
  • the counter circuit 262 maintains the count value CNT without decrementing it for a period of one clock after the data of the transmission signal T (after synchronization) is inverted from High to Low. . In addition, the counter circuit 262 maintains the count value CNT without incrementing it for one clock period after the data of the transmission signal T (after synchronization) is inverted from Low to High.
  • the transmission signal T (after synchronization) includes pulse-shaped noise (pseudo pulse) due to disturbance noise contained in the transmission signal T (after transmission) as shown in FIG. can be reduced.
  • the counter circuit 262 cannot completely eliminate the influence of the pseudo pulse, but if the pulse width of the pseudo pulse is short, the counter circuit 262 can detect a sufficient duty ratio to correctly demodulate the control signal from the multiplexed transmission signal.
  • the high-speed clock HC synchronized with the transmission signal T is generated, the duty ratio of the transmission signal T is counted by the counter circuit 262 synchronized with the high-speed clock HC, and multiplexed.
  • a control signal is detected from the transmitted signal T. Therefore, even if the subtraction and addition invalidation period is not provided, the endoscope system 100B has a transmission signal T (after synchronization) containing a pseudo pulse compared to the conventional technology described in Patent Document 1 and the like. ) is easy to detect the control signal.
  • the endoscope system 100B by providing the subtraction and addition invalidation period, the influence of the pseudo pulse from the transmission signal T (after synchronization) containing the pseudo pulse is reduced, and the control signal is accurately transmitted. can recover.
  • the subtraction invalidation period in the counter circuit 262 is one clock.
  • the operation mode of the counter circuit 262 is not limited to this.
  • the subtraction invalidation period may be longer than one clock.
  • the counter circuit 262 can reduce the influence of pseudo pulses with longer pulse widths by lengthening the subtraction and addition invalidation period.
  • FIG. 6 An endoscope system 100C according to a third embodiment of the present invention will be described with reference to FIGS. 6 to 8.
  • FIG. the same reference numerals are given to the same configurations as those already described, and redundant descriptions will be omitted.
  • the endoscope system 100C includes a high-speed clock generation circuit 25C instead of the high-speed clock generation circuit 25, as compared with the endoscope system 100 according to the first embodiment.
  • FIG. 6 shows a circuit for multiplexing and demodulating the transmission signal T.
  • the high-speed clock generation circuit 25C is a PLL (phase locked loop) circuit that generates a high-speed clock HC from the multiplexed transmission signal T output from the control unit 6 via the control signal line 33.
  • PLL phase locked loop
  • the high-speed clock generation circuit 25C has a comparator 251C, a voltage controlled oscillator 252, a frequency divider 253, and a LOCK detector 254.
  • the comparator 251C, voltage controlled oscillator 252, frequency divider 253 and LOCK detector 254 are circuits appropriately selected from known PLL circuits.
  • Voltage controlled oscillator 252 includes a low pass filter and the like.
  • the comparator 251C has a phase frequency detector (PFD) 251a and a phase detector (PD) 251b.
  • the phase detector (PD) 251b generates a voltage signal representing the phase difference between the rising edge of the frequency-divided clock DC and the rising edge (fixed edge) of the transmission signal T (after transmission).
  • the comparator 251C has two modes: a frequency comparison mode in which the phase frequency detector (PFD) 251a is used to compare the frequencies of the two inputs, and a phase comparison mode in which the phases of the two inputs are compared using the phase detector (PD) 251b. Operates by switching between different operating modes.
  • PFD phase frequency detector
  • PD phase detector
  • a LOCK detector 254 detects the LOCK state in a PLL (phase locked loop) circuit composed of a comparator 251C, a voltage controlled oscillator 252 and a frequency divider 253.
  • the LOCK detector 254 asserts the LOCK signal when the comparison result of the two inputs by the comparator 251C matches.
  • the LOCK detector 254 outputs a LOCK signal to the high speed clock generation circuit 25C.
  • FIG. 7 is a timing chart of the high-speed clock generation circuit 25C operating in frequency comparison mode.
  • the high-speed clock generation circuit 25C controls the frequency-divided clock DC so that there is no frequency difference between the frequency-divided clock DC and the transmission signal T (after transmission). Furthermore, in the frequency comparison mode, the frequency-divided clock DC is controlled so that the phases of the frequency-divided clock DC and the transmission signal T (after transmission) disappear.
  • FIG. 8 is a timing chart of the high-speed clock generation circuit 25C operating in phase comparison mode.
  • the high-speed clock generation circuit 25C controls the frequency-divided clock DC so that there is no phase difference between the frequency-divided clock DC and the transmission signal T (after transmission).
  • the period L2 (see FIG. 8) until the phase difference disappears in the phase comparison mode is shorter than the period L1 (see FIG. 7) until the frequency difference disappears in the frequency comparison mode. Also when the frequency comparison mode compares the phase difference and the frequency difference, the period until the phase difference disappears in the phase comparison mode is shorter than the period until the phase difference and the frequency difference disappear in the frequency comparison mode.
  • the high-speed clock generation circuit 25C controls the frequency-divided clock DC so that the number of edges of the frequency-divided clock DC and the number of edges of the transmission signal T (after transmission) are aligned. This is because they are susceptible to disturbance noise.
  • the high-speed clock generation circuit 25C sets the operation mode to the frequency comparison mode only during the startup period after power-on, and then switches the operation mode to the phase comparison mode.
  • the high-speed clock generation circuit 25C controls the frequency-divided clock DC with the operation mode set to the frequency comparison mode during the startup period after power-on.
  • the frequency-divided clock DC is controlled to have the same frequency as the reference clock RC.
  • the LOCK detector 254 When the phase difference and frequency difference between the frequency-divided clock DC and the transmission signal T (after transmission) disappear, the LOCK detector 254 asserts the LOCK signal. When the LOCK signal is asserted, the high-speed clock generation circuit 25C switches the operation mode from frequency comparison mode to phase comparison mode.
  • the transmission signal T (after transmission) including disturbance noise can be transferred to a high-quality, high-speed signal.
  • a clock HC can be generated.
  • the comparator 251C has a phase frequency detector (PFD) 251a and a phase detector (PD) 251b.
  • the circuit configuration of the comparator 251C is not limited to this.
  • Comparator 251C has only phase frequency detector (PFD) 251a and resets the phase comparison operation of phase frequency detector (PFD) 251a on the falling edge of divided clock DC when the LOCK signal is asserted. It may be a circuit configuration. When the LOCK signal is asserted, phase frequency detector (PFD) 251a outputs a signal similar to phase detector (PD) 251b.
  • FIG. 9 An endoscope system 100D according to a fourth embodiment of the present invention will be described with reference to FIGS. 9 to 10.
  • FIG. In the following description, the same reference numerals are given to the same configurations as those already described, and redundant descriptions will be omitted.
  • the endoscope system 100D includes a high-speed clock generation circuit 25D instead of the high-speed clock generation circuit 25, as compared with the endoscope system 100 according to the first embodiment.
  • FIG. 9 shows a circuit for multiplexing and demodulating the transmission signal T.
  • the high-speed clock generation circuit 25D is a PLL (phase locked loop) circuit that generates a high-speed clock HC from the multiplexed transmission signal T output from the control unit 6 via the control signal line 33.
  • PLL phase locked loop
  • the high-speed clock generation circuit 25D has a comparator 251, a voltage controlled oscillator 252, a frequency divider 253, and a mask signal generation circuit 255.
  • FIG. 10 is a timing chart of the mask signal generation circuit 255.
  • the mask signal generation circuit 255 generates a mask signal MS that is asserted during a predetermined period before and after the rising edge (fixed edge) of the frequency-divided clock DC.
  • a predetermined period during which the mask signal MS is asserted (high in this embodiment) is referred to as a "mask period".
  • the mask period is a period of four high-speed clocks HC.
  • Mask signal generation circuit 255 outputs mask signal MS to comparator 251 .
  • the comparator 251 compares the frequency-divided clock DC and the transmission signal T (after transmission) only during the mask period when the mask signal MS is asserted. Therefore, as shown in FIG. 10, when disturbance noise is included in the transmission signal T (after transmission) during a period other than the mask period, the comparator 251 can eliminate the influence of the disturbance noise. As a result, the high-speed clock generation circuit 25D can generate a high-quality high-speed clock HC from the transmission signal T (after transmission).
  • a high-quality high-speed clock HC can be generated from the transmission signal T (after transmission) containing disturbance noise.
  • the comparator 251 has only a phase frequency detector (PFD) 251a.
  • the comparator 251 may have a phase detector (PD) 251b like the comparator 251C of the third embodiment.
  • a phase detector (PD) 251b compares the frequency-divided clock DC with the transmission signal T (after transmission) only during the mask period when the mask signal is asserted. This allows the comparator 251 to eliminate the influence of disturbance noise.
  • the high-speed clock generation circuit 25D can generate a high-quality high-speed clock HC from the transmission signal T (after transmission).
  • FIG. 11 to 12 An endoscope system 100E according to a fifth embodiment of the present invention will be described with reference to FIGS. 11 to 12.
  • FIG. In the following description, the same reference numerals are given to the same configurations as those already described, and redundant descriptions will be omitted.
  • the endoscope system 100E includes a high-speed clock generation circuit 25E instead of the high-speed clock generation circuit 25 as compared with the endoscope system 100 according to the first embodiment.
  • FIG. 11 shows a circuit for multiplexing and demodulating the transmission signal T.
  • the high-speed clock generation circuit 25E is a PLL (phase locked loop) circuit that generates a high-speed clock HC from the multiplexed transmission signal T output from the control unit 6 via the control signal line 33.
  • PLL phase locked loop
  • the high-speed clock generation circuit 25E has a comparator 251, a voltage controlled oscillator 252, a frequency divider 253, and a pseudo pulse detection circuit 256.
  • FIG. 12 is a timing chart of the high-speed clock generation circuit 25E.
  • the quasi-pulse detection circuit 256 is a circuit that detects a quasi-pulse with a short pulse width from the transmission signal T (after synchronization). For example, the pseudo pulse detection circuit 256 detects a pulse whose pulse width is one clock period of the high-speed clock HC. The quasi-pulse detection circuit 256 asserts a quasi-pulse detection signal output to the comparator 251 .
  • the comparator 251 outputs to the voltage controlled oscillator 252 a voltage signal representing the phase difference and frequency difference between the frequency-divided clock DC and the transmission signal T (after transmission). Specifically, comparator 251 outputs an UP signal and a DOWN signal to voltage controlled oscillator 252 .
  • the UP signal is asserted when the frequency of the divided clock DC is lower than or lags behind the frequency of the transmission signal T (after transmission).
  • the DOWN signal is asserted when the frequency of the divided clock DC is higher or leads the frequency of the transmission signal T (after transmission).
  • the voltage controlled oscillator 252 adjusts the frequency of the high speed clock HC based on the UP signal and DOWN signal.
  • comparator 251 When disturbance noise as shown in FIG. 12 is included in transmission signal T (after transmission), comparator 251 erroneously recognizes that the frequency of divided clock DC is lower than the frequency of transmission signal T (after transmission) Assert the UP signal (denoted as "U" in FIG. 12).
  • the voltage controlled oscillator 252 adjusts the frequency of the high-speed clock HC to be higher when the UP signal is asserted due to erroneous recognition based on the pseudo pulse. On the other hand, the voltage controlled oscillator 252 resets the UP signal and the DOWN signal (represented by "R" in FIG. 12) when the pseudo pulse detection signal is asserted.
  • the high-speed clock generation circuit 25E can reduce the effects of erroneous frequency adjustment based on erroneous recognition by resetting the UP signal asserted due to erroneous recognition based on the pseudo pulse.
  • the comparator 251 After the occurrence of disturbance noise, the rising edge of the frequency-divided clock DC is earlier than the rising edge of the transmission signal T (after transmission) due to the influence of the assertion of the UP signal. Therefore, the comparator 251 asserts the DOWN signal (labeled "D" in FIG. 12).
  • a high-quality high-speed clock can be obtained from the transmission signal T (after transmission) containing disturbance noise. HC can be generated.
  • voltage controlled oscillator 252 resets the UP and DOWN signals when the pseudo pulse detect signal is asserted.
  • voltage controlled oscillator 252 may control the UP and DOWN signals more aggressively.
  • FIG. 13 is a timing chart of a modification of the high-speed clock generation circuit 25E.
  • Voltage controlled oscillator 252 may assert the DOWN signal to compensate for an incorrect frequency adjustment due to an asserted UP signal due to false pulse-based misrecognition. The influence of wrong frequency adjustment based on misrecognition can be further reduced.
  • the program in each embodiment may be recorded in a computer-readable recording medium, and the program recorded in this recording medium may be read into a computer system and executed.
  • the “computer system” includes hardware such as an OS and peripheral devices.
  • the term "computer-readable recording medium” refers to portable media such as flexible discs, magneto-optical discs, ROMs and CD-ROMs, and storage devices such as hard discs incorporated in computer systems.
  • “computer-readable recording medium” means a medium that dynamically retains a program for a short period of time, like a communication line when transmitting a program via a network such as the Internet or a communication line such as a telephone line.
  • the program may also include something that holds the program for a certain period of time, such as a volatile memory inside a computer system that serves as a server or client in that case.
  • the program may be for realizing part of the functions described above, or may be capable of realizing the functions described above in combination with a program already recorded in the computer system.

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Surgery (AREA)
  • Multimedia (AREA)
  • Physics & Mathematics (AREA)
  • Biomedical Technology (AREA)
  • General Health & Medical Sciences (AREA)
  • Pathology (AREA)
  • Heart & Thoracic Surgery (AREA)
  • Medical Informatics (AREA)
  • Molecular Biology (AREA)
  • Animal Behavior & Ethology (AREA)
  • Radiology & Medical Imaging (AREA)
  • Public Health (AREA)
  • Veterinary Medicine (AREA)
  • Optics & Photonics (AREA)
  • Nuclear Medicine, Radiotherapy & Molecular Imaging (AREA)
  • Biophysics (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Endoscopes (AREA)

Abstract

内視鏡システムは、スコープとコントロールユニットとが信号線で接続された内視鏡システムであって、前記コントロールユニットは、基準クロックを生成する基準クロック生成回路と、前記基準クロックのデューティ比を変化させることでデータを多重化した伝送信号を生成する重畳信号生成回路と、を備え、前記スコープは、前記伝送信号から前記基準クロックよりも周波数が高い高速クロックを生成する高速クロック生成回路と、前記高速クロックに同期して、前記伝送信号の前記デューティ比を判定するカウンタ回路と、前記カウンタ回路が判定した前記デューティ比に基づいて前記データを復調するデータ判定回路と、を備える。

Description

内視鏡システムおよびスコープ
　本発明は、内視鏡システムおよびスコープに関する。
　内視鏡システムは、内視鏡の挿入部の先端に設けられたカメラユニットと、カメラユニットを制御するコントロールユニットと、を備える。カメラユニットは、内視鏡の基端部に接続されるコントロールユニットと信号線で接続される。カメラユニットを制御する制御信号は、コントロールユニットから信号線を経由して伝送される。内視鏡の挿入部が細径化しているため、少ない信号線により制御信号をカメラユニットに伝送することが望まれている。
　特許文献１に記載された電子内視鏡の多重伝送システムでは、カメラユニットとコントロールユニットとは1本の信号線で接続されており、基準クロック信号とシリアルデータ信号とが多重化されて伝送される。特許文献１に記載された多重伝送システムは、基準クロック信号の一方のエッジ位置をシリアルデータ信号に対応して変調した伝送信号を生成する。カメラユニットは、伝送信号からクロック信号を分離し、分離したクロック信号を基準として伝送信号からシリアルデータ信号を復調する。
特開２０１２－１０１６０号公報
　しかしながら、特許文献１に記載された多重伝送システムにおいては、多重化された伝送信号と伝送信号から分離したクロック信号との位相が外部要因によりずれた場合、多重化された伝送信号からシリアルデータ信号を正しく復調できない場合があった。
　上記事情を踏まえ、本発明は、多重化された伝送信号と伝送信号から分離したクロック信号との位相差がある場合であっても、多重化された伝送信号からデータ信号を正しく復調できる内視鏡システムおよびスコープを提供することを目的とする。
　上記課題を解決するために、この発明は以下の手段を提案している。
　本発明の第一の態様に係る内視鏡システムは、スコープとコントロールユニットとが通信可能に接続された内視鏡システムであって、前記コントロールユニットは、基準クロックを生成する基準クロック生成回路と、前記基準クロックのデューティ比を変化させることでデータを多重化した伝送信号を生成する重畳信号生成回路と、を備え、前記スコープは、前記伝送信号から前記基準クロックよりも周波数が高い高速クロックを生成する高速クロック生成回路と、前記高速クロックに同期して、前記伝送信号の前記デューティ比を判定するカウンタ回路と、前記カウンタ回路が判定した前記デューティ比に基づいて前記データを復調するデータ判定回路と、を備える。
　本発明の第二の態様に係るスコープは、内視鏡システムにおいてコントロールユニットと信号線で接続されたスコープであって、前記コントロールユニットにおいて基準クロックのデューティ比を変化させることでデータが多重化された伝送信号を受信し、前記伝送信号から前記基準クロックよりも周波数が高い高速クロックを生成する高速クロック生成回路と、前記高速クロックに同期して、前記伝送信号の前記デューティ比を判定するカウンタ回路と、前記カウンタ回路が判定した前記デューティ比に基づいて前記データを復調するデータ判定回路と、を備える、スコープ。
　本発明の内視鏡システムおよびスコープによれば、多重化された伝送信号と伝送信号から分離したクロック信号との位相差がある場合であっても、多重化された伝送信号からデータ信号を正しく復調できる。
第一実施形態に係る内視鏡システムの斜視図である。 同内視鏡システムのカメラユニットおよびコントロールユニットのブロック図である。 同内視鏡システムにおける伝送信号を多重化および復調する回路を示す図である。 同カメラユニットのデータ検出回路のタイミングチャートである。 第二実施形態に係る内視鏡システムのデータ検出回路のタイミングチャートである。 第三実施形態に係る内視鏡システムにおける伝送信号を多重化および復調する回路を示す図である。 周波数比較モードで動作する基準クロック生成回路のタイミングチャートである。 位相比較モードで動作する基準クロック生成回路のタイミングチャートである。 第四実施形態に係る内視鏡システムにおける伝送信号を多重化および復調する回路を示す図である。 同内視鏡システムにおけるマスク信号生成回路のタイミングチャートである。 第五実施形態に係る内視鏡システムにおける伝送信号を多重化および復調する回路を示す図である 同内視鏡システムにおける基準クロック生成回路のタイミングチャートである。 同基準クロック生成回路の変形例のタイミングチャートである。
（第一実施形態）
　本発明の第一実施形態に係る内視鏡システム１００について、図１から図４を参照して説明する。
[内視鏡システム１００]
　図１は内視鏡システム１００の斜視図である。
　内視鏡システム１００は、内視鏡１と、ユニバーサルコード５と、コントロールユニット６と、光源装置７と、表示装置８と、を備える。コントロールユニット６および光源装置７は、ユニバーサルコード５を経由して内視鏡１と接続されている。
　内視鏡１は、体内の患部を観察または処置する装置である。内視鏡１は、挿入部１０と、操作部１８と、を備える。なお、本実施形態において内視鏡１は軟性内視鏡であるが、内視鏡１は他の態様の内視鏡（例えば硬性内視鏡や超音波内視鏡）であってもよい。
　挿入部１０は、体内に挿入される長尺の管状部材である。挿入部１０は、硬質な先端部１１と、複数の異なる方向に湾曲可能な湾曲部１２と、柔軟性を有する可撓管部１３と、を有する。先端部１１と、湾曲部１２と、可撓管部１３と、は先端側から順に接続されている。可撓管部１３は、操作部１８に接続されている。
　先端部１１は、スコープ１４を有する。スコープ１４は、光源１５と、光学系１６と、カメラユニット２と、を有する。湾曲部１２は、操作者による操作部１８の操作により湾曲する。可撓管部１３は、可撓性を有する管状の部位である。
　操作部１８は、内視鏡１に対する操作を受け付ける。操作部１８には、ユニバーサルコード５が接続されている。
　コントロールユニット６は、内視鏡システム１００全体を統括的に制御する。コントロールユニット６は、カメラユニット２から出力された映像信号に画像処理を施す。
　光源装置７は、光源１５が照射する照明光を供給する。光源装置７は、例えばハロゲンランプやＬＥＤを有する。光源装置７は、生成した照明光をコントロールユニット６の制御に基づいて光源１５に供給する。
　表示装置８は、内視鏡１により撮像された患部の画像や、内視鏡システム１００に関する各種情報等を表示する。
　図２は、カメラユニット２およびコントロールユニット６のブロック図である。
　カメラユニット２とコントロールユニット６とは、伝送ケーブル３により接続される。伝送ケーブル３は、内視鏡１の挿入部１０を挿通するケーブルおよびユニバーサルコード５などにより構成される伝送経路を総称するものである。伝送ケーブル３は、映像信号を伝送する映像信号線３１と、電力を伝送する電力信号線３２と、カメラユニット２を制御する制御信号線３３と、を有する。
　制御信号線３３は、カメラユニット２とコントロールユニット６と接続する一本の信号線である。制御信号線３３は、途中の伝送経路が差動信号線となっていてもよい。伝送ケーブル３、映像信号線３１、制御信号線３３からなる有線接続に代えて、カメラユニット２およびコントロールユニット６を無線接続とすることもできる。
[カメラユニット（撮像装置）２]
　カメラユニット（撮像装置）２は、光学系１６を経由して結像された被写体像を変換して撮像信号を生成する。カメラユニット２は、生成した撮像信号を映像信号線３１を経由してコントロールユニット６に出力する。また、カメラユニット２は、電力信号線３２を経由してコントロールユニット６から電力供給を受ける。
　カメラユニット２は、図２に示すように、イメージセンサ２１と、映像出力回路２２と、電源回路２３と、制御回路２４と、高速クロック生成回路２５と、データ検出回路２６と、を有する。
　イメージセンサ２１は、光学系１６を経由して結像された被写体像を光電変換し、撮像信号を生成する。イメージセンサ２１は、例えば、ＣＣＤイメージセンサ、ＣＭＯＳイメージセンサ等である。
　映像出力回路２２は、イメージセンサ２１が生成した撮像信号をデジタル信号に変換して、映像信号線３１を経由してコントロールユニット６に出力する。
　電源回路２３は、電力信号線３２を経由してコントロールユニット６から電力が供給される。電源回路２３は、カメラユニット２の各回路に電力を供給する。
　制御回路２４は、カメラユニット２の全体を制御する。制御回路２４は、例えばイメージセンサ２１のパラメータレジスタを有する。パラメータレジスタは、コントロールユニット６から出力される制御信号により制御される。
　図３は、伝送信号Ｔを多重化および復調する回路を示す図である。
　高速クロック生成回路２５は、制御信号線３３を経由してコントロールユニット６から出力される多重化された伝送信号Ｔから、高速クロックＨＣを生成するＰＬＬ（phase locked loop）回路である。
　高速クロック生成回路２５は、比較器２５１と、電圧制御発振器２５２と、分周器２５３と、を有する。比較器２５１、電圧制御発振器２５２および分周器２５３は、公知のＰＬＬ回路から適宜選択した回路である。電圧制御発振器２５２は、ローパスフィルタやチャージ・ポンプ等を含む。
　比較器２５１は、位相周波数検出器（ＰＦＤ）２５１ａを有する。位相周波数検出器（ＰＦＤ）２５１ａは、分周器２５３が出力する分周クロックＤＣと、伝送信号Ｔ（伝送後）と、の位相差および周波数差を表す電圧信号を生成する。
　データ検出回路２６は、高速クロックＨＣに同期して動作する回路であり、コントロールユニット６から出力される多重化された伝送信号から制御信号を検出する回路である。データ検出回路２６は、タイミング調整回路２６１と、カウンタ回路２６２と、データ判定回路２６３と、を有する。
[コントロールユニット（制御装置）６]
　コントロールユニット（制御装置）６は、図２に示すように、制御回路６０と、記録部６１と、映像処理回路６２と、電源回路６３と、基準クロック生成回路６４と、重畳信号生成回路６５と、を有する。
　制御回路６０は、内視鏡システム１００全体を統括的に制御する。また、制御回路６０は、カメラユニット２から出力された映像信号に画像処理を施す。制御回路６０は、表示装置８に表示する画像を転送する。
　制御回路６０は、１つ以上のプロセッサ（ＣＰＵ，ＧＰＵ，ＤＳＰ等）と、プログラムを読み込み可能なメモリ等を有するプログラム実行可能な処理回路（コンピュータ）である。制御回路６０は、内視鏡制御プログラムを実行することにより内視鏡システム１００の制御を実施する。制御回路６０は、専用回路を含んでもよい。専用回路とは、制御回路６０が有するプロセッサとは別体のプロセッサ、ＡＳＩＣやＦＰＧＡに実装された論理回路、またはそれらの組み合わせである。
　記録部６１は、上述したプログラムや必要なデータを記憶する不揮発性の記録媒体である。記録部６１は、例えばフレキシブルディスク、光磁気ディスク、ＲＯＭ、フラッシュメモリなどの書き込み可能な不揮発性メモリ、ＣＤ－ＲＯＭなどの可搬媒体、コンピュータシステムに内蔵されるハードディスクなどの記憶装置等で構成される。
　映像処理回路６２は、映像信号線３１を経由して映像出力回路２２から撮像信号を取得する。映像処理回路６２は、撮像信号をＮＴＳＣ信号等の映像信号に変換する。制御回路６０が撮像信号に対する処理の少なくとも一部を実施してもよい。生成された映像信号は、表示装置８に転送される。
　電源回路６３は、コントロールユニット６の各部回路に電力を供給する。また、電源回路６３は、電力信号線３２を経由してカメラユニット２に電力を供給する。
　基準クロック生成回路６４は、基準クロックＲＣを生成して重畳信号生成回路６５に出力する。また、基準クロック生成回路６４は、コントロールユニット６の各部回路に基準クロックＲＣを供給する。
　重畳信号生成回路６５は、基準クロック生成回路６４が生成した基準クロックＲＣに制御回路６０から出力される制御信号を多重化する回路である。重畳信号生成回路６５が基準クロックＲＣに多重化する制御信号は、基準クロックＲＣに同期するシリアルデータである。制御信号のシリアライズ処理は、制御回路６０が実施してもよく、重畳信号生成回路６５が実施してもよい。図３に示すように、基準クロックＲＣに制御信号が多重化された伝送信号Ｔは、制御信号線３３を経由してカメラユニット２に出力される。
［伝送信号Ｔ］
　図４は、データ検出回路２６のタイミングチャートである。
　次に制御信号線３３を経由して伝送される伝送信号Ｔについて説明する。
　重畳信号生成回路６５は、パルス幅変調により基準クロックＲＣのデューティ比を変化させて、基準クロックＲＣに制御信号が多重化された伝送信号Ｔを生成する。図４に示すように、多重化された伝送信号Ｔにおいて、立ち上がりエッジの位置が変わらず、立下りエッジの位置が変わる。
　以降の説明において、パルス幅変調においてエッジの位置が変わらないエッジを「固定エッジ」という。本実施形態においては、「固定エッジ」は基準クロックＲＣの立ち上がりエッジである。
　シリアルデータである制御信号がＬｏｗである場合、重畳信号生成回路６５は基準クロックＲＣの立下りエッジの位置を変えて、伝送信号ＴがＨｉｇｈである期間のパルス幅を短くする（図４においてＰＷＭ１と記載）。シリアルデータである制御信号がＨｉｇｈである場合、重畳信号生成回路６５は基準クロックＲＣの立下りエッジの位置を変えて、伝送信号ＴがＨｉｇｈである期間のパルス幅を長くする（図４においてＰＷＭ２と記載）。なお、重畳信号生成回路６５が実施するパルス幅変調はこれに限定されない。
　制御信号線３３を経由して伝送された伝送信号Ｔ（伝送後）は、図４に示すように、伝送される前の伝送信号Ｔ（伝送前）と比較して遅延している。図３に示すように、伝送信号Ｔ（伝送後）は、高速クロック生成回路２５およびデータ検出回路２６に入力される。
　高速クロック生成回路２５は、伝送信号Ｔ（伝送後）の立ち上がりに同期したクロックを１６逓倍した高速クロックＨＣを生成する。高速クロック生成回路２５は、生成した高速クロックＨＣをデータ検出回路２６に出力する。なお、高速クロックＨＣは、基準クロックＲＣよりも周波数が高いクロックであれば、上記のクロックに限定されない。
　分周器２５３は、高速クロックＨＣを１６分周した分周クロックＤＣを比較器２５１にフィードバックする。比較器２５１は、高速クロックＨＣを１６分周した分周クロックＤＣと、伝送信号Ｔ（伝送後）と、を比較する。比較器２５１は、位相周波数検出器（ＰＦＤ）２５１ａによる比較結果である位相差および周波数差を電圧制御発振器２５２に出力する。
　タイミング調整回路２６１は、高速クロックＨＣの立下りエッジに同期して伝送信号Ｔ（伝送後）をラッチするＤ型フリップフロップである。タイミング調整回路２６１は、ラッチした伝送信号Ｔ（同期後）を、カウンタ回路２６２およびデータ判定回路２６３に出力する。
　カウンタ回路２６２は、高速クロックＨＣに同期して動作するカウンタである。カウンタ回路２６２は、伝送信号Ｔ（同期後）がＨｉｇｈである場合にインクリメントされる。カウンタ回路２６２は、伝送信号Ｔ（同期後）がＬｏｗである場合にデクリメントされる。カウンタ回路２６２は、伝送信号Ｔ（同期後）の立ち上がりエッジ（固定エッジ）で初期値にリセットされる。
　カウンタ回路２６２は、伝送信号Ｔ（同期後）がＨｉｇｈである期間を第１の計数としてカウントする第１のカウンタと、伝送信号Ｔ（同期後）がＬｏｗである期間を第２の計数としてカウントする第２のカウンタとに分離していてもよい。
　カウンタ回路２６２は、伝送信号Ｔ（同期後）の立ち上がりエッジ（固定エッジ）に挟まれた期間において、伝送信号Ｔ（同期後）がＨｉｇｈである期間と、伝送信号Ｔ（同期後）がＬｏｗである期間と、の比率をカウントする。すなわち、カウンタ回路２６２は、伝送信号Ｔ（同期後）のデューティ比を判定している。
　本実施形態において、カウント値ＣＮＴの初期値はゼロである。なお、カウント値ＣＮＴの初期値はゼロに限定されない。例えば、カウント値ＣＮＴの初期値は、カウント値ＣＮＴが負の数にならないように設定されていてもよい。
　カウンタ回路２６２は、カウント値ＣＮＴをデータ判定回路２６３に出力する。
　データ判定回路２６３は、カウンタ回路２６２からカウント値ＣＮＴを取得する。データ判定回路２６３は、伝送信号Ｔ（同期後）の立ち上がりエッジによりカウント値ＣＮＴが初期値にリセットされる際、リセットされる前のカウント値ＣＮＴとカウンタ回路２６２の初期値とを比較する。カウント値ＣＮＴがカウンタ回路２６２の初期値より小さい場合、データ判定回路２６３は、伝送信号ＴがＨｉｇｈである期間のパルス幅が短くなるように変調されていると判定し、検出データＤＤとしてＬｏｗを出力する。カウント値ＣＮＴがカウンタ回路２６２の初期値よりも大きい場合、データ判定回路２６３は、伝送信号ＴがＨｉｇｈである期間のパルス幅が長くなるように変調されていると判定し、検出データＤＤとしてＨｉｇｈを出力する。
　高速クロックＨＣが基準クロックＲＣよりも周波数がより高いクロックであるほど、データ判定回路２６３によるデータの復調はより正確になる。
　本実施形態に係る内視鏡システム１００によれば、伝送信号Ｔに同期した高速クロックＨＣを生成し、高速クロックＨＣに同期したカウンタ回路２６２により伝送信号Ｔのデューティ比をカウントし、多重化された伝送信号Ｔから制御信号を検出する。そのため、内視鏡システム１００は、多重化された伝送信号Ｔと伝送信号から分離した高速クロックＨＣとの位相差がある場合であっても、多重化された伝送信号から制御信号を正しく復調できる。
　データ検出回路２６は、基準クロックＲＣよりも高速な高速クロックＨＣに同期して伝送信号Ｔのデューティ比をカウントする。そのため、多重化された伝送信号Ｔと伝送信号から分離した高速クロックＨＣとに位相差がある場合であっても、データ検出回路２６は、伝送信号Ｔのパルス幅が短く変調（ＰＷＭ１）されているか、伝送信号Ｔのパルス幅が長く変調（ＰＷＭ２）されているかを、正しく検出できる。
　以上、本発明の第一実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。また、上述の実施形態および変形例において示す構成要素は適宜に組み合わせて構成することが可能である。
（変形例１－１）
　上記実施形態において、パルス幅変調においてエッジの位置が変わらない固定エッジは、基準クロックＲＣの立ち上がりエッジである。しかしながら、パルス幅変調の態様はこれに限定されない。固定エッジは、基準クロックＲＣの立下りエッジでもよい。この場合、高速クロック生成回路２５は、伝送信号Ｔ（伝送後）の立下りエッジを基準として動作する。また、カウンタ回路２６２は、伝送信号Ｔ（同期後）の立下りエッジでカウント値ＣＮＴを初期値にリセットする。
（第二実施形態）
　本発明の第二実施形態に係る内視鏡システム１００Ｂについて、図５を参照して説明する。以降の説明において、既に説明したものと共通する構成については、同一の符号を付して重複する説明を省略する。内視鏡システム１００Ｂは、第一実施形態に係る内視鏡システム１００と比較して、データ検出回路２６のカウンタ回路２６２の動作が異なる。
　図５は、データ検出回路２６のタイミングチャートである。
　カウンタ回路２６２は、伝送信号Ｔ（同期後）のデータが反転してから所定期間においてカウント値ＣＮＴの減加算を無効化する（図５においてカウント方向が「Ｘ」と記載）。カウンタ回路２６２がカウント値ＣＮＴの減加算を無効化する所定期間を「減加算無効化期間」とする。図５に示す例において、減加算無効化期間は、高速クロックＨＣの１クロック分の期間である。
　具体的には、図５に示すように、カウンタ回路２６２は、伝送信号Ｔ（同期後）のデータがＨｉｇｈからＬｏｗに反転してから１クロックの期間においてカウント値ＣＮＴをデクリメントせずに維持する。また、カウンタ回路２６２は、伝送信号Ｔ（同期後）のデータがＬｏｗからＨｉｇｈに反転してから１クロックの期間においてカウント値ＣＮＴをインクリメントせずに維持する。
　図５に示すような伝送信号Ｔ（伝送後）に含まれる外乱ノイズにより、伝送信号Ｔ（同期後）にパルス状のノイズ（疑似パルス）が含まれる場合において、カウンタ回路２６２は疑似パルスの影響を低減できる。カウンタ回路２６２は、疑似パルスの影響を完全には排除できないが、疑似パルスのパルス幅が短ければ、多重化された伝送信号から制御信号を正しく復調するために十分なデューティ比を検出できる。
　本実施形態に係る内視鏡システム１００Ｂによれば、伝送信号Ｔに同期した高速クロックＨＣを生成し、高速クロックＨＣに同期したカウンタ回路２６２により伝送信号Ｔのデューティ比をカウントし、多重化された伝送信号Ｔから制御信号を検出する。そのため、上記の減加算無効化期間を設けない場合であっても、内視鏡システム１００Ｂは、特許文献１等に記載の従来技術と比較して、疑似パルスが含まれる伝送信号Ｔ（同期後）から制御信号を検出しやすい。
　本実施形態に係る内視鏡システム１００Ｂによれば、減加算無効化期間を設けることにより、疑似パルスが含まれる伝送信号Ｔ（同期後）から疑似パルスの影響を低減して制御信号を正確に復調できる。
　以上、本発明の第二実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。また、上述の実施形態および変形例において示す構成要素は適宜に組み合わせて構成することが可能である。
（変形例２－１）
　上記実施形態において、カウンタ回路２６２における減加算無効化期間は１クロックである。しなしながら、カウンタ回路２６２の動作態様はこれに限定されない。減加算無効化期間は、１クロックより長い期間であってもよい。カウンタ回路２６２は、減加算無効化期間を長くすることにより、パルス幅がより長い疑似パルスの影響を低減できる。
（第三実施形態）
　本発明の第三実施形態に係る内視鏡システム１００Ｃについて、図６から図８を参照して説明する。以降の説明において、既に説明したものと共通する構成については、同一の符号を付して重複する説明を省略する。内視鏡システム１００Ｃは、第一実施形態に係る内視鏡システム１００と比較して、高速クロック生成回路２５の代わりに高速クロック生成回路２５Ｃを備える。
　図６は、伝送信号Ｔを多重化および復調する回路を示す図である。
　高速クロック生成回路２５Ｃは、制御信号線３３を経由してコントロールユニット６から出力される多重化された伝送信号Ｔから、高速クロックＨＣを生成するＰＬＬ（phase locked loop）回路である。
　高速クロック生成回路２５Ｃは、比較器２５１Ｃと、電圧制御発振器２５２と、分周器２５３と、ＬＯＣＫ検出器２５４と、を有する。比較器２５１Ｃ、電圧制御発振器２５２、分周器２５３およびＬＯＣＫ検出器２５４は、公知のＰＬＬ回路から適宜選択した回路である。電圧制御発振器２５２はローパスフィルタ等を含む。
　比較器２５１Ｃは、位相周波数検出器（ＰＦＤ）２５１ａと、位相検出器（ＰＤ）２５１ｂと、を有する。位相検出器（ＰＤ）２５１ｂは、分周クロックＤＣの立ち上がりエッジと、伝送信号Ｔ（伝送後）の立ち上がりエッジ（固定エッジ）と、の位相差を表す電圧信号を生成する。
　比較器２５１Ｃは、位相周波数検出器（ＰＦＤ）２５１ａを用いて２入力の周波数を比較する周波数比較モードと、位相検出器（ＰＤ）２５１ｂを用いて２入力の位相を比較する位相比較モードの２種類の動作モードを切り替えて動作する。
　ＬＯＣＫ検出器２５４は、比較器２５１Ｃと電圧制御発振器２５２と分周器２５３とで構成されるＰＬＬ（phase locked loop）回路におけるＬＯＣＫ状態を検出する。ＬＯＣＫ検出器２５４は、比較器２５１Ｃによる２入力の比較結果が一致する場合、ＬＯＣＫ信号をアサートする。ＬＯＣＫ検出器２５４は、ＬＯＣＫ信号を高速クロック生成回路２５Ｃに出力する。
　図７は、周波数比較モードで動作する高速クロック生成回路２５Ｃのタイミングチャートである。動作モードが周波数比較モードである場合、高速クロック生成回路２５Ｃは、分周クロックＤＣと伝送信号Ｔ（伝送後）との周波数差がなくなるように分周クロックＤＣを制御する。さらに周波数比較モードは、分周クロックＤＣと伝送信号Ｔ（伝送後）の位相がなくなるように分周クロックＤＣを制御する。
　図８は、位相比較モードで動作する高速クロック生成回路２５Ｃのタイミングチャートである。動作モードが位相比較モードである場合、高速クロック生成回路２５Ｃは、分周クロックＤＣと伝送信号Ｔ（伝送後）との位相差がなくなるように分周クロックＤＣを制御する。
　外乱ノイズが発生した後において、位相比較モードにおいて位相差がなくなるまでの期間Ｌ２（図８参照）は、周波数比較モードにおいて周波数差がなくなるまでの期間Ｌ１（図７参照）より短い。周波数比較モードが位相差および周波数差を比較する場合も、位相比較モードにおいて位相差がなくなるまでの期間は、周波数比較モードにおいて位相差および周波数差がなくなるまでの期間より短い。高速クロック生成回路２５Ｃは、周波数比較モードにおいて、分周クロックＤＣのエッジ数と伝送信号Ｔ（伝送後）のエッジ数とを揃えるように分周クロックＤＣを制御するため、エッジを有するパルス状の外乱ノイズの影響を受けやすいためである。
　そこで、高速クロック生成回路２５Ｃは、電源投入後のスタートアップ期間のみ動作モードを周波数比較モードとし、それ以降において動作モードを位相比較モードに切り替える。
　高速クロック生成回路２５Ｃは、電源投入後のスタートアップ期間においては、動作モードを周波数比較モードとして、分周クロックＤＣを制御する。分周クロックＤＣは、基準クロックＲＣと同じ周波数となるように制御される。
　分周クロックＤＣと伝送信号Ｔ（伝送後）との位相差および周波数差がなくなると、ＬＯＣＫ検出器２５４はＬＯＣＫ信号をアサートする。ＬＯＣＫ信号がアサートされると、高速クロック生成回路２５Ｃは動作モードを周波数比較モードから位相比較モードに切り替える。
　本実施形態に係る内視鏡システム１００Ｃによれば、電源投入後のスタートアップ期間
後において動作モードを位相比較モードに切り替えることにより、外乱ノイズが含まれる伝送信号Ｔ（伝送後）から高品質の高速クロックＨＣを生成できる。
　以上、本発明の第三実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。また、上述の実施形態および変形例において示す構成要素は適宜に組み合わせて構成することが可能である。
（変形例３－１）
　上記実施形態において、比較器２５１Ｃは、位相周波数検出器（ＰＦＤ）２５１ａと位相検出器（ＰＤ）２５１ｂとを有する。しかしながら、比較器２５１Ｃの回路構成はこれに限定されない。比較器２５１Ｃは、位相周波数検出器（ＰＦＤ）２５１ａのみを有し、ＬＯＣＫ信号がアサートされる場合に分周クロックＤＣの立下りエッジで位相周波数検出器（ＰＦＤ）２５１ａの位相比較動作をリセットする回路構成であってもよい。ＬＯＣＫ信号がアサートされると、位相周波数検出器（ＰＦＤ）２５１ａは、位相検出器（ＰＤ）２５１ｂと同様の信号を出力する。
（第四実施形態）
　本発明の第四実施形態に係る内視鏡システム１００Ｄについて、図９から図１０を参照して説明する。以降の説明において、既に説明したものと共通する構成については、同一の符号を付して重複する説明を省略する。内視鏡システム１００Ｄは、第一実施形態に係る内視鏡システム１００と比較して、高速クロック生成回路２５の代わりに高速クロック生成回路２５Ｄを備える。
　図９は、伝送信号Ｔを多重化および復調する回路を示す図である。
　高速クロック生成回路２５Ｄは、制御信号線３３を経由してコントロールユニット６から出力される多重化された伝送信号Ｔから、高速クロックＨＣを生成するＰＬＬ（phase locked loop）回路である。
　高速クロック生成回路２５Ｄは、比較器２５１と、電圧制御発振器２５２と、分周器２５３と、マスク信号生成回路２５５と、を有する。
　図１０は、マスク信号生成回路２５５のタイミングチャートである。
　マスク信号生成回路２５５は、分周クロックＤＣの立ち上がりエッジ（固定エッジ）の前後の所定期間においてアサートされるマスク信号ＭＳを生成する。マスク信号ＭＳをアサート（本実施形態においてはＨｉｇｈ）とする所定期間を「マスク期間」とする。図１０に示す例において、マスク期間は、高速クロックＨＣの４クロック分の期間である。マスク信号生成回路２５５は、マスク信号ＭＳを比較器２５１に出力する。
　比較器２５１は、マスク信号ＭＳがアサートされるマスク期間のみ、分周クロックＤＣと伝送信号Ｔ（伝送後）との比較を実施する。そのため、図１０に示すように、マスク期間以外の期間において外乱ノイズが伝送信号Ｔ（伝送後）に含まれる場合、比較器２５１は外乱ノイズの影響を排除できる。その結果、高速クロック生成回路２５Ｄは、伝送信号Ｔ（伝送後）から高品質の高速クロックＨＣを生成できる。
　本実施形態に係る内視鏡システム１００Ｄによれば、マスク信号ＭＳを用いることにより、外乱ノイズが含まれる伝送信号Ｔ（伝送後）から高品質の高速クロックＨＣを生成できる。
　以上、本発明の第四実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。また、上述の実施形態および変形例において示す構成要素は適宜に組み合わせて構成することが可能である。
（変形例４－１）
　上記実施形態において、比較器２５１は、位相周波数検出器（ＰＦＤ）２５１ａのみを有する。しかしながら、比較器２５１の回路構成はこれに限定されない。比較器２５１は、第三実施形態の比較器２５１Ｃのように、位相検出器（ＰＤ）２５１ｂを有してもよい。位相検出器（ＰＤ）２５１ｂは、マスク信号がアサートされるマスク期間のみ、分周クロックＤＣと伝送信号Ｔ（伝送後）との比較を実施する。これにより、比較器２５１は、外乱ノイズの影響を排除できる。その結果、高速クロック生成回路２５Ｄは、伝送信号Ｔ（伝送後）から高品質の高速クロックＨＣを生成できる。
（第五実施形態）
　本発明の第五実施形態に係る内視鏡システム１００Ｅについて、図１１から図１２を参照して説明する。以降の説明において、既に説明したものと共通する構成については、同一の符号を付して重複する説明を省略する。内視鏡システム１００Ｅは、第一実施形態に係る内視鏡システム１００と比較して、高速クロック生成回路２５の代わりに高速クロック生成回路２５Ｅを備える。
　図１１は、伝送信号Ｔを多重化および復調する回路を示す図である。
　高速クロック生成回路２５Ｅは、制御信号線３３を経由してコントロールユニット６から出力される多重化された伝送信号Ｔから、高速クロックＨＣを生成するＰＬＬ（phase locked loop）回路である。
　高速クロック生成回路２５Ｅは、比較器２５１と、電圧制御発振器２５２と、分周器２５３と、疑似パルス検出回路２５６と、を有する。
　図１２は、高速クロック生成回路２５Ｅのタイミングチャートである。
　疑似パルス検出回路２５６は、伝送信号Ｔ（同期後）からパルス幅が短い疑似パルスを検出する回路である。例えば、疑似パルス検出回路２５６は、パルス幅が高速クロックＨＣの１クロック分の期間であるパルスを検出する。疑似パルス検出回路２５６は、比較器２５１に出力する疑似パルス検出信号をアサートする。
　比較器２５１は、分周クロックＤＣと伝送信号Ｔ（伝送後）との位相差および周波数差を表す電圧信号を電圧制御発振器２５２に出力する。具体的には、比較器２５１は、ＵＰ信号とＤＯＷＮ信号とを電圧制御発振器２５２に出力する。ＵＰ信号は、分周クロックＤＣの周波数が伝送信号Ｔ（伝送後）の周波数より低い又は位相が遅れている場合にアサートされる。ＤＯＷＮ信号は、分周クロックＤＣの周波数が伝送信号Ｔ（伝送後）の周波数より高い又は位相が進んでいる場合にアサートされる。電圧制御発振器２５２は、ＵＰ信号とＤＯＷＮ信号に基づいて高速クロックＨＣの周波数を調整する。
　図１２に示すような外乱ノイズが伝送信号Ｔ（伝送後）に含まれる場合、比較器２５１は、分周クロックＤＣの周波数が伝送信号Ｔ（伝送後）の周波数より低いと誤認識して、ＵＰ信号をアサートする（図１２において「Ｕ」と記載）。
　電圧制御発振器２５２は、疑似パルスに基づく誤認識によりＵＰ信号がアサートされると、高速クロックＨＣの周波数を高くするように調整する。一方、電圧制御発振器２５２は、疑似パルス検出信号がアサートされると、ＵＰ信号およびＤＯＷＮ信号をリセットする（図１２において「Ｒ」と記載）。
　高速クロック生成回路２５Ｅは、疑似パルスに基づく誤認識によりアサートされたＵＰ信号をリセットすることにより、誤認識に基づく間違った周波数調整の影響を低減できる。
　外乱ノイズが発生した後において、ＵＰ信号がアサートされた影響により、分周クロックＤＣの立ち上がりエッジは伝送信号Ｔ（伝送後）の立ち上がりエッジより早まる。そのため、比較器２５１はＤＯＷＮ信号をアサートする（図１２において「Ｄ」と記載）。
　本実施形態に係る内視鏡システム１００Ｅによれば、検出した疑似パルスを用いてＵＰ信号およびＤＯＷＮ信号をリセットすることにより、外乱ノイズが含まれる伝送信号Ｔ（伝送後）から高品質の高速クロックＨＣを生成できる。
　以上、本発明の第五実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。また、上述の実施形態および変形例において示す構成要素は適宜に組み合わせて構成することが可能である。
（変形例５－１）
　上記実施形態において、電圧制御発振器２５２は、疑似パルス検出信号がアサートされると、ＵＰ信号およびＤＯＷＮ信号をリセットする。しかしながら、電圧制御発振器２５２は、より積極的にＵＰ信号およびＤＯＷＮ信号を制御してもよい。図１３は、高速クロック生成回路２５Ｅの変形例のタイミングチャートである。電圧制御発振器２５２は、疑似パルスに基づく誤認識によりアサートされたＵＰ信号による間違った周波数調整を補償するために、ＤＯＷＮ信号をアサートしてもよい。誤認識に基づく間違った周波数調整の影響をより低減できる。
　各実施形態におけるプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することによって実現してもよい。なお、「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ－ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間の間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時間プログラムを保持しているものも含んでもよい。また上記プログラムは、前述した機能の一部を実現するためのものであってもよく、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであってもよい。
１００，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ　内視鏡システム
１　内視鏡
１０　挿入部
１４　スコープ
１８　操作部
２　カメラユニット（撮像装置）
２１　イメージセンサ
２４　制御回路
２５，２５Ｃ，２５Ｄ，２５Ｅ　高速クロック生成回路
２５１，２５１Ｃ　比較器
２５２　電圧制御発振器
２５３　分周器
２５４　ＬＯＣＫ検出器
２５５　マスク信号生成回路
２５６　疑似パルス検出回路
２６　データ検出回路
２６１　タイミング調整回路
２６２　カウンタ回路
２６３　データ判定回路
３　伝送ケーブル
３１　映像信号線
３２　電力信号線
３３　制御信号線
５　ユニバーサルコード
６　コントロールユニット（制御装置）
６４　基準クロック生成回路
６５　重畳信号生成回路
７　光源装置
８　表示装置

Claims (12)

  1. 　スコープとコントロールユニットとが通信可能に接続された内視鏡システムであって、
    　前記コントロールユニットは、
    　基準クロックを生成する基準クロック生成回路と、
    　前記基準クロックのデューティ比を変化させることでデータを多重化した伝送信号を生成する重畳信号生成回路と、
    　を備え、
    　前記スコープは、
    　前記伝送信号から前記基準クロックよりも周波数が高い高速クロックを生成する高速クロック生成回路と、
    　前記高速クロックに同期して、前記伝送信号の前記デューティ比を判定するカウンタ回路と、
    　前記カウンタ回路が判定した前記デューティ比に基づいて前記データを復調するデータ判定回路と、
    　を備える、
    　内視鏡システム。
  2. 　前記カウンタ回路は、前記伝送信号がＨｉｇｈとＬｏｗのいずれか一方の場合にインクリメントされ、前記伝送信号がとＬｏｗのいずれか他方の場合にデクリメントされるカウンタにより前記デューティ比を判定する、
    　請求項１に記載の内視鏡システム。
  3. 　前記カウンタ回路は、前記伝送信号がＨｉｇｈの期間を第１の計数としてカウントする第１のカウンタと、前記伝送信号がＬｏｗの期間を第２の計数としてカウントする第２のカウンタと、により前記デューティ比を判定する、
    　請求項１に記載の内視鏡システム。
  4. 　前記カウンタ回路は、前記伝送信号のエッジから所定期間においてカウント動作を無効化する、
    　請求項１に記載の内視鏡システム。
  5. 　前記高速クロック生成回路は、前記伝送信号と前記高速クロックを分周した分周クロックとを比較することにより、前記伝送信号と前記高速クロックとを同期させる、
    　請求項１に記載の内視鏡システム。
  6. 　前記高速クロック生成回路は、前記伝送信号と前記分周クロックとを比較する期間を制限するマスク信号を生成するマスク生成回路をさらに有する、
    　請求項５に記載の内視鏡システム。
  7. 　前記マスク生成回路は、前記伝送信号のエッジのうち変調されない固定エッジの前後の所定期間において有効化される前記マスク信号を生成する、
    　請求項６に記載の内視鏡システム。
  8. 　前記高速クロック生成回路は、前記伝送信号から疑似パルスを検出する疑似パルス検出回路をさらに有し、
    　前記高速クロック生成回路は、疑似パルスを検出したとき、前記前記伝送信号と前記分周クロックとの比較結果をリセットする、
    　請求項５に記載の内視鏡システム。
  9. 　内視鏡システムにおいてコントロールユニットとが通信可能に接続されたスコープであって、
    　前記コントロールユニットにおいて基準クロックのデューティ比を変化させることでデータが多重化された伝送信号を受信し、前記伝送信号から前記基準クロックよりも周波数が高い高速クロックを生成する高速クロック生成回路と、
    　前記高速クロックに同期して、前記伝送信号の前記デューティ比を判定するカウンタ回路と、
    　前記カウンタ回路が判定した前記デューティ比に基づいて前記データを復調するデータ判定回路と、
    　を備える、
    　スコープ。
  10. 　前記カウンタ回路は、前記伝送信号がＨｉｇｈとＬｏｗのいずれか一方の場合にインクリメントされ、前記伝送信号がとＬｏｗのいずれか他方の場合にデクリメントされるカウンタにより前記デューティ比を判定する、
    　請求項９に記載のスコープ。
  11. 　前記カウンタ回路は、前記伝送信号がＨｉｇｈの期間を第１の計数としてカウントする第１のカウンタと、前記伝送信号がＬｏｗの期間を第２の計数としてカウントする第２のカウンタと、により前記デューティ比を判定する、
    　請求項９に記載のスコープ。
  12. 　前記カウンタ回路は、前記伝送信号のエッジから所定期間においてカウント動作を無効化する、
    　請求項９に記載のスコープ。
PCT/JP2021/010283 2021-03-15 2021-03-15 内視鏡システムおよびスコープ WO2022195647A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
PCT/JP2021/010283 WO2022195647A1 (ja) 2021-03-15 2021-03-15 内視鏡システムおよびスコープ
US18/368,091 US20240007263A1 (en) 2021-03-15 2023-09-14 Endoscope system and scope

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2021/010283 WO2022195647A1 (ja) 2021-03-15 2021-03-15 内視鏡システムおよびスコープ

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US18/368,091 Continuation US20240007263A1 (en) 2021-03-15 2023-09-14 Endoscope system and scope

Publications (1)

Publication Number Publication Date
WO2022195647A1 true WO2022195647A1 (ja) 2022-09-22

Family

ID=83320042

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/010283 WO2022195647A1 (ja) 2021-03-15 2021-03-15 内視鏡システムおよびスコープ

Country Status (2)

Country Link
US (1) US20240007263A1 (ja)
WO (1) WO2022195647A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012010160A (ja) * 2010-06-25 2012-01-12 Hoya Corp 多重伝送システムの送受信装置および多重伝送方法
JP2013132385A (ja) * 2011-12-26 2013-07-08 Olympus Corp 電子内視鏡装置
CN103705198A (zh) * 2013-12-26 2014-04-09 深圳市开立科技有限公司 一种应用于隔离电路的信号传输方法和隔离电路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012010160A (ja) * 2010-06-25 2012-01-12 Hoya Corp 多重伝送システムの送受信装置および多重伝送方法
JP2013132385A (ja) * 2011-12-26 2013-07-08 Olympus Corp 電子内視鏡装置
CN103705198A (zh) * 2013-12-26 2014-04-09 深圳市开立科技有限公司 一种应用于隔离电路的信号传输方法和隔离电路

Also Published As

Publication number Publication date
US20240007263A1 (en) 2024-01-04

Similar Documents

Publication Publication Date Title
EP2689718B1 (en) Imaging system
EP2094002A2 (en) Electronic communication system and endoscope system
JP2009201540A (ja) 撮像システム及び内視鏡システム
JP5588949B2 (ja) 内視鏡システム及び内視鏡の外部制御装置
EP2545845B1 (en) Electronic endoscopic apparatus
WO2020070974A1 (ja) 送信装置、受信装置及び送受信システム
JP2013078377A (ja) 内視鏡システム及び内視鏡の外部制御装置
JP6116766B1 (ja) 処理装置および処理システム
JP2013075100A (ja) 内視鏡システム及び内視鏡の外部制御装置
WO2022195647A1 (ja) 内視鏡システムおよびスコープ
US8934004B2 (en) Endoscope system
JP2000165759A (ja) 内視鏡撮像装置
JP2012010160A (ja) 多重伝送システムの送受信装置および多重伝送方法
US5485220A (en) Sync stripper circuit
JP6189081B2 (ja) 電子内視鏡用プロセッサ、電子内視鏡システムおよび画像処理装置
JP6173766B2 (ja) 電子内視鏡用プロセッサ、電子内視鏡システムおよび画像処理装置
JP2016111557A (ja) 内視鏡装置
US11844496B2 (en) Imaging system
JP6747871B2 (ja) 撮像装置
JP2008301017A (ja) デジタル方式パルス幅変調装置
CN107534743B (zh) 摄像装置
JP2007165955A (ja) 垂直同期信号生成装置
JP5017199B2 (ja) 遅延回路
JP3876794B2 (ja) 垂直同期信号処理回路
JP6482745B2 (ja) 撮像装置及び内視鏡システム

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21931403

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21931403

Country of ref document: EP

Kind code of ref document: A1