WO2022176271A1 - 整流回路、整流回路の制御方法 - Google Patents

整流回路、整流回路の制御方法 Download PDF

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WO2022176271A1
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mosfet
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明寛 三輪
浩幸 庄司
順一 坂野
智之 内海
孝裕 樋口
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株式会社日立パワーデバイス
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    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to the configuration and control of a rectifier circuit that converts alternating current to direct current, and more particularly to a technique effectively applied to a rectifier circuit configured by connecting a plurality of MOSFETs in multiple stages.
  • synchronous rectification of diodes and MOSFETs is used to rectify AC to DC. Rectification using a diode has the problem of large loss due to voltage drop due to the built-in potential of the diode. On the other hand, the synchronous rectification of the MOSFET has a low loss because the MOSFET has no built-in potential and the forward current rises from 0V. Therefore, MOSFET synchronous rectification is mainly used for rectification with lower loss.
  • Patent Document 1 describes a low-loss rectifier circuit used in an alternator in which a control circuit and a MOSFET are mounted in one package.
  • This rectifier circuit is mainly composed of a comparison circuit, a drive circuit, a capacitor that supplies power to them, and a MOSFET.
  • a comparison circuit connected to the drain and source of the MOSFET detects the forward voltage of the parasitic diode of the MOSFET, and a signal is input to the drive circuit to turn on the MOSFET.
  • a capacitor is connected across the drain-source of the MOSFET and charges the power necessary to power the comparator and drive circuits when the MOSFET is off.
  • Patent Document 2 discloses a rectifier circuit having a configuration in which a plurality of MOSFETs are connected in multiple stages.
  • This rectifier circuit mainly includes a plurality of MOSFETs connected in multiple stages, a plurality of drive circuits and comparison circuits that generate signals for controlling the on/off of the plurality of MOSFETs, and a power source for the plurality of drive circuits and comparison circuits. It consists of a plurality of booster circuits that supply voltage.
  • a plurality of comparison circuits independently detect the drain-source voltages of the plurality of MOSFETs and independently control the on/off timings of the plurality of MOSFETs.
  • one comparison circuit is connected to one MOSFET, and the driving of the MOSFET is controlled based on the forward voltage of the parasitic diode of the MOSFET detected by the comparison circuit.
  • a rectifier circuit having a configuration in which a plurality of MOSFETs are connected in multiple stages.
  • a comparison circuit is connected to each of the plurality of MOSFETs, and the driving of each of the plurality of MOSFETs is independently controlled based on the drain-source voltage of the MOSFET detected by each comparison circuit. is doing. Therefore, the same number of comparison circuits as the number of MOSFETs is required.
  • an object of the present invention is to provide a rectifier circuit configured by connecting a plurality of MOSFETs in multiple stages, and a low-loss and highly reliable rectifier circuit capable of interlocking and controlling a plurality of MOSFETs based on one detected voltage, and its control. It is to provide a method.
  • the present invention provides a plurality of MOSFETs connected in multiple stages between a first terminal and a second terminal, and drain-source of one or more MOSFETs among the plurality of MOSFETs.
  • a control circuit that detects a voltage between the A comparison circuit that compares a detection voltage obtained by detecting the drain-source voltage of one MOSFET or the sum of the drain-source voltages of two or more MOSFETs with the predetermined threshold voltage, and the comparison result of the comparison circuit and a plurality of drive circuits for controlling on/off of the plurality of MOSFETs based on the result of the comparison by the comparison circuit, wherein the control circuit turns on/off the plurality of MOSFETs including at least the MOSFET to be detected based on the comparison result of the comparison circuit. are controlled in conjunction with each other.
  • the present invention provides a control method for a rectifier circuit configured by connecting a plurality of MOSFETs in multiple stages, wherein the voltage between the drain and source of one MOSFET or the voltage between the drain and source of two or more MOSFETs among the plurality of MOSFETs is A detection voltage obtained by detecting the total voltage is compared with a predetermined threshold voltage, and on/off of a plurality of MOSFETs including at least the MOSFET to be detected is interlocked based on the comparison result. .
  • a low-loss and highly reliable rectifier circuit capable of interlocking and controlling a plurality of MOSFETs based on one detected voltage, and a control method thereof. can be realized.
  • FIG. 2 is a diagram showing an output waveform of a drive circuit when the rectifier circuit of FIG. 1 rectifies a sinusoidal current;
  • FIG. It is a figure which shows the modification of FIG. (Modification 1) It is a figure which shows the structure of the rectifier circuit which concerns on Example 2 of this invention.
  • FIG. 5 is a diagram showing a modification of FIG. 4;
  • Modification 2 It is a figure which shows the structure of the rectifier circuit which concerns on Example 3 of this invention.
  • FIG. 8 is a diagram showing a modification of FIG.
  • FIG. 7 (Modification 3) It is a figure which shows the structure of the rectifier circuit based on Example 5 of this invention. It is a figure which shows the structure of the rectifier circuit which concerns on Example 6 of this invention.
  • 11 is a diagram showing output waveforms of the drive circuit when the rectifier circuit of FIG. 10 rectifies a sinusoidal current;
  • FIG. 11 is a diagram showing the relationship between the voltage of a capacitor and the accumulated charge in the rectifier circuit of FIG. 10;
  • FIG. 11 is a diagram showing the relationship between the voltage of a capacitor and the accumulated charge in the rectifier circuit of FIG. 10;
  • FIG. It is a figure which shows the structure of the semiconductor package based on Example 7 of this invention.
  • FIG. 12 is a diagram showing the configuration of a front-end power supply according to Example 8 of the present invention. It is a figure which shows the structure of the conventional rectifier circuit.
  • FIG. 3 is a diagram showing a modification (modification 1) of FIG. 1
  • FIG. 18 is a configuration diagram of a conventional rectifier circuit shown as a comparative example to facilitate understanding of the configuration of the present invention.
  • FIG. 1 is a diagram showing the configuration of the rectifier circuit of this embodiment.
  • the rectifier circuit of this embodiment includes a plurality of MOSFETs Q1 to Qn connected in multiple stages between a first terminal T1 and a second terminal T2, a control circuit 1, and a plurality of capacitors C1. ⁇ Cn.
  • the control circuit 1 is composed of a comparison circuit COMPa, a plurality of drive circuits GD1 to GDn, a plurality of level shift circuits LS2 to LSn, and backflow prevention diodes D1 to Dn.
  • a comparison circuit COMPa compares the detected drain-source voltage VQ1DS of the MOSFET Q1 with a predetermined threshold.
  • the driving circuits GD1 to GDn respectively generate control signals for controlling ON/OFF of the MOSFETs Q1 to Qn based on the comparison results of the comparator circuit COMPa.
  • the level shift circuits LS2 to LSn are switching elements that level shift the signal generated by the comparison circuit COMPa.
  • the capacitors C1-Cn supply power to the comparison circuit COMPa and the drive circuits GD1-GDn. Due to the positive voltage of the voltage VT2T1 applied between the second terminal T2 and the first terminal T1 when the MOSFETs Q1 to Qn are off, Dn, Cn, . . . Capacitors C1-Cn are charged with a current flowing from the second terminal T2 to the first terminal T1.
  • FIG. 2 is a diagram showing a control method when the rectifier circuit of this embodiment rectifies a sinusoidal current.
  • V TH1 and V TH2 represent two different thresholds of the comparison circuit COMPa. It is assumed that the value of V TH1 is smaller than V TH2 .
  • IS indicates the current flowing from the first terminal T1 to the second terminal T2.
  • VTHa indicates the threshold voltage of the comparison circuit COMPa.
  • the operation at turn-on will be described.
  • the voltage VT2T1 applied between the second terminal T2 and the first terminal T1 is a positive value
  • the MOSFET Q1 divides the VT2T1 by the MOSFETs Q1 to Qn.
  • the drain-source voltage VQ1DS of MOSFET Q1 is a positive value.
  • V T2T1 turns to a negative value from this state
  • I S increases and I S flows through the body diodes of MOSFETs Q1-Qn.
  • VQ1DS becomes a negative value due to the forward voltage of the body diode.
  • comparator COMPa produces an ON result.
  • the drive circuits GD1-GDn Based on the results, the drive circuits GD1-GDn generate signals for turning on the MOSFETs Q1-Qn, the gate-source voltages V Q1GS -V QnGS of the MOSFETs Q1-Qn rise, and the MOSFETs Q1-Qn are turned on.
  • VQ1DS is equal to the negative value of the voltage defined by the product of the ON resistance of MOSFET Q1 and IS .
  • VQ1DS increases .
  • the comparator circuit COMPa produces an OFF result.
  • the drive circuits GD1-GDn Based on the results, the drive circuits GD1-GDn generate signals to turn off the MOSFETs Q1-Qn, respectively, the gate-source voltages V Q1GS -V QnGS of the MOSFETs Q1-Qn drop, and the MOSFETs Q1-Qn turn off.
  • V Q1DS becomes smaller than the first threshold value V TH1 to turn on, and IS flows through the MOSFET to increase V Q1DS and V Q1DS >V TH1 . Then, the turn-off operation is repeated in a short period of time, causing chattering.
  • V Q1DS is compared to a second threshold V TH2 that is greater than the first threshold V TH1 .
  • the capacitors C1-Cn are charged again by the negative voltage of the voltage VT2T1 applied between the second terminal T2 and the first terminal T1.
  • the advantage of this embodiment is that one comparison circuit is used in a rectifier circuit having a configuration in which a plurality of MOSFETs are connected in multiple stages.
  • the failure rate of the control circuit 1 can be reduced compared to the configuration using the same number of comparison circuits COMPa1 to COMPan as the plurality of MOSFETs Q1 to Qn, realizing a highly reliable rectifier circuit. can.
  • Fig. 3 shows a modification of this embodiment.
  • the level shift circuits LS2 to LSn (a plurality of switching elements for level-shifting the comparison result of the comparator circuit COMPa) are connected in series, whereas in the rectifier circuit shown in FIG. Circuits LS2 to LSn are arranged in parallel with each other.
  • FIG. 4 shows a configuration for detecting the sum of drain-source voltages of two MOSFETs Q1 and Q2.
  • FIG. 5 is a modification (modification 2) of FIG. 4, showing a configuration for detecting the total drain-source voltage of all MOSFETs Q1 to Qn.
  • the absolute value of the detected voltage may not be sufficiently large with respect to the noise mixed in the detected voltage, depending on the on-resistance of the MOSFET Q1 and the value of IS.
  • mixed noise may sharply change the magnitude relationship between the detected voltage and the first threshold value V TH1 or between the detected voltage and the second threshold value V TH2 , resulting in chattering as described above.
  • This can be improved by setting the first threshold V TH1 and the second threshold V TH2 smaller, but in that case the synchronous rectification period is reduced and the loss generated in the rectifier circuit is increased.
  • the total drain-source voltage of the two MOSFETs Q1 and Q2 is detected, or as shown in FIG. is configured to detect That is, the sum of the drain-source voltages of an arbitrary number of two or more MOSFETs connected in series in multiple stages is detected so that the absolute value of the detected voltage is sufficiently large with respect to mixed noise.
  • the advantage of this embodiment is an increase in detection voltage. Chattering can be suppressed by increasing the detected voltage relative to noise mixed in the detected voltage.
  • FIG. 6 is a diagram showing the configuration of the rectifier circuit of this embodiment, which is shown as a modification of FIG.
  • the rectifier circuit of this embodiment uses capacitors CC2 to CCn as level shift circuits LS2 to LSn instead of the switching elements in FIG.
  • An advantage of this embodiment is that it is not necessary to use a switching element for level-shifting the comparison result of the comparison circuit COMPa. 1, 3, and 4, the capacitors CC2 to CCn may be used in place of the switching elements.
  • the plurality of capacitors CC2-CCn may be connected in parallel with each other like the level shift circuits LS2-LSn of the rectifier circuit shown in FIG.
  • FIG. 7 shows a configuration having resistors for voltage division of capacitors that supply power to the comparison circuit and the drive circuit.
  • FIG. 8 is a modification (modification 3) of FIG. 7, showing a configuration having Zener diodes for voltage division of capacitors that supply power to the comparison circuit and the drive circuit.
  • the voltages of the capacitors C1 to Cn may not be evenly divided with respect to the voltage VT2T1 applied between the second terminal T2 and the first terminal T1. Thereby, for example, if the voltage of any capacitor is less than the minimum voltage VCC_MIN for the drive circuit connected to that capacitor to operate, the drive circuit will not be able to generate an on/off signal. In this case, the rectified current IS flows through the parasitic diode of the MOSFET whose ON/OFF is controlled by the drive circuit, so that the loss reduction effect of synchronous rectification is lost.
  • the voltages of the capacitors C1 to Cn are approximately evenly divided with respect to the voltage VT2T1 applied between the second terminal T2 and the first terminal T1.
  • voltage dividing resistors R1 to Rn are connected in parallel to capacitors C1 to Cn, respectively. For example, if the values of the voltage dividing resistors R1 to Rn are set equal, the voltage of the capacitors C1 to Cn is approximately The pressure is evenly divided.
  • Zener diodes ZD1 to ZDn are connected in parallel to capacitors C1 to Cn, respectively.
  • a value obtained by dividing the maximum positive voltage V T2T1_MAX applied between the second terminal T2 and the first terminal T1 by the number of points n of the capacitors C1 to Cn and the Zener voltage V Z of the Zener diodes ZD1 to ZDn are substantially equal, the voltages across the capacitors C1-Cn are substantially evenly divided with respect to the maximum positive voltage VT2T1_MAX applied between the second terminal T2 and the first terminal T1.
  • the voltages of the capacitors C1 to Cn are roughly evenly divided with respect to the maximum value VT2T1_MAX of the positive voltage applied between the second terminal T2 and the first terminal T1. This has the effect of securing the power supply to the comparison circuit and the drive circuit and continuing the operation of the rectifier circuit.
  • FIG. 9 is a diagram showing a configuration using an external power supply for supplying power to the comparison circuit and the drive circuit, showing a modification of the configuration of FIG. 6 having an external power supply P instead of the capacitor C1.
  • Zener diodes ZD1 to ZDn are connected in parallel to capacitors C1 to Cn, it may be difficult to obtain Zener diodes ZD1 to ZDn that provide a desired Zener voltage.
  • the comparison circuit COMPa and the drive circuit GD1 are configured so that the power is supplied from the external power supply P.
  • the power of the drive circuits GD2-GDn is supplied by the capacitors C2-Cn.
  • a bootstrap circuit is configured to charge the capacitors C2 to Cn with an external power supply P.
  • the power supplied to the comparison circuit COMPa and the drive circuits GD1 to GDn is stabilized to improve the operation continuity of the rectifier circuit, and the resistors R1 to Rn shown in FIG. It is possible to realize a rectifier circuit in which the loss caused by the resistance of is reduced.
  • the capacitor C1 supplies power to the comparison circuit COMPa and the drive circuit GD1, while the capacitors C2 to Cn supply power to the connected drive circuits GD2 to GDn, respectively. Therefore, the charge amount ⁇ Q1 released from the capacitor C1 is larger than the charge amount ⁇ Q2 released from C2 to Cn during one ON period of the MOSFET.
  • the capacitors C1 to Cn are charged with a common current during one OFF period of the MOSFET, the amount of charge supplied to the capacitors C1 to Cn during the OFF period is equal. As a result, while the capacitors C1 to Cn repeat charging and discharging, the voltage of the capacitors C2 to Cn is becomes dominant, and the voltage on capacitor C1 may become zero.
  • comparison circuits COMPa and COMPb for detecting the voltage VT2T1 applied between the second terminal T2 and the first terminal T1 and the comparison result of the comparison circuit COMPa drive circuits GD2 to GDn for generating signals for controlling the on/off of MOSFETs Q2 to Qn based on the comparison results of the comparison circuit COMPb, a drive circuit GD1 for generating signals for controlling the on/off of MOSFET Q1 based on the comparison result of the comparison circuit COMPb, and a comparison circuit COMPa. and capacitors C1 to Cn for supplying power to COMPb and drive circuits GD1 to GDn, and a Zener diode ZD1 connected in parallel to the capacitor C1.
  • a period for charging only the capacitor C1 that supplies power to the comparison circuit COMPa, another comparison circuit COMPb, and the drive circuit GD1, and a period for charging all the capacitors C1 to Cn are provided. to control.
  • the comparison circuit COMPa compares the detected voltage with a first threshold V TH1 and a second threshold V TH2 which will be described later. Also, the comparison circuit COMPb compares two different thresholds and the detected voltage, which will be described later. Of the two different thresholds, one threshold is equal to the first threshold V TH1 and the other threshold is a third threshold V TH3 that is greater than the first threshold V TH1 and less than the second threshold V TH2 .
  • FIG. 11 is a diagram showing a control method when the rectifier circuit of this embodiment shown in FIG. 10 rectifies a sinusoidal current.
  • V THa and V THb indicate the threshold voltages of the comparison circuits COMPa and COMPb, respectively.
  • Time t1 indicates the moment when the value of the voltage VT2T1 applied between the second terminal T2 and the first terminal T1 becomes smaller than the first threshold value VTH1 .
  • the comparison circuits COMPa and COMPb generate ON signals
  • the driving circuits GD1 to GDn generate signals for controlling the MOSFETs Q1 to Qn to ON.
  • the gate-source voltages V Q1GS to V QnGS of the MOSFETs Q1 to Qn rise, turning on the MOSFETs Q1 to Qn.
  • rectified current I S flows through MOSFETs Q1-Qn.
  • Time t2 indicates the moment when the value of VT2T1 becomes greater than the third threshold VTH3 .
  • the comparison circuit COMPb generates an off signal, and based on the result, the driving circuit GD1 generates a signal for controlling the MOSFET Q1 to be off.
  • the gate-source voltage VQ1GS of MOSFET Q1 drops and MOSFET Q1 turns off.
  • Time t3 indicates the moment when the rectified current IS becomes 0 and the value of VT2T1 becomes 0 .
  • I S flows through the parasitic diode of MOSFET Q1 and MOSFETs Q2-Qn.
  • Time t4 indicates the moment when the value of VT2T1 becomes greater than the second threshold value VTH2 .
  • the size of the overcurrent protection resistor (not shown) connected in series with the capacitors C2 to Cn is made sufficiently larger than the ON resistance of each of the MOSFETs Q2 to Qn. Only the capacitor C1 is charged by the current flowing from the second terminal T2 to the first terminal T1 via the capacitor C1.
  • the comparison circuit COMPa generates an off signal, and the driving circuits GD2 to GDn generate signals to turn off the MOSFETs Q2 to Qn.
  • the gate-source voltages V Q2GS to V QnGS of the MOSFETs Q2 to Qn drop, turning off the MOSFETs Q2 to Qn.
  • An advantage of this embodiment is that by providing a period for charging only the capacitor C1, the voltage of the capacitor C1 does not become 0 even after repeated charging and discharging of the capacitors C1 to Cn. As a result, the rectifying circuit can continue the rectifying operation.
  • FIG. 12 A method of setting the voltage VZ1 of the Zener diode ZD1 and the second threshold VTH2 will be described with reference to FIGS. 12 and 13.
  • FIG. 12 A method of setting the voltage VZ1 of the Zener diode ZD1 and the second threshold VTH2 will be described with reference to FIGS. 12 and 13.
  • FIG. 12 is a diagram showing the relationship between the voltage V C2 of the capacitor C2 and the accumulated charge Q C2 at times t 1 and t 4 .
  • ⁇ Q C2 represents the amount of charge required by the driving circuit GD2 to generate a signal to turn on the MOSFET Q2 during the period t1 to t4. When MOSFET Q2 is off, capacitor C2 is charged.
  • the maximum value of the voltage VC2 at time t1 is the maximum value VT2T1_MAX of the positive voltage VT2T1 applied between the second terminal T2 and the first terminal T1 minus the Zener voltage VZ1 of the Zener diode ZD1
  • the value is divided by (n-1), ie, (V T2T1_MAX - V Z1 )/(n-1). Since the amount of charge discharged by capacitor C2 is equal to ⁇ Q C2 during the period t 1 to t 4 , the voltage drop ⁇ V C2 across capacitor C2 during that period is ⁇ Q C2 /C2.
  • voltage V C2 at time t 4 is (V T2T1_MAX - V Z1 )/(n-1) - ⁇ Q C2 /C2.
  • the value of voltage V C2 at t4 must be greater than the minimum voltage V CC2_MIN that guarantees the operation of drive circuit GD2. Solving this inequality gives V Z1 ⁇ V T2T1_MAX - (n-1)(V CC2_MIN + ⁇ Q C2 /C2).
  • the second threshold VTH2 is greater than the voltage VZ1 of the Zener diode ZD1
  • the second terminal Positive voltage VT2 applied from T2 to first terminal T1 A current determined by the sum of the voltage value obtained by subtracting Vz1 from T1 and the ON resistance of MOSFETs Q2 to Qn flows from second terminal T2 to first terminal T1. until the MOSFETs Q2 to Qn are turned off.
  • the second threshold V TH2 should be less than V Z1 .
  • FIG. 13 is a diagram showing the relationship between the voltage V C1 of the capacitor C1 and the accumulated charge Q C1 at times t 1 and t 2 .
  • ⁇ Q C1 represents the amount of charge required by drive circuit GD1 and comparison circuits COMPa and COMPb to generate a signal to turn on MOSFET Q1 during period t1 to t2.
  • MOSFET Q1 is off, capacitor C1 is charged.
  • the maximum value of the voltage V C1 at time t1 is the Zener voltage V Z1 of the Zener diode ZD1 and the minimum value is the second threshold V TH2 , V TH2 ⁇ V C1 ⁇ V Z1 at time t1. Since the amount of charge discharged by capacitor C1 during period t1 to t2 is equal to ⁇ Q C1 , the voltage drop ⁇ V C1 across capacitor C2 during that period is equal to ⁇ Q C1 /C1.
  • the minimum value of voltage V C1 at time t 2 is V TH2 - ⁇ Q C1 /C1.
  • the value of the voltage V C1 at t2 must be greater than the minimum voltage V CC1_MIN that guarantees the operation of the comparison circuits COMPa and COMPb and the drive circuit GD1. . Solving this inequality gives V TH2 >V CC1_MIN + ⁇ Q C1 /C1.
  • V TH2 If the value of V TH2 is higher than the withstand voltage V DS1_MAX of MOSFET Q1, a voltage exceeding V DS1_MAX is applied to MOSFET Q1 during period t 3 to t 4 , destroying MOSFET Q1. To prevent this problem, the value of V TH2 must be less than the breakdown voltage V DS1_MAX of MOSFET Q1.
  • the voltage V Z1 of the Zener diode ZD1 and the second threshold V TH2 are V CC1_MIN + ⁇ Q C1 /C1 ⁇ V TH2 ⁇ V Z1 ⁇ V T2T1_MAX ⁇ (n ⁇ 1)(V CC2_MIN + ⁇ Q C2 /C2)
  • V TH2 ⁇ V DS1_MAX may be selected so as to satisfy V TH2 ⁇ V DS1_MAX .
  • FIG. 14 shows a configuration in which the rectifier circuit shown in modification 2 (FIG. 5) of embodiment 2 is incorporated in semiconductor package 2.
  • FIG. The semiconductor package 2 has two terminals, a first terminal T1 and a second terminal T2, as external terminals.
  • the rectifier circuit shown in FIG. 14 is used by applying a rectified voltage to the first terminal T1 and the second terminal T2.
  • FIG. 15 shows a configuration in which the rectifier circuit shown in Example 5 (FIG. 9) is incorporated in the semiconductor package 3 except for the external power supply P.
  • the semiconductor package 3 has three terminals, a first terminal T1, a second terminal T2, and a third terminal T3, as external terminals.
  • the rectifier circuit shown in FIG. 15 is used by applying a rectified voltage to the first terminal T1 and the second terminal T2, and connecting the external power source P to the first terminal T1 and the third terminal T3.
  • FIG. 16 shows a configuration in which a semiconductor package 4 incorporates a rectifier circuit having a bridge configuration using four rectifier circuits shown in Modification 2 (FIG. 5) of Embodiment 2.
  • FIG. Rectifier circuit 5 is the rectifier circuit shown in FIG. 5 as an example, and rectifier circuits 6 to 8 have the same configuration as rectifier circuit 5 .
  • the rectifier circuit 5 may use the rectifier circuit described in the other embodiments.
  • the semiconductor package 4 has four terminals, a fourth terminal T4, a fifth terminal T5, a sixth terminal T6, and a seventh terminal T7, as external terminals.
  • an AC voltage is applied to the fifth terminal T5 and the sixth terminal T6, and a rectified DC voltage is obtained from the fourth terminal T4 and the seventh terminal T7.
  • FIG. 17 shows an example of a power supply to which the rectifier circuit of the present invention described in Examples 1 to 7 is applied.
  • rectifier diodes CRD1-4 for commercial rectification rectifier diodes CRD1-4 for commercial rectification
  • freewheeling diode FWD1 freewheeling diode FWD1
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  • the present invention is not limited to the above-described embodiments, and includes various modifications.
  • the above embodiments have been described in detail to aid understanding of the present invention, and are not necessarily limited to those having all the described configurations.
  • it is possible to replace part of the configuration of one embodiment with the configuration of another embodiment and it is also possible to add the configuration of another embodiment to the configuration of one embodiment.
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Abstract

複数のＭＯＳＦＥＴを多段接続して構成する整流回路において、１つの検出電圧を基に複数のＭＯＳＦＥＴを連動制御可能な、低損失かつ信頼性の高い整流回路を提供する。第１の端子と第２の端子との間に多段接続された複数のＭＯＳＦＥＴと、前記複数のＭＯＳＦＥＴのうちの１つ以上のＭＯＳＦＥＴのドレイン－ソース間電圧を検出し、所定の閾値電圧と比較して、前記複数のＭＯＳＦＥＴのオン・オフを制御する制御信号を生成する制御回路と、を備え、前記制御回路は、前記複数のＭＯＳＦＥＴのうちの１つのＭＯＳＦＥＴのドレイン－ソース間電圧または２つ以上のＭＯＳＦＥＴのドレイン－ソース間電圧の合計を検出した検出電圧と、前記所定の閾値電圧とを比較する比較回路と、前記比較回路による比較結果に基づき、前記複数のＭＯＳＦＥＴのオン・オフを制御する複数の駆動回路とを有し、前記制御回路は、前記比較回路による比較結果に基づき、少なくとも検出対象のＭＯＳＦＥＴを含む複数のＭＯＳＦＥＴのオン・オフを連動して制御することを特徴とする。

Description

整流回路、整流回路の制御方法
　本発明は、交流を直流に変換する整流回路の構成とその制御に係り、特に、複数のＭＯＳＦＥＴを多段接続して構成する整流回路に適用して有効な技術に関する。
　一般的な整流回路では、交流を直流に整流するために、ダイオードやＭＯＳＦＥＴの同期整流が使用されている。ダイオードを用いた整流はダイオードの内蔵ポテンシャルによる電圧降下があるため損失が大きいという問題がある。これに対し、ＭＯＳＦＥＴの同期整流は、ＭＯＳＦＥＴの内蔵ポテンシャルがなく０Ｖから順方向電流が立ち上がるため損失が低い。したがって、より低損失に整流するために、主にＭＯＳＦＥＴの同期整流が用いられている。
　一方、複数のＭＯＳＦＥＴを多段接続して整流回路を構成することで、複数のＭＯＳＦＥＴの各耐圧の合計と等しい耐圧を持つ単体のＭＯＳＦＥＴと比較して、オン抵抗の合計値とコストの合計値は共に削減できることが知られている。したがって、整流時の損失をより低減するために、複数のＭＯＳＦＥＴを多段接続した回路構成の整流回路の開発が進められている。
　本技術分野の背景技術として、例えば、特許文献１のような技術がある。特許文献１には、オルタネータに用いられる低損失な整流回路として、制御回路とＭＯＳＦＥＴを１つのパッケージに搭載したものが記載されている。
　この整流回路は、主に比較回路と駆動回路、これらに電源を供給するコンデンサ、ＭＯＳＦＥＴから構成されている。電流がＭＯＳＦＥＴの寄生ダイオードを流れると、ＭＯＳＦＥＴのドレインとソースとに接続された比較回路がＭＯＳＦＥＴの寄生ダイオードの順方向電圧を検出し、駆動回路に信号が入力され、ＭＯＳＦＥＴがターンオンする。コンデンサはＭＯＳＦＥＴのドレイン－ソース間に接続されていて、ＭＯＳＦＥＴがオフしているときに、比較回路と駆動回路に電源を供給するために必要な電力を充電する。
　また、特許文献２には、複数のＭＯＳＦＥＴを多段接続した構成の整流回路が示されている。この整流回路は、主に、多段接続された複数のＭＯＳＦＥＴと、複数のＭＯＳＦＥＴのオン・オフを制御する信号をそれぞれ生成する複数の駆動回路と比較回路、複数の駆動回路と比較回路に電源を供給する複数の昇圧回路から構成される。複数の比較回路が複数のＭＯＳＦＥＴの各ドレイン－ソース電圧をそれぞれ独立して検出し、複数のＭＯＳＦＥＴのオン・オフのタイミングをそれぞれ独立して制御する。
特開２０１５－１１６０５３号公報 特開２００９－１９４７９１号公報
　上記特許文献１では、１つのＭＯＳＦＥＴに対して１つの比較回路を接続し、比較回路で検出したＭＯＳＦＥＴの寄生ダイオードの順方向電圧に基づいて、ＭＯＳＦＥＴの駆動を制御しており、上述したような複数のＭＯＳＦＥＴを多段接続した構成の整流回路については言及されていない。
　また、上記特許文献２では、複数のＭＯＳＦＥＴに対してそれぞれ比較回路を接続し、各比較回路で検出したＭＯＳＦＥＴのドレイン－ソース電圧に基づいて、複数のＭＯＳＦＥＴの各々の駆動をそれぞれ独立して制御している。したがって、複数のＭＯＳＦＥＴの点数と同数の比較回路が必要になる。
　しかしながら、整流回路を構成する部品点数が増加すると、制御回路の故障率が増加し、同期整流の効果が損なわれる可能性が大きくなる。例えば、ある１つの比較回路が故障すると、その比較回路と駆動回路を介して接続されるＭＯＳＦＥＴがオン・オフできなくなる。その結果、整流時の電流は当該ＭＯＳＦＥＴの寄生ダイオードを流れるため、同期整流による損失低減効果が損なわれる。
　そこで、本発明の目的は、複数のＭＯＳＦＥＴを多段接続して構成する整流回路において、１つの検出電圧を基に複数のＭＯＳＦＥＴを連動制御可能な、低損失かつ信頼性の高い整流回路及びその制御方法を提供することにある。
　上記課題を解決するために、本発明は、第１の端子と第２の端子との間に多段接続された複数のＭＯＳＦＥＴと、前記複数のＭＯＳＦＥＴのうちの１つ以上のＭＯＳＦＥＴのドレイン－ソース間電圧を検出し、所定の閾値電圧と比較して、前記複数のＭＯＳＦＥＴのオン・オフを制御する制御信号を生成する制御回路と、を備え、前記制御回路は、前記複数のＭＯＳＦＥＴのうちの１つのＭＯＳＦＥＴのドレイン－ソース間電圧または２つ以上のＭＯＳＦＥＴのドレイン－ソース間電圧の合計を検出した検出電圧と、前記所定の閾値電圧とを比較する比較回路と、前記比較回路による比較結果に基づき、前記複数のＭＯＳＦＥＴのオン・オフを制御する複数の駆動回路とを有し、前記制御回路は、前記比較回路による比較結果に基づき、少なくとも検出対象のＭＯＳＦＥＴを含む複数のＭＯＳＦＥＴのオン・オフを連動して制御することを特徴とする。
　また、本発明は、複数のＭＯＳＦＥＴを多段接続して構成する整流回路の制御方法において、前記複数のＭＯＳＦＥＴのうちの１つのＭＯＳＦＥＴのドレイン－ソース間電圧または２つ以上のＭＯＳＦＥＴのドレイン－ソース間電圧の合計を検出した検出電圧と、所定の閾値電圧とを比較し、当該比較結果に基づき、少なくとも検出対象のＭＯＳＦＥＴを含む複数のＭＯＳＦＥＴのオン・オフを連動して制御することを特徴とする。
　本発明によれば、複数のＭＯＳＦＥＴを多段接続して構成する整流回路において、１つの検出電圧を基に複数のＭＯＳＦＥＴを連動制御可能な、低損失かつ信頼性の高い整流回路及びその制御方法を実現することができる。
　上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
本発明の実施例１に係る整流回路の構成を示す図である。 図１の整流回路が正弦波電流を整流する場合の駆動回路の出力波形を示す図である。 図１の変形例を示す図である。（変形例１） 本発明の実施例２に係る整流回路の構成を示す図である。 図４の変形例を示す図である。（変形例２） 本発明の実施例３に係る整流回路の構成を示す図である。 本発明の実施例４に係る整流回路の構成を示す図である。 図７の変形例を示す図である。（変形例３） 本発明の実施例５に係る整流回路の構成を示す図である。 本発明の実施例６に係る整流回路の構成を示す図である。 図１０の整流回路が正弦波電流を整流する場合の駆動回路の出力波形を示す図である。 図１０の整流回路において、コンデンサの電圧と蓄積電荷の関係を示す図である。 図１０の整流回路において、コンデンサの電圧と蓄積電荷の関係を示す図である。 本発明の実施例７に係る半導体パッケージの構成を示す図である。 本発明の実施例７に係る半導体パッケージの構成を示す図である。 本発明の実施例７に係る半導体パッケージの構成を示す図である。 本発明の実施例８に係るフロントエンド電源の構成を示す図である。 従来の整流回路の構成を示す図である。
　以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
　図１から図３、及び図１８を参照して、本発明の実施例１の整流回路の構成とその制御方法について説明する。なお、図３は、図１の変形例（変形例１）を示す図であり、図１８は、本発明の構成を分かり易くするために比較例として示す従来の整流回路の構成図である。
　先ず、図１を用いて、本実施例の整流回路の構成について説明する。図１は、本実施例の整流回路の構成を示す図である。
　本実施例の整流回路は、図１に示すように、第１の端子Ｔ１と第２の端子Ｔ２との間に多段接続された複数のＭＯＳＦＥＴＱ１～Ｑｎと、制御回路１と、複数のコンデンサＣ１～Ｃｎから構成される。
　制御回路１は、比較回路ＣＯＭＰａと、複数の駆動回路ＧＤ１～ＧＤｎと、複数のレベルシフト回路ＬＳ２～ＬＳｎと、逆流防止ダイオードＤ１～Ｄｎから構成される。比較回路ＣＯＭＰａは、検出したＭＯＳＦＥＴＱ１のドレイン－ソース電圧ＶＱ１ＤＳと所定の閾値を比較する。駆動回路ＧＤ１～ＧＤｎは、比較回路ＣＯＭＰａの比較結果に基づきＭＯＳＦＥＴＱ１～Ｑｎのオン・オフを制御する制御信号をそれぞれ生成する。レベルシフト回路ＬＳ２～ＬＳｎは、比較回路ＣＯＭＰａが生成した信号をレベルシフトするスイッチング素子である。
　コンデンサＣ１～Ｃｎは、比較回路ＣＯＭＰａと駆動回路ＧＤ１～ＧＤｎに電源を供給する。ＭＯＳＦＥＴＱ１～Ｑｎがオフの時に第２の端子Ｔ２と第１の端子Ｔ１間に印加される電圧ＶＴ２Ｔ１の正の電圧よって、Ｄｎ，Ｃｎ，・・・Ｄ２，Ｃ２，Ｄ１，Ｃ１を経由して第２の端子Ｔ２から第１の端子Ｔ１へ流れる電流でコンデンサＣ１～Ｃｎは充電される。
　次に、図２を用いて、本実施例の整流回路の制御方法について説明する。図２は、本実施例の整流回路が正弦波電流を整流する場合の制御方法を示す図である。ＶＴＨ１とＶＴＨ２は比較回路ＣＯＭＰａが持つ２つの異なる閾値を示す。なお、ＶＴＨ１の値はＶＴＨ２より小さいものとする。ＩＳは第１の端子Ｔ１から第２の端子Ｔ２に流れる電流を示す。また、ＶＴＨａは、比較回路ＣＯＭＰａの閾値電圧を示している。
　先ず、ターンオン時の動作について説明する。ＭＯＳＦＥＴＱ１～Ｑｎがオフのとき、第２の端子Ｔ２と第１の端子Ｔ１間に印加される電圧ＶＴ２Ｔ１は正の値であり、ＭＯＳＦＥＴＱ１は、ＶＴ２Ｔ１をＭＯＳＦＥＴＱ１～Ｑｎで分圧しているため、ＭＯＳＦＥＴＱ１のドレイン－ソース電圧ＶＱ１ＤＳは正の値である。
　この状態からＶＴ２Ｔ１が負の値に転じると、ＩＳが増加し、ＩＳはＭＯＳＦＥＴＱ１～Ｑｎのボディダイオードを流れる。このとき、ボディダイオードの順方向電圧により、ＶＱ１ＤＳは負の値となる。ＶＱ１ＤＳの値が閾値ＶＴＨ１より小さくなると、比較回路ＣＯＭＰａはオンの結果を生成する。その結果を基に駆動回路ＧＤ１～ＧＤｎはＭＯＳＦＥＴＱ１～Ｑｎをオンする信号を生成し、ＭＯＳＦＥＴＱ１～Ｑｎのゲート－ソース電圧ＶＱ１ＧＳ～ＶＱｎＧＳが上昇し、ＭＯＳＦＥＴＱ１～Ｑｎはターンオンする。
　ＭＯＳＦＥＴＱ１～Ｑｎのターンオン後は、ＩＳはＭＯＳＦＥＴＱ１～Ｑｎを流れ、同期整流が実現される。このとき、ＶＱ１ＤＳはＭＯＳＦＥＴＱ１のオン抵抗とＩＳの積で定義される電圧の負の値に等しくなる。
　次に、ターンオフ時の動作について説明する。ＩＳが減少すると、ＶＱ１ＤＳは増加する。ＶＱ１ＤＳの値が第２の閾値ＶＴＨ２より大きくなると、比較回路ＣＯＭＰａはオフの結果を生成する。その結果を基に駆動回路ＧＤ１～ＧＤｎはＭＯＳＦＥＴＱ１～Ｑｎをオフする信号をそれぞれ生成し、ＭＯＳＦＥＴＱ１～Ｑｎのゲート－ソース電圧ＶＱ１ＧＳ～ＶＱｎＧＳが下降し、ＭＯＳＦＥＴＱ１～Ｑｎはターンオフする。
　ここで、ターンオフの条件をＶＱ１ＤＳ＞ＶＴＨ１とすると、ＶＱ１ＤＳが第１の閾値ＶＴＨ１より小さくなってターンオンし、ＩＳがＭＯＳＦＥＴを流れることによりＶＱ１ＤＳが増加してＶＱ１ＤＳ＞ＶＴＨ１となりターンオフするため、ターンオン・ターンオフの動作を短期間で繰り返すチャタリングが生じる。この問題を抑制するために、ターンオフ時にはＶＱ１ＤＳと、第１の閾値ＶＴＨ１より大きい第２の閾値ＶＴＨ２を比較する。
　ＭＯＳＦＥＴＱ１～Ｑｎをオフした後、第２の端子Ｔ２と第１の端子Ｔ１間に印加される電圧ＶＴ２Ｔ１の負電圧によって、コンデンサＣ１～Ｃｎは再び充電される。
　本実施例の利点は、複数のＭＯＳＦＥＴを多段接続した構成の整流回路において１つの比較回路を使用することである。図１８に示す従来の整流回路のように、複数のＭＯＳＦＥＴＱ１～Ｑｎと同数の比較回路ＣＯＭＰａ１～ＣＯＭＰａｎを用いる構成と比べて制御回路１の故障率を低減できるため、信頼性の高い整流回路を実現できる。
　図３に本実施例の変形例を示す。図１で示した整流回路では、レベルシフト回路ＬＳ２～ＬＳｎ（比較回路ＣＯＭＰａの比較結果をレベルシフトする複数のスイッチング素子）を直列に接続しているのに対し、図３の整流回路ではレベルシフト回路ＬＳ２～ＬＳｎを互いに並列に配置している。
　図４及び図５を参照して、本発明の実施例２の整流回路について説明する。図４は、２つのＭＯＳＦＥＴＱ１，Ｑ２のドレイン－ソース電圧の合計を検出する構成を示している。図５は、図４の変形例（変形例２）であり、全てのＭＯＳＦＥＴＱ１～Ｑｎのドレインーソース電圧の合計を検出する構成を示している。
　図１に示した整流回路では、ＭＯＳＦＥＴＱ１のオン抵抗とＩＳの値によっては、検出電圧に混在するノイズに対して検出電圧の絶対値が十分に大きくない場合がある。この場合、混在したノイズによって検出電圧と第１の閾値ＶＴＨ１、もしくは、検出電圧と第２の閾値ＶＴＨ２の大小関係が急峻に入れ替わり、上述したチャタリングが生じる可能性がある。これは第１の閾値ＶＴＨ１と第２の閾値ＶＴＨ２を小さく設定することで改善できるが、その場合は同期整流期間が減少し、整流回路で生じる損失が増加する。
　この問題を抑制するために、検出電圧に混在するノイズに対して検出電圧の絶対値を十分に大きくすることが考えられる。
　そこで、本実施例では、図４に示すように２つのＭＯＳＦＥＴＱ１とＱ２のドレインーソース電圧の合計を検出する構成、もしくは、図５に示すように全てのＭＯＳＦＥＴＱ１～Ｑｎのドレイン－ソース電圧の合計を検出する構成とする。つまり、混在するノイズに対して検出電圧の絶対値が十分大きくなるように、連続して多段接続された２つ以上の任意の数のＭＯＳＦＥＴのドレイン－ソース電圧の合計を検出する。
　本実施例の利点は、検出電圧の増加である。検出電圧に混在するノイズに対して相対的に検出電圧を大きくすることで、チャタリングを抑制することができる。
　図６を参照して、本発明の実施例３の整流回路について説明する。図６は、本実施例の整流回路の構成を示す図であり、図５の変形例として示している。
　本実施例の整流回路は、図６に示すように、レベルシフト回路ＬＳ２～ＬＳｎとして、図５のスイッチング素子に替えて、コンデンサＣＣ２～ＣＣｎを使用している。
　本実施例の利点は、比較回路ＣＯＭＰａの比較結果をレベルシフトするスイッチング素子を使用する必要がないことである。 
　なお、図１，図３，図４の各整流回路についても、スイッチング素子に替えてコンデンサＣＣ２～ＣＣｎを使用してもよい。例えば、複数のコンデンサＣＣ２～ＣＣｎは、図３に示す整流回路のレベルシフト回路ＬＳ２～ＬＳｎのように互いに並列に接続してもよい。
　図７及び図８を参照して、本発明の実施例４の整流回路について説明する。図７は、比較回路と駆動回路に電源を供給するコンデンサの分圧のための抵抗を有する構成を示している。図８は、図７の変形例（変形例３）であり、比較回路と駆動回路に電源を供給するコンデンサの分圧のためのツェナーダイオードを有する構成を示している。
　実施例１～実施例３では、コンデンサＣ１～Ｃｎの電圧が第２の端子Ｔ２と第１の端子Ｔ１間に印加される電圧ＶＴ２Ｔ１に対して均等に分圧されない場合がある。それによって、例えば、いずれかのコンデンサの電圧が当該コンデンサに接続される駆動回路が動作するための最低電圧ＶＣＣ＿ＭＩＮより小さくなる場合、当該駆動回路がオン・オフ信号を生成できなくなる。この場合、整流電流ＩＳは駆動回路がオン・オフを制御するＭＯＳＦＥＴの寄生ダイオードを流れるため、同期整流による損失低減効果が損なわれてしまう。
　この問題を抑制するために、コンデンサＣ１～Ｃｎの電圧が第２の端子Ｔ２と第１の端子Ｔ１間に印加される電圧ＶＴ２Ｔ１に対して概ね均等に分圧させることが考えられる。
　そこで、本実施例では、図７に示すようにコンデンサＣ１～Ｃｎに分圧用抵抗Ｒ１～Ｒｎをそれぞれ並列に接続した構成とする。例えば、分圧用抵抗Ｒ１～Ｒｎの値を等しく設定すると、第２の端子Ｔ２と第１の端子Ｔ１間に印加される正の電圧の最大値ＶＴ２Ｔ１＿ＭＡＸに対してコンデンサＣ１～Ｃｎの電圧は概ね均等に分圧される。
　もしくは、図８に示すようにコンデンサＣ１～ＣｎにツェナーダイオードＺＤ１～ＺＤｎをそれぞれ並列に接続した構成とする。例えば、第２の端子Ｔ２と第１の端子Ｔ１間に印加される正の電圧の最大値ＶＴ２Ｔ１＿ＭＡＸをコンデンサＣ１～Ｃｎの点数ｎで除した値と、ツェナーダイオードＺＤ１～ＺＤｎのツェナー電圧ＶＺが概ね等しい場合、第２の端子Ｔ２と第１の端子Ｔ１間に印加される正の電圧の最大値ＶＴ２Ｔ１＿ＭＡＸに対してコンデンサＣ１～Ｃｎの電圧は概ね均等に分圧される。
　本実施例の利点として、第２の端子Ｔ２と第１の端子Ｔ１間に印加される正の電圧の最大値ＶＴ２Ｔ１＿ＭＡＸに対してコンデンサＣ１～Ｃｎの電圧を概ね均等に分圧させることで、比較回路と駆動回路に供給する電源を確保し、整流回路の動作を継続させる効果がある。
　図９を参照して、本発明の実施例５の整流回路について説明する。図９は、比較回路と駆動回路に電力を供給する外部電源を用いる構成を示す図であり、図６の構成において、コンデンサＣ１の代わりに外部電源Ｐを有する変形例として示している。
　図７に示すように、コンデンサＣ１～Ｃｎに分圧用抵抗Ｒ１～Ｒｎをそれぞれ並列に接続する場合、分圧用抵抗Ｒ１～Ｒｎを流れる電流によって整流回路の損失が増加する。
　また、図８に示すように、コンデンサＣ１～ＣｎにツェナーダイオードＺＤ１～ＺＤｎをそれぞれ並列に接続する場合、所望のツェナー電圧を得るツェナーダイオードＺＤ１～ＺＤｎの入手が困難な場合がある。
　この問題を抑制するために、比較回路ＣＯＭＰａと駆動回路ＧＤ１～ＧＤｎに電源を供給する外部電源を使用することが考えられる。
　そこで、本実施例では、図９に示すように、比較回路ＣＯＭＰａと駆動回路ＧＤ１の電源は外部電源Ｐによって供給されるように構成する。一方、駆動回路ＧＤ２～ＧＤｎの電源はコンデンサＣ２～Ｃｎによって供給される。コンデンサＣ２～Ｃｎを外部電源Ｐによって充電するために、ブートストラップ回路を構成している。
　例えば、ＭＯＳＦＥＴＱ１がオンのとき外部電源ＰがコンデンサＣ２を充電し、ＭＯＳＦＥＴＱ１とＭＯＳＦＥＴＱ２がオンのとき外部電源ＰがコンデンサＣ３（図示せず）を充電する。
　本実施例の利点として、比較回路ＣＯＭＰａと駆動回路ＧＤ１～ＧＤｎに供給する電源を安定させて整流回路の動作継続性を向上させつつ、図７で示した抵抗Ｒ１～Ｒｎを取り除くことで当該複数の抵抗で生じる損失を削減した整流回路を実現できる。
　図１０から図１３を参照して、本発明の実施例６の整流回路の構成とその制御方法について説明する。
　実施例１～実施例４では、コンデンサＣ１は比較回路ＣＯＭＰａと駆動回路ＧＤ１に電力を供給するのに対し、コンデンサＣ２～Ｃｎはそれぞれ接続された駆動回路ＧＤ２～ＧＤｎに電源を供給する。したがって、ＭＯＳＦＥＴの１回のオン期間において、コンデンサＣ１から放出される電荷量ΔＱ１はＣ２～Ｃｎから放出される電荷量ΔＱ２より大きい。
　一方で、ＭＯＳＦＥＴの１回のオフ期間において、コンデンサＣ１～Ｃｎは共通の電流で充電されるため、オフ期間においてコンデンサＣ１～Ｃｎに供給される電荷量は等しい。その結果、コンデンサＣ１～Ｃｎが充放電を繰り返すうちに、ＭＯＳＦＥＴＱ１～Ｑｎがオフする期間において、第２の端子Ｔ２と第１の端子Ｔ１に印加される電圧に対して、コンデンサＣ２～Ｃｎの電圧の合計電圧が支配的となり、コンデンサＣ１の電圧が０になる場合がある。
　この問題を抑制するために、コンデンサＣ１のみが充電される期間を設けることが考えられる。
　そこで、本実施例では、図１０に示すように、第２の端子Ｔ２と第１の端子Ｔ１間に印加される電圧ＶＴ２Ｔ１を検出する比較回路ＣＯＭＰａとＣＯＭＰｂと、比較回路ＣＯＭＰａの比較結果に基づきＭＯＳＦＥＴＱ２～Ｑｎのオン・オフを制御する信号を生成する駆動回路ＧＤ２～ＧＤｎと、比較回路ＣＯＭＰｂの比較結果に基づきＭＯＳＦＥＴＱ１のオン・オフを制御する信号を生成する駆動回路ＧＤ１と、比較回路ＣＯＭＰａ及びＣＯＭＰｂと駆動回路ＧＤ１～ＧＤｎに電源を供給するコンデンサＣ１～Ｃｎと、コンデンサＣ１に並列に接続されるツェナーダイオードＺＤ１を有して構成する。
　そして、コンデンサＣ１～Ｃｎの内、比較回路ＣＯＭＰａと別の比較回路ＣＯＭＰｂと駆動回路ＧＤ１とに電源を供給するコンデンサＣ１のみを充電する期間と、コンデンサＣ１～Ｃｎの全てを充電する期間とを設けるように制御する。
　比較回路ＣＯＭＰａは、後述する第１の閾値ＶＴＨ１及び第２の閾値ＶＴＨ２と検出電圧を比較する。また、比較回路ＣＯＭＰｂは、後述する２つの異なる閾値と検出電圧を比較する。２つの異なる閾値のうち、１つの閾値は第１の閾値ＶＴＨ１と等しく、もう一方の閾値は第１の閾値ＶＴＨ１より大きく第２の閾値ＶＴＨ２より小さい第３の閾値ＶＴＨ３である。
　図１１は、図１０に示す本実施例の整流回路が正弦波電流を整流する場合の制御方法を示す図である。図１１において、ＶＴＨａ，ＶＴＨｂは、それぞれ比較回路ＣＯＭＰａ，ＣＯＭＰｂの閾値電圧を示している。時刻ｔ１は、第２の端子Ｔ２と第１の端子Ｔ１間に印加される電圧ＶＴ２Ｔ１の値が第１の閾値ＶＴＨ１より小さくなる瞬間を示している。
このとき、比較回路ＣＯＭＰａとＣＯＭＰｂはオンの信号を生成し、駆動回路ＧＤ１～ＧＤｎがＭＯＳＦＥＴＱ１～Ｑｎをオンに制御する信号を生成する。その結果、ＭＯＳＦＥＴＱ１～Ｑｎのゲート－ソース電圧ＶＱ１ＧＳ～ＶＱｎＧＳが上昇し、ＭＯＳＦＥＴＱ１～Ｑｎはターンオンする。
　期間ｔ１からｔ２において、整流電流ＩＳはＭＯＳＦＥＴＱ１～Ｑｎを流れる。時刻ｔ２は、ＶＴ２Ｔ１の値が第３の閾値ＶＴＨ３より大きくなる瞬間を示している。このとき、比較回路ＣＯＭＰｂがオフの信号を生成し、その結果を基に駆動回路ＧＤ１がＭＯＳＦＥＴＱ１をオフに制御する信号を生成する。その結果、ＭＯＳＦＥＴＱ１のゲート－ソース電圧ＶＱ１ＧＳが下降し、ＭＯＳＦＥＴＱ１はターンオフする。
　時刻ｔ３は、整流電流ＩＳが０になり、ＶＴ２Ｔ１の値が０になる瞬間を示している。
期間ｔ２からｔ３において、ＩＳはＭＯＳＦＥＴＱ１の寄生ダイオードとＭＯＳＦＥＴＱ２～Ｑｎを流れる。
　時刻ｔ４は、ＶＴ２Ｔ１の値が第２の閾値ＶＴＨ２より大きくなる瞬間を示している。
期間ｔ３～ｔ４において、コンデンサＣ２～Ｃｎに直列に接続される過電流防止抵抗（図示せず）の大きさをＭＯＳＦＥＴＱ２～Ｑｎの各オン抵抗より十分に大きくすることで、ＭＯＳＦＥＴＱ２～ＱｎとコンデンサＣ１を経由して第２の端子Ｔ２から第１の端子Ｔ１まで流れる電流により、コンデンサＣ１のみが充電される。
　時刻ｔ４において、比較回路ＣＯＭＰａがオフの信号を生成し、駆動回路ＧＤ２～ＧＤｎがＭＯＳＦＥＴＱ２～Ｑｎをオフする信号を生成する。その結果、ＭＯＳＦＥＴＱ２～Ｑｎのゲート－ソース電圧ＶＱ２ＧＳ～ＶＱｎＧＳが下降し、ＭＯＳＦＥＴＱ２～Ｑｎはターンオフする。
　時刻ｔ４以降は、コンデンサＣ２～Ｃｎと、コンデンサＣ１またはツェナーダイオードＺＤ１を経由して第２の端子Ｔ２から第１の端子Ｔ１まで流れる電流により、コンデンサＣ１～Ｃｎ、またはコンデンサＣ２～Ｃｎを充電する。このとき、コンデンサＣ１の電圧はツェナーダイオードＺＤ１のツェナー電圧ＶＺ１でクランプされるため、コンデンサＣ１の過充電を抑制することが可能である。
　本実施例の利点として、コンデンサＣ１のみを充電する期間を設けることで、コンデンサＣ１～Ｃｎの充放電が繰り返された後もコンデンサＣ１の電圧が０にならないことにある。その結果、整流回路は整流動作を継続することができる。
　図１２及び図１３を用いて、ツェナーダイオードＺＤ１の電圧ＶＺ１と第２の閾値ＶＴＨ２の設定方法について説明する。
　前提として、コンデンサＣ１～Ｃｎの容量は等しいと仮定する。また、駆動回路ＧＤ１～ＧＤｎがある期間中にＭＯＳＦＥＴをオンするために必要な電荷量は等しいと仮定する。
　図１２は、時刻ｔ１とｔ４におけるコンデンサＣ２の電圧ＶＣ２と蓄積電荷ＱＣ２の関係を示した図である。ΔＱＣ２は期間ｔ１からｔ４において、ＭＯＳＦＥＴＱ２をオンする信号を生成するために駆動回路ＧＤ２が必要とする電荷量を示す。ＭＯＳＦＥＴＱ２がオフのとき、コンデンサＣ２は充電される。
　時刻ｔ１における電圧ＶＣ２の最大値は、第２の端子Ｔ２と第１の端子Ｔ１間に印加される正の電圧ＶＴ２Ｔ１の最大値ＶＴ２Ｔ１＿ＭＡＸからツェナーダイオードＺＤ１のツェナー電圧ＶＺ１を引いた値を（ｎ－１）で除した値、すなわち、（ＶＴ２Ｔ１＿ＭＡＸ－ＶＺ１）／（ｎ－１）となる。期間ｔ１からｔ４においてコンデンサＣ２が放出する電荷量はΔＱＣ２に等しいため、当該期間におけるコンデンサＣ２の電圧降下ΔＶＣ２はΔＱＣ２／Ｃ２である。
　したがって、時刻ｔ４における電圧ＶＣ２は（ＶＴ２Ｔ１＿ＭＡＸ－ＶＺ１）／（ｎ－１）－ΔＱＣ２／Ｃ２である。期間ｔ１からｔ４においてＭＯＳＦＥＴのオンが継続するためには、ｔ４における電圧ＶＣ２の値が、駆動回路ＧＤ２の動作を保証する最低電圧ＶＣＣ２＿ＭＩＮより大きい必要がある。この不等式を解くと、ＶＺ１＜ＶＴ２Ｔ１＿ＭＡＸ－（ｎ－１）（ＶＣＣ２＿ＭＩＮ＋ΔＱＣ２／Ｃ２）となる。
　第２の閾値ＶＴＨ２がツェナーダイオードＺＤ１の電圧ＶＺ１より大きい場合、期間ｔ３からｔ４において、コンデンサＣ１の電圧ＶＣ１がツェナーダイオードＺＤ１の電圧ＶＺ１より大きくなった後、第２の端子Ｔ２から第１の端子Ｔ１間に印加される正の電圧ＶＴ２Ｔ１からＶｚ１を引いた電圧値とＭＯＳＦＥＴＱ２～Ｑｎのオン抵抗の合計値で定まる電流が第２の端子Ｔ２から第１の端子Ｔ１の方向に、ＭＯＳＦＥＴＱ２～Ｑｎがオフするまで流れてしまう。この問題を抑制するために、第２の閾値ＶＴＨ２はＶＺ１より小さい必要がある。
　図１３は、時刻ｔ１とｔ２におけるコンデンサＣ１の電圧ＶＣ１と蓄積電荷ＱＣ１の関係を示した図である。ΔＱＣ１は、期間ｔ１からｔ２においてＭＯＳＦＥＴＱ１をオンする信号を生成するために、駆動回路ＧＤ１と比較回路ＣＯＭＰａとＣＯＭＰｂが必要とする電荷量を示す。ＭＯＳＦＥＴＱ１がオフのとき、コンデンサＣ１は充電される。時刻ｔ１における電圧ＶＣ１の最大値はツェナーダイオードＺＤ１のツェナー電圧ＶＺ１であり、最小値は第二の閾値ＶＴＨ２とすると、時刻ｔ１では、ＶＴＨ２≦ＶＣ１≦ＶＺ１となる。期間ｔ１からｔ２においてコンデンサＣ１が放出する電荷量はΔＱＣ１に等しいため、該期間におけるコンデンサＣ２の電圧降下ΔＶＣ１はΔＱＣ１／Ｃ１に等しい。
　したがって、時刻ｔ２における電圧ＶＣ１の最小値はＶＴＨ２－ΔＱＣ１／Ｃ１となる。期間ｔ１からｔ４においてＭＯＳＦＥＴのオンが継続するためには、ｔ２における電圧ＶＣ１の値が、比較回路ＣＯＭＰａとＣＯＭＰｂ、駆動回路ＧＤ１の動作を保証する最低電圧ＶＣＣ１＿ＭＩＮより大きくなければならない。この不等式を解くと、ＶＴＨ２＞ＶＣＣ１＿ＭＩＮ＋ΔＱＣ１／Ｃ１となる。
　ＶＴＨ２の値がＭＯＳＦＥＴＱ１の耐圧ＶＤＳ１＿ＭＡＸより大きい場合、期間ｔ３～ｔ４においてＶＤＳ１＿ＭＡＸを超える電圧がＭＯＳＦＥＴＱ１に印加され、ＭＯＳＦＥＴＱ１が破壊されてしまう。この問題を防ぐためには、ＶＴＨ２の値はＭＯＳＦＥＴＱ１の耐圧ＶＤＳ１＿ＭＡＸより小さくなければならない。
　以上の理由により、ツェナーダイオードＺＤ１の電圧ＶＺ１と第２の閾値ＶＴＨ２は、ＶＣＣ１＿ＭＩＮ＋ΔＱＣ１／Ｃ１＜ＶＴＨ２＜ＶＺ１＜ＶＴ２Ｔ１＿ＭＡＸ－（ｎ－１）（ＶＣＣ２＿ＭＩＮ＋ΔＱＣ２／Ｃ２）かつＶＴＨ２＜ＶＤＳ１＿ＭＡＸを満たすように選定すればよい。
　図１４から図１６を参照して、本発明の実施例７に係る半導体パッケージについて説明する。
　図１４は、実施例２の変形例２（図５）に示した整流回路を半導体パッケージ２に内蔵した構成を示す。半導体パッケージ２は、第１の端子Ｔ１と第２の端子Ｔ２の２端子を外部端子として持つ。図１４に示す整流回路は、第１の端子Ｔ１と第２の端子Ｔ２に整流電圧を印加して使用する。
　図１５は、実施例５（図９）に示した整流回路を外部電源Ｐを除いて半導体パッケージ３に内蔵した構成を示す。半導体パッケージ３は、第１の端子Ｔ１と第２の端子Ｔ２と第３の端子Ｔ３の３端子を外部端子として持つ。図１５に示す整流回路は、第１の端子Ｔ１と第２の端子Ｔ２に整流電圧を印加し、第１の端子Ｔ１と第３の端子Ｔ３に外部電源Ｐを接続して使用する。
　図１６は、実施例２の変形例２（図５）に示した整流回路を４つ用いてブリッジ構成した整流回路を半導体パッケージ４に内蔵した構成を示す。整流回路５は、一例として図５に示した整流回路を示しており、整流回路６～８は整流回路５と同じ構成である。整流回路５は、他の実施例で説明した整流回路を用いてもよい。半導体パッケージ４は、第４の端子Ｔ４と、第５の端子Ｔ５と、第６の端子Ｔ６と、第７の端子Ｔ７の４端子を外部端子として持つ。図１６に示す整流回路では、第５の端子Ｔ５と第６の端子Ｔ６に交流電圧を印加し、第４の端子Ｔ４と第７の端子Ｔ７から整流後の直流電圧を得る。
　図１６に示す整流回路において、半導体パッケージ４の寸法と、４つの端子Ｔ４～Ｔ７の端子間距離を、ダイオードブリッジの既存製品と同程度にすることにより、ダイオードブリッジの既存製品との互換性を得ることができる。
　本実施例の利点として、整流回路を使用する製品を設計・製造する際に、本実施例のような制御回路を内蔵した整流回路を購入して組み込めばよく、自身で制御回路を設計・製造プロセスに組み込む必要がなくなるため、設計及び実装の工数を削減できる効果がある。
　図１７を参照して、本発明の実施例８に係るフロントエンド電源について説明する。図１７は、実施例１～実施例７で説明した本発明の整流回路の適用対象となる電源の例を示している。
　本発明の適用範囲は、電力変換器に用いられる整流回路全般である。例えば、図１７に示すようなフロントエンド電源においては、商用整流用ダイオードＣＲＤ１～４、還流ダイオードＦＷＤ１、二次側整流ダイオードＳＳＤ１～２、逆流防止ダイオードＯＲＤ１の各々が適用される箇所に用いられる整流回路として置き換えて適用可能である。
　本発明の整流回路を、フロントエンド電源等の電源に適用することにより、電源の低損失化と信頼性向上に寄与することができる。
　なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記の実施例は本発明に対する理解を助けるために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
　１：制御回路、２，３，４：半導体パッケージ、５，６，７，８：整流回路、Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７：端子、ＣＯＭＰａ，ＣＯＭＰｂ，ＣＯＭＰａ１，ＣＯＭＰａ２，ＣＯＭＰａｎ：比較回路、ＧＤ１～ＧＤｎ：駆動回路、Ｑ１～Ｑｎ：ＭＯＳＦＥＴ、Ｄ１～Ｄｎ：逆流防止ダイオード、Ｃ１～Ｃｎ：コンデンサ、Ｐ：外部電源、ＬＳ２～ＬＳｎ：レベルシフト回路、ＣＣ２～ＣＣｎ：コンデンサ、Ｒ１～Ｒｎ：分圧用抵抗、ＺＤ１～ＺＤｎ：ツェナーダイオード、ＣＲＤ１～４：商用整流用ダイオード、ＦＷＤ１：還流ダイオード、ＳＳＤ１～２：二次側整流ダイオード、ＯＲＤ１：逆流防止ダイオード。

Claims (15)

  1. 　第１の端子と第２の端子との間に多段接続された複数のＭＯＳＦＥＴと、
    　前記複数のＭＯＳＦＥＴのうちの１つ以上のＭＯＳＦＥＴのドレイン－ソース間電圧を検出し、所定の閾値電圧と比較して、前記複数のＭＯＳＦＥＴのオン・オフを制御する制御信号を生成する制御回路と、を備え、
    　前記制御回路は、前記複数のＭＯＳＦＥＴのうちの１つのＭＯＳＦＥＴのドレイン－ソース間電圧または２つ以上のＭＯＳＦＥＴのドレイン－ソース間電圧の合計を検出した検出電圧と、前記所定の閾値電圧とを比較する比較回路と、
    　前記比較回路による比較結果に基づき、前記複数のＭＯＳＦＥＴのオン・オフを制御する複数の駆動回路とを有し、
    　前記制御回路は、前記比較回路による比較結果に基づき、少なくとも検出対象のＭＯＳＦＥＴを含む複数のＭＯＳＦＥＴのオン・オフを連動して制御することを特徴とする整流回路。
  2. 　請求項１に記載の整流回路において、
    　前記駆動回路は、検出対象のＭＯＳＦＥＴと検出対象以外のＭＯＳＦＥＴとを含む複数のＭＯＳＦＥＴのオン・オフを制御することを特徴とする整流回路。
  3. 　請求項１に記載の整流回路において、
    　前記検出電圧は、前記第１の端子と前記第２の端子との間の電圧であることを特徴とする整流回路。
  4. 　請求項１に記載の整流回路において、
    　前記駆動回路は、前記複数のＭＯＳＦＥＴのうち少なくとも１つのＭＯＳＦＥＴのオン・オフを制御する際に、前記比較回路による比較結果をレベルシフトして駆動することを特徴とする整流回路。
  5. 　請求項４に記載の整流回路において、
    　前記駆動回路は、前記比較回路による比較結果をレベルシフトするスイッチング素子またはコンデンサを有することを特徴とする整流回路。
  6. 　請求項１に記載の整流回路において、
    　前記所定の閾値電圧は、第１の閾値と前記第１の閾値より大きい第２の閾値を有し、
    　前記制御回路は、前記検出電圧が前記第１の閾値より小さい場合にオン信号を生成し、前記第２の閾値より大きい場合にオフ信号を生成することを特徴とする整流回路。
  7. 　請求項１に記載の整流回路において、
    　前記制御回路に電源を供給するコンデンサを有することを特徴とする整流回路。
  8. 　請求項７に記載の整流回路において、
    　前記コンデンサに並列に接続された抵抗またはツェナーダイオードを有することを特徴とする整流回路。
  9. 　請求項７に記載の整流回路において、
    　前記制御回路は、前記第１の端子と前記第２の端子との間の電圧を検出し、
    　前記検出電圧を前記所定の閾値と比較して、前記第１の端子および前記第２の端子のいずれかにソースを接続するＭＯＳＦＥＴのオン・オフを制御する信号を生成する駆動回路に前記比較結果を入力する前記比較回路とは異なる別の比較回路と、
    　前記比較回路と前記別の比較回路に電源を供給するコンデンサに並列接続されたツェナーダイオードを有することを特徴とする整流回路。
  10. 　請求項９に記載の整流回路において、
    　前記コンデンサは、前記複数の駆動回路にそれぞれ電源を供給する複数のコンデンサを有し、
    　前記複数のコンデンサの内の１つは、前記比較回路と前記別の比較回路と前記駆動回路とに電源を供給するコンデンサであり、
    　前記複数のコンデンサの内、前記比較回路と前記別の比較回路と前記駆動回路とに電源を供給するコンデンサのみを充電する期間と、前記複数のコンデンサの全てを充電する期間とを有することを特徴とする整流回路。
  11. 　請求項１に記載の整流回路において、
    　前記第１の端子と前記第２の端子のいずれかにソースを接続するＭＯＳＦＥＴを駆動する前記比較回路と前記駆動回路は、外部電源により電源を供給され、
    　前記整流回路は、前記外部電源から電源を供給され前記駆動回路以外の他の駆動回路に電源を供給するコンデンサを有することを特徴とする整流回路。
  12. 　請求項１から１１のいずれか１項に記載の整流回路において、
    　前記整流回路が半導体パッケージに内蔵されていることを特徴とする整流回路。
  13. 　請求項１２に記載の整流回路において、
    　複数の前記整流回路が１つの半導体パッケージに内蔵されていることを特徴とする整流回路。
  14. 　複数のＭＯＳＦＥＴを多段接続して構成する整流回路の制御方法において、
    　前記複数のＭＯＳＦＥＴのうちの１つのＭＯＳＦＥＴのドレイン－ソース間電圧または２つ以上のＭＯＳＦＥＴのドレイン－ソース間電圧の合計を検出した検出電圧と、所定の閾値電圧とを比較し、
    　当該比較結果に基づき、少なくとも検出対象のＭＯＳＦＥＴを含む複数のＭＯＳＦＥＴのオン・オフを連動して制御することを特徴とする整流回路の制御方法。
  15. 　請求項１４に記載の整流回路の制御方法において、
    　検出対象のＭＯＳＦＥＴと検出対象以外のＭＯＳＦＥＴとを含む複数のＭＯＳＦＥＴのオン・オフを制御することを特徴とする整流回路の制御方法。
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