WO2022172777A1 - 固体撮像装置及び撮像装置 - Google Patents

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WO2022172777A1
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transistor
imaging device
solid
state imaging
circuit
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克彦 半澤
慎一 三宅
一行 富田
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present disclosure relates to solid-state imaging devices and imaging devices.
  • an asynchronous imaging apparatus has been used in which an address event detection circuit is provided for each pixel address to detect in real time that the amount of light in the pixel has exceeded a threshold value as an address event.
  • a solid-state imaging device that detects an address event for each pixel in this way is also called an EVS (Event-based Vision Sensor).
  • a current-voltage conversion circuit converts a photocurrent generated by photoelectric conversion into a voltage.
  • a technique is known in which the loop circuit of the current-voltage conversion circuit is arranged in two stages in order to increase the conversion gain when converting the photocurrent into the voltage.
  • the conversion gain is increased by n times.
  • increasing the number of loop circuits to n stages increases the circuit area, which may hinder miniaturization of the solid-state imaging device.
  • the present disclosure proposes a solid-state imaging device and an imaging device capable of increasing the conversion gain of current-voltage conversion while suppressing an increase in circuit area.
  • a solid-state imaging device includes a photoelectric conversion element, a current-voltage conversion circuit, and an output circuit.
  • the photoelectric conversion element photoelectrically converts incident light.
  • the current-voltage conversion circuit has a first transistor that converts the amount of charge generated by the photoelectric conversion into a voltage signal.
  • the output circuit has a second transistor having an S value smaller than that of the first transistor, and generates an output signal based on the voltage signal.
  • FIG. 1 is a block diagram showing a configuration example of an imaging device according to an embodiment of the present disclosure
  • FIG. It is a figure showing an example of lamination structure of a solid imaging device concerning an embodiment of this indication.
  • 1 is an example of a plan view of a light receiving chip according to an embodiment of the present disclosure
  • FIG. 1 is an example of a plan view of a detection chip according to an embodiment of the present disclosure
  • FIG. FIG. 4 is an example of a plan view of an address event detector according to an embodiment of the present disclosure
  • 1 is a block diagram showing a configuration example of an address event detection circuit according to an embodiment of the present disclosure
  • FIG. 1 is a circuit diagram showing a configuration example of a current-voltage conversion circuit according to an embodiment of the present disclosure
  • FIG. 2 is a circuit diagram showing one configuration example of a subtractor and a quantizer according to an embodiment of the present disclosure
  • FIG. FIG. 4 is a circuit diagram showing a modification of the quantizer according to the embodiment of the present disclosure
  • FIG. 4 is a diagram showing another configuration example of the address event circuit 300 according to the embodiment of the present disclosure
  • FIG. 4 is a diagram for explaining S values of transistors included in the address event detection circuit according to the embodiment of the present disclosure
  • FIG. 5 is a diagram showing an example of Id-Vg characteristics of a transistor according to an embodiment of the present disclosure
  • 4 is a chart for explaining the relationship between S values and transistors according to the embodiment of the present disclosure
  • 4 is a chart for explaining a method of adjusting an S value in a bulk-structure transistor according to an embodiment of the present disclosure
  • 1 is a schematic diagram for explaining an example of a cross-sectional structure of a transistor according to an embodiment of the present disclosure
  • FIG. 1 is a schematic diagram for explaining an example of a cross-sectional structure of a transistor according to an embodiment of the present disclosure
  • FIG. 1 is a schematic diagram for explaining an example of a cross-sectional structure of a transistor according to an embodiment of the present disclosure
  • FIG. 1 is a schematic diagram for explaining an example of a cross-sectional structure of a transistor according to an embodiment of the present disclosure
  • FIG. 1 is a schematic diagram for explaining an example of a cross-sectional structure of a transistor according to an embodiment of the present
  • FIG. 1 is a schematic diagram for explaining an example of a cross-sectional structure of a transistor according to an embodiment of the present disclosure
  • FIG. 4 is a chart for explaining the relationship between S values and transistors according to the embodiment of the present disclosure
  • 1 is a schematic diagram illustrating an example of a FinFET transistor according to an embodiment of the present disclosure
  • FIG. 1 is a schematic diagram showing an example of a transistor having a GAA structure according to an embodiment of the present disclosure
  • FIG. FIG. 4 is a diagram for explaining the Id-Vg characteristics of the transistor of the address event detection circuit according to the embodiment of the present disclosure
  • FIG. 11 is a circuit diagram showing a configuration example of a current-voltage conversion circuit according to a modified example of the embodiment of the present disclosure
  • FIG. 11 is a circuit diagram showing a configuration example of a current-voltage conversion circuit according to a modified example of the embodiment of the present disclosure
  • FIG. 11 is a circuit diagram showing a configuration example of a current-voltage conversion circuit according to a modified example of the embodiment of the present disclosure
  • FIG. 11 is a circuit diagram showing a configuration example of a current-voltage conversion circuit according to a modified example of the embodiment of the present disclosure
  • 4 is a circuit diagram showing another configuration example of the address event detection circuit according to the embodiment of the present disclosure
  • FIG. 11 is a circuit diagram showing a configuration example of a current-voltage conversion circuit according to a modified example of the embodiment of the present disclosure
  • 1 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile body control system to which technology according to the present disclosure may be applied
  • FIG. FIG. 4 is a diagram showing an example of an installation position of an imaging unit
  • drawings referred to in the following description are drawings for explaining the embodiments of the present disclosure and promoting understanding thereof, and for the sake of clarity, the shapes, dimensions, ratios, etc. shown in the drawings are actual. may differ.
  • the solid-state imaging device and the solid-state imaging device shown in the drawings can be appropriately modified in design in consideration of the following description and known techniques.
  • gate represents a gate electrode of a field effect transistor (FET).
  • FET field effect transistor
  • Drain refers to the drain electrode or drain region of a FET
  • source refers to the source electrode or source region of a FET.
  • FIG. 1 is a block diagram showing a configuration example of an imaging device 100 according to an embodiment of the present disclosure.
  • This imaging device 100 includes an optical section 110 , a solid-state imaging device 200 , a recording section 120 and a control section 130 .
  • As the imaging device 100 a camera mounted on an industrial robot, an in-vehicle camera, or the like is assumed.
  • the optical unit 110 collects incident light and guides it to the solid-state imaging device 200 .
  • the solid-state imaging device 200 photoelectrically converts incident light to generate image data.
  • the solid-state imaging device 200 performs predetermined signal processing such as image recognition processing on the generated image data, and outputs the processed data to the recording unit 120 .
  • the recording unit 120 is composed of, for example, a flash memory or the like, and records data output from the solid-state imaging device 200 and data output from the control unit 130 .
  • the control unit 130 is composed of, for example, an information processing device such as an application processor, and controls the solid-state imaging device 200 to output image data.
  • FIG. 2 is a diagram showing an example of the layered structure of the solid-state imaging device 200 according to the embodiment of the present disclosure.
  • This solid-state imaging device 200 includes a detection chip 202 and a light receiving chip 201 stacked on the detection chip 202 . These chips are electrically connected through connections such as vias. In addition to vias, Cu--Cu bonding or bumps may be used for connection.
  • FIG. 3 is an example of a plan view of the light receiving chip 201 according to the embodiment of the present disclosure.
  • the light receiving chip 201 is provided with a light receiving portion 220 and via arrangement portions 211 , 212 and 213 .
  • Vias connected to the detection chip 202 are arranged in the via arrangement portions 211 , 212 and 213 .
  • a plurality of photodiodes 221 are arranged in a two-dimensional lattice pattern in the light receiving section 220 .
  • the photodiode 221 is a photoelectric conversion element that photoelectrically converts incident light to generate a photocurrent.
  • Each of these photodiodes 221 is assigned a pixel address consisting of a row address and a column address and treated as a pixel.
  • FIG. 4 is an example of a plan view of the detection chip 202 according to the embodiment of the present disclosure.
  • the detection chip 202 is provided with via placement sections 231 , 232 and 233 , a signal processing circuit 240 , a row driving circuit 251 , a column driving circuit 252 and an address event detection section 260 .
  • Vias connected to the light receiving chip 201 are arranged in the via arrangement portions 231 , 232 and 233 .
  • vias may be placed between the light receiver 220 and the address event detector 260 . That is, the via placement portion 211 may be placed inside the light receiving portion 220 in some cases.
  • the address event detection section 260 generates a detection signal from each photocurrent of the plurality of photodiodes 221 and outputs it to the signal processing circuit 240 .
  • This detection signal is a 1-bit signal that indicates whether or not it is detected as an address event that the amount of incident light exceeds a predetermined threshold.
  • the row drive circuit 251 selects a row address and causes the address event detector 260 to output a detection signal corresponding to the row address.
  • the column drive circuit 252 selects a column address and causes the address event detection section 260 to output a detection signal corresponding to the column address.
  • the signal processing circuit 240 performs predetermined signal processing on the detection signal from the address event detection section 260 .
  • the signal processing circuit 240 arranges the detection signals as pixel signals in a two-dimensional lattice, and acquires image data having 1-bit information for each pixel. Then, the signal processing circuit 240 executes signal processing such as image recognition processing on the image data.
  • FIG. 5 is an example of a plan view of the address event detector 260 according to the embodiment of the present disclosure.
  • a plurality of address event detection circuits 300 are arranged in a two-dimensional lattice.
  • Each of the address event detection circuits 300 is assigned a pixel address and connected to the photodiode 221 of the same address.
  • the address event detection circuit 300 quantizes a voltage signal corresponding to the photocurrent from the corresponding photodiode 221 and outputs it as a detection signal.
  • FIG. 6 is a block diagram showing a configuration example of the address event detection circuit 300 according to the embodiment of the present disclosure.
  • This address event detection circuit 300 comprises a current-voltage conversion circuit 310 , a buffer 320 , a subtractor 330 , a quantizer 340 and a transfer circuit 350 .
  • the current-voltage conversion circuit 310 converts the photocurrent from the corresponding photodiode 221 into a voltage signal. This current-voltage conversion circuit 310 supplies a voltage signal to the buffer 320 .
  • the buffer 320 corrects the voltage signal from the current-voltage conversion circuit 310. This buffer 320 outputs the corrected voltage signal to the subtractor 330 .
  • the subtractor 330 reduces the level of the voltage signal from the buffer 320 according to the row driving signal from the row driving circuit 251.
  • the subtractor 330 supplies the reduced voltage signal to the quantizer 340 .
  • the quantizer 340 quantizes the voltage signal from the subtractor 330 into a digital signal and outputs it to the transfer circuit 350 as a detection signal.
  • the transfer circuit 350 transfers the detection signal from the quantizer 340 to the signal processing circuit 240 according to the column drive signal from the column drive circuit 252 .
  • the buffer 320, the subtractor 330, and the quantizer 340 are also collectively described as an output circuit.
  • the output circuit is a circuit that generates a detection signal (an example of an output signal) based on the voltage signal converted by the current-voltage conversion circuit 310 .
  • FIG. 7 is a circuit diagram showing a configuration example of the current-voltage conversion circuit 310 according to the embodiment of the present disclosure.
  • This current-voltage conversion circuit 310 comprises a conversion transistor 311 , a current source transistor 312 and a voltage supply transistor 313 .
  • the conversion transistor 311 converts the photocurrent Iin from the corresponding photodiode 221 into a voltage signal Vout and outputs it from the gate.
  • the source of this conversion transistor 311 is connected to the cathode of the photodiode 221 and the gate of the voltage supply transistor 313 via the input signal line 314 .
  • the drain of the conversion transistor 311 is connected to the power supply, and the gate is connected to the drain of the current source transistor 312 , the drain of the voltage supply transistor 313 and the input terminal of the buffer 320 via the output signal line 315 .
  • the S value (S factor, subthreshold coefficient) of the conversion transistor 311 is the same as that of other transistors (an example of the second transistor), for example, at least one transistor included in the output circuit. is a value greater than the S value of Details of the S value will be described later.
  • the current source transistor 312 supplies a predetermined constant current to the output signal line 315 .
  • a predetermined bias current V bias is applied to the gate of the current source transistor 312 .
  • the source is connected to the power supply and the drain is connected to the output signal line 315 .
  • the voltage supply transistor 313 supplies a constant voltage corresponding to the constant current from the output signal line 315 to the source of the conversion transistor 311 via the input signal line 314 .
  • the source voltage of the conversion transistor 311 is fixed at a constant voltage. Therefore, when light is incident, the gate-source voltage of the conversion transistor 311 rises according to the photocurrent, and the level of the voltage signal V out rises.
  • FIG. 8A is a circuit diagram showing one configuration example of the subtractor 330 and the quantizer 340 according to the embodiment of the present disclosure.
  • Subtractor 330 includes capacitors 331 and 333 , inverter 332 and switch 334 .
  • the quantizer 340 also includes a comparator 341 .
  • Capacitor 333 is connected in parallel with inverter 332 .
  • the switch 334 is composed of, for example, a MOSFET (Metal Oxide Semiconductor Field Effect Transistor), and opens and closes the path connecting both ends of the capacitor 333 according to the row drive signal.
  • the switch 334 functions as a reset transistor that discharges and resets the capacitor 333 by connecting both ends of the capacitor 333 .
  • the inverter 332 inverts the voltage signal input via the capacitor 331 . This inverter 332 outputs the inverted signal to the non-inverting input terminal (+) of the comparator 341 .
  • the comparator 341 is, for example, an inverting amplifier, and functions as a brightness change detection circuit that detects changes in brightness of incident light incident on the photodiode 221 based on the voltage signal input from the subtractor 330 .
  • the comparator 341 detects a change in luminance of incident light by comparing the voltage signal from the subtractor 330 with predetermined threshold voltages VthON and VthOFF applied to the inverting input terminal (-). The comparator 341 outputs a signal indicating the comparison result to the transfer circuit 350 as a detection signal.
  • the comparator 341 switches between the threshold voltages VthON and VthOFF that are input in synchronization with the blinking cycle of the light source that irradiates the face of the subject with blinking light.
  • the comparator 341 compares the input voltage signal with the threshold voltage VthON while the light source is turned on. Further, the comparator 341 compares the input voltage signal with the threshold voltage VthOFF while the light source is turned off.
  • the configuration of the quantizer 340 is not limited to the configuration shown in FIG. 8A, and may be, for example, the configuration shown in FIG. 8B.
  • FIG. 8B is a circuit diagram illustrating a variation of quantizer 340 according to an embodiment of the present disclosure. As shown in FIG. 8B, the quantizer 340a according to the modification includes two comparators 341a and 341b connected in parallel to the input.
  • a voltage signal is input from the subtractor 330 to the non-inverting input terminals (+) of the comparators 341a and 341b.
  • the threshold voltage VthON is input to the inverting input terminal (-) of the comparator 341a.
  • the threshold voltage VthOFF is input to the inverting input terminal (-) of the comparator 341b.
  • the comparator 341a outputs to the transfer circuit 350 a detection signal SigON indicating the comparison result between the voltage signal and the threshold voltage VthON.
  • the comparator 341 b outputs to the transfer circuit 350 a detection signal SigOFF indicating the comparison result between the voltage signal and the threshold voltage VthOFF.
  • the quantizer 340a having such a configuration also detects changes in luminance of incident light incident on the photodiode 221 based on the voltage signal input from the subtractor 330. , may output the detection result to the transfer circuit 350 .
  • the configuration of the address event detection circuit 300 is not limited to the example described above.
  • the address event detection circuit 300 is arranged in the detection chip 202 (see FIG. 4), but it is not limited to this. Portions of the address event detection circuitry 300 may be located on a separate chip from the detection chip 202 , eg, the quantizer 340 and transfer circuitry 350 may be located on a separate chip from the detection chip 202 .
  • part of the address event detection circuit 300 may be arranged in the light receiving chip 201, for example, the current-voltage conversion circuit 310 and the buffer 320 may be arranged in the light receiving chip 201.
  • part of the current-voltage conversion circuit 310 may be arranged on the light receiving chip 201 and the rest may be arranged on the detection chip 202 .
  • FIG. 9 is a diagram showing another configuration example of the address event circuit 300 according to the embodiment of the present disclosure.
  • the address event circuit 300 shown in FIG. 9 includes a first address event circuit 300a and a second address event circuit 300b.
  • the first address event circuit 300a includes, for example, a current-voltage conversion circuit 310, a buffer 320 and a subtractor 330, and is arranged corresponding to the photodiode 221, for example. That is, the first address event circuit 300a is arranged, for example, in the detection chip 202 for each pixel.
  • the second address event circuits 300b include, for example, quantizers 340 and transfer circuits 350, and are arranged for each plurality of first address event circuits 300a (for example, for each column). That is, in FIG. 9, the quantizer 340 and transfer circuit 350 are shared for each column.
  • the second address event circuit 300b may be placed between the address event detector 260 and the column driver circuit 252 of FIG. In this case, the address event detector 260 is provided with the first address event circuit 300a described above.
  • part of the address event circuit 300 may be shared for each column or row. Thereby, the circuit scale of the address event circuit 300 can be further reduced. Note that the circuits that are shared and the circuits that are not shared may be arranged on the same chip, or may be arranged on different chips.
  • the conversion transistor 311 has an S value that is greater than the S values of the other transistors.
  • the S value of the transistor of the address event detection circuit 300 will be described below.
  • FIG. 10 is a diagram for explaining S values of transistors included in the address event detection circuit 300 according to the embodiment of the present disclosure.
  • the S value of conversion transistor 311 is greater than the S value of transistors included in other circuits 300a.
  • Other circuitry 300a includes a portion of the current-to-voltage conversion circuitry and the output circuitry (buffer 320, subtractor 330 and quantizer 340) described above. More specifically, the other circuit 300a includes the current source transistor 312 and the voltage supply transistor 313 of the current-voltage conversion circuit 310 in addition to the output circuit (buffer 320, subtractor 330 and quantizer 340).
  • the S value of the conversion transistor 311 that converts current into voltage is larger than the S values of the other transistors.
  • FIG. 11 is a diagram illustrating an example of Id-Vg characteristics of a transistor according to an embodiment of the present disclosure. Note that in FIG. 11, a straight line indicates the Id-Vg characteristics of a transistor with a large S value, and a chain line indicates the Id-Vg characteristics of a transistor with a small S value. Also, in the following description, the magnitude of the S value of a transistor refers to the relative magnitude relationship between two transistors.
  • the S value is the gate voltage (Vg) required for the drain current Log(Id) to change by one digit in the sub-threshold region of the Id-Vg characteristics plotting the drain current against the gate voltage.
  • the S value is represented by the reciprocal of the maximum slope of Log(Id) in the subthreshold region.
  • the address event detection circuit 300 includes transistors with large S values and transistors with small S values.
  • the change width Iw1 of the drain current Log(Id) becomes large with respect to the change width Vw1 of the gate voltage Vg. That is, a transistor with a small S value has a sharp switching from an off state to an on state and has high switching characteristics.
  • the change width Iw2 of the drain current Log(Id) becomes smaller than the change width Vw1 of the gate voltage Vg, and the switching characteristics deteriorate.
  • the S value of the transistor is small in order to obtain high switching characteristics.
  • the S value of the conversion transistor 311 is made smaller than that of the other transistors.
  • the conversion gain when converting the photocurrent into voltage can be increased.
  • the conversion gain when converting photocurrent into voltage can be increased without adding a transistor, the conversion gain can be increased while suppressing an increase in circuit area.
  • the conversion gain can be increased while suppressing an increase in circuit area, pixels can be miniaturized. Since the conversion gain can be adjusted by adjusting the S value, the optimization design of the current-voltage conversion circuit 310 becomes possible.
  • the conversion gain can be adjusted by connecting N conversion transistors 311 in series. Connecting N conversion transistors 311 in series increases the conversion gain by N times. Thus, in the method of connecting the conversion transistors 311 in series, the conversion gain is adjusted by an integer multiple of the gain of the conversion transistors 311 .
  • the address event circuit 300 adjusts the conversion gain by adjusting the S value of the conversion transistor 311 . When adjusting the S value in this way, the conversion gain can be adjusted to any value other than an integral multiple of the gain of the conversion transistor 311 . Therefore, the conversion gain of the current-voltage conversion circuit 310 can be optimized more easily.
  • FIG. 12 is a chart for explaining the relationship between the S value and the transistor according to the embodiment of the present disclosure.
  • FIG. 13 is a chart for explaining a method of adjusting the S value in the bulk-structure transistor according to the embodiment of the present disclosure.
  • gate length As shown in FIG. 13, as a method of adjusting the S value in a transistor of bulk structure, there is a method of adjusting the gate length of the transistor. For example, when the gate length of a transistor is long, the S value is smaller than when the gate length is short.
  • FIG. 14 is a schematic diagram for explaining an example of a cross-sectional structure of a transistor according to an embodiment of the present disclosure.
  • FIG. 14 is a schematic diagram and is not necessarily strictly illustrated.
  • FIG. 14 shows the cross-sectional structure between the source and the drain of the transistor.
  • FIG. 14 illustrates an example of a transistor with a planar structure.
  • the gate length L1 of the transistor in FIG. 14(a) is longer than the gate length L2 of the transistor in FIG. 14(b). In this case, the transistor in FIG. 14(a) has a smaller S value than the transistor in FIG. 14(b).
  • the S value of the transistor can be adjusted. That is, by making the gate length of the conversion transistor 311 shorter than the gate lengths of the other transistors, the S value of the conversion transistor 311 becomes larger than the S values of the other transistors.
  • channel dope there is a method of changing a method of forming a channel region in a bulk planar transistor.
  • normal channel doping in which p-type impurity ions are implanted into an n-type transistor to form a channel region, has a smaller S value than counter-doping, in which n-type impurity ions are implanted to form a channel region.
  • counter-doping in which n-type impurity ions are implanted to form a channel region.
  • the channel region is formed by ion-implanting an impurity of a second polarity that is different from the first polarity of the transistor, compared to the case of forming the channel region by ion-implanting an impurity of the same first polarity.
  • the S value of the transistor becomes smaller.
  • the S value of the conversion transistor 311 becomes larger than the S values of the other transistors.
  • Depth between S/D, concentration there is a method of adjusting the depth and concentration between the source and the drain (S/D) in a bulk planar transistor.
  • the S value of a transistor with a low source-drain depth and low concentration is smaller than the S value of a transistor with a deep source-drain gap and high concentration.
  • the S value of the conversion transistor 311 becomes larger than the S values of the other transistors.
  • the S value of a transistor with thick sidewalls is smaller than the S value of a transistor with thin sidewalls.
  • the sidewalls of the conversion transistor 311 are thin and the sidewalls of the other transistors are thick, so that the S value of the conversion transistor 311 becomes larger than the S values of the other transistors.
  • bias For example, as a method of adjusting the S value, there is a method of adjusting the S value by applying a voltage to the body terminal in a bulk planar transistor. For example, in the case of forward bias that applies a forward voltage to the body terminal of the transistor, the S value is smaller than in the case of back bias that applies a reverse voltage.
  • the S value of the conversion transistor 311 becomes the S value of the other transistor. greater than the value.
  • the S value there is a method of adjusting the depth of the buried insulating layer of the SOI substrate (that is, the thickness of the element region layer). For example, when the thickness of the element region layer of the transistor is thin, the S value is smaller than when it is thick.
  • FIG. 15 is a schematic diagram for explaining an example of a cross-sectional structure of a transistor according to an embodiment of the present disclosure.
  • FIG. 15 is a schematic diagram and is not necessarily strictly illustrated.
  • FIG. 15 shows the cross-sectional structure between the source and drain of the transistor.
  • FIG. 15 illustrates an example of a transistor having a planar structure.
  • the thickness D1 of the element region layer of the transistor in FIG. 15(a) is thinner than the thickness D2 of the element region layer of the transistor in FIG. 15(b). In this case, the transistor in FIG. 15(a) has a smaller S value than the transistor in FIG. 15(b).
  • the S value of the transistor can be adjusted by adjusting the thickness of the element region layer of the transistor. That is, by making the thickness of the element region layer of the conversion transistor 311 thicker than the thickness of the element region layers of the other transistors, the S value of the conversion transistor 311 becomes larger than the S values of the other transistors.
  • the SOI substrate having a thick element region layer may be a so-called FDSOI (Fully Depleted Silicon On Insulator) substrate.
  • the SOI substrate having a thin element region layer may be a so-called PDSOI (Partially Depleted Silicon On Insulator) substrate.
  • the S value can be changed according to the depth at which the buried insulating layer of the SOI substrate forming the transistor is provided.
  • Fin width When a FinFET structure transistor is used as a transistor with a small S value and a transistor with a large S value, a method of adjusting the width of the Fin portion (Fin width) can be used as a method of adjusting the S value.
  • FIG. 16 is a schematic diagram for explaining an example of a cross-sectional structure of a transistor according to an embodiment of the present disclosure.
  • FIG. 16 is a schematic diagram and is not necessarily strictly illustrated.
  • FIG. 16 shows a cross-sectional structure in a direction perpendicular to the source/drain region of the transistor.
  • a semiconductor substrate is provided with a Fin portion protruding in a Fin shape, and a channel forming region is formed in the Fin portion under a gate electrode.
  • the Si thickness of the Fin portion of the transistor in FIG. 16(a), ie, the width Lf1 of the Fin portion, is thinner than the width Lf2 of the Fin portion of the transistor in FIG. 16(b).
  • the transistor in FIG. 16(a) has a smaller S value than the transistor in FIG. 16(b).
  • the S value of the transistor can be adjusted. That is, by making the Fin width of the conversion transistor 311 thicker than the Fin widths of the other transistors, the S value of the conversion transistor 311 becomes larger than the S values of the other transistors.
  • GAA thickness a transistor with a gate-all-around (GAA) structure
  • GAA thickness the channel thickness
  • FIG. 17 is a schematic diagram for explaining an example of a cross-sectional structure of a transistor according to an embodiment of the present disclosure.
  • FIG. 17 is a schematic diagram and is not necessarily strictly illustrated.
  • FIG. 17 shows a cross-sectional structure in a direction perpendicular to the source/drain region of the transistor.
  • a transistor with a GAA structure is an all-round transistor in which the gate electrode is connected to the channel on four sides. Let the thickness of the channel in the direction perpendicular to the substrate be the GAA thickness.
  • the GAA thickness D21 of the transistor in FIG. 17(a) is thinner than the GAA thickness D22 of the transistor in FIG. 17(b). In this case, the transistor in FIG. 17(a) has a smaller S value than the transistor in FIG. 17(b).
  • the S value of the transistor can be adjusted. That is, by making the GAA thickness of the conversion transistor 311 thicker than the GAA thickness of the other transistors, the S value of the conversion transistor 311 becomes larger than the S values of the other transistors.
  • the transistors included in the address event detection circuit 300 are assumed to have the same structure, but the invention is not limited to this.
  • the transistors included in address event detection circuit 300 may have different structures. That is, for example, the address event detection circuit 300 according to the first embodiment of the present disclosure can change the S value of the transistor by changing the structure of the transistor.
  • the S value decreases in the order of GAA structure, FinFET structure, FDSOI substrate structure, Bulk Planar structure, and PDSOI substrate structure. Therefore, by selecting the structure according to the S value of each transistor, the S value of the conversion transistor 311 and other transistors included in the address event detection circuit 300 can be adjusted.
  • FIG. 18 is a chart for explaining the relationship between the S value and the transistor according to the embodiment of the present disclosure.
  • the S value of a bulk structure (or bulk planar structure) transistor can be smaller than that of a PDSOI substrate structure. Therefore, for example, the conversion transistor 311 has a PDSOI substrate structure, and the other transistors have a bulk structure. This allows the address event detection circuit 300 to make the S value of the conversion transistor 311 larger than the S values of the other transistors.
  • the S value of a transistor in an FDSOI substrate structure can be smaller than in a Bulk structure. Therefore, for example, the conversion transistor 311 has the bulk structure, and the other transistors have the FDSOI substrate structure. This allows the address event detection circuit 300 to make the S value of the conversion transistor 311 larger than the S values of the other transistors.
  • FIG. 19 is a schematic diagram illustrating an example of a transistor having a FinFET structure according to an embodiment of the present disclosure.
  • FIG. 19 is a schematic diagram and is not necessarily strictly illustrated.
  • the conversion transistor 311 has the FinFET structure described above, and the other transistors have the FDSOI structure. This allows the address event detection circuit 300 to make the S value of the conversion transistor 311 larger than the S values of the other transistors.
  • FIG. 20 is a schematic diagram showing an example of a transistor having a GAA structure according to an embodiment of the present disclosure.
  • FIG. 20 is a schematic diagram and is not necessarily strictly illustrated.
  • the conversion transistor 311 has the GAA structure described above, and the other transistors have the FDSOI structure. This allows the address event detection circuit 300 to make the S value of the conversion transistor 311 larger than the S values of the other transistors.
  • the S value of a FinFET structure transistor can be smaller than a Bulk structure.
  • the Fin width Lf31 of the FinFET structure transistor is thinner than 1 ⁇ 3 of the gate length Lg31 (see FIG. 19).
  • the conversion transistor 311 has the Bulk structure, and the other transistors have the FinFET structure described above. This allows the address event detection circuit 300 to make the S value of the conversion transistor 311 larger than the S values of the other transistors.
  • the S value of a transistor in a FinFET structure can be smaller than in a PDSOI substrate structure.
  • the Fin width Lf31 of the FinFET structure transistor is thinner than 1 ⁇ 3 of the gate length Lg31 (see FIG. 19).
  • the conversion transistor 311 has the PDSOI substrate structure, and the other transistors have the FinFET structure described above. This allows the address event detection circuit 300 to make the S value of the conversion transistor 311 larger than the S values of the other transistors.
  • the S value of a transistor in a FinFET structure can be smaller than in a GAA structure.
  • the Fin width Lf31 of the FinFET structure transistor is thinner than 1 ⁇ 3 of the gate length Lg31 (see FIG. 19).
  • the GAA width Lf32 is assumed to be thicker than 1/2 of the gate length Lg32 (see FIG. 20).
  • the conversion transistor 311 has the GAA structure described above, and the other transistors have the FinFET structure described above. This allows the address event detection circuit 300 to make the S value of the conversion transistor 311 larger than the S values of the other transistors.
  • the S value of a GAA structure transistor can be smaller than that of a Bulk structure.
  • the GAA structure transistor has a GAA width Lf32 thinner than 1/2 of the gate length Lg32 (see FIG. 20).
  • the conversion transistor 311 has the Bulk structure, and the other transistors have the GAA structure described above. This allows the address event detection circuit 300 to make the S value of the conversion transistor 311 larger than the S values of the other transistors.
  • the S value of a transistor in a GAA structure can be smaller than in a PDSOI substrate structure.
  • the GAA structure transistor has a GAA width Lf32 thinner than 1/2 of the gate length Lg32 (see FIG. 20).
  • the conversion transistor 311 has the PDSOI substrate structure, and the other transistors have the GAA structure described above. This allows the address event detection circuit 300 to make the S value of the conversion transistor 311 larger than the S values of the other transistors.
  • the S value of a transistor in a GAA structure can be smaller than in a FinFET structure.
  • the Fin width Lf31 of the FinFET transistor is assumed to be thicker than 1 ⁇ 3 of the gate length Lg31 (see FIG. 19).
  • the GAA width Lf32 is assumed to be thinner than 1/2 of the gate length Lg32 (see FIG. 20).
  • the conversion transistor 311 has the FinFET structure described above, and the other transistors have the GAA structure described above. This allows the address event detection circuit 300 to make the S value of the conversion transistor 311 larger than the S values of the other transistors.
  • the method of adjusting the S value described above is merely an example, and the address event detection circuit 300 may adjust the S value by other methods.
  • the S value is adjusted by adjusting the gate length in a bulk structure transistor, the S value may be adjusted by adjusting the gate length in transistors of other structures.
  • the S value may be adjusted by adjusting the work function of the gate electrode or the formation of a dipole.
  • the S value near 0V can be reduced. That is, it is possible to realize a low Vt when a transistor is used as a switch.
  • applying a forward voltage to the body terminal of the transistor can reduce the S value or achieve a low Vt.
  • a forward voltage is applied to the Nwell under the BOX layer of the NMOS transistor.
  • the back bias may be positively applied in a thin film BOXSOI.
  • the S value may be adjusted by combining multiple structures.
  • the MG/HK structure and the FDSOI substrate structure may be combined.
  • the MG/HK structure and the FinFET structure or the GAA structure may be combined.
  • the S value can be reduced by a fully depleted device structure (FDSOI substrate structure, FinFET structure, or GAA structure) while achieving a low Vt in the MG/HK structure.
  • a tunnel field effect transistor may be used as another transistor of the address event detection circuit 300 to make the S value smaller than that of the conversion transistor 311 .
  • the S value is greater than or equal to Si ( ⁇ 60 m/dec).
  • a transistor combining a negative-capacitance FET (NCFET) and an MG/HK structure may be used.
  • NCFET negative-capacitance FET
  • MG/HK structure also allows the S value of other transistors to be smaller than the conversion transistor 311 .
  • the transistors may be multi-gate transistors, such as tri-gate transistors.
  • FIG. 21 is a diagram for explaining the Id-Vg characteristics of the transistors of the address event detection circuit 300 according to the embodiment of the present disclosure.
  • the Id-Vg characteristics of the conversion transistor 311 are plotted with a chain line, and the Id-Vg characteristics of the other transistors are plotted with solid lines.
  • the current-voltage conversion circuit 310 includes the conversion transistor 311, the current source transistor 312, and the voltage supply transistor 313, but the configuration of the current-voltage conversion circuit 310 is not limited to this. Modifications of the current-voltage conversion circuit 310 according to the first embodiment of the present disclosure will be described below with reference to FIGS. 22 to 25. FIG.
  • FIG. 22 is a circuit diagram showing a configuration example of a current-voltage conversion circuit 310A according to a modification of the embodiment of the present disclosure.
  • the current-voltage conversion circuit 310A includes, for example, a second conversion transistor 316 connected in series between the conversion transistor 311 and the power supply line in contrast to the source follower type circuit configuration illustrated in FIG. , and a second voltage supply transistor 317 connected in series between the voltage supply transistor 313 and the current source transistor 312 .
  • the S values of the conversion transistor 311 and the second conversion transistor 316 are made larger than the S values of the other transistors of the address event detection circuit 300 . In this way, by connecting transistors with large conversion gains in multiple stages, the conversion gain of the current-voltage conversion circuit 310A can be increased.
  • FIG. 23 is a circuit diagram showing a configuration example of a current-voltage conversion circuit 310B according to a modification of the embodiment of the present disclosure.
  • the current-voltage conversion circuit 310B includes a load circuit 312A instead of the current source transistor 312 illustrated in FIG. Even with the circuit configuration shown in FIG. 23, it is possible to convert the photocurrent from the photodiode 221 into a logarithmic voltage signal Vout corresponding to the amount of charge.
  • the conversion gain of the current-voltage conversion circuit 310B can be increased.
  • FIG. 24 is a circuit diagram showing a configuration example of a current-voltage conversion circuit 310C according to a modification of the embodiment of the present disclosure.
  • a current-voltage conversion circuit 310C in FIG. 24 differs from the current-voltage conversion circuit 310 in FIG.
  • the gate of conversion transistor 311A is connected to the source.
  • the conversion transistor 311A converts the photocurrent I in from the photodiode 221 into a voltage signal V out and outputs it from the drain.
  • the conversion gain of the current-voltage conversion circuit 310C can be increased by setting the S value of the conversion transistor 311A to a value greater than the S values of the other transistors in the address event detection circuit 300. can do.
  • FIG. 25 is a circuit diagram showing a configuration example of a current-voltage conversion circuit 310D according to a modification of the embodiment of the present disclosure.
  • the current-voltage conversion circuit 310D has, for example, a second conversion transistor 316A connected in series between the conversion transistor 311A and the power line in addition to the circuit configuration illustrated in FIG. , has a so-called gain boost type circuit configuration.
  • the S values of the conversion transistor 311A and the second conversion transistor 316A are made larger than the S values of the other transistors of the address event detection circuit 300.
  • FIG. In this way, by connecting transistors with large conversion gains in multiple stages, the conversion gain of the current-voltage conversion circuit 310D can be increased.
  • the S value of the conversion transistor 311 in the address event detection circuit 300 is greater than the S value of the other transistors included in the other circuit 300a (see FIG. 10), but it is not limited to this.
  • all of the transistors may have a smaller S value than the conversion transistor 311, or at least some of the transistors may have a smaller S value.
  • the S value of at least some of the transistors is set to be smaller than the S value of the conversion transistor 311 , it is desirable to set the S value of the transistors used as the amplifier circuit to be smaller than the S value of the conversion transistor 311 .
  • FIG. 26 is a circuit diagram showing another configuration example of the address event detection circuit 300 according to the embodiment of the present disclosure.
  • FIG. 26 illustrates a case where the address event detection circuit 300 includes the current-voltage conversion circuit 310A shown in FIG.
  • the S value of the transistors is set to a value smaller than the S value of the conversion transistor 311. It is desirable to
  • the S value of the transistor T21 included in the buffer 320 and connected to the output of the current-voltage conversion circuit 310A and the plurality of pMOS transistors T22 to T24 included in the quantizer 340 are set to be smaller than the S value of the conversion transistor 311. value.
  • the voltage supply transistor 313 and the second voltage supply transistor 317 included in the current-voltage conversion circuit 310A have an S value smaller than the S value of the conversion transistor 311 with the priority next to the buffer 320 and the quantizer 340.
  • the transistors T11 and T12 included in the subtractor 330 in the address event detection circuit 300 have the highest priority for making the S value smaller than that of the conversion transistor 311 .
  • the priority of the transistor T21 included in the buffer 320 and connected to the output of the current-voltage conversion circuit 310A and the plurality of pMOS transistors T22 to T24 included in the quantizer 340 are increased.
  • a transistor with a low priority for reducing the S value may have the same S value as the conversion transistor 311 .
  • a transistor formed on the same chip as the conversion transistor 311 may have the same S value as the conversion transistor 311 .
  • FIG. 27 is a circuit diagram showing a configuration example of a current-voltage conversion circuit 310A according to a modification of the embodiment of the present disclosure.
  • the conversion transistor 311, the second conversion transistor 316, the voltage supply transistor 313, and the second voltage supply transistor 317 of the current-voltage conversion circuit 310A are arranged on the same light receiving chip 201 as the photodiode 221, for example.
  • the current source transistor 312 may be located on the sensing chip 202 .
  • the conversion transistor 311, the second conversion transistor 316, the voltage supply transistor 313, and the second voltage supply transistor 317 formed in the light-receiving chip 201 are, for example, bulk-structured transistors formed on the FDSOI substrate. do.
  • the transistors (including the transistors of the buffer 320, the subtractor 330, and the quantizer 340) arranged in the detection chip 202 are bulk-structured transistors and are formed on a PDSOI substrate. As a result, the S value of the transistor arranged on the light receiving chip 201 becomes larger than the S value of the transistor arranged on the detection chip 202 .
  • the S value of the voltage supply transistor 313 and the second voltage supply transistor 317 is set to be the same as the S value of the conversion transistor 311 and the second conversion transistor 316, the conversion gain is further increased and the manufacturing cost is further reduced. can be reduced.
  • the voltage supply transistor 313, the second voltage supply transistor 317, the conversion transistor 311, and the second conversion transistor 316 are, for example, nMOS transistors, by arranging them on the same light receiving chip 201, the pixels can be further miniaturized. can do.
  • the S values of the voltage supply transistor 313 and the second voltage supply transistor 317 are as follows: the transistor T21 connected to the output of the current-voltage conversion circuit 310A; It may be the same as the S value of T24.
  • each transistor of the current-voltage conversion circuit 310A is not limited to the configuration of FIG.
  • the current-voltage conversion circuit 310A may be arranged in the light receiving chip 201, and the buffer 320 and subsequent components may be arranged in the detection chip 202.
  • the current-voltage conversion circuit 310A and the buffer 320 may be arranged in the light receiving chip 201, and the subtractor 330 and subsequent circuits may be arranged in the detection chip 202.
  • the current-voltage conversion circuit 310A, the buffer 320 and the subtractor 330 may be arranged in the light receiving chip 201, and the quantizer 340 and the rest may be arranged in the detection chip 202.
  • the S value when adjusting the S value by adjusting the gate length of the transistor, or when adjusting the S value by the structure of the transistor such as the Bulk structure and the FinFET structure, arrange transistors with different S values on one chip. obtain. In this case, the S value can be adjusted regardless of whether the transistor included in the address event detection circuit 300 is arranged in the light receiving chip 201 or the detection chip 202 .
  • an nMOS transistor may be formed in the light receiving chip 201 and an nMOS transistor and a pMOS transistor may be arranged in the detection chip 202 .
  • transistors may be arranged on each chip according to the structure of the transistor, such as the Bulk structure or the FinFET structure.
  • the conversion transistor 311, the second conversion transistor 316, the voltage supply transistor 313, and the second voltage supply transistor 317 in FIG. good. In this way, by narrowing down the structure of transistors to be arranged on one chip to one, the manufacturing cost of the chip can be further reduced.
  • the transistor having a smaller S value than the conversion transistor 311 and the chip layout of the transistor can be appropriately selected according to the S value adjustment method, priority, manufacturing process, and the like.
  • the conversion transistor 311 and other transistors having a smaller S value than the conversion transistor 311 on different chips (substrates), even if the structures of the conversion transistor and the other transistors are different, the chip manufacturing cost can be further reduced.
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is implemented as a device mounted on any type of moving object such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
  • FIG. 28 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a driving system control unit 12010, a body system control unit 12020, an exterior information detection unit 12030, an interior information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output unit 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • the body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging section 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane departure warning, etc. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane departure warning, etc. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062 and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 29 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 has imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper part of the windshield in the vehicle interior, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • the imaging unit 12105 provided above the windshield in the passenger compartment is mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 29 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of an imaging unit 12104 provided on the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera composed of a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the course of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including following stop control) and automatic acceleration control (including following start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle runs autonomously without relying on the operation of the driver.
  • automatic brake control including following stop control
  • automatic acceleration control including following start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, an audio speaker 12061 and a display unit 12062 are displayed. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the captured images of the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the imaging device 100 in FIG. 1 can be applied to the imaging unit 12031 .
  • the technology according to the present disclosure it is possible to increase the conversion gain of the current-voltage conversion of the imaging device 100 while suppressing an increase in circuit area, thereby improving the imaging accuracy of the imaging device 100. can be done.
  • the present technology can also take the following configuration.
  • a photoelectric conversion element that performs photoelectric conversion of incident light; a current-voltage conversion circuit having a first transistor that converts the amount of charge generated by the photoelectric conversion into a voltage signal; an output circuit having a second transistor having an S value smaller than that of the first transistor and generating an output signal based on the voltage signal;
  • a solid-state imaging device (2) wherein the second transistor is an amplification transistor included in the output circuit; (1) The solid-state imaging device according to (1).
  • the output circuit includes a subtractor that calculates the change in the amount of charge, The subtractor has the second transistor, The solid-state imaging device according to (1) or (2).
  • the current-voltage conversion circuit further includes a third transistor having an S value smaller than that of the first transistor, The solid-state imaging device according to any one of (1) to (3).
  • the second transistor has a longer gate length than the first transistor;
  • the first transistor has a channel region implanted with an impurity having a polarity different from that of the first transistor;
  • the second transistor has a channel region implanted with an impurity having the same polarity as that of the second transistor.
  • the solid-state imaging device according to any one of (1) to (4).
  • the second transistor has a shallower impurity region between a source and a drain than the first transistor, and the impurity region has a lower concentration of impurity distribution.
  • the solid-state imaging device according to any one of (1) to (4). (8) the second transistor has a thicker sidewall than the first transistor; The solid-state imaging device according to any one of (1) to (4). (9) a reverse voltage is applied to the body terminal of the second transistor and a forward voltage is applied to the body terminal of the first transistor; The solid-state imaging device according to any one of (1) to (4). (10) the thickness of the element region layer of the second transistor is less than the thickness of the element region layer of the first transistor; The solid-state imaging device according to any one of (1) to (4).
  • the first and second transistors are fin field effect transistors (FinFETs); the width of the fin of the second transistor is narrower than the width of the fin of the first transistor;
  • the first and second transistors are transistors with a gate-all-around (GAA) structure; the thickness of the channel of the second transistor is less than the thickness of the channel of the first transistor;
  • GAA gate-all-around
  • the first transistor is a bulk structure transistor, wherein the second transistor is a transistor having an FDSOI substrate structure; The solid-state imaging device according to any one of (1) to (4).
  • the first transistor is a bulk structure transistor or a transistor having a PDSOI substrate structure;
  • the second transistor is a fin field effect transistor in which the width of the fin portion is thinner than 1/3 of the gate length.
  • the first transistor and the second transistor are arranged on different substrates;
  • the output circuit outputs, as the output signal, a luminance change of the incident light incident on the photoelectric conversion element based on the voltage signal.
  • the solid-state imaging device according to any one of (1) to (16).
  • An imaging device comprising:
  • imaging device 110 optical unit 120 recording unit 130 control unit 200 solid-state imaging device 201 light receiving chip 202 detection chip 211, 212, 213, 231, 232, 233 via arrangement unit 220 light receiving unit 221 photodiode 240 signal processing circuit 251 row driving circuit 252 column driving circuit 260 address event detection unit 300 address event detection circuit 310 current-voltage conversion circuit 311 conversion transistor 331, 333 capacitor 312 current source transistor 313 voltage supply transistor 320 buffer 330 subtractor 332 inverter 334 switch 340 quantizer 341 comparator 350 transfer circuit

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Abstract

固体撮像装置（２００）は、光電変換素子（２１１）と、電流電圧変換回路（３１０）と、出力回路と、を備える。光電変換素子（２１１）は、入射光の光電変換を行う。電流電圧変換回路（３１０）は、光電変換により生成される電荷量を電圧信号に変換する第１のトランジスタ（３１１）を有する。出力回路は、第１のトランジスタ（３１１）よりＳ値の値が小さい第２のトランジスタを有し、電圧信号に基づき、出力信号を生成する。

Description

固体撮像装置及び撮像装置
　本開示は、固体撮像装置及び撮像装置に関する。
　近年、画素アドレス毎に、その画素の光量がしきい値を超えた旨をアドレスイベントとしてリアルタイムに検出するアドレスイベント検出回路を画素毎に設けた非同期型の撮像装置が使用されている。このように、画素毎にアドレスイベントを検出する固体撮像装置は、ＥＶＳ（Event-based　Vision　Sensor）とも称される。
　上述した固体撮像装置では、光電変換によって生成される光電流を電流電圧変換回路が電圧に変換する。このような固体撮像装置において、光電流を電圧に変換する際の変換ゲインを増大させるために、電流電圧変換回路のループ回路を２段にする技術が知られている。
国際公開第２０１９／０８７４７１号
　電流電圧変換回路のループ回路をｎ段にすることで、変換ゲインがｎ倍に増大する。しかしながら、ループ回路をｎ段に増加することで、回路面積が増加し、固体撮像装置の微細化を妨げる要因になる恐れがあった。
　そこで、このような状況を鑑みて、本開示では、回路面積の増加を抑えつつ、電流電圧変換の変換ゲインを増加させることが可能な、固体撮像装置及び撮像装置を提案する。
　なお、上記課題又は目的は、本明細書に開示される複数の実施形態が解決し得、又は達成し得る複数の課題又は目的の１つに過ぎない。
　本開示によれば、固体撮像装置が提供される。固体撮像装置は、光電変換素子と、電流電圧変換回路と、出力回路と、を備える。光電変換素子は、入射光の光電変換を行う。電流電圧変換回路は、前記光電変換により生成される電荷量を電圧信号に変換する第１のトランジスタを有する。出力回路は、前記第１のトランジスタよりＳ値の値が小さい第２のトランジスタを有し、前記電圧信号に基づき、出力信号を生成する。
本開示の実施形態に係る撮像装置の一構成例を示すブロック図である。 本開示の実施形態に係る固体撮像装置の積層構造の一例を示す図である。 本開示の実施形態に係る受光チップの平面図の一例である。 本開示の実施形態に係る検出チップの平面図の一例である。 本開示の実施形態に係るアドレスイベント検出部の平面図の一例である。 本開示の実施形態に係るアドレスイベント検出回路の一構成例を示すブロック図である。 本開示の実施形態に係る電流電圧変換回路の一構成例を示す回路図である。 本開示の実施形態に係る減算器及び量子化器の一構成例を示す回路図である。 本開示の実施形態に係る量子化器の変形例を示す回路図である。 本開示の実施形態に係るアドレスイベント回路３００の他の構成例を示す図である。 本開示の実施形態に係るアドレスイベント検出回路に含まれるトランジスタのＳ値を説明するための図である。 本開示の実施形態に係るトランジスタのＩｄ－Ｖｇ特性の一例を示す図である。 本開示の実施形態に係るＳ値とトランジスタとの関係を説明するための図表である。 本開示の実施形態に係るバルク構造のトランジスタにおいてＳ値の調整方法を説明するための図表である。 本開示の実施形態に係るトランジスタの断面構造の一例を説明するための模式図である。 本開示の実施形態に係るトランジスタの断面構造の一例を説明するための模式図である。 本開示の実施形態に係るトランジスタの断面構造の一例を説明するための模式図である。 本開示の実施形態に係るトランジスタの断面構造の一例を説明するための模式図である。 本開示の実施形態に係るＳ値とトランジスタとの関係を説明するための図表である。 本開示の実施形態に係るＦｉｎＦＥＴ構造のトランジスタの一例を示す模式図である。 本開示の実施形態に係るＧＡＡ構造のトランジスタの一例を示す模式図である。 本開示の実施形態に係るアドレスイベント検出回路のトランジスタのＩｄ－Ｖｇ特性を説明するための図である。 本開示の実施形態の変形例に係る電流電圧変換回路の構成例を示す回路図である。 本開示の実施形態の変形例に係る電流電圧変換回路の構成例を示す回路図である。 本開示の実施形態の変形例に係る電流電圧変換回路の構成例を示す回路図である。 本開示の実施形態の変形例に係る電流電圧変換回路の構成例を示す回路図である。 本開示の実施形態に係るアドレスイベント検出回路の他の構成例を示す回路図である。 本開示の実施形態の変形例に係る電流電圧変換回路の構成例を示す回路図である。 本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の例を示す図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　また、本明細書及び図面において、異なる実施形態の類似する構成要素については、同一の符号の後に異なるアルファベットを付して区別する場合がある。ただし、類似する構成要素の各々を特に区別する必要がない場合、同一符号のみを付する。
　また、以下の説明で参照される図面は、本開示の実施形態の説明とその理解を促すための図面であり、わかりやすくするために、図中に示される形状や寸法、比などは実際と異なる場合がある。さらに、図中に示される固体撮像素子及び固体撮像装置は、以下の説明と公知の技術を参酌して適宜、設計変更することができる。
　また、以下の説明においては、「ゲート」とは、電界効果トランジスタ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）のゲート電極を表す。「ドレイン」とは、ＦＥＴのドレイン電極またはドレイン領域を表し、「ソース」とは、ＦＥＴのソース電極またはソース領域を表す。
　なお、説明は以下の順序で行うものとする。
　　　１．撮像装置の構成例
　　　　　１．１．撮像装置の全体構成例
　　　　　１．２．固体撮像装置の構成例
　　　２．トランジスタのＳ値
　　　３．変形例
　　　４．移動体への応用例
　　　５．まとめ
　＜＜１．撮像装置の構成例＞＞
　＜１．１．撮像装置の全体構成例＞
　図１は、本開示の実施形態に係る撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、光学部１１０、固体撮像装置２００、記録部１２０及び制御部１３０を備える。撮像装置１００としては、産業用ロボットに搭載されるカメラや、車載カメラなどが想定される。
　光学部１１０は、入射光を集光して固体撮像装置２００に導く。固体撮像装置２００は、入射光を光電変換して画像データを生成する。この固体撮像装置２００は、生成した画像データに対して、画像認識処理などの所定の信号処理を画像データに対して実行し、その処理後のデータを記録部１２０に出力する。
　記録部１２０は、例えば、フラッシュメモリなどで構成され、固体撮像装置２００から出力されたデータや制御部１３０から出力されたデータを記録する。
　制御部１３０は、例えば、アプリケーションプロセッサなどの情報処理装置で構成され、固体撮像装置２００を制御して画像データを出力させる。
　＜１．２．固体撮像装置の構成例＞
　（スタック構造例）
　図２は、本開示の実施形態に係る固体撮像装置２００の積層構造の一例を示す図である。この固体撮像装置２００は、検出チップ２０２と、その検出チップ２０２に積層された受光チップ２０１とを備える。これらのチップは、ビアなどの接続部を介して電気的に接続される。なお、ビアの他、Ｃｕ－Ｃｕ接合やバンプにより接続することもできる。
　（受光チップのレイアウト例）
　図３は、本開示の実施形態に係る受光チップ２０１の平面図の一例である。受光チップ２０１には、受光部２２０と、ビア配置部２１１、２１２及び２１３とが設けられる。
　ビア配置部２１１、２１２及び２１３には、検出チップ２０２と接続されるビアが配置される。また、受光部２２０には、二次元格子状に複数のフォトダイオード２２１が配列される。フォトダイオード２２１は、入射光を光電変換して光電流を生成する光電変換素子である。これらのフォトダイオード２２１のそれぞれには、行アドレス及び列アドレスからなる画素アドレスが割り当てられ、画素として扱われる。
　図４は、本開示の実施形態に係る検出チップ２０２の平面図の一例である。この検出チップ２０２には、ビア配置部２３１、２３２及び２３３と、信号処理回路２４０と、行駆動回路２５１と、列駆動回路２５２と、アドレスイベント検出部２６０とが設けられる。ビア配置部２３１、２３２及び２３３には、受光チップ２０１と接続されるビアが配置される。あるいは、ビアは、受光部２２０及びアドレスイベント検出部２６０の間に配置されてもよい。すなわち、ビア配置部２１１が、受光部２２０内に配置される場合もある。
　アドレスイベント検出部２６０は、複数のフォトダイオード２２１のそれぞれの光電流から検出信号を生成して信号処理回路２４０に出力するものである。この検出信号は、入射光の光量が所定の閾値を超えた旨をアドレスイベントとして検出したか否かを示す１ビットの信号である。
　行駆動回路２５１は、行アドレスを選択して、その行アドレスに対応する検出信号をアドレスイベント検出部２６０に出力させるものである。
　列駆動回路２５２は、列アドレスを選択して、その列アドレスに対応する検出信号をアドレスイベント検出部２６０に出力させるものである。
　信号処理回路２４０は、アドレスイベント検出部２６０からの検出信号に対して所定の信号処理を実行するものである。この信号処理回路２４０は、検出信号を画素信号として二次元格子状に配列し、画素毎に１ビットの情報を有する画像データを取得する。そして、信号処理回路２４０は、その画像データに対して画像認識処理などの信号処理を実行する。
　図５は、本開示の実施形態に係るアドレスイベント検出部２６０の平面図の一例である。このアドレスイベント検出部２６０には、二次元格子状に複数のアドレスイベント検出回路３００が配列される。アドレスイベント検出回路３００のそれぞれには画素アドレスが割り当てられ、同一アドレスのフォトダイオード２２１と接続される。
　アドレスイベント検出回路３００は、対応するフォトダイオード２２１からの光電流に応じた電圧信号を量子化して検出信号として出力するものである。
　（アドレスイベント検出回路の構成例）
　図６は、本開示の実施形態に係るアドレスイベント検出回路３００の一構成例を示すブロック図である。このアドレスイベント検出回路３００は、電流電圧変換回路３１０、バッファ３２０、減算器３３０、量子化器３４０及び転送回路３５０を備える。
　電流電圧変換回路３１０は、対応するフォトダイオード２２１からの光電流を電圧信号に変換するものである。この電流電圧変換回路３１０は、電圧信号をバッファ３２０に供給する。
　バッファ３２０は、電流電圧変換回路３１０からの電圧信号を補正するものである。このバッファ３２０は、補正後の電圧信号を減算器３３０に出力する。
　減算器３３０は、行駆動回路２５１からの行駆動信号に従ってバッファ３２０からの電圧信号のレベルを低下させるものである。この減算器３３０は、低下後の電圧信号を量子化器３４０に供給する。
　量子化器３４０は、減算器３３０からの電圧信号をデジタル信号に量子化して検出信号として転送回路３５０に出力するものである。
　転送回路３５０は、列駆動回路２５２からの列駆動信号に従って、検出信号を量子化器３４０から信号処理回路２４０に転送するものである。
　なお、バッファ３２０、減算器３３０及び量子化器３４０をまとめて出力回路とも記載する。出力回路は、電流電圧変換回路３１０による変換後の電圧信号に基づき、検出信号（出力信号の一例）を生成する回路である。
　（電流電圧変換回路の構成例）
　図７は、本開示の実施形態に係る電流電圧変換回路３１０の一構成例を示す回路図である。この電流電圧変換回路３１０は、変換トランジスタ３１１、電流源トランジスタ３１２及び電圧供給トランジスタ３１３を備える。変換トランジスタ３１１及び電圧供給トランジスタ３１３として、例えば、Ｎ型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが用いられる。また、電流源トランジスタ３１２として、例えば、Ｐ型のＭＯＳトランジスタが用いられる。
　変換トランジスタ３１１は、対応するフォトダイオード２２１からの光電流Ｉｉｎを電圧信号Ｖｏｕｔに変換してゲートから出力するものである。この変換トランジスタ３１１のソースは、入力信号線３１４を介してフォトダイオード２２１のカソードと電圧供給トランジスタ３１３のゲートとに接続される。また、変換トランジスタ３１１のドレインは電源に接続され、ゲートは、出力信号線３１５を介して電流源トランジスタ３１２のドレインと電圧供給トランジスタ３１３のドレインと、バッファ３２０の入力端子とに接続される。
　なお、変換トランジスタ３１１（第１のトランジスタの一例）のＳ値（Ｓファクタ、サブスレッショルド係数）は、その他のトランジスタ（第２のトランジスタの一例）、例えば、上記出力回路に含まれる少なくとも１つのトランジスタのＳ値より大きい値である。かかるＳ値の詳細については後述する。
　電流源トランジスタ３１２は、所定の定電流を出力信号線３１５に供給するものである。この電流源トランジスタ３１２のゲートには所定のバイアス電流Ｖｂｉａｓが印加される。ソースは電源に接続され、ドレインは出力信号線３１５に接続される。
　電圧供給トランジスタ３１３は、出力信号線３１５からの定電流に応じた一定の電圧を、入力信号線３１４を介して変換トランジスタ３１１のソースに供給するものである。これにより、変換トランジスタ３１１のソース電圧は、一定電圧に固定される。したがって、光が入射した際に、変換トランジスタ３１１のゲート－ソース間電圧が光電流に応じて上昇し、電圧信号Ｖｏｕｔのレベルが上昇する。
　（減算器及び量子化器の構成例）
　図８Ａは、本開示の実施形態に係る減算器３３０及び量子化器３４０の一構成例を示す回路図である。減算器３３０は、コンデンサ３３１及び３３３と、インバータ３３２と、スイッチ３３４とを備える。また、量子化器３４０は、コンパレータ３４１を備える。
　コンデンサ３３１の一端は、バッファ３２０の出力端子に接続され、他端は、インバータ３３２の入力端子に接続される。コンデンサ３３３は、インバータ３３２に並列に接続される。
　スイッチ３３４は、例えば、ＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor）によって構成され、コンデンサ３３３の両端を接続する経路を行駆動信号に従って開閉するものである。スイッチ３３４は、コンデンサ３３３の両端を接続することによって、コンデンサ３３３を放電させてリセットするリセットトランジスタとして機能する。
　インバータ３３２は、コンデンサ３３１を介して入力された電圧信号を反転するものである。このインバータ３３２は反転した信号をコンパレータ３４１の非反転入力端子（＋）に出力する。
　コンパレータ３４１は、例えば、反転増幅器であり、減算器３３０から入力される電圧信号に基づいて、フォトダイオード２２１に入射する入射光の輝度の変化を検出する輝度変化検出回路として機能する。
　コンパレータ３４１は、減算器３３０からの電圧信号と、反転入力端子（－）に印加される所定の閾値電圧ＶｔｈＯＮ，ＶｔｈＯＦＦとを比較することによって、入射光の輝度の変化を検出する。コンパレータ３４１は、比較結果を示す信号を検出信号として転送回路３５０に出力する。
　コンパレータ３４１は、例えば、撮像装置１００が顔認証に用いられる場合、被写体となる顔へ点滅光を照射する光源の点滅周期に同期して入力される閾値電圧ＶｔｈＯＮ，ＶｔｈＯＦＦが切替えられる。コンパレータ３４１は、光源が点灯する期間に、入力される電圧信号と閾値電圧ＶｔｈＯＮとを比較する。また、コンパレータ３４１は、光源が消灯している期間に、入力される電圧信号と閾値電圧ＶｔｈＯＦＦとを比較する。
　なお、量子化器３４０の構成は、図８Ａに示す構成に限定されるものではなく、例えば、図８Ｂに示す構成であってもよい。図８Ｂは、本開示の実施形態に係る量子化器３４０の変形例を示す回路図である。図８Ｂに示すように、変形例に係る量子化器３４０ａは、入力に対して並列に接続される２つのコンパレータ３４１ａ，３４１ｂを備える。
　コンパレータ３４１ａ，３４１ｂの非反転入力端子（＋）には、減算器３３０から電圧信号が入力される。コンパレータ３４１ａの反転入力端子（－）には、閾値電圧ＶｔｈＯＮが入力される。コンパレータ３４１ｂの反転入力端子（－）には、閾値電圧ＶｔｈＯＦＦが入力される。
　コンパレータ３４１ａは、電圧信号と閾値電圧ＶｔｈＯＮとの比較結果を示す検出信号ＳｉｇＯＮを転送回路３５０に出力する。コンパレータ３４１ｂは、電圧信号と閾値電圧ＶｔｈＯＦＦとの比較結果を示す検出信号ＳｉｇＯＦＦを転送回路３５０に出力する。
　かかる構成の量子化器３４０ａによっても、図８Ａに示す量子化器３４０と同様に、減算器３３０から入力される電圧信号に基づいて、フォトダイオード２２１に入射する入射光の輝度の変化を検出し、検出結果を転送回路３５０に出力し得る。
　なお、アドレスイベント検出回路３００の構成は、上述した例に限定されない。例えば、上述したように、アドレスイベント検出回路３００は、検出チップ２０２に配置される（図４参照）としたが、これに限定されない。例えば量子化器３４０及び転送回路３５０を検出チップ２０２とは別のチップに配置するなど、アドレスイベント検出回路３００の一部を検出チップ２０２とは別のチップに配置してもよい。
　また、例えば、電流電圧変換回路３１０及びバッファ３２０を受光チップ２０１に配置するなど、アドレスイベント検出回路３００の一部を受光チップ２０１に配置してもよい。例えば、電流電圧変換回路３１０の一部を受光チップ２０１に配置し、残りを検出チップ２０２に配置してもよい。
　図９は、本開示の実施形態に係るアドレスイベント回路３００の他の構成例を示す図である。図９に示すアドレスイベント回路３００は、第１のアドレスイベント回路３００ａと、第２のアドレスイベント回路３００ｂと、を含む。
　第１のアドレスイベント回路３００ａは、例えば、電流電圧変換回路３１０、バッファ３２０及び減算器３３０を含み、例えば、フォトダイオード２２１に対応して配置される。すなわち、第１のアドレスイベント回路３００ａは、画素ごとに例えば検出チップ２０２に配置される。
　第２のアドレスイベント回路３００ｂは、例えば、量子化器３４０及び転送回路３５０を含み、複数の第１アドレスイベント回路３００ａごと（例えば、列ごと）に配置される。すなわち、図９では、量子化器３４０及び転送回路３５０が列ごとに共通化される。例えば、第２のアドレスイベント回路３００ｂは、図４のアドレスイベント検出部２６０と、列駆動回路２５２との間に配置されてもよい。この場合、アドレスイベント検出部２６０には、上述した第１のアドレスイベント回路３００ａが配置される。
　このように、アドレスイベント回路３００の一部を列又は行ごとに共通化してもよい。これにより、アドレスイベント回路３００の回路規模をより削減することができる。なお、共通化した回路及び共通化していない回路は、それぞれ同じチップに配置されてもよく、異なるチップに配置されてもよい。
　＜＜２．トランジスタのＳ値＞＞
　上述したように、本開示の実施形態に係るアドレスイベント検出回路３００では、変換トランジスタ３１１は、その他のトランジスタのＳ値より大きいＳ値を有する。以下、アドレスイベント検出回路３００のトランジスタのＳ値について説明する。
　図１０は、本開示の実施形態に係るアドレスイベント検出回路３００に含まれるトランジスタのＳ値を説明するための図である。
　本開示の実施形態では、変換トランジスタ３１１のＳ値は、その他の回路３００ａに含まれるトランジスタのＳ値より大きくなる。その他の回路３００ａは、電流電圧変換回路の一部、及び、上述した出力回路（バッファ３２０、減算器３３０及び量子化器３４０）を含む。より具体的には、その他の回路３００ａには、出力回路（バッファ３２０、減算器３３０及び量子化器３４０）に加え、電流電圧変換回路３１０の電流源トランジスタ３１２及び電圧供給トランジスタ３１３が含まれる。
　すなわち、アドレスイベント検出回路３００に含まれるトランジスタのうち、電流を電圧に変換する変換トランジスタ３１１のＳ値は、その他のトランジスタのＳ値と比較して大きくなる。
　ここで、トランジスタのＳ値について説明する。図１１は、本開示の実施形態に係るトランジスタのＩｄ－Ｖｇ特性の一例を示す図である。なお、図１１では、Ｓ値の大きいトランジスタのＩｄ－Ｖｇ特性を直線で示し、Ｓ値の小さいトランジスタのＩｄ－Ｖｇ特性を鎖線で示している。また、以下の説明においてトランジスタのＳ値の大小は、２つのトランジスタの相対的な大小関係を指す。
　Ｓ値は、ゲート電圧に対するドレイン電流をプロットしたＩｄ－Ｖｇ特性のサブスレッショルド領域において、ドレイン電流Ｌｏｇ（Ｉｄ）が１桁変化するために必要なゲート電圧（Ｖｇ）である。Ｓ値は、サブスレッショルド領域におけるＬｏｇ（Ｉｄ）の最大の傾きの逆数の値で表される。
　上述したように、本開示の実施形態に係るアドレスイベント検出回路３００では、Ｓ値が大きいトランジスタと、Ｓ値が小さいトランジスタが含まれる。
　図１１に示すように、Ｓ値が小さいとゲート電圧Ｖｇの変化幅Ｖｗ１に対して、ドレイン電流Ｌｏｇ（Ｉｄ）の変化幅Ｉｗ１が大きくなる。すなわち、Ｓ値が小さいトランジスタは、オフ状態からオン状態への切り替わりが急峻で、高いスイッチング特性を有する。一方、Ｓ値が大きいとゲート電圧Ｖｇの変化幅Ｖｗ１に対して、ドレイン電流Ｌｏｇ（Ｉｄ）の変化幅Ｉｗ２が小さくなり、スイッチング特性が低くなる。
　そのため、トランジスタをスイッチとして動作させる場合などは、高いスイッチング特性を得るため、トランジスタのＳ値が小さいことが好ましい。
　一方、ドレイン電流に対するゲート電圧の変化幅でみると、Ｓ値が小さいと、ドレイン電流Ｌｏｇ（Ｉｄ）の変化幅Ｉｗ１に対して、ゲート電圧Ｖｇの変化幅Ｖｗ１が、Ｓ値が大きい場合の変化幅Ｉｗ２と比較して小さくなる。
　そのため、Ｓ値が小さいトランジスタを、電流電圧変換回路３１０の変換トランジスタ３１１として使用すると、光電流を電圧に変換する際の変換ゲインが小さくなってしまう。
　そこで、本開示の第１の実施形態に係るアドレスイベント検出回路３００では、変換トランジスタ３１１のＳ値が、他のトランジスタと比較して小さくなるようにする。これにより、光電流を電圧に変換する際の変換ゲインを大きくすることができる。また、トランジスタを追加することなく、光電流を電圧に変換する際の変換ゲインを大きくすることができるため、回路面積の増加を抑制しつつ、変換ゲインを大きくすることができる。また、回路面積の増加を抑制しつつ、変換ゲインを大きくすることができるため、画素の微細化を行うことができる。Ｓ値を調整することで、変換ゲインを調整することができるため、電流電圧変換回路３１０の最適化設計が可能となる。
　例えば、図２５を用いて後述するように、変換トランジスタ３１１をＮ個直列に接続することで、変換ゲインを調整することもできる。変換トランジスタ３１１をＮ個直列に接続すると、変換ゲインがＮ倍になる。このように、変換トランジスタ３１１を直列に接続する方法では、変換ゲインは、変換トランジスタ３１１のゲインの整数倍で調整される。一方、本開示の第１の実施形態に係るアドレスイベント回路３００では、変換トランジスタ３１１のＳ値を調整することで、変換ゲインを調整する。このようにＳ値を調整する場合、変換ゲインを変換トランジスタ３１１のゲインの整数倍以外の任意の値に調整することができる。そのため、電流電圧変換回路３１０の変換ゲインをより容易に最適化することができる。
　（Ｓ値の調整方法）
　次に、図１２～図２１を用いて、トランジスタのＳ値を調整する方法について説明する。
　まず、同じ構造を有するトランジスタにおいてＳ値を調整する方法について説明する。
　図１２は、本開示の実施形態に係るＳ値とトランジスタとの関係を説明するための図表である。
　図１２に示すように、Ｓ値が小さいトランジスタ及びＳ値が大きいトランジスタとしてバルク（Ｂｕｌｋ）構造のトランジスタを用いる場合、Ｓ値の調整方法として、図１３に示すトランジスタの構成が挙げられる。なお、図１３は、本開示の実施形態に係るバルク構造のトランジスタにおいてＳ値の調整方法を説明するための図表である。
　（ゲート長）
　図１３に示すように、バルク構造のトランジスタにおいてＳ値を調整する方法として、トランジスタのゲート長を調整する方法がある。例えば、トランジスタのゲート長が長い方が、短い場合と比較してＳ値が小さくなる。
　図１４は、本開示の実施形態に係るトランジスタの断面構造の一例を説明するための模式図である。図１４は模式図であり、必ずしも厳密に図示されたものではない。図１４では、トランジスタのソース・ドレイン間の断面構造を示している。また、図１４では、プラナー（Ｐｌａｎａｒ）構造のトランジスタの例を図示している。
　図１４（ａ）のトランジスタのゲート長Ｌ１は、図１４（ｂ）のトランジスタのゲート長Ｌ２より長い。この場合、図１４（ａ）のトランジスタの方が、図１４（ｂ）のトランジスタよりＳ値が小さくなる。
　このように、トランジスタのゲート長を調整することで、トランジスタのＳ値を調整し得る。すなわち、変換トランジスタ３１１のゲート長を、他のトランジスタのゲート長より短くすることで、変換トランジスタ３１１のＳ値が他のトランジスタのＳ値より大きくなる。
　（チャネルドープ）
　図１３に戻る。例えば、Ｓ値の調整方法としてバルクプラナー構造のトランジスタにおいて、チャネル領域の形成方法を変更する方法がある。例えば、ｎ型トランジスタに対してｐ型の不純物イオン注入してチャネル領域を形成する通常チャネルドープでは、ｎ型の不純物をイオン注入してチャネル領域を形成するカウンタードープと比較してＳ値が小さくなる。換言すると、トランジスタの第１の極性と異なる第２の極性の不純物をイオン注入してチャネル領域を形成した場合、同一の第１の極性の不純物をイオン注入してチャネル領域を形成した場合と比較して、当該トランジスタのＳ値が小さくなる。
　すなわち、変換トランジスタ３１１のチャネル領域をカウンタードープで形成し、他のトランジスタのチャネル領域を通常のチャネルドープで形成することで、変換トランジスタ３１１のＳ値が他のトランジスタのＳ値より大きくなる。
　（Ｓ／Ｄ間の深さ、濃度）
　また、例えば、Ｓ値の調整方法として、バルクプラナー構造のトランジスタにおいて、ソース・ドレイン（Ｓ／Ｄ）間の深さや濃度を調整する方法がある。ソース・ドレイン間の深さが浅く、低濃度であるトランジスタのＳ値は、ソース・ドレイン間が深く、高濃度であるトランジスタのＳ値より小さくなる。
　すなわち、変換トランジスタ３１１のソース・ドレイン間を深く、高濃度にし、他のトランジスタのソース・ドレイン間を浅く、低濃度にすることで、変換トランジスタ３１１のＳ値が他のトランジスタのＳ値より大きくなる。
　（ＳＷの厚さ）
　例えば、Ｓ値の調整方法として、バルクプラナー構造のトランジスタにおいて、サイドウォール（ＳＷ）の厚さを調整する方法がある。サイドウォールが厚いトランジスタのＳ値は、サイドウォールが薄いトランジスタのＳ値より小さくなる。
　すなわち、変換トランジスタ３１１のサイドウォールが薄く、他のトランジスタのサイドウォールが厚いことで、変換トランジスタ３１１のＳ値が他のトランジスタのＳ値より大きくなる。
　（バイアス）
　例えば、Ｓ値の調整方法として、バルクプラナー構造のトランジスタにおいて、ボディ端子への電圧の印加方法によってＳ値を調整する方法がある。例えばトランジスタのボディ端子に順電圧を印加するＦｏｒｗａｒｄ　ｂｉａｓの場合、Ｓ値は、逆電圧を印加するＢａｃｋ　ｂｉａｓの場合より小さくなる。
　すなわち、変換トランジスタ３１１のボディ端子に順電圧を印加し（Ｆｏｒｗａｒｄ　ｂｉａｓ）、他のトランジスタのボディ端子に逆電圧を印加する（Ｂａｃｋ　ｂｉａｓ）ことで、変換トランジスタ３１１のＳ値が他のトランジスタのＳ値より大きくなる。
　（素子領域層の厚さ）
　図１２に戻る。Ｓ値の調整方法として、ＳＯＩ基板の埋込絶縁層が設けられる深さ（すなわち、素子領域層の厚さ）によって調整する方法がある。例えば、トランジスタの素子領域層の厚さが薄い方が、厚い場合と比較してＳ値が小さくなる。
　図１５は、本開示の実施形態に係るトランジスタの断面構造の一例を説明するための模式図である。図１５は模式図であり、必ずしも厳密に図示されたものではない。図１５では、トランジスタのソース・ドレイン間の断面構造を示している。また、図１５では、プラナー構造のトランジスタの例を図示している。
　図１５（ａ）のトランジスタの素子領域層の厚さＤ１は、図１５（ｂ）のトランジスタの素子領域層の厚さＤ２より薄い。この場合、図１５（ａ）のトランジスタの方が、図１５（ｂ）のトランジスタよりＳ値が小さくなる。
　このように、トランジスタの素子領域層の厚さを調整することで、トランジスタのＳ値を調整し得る。すなわち、変換トランジスタ３１１の素子領域層の厚さを、他のトランジスタの素子領域層の厚さより厚くすることで、変換トランジスタ３１１のＳ値が他のトランジスタのＳ値より大きくなる。
　なお、図１２に示すように、素子領域層が厚いＳＯＩ基板は、いわゆるＦＤＳＯＩ（Ｆｕｌｌｙ　Ｄｅｐｌｅｔｅｄ　Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板であってよい。また、素子領域層が薄いＳＯＩ基板は、いわゆるＰＤＳＯＩ（Ｐａｒｔｉａｌｌｙ　Ｄｅｐｌｅｔｅｄ　Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板であってよい。
　このように、トランジスタを形成するＳＯＩ基板の埋込絶縁層が設けられる深さに応じてＳ値を変更し得る。
　（Ｆｉｎ幅）
　Ｓ値が小さいトランジスタ及びＳ値が大きいトランジスタとしてＦｉｎＦＥＴ構造のトランジスタを用いる場合、Ｓ値の調整方法として、Ｆｉｎ部の幅（Ｆｉｎ幅）を調整する方法が挙げられる。
　図１６は、本開示の実施形態に係るトランジスタの断面構造の一例を説明するための模式図である。図１６は模式図であり、必ずしも厳密に図示されたものではない。図１６では、トランジスタのソース・ドレイン間と垂直な方向の断面構造を示している。
　ＦｉｎＦＥＴ構造のトランジスタでは、半導体基板がＦｉｎ形状に突出して形成されたＦｉｎ部を備えており、チャネル形成領域がゲート電極の下のＦｉｎ部に形成されている。
　図１６（ａ）のトランジスタのＦｉｎ部のＳｉ厚、すなわちＦｉｎ部の幅Ｌｆ１は、図１６（ｂ）のトランジスタのＦｉｎ部の幅Ｌｆ２より薄い。この場合、図１６（ａ）のトランジスタの方が、図１６（ｂ）のトランジスタよりＳ値が小さくなる。
　このように、トランジスタのＦｉｎ幅を調整することで、トランジスタのＳ値を調整し得る。すなわち、変換トランジスタ３１１のＦｉｎ幅を、他のトランジスタのＦｉｎ幅より厚くすることで、変換トランジスタ３１１のＳ値が他のトランジスタのＳ値より大きくなる。
　（ＧＡＡ厚）
　図１２に戻る。Ｓ値が小さいトランジスタ及びＳ値が大きいトランジスタとしてゲートオールアラウンド（ＧＡＡ）構造のトランジスタを用いる場合、Ｓ値の調整方法として、チャネルの厚さ（以下、ＧＡＡ厚とも記載する）を調整する方法が挙げられる。
　図１７は、本開示の実施形態に係るトランジスタの断面構造の一例を説明するための模式図である。図１７は模式図であり、必ずしも厳密に図示されたものではない。図１７では、トランジスタのソース・ドレイン間と垂直な方向の断面構造を示している。
　ＧＡＡ構造のトランジスタは、ゲート電極がチャネルに４面で接続する全周トランジスタである。当該チャネルの基板に垂直な方向の厚さをＧＡＡ厚とする。
　図１７（ａ）のトランジスタのＧＡＡ厚Ｄ２１は、図１７（ｂ）のトランジスタのＧＡＡ厚Ｄ２２より薄い。この場合、図１７（ａ）のトランジスタの方が、図１７（ｂ）のトランジスタよりＳ値が小さくなる。
　このように、トランジスタのＧＡＡ厚を調整することで、トランジスタのＳ値を調整し得る。すなわち、変換トランジスタ３１１のＧＡＡ厚を、他のトランジスタのＧＡＡ厚より厚くすることで、変換トランジスタ３１１のＳ値が他のトランジスタのＳ値より大きくなる。
　上述したＳ値の調整方法では、アドレスイベント検出回路３００に含まれるトランジスタが同じ構造であるとしたが、これに限定されない。例えば、アドレスイベント検出回路３００に含まれるトランジスタが異なる構造を有していてもよい。すなわち、例えば、本開示の第１の実施形態に係るアドレスイベント検出回路３００は、トランジスタの構造を変更することで、トランジスタのＳ値を変更し得る。
　例えば、上述した構造では、ＧＡＡ構造、ＦｉｎＦＥＴ構造、ＦＤＳＯＩ基板構造、Ｂｕｌｋ　Ｐｌａｎａｒ構造、ＰＤＳＯＩ基板構造の順でＳ値が小さくなる。そのため、各トランジスタのＳ値に応じて構造を選択することで、アドレスイベント検出回路３００に含まれる変換トランジスタ３１１及びその他のトランジスタのＳ値を調整し得る。
　なお、これは、所定条件で比較した場合の順序であり、ゲート長等の各種サイズや材料によっては順序が変わる場合もあり得る。
　図１８は、本開示の実施形態に係るＳ値とトランジスタとの関係を説明するための図表である。
　（Ｂｕｌｋ／ＰＤＳＯＩ）
　図１８に示すように、例えば、Ｂｕｌｋ構造（あるいは、Ｂｕｌｋ　Ｐｌａｎａｒ構造）のトランジスタのＳ値は、ＰＤＳＯＩ基板構造より小さくなり得る。そのため、例えば、変換トランジスタ３１１をＰＤＳＯＩ基板構造とし、その他のトランジスタをＢｕｌｋ構造とする。これにより、アドレスイベント検出回路３００は、変換トランジスタ３１１のＳ値を、他のトランジスタのＳ値より大きくすることができる。
　（ＦＤＳＯＩ／Ｂｕｌｋ）
　また、例えば、ＦＤＳＯＩ基板構造のトランジスタのＳ値は、Ｂｕｌｋ構造より小さくなり得る。そのため、例えば、変換トランジスタ３１１をＢｕｌｋ構造とし、その他のトランジスタをＦＤＳＯＩ基板構造とする。これにより、アドレスイベント検出回路３００は、変換トランジスタ３１１のＳ値を、他のトランジスタのＳ値より大きくすることができる。
　（ＦＤＳＯＩ／ＦｉｎＦＥＴ）
　また、例えば、ＦＤＳＯＩ基板構造のトランジスタのＳ値は、ＦｉｎＦＥＴ構造より小さくなり得る。ただし、この場合、ＦｉｎＦＥＴ構造のトランジスタは、図１９に示すＦｉｎ幅Ｌｆ３１がゲート長Ｌｇ３１の１／３よりも厚いものとする。なお、図１９は、本開示の実施形態に係るＦｉｎＦＥＴ構造のトランジスタの一例を示す模式図である。図１９は模式図であり、必ずしも厳密に図示されたものではない。
　変換トランジスタ３１１を上述したＦｉｎＦＥＴ構造とし、その他のトランジスタをＦＤＳＯＩ構造とする。これにより、アドレスイベント検出回路３００は、変換トランジスタ３１１のＳ値を、他のトランジスタのＳ値より大きくすることができる。
　（ＦＤＳＯＩ／ＧＡＡ）
　図１８に戻る。例えば、ＦＤＳＯＩ基板構造のトランジスタのＳ値は、ＧＡＡ構造より小さくなり得る。ただし、この場合、ＧＡＡ構造のトランジスタは、図２０に示すＧＡＡ幅Ｌｆ３２がゲート長Ｌｇ３２の１／２よりも厚いものとする。なお、図２０は、本開示の実施形態に係るＧＡＡ構造のトランジスタの一例を示す模式図である。図２０は模式図であり、必ずしも厳密に図示されたものではない。
　変換トランジスタ３１１を上述したＧＡＡ構造とし、その他のトランジスタをＦＤＳＯＩ構造とする。これにより、アドレスイベント検出回路３００は、変換トランジスタ３１１のＳ値を、他のトランジスタのＳ値より大きくすることができる。
　（ＦｉｎＦＥＴ／Ｂｕｌｋ）
　図１８に戻る。例えば、ＦｉｎＦＥＴ構造のトランジスタのＳ値は、Ｂｕｌｋ構造より小さくなり得る。ただし、この場合、ＦｉｎＦＥＴ構造のトランジスタは、Ｆｉｎ幅Ｌｆ３１がゲート長Ｌｇ３１の１／３よりも薄いものとする（図１９参照）。
　変換トランジスタ３１１をＢｕｌｋ構造とし、その他のトランジスタを上述したＦｉｎＦＥＴ構造とする。これにより、アドレスイベント検出回路３００は、変換トランジスタ３１１のＳ値を、他のトランジスタのＳ値より大きくすることができる。
　（ＦｉｎＦＥＴ／ＰＤＳＯＩ）
　また、例えば、ＦｉｎＦＥＴ構造のトランジスタのＳ値は、ＰＤＳＯＩ基板構造より小さくなり得る。ただし、この場合、ＦｉｎＦＥＴ構造のトランジスタは、Ｆｉｎ幅Ｌｆ３１がゲート長Ｌｇ３１の１／３よりも薄いものとする（図１９参照）。
　変換トランジスタ３１１をＰＤＳＯＩ基板構造とし、その他のトランジスタを上述したＦｉｎＦＥＴ構造とする。これにより、アドレスイベント検出回路３００は、変換トランジスタ３１１のＳ値を、他のトランジスタのＳ値より大きくすることができる。
　（ＦｉｎＦＥＴ／ＧＡＡ）
　また、例えば、ＦｉｎＦＥＴ構造のトランジスタのＳ値は、ＧＡＡ構造より小さくなり得る。ただし、この場合、ＦｉｎＦＥＴ構造のトランジスタは、Ｆｉｎ幅Ｌｆ３１がゲート長Ｌｇ３１の１／３よりも薄いものとする（図１９参照）。また、ＧＡＡ構造のトランジスタは、ＧＡＡ幅Ｌｆ３２がゲート長Ｌｇ３２の１／２よりも厚いものとする（図２０参照）。
　変換トランジスタ３１１を上述したＧＡＡ構造とし、その他のトランジスタを上述したＦｉｎＦＥＴ構造とする。これにより、アドレスイベント検出回路３００は、変換トランジスタ３１１のＳ値を、他のトランジスタのＳ値より大きくすることができる。
　（ＧＡＡ／Ｂｕｌｋ）
　また、例えば、ＧＡＡ構造のトランジスタのＳ値は、Ｂｕｌｋ構造より小さくなり得る。ただし、この場合、ＧＡＡ構造のトランジスタは、ＧＡＡ幅Ｌｆ３２がゲート長Ｌｇ３２の１／２よりも薄いものとする（図２０参照）。
　変換トランジスタ３１１をＢｕｌｋ構造とし、その他のトランジスタを上述したＧＡＡ構造とする。これにより、アドレスイベント検出回路３００は、変換トランジスタ３１１のＳ値を、他のトランジスタのＳ値より大きくすることができる。
　（ＧＡＡ／ＰＤＳＯＩ）
　また、例えば、ＧＡＡ構造のトランジスタのＳ値は、ＰＤＳＯＩ基板構造より小さくなり得る。ただし、この場合、ＧＡＡ構造のトランジスタは、ＧＡＡ幅Ｌｆ３２がゲート長Ｌｇ３２の１／２よりも薄いものとする（図２０参照）。
　変換トランジスタ３１１をＰＤＳＯＩ基板構造とし、その他のトランジスタを上述したＧＡＡ構造とする。これにより、アドレスイベント検出回路３００は、変換トランジスタ３１１のＳ値を、他のトランジスタのＳ値より大きくすることができる。
　（ＧＡＡ／ＦｉｎＦＥＴ）
　また、例えば、ＧＡＡ構造のトランジスタのＳ値は、ＦｉｎＦＥＴ構造より小さくなり得る。ただし、この場合、ＦｉｎＦＥＴ構造のトランジスタは、Ｆｉｎ幅Ｌｆ３１がゲート長Ｌｇ３１の１／３よりも厚いものとする（図１９参照）。また、ＧＡＡ構造のトランジスタは、ＧＡＡ幅Ｌｆ３２がゲート長Ｌｇ３２の１／２よりも薄いものとする（図２０参照）。
　変換トランジスタ３１１を上述したＦｉｎＦＥＴ構造とし、その他のトランジスタを上述したＧＡＡ構造とする。これにより、アドレスイベント検出回路３００は、変換トランジスタ３１１のＳ値を、他のトランジスタのＳ値より大きくすることができる。
　（その他）
　なお、上述したＳ値の調整方法は一例であり、アドレスイベント検出回路３００は、その他の方法でＳ値を調整してもよい。例えば、Ｂｕｌｋ構造のトランジスタにおいてゲート長を調整することでＳ値を調整するとしたが、その他の構造のトランジスタにおいてもゲート長を調整することでＳ値を調整してもよい。
　あるいは、ＭＧ（Ｍｅｔａｌ　Ｇａｔｅ）／ＨＫ（Ｈｉｇｈ－ｋ）構造のトランジスタにおいて、ゲート電極の仕事関数やダイポールの形成を調整することでＳ値を調整してもよい。このとき、例えば、Ｂａｎｄ　ｅｄｇｅにＦｏｒｗａｒｄ　ｂｉａｓ電圧Ｖｆｂをシフトする、あるいは、ＭＧ／ＨＫのダイポール制御によってＦｏｒｗａｒｄ　ｂｉａｓ電圧Ｖｆｂをシフトすることで、０Ｖ付近でのＳ値を小さくし得る。すなわち、トランジスタをスイッチとして使用する場合の低Ｖｔ化を実現し得る。
　あるいは、ＦＤＳＯＩ基板構造において、トランジスタのボディ端子に順電圧を印加する（Ｆｏｒｗａｒｄ　ｂｉａｓ）ことで、Ｓ値を小さくしたり低Ｖｔ化を実現したりし得る。例えば、ＮＭＯＳトランジスタのＢＯＸ層下のＮｗｅｌｌに順電圧を印加する。あるいは、薄膜ＢＯＸＳＯＩでＢａｃｋ　ｂｉａｓを正に印加してもよい。
　あるいは、複数の構造を組み合わせることで、Ｓ値の調整を行ってもよい。例えば、ＭＧ／ＨＫ構造とＦＤＳＯＩ基板構造とを組み合わせてもよい。あるいは、ＭＧ／ＨＫ構造と、ＦｉｎＦＥＴ構造、又は、ＧＡＡ構造と、を組み合わせてもよい。これにより、ＭＧ／ＨＫ構造で低Ｖｔ化を実現しつつ、完全空乏化デバイス構造（ＦＤＳＯＩ基板構造、ＦｉｎＦＥＴ構造、又は、ＧＡＡ構造）によってＳ値を小さくし得る。
　あるいは、アドレスイベント検出回路３００の他のトランジスタとしてトンネル電界効果トランジスタ（ＴＦＥＴ）を使用することで、変換トランジスタ３１１よりＳ値を小さくするようにしてもよい。なお、ＴＦＥＴでは、Ｓ値はＳｉ以上（＜６０ｍ／ｄｅｃ）となる。
　また、アドレスイベント検出回路３００のその他のトランジスタとして、負性容量ＦＥＴ（Ｎｅｇａｔｉｖｅ－ｃａｐａｃｉｔａｎｃｅ　ＦＥＴ：ＮＣＦＥＴ）とＭＧ／ＨＫ構造とを組み合わせたトランジスタを使用してもよい。ＮＣＦＥＴとＭＧ／ＨＫ構造とを組み合わせても、他のトランジスタのＳ値を変換トランジスタ３１１より小さくすることができる。
　また、上述したＳ値の調整方法では、トランジスタがＦｉｎＦＥＴ構造又はＧＡＡ構造である場合について説明したが、これに限定されない。トランジスタは、例えばトライゲートトランジスタのようにマルチゲートトランジスタであってもよい。
　このように、Ｓ値を調整することで、例えば図２１に示すように、アドレスイベント検出回路３００に含まれるトランジスタとして、変換トランジスタ３１１のＳ値を、その他のトランジスタのＳ値より大きくすることができる。なお、図２１は、本開示の実施形態に係るアドレスイベント検出回路３００のトランジスタのＩｄ－Ｖｇ特性を説明するための図である。図２１では、変換トランジスタ３１１のＩｄ－Ｖｇ特性を鎖線でプロットし、その他のトランジスタのＩｄ－Ｖｇ特性を実線でプロットしている。
　＜＜３．変形例＞＞
　上述した実施形態では、電流電圧変換回路３１０が、変換トランジスタ３１１、電流源トランジスタ３１２および電圧供給トランジスタ３１３を備えるとしたが、電流電圧変換回路３１０の構成はこれに限定されない。以下、図２２～図２５を用いて、本開示の第１の実施形態に係る電流電圧変換回路３１０の変形例について説明する。
　図２２は、本開示の実施形態の変形例に係る電流電圧変換回路３１０Ａの構成例を示す回路図である。図２２に示すように、電流電圧変換回路３１０Ａは、例えば、図７に例示したソースフォロア型の回路構成に対し、変換トランジスタ３１１と電源線との間に直列接続された第２の変換トランジスタ３１６と、電圧供給トランジスタ３１３と電流源トランジスタ３１２との間に直列接続された第２の電圧供給トランジスタ３１７とが追加された、所謂ゲインブースト型の回路構成を備える。
　このように、ゲインブースト型の電流電圧変換回路３１０Ａを用いた場合でも、フォトダイオード２２１からの光電流を、その電荷量に応じた対数値の電圧信号Ｖｏｕｔに変換することが可能である。
　また、この場合、変換トランジスタ３１１及び第２の変換トランジスタ３１６のＳ値を、アドレスイベント検出回路３００のその他のトランジスタのＳ値より大きい値とする。このように、変換ゲインが大きいトランジスタを多段に接続することで、電流電圧変換回路３１０Ａの変換ゲインをより大きくすることができる。
　図２３は、本開示の実施形態の変形例に係る電流電圧変換回路３１０Ｂの構成例を示す回路図である。図２３に示すように、電流電圧変換回路３１０Ｂは、図７に例示した電流源トランジスタ３１２の代わりに負荷回路３１２Ａを備える。図２３に示す回路構成であっても、フォトダイオード２２１からの光電流を、その電荷量に応じた対数値の電圧信号Ｖｏｕｔに変換することが可能である。
　また、変換トランジスタ３１１のＳ値を、アドレスイベント検出回路３００のその他のトランジスタのＳ値より大きい値とすることで、電流電圧変換回路３１０Ｂの変換ゲインをより大きくすることができる。
　図２４は、本開示の実施形態の変形例に係る電流電圧変換回路３１０Ｃの構成例を示す回路図である。図２４の電流電圧変換回路３１０Ｃは、変換トランジスタ３１１Ａを備え、電流源トランジスタ３１２および電圧供給トランジスタ３１３を備えていない点で図７の電流電圧変換回路３１０と異なる。
　図２４に示すように変換トランジスタ３１１Ａのゲートは、ソースに接続される。変換トランジスタ３１１Ａは、フォトダイオード２２１からの光電流Ｉｉｎを電圧信号Ｖｏｕｔに変換してドレインから出力する。
　図２４に示す回路構成であっても、変換トランジスタ３１１ＡのＳ値を、アドレスイベント検出回路３００のその他のトランジスタのＳ値より大きい値とすることで、電流電圧変換回路３１０Ｃの変換ゲインをより大きくすることができる。
　図２５は、本開示の実施形態の変形例に係る電流電圧変換回路３１０Ｄの構成例を示す回路図である。図２５に示すように、電流電圧変換回路３１０Ｄは、例えば、図２４に例示した回路構成に対し、変換トランジスタ３１１Ａと電源線との間に直列接続された第２の変換トランジスタ３１６Ａが追加された、所謂ゲインブースト型の回路構成を備える。
　このように、ゲインブースト型の電流電圧変換回路３１０Ｄを用いた場合でも、フォトダイオード２２１からの光電流を、その電荷量に応じた対数値の電圧信号Ｖｏｕｔに変換することが可能である。
　また、この場合、変換トランジスタ３１１Ａ及び第２の変換トランジスタ３１６ＡのＳ値を、アドレスイベント検出回路３００のその他のトランジスタのＳ値より大きい値とする。このように、変換ゲインが大きいトランジスタを多段に接続することで、電流電圧変換回路３１０Ｄの変換ゲインをより大きくすることができる。
　上述した実施形態では、アドレスイベント検出回路３００のうち、変換トランジスタ３１１のＳ値が、その他の回路３００ａ（図１０参照）に含まれるその他のトランジスタのＳ値より大きいとしたがこれに限定されない。
　例えば、その他の回路３００ａに含まれる複数のトランジスタのうち、全てのトランジスタのＳ値が変換トランジスタ３１１より小さくてもよく、少なくとも一部のトランジスタのＳ値が小さくてもよい。少なくとも一部のトランジスタのＳ値を、変換トランジスタ３１１のＳ値より小さい値にする場合、増幅回路として使用するトランジスタのＳ値を変換トランジスタ３１１のＳ値より小さい値にすることが望ましい。
　図２６は、本開示の実施形態に係るアドレスイベント検出回路３００の他の構成例を示す回路図である。図２６では、アドレスイベント検出回路３００が、図２２に示す電流電圧変換回路３１０Ａを備える場合を図示している。
　アドレスイベント検出回路３００のうち、減算器３３０に含まれる複数のトランジスタＴ１１、Ｔ１２は、減算器３３０の増幅回路として動作するため、当該トランジスタのＳ値を、変換トランジスタ３１１のＳ値より小さい値にすることが望ましい。
　次いで、バッファ３２０に含まれ、電流電圧変換回路３１０Ａの出力に接続するトランジスタＴ２１、及び、量子化器３４０に含まれる複数のｐＭＯＳトランジスタＴ２２～Ｔ２４のＳ値を、変換トランジスタ３１１のＳ値より小さい値にすることが望ましい。
　電流電圧変換回路３１０Ａに含まれる電圧供給トランジスタ３１３及び第２の電圧供給トランジスタ３１７は、バッファ３２０及び量子化器３４０に次ぐ優先度で変換トランジスタ３１１のＳ値より小さいＳ値にすることが望ましい。
　すなわち、Ｓ値を変換トランジスタ３１１より小さくするトランジスタは、アドレスイベント検出回路３００のうち、減算器３３０に含まれるトランジスタＴ１１、Ｔ１２の優先度が最も高い。次いで、バッファ３２０に含まれ、電流電圧変換回路３１０Ａの出力に接続するトランジスタＴ２１、及び、量子化器３４０に含まれる複数のｐＭＯＳトランジスタＴ２２～Ｔ２４の優先度が高くなる。
　Ｓ値を小さくする優先度が低いトランジスタは、変換トランジスタ３１１と同程度のＳ値であってもよい。例えば、変換トランジスタ３１１と同じチップに形成されるトランジスタは、変換トランジスタ３１１と同程度のＳ値であってもよい。
　図２７は、本開示の実施形態の変形例に係る電流電圧変換回路３１０Ａの構成例を示す回路図である。図２７に示すように、電流電圧変換回路３１０Ａの変換トランジスタ３１１、第２の変換トランジスタ３１６、電圧供給トランジスタ３１３及び第２の電圧供給トランジスタ３１７は、例えば、フォトダイオード２２１と同じ受光チップ２０１に配置され得る。また、電流源トランジスタ３１２は、検出チップ２０２に配置され得る。
　この場合、受光チップ２０１に形成される変換トランジスタ３１１、第２の変換トランジスタ３１６、電圧供給トランジスタ３１３及び第２の電圧供給トランジスタ３１７は、例えばＢｕｌｋ構造のトランジスタでありＦＤＳＯＩ基板に形成されるものとする。また、検出チップ２０２に配置されるトランジスタ（バッファ３２０、減算器３３０及び量子化器３４０のトランジスタを含む）は、Ｂｕｌｋ構造のトランジスタでありＰＤＳＯＩ基板に形成されるものとする。これにより、受光チップ２０１に配置されるトランジスタのＳ値が、検出チップ２０２に配置されるトランジスタのＳ値より大きくなる。
　ここで、異なる基板（チップ）では、製造のプロセスを分けることが好ましい。そのため、電圧供給トランジスタ３１３及び第２の電圧供給トランジスタ３１７のＳ値を、変換トランジスタ３１１及び第２の変換トランジスタ３１６のＳ値と同じとすることで、変換ゲインをより増加させつつ製造コストをより削減することができる。また、電圧供給トランジスタ３１３、第２の電圧供給トランジスタ３１７、変換トランジスタ３１１及び第２の変換トランジスタ３１６は、例えばｎＭＯＳトランジスタであるため、同一の受光チップ２０１に配置することで、画素をより微細化することができる。
　なお、この場合、電圧供給トランジスタ３１３及び第２の電圧供給トランジスタ３１７のＳ値は、電流電圧変換回路３１０Ａの出力に接続するトランジスタＴ２１、及び、量子化器３４０に含まれる複数のｐＭＯＳトランジスタＴ２２～Ｔ２４のＳ値と同じであってもよい。
　また、電流電圧変換回路３１０Ａの各トランジスタのチップ配置例は図２７の構成に限定されない。例えば、電流電圧変換回路３１０Ａを受光チップ２０１に配置し、バッファ３２０以降を検出チップ２０２に配置してもよい。あるいは、電流電圧変換回路３１０Ａおよびバッファ３２０を受光チップ２０１に配置し、減算器３３０以降を検出チップ２０２に配置してもよい。また、電流電圧変換回路３１０Ａ、バッファ３２０および減算器３３０を受光チップ２０１に配置し、量子化器３４０以降を検出チップ２０２に配置してもよい。
　例えば、トランジスタのゲート長を調整することでＳ値を調整する場合や、Ｂｕｌｋ構造とＦｉｎＦＥＴ構造などトランジスタの構造によってＳ値を調整する場合は、１つのチップ上にＳ値の異なるトランジスタを配置し得る。この場合、アドレスイベント検出回路３００に含まれるトランジスタが、受光チップ２０１又は検出チップ２０２のどちらに配置されていてもＳ値を調整し得る。
　この場合、例えば、ｐＭＯＳトランジスタやｎＭＯＳトランジスタなどトランジスタの極性に応じて、トランジスタを各チップに配置することで、チップ工程数を削減することができる。あるいは、画素の微細化の観点から、受光チップ２０１にｎＭＯＳトランジスタを形成し、検出チップ２０２にｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを配置するようにしてもよい。
　あるいは、Ｂｕｌｋ構造やＦｉｎＦＥＴ構造など、トランジスタの構造に応じて、トランジスタを各チップに配置してもよい。例えば、図２７の変換トランジスタ３１１、第２の変換トランジスタ３１６、電圧供給トランジスタ３１３及び第２の電圧供給トランジスタ３１７をＢｕｌｋ構造とし、それ以外のアドレスイベント検出回路３００に含まれるトランジスタをＦｉｎＦＥＴ構造としてもよい。このように、１つのチップに配置するトランジスタの構造を１つに絞ることで、チップの製造コストをより削減することができる。
　アドレスイベント検出回路３００のトランジスタのうち、変換トランジスタ３１１よりＳ値を小さくするトランジスタや、当該トランジスタのチップ配置は、Ｓ値の調整方法や優先度、製造プロセス等に応じて適宜選択され得る。
　例えば、変換トランジスタ３１１と、変換トランジスタ３１１よりＳ値が小さいその他のトランジスタと、をそれぞれ異なるチップ（基板）に配置することで、変換トランジスタとその他のトランジスタの構造が異なる場合でも、チップの製造コストをより削減することができる。
　＜＜４．移動体への応用例＞＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２８は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２８に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced　Driver　Assistance　System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２８の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２９は、撮像部１２０３１の設置位置の例を示す図である。
　図２９では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２９には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち撮像部１２０３１に適用され得る。具体的には、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、回路面積の増加を抑えつつ、撮像装置１００の電流電圧変換の変換ゲインを増加させることができ、撮像装置１００の撮像精度を向上させることができる。
　＜＜５．まとめ＞＞
　上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　入射光の光電変換を行う光電変換素子と、
　前記光電変換により生成される電荷量を電圧信号に変換する第１のトランジスタを有する電流電圧変換回路と、
　前記第１のトランジスタよりＳ値の値が小さい第２のトランジスタを有し、前記電圧信号に基づき、出力信号を生成する出力回路と、
　を備える、固体撮像装置。
（２）
　前記第２のトランジスタは、前記出力回路に含まれる増幅トランジスタである、
　（１）に記載の固体撮像装置。
（３）
　前記出力回路は、前記電荷量の変化を算出する減算器を備え、
　前記減算器は、前記第２のトランジスタを有する、
　（１）又は（２）に記載の固体撮像装置。
（４）
　前記電流電圧変換回路は、第１のトランジスタよりＳ値の値が小さい第３のトランジスタをさらに有する、
　（１）～（３）のいずれか１つに記載の固体撮像装置。
（５）
　前記第２のトランジスタは、前記第１のトランジスタよりゲート長が長い、
　（１）～（４）のいずれか１つに記載の固体撮像装置。
（６）
　前記第１のトランジスタは、当該第１のトランジスタの極性と異なる極性の不純物がイオン注入されたチャネル領域を有し、
　前記第２のトランジスタは、当該第２のトランジスタの極性と同じ極性の不純物がイオン注入されたチャネル領域を有する、
　（１）～（４）のいずれか１つに記載の固体撮像装置。
（７）
　前記第２のトランジスタは、前記第１のトランジスタより、ソース及びドレインの間の不純物領域が浅く、前記不純物領域の不純物分布の濃度が低い、
　（１）～（４）のいずれか１つに記載の固体撮像装置。
（８）
　前記第２のトランジスタは、前記第１のトランジスタより、サイドウォールが厚い、
　（１）～（４）のいずれか１つに記載の固体撮像装置。
（９）
　前記第２のトランジスタのボディ端子には、逆電圧が印加され、前記第１のトランジスタのボディ端子には、順電圧が印加される、
　（１）～（４）のいずれか１つに記載の固体撮像装置。
（１０）
　前記第２のトランジスタの素子領域層の厚さは、前記第１のトランジスタの前記素子領域層の厚さより薄い、
　（１）～（４）のいずれか１つに記載の固体撮像装置。
（１１）
　前記第１及び第２のトランジスタはフィン電界効果トランジスタ（ＦｉｎＦＥＴ）であり、
　前記第２のトランジスタのフィンの幅が、前記第１のトランジスタのフィンの幅より狭い、
　（１）～（４）のいずれか１つに記載の固体撮像装置。
（１２）
　前記第１及び第２のトランジスタはゲートオールアラウンド（ＧＡＡ）構造のトランジスタであり、
　前記第２のトランジスタのチャネルの厚さが、前記第１のトランジスタのチャネルの厚さより薄い、
　（１）～（４）のいずれか１つに記載の固体撮像装置。
（１３）
　前記第１のトランジスタがＰＤＳＯＩ基板構造を有するトランジスタであり、
　前記第２のトランジスタがバルク構造のトランジスタである、
　（１）～（４）のいずれか１つに記載の固体撮像装置。
（１４）
　前記第１のトランジスタがバルク構造のトランジスタであり、
　前記第２のトランジスタがＦＤＳＯＩ基板構造を有するトランジスタである、
　（１）～（４）のいずれか１つに記載の固体撮像装置。
（１５）
　前記第１のトランジスタがバルク構造のトランジスタ又はＰＤＳＯＩ基板構造を有するトランジスタであり、
　前記第２のトランジスタが、フィン部の幅が、ゲート長の１／３より薄いフィン電界効果トランジスタである、
　（１）～（４）のいずれか１つに記載の固体撮像装置。
（１６）
　前記第１のトランジスタ及び前記第２のトランジスタは、それぞれ異なる基板に配置される、
　（１）～（１５）のいずれか１つに記載の固体撮像装置。
（１７）
　前記出力回路は、前記電圧信号に基づき、前記光電変換素子に入射した前記入射光の輝度変化を前記出力信号として出力する、
　（１）～（１６）のいずれか１つに記載の固体撮像装置。
（１８）
　固体撮像装置と、
　前記固体撮像装置から出力された出力信号を処理するプロセッサと、
　を備え、
　前記固体撮像装置は、
　入射光の光電変換を行う光電変換素子と、
　前記光電変換により生成される電荷量を電圧信号に変換する第１のトランジスタを有する電流電圧変換回路と、
　前記第１のトランジスタよりＳ値の値が小さい第２のトランジスタを有し、前記電圧信号に基づき、前記出力信号を生成する出力回路と、
　を備える、撮像装置。
　１００　撮像装置
　１１０　光学部
　１２０　記録部
　１３０　制御部
　２００　固体撮像装置
　２０１　受光チップ
　２０２　検出チップ
　２１１、２１２、２１３、２３１、２３２、２３３　ビア配置部
　２２０　受光部
　２２１　フォトダイオード
　２４０　信号処理回路
　２５１　行駆動回路
　２５２　列駆動回路
　２６０　アドレスイベント検出部
　３００　アドレスイベント検出回路
　３１０　電流電圧変換回路
　３１１　変換トランジスタ
　３３１、３３３　コンデンサ
　３１２　電流源トランジスタ
　３１３　電圧供給トランジスタ
　３２０　バッファ
　３３０　減算器
　３３２　インバータ
　３３４　スイッチ
　３４０　量子化器
　３４１　コンパレータ
　３５０　転送回路

Claims (18)

  1. 　入射光の光電変換を行う光電変換素子と、
    　前記光電変換により生成される電荷量を電圧信号に変換する第１のトランジスタを有する電流電圧変換回路と、
    　前記第１のトランジスタよりＳ値の値が小さい第２のトランジスタを有し、前記電圧信号に基づき、出力信号を生成する出力回路と、
    　を備える、固体撮像装置。
  2. 　前記第２のトランジスタは、前記出力回路に含まれる増幅トランジスタである、
    　請求項１に記載の固体撮像装置。
  3. 　前記出力回路は、前記電荷量の変化を算出する減算器を備え、
    　前記減算器は、前記第２のトランジスタを有する、
    　請求項１に記載の固体撮像装置。
  4. 　前記電流電圧変換回路は、前記第１のトランジスタよりＳ値の値が小さい第３のトランジスタをさらに有する、
    　請求項１に記載の固体撮像装置。
  5. 　前記第２のトランジスタは、前記第１のトランジスタよりゲート長が長い、
    　請求項１に記載の固体撮像装置。
  6. 　前記第１のトランジスタは、当該第１のトランジスタの極性と異なる極性の不純物がイオン注入されたチャネル領域を有し、
    　前記第２のトランジスタは、当該第２のトランジスタの極性と同じ極性の不純物がイオン注入されたチャネル領域を有する、
    　請求項１に記載の固体撮像装置。
  7. 　前記第２のトランジスタは、前記第１のトランジスタより、ソース及びドレインの間の不純物領域が浅く、前記不純物領域の不純物分布の濃度が低い、
    　請求項１に記載の固体撮像装置。
  8. 　前記第２のトランジスタは、前記第１のトランジスタより、サイドウォールが厚い、
    　請求項１に記載の固体撮像装置。
  9. 　前記第２のトランジスタのボディ端子には、逆電圧が印加され、前記第１のトランジスタのボディ端子には、順電圧が印加される、
    　請求項１に記載の固体撮像装置。
  10. 　前記第２のトランジスタの素子領域層の厚さは、前記第１のトランジスタの前記素子領域層の厚さより薄い、
    　請求項１に記載の固体撮像装置。
  11. 　前記第１のトランジスタ及び前記第２のトランジスタはフィン電界効果トランジスタ（ＦｉｎＦＥＴ）であり、
    　前記第２のトランジスタのフィンの幅が、前記第１のトランジスタのフィンの幅より狭い、
    　請求項１に記載の固体撮像装置。
  12. 　前記第１及び第２のトランジスタはゲートオールアラウンド（ＧＡＡ）構造のトランジスタであり、
    　前記第２のトランジスタのチャネルの厚さが、前記第１のトランジスタのチャネルの厚さより薄い、
    　請求項１に記載の固体撮像装置。
  13. 　前記第１のトランジスタがＰＤＳＯＩ基板構造を有するトランジスタであり、
    　前記第２のトランジスタがバルク構造のトランジスタである、
    　請求項１に記載の固体撮像装置。
  14. 　前記第１のトランジスタがバルク構造のトランジスタであり、
    　前記第２のトランジスタがＦＤＳＯＩ基板構造を有するトランジスタである、
    　請求項１に記載の固体撮像装置。
  15. 　前記第１のトランジスタがバルク構造のトランジスタ又はＰＤＳＯＩ基板構造を有するトランジスタであり、
    　前記第２のトランジスタが、フィン部の幅が、ゲート長の１／３より薄いフィン電界効果トランジスタである、
    　請求項１に記載の固体撮像装置。
  16. 　前記第１のトランジスタ及び前記第２のトランジスタは、それぞれ異なる基板に配置される、
    　請求項１に記載の固体撮像装置。
  17. 　前記出力回路は、前記電圧信号に基づき、前記光電変換素子に入射した前記入射光の輝度変化を前記出力信号として出力する、
    　請求項１に記載の固体撮像装置。
  18. 　固体撮像装置と、
    　前記固体撮像装置から出力された出力信号を処理するプロセッサと、
    　を備え、
    　前記固体撮像装置は、
    　入射光の光電変換を行う光電変換素子と、
    　前記光電変換により生成される電荷量を電圧信号に変換する第１のトランジスタを有する電流電圧変換回路と、
    　前記第１のトランジスタよりＳ値の値が小さい第２のトランジスタを有し、前記電圧信号に基づき、前記出力信号を生成する出力回路と、
    　を備える、撮像装置。
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JP2020088722A (ja) * 2018-11-29 2020-06-04 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および、撮像装置

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