WO2022172428A1 - 表示装置 - Google Patents

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WO2022172428A1
WO2022172428A1 PCT/JP2021/005426 JP2021005426W WO2022172428A1 WO 2022172428 A1 WO2022172428 A1 WO 2022172428A1 JP 2021005426 W JP2021005426 W JP 2021005426W WO 2022172428 A1 WO2022172428 A1 WO 2022172428A1
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WO
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electrode
layer
capacitors
display device
display area
Prior art date
Application number
PCT/JP2021/005426
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English (en)
French (fr)
Inventor
通 園田
純也 嶋田
真博 犬塚
毅 井上
Original Assignee
シャープ株式会社
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Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/87—Passivation; Containers; Encapsulations
    • H10K59/873—Encapsulations
    • H10K59/8731—Encapsulations multilayered coatings having a repetitive structure, e.g. having multiple organic-inorganic bilayers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/87—Passivation; Containers; Encapsulations
    • H10K59/871—Self-supporting sealing arrangements
    • H10K59/8723—Vertical spacers, e.g. arranged between the sealing arrangement and the OLED

Definitions

  • the present disclosure relates to display devices.
  • the planar shape of the end portion of the wiring electrode having the end portion near the organic EL element is R-shaped with rounded corners. According to Patent Document 1, since the ends are formed in an R shape with rounded corners where electric charges tend to concentrate, even if the wiring electrodes are charged with static electricity, the electric charges do not concentrate at the ends, and the wiring electrodes It is said that it can suppress flowing into the organic EL element.
  • An embodiment of the present disclosure provides a display device that makes it easy to identify a position into which electric charge tends to flow, thereby suppressing deterioration in display quality of an image due to the electric charge that has flowed.
  • a display device includes a display area in which a plurality of pixels are arranged in a matrix, and a plurality of electrically floating capacitors provided in a frame area around the display area.
  • FIG. 1 is a plan view showing a schematic configuration of a display device according to an embodiment
  • FIG. 2 is a plan view schematically showing a charge storage portion and a display area in the vicinity of the charge storage portion in the display device according to the embodiment
  • FIG. FIG. 3 is a cross-sectional view taken along line A1-A2 in FIG. 2
  • 1 is a cross-sectional view showing a schematic configuration of a light-emitting element of a display device according to an embodiment
  • FIG. 1 is a plan view showing the configuration of a mother substrate according to an embodiment
  • FIG. It is a top view showing a schematic structure of a mask concerning an embodiment.
  • FIG. 8 is an enlarged schematic view of the mask and the region near the edge of the mother substrate shown in FIG. 7;
  • FIG. FIG. 10 is a diagram showing how the mother substrate is peeled off from the mask after the vapor deposition process according to the embodiment;
  • FIG. 3 is a diagram showing charge amounts accumulated in each of a plurality of capacitors of the display device according to the embodiment;
  • It is the top view which expanded a part of mask sheet which concerns on embodiment.
  • FIG. 10 is a diagram showing a state in which a mother substrate is patterned using a common metal mask in the manufacturing process of the display device according to the embodiment;
  • FIG. 10 is a diagram showing a patterning process using a mask on a mother substrate on which spacers are formed, according to the embodiment;
  • FIG. 4 is a cross-sectional view showing a schematic configuration of a display device according to Modification 1 of the embodiment;
  • FIG. 10 is a plan view schematically showing a charge accumulation portion and a display area in the vicinity of the charge accumulation portion of a display device according to Modification 2 of the embodiment;
  • FIG. 11 is a plan view showing a schematic configuration of a display device according to Modification 3 of the embodiment;
  • FIG. 12 is a plan view showing a schematic configuration of a display device according to Modification 4 of the embodiment;
  • FIG. 18 is a cross-sectional view taken along line B1-B2 shown in FIG. 17;
  • FIG. 1 is a plan view showing a schematic configuration of a display device 1 according to an embodiment.
  • the display device 1 is an electronic device such as a mobile terminal capable of displaying images.
  • a smart phone can be given as an example of the display device 1 .
  • the display device 1 includes, for example, a display panel 4 and a housing (not shown) that covers the sides and back of the display panel 4 .
  • the display panel 4 includes a display area 5 in which a plurality of pixels PX are arranged in a matrix, and a frame-shaped frame area 6 surrounding the display area 5 .
  • the display panel 4 may be any display panel capable of displaying an image.
  • various display panels such as a liquid crystal display panel, an OLED (Organic Light Emitting Diode) display panel, and a QLED (Quantum dot Light Emitting Diode) display panel. can be used.
  • the display panel 4 is described as being an OLED display panel.
  • the display area 5 is an image display area.
  • An image is displayed on the display panel 4 by the plurality of pixels PX provided in the display region 5 emitting light.
  • the plurality of pixels PX include red pixels that emit red light, green pixels that emit green light, and blue pixels that emit blue light.
  • the planar shape of the display area 5 is, for example, a rectangular shape with four curved corners (rounded corners).
  • the display area 5 has, for example, a first side 5a, a second side 5b, a third side 5c, and a fourth side 5d, which are edges that define the outer shape.
  • the first side 5a and the third side 5c are short sides facing each other.
  • the second side 5b and the fourth side 5d are long sides facing each other.
  • the planar shape of the display area 5 is not limited to the shape described above, and may be another shape.
  • the frame area 6 is not provided with a plurality of pixels PX that emit light, but is provided with wiring or electrodes connected to the electrodes or wiring provided in the display area 5 .
  • a terminal portion TM having a plurality of terminals is provided along the third side 5c in the frame region 6.
  • a driving circuit for supplying various signals to the display area 5 is mounted on the terminal portion TM.
  • each of the plurality of terminals provided in the terminal portion TM is connected to a routing wiring provided in the frame area 6 .
  • one end of the routing wiring is connected to an electrode or wiring provided in the display region 5, and the wiring is routed from the display region 5 to the frame region 6 from one end to the other end, The other end is connected to one of a plurality of terminals provided on the terminal portion TM.
  • the charge accumulated in the mask may flow into the frame region 6 due to the contact of the mask with the frame region 6 , or the mask may be damaged.
  • the mother substrate that has been in contact is peeled off after patterning, charges may flow into the frame region 6 due to peeling electrification or the like.
  • the frame region 6 is provided with at least one charge storage section 3 provided with a plurality of capacitors.
  • the charge accumulating portion 3 traps and accumulates charges traveling from the frame region 6 to the display region 5 , thereby suppressing the charge from flowing into the display region 5 .
  • a plurality of capacitors are provided in the charge accumulating section 3, it is possible to identify the position where the charge tends to flow by inspecting the amount of charge accumulated in each capacitor. As a result, it is possible to suppress the deterioration of image display quality caused by the charge flowing into the display area 5 .
  • one charge storage section 3 is provided along the first side 5a of the end portion of the display area 5.
  • the charge storage portion 3 is provided in the frame region 6 so as to face the first side 5a, which is the short side opposite to the third side 5c provided to face the terminal portion TM.
  • the terminal portion TM is provided along the first side 5a, which is a short side facing the third side 5c provided near the terminal portion TM. can be set apart from As a result, electric charges can be accumulated in the plurality of capacitors provided in the electric charge accumulating portion 3 while minimizing the influence of electric charges from the drive circuit or the like connected to the terminal portion TM. As a result, charges can be accumulated in the plurality of capacitors provided in the charge accumulating section 3 with higher accuracy, so that the image display quality caused by the charge flowing into the display area 5 can be more reliably improved. Decrease can be suppressed.
  • FIG. 2 is a plan view schematically showing the charge storage section 3 and the display area 5 in the vicinity of the charge storage section 3 in the display device 1 according to the embodiment.
  • the charge storage section 3 includes a plurality of capacitors C1 to C7, and a plurality of electrode pads 31a to 37a and an electrode pad 30a connected to the plurality of capacitors C1 to C7, respectively.
  • the electrode pad 30a is connected to one electrode of each of the plurality of capacitors C1-C7.
  • Each of the plurality of electrode pads 31a-37a is connected to the other electrode of each of the plurality of capacitors C1-C7.
  • the number of capacitors C1 to C7 and the number of electrode pads 30a to 37a can be arbitrarily changed.
  • the capacitors C1 to C7 are on the short side of the display area 5 facing the third side 5c near which the terminal TM (see FIG. 1) is provided, and are the third side away from the terminal TM. It is provided along one side 5a.
  • each of the capacitors C1 to C7 captures and accumulates electric charges such as static electricity generated in the frame region 6 and electric charges flowing in from the outside such as the mask. This suppresses the charge from flowing from the frame region 6 to the display region 5 .
  • the electrode pad 30a and the electrode pads 31a to 37a are electrically connected to a plurality of capacitors C1 to C7. Or it is a terminal for inspection by an operator.
  • the plurality of capacitors C1 to C7 are arranged in order along the first side 5a, which is the short side of the end portion of the display area 5. That is, each of the capacitors C1 to C7 is provided adjacent to a plurality of pixels PX arranged along the first side 5a, which is the edge of the display area 5. As shown in FIG. As a result, the capacitors C1 to C7 capture and accumulate electric charges directed from the frame area 6 toward the first side 5a of the display area 5. As shown in FIG.
  • the capacitor C1 has a lower layer electrode (one electrode) 30b1 provided in a relatively lower layer, and an upper layer electrode (the other electrode) 31b1 provided in a layer relatively higher than the lower layer electrode 30b1 and overlapping with the lower layer electrode 30b1.
  • Capacitor C2 includes a lower layer electrode (one electrode) 30b1 provided in a relatively lower layer, and an upper layer electrode (the other electrode) 32b1 provided in a layer relatively higher than the lower layer electrode 30b1 and overlapping with the lower layer electrode 30b1. ing.
  • Capacitor C3 includes a lower electrode (one electrode) 30b1 provided in a relatively lower layer, and an upper electrode (the other electrode) 33b1 provided in a layer relatively higher than the lower electrode 30b1 and overlapping with the lower electrode 30b1. ing.
  • Capacitor C4 includes a lower electrode (one electrode) 30b1 provided relatively in the lower layer, and an upper electrode (the other electrode) 34b1 provided relatively in the upper layer than the lower electrode 30b1 and overlapping with the lower electrode 30b1.
  • Capacitor C5 includes a lower layer electrode (one electrode) 30b1 provided in a relatively lower layer, and an upper layer electrode (the other electrode) 35b1 provided in a layer relatively higher than the lower layer electrode 30b1 and overlapping with the lower layer electrode 30b1. ing.
  • Capacitor C6 includes a lower layer electrode (one electrode) 30b1 provided in a relatively lower layer, and an upper layer electrode (the other electrode) 36b1 provided in a layer relatively higher than the lower layer electrode 30b1 and overlapping with the lower layer electrode 30b1.
  • Capacitor C7 includes a lower layer electrode (one electrode) 30b1 provided in a relatively lower layer, and an upper layer electrode (the other electrode) 37b1 provided in a layer relatively higher than the lower layer electrode 30b1 and overlapping with the lower layer electrode 30b1. ing.
  • the lower layer electrode 30b1 is a common electrode that continues across the plurality of capacitors C1 to C7.
  • the lower electrode 30b1 is connected to the electrode pad 30a via a connection wiring 30b2.
  • One end of the connection wiring 30b2 is connected to the lower layer electrode 30b1, and the other end is connected to the electrode pad 30a.
  • the lower electrode 30b1 and the connection wiring 30b2 contain the same material.
  • the lower electrode 30b1 and the connection wiring 30b2 are formed by the same process using the same material.
  • the lower electrode 30b1 and the connection wiring 30b2 are electrically connected by being integrally formed.
  • the connection wiring 30b2 and the electrode pad 30a are electrically connected through a contact hole formed in an insulating layer provided between them.
  • the upper layer electrodes 31b1 to 37b1 are separated from each other.
  • the upper electrode 31b1 is connected to the electrode pad 31a via a connection wiring 31b2.
  • One end of the connection wiring 31b2 is connected to the upper layer electrode 31b1, and the other end is connected to the electrode pad 31a.
  • the upper electrode 31b1 and the connection wiring 31b2 contain the same material.
  • the upper electrode 31b1 and the connection wiring 31b2 are formed by the same process using the same material.
  • the upper electrode 31b1 and the connection wiring 31b2 are electrically connected by being integrally formed.
  • the connection wiring 31b2 and the electrode pad 31a are electrically connected through a contact hole formed in an insulating layer (for example, the gate insulating layer 13 shown in FIG. 3) provided therebetween.
  • the upper electrode 32b1 is connected to the electrode pad 32a via a connection wiring 32b2.
  • One end of the connection wiring 32b2 is connected to the upper layer electrode 32b1, and the other end is connected to the electrode pad 32a.
  • the upper electrode 32b1 and the connection wiring 32b2 contain the same material.
  • the upper electrode 32b1 and the connection wiring 32b2 are formed by the same process using the same material.
  • the upper electrode 32b1 and the connection wiring 32b2 are electrically connected by being integrally formed.
  • the connection wiring 32b2 and the electrode pad 32a are electrically connected through a contact hole formed in an insulating layer (for example, the gate insulating layer 13 shown in FIG. 3) provided therebetween.
  • the upper electrode 33b1 is connected to the electrode pad 33a via a connection wiring 33b2.
  • One end of the connection wiring 33b2 is connected to the upper layer electrode 33b1, and the other end is connected to the electrode pad 33a.
  • the upper electrode 33b1 and the connection wiring 33b2 contain the same material.
  • the upper electrode 33b1 and the connection wiring 33b2 are formed by the same process using the same material.
  • the upper electrode 33b1 and the connection wiring 33b2 are electrically connected by being integrally formed.
  • the connection wiring 33b2 and the electrode pad 33a are electrically connected through a contact hole formed in an insulating layer (for example, the gate insulating layer 13 shown in FIG. 3) provided therebetween.
  • the upper electrode 34b1 is connected to the electrode pad 34a via a connection wiring 34b2.
  • One end of the connection wiring 34b2 is connected to the upper layer electrode 34b1, and the other end is connected to the electrode pad 34a.
  • the upper electrode 34b1 and the connection wiring 34b2 contain the same material.
  • the upper electrode 34b1 and the connection wiring 34b2 are formed by the same process using the same material.
  • the upper electrode 34b1 and the connection wiring 34b2 are electrically connected by being integrally formed.
  • the connection wiring 34b2 and the electrode pad 34a are electrically connected through a contact hole formed in an insulating layer (for example, the gate insulating layer 13 shown in FIG. 3) provided therebetween.
  • the upper electrode 35b1 is connected to the electrode pad 35a via a connection wiring 35b2.
  • One end of the connection wiring 35b2 is connected to the upper layer electrode 35b1, and the other end is connected to the electrode pad 35a.
  • the upper electrode 35b1 and the connection wiring 35b2 contain the same material.
  • the upper electrode 35b1 and the connection wiring 35b2 are formed by the same process using the same material.
  • the upper electrode 35b1 and the connection wiring 35b2 are electrically connected by being integrally formed.
  • the connection wiring 35b2 and the electrode pad 35a are electrically connected through a contact hole formed in an insulating layer (for example, the gate insulating layer 13 shown in FIG. 3) provided therebetween.
  • the upper electrode 36b1 is connected to the electrode pad 36a via a connection wiring 36b2.
  • One end of the connection wiring 36b2 is connected to the upper layer electrode 36b1, and the other end is connected to the electrode pad 36a.
  • the upper electrode 36b1 and the connection wiring 36b2 contain the same material.
  • the upper electrode 36b1 and the connection wiring 36b2 are formed by the same process using the same material.
  • the upper electrode 36b1 and the connection wiring 36b2 are electrically connected by being integrally formed.
  • the connection wiring 36b2 and the electrode pad 36a are electrically connected through a contact hole formed in an insulating layer (for example, the gate insulating layer 13 shown in FIG. 3) provided therebetween.
  • the upper electrode 37b1 is connected to the electrode pad 37a via a connection wiring 37b2.
  • One end of the connection wiring 37b2 is connected to the upper layer electrode 37b1, and the other end is connected to the electrode pad 37a.
  • the upper electrode 37b1 and the connection wiring 37b2 contain the same material.
  • the upper electrode 37b1 and the connection wiring 37b2 are formed by the same process using the same material.
  • the upper electrode 37b1 and the connection wiring 37b2 are electrically connected by being integrally formed.
  • the connection wiring 37b2 and the electrode pad 37a are electrically connected through a contact hole formed in an insulating layer (for example, the gate insulating layer 13 shown in FIG. 3) provided therebetween.
  • electrically floating means that the capacitors C1 to C7, the connection wirings 30b2 to 37b2 connected to the capacitors C1 to C7, and the electrode pads 30a to 37a connected to the connection wirings 30b2 to 37b2 , are not connected to, for example, lead-out wirings connected to the electrodes or wirings provided in the display area 5, and are provided in the form of islands separated from any wirings and electrodes. That is.
  • the capacitors C1 to C7 are electrically floating, the capacitors (for example, included in the pixel circuit that drives each pixel PX) that accumulate electric charge necessary for the display device 1 to display an image, 5), it is possible to store charge different from the charge required for the display device 1 to display an image.
  • the electrically floating capacitors C1 to C7 included in the display device 1 can capture and accumulate charges flowing from the frame area 6 to the display area 5 .
  • the display device 1 since a plurality of capacitors C1 to C7 are electrically floating in the frame area 6 around the display area 5, the capacitors C1 to C7 are electrically floating from the frame area 6, unlike the organic EL panel of Patent Document 1. Electric charges flowing into the display area 5 from the surface of the frame area 6 of the display device 1 without passing through the wiring extending into the display area 5 are also easily captured by the plurality of capacitors C1 to C7. As a result, it is possible to suppress characteristic defects of the thin film transistor Tr (see FIG. 3) and improve the reliability of the display device 1 .
  • the display device 1 since the display device 1 includes the electrically floating capacitors C1 to C7, charges can be accumulated in the capacitors C1 to C7 individually. As a result, in the manufacturing process such as the deposition process of the display device 1, it is easy to specify the position where the charge easily flows in, and thus the thin film transistor Tr (see FIG. 3) that drives the pixel PX located near the position where the charge easily flows in. ) can be easily avoided. As a result, it is possible to obtain the display device 1 in which degradation in image display quality due to the inflow of charges is suppressed.
  • the plurality of capacitors C1 to C7 are common electrodes in which the lower layer electrodes 30b1 are connected to each other. Thus, compared to the case where the lower layer electrodes are separated from each other with a gap, the lower layer electrodes can reliably capture the charge flowing from the frame region 6 to the display region 5, and the image can be displayed more reliably. deterioration of display quality can be suppressed. Further, the plurality of capacitors C1 to C7 are provided so that the upper layer electrodes 31b1 to 37b1 are separated from each other. As a result, the plurality of capacitors C1 to C7 can individually accumulate electric charge, and as a result, it is easy to identify the position where the electric charge tends to flow. This makes it easy to avoid characteristic defects of the thin film transistors Tr (see FIG. 3) that drive the pixels PX located near the positions where charges tend to flow.
  • the plurality of capacitors C1 to C7 have one electrode (lower layer electrode 30b1) connected and the other electrodes (upper layer electrodes 31b1 to 37b1) are separated from each other, so that they reliably capture charges and It is possible to make it easier to specify a position where electric charge tends to flow.
  • the display device 1 also includes a plurality of electrode pads 30a to 37a connected to the plurality of capacitors C1 to C7 in the charge storage section 3, respectively.
  • the amount of charge accumulated in each of the plurality of capacitors C1 to C7 can be inspected by an inspection device or an operator via the plurality of electrode pads 30a to 37a. Accordingly, it is possible to obtain the display device 1 in which deterioration of image display quality is suppressed.
  • the voltage accumulated in each of the plurality of capacitors C1 to C7 via the plurality of electrode pads 30a to 37a The charge amount can be inspected by an inspection device or an operator even after the display device 1 is completed. As a result, even after the display device 1 is completed, it is possible to continuously monitor and suppress the deterioration of the display quality of the image according to the usage status of the display device 1 .
  • the charge storage unit 3 includes a plurality of capacitors C1 to C7 and portions of the connection wirings 30b2 to 37b2 (portions on the capacitors C1 to C7 side of the cutting line CL), and the electrode pads 30a to 37a Not included.
  • FIG. 3 is a cross-sectional view taken along line A1-A2 in FIG.
  • the cross-sectional shape of the capacitor C4 will be described here, but the cross-sectional shapes of the other capacitors C1 to C3 and C5 to C7 are the same as that of the capacitor C4, so description thereof will be omitted. .
  • the display device 1 includes a support substrate 11, a gate electrode 12g, a lead wiring 12w and a conductive layer 12p, a gate insulating layer 13, a source electrode 14s, a drain electrode 14d and a lower electrode 30b1, an interlayer insulating layer 15 and an insulating layer.
  • the gate electrode 12g, the source electrode 14s and the drain electrode 14d constitute a thin film transistor Tr.
  • a thin film transistor Tr is provided for each pixel PX.
  • Capacitor C4 includes a lower electrode 30b1 provided relatively in a lower layer, an upper electrode 34b1 provided in a relatively upper layer than the lower electrode 30b1, and an insulating capacitor provided between the lower electrode 30b1 and the upper electrode 34b1. and a portion 15a.
  • the supporting substrate 11 is a continuous substrate over the entire display panel 4 including the display area 5 and the frame area 6 .
  • the support substrate 11 is, for example, a flexible substrate.
  • the substrate having flexibility may have, for example, a multilayer structure including an organic insulating layer and an inorganic insulating layer.
  • the organic insulating layer includes, for example, an organic insulating material such as polyimide.
  • the inorganic insulating layer includes, for example, an inorganic insulating material such as silicon oxide, silicon nitride, or silicon oxynitride.
  • the support substrate 11 may be a hard substrate that does not have flexibility and contains an inorganic insulating material such as glass.
  • the gate electrode 12g, the routing wiring 12w, and the conductive layer 12p are each formed on the supporting substrate 11 using the same material in the same process.
  • the gate electrode 12g, the routing wiring 12w, and the conductive layer 12p are, for example, single-layer or multi-layer structures of metal containing at least one of aluminum, tungsten, molybdenum, tantalum, chromium, titanium, and copper, and are formed by a sputtering method or the like. be able to.
  • the gate electrode 12g is the gate electrode of the thin film transistor Tr provided for each pixel PX, and is formed in the display region 5 for each thin film transistor Tr.
  • the gate electrode 12g is connected to a gate wiring (not shown) that supplies a gate signal to the gate electrode 12g.
  • the routing wiring 12w is a routing wiring routed from the display area 5 to the frame area 6, one end of which is connected to an electrode or wiring in the display area 5, and the other end of which is connected to, for example, a terminal. Any one of a plurality of terminals provided in the portion TM (see FIG. 1) is connected to another wiring, electrode, terminal, or the like.
  • the conductive layer 12p is formed in a region including the forming region of the electrode pad 34a. A region of the conductive layer 12p where the gate insulating layer 13 is exposed is the electrode pad 34a.
  • the conductive layer 12p is formed in the charge storage section 3 (see FIGS. 1 and 2) within the frame region 6. As shown in FIG. Conductive layers separated from each other are also formed in regions including the forming regions of the electrode pads 30a to 33a and 35a to 37a (see FIG. 2) using the same material and the same process as the conductive layer 12p.
  • the gate insulating layer 13 is formed, for example, by CVD using an inorganic insulating material such as silicon oxide, silicon nitride, or silicon oxynitride.
  • the gate insulating layer 13 is formed on the support substrate 11 to cover the gate electrode 12g and the routing wiring 12w.
  • the gate insulating layer 13 covers the area around the electrode pad 34a in the conductive layer 12p and exposes the surface of the conductive layer 12p without covering the formation area of the electrode pad 34a.
  • the gate insulating layer 13 does not cover the surfaces of the conductive layers in the regions where the electrode pads 30a to 33a and 35a to 37a (see FIG. 2) are formed, but exposes them.
  • the source electrode 14s, the drain electrode 14d, and the lower electrode 30b1 are, for example, metal single-layer or multi-layer structures containing at least one of aluminum, tungsten, molybdenum, tantalum, chromium, titanium, and copper, and are formed by a sputtering method or the like. be able to.
  • the source electrode 14s is the source electrode of the thin film transistor Tr provided for each pixel PX, and is formed in the display region 5 for each thin film transistor Tr.
  • the source electrode 14s is connected to a signal line (not shown) that supplies a source signal to the source electrode 14s.
  • the drain electrode 14d is a drain electrode of the thin film transistor Tr provided for each pixel PX, and is formed in the display region 5 for each thin film transistor Tr.
  • the drain electrode 14 d is connected to the first electrode 16 through a contact hole formed in the interlayer insulating layer 15 .
  • the thin film transistor Tr includes the gate electrode 12g, the source electrode 14s and the drain electrode 14d, and is provided for each pixel PX.
  • the thin film transistor Tr further has a semiconductor layer (not shown).
  • the semiconductor layer is provided so as to overlap with the gate electrode 12g via the insulating layer.
  • the semiconductor layer includes, for example, low-temperature polysilicon (LTPS) or an oxide semiconductor.
  • the oxide semiconductor contains at least one metal element selected from In, Ga, and Zn.
  • the lower layer electrode 30b1 is one electrode provided in a relatively lower layer among each of the plurality of capacitors C1 to C7 (see FIG. 2) including the capacitor C4.
  • the connection wiring 30b2 is also formed of the same material and in the same process as the lower electrode 30b1.
  • the lower electrode 30b1 which is one electrode of the capacitors C1 to C7, includes the same material as the source electrode 14s and the drain electrode 14d of each of the plurality of thin film transistors Tr, and is formed in the same process.
  • the lower electrode 30b1 which is one of the electrodes of the capacitors C1 to C7, and the capacitors C1 to C7 can be formed while preventing an increase in the number of processes. .
  • the interlayer insulating layer 15 and the insulating portion 15a are formed in the same process using the same material.
  • the interlayer insulating layer 15 and the insulating portion 15a can be formed by photolithography or the like using an organic insulating material such as polyimide or acrylic, for example.
  • the interlayer insulating layer 15 covers the thin film transistor Tr and is formed on the gate insulating layer 13 in the display area 5 .
  • the interlayer insulating layer 15 planarizes unevenness caused by the thin film transistor Tr.
  • the insulating portion 15a is part of each of the plurality of capacitors C1 to C7 (see FIG. 2) including the capacitor C4, and is formed between the lower layer electrode 30b1 and each of the upper layer electrodes 31b1 to 37b1 including the upper layer electrode 34b1. there is
  • the insulating portion 15 a covers the lower electrode 30 b 1 and is formed on the gate insulating layer 13 in the frame region 6 .
  • the insulating portion 15 a is separated from the interlayer insulating layer 15 .
  • the insulating portion 15a extends along the extending direction of the lower electrode 30b1.
  • the insulating portion 15a extends along the first side 5a of the display area 5 in plan view.
  • the insulating portion 15a of the capacitors C1 to C7 includes the same material as the interlayer insulating layer 15 covering each of the plurality of thin film transistors Tr, and is formed in the same process.
  • the capacitors C1 to C7 can be formed while preventing an increase in the number of processes.
  • the electric field will concentrate on that portion, and an unexpected short circuit failure may occur between the upper layer electrode and the lower layer electrode.
  • the insulating portion 15a according to the present embodiment is formed so as to continuously connect each of the plurality of capacitors C1 to C7 (see FIG. 2) including the capacitor C4.
  • each of the plurality of capacitors C1 to C7 it is possible to suppress short-circuiting between the lower electrode 30b1 and each of the upper electrodes 31b1 to 37b1. Therefore, charges can be captured more reliably by the plurality of capacitors C1 to C7.
  • the first electrode 16, the upper electrode 34b1 and the connection wiring 34b2 are formed in the same process using the same material.
  • the upper electrode 34b1 and the connection wiring 34b2 are integrally formed.
  • the first electrode 16, the upper electrode 34b1, and the connection wiring 34b2 can have, for example, a laminated structure of a reflective metal layer and a transparent conductive layer.
  • Reflective metal layers include, for example, aluminum, copper, gold, or silver.
  • the transparent conductive layer includes a transparent conductive material such as ITO (indium tin oxide), IZO (indium zinc oxide), ZnO (zinc oxide), AZO (aluminum-doped zinc oxide), or GZO (gallium-doped zinc oxide).
  • the reflective metal layer and the transparent conductive layer can be formed by, for example, sputtering or vapor deposition.
  • the first electrode 16 is formed on the interlayer insulating layer 15 for each pixel PX.
  • the first electrode 16 is connected through a contact hole formed in the interlayer insulating layer 15 to the drain electrode 14d of the thin film transistor Tr.
  • the first electrode 16 drives the pixel PX based on the switching operation of the thin film transistor Tr.
  • first electrode 16 is an anode and a reflective electrode. Note that the first electrode 16 may be a cathode instead of an anode.
  • the upper electrode 34b1 and the connection wiring 34b2 are formed in the frame area 6. As shown in FIG.
  • the upper electrode 34b1 is the other electrode of the capacitor C4, which is provided relatively higher than the lower electrode 30b1.
  • the upper electrode 34b1 is formed on the insulating portion 15a.
  • One end of the connection wiring 34b2 is connected to the upper electrode 34b1 on the insulating portion 15a, and the other end is provided on the gate insulating layer 13 in the frame region 6. is electrically connected to the conductive layer 12p through a contact hole formed in the gate insulating layer 13 covering the conductive layer 12p.
  • the upper electrodes 31b1 to 33b1 and 35b1 to 37b1 (see FIG. 2) and the connection wires 31b2 to 33b2 and 35b2 to 37b2 (see FIG. 2) are also formed using the same material and the same process as the upper electrode 34b1 and the connection wire 34b2. be done.
  • the upper layer electrodes 31b1 to 33b1 and 35b1 to 37b1 (see FIG. 2) are formed in the same manner as the upper layer electrode 34b1 described above.
  • the connection wirings 31b2 to 33b2 and 35b2 to 37b2 (see FIG. 2) are formed in the same manner as the connection wiring 34b2 described above.
  • the upper electrodes 31b1-37b1 of the capacitors C1-C7 contain the same material as the first electrode 16 and are formed in the same process. As a result, there is no need to add a separate process for forming the upper layer electrodes 31b1 to 37b1, which are the other electrodes of the capacitors C1 to C7, and the capacitors C1 to C7 can be formed while preventing an increase in the number of processes. can be done.
  • the pixel bank 17 and the frame-shaped bank 17a are formed in the same process using the same material, for example.
  • the pixel bank 17 and the frame-shaped bank 17a are formed by photolithography, for example, using an organic insulating material such as polyimide or acrylic.
  • the pixel bank 17 is formed on the interlayer insulating layer 15 of the display area 5 .
  • the pixel bank 17 is formed between the pixels PX and partitions each of the pixels PX.
  • the pixel bank 17 may cover the edge of the first electrode 16 .
  • a spacer may be further provided on the pixel bank 17 .
  • the spacer prevents the patterning layer patterned for each pixel PX from contacting the mask on the pixel bank by contacting the mask in the vapor deposition process.
  • the spacer can be formed by, for example, photolithography using a photosensitive organic insulating material such as polyimide or acrylic.
  • the frame-shaped bank 17a is formed on the gate insulating layer 13 of the frame region 6 and intersects the connection wiring 30b2 and the connection wirings 31b2 to 37b2 (see FIG. 2) in plan view. surround the The frame-shaped bank 17 a functions as a bank when forming the organic layer 22 of the sealing layer 20 .
  • a plurality of frame-shaped banks 17a may be formed. In the example shown in FIG. 3, two frame-shaped banks 17a are formed, and the display area 5 is doubly surrounded by the two frame-shaped banks 17a.
  • the frame-shaped bank 17a passes through the outside of the capacitors C1 to C7 (FIG. 2) including the capacitor C4 (on the side farther from the display area 5 than the capacitors C1 to C7 (FIG. 2)), and the capacitors C1 to C7 (FIG. 2). C7 and display area 5 are enclosed.
  • the EL layer 18 is formed in each pixel PX of the display area 5 .
  • EL layer 18 includes a light-emitting layer that emits light.
  • a second electrode 19 is formed in each pixel PX in the display area 5 .
  • the first electrode 16, the EL layer 18 and the second electrode 19 formed in each pixel PX are referred to as a light emitting element 40.
  • FIG. 4 is a cross-sectional view showing a schematic configuration of the light emitting element 40 of the display device 1 according to the embodiment.
  • the light emitting element EL layer 18 includes a first charge transport layer 18a formed on the first electrode 16, a light emitting layer 18b formed on the first charge transport layer 18a, and a second charge transport layer 18b formed on the light emitting layer 18b. It comprises a charge transport layer 18c and a second electrode 19 formed on the second charge transport layer 18c.
  • the light emitting method of the light emitting element 40 is a so-called electroluminescence (EL) method in which the light emitting layer 18b emits light when a current flows between the first electrode 16 and the second electrode 19.
  • EL electroluminescence
  • the first charge transport layer 18a and the light emitting layer 18b are layers (hereinafter sometimes referred to as patterning layers) formed for each pixel PX by, for example, a patterning method using a mask such as vapor deposition or printing.
  • the second charge transport layer 18c and the second electrode 19 are formed as continuous layers over each pixel PX.
  • the second charge transport layer 18c may also be a patterned layer formed for each pixel PX by a patterning method using a mask, such as vapor deposition or printing.
  • first electrode 16 is an anode
  • first charge transport layer 18a is a hole transport layer containing a hole transport material
  • second charge transport layer 18c is an electron transport layer containing an electron transport material
  • the second electrode 19 is the cathode.
  • the light emitting layer 18b is provided between the first charge transport layer 18a and the second charge transport layer 18c, that is, between the first electrode 16 and the second electrode 19.
  • the light-emitting layer 18b includes an organic light-emitting material that emits red light when provided in the pixel PX that emits red light, and an organic light-emitting material that emits green light when provided in the pixel PX that emits green light. and an organic light-emitting material that emits blue light when provided in a pixel PX that emits blue light.
  • the light-emitting layer 18b may contain quantum dots, which are semiconductor nanoparticles that emit red, green, or blue light, instead of the organic light-emitting material.
  • the second electrode 19 is a cathode and a transparent electrode.
  • the second electrode 19 is made of a transparent conductive material such as ITO (indium tin oxide), IZO (indium zinc oxide), ZnO (zinc oxide), AZO (aluminum-doped zinc oxide), or GZO (gallium-doped zinc oxide).
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ZnO zinc oxide
  • AZO aluminum-doped zinc oxide
  • GZO gallium-doped zinc oxide
  • the first electrode 16 which is an anode
  • the first charge transport layer 18a which is a hole transport layer
  • Electrons from the second electrode 19, which is a cathode are transported to the light emitting layer 18b by the second charge transport layer 19c, which is an electron transport layer.
  • excitons are formed by recombination of the holes and electrons transported to the light-emitting layer 18b.
  • the formed exciton emits light upon deactivation from the excited state to the ground state.
  • the light-emitting layer 18b emits light of a color such as red light, green light, or blue light.
  • the configuration of the light emitting element 40 is not limited to the configuration described above, and may include other layers. Further, for example, even if the first electrode 16 is a cathode, the first charge transport layer 18a is an electron transport layer, the second charge transport layer 18c is a hole transport layer, and the second electrode 19 is an anode, good.
  • the sealing layer 20 is provided so as to cover the display area 5 and cover a part of the frame area 6 around the display area 5 as well.
  • the sealing layer 20 has a multi-layer structure including an inorganic layer and an organic layer.
  • the sealing layer 20 includes a first inorganic sealing layer 21 covering the second electrode 19, an organic layer 22 stacked above the first inorganic sealing layer 21, and a layer stacked above the organic layer 22. and a second inorganic encapsulating layer 23 .
  • the sealing layer 20 prevents foreign substances such as water and oxygen from penetrating into the display device 1 .
  • Each of the first inorganic sealing layer 21 and the second inorganic sealing layer 23 may have a single layer structure using an inorganic insulating material such as a silicon oxide layer, a silicon nitride layer, or a silicon oxynitride layer. Alternatively, it may have a multilayer structure in which these layers are combined.
  • Each layer of the first inorganic sealing layer 21 and the second inorganic sealing layer 23 can be formed by, for example, the CVD method.
  • the ends of the first inorganic sealing layer 21 and the second inorganic sealing layer 23 are formed outside the frame-shaped bank 17a (the side farther from the display area 5 than the frame-shaped bank 17a) beyond the frame-shaped bank 17a. may have been
  • the organic layer 22 has a flattening effect and is, for example, a translucent resin layer that transmits visible light.
  • the organic layer 22 can be composed of a coatable organic material such as acrylic.
  • the organic layer 22 is formed by a coating method such as an inkjet method, for example.
  • the organic layer 22 is dammed by the frame-shaped bank 17a. As a result, the end of the organic layer 22 is formed, for example, along the frame-shaped bank 17a, inside the frame-shaped bank 17a (the side closer to the display area 5 than the frame-shaped bank 17a), or inside the frame in plan view. It is formed so as to overlap with the shaped bank 17a.
  • the plurality of capacitors C1 to C7 are composed of the lower electrode 30b1 provided in a relatively lower layer, the upper electrodes 31b1 to 37b1 provided in a relatively upper layer than the lower electrode 30b1, the lower electrode 30b1 and the upper electrode 30b1. and an insulating portion 15a provided between 34b1.
  • the charge flowing from the frame region 6 to the display region 5 can be captured, thereby suppressing deterioration in image display quality.
  • the plurality of capacitors C1 to C7 are provided within the region where the sealing layer 20 is provided. That is, the plurality of capacitors C1 to C7 are under the sealing layer 20 and covered with the sealing layer 20 . In this way, by providing the plurality of capacitors C1 to C7 close to the pixels PX in the display area 5 to the extent that they are covered with the sealing layer 20, it is possible to more reliably flow into the thin film transistors Tr provided in the pixels PX.
  • the charge applied can be captured by a plurality of capacitors C1-C7. This makes it possible to more reliably suppress degradation in image display quality.
  • the portion of the sealing layer 20 that covers the plurality of capacitors C1 to C7 is also the charge storage section 3 that stores the charge captured by the plurality of capacitors C1 to C7.
  • the charge captured by the plurality of capacitors C1 to C7 does not flow out in the subsequent process to the portion of the sealing layer 20 that covers the plurality of capacitors C1 to C7 (the portion overlapping the plurality of capacitors C1 to C7). can be saved. As a result, it is possible to precisely detect the amount of charge that is about to flow into the thin film transistor Tr provided in the pixel PX.
  • the display device 1 may be provided with a functional film (not shown) on the sealing layer 20 .
  • the functional film may have at least one of optical compensation function, touch sensor function, and protection function, for example.
  • the display device 1 allows the light emitted by the light emitting layer 18b to pass through the second charge transport layer 18c and the second electrode 19, so that the light emitted from the side opposite to the support substrate 11 (light emission in FIGS. 3 and 4) It is a top emission type in which the light is taken out to the upper side of the layer 18b).
  • the light emitted by the light emitting layer 18b is transmitted through the first charge transport layer 18a, the first electrode 16, the interlayer insulating layer 15, the gate insulating layer 13, and the supporting substrate 11.
  • It may be a bottom emission type in which light is taken out to the side (below the light emitting layer 18b in FIGS. 3 and 4).
  • the second electrode 19 may include a reflective metal layer with high visible light reflectance
  • the first electrode 16 may be formed using a transparent conductive layer with high visible light transmittance. good.
  • FIG. 5 is a plan view showing the configuration of the mother board 7 according to the embodiment.
  • the mother substrate 7 is a large-sized substrate before the display panel 4 is cut out in the singulation process, and the patterning layer (for example, the first charge transport layer 18a and the light emitting layer 18b shown in FIG. 4) is formed. It is a substrate that has gone through the pre-process of .
  • the mother substrate 7 is provided with a plurality of display panel forming regions 4z that become the display panel 4 (see FIG. 1) when cut out.
  • 4 ⁇ 7 display panel formation regions 4z are provided on the mother substrate 7, but the number of display panel formation regions 4z provided on the mother substrate 7 is not limited.
  • the display panel forming region 4z is provided with a display region forming region 5z that becomes the display region 5 and a frame region forming region 6z that becomes the frame region 6.
  • a plurality of pixel areas which are areas to become the pixels PX (see FIG. 1), are provided in a matrix. Further, in the display panel forming region 4z, the charge accumulation portion 3 is formed along the first side 5a of the display region forming region 5z, and the terminal portion TM is formed along the third side 5c of the display region forming region 5z. formed.
  • the charge storage section 3 of the mother board 7 is formed with, for example, the capacitors C1 to C7, the connection wirings 30b2 to 37b2, and the electrode pads 30a to 37a shown in FIG.
  • the pixel region formed in the display panel forming region 4z is formed up to the first electrode 16 and the pixel bank 17 in the pixel PX shown in FIG.
  • the first charge transport layer 18a, the light emitting layer 18b, the second charge transport layer 18c and the second electrode 19 are not formed.
  • FIG. 6 is a plan view showing a schematic configuration of the mask 60 according to the embodiment.
  • the mask 60 is used to pattern any of the patterning layers (eg, the first charge transport layer 18a and the light emitting layer 18b shown in FIG. 4) by a patterning method such as vapor deposition.
  • a patterning method such as vapor deposition.
  • the vapor deposition method is used as the patterning method.
  • the mask 60 includes a frame-like frame 61 and a plurality of mask sheets 63 attached to the frame 61 so as to cover an opening 61a surrounded by the frame 61.
  • the frame 61 and the plurality of mask sheets 63 are formed using a metal material.
  • each mask sheet 63 is a thin sheet-like so-called fine metal mask.
  • each mask sheet 63 has both ends fixed to the frame 61 .
  • Each mask sheet 63 has a mask opening region 65 formed with a plurality of mask openings at a position facing the display region forming region 5z (see FIG. 5) when arranged to face the mother substrate 7. .
  • Pixels PX red pixels
  • pixels PX green pixels
  • pixels PX blue pixels
  • FIG. 7 is a side view showing a schematic configuration of a vapor deposition device 70 according to the embodiment.
  • the deposition device 70 includes a magnet plate 71, a touch plate 72, a deposition source 75, and the like.
  • the magnet plate 71 and the touch plate 72 are substrate support portions that support the mother substrate 7 .
  • the touch plate 72 is a metal plate and sandwiches the mother substrate 7 together with the mask 60 to bring the mother substrate 7 and the mask 60 into close contact with each other.
  • the mask 60 is arranged on the side opposite to the magnet plate 71 and the touch plate 72 with respect to the mother substrate 7 so as to face the mother substrate 7 .
  • the vapor deposition source 75 is provided on the opposite side of the mask 60 from the mother substrate 7 and away from the mask 60 .
  • the vapor deposition source 75 is, for example, a container made of ceramic or the like and having a vapor deposition hole.
  • the deposition source 75 contains a patterning material, which is a material to be a patterning layer deposited on the mother substrate 7 .
  • the magnetic force of the magnet plate 71 pulls the touch plate 72 and the mask 60 arranged through the mother substrate 7 toward the magnet plate 71 .
  • the formation of a gap between the mask 60 and the mother substrate 7 is suppressed, and the pattern blur of the patterning layer patterned on the mother substrate 7 through the mask 60 (patterning in a wider range than the area to be patterned). layer patterning) can be suppressed.
  • the patterning layer deposition step replaces the mask 60 and the patterning material to form, for example, the first charge transport layer 18a in the red pixels and the first charge transport layer 18a in the green pixels.
  • the first charge transport layer 18a in the blue pixel forming the light emitting layer 18b in the red pixel, forming the light emitting layer 18b in the green pixel, and forming the light emitting layer 18b in the blue pixel, one mother substrate is used. 7 for a total of 6 times.
  • the surface of the mask 60 (surface in contact with the mother substrate 7) becomes more conductive than before the start of the deposition due to the deposition particles 78 adhering thereto or the deposited matter transferred from the mother substrate 7 adhering thereto. is low, the surface of the mask 60 is in a state where charges are likely to be accumulated.
  • the mask 60 and the mother substrate 7 are brought into close contact in order to suppress the pattern blurring of the patterning layer.
  • a strong magnetic force from the magnet plate 71 is likely to be applied near the ends of the touch plate 72 and the mask 60 .
  • FIG. 8 is a schematic enlarged view of the mask 60 and the region AR1 in the vicinity of the edges of the mother substrate 7 shown in FIG.
  • the vicinity of the edge of the mask 60 is likely to come into contact with the mother board 7 due to the stronger magnetic force from the magnetic plate 71 , and the charges accumulated in the mask 60 may flow into the mother board 7 .
  • contact is generated by a stronger magnetic force in the regions AR2 near the edges of the mask 60 and the mother substrate 7, respectively.
  • the charge accumulated in the mask 60 in the region AR2 flows into the mother substrate 7, and the charge that has flowed into the mother substrate 7 flows from the region AR2 into the charge storage section 3 as indicated by an arrow P2.
  • FIG. 9 is a diagram showing how the mother substrate 7 is peeled off from the mask 60 after the vapor deposition process. As indicated by an arrow P3 in FIG. 9, even when the mother substrate 7 is separated from the mask 60 after the vapor deposition process, the mother substrate 7 is charged (separation charge) due to separation from the mask 60. This may also cause charges to be accumulated in the mother substrate 7 .
  • the thin film transistor is biased with the charge for a long period of time, resulting in , a shift in the threshold voltage at which the thin-film transistor switches between on and off (defective properties of the thin-film transistor) causes spots and unevenness in the emission of light from some of the light-emitting elements, degrading the image display quality. It will be.
  • FIG. 10 is a diagram showing charge amounts accumulated in each of the plurality of capacitors C1 to C7 of the display device 1 according to the embodiment.
  • the horizontal axis represents the capacitor number specifying each of the capacitors C1 to C7
  • the vertical axis represents the amount of charge accumulated in each of the capacitors C1 to C7.
  • the display device 1 includes the capacitors C1 to C7 as described above.
  • a charge can be stored in each of the capacitors C1-C7 individually.
  • the inflow of electric charges into the display area 5 can be suppressed by accumulating the inflowing electric charges in the capacitors C1 to C7, respectively.
  • the amount of charge accumulated in the capacitors C2 and C6 is larger than that in the capacitors C1 and C7, and the amount of charge accumulated in the capacitors C3 and C5 is larger than that in the capacitors C2 and C6.
  • the amount of charge accumulated in the capacitor C4 is larger than that in the capacitors C3 and C5. Then, for example, the capacitor C4 exceeds a predetermined threshold value Th, which is a preset allowable charge amount.
  • the positions where electric charges tend to flow can be specified by an inspection device or an operator.
  • the mother board 7 in the manufacturing process is excluded from the manufacturing process without passing it to the next process. do.
  • display devices including thin film transistors in which the threshold voltage for switching on and off is shifted out of the allowable range due to the inflow of charge into the display region from being marketed In other words, it is possible to obtain the display device 1 capable of suppressing deterioration in image display quality caused by the inflow of charges.
  • an upper limit threshold is set for the integrated value of the amount of charge accumulated in all the capacitors C1 to C7 provided in the charge storage unit 3, and when the integrated value exceeds the upper limit threshold, the mother board in the manufacturing process 7 may be excluded from the manufacturing process without passing through to the next step.
  • the mother substrate 7 in the manufacturing process is subjected to static elimination processing to make it a non-defective product, or the used mask 60 is subjected to static elimination processing, and the amount of charge flowing into the mother substrate 7 may be reduced.
  • the position of the capacitor for example, the position of the capacitor C4 in which the charge amount exceeding the predetermined threshold Th is accumulated, it is easy to specify the position on the mother board 7 where the charge easily flows.
  • the configuration of the vapor deposition device 70 can be improved so that the positions of the mother substrate 7 that are identified as being susceptible to inflow of charges do not locally come into strong contact with the mask 60. good.
  • the amount of charge accumulated in the capacitors C1 to C7 (in other words, the amount of charge accumulated in the motherboard 7) can be kept small.
  • FIG. 11 is a partially enlarged plan view of the mask sheet 63 according to the embodiment.
  • the ends of the mask opening region 65 of the mask sheet 63 are defined as a first side 65a, a second side 65b, a third side 65c and a fourth side 65d.
  • the first side 65a and the third side 65c are short sides facing each other
  • the second side 65b and the fourth side 65d are long sides facing each other.
  • the first side 65a overlaps with the first side 5a of the display region forming region 5z (see FIG. 5) or is arranged to face the vicinity of the first side 5a
  • the second side 65b overlaps the display region forming region 5z. (see FIG.
  • the fourth side 65d is arranged to face the vicinity of the side 5c, and the fourth side 65d overlaps with the fourth side 5d of the display area forming region 5z (see FIG. 5) or is arranged to face the vicinity of the fourth side 5d.
  • the mask sheet 63 When the mask sheet 63 is attached to the frame 61 (see FIG. 6), it is attached by welding to the frame 61 in a direction parallel to the long side 63a with both ends pulled outward.
  • the width W1 which is the distance between the opposing long sides 63a, is as short as possible. Therefore, in the region around the mask opening region 65 in the mask sheet 63, the distance D1 from the long side (for example, the fourth side 65d) of the mask opening region 65 to the long side 63a of the mask sheet 63 is equal to the adjacent mask opening.
  • the width D2 between the opposing short sides of the regions 65 is wider.
  • the first side 65a and the third side 65c which are short sides, are closer than the regions along the second side 65b and the fourth side 65d, which are long sides.
  • the area along is larger.
  • the mask opening region 65 and the short sides of the first side 65a and the third side 65c Stress concentration tends to occur in the region along the line, and wrinkles WR tend to occur.
  • the mask opening region 65 is likely to be shifted along the short sides of the first side 65 a and the third side 65 c.
  • the wrinkles WR have the shortest distance between the mask sheet 63 and the mother substrate 7.
  • a local charge concentration occurs in the portion, and the charge easily flows into the mother substrate 7 from there. Therefore, charges tend to flow along the short sides (the first side 5a and/or the third side 5c) of the display region forming region 5z of the mother substrate 7 .
  • the plurality of capacitors C1 to C7 are arranged on the short side (the first side 5a in the example shown in FIG. 1) of the ends of the display area 5. lined up along
  • the charge can be captured efficiently. can be done.
  • FIG. 12 is a diagram showing how the mother substrate 7 is patterned using the common metal mask 60A in the manufacturing process of the display device 1 according to the embodiment.
  • a so-called common metal mask (CMM) 60A in which an area overlapping the entire display area forming area 5z is opened, instead of the mask 60 for patterning a patterning layer for each pixel PX like the mask 60 described with reference to FIG.
  • the entire display region forming region 5z is patterned using an open metal mask (OMM)
  • the common metal mask (CMM) 60A or the open metal mask (OMM) and the frame region forming region 6z of the mother substrate 7 come into contact.
  • the charge accumulating portion 3 is formed in the frame region forming region 6z around the display region forming region 5z, so that the charge that has flowed in can be trapped and accumulated.
  • FIG. 13 is a diagram showing a patterning process using a mask 60 on the mother substrate 7 on which the spacers 5s are formed, according to the embodiment.
  • spacers 5 s containing a photosensitive organic insulating material such as polyimide or acrylic may be formed on the pixel bank 17 of the mother substrate 7 .
  • the magnetic force from the magnet plate 71 causes the mask 60 and the frame region forming region 6z of the mother substrate 7 to be separated from each other. contacts, and charges flow from the mask 60 to the frame region forming region 6z.
  • the charge accumulating portion 3 is formed in the frame region forming region 6z around the display region forming region 5z, so that the charge that has flowed in can be trapped and accumulated.
  • FIG. 14 is a cross-sectional view showing a schematic configuration of the display device 1 according to Modification 1 of the embodiment.
  • FIG. 14 is a cross-sectional view showing a modification of the cross section taken along line A1-A2 in FIG.
  • the plurality of capacitors C1 to C7 may be provided outside the region where the sealing layer 20 is provided.
  • the plurality of capacitors C1 to C7 may be provided outside the frame bank 17a (on the side opposite to the display area 5).
  • the example shown in FIG. 14 shows an example in which the capacitor C4 is not covered with the sealing layer 20 and is provided outside the frame-shaped bank 17a. This also allows the electric charges flowing from the frame area 6 to the display area 5 to be captured and accumulated by the plurality of capacitors C1 to C7.
  • FIG. 15 is a plan view schematically showing the charge storage section 3 of the display device 1 according to Modification 2 of the embodiment and the display area 5 in the vicinity of the charge storage section 3.
  • FIG. 15 is a plan view schematically showing the charge storage section 3 of the display device 1 according to Modification 2 of the embodiment and the display area 5 in the vicinity of the charge storage section 3.
  • each of the plurality of capacitors C1 to C7 is aligned in a direction (negative direction of the X axis) toward or away from the frame region 6 toward the display region 5 (positive direction of the X axis) in plan view. They may be arranged along the edge of the display area 5 (at least one of the first side 5a to the fourth side 5d) so that the portions are adjacent to each other.
  • FIG. 15 shows an example in which the capacitors C1 to C4 among the plurality of capacitors C1 to C7 are arranged along the first side 5a of the display area 5.
  • FIG. The plurality of capacitors C1-C7 are arranged alternately.
  • the upper electrodes 31b1 to 34b1 of the capacitors C1 to C4 extend in the Y-axis direction so as to intersect the connection wirings 31b2 to 34b2 extending in the X-axis direction, respectively.
  • the upper layer electrodes 31b1 to 34b1 overlap the lower layer electrode 30b1 and are arranged alternately in the Y-axis direction.
  • the upper electrodes 31b1 to 34b1 are arranged alternately in multiple rows (two rows in the example shown in FIG. 15).
  • the upper layer electrodes 31b1 to 34b1 are arranged without gaps in the direction from the frame area 6 toward the display area 5 (the negative direction of the X axis).
  • the upper layer electrodes 35b1 to 37b1 are arranged without gaps in the direction from the frame area 6 toward the display area 5 (the negative direction of the X axis).
  • the upper layer electrodes 35b1 to 37b1 (capacitors C5 to C7).
  • FIG. 16 is a plan view showing a schematic configuration of the display device 1 according to Modification 3 of the embodiment.
  • a plurality of charge storage units 3 may be provided in the display device 1 , and the plurality of charge storage units 3 may be provided so as to surround the display area 5 .
  • the charge accumulation portions 3 are provided along the first side 5a to the fourth side 5d of the display area 5, respectively.
  • a set of capacitors C1 to C7 are arranged along the first side 5a to the fourth side 5d of the display area 5 so as to surround the display area 5.
  • the charges flowing from the frame region 6 to the display region 5 can be captured and accumulated by the plurality of charge accumulation units 3 (that is, the plurality of sets of capacitors C1 to C7).
  • FIG. 17 is a plan view showing a schematic configuration of the display device 1 according to Modification 4 of the embodiment.
  • 18 is a cross-sectional view taken along line B1-B2 shown in FIG. 17.
  • the capacitors C1 to C7 may have their upper layer electrodes and lower layer electrodes reversed.
  • the capacitor C1 has a lower layer electrode (one electrode) 31b3 provided in a relatively lower layer, and a lower layer electrode 31b3 provided in a relatively higher layer than the lower layer electrode 31b3. and an overlapping upper layer electrode (the other electrode) 30b3.
  • the capacitor C2 has a lower layer electrode (one electrode) 32b3 provided in a relatively lower layer, and an upper layer electrode (the other electrode) 30b3 provided in a layer relatively higher than the lower layer electrode 32b3 and overlapping with the lower layer electrode 32b3.
  • the capacitor C3 has a lower layer electrode (one electrode) 33b3 provided in a relatively lower layer, and an upper layer electrode (the other electrode) 30b3 provided in a layer relatively higher than the lower layer electrode 33b3 and overlapping with the lower layer electrode 33b3. It has
  • the capacitor C4 has a lower layer electrode (one electrode) 34b3 provided in a relatively lower layer, and an upper layer electrode (the other electrode) 30b3 provided in a layer relatively higher than the lower layer electrode 34b3 and overlapping with the lower layer electrode 34b3.
  • the capacitor C5 has a lower layer electrode (one electrode) 35b3 provided in a relatively lower layer, and an upper layer electrode (the other electrode) 30b3 provided in a layer relatively higher than the lower layer electrode 35b3 and overlapping with the lower layer electrode 35b3.
  • the capacitor C6 has a lower layer electrode (one electrode) 36b3 provided in a relatively lower layer, and an upper layer electrode (the other electrode) 30b3 provided in a layer relatively higher than the lower layer electrode 36b3 and overlapping with the lower layer electrode 36b3.
  • the capacitor C7 has a lower layer electrode (one electrode) 37b3 provided in a relatively lower layer, and an upper layer electrode (the other electrode) 30b3 provided in a layer relatively higher than the lower layer electrode 37b3 and overlapping with the lower layer electrode 37b3. It has
  • the upper layer electrode 30b3 is a common electrode that continues across the plurality of capacitors C1 to C7.
  • the upper electrode 30b3 is connected to the electrode pad 30a through a connection wiring 30b4.
  • One end of the connection wiring 30b4 is connected to the upper layer electrode 30b3, and the other end is connected to the electrode pad 30a.
  • the lower electrodes 31b3 to 37b3 are separated from each other.
  • the lower electrode 31b3 is connected to the electrode pad 31a via a connection wiring 31b4.
  • One end of the connection wiring 31b4 is connected to the lower layer electrode 31b3, and the other end is connected to the electrode pad 31a.
  • the lower electrode 31b3 and the connection wiring 31b4 contain the same material.
  • the lower electrode 31b3 and the connection wiring 31b4 are formed by the same process using the same material.
  • the lower electrode 31b3 and the connection wiring 31b4 are electrically connected by being integrally formed.
  • the lower electrode 32b3 is connected to the electrode pad 32a via a connection wiring 32b4.
  • One end of the connection wiring 32b4 is connected to the lower layer electrode 32b3, and the other end is connected to the electrode pad 32a.
  • the lower electrode 32b3 and the connection wiring 32b4 contain the same material.
  • the lower electrode 32b3 and the connection wiring 32b4 are formed by the same process using the same material.
  • the lower electrode 32b3 and the connection wiring 32b4 are electrically connected by being integrally formed.
  • the lower electrode 33b3 is connected to the electrode pad 33a through a connection wiring 33b4.
  • One end of the connection wiring 33b4 is connected to the lower layer electrode 33b3, and the other end is connected to the electrode pad 33a.
  • the lower electrode 33b3 and the connection wiring 33b4 contain the same material.
  • the lower electrode 33b3 and the connection wiring 33b4 are formed by the same process using the same material.
  • the lower electrode 33b3 and the connection wiring 33b4 are electrically connected by being integrally formed.
  • the lower electrode 34b3 is connected to the electrode pad 34a via a connection wiring 34b4.
  • One end of the connection wiring 34b4 is connected to the lower layer electrode 34b3, and the other end is connected to the electrode pad 34a.
  • the lower electrode 34b3 and the connection wiring 34b4 contain the same material.
  • the lower electrode 34b3 and the connection wiring 34b4 are formed by the same process using the same material.
  • the lower layer electrode 34b3 and the connection wiring 34b4 are electrically connected by being integrally formed.
  • the lower electrode 35b3 is connected to the electrode pad 35a via a connection wiring 35b4.
  • One end of the connection wiring 35b4 is connected to the lower layer electrode 35b3, and the other end is connected to the electrode pad 35a.
  • the lower electrode 35b3 and the connection wiring 35b4 contain the same material.
  • the lower electrode 35b3 and the connection wiring 35b4 are formed by the same process using the same material.
  • the lower electrode 35b3 and the connection wiring 35b4 are electrically connected by being integrally formed.
  • the lower electrode 36b3 is connected to the electrode pad 36a via a connection wiring 36b4.
  • One end of the connection wiring 36b4 is connected to the lower layer electrode 36b3, and the other end is connected to the electrode pad 36a.
  • the lower electrode 36b3 and the connection wiring 36b4 contain the same material.
  • the lower electrode 36b3 and the connection wiring 36b4 are formed by the same process using the same material.
  • the lower layer electrode 36b3 and the connection wiring 36b4 are electrically connected by being integrally formed.
  • the lower electrode 37b3 is connected to the electrode pad 37a via a connection wiring 37b4.
  • One end of the connection wiring 37b4 is connected to the lower layer electrode 37b3, and the other end is connected to the electrode pad 37a.
  • the lower electrode 37b3 and the connection wiring 37b4 contain the same material.
  • the lower electrode 37b3 and the connection wiring 37b4 are formed by the same process using the same material.
  • the lower electrode 37b3 and the connection wiring 37b4 are electrically connected by being integrally formed.
  • the lower electrodes 31b3 to 37b3, which are one electrodes of the capacitors C1 to C7, contain the same material as the gate electrodes 12g of the plurality of thin film transistors Tr, and are formed in the same process.
  • the lower electrode 30b1 which is one of the electrodes of the capacitors C1 to C7
  • the capacitors C1 to C7 can be formed while preventing an increase in the number of processes. .
  • the upper electrode 30b3 of each of the capacitors C1 to C7 contains the same material as the first electrode 16 and is formed in the same process. As a result, there is no need to add a separate step for forming the upper layer electrode 30b3, which is the other electrode of the capacitors C1 to C7, and the capacitors C1 to C7 can be formed while preventing an increase in the number of steps. .
  • the plurality of capacitors C1 to C7 are common electrodes in which the upper layer electrodes 30b3 are connected to each other. As a result, compared with the case where the lower layer electrodes are separated from each other and a gap is provided, the charge flowing from the frame region 6 to the display region 5 can be captured more reliably, and the display quality of the image can be improved more reliably. Decrease can be suppressed.
  • the plurality of capacitors C1 to C7 are provided so that the lower layer electrodes 31b3 to 37b3 are separated from each other. As a result, the plurality of capacitors C1 to C7 can individually accumulate electric charge, and as a result, it is easy to identify the position where the electric charge tends to flow. This makes it easy to avoid characteristic defects of the thin film transistors Tr (see FIG. 3) that drive the pixels PX located near the positions where charges tend to flow.
  • the electrodes of the plurality of capacitors C1 to C7 are separated from each other, and the other electrodes (upper layer electrode 30b3) are connected to each other. In addition, it is possible to easily specify the position where electric charge tends to flow.
  • the display panel 4 of the display device 1 intersects with each of the connection wirings 30b4 to 37b4 when it is separated and cut out from the mother substrate.
  • a configuration in which the electrode pads 30a to 37a are cut off by cutting along the cutting line and do not remain may be employed.

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Abstract

表示装置は、複数の画素がマトリクス状に設けられた表示領域と、前記表示領域の周囲の額縁領域に設けられ、電気的に浮いた複数のコンデンサと、を備える。

Description

表示装置
　本開示は、表示装置に関する。
　特許文献１の有機ＥＬパネルでは、有機ＥＬ素子の近傍に端部を有する配線電極のうち、端部の平面形状を、角を丸めたＲ状としている。特許文献１によると、端部を、電荷が集中しやすい角を丸めたＲ状にしているため、配線電極に静電気が帯電しても、端部に電荷が集中することがなく、配線電極から有機ＥＬ素子に流れ込むことを抑制できるとされている。
国際公開第２０１１／１０８１１３号
　しかしながら、特許文献１の有機ＥＬパネルによると、配線電極を経ない基板表面を通って有機ＥＬ素子に流入する電荷に対しては、抑制することができない。さらに、有機ＥＬパネルのうちどの位置から電荷が流入しやすいのか特定することができない。本開示の一態様は、電荷が流入しやすい位置を特定しやすく、これによって、流入した電荷に起因する画像の表示品質の低下を抑制可能な表示装置を得る。
　本開示の一態様に係る表示装置は、複数の画素がマトリクス状に設けられた表示領域と、前記表示領域の周囲の額縁領域に設けられ、電気的に浮いた複数のコンデンサと、を備える。
実施形態に係る表示装置の概略構成を表す平面図である。 実施形態に係る表示装置のうち、電荷蓄積部、および、電荷蓄積部近傍の表示領域の概略を表す平面図である。 図２におけるＡ１－Ａ２線に沿って切った断面図である。 実施形態に係る表示装置の発光素子の概略構成を表す断面図である。 実施形態に係るマザー基板の構成を表す平面図である。 実施形態に係るマスクの概略構成を表す平面図である。 実施形態に係る蒸着装置の概略構成を表す側面図である。 図７に示す、マスクとマザー基板の端部近傍の領域を拡大した概略図である。 実施形態に係る、蒸着工程の後、マザー基板をマスクから剥離している様子を表す図である。 実施形態に係る表示装置の複数のコンデンサそれぞれに蓄積された電荷量を表す図である。 実施形態に係るマスクシートの一部を拡大した平面図である。 実施形態に係る表示装置の製造過程において、コモンメタルマスクを用いてマザー基板にパターニングをしている様子を表す図である。 実施形態に係る、スペーサが形成されたマザー基板に、マスクを用いたパターニングを行っている様子を表す図である。 実施形態の変形例１に係る表示装置の概略構成を表す断面図である。 実施形態の変形例２に係る表示装置の電荷蓄積部、および、電荷蓄積部近傍の表示領域の概略を表す平面図である。 実施形態の変形例３に係る表示装置の概略構成を表す平面図である。 実施形態の変形例４に係る表示装置の概略構成を表す平面図である。 図１７に示すＢ１-Ｂ２線に沿って切った断面図である。
　〔実施形態〕
　図１は、実施形態に係る表示装置１の概略構成を表す平面図である。例えば、表示装置１は、画像の表示が可能な携帯端末などの電子機器である。表示装置１の一例としては、スマートフォンを挙げることができる。
　表示装置１は、例えば、表示パネル４と、表示パネル４の側部および背面を覆う筐体（不図示）とを備えている。表示パネル４は、複数の画素ＰＸがマトリクス状に設けられた表示領域５と、表示領域５の周囲を囲む枠状の額縁領域６とを備えている。表示パネル４は、画像の表示が可能な表示パネルであればよく、例えば、液晶表示パネル、ＯＬＥＤ（Organic Light Emitting Diode）表示パネル、ＱＬＥＤ（Quantum dot Light Emitting Diode）表示パネルなど、種々の表示パネルを用いることができる。なお、本実施形態では、一例として、表示パネル４をＯＬＥＤ表示パネルであるものとして説明する。
　表示領域５は画像の表示領域である。表示領域５に設けられた複数の画素ＰＸが光を出射することで、表示パネル４に画像が表示される。例えば、複数の画素ＰＸは、赤色光を出射する赤画素、緑色光を出射する緑画素および青色光を出射する青画素を備えている。
　表示領域５の平面形状は、例えば、長方形から、４隅を湾曲させた（角を丸くした）形状である。表示領域５は、例えば、外形を規定する端部である、第１辺５ａ、第２辺５ｂ、第３辺５ｃおよび第４辺５ｄを有する。例えば、第１辺５ａおよび第３辺５ｃは互いに対向する短辺である。例えば、第２辺５ｂおよび第４辺５ｄは互いに対向する長辺である。なお、表示領域５の平面形状は上述した形状に限定されず、他の形状であってもよい。
　額縁領域６は、光を出射する複数の画素ＰＸは設けられておらず、表示領域５に設けられた電極または配線に接続される配線または電極等が設けられている。
　額縁領域６のうち、第３辺５ｃに沿って、複数の端子が設けられた端子部ＴＭが設けられている。端子部ＴＭには、例えば、表示領域５へ各種信号を供給するための駆動回路などが実装される。また、端子部ＴＭに設けられた複数の端子それぞれは、額縁領域６に設けられた引き回し配線と接続されている。引き回し配線は、例えば、一方の端部が表示領域５に設けられた電極または配線と接続され、一方の端部から他方の端部へかけて、表示領域５から額縁領域６へ引き回され、他方の端部が端子部ＴＭに設けられた複数の端子のうち何れかと接続される。
　ここで、例えば、後述するように表示領域５に、マスクを用いたパターニングを行う際、額縁領域６にマスクが接触することによってマスクに蓄積された電荷が額縁領域６に流入したり、マスクと接触していたマザー基板をパターニング後に剥離する際、剥離帯電が発生するなどにより、額縁領域６に電荷が流入したりする場合がある。
　そこで、本実施形態に係る表示装置１においては、額縁領域６に、複数のコンデンサが設けられた、少なくとも１つの電荷蓄積部３が設けられている。電荷蓄積部３は、額縁領域６から表示領域５へ向かう電荷を捕捉して蓄積することで、表示領域５に電荷が流入することを抑制する。加えて、後述するように、電荷蓄積部３に複数のコンデンサが設けられているため、各コンデンサに蓄積された電荷量を検査することにより、電荷が流入しやすい位置を特定することもできる。これによって、表示領域５に電荷が流入することに起因する画像の表示品質の低下を抑制することができる。
　例えば、図１に示す例では、１つの電荷蓄積部３が、表示領域５の端部のうち、第１辺５ａに沿って設けられている。例えば、電荷蓄積部３は、端子部ＴＭが対向するように設けられた第３辺５ｃとは反対側の短辺である第１辺５ａに対向するように額縁領域６に設けられている。
　このように、表示領域５のうち、端子部ＴＭが近傍に設けられた第３辺５ｃと対向する短辺である第１辺５ａに沿って設けることにより、電荷蓄積部３を、端子部ＴＭから離れて設けることができる。これにより、端子部ＴＭに接続される駆動回路などからの電荷の影響を極力抑えて、電荷蓄積部３に設けられている複数のコンデンサに電荷を蓄積することができる。これによって、より精度よく、電荷蓄積部３に設けられている複数のコンデンサに電荷を蓄積することができるため、より確実に、表示領域５に電荷が流入することに起因する画像の表示品質の低下を抑制することができる。
　図２は、実施形態に係る表示装置１のうち、電荷蓄積部３、および、電荷蓄積部３近傍の表示領域５の概略を表す平面図である。
　電荷蓄積部３は、複数のコンデンサＣ１～Ｃ７と、複数のコンデンサＣ１～Ｃ７それぞれと接続された、複数の電極パッド３１ａ～３７ａおよび電極パッド３０ａを備えている。電極パッド３０ａは、複数のコンデンサＣ１～Ｃ７それぞれの一方の電極と接続されている。複数の電極パッド３１ａ～３７ａそれぞれは、複数のコンデンサＣ１～Ｃ７それぞれの他方の電極と接続されている。なお、コンデンサＣ１～Ｃ７の個数、および、電極パッド３０ａ～３７ａの個数は、任意に変更が可能である。
　コンデンサＣ１～Ｃ７は、上述のように、表示領域５のうち、端子部ＴＭ（図１参照）が近傍に設けられた第３辺５ｃと対向する短辺であり、端子部ＴＭから離れた第１辺５ａに沿って設けられている。
　例えば、コンデンサＣ１～Ｃ７それぞれは、額縁領域６において発生した静電気などの電荷、および、マスクなど外部から流入してきた電荷などを捕捉して蓄積する。これにより、額縁領域６から表示領域５へ電荷が流入することを抑制する。
　電極パッド３０ａと、電極パッド３１ａ～３７ａとは、複数のコンデンサＣ１～Ｃ７と電気的に接続されており、複数のコンデンサＣ１～Ｃ７それぞれに蓄積された電荷量を、電荷量を検査する検査装置または作業者が検査するための端子である。
　例えば、複数のコンデンサＣ１～Ｃ７は、表示領域５の端部のうち短辺である第１辺５ａに沿って順に並んでいる。すなわち、コンデンサＣ１～Ｃ７それぞれは、表示領域５のうちの端部である第１辺５ａに沿って並ぶ複数の画素ＰＸと隣接して設けられている。これにより、コンデンサＣ１～Ｃ７は、額縁領域６から表示領域５の第１辺５ａに向かう電荷を捕捉して蓄積する。
　例えば、コンデンサＣ１は、相対的に下層に設けられた下層電極（一方の電極）３０ｂ１と、相対的に下層電極３０ｂ１より上層に設けられ、下層電極３０ｂ１と重なる上層電極（他方の電極）３１ｂ１とを備えている。コンデンサＣ２は、相対的に下層に設けられた下層電極（一方の電極）３０ｂ１と、相対的に下層電極３０ｂ１より上層に設けられ、下層電極３０ｂ１と重なる上層電極（他方の電極）３２ｂ１とを備えている。コンデンサＣ３は、相対的に下層に設けられた下層電極（一方の電極）３０ｂ１と、相対的に下層電極３０ｂ１より上層に設けられ、下層電極３０ｂ１と重なる上層電極（他方の電極）３３ｂ１とを備えている。
　コンデンサＣ４は、相対的に下層に設けられた下層電極（一方の電極）３０ｂ１と、相対的に下層電極３０ｂ１より上層に設けられ、下層電極３０ｂ１と重なる上層電極（他方の電極）３４ｂ１とを備えている。コンデンサＣ５は、相対的に下層に設けられた下層電極（一方の電極）３０ｂ１と、相対的に下層電極３０ｂ１より上層に設けられ、下層電極３０ｂ１と重なる上層電極（他方の電極）３５ｂ１とを備えている。コンデンサＣ６は、相対的に下層に設けられた下層電極（一方の電極）３０ｂ１と、相対的に下層電極３０ｂ１より上層に設けられ、下層電極３０ｂ１と重なる上層電極（他方の電極）３６ｂ１とを備えている。コンデンサＣ７は、相対的に下層に設けられた下層電極（一方の電極）３０ｂ１と、相対的に下層電極３０ｂ１より上層に設けられ、下層電極３０ｂ１と重なる上層電極（他方の電極）３７ｂ１とを備えている。
　例えば、下層電極３０ｂ１は、複数のコンデンサＣ１～Ｃ７に亘って連続する共通の電極である。下層電極３０ｂ１は、接続配線３０ｂ２を介して電極パッド３０ａと接続されている。接続配線３０ｂ２のうち、一方の端部は下層電極３０ｂ１と接続されており、他方の端部は電極パッド３０ａと接続されている。
　例えば、下層電極３０ｂ１および接続配線３０ｂ２は、同一材料を含む。下層電極３０ｂ１および接続配線３０ｂ２は、同一材料を用いて同一工程により形成される。例えば、下層電極３０ｂ１および接続配線３０ｂ２は一体的に形成されることで電気的に接続されている。また、例えば、接続配線３０ｂ２と電極パッド３０ａとは、それぞれの間に設けられた絶縁層に形成されたコンタクトホールを通じて電気的に接続されている。
　例えば、上層電極３１ｂ１～３７ｂ１は、それぞれ、離れており、互いに分離されている。
　上層電極３１ｂ１は、接続配線３１ｂ２を介して電極パッド３１ａと接続されている。接続配線３１ｂ２のうち、一方の端部は上層電極３１ｂ１と接続されており、他方の端部は電極パッド３１ａと接続されている。例えば、上層電極３１ｂ１および接続配線３１ｂ２は、同一材料を含む。上層電極３１ｂ１および接続配線３１ｂ２は、同一材料を用いて同一工程により形成される。例えば、上層電極３１ｂ１および接続配線３１ｂ２は一体的に形成されることで電気的に接続されている。また、例えば、接続配線３１ｂ２と電極パッド３１ａとは、それぞれの間に設けられた絶縁層（例えば、図３に示すゲート絶縁層１３）に形成されたコンタクトホールを通じて電気的に接続されている。
　上層電極３２ｂ１は、接続配線３２ｂ２を介して電極パッド３２ａと接続されている。接続配線３２ｂ２のうち、一方の端部は上層電極３２ｂ１と接続されており、他方の端部は電極パッド３２ａと接続されている。例えば、上層電極３２ｂ１および接続配線３２ｂ２は、同一材料を含む。上層電極３２ｂ１および接続配線３２ｂ２は、同一材料を用いて同一工程により形成される。例えば、上層電極３２ｂ１および接続配線３２ｂ２は一体的に形成されることで電気的に接続されている。また、例えば、接続配線３２ｂ２と電極パッド３２ａとは、それぞれの間に設けられた絶縁層（例えば、図３に示すゲート絶縁層１３）に形成されたコンタクトホールを通じて電気的に接続されている。
　上層電極３３ｂ１は、接続配線３３ｂ２を介して電極パッド３３ａと接続されている。接続配線３３ｂ２のうち、一方の端部は上層電極３３ｂ１と接続されており、他方の端部は電極パッド３３ａと接続されている。例えば、上層電極３３ｂ１および接続配線３３ｂ２は、同一材料を含む。上層電極３３ｂ１および接続配線３３ｂ２は、同一材料を用いて同一工程により形成される。例えば、上層電極３３ｂ１および接続配線３３ｂ２は一体的に形成されることで電気的に接続されている。また、例えば、接続配線３３ｂ２と電極パッド３３ａとは、それぞれの間に設けられた絶縁層（例えば、図３に示すゲート絶縁層１３）に形成されたコンタクトホールを通じて電気的に接続されている。
　上層電極３４ｂ１は、接続配線３４ｂ２を介して電極パッド３４ａと接続されている。接続配線３４ｂ２のうち、一方の端部は上層電極３４ｂ１と接続されており、他方の端部は電極パッド３４ａと接続されている。例えば、上層電極３４ｂ１および接続配線３４ｂ２は、同一材料を含む。上層電極３４ｂ１および接続配線３４ｂ２は、同一材料を用いて同一工程により形成される。例えば、上層電極３４ｂ１および接続配線３４ｂ２は一体的に形成されることで電気的に接続されている。また、例えば、接続配線３４ｂ２と電極パッド３４ａとは、それぞれの間に設けられた絶縁層（例えば、図３に示すゲート絶縁層１３）に形成されたコンタクトホールを通じて電気的に接続されている。
　上層電極３５ｂ１は、接続配線３５ｂ２を介して電極パッド３５ａと接続されている。接続配線３５ｂ２のうち、一方の端部は上層電極３５ｂ１と接続されており、他方の端部は電極パッド３５ａと接続されている。例えば、上層電極３５ｂ１および接続配線３５ｂ２は、同一材料を含む。上層電極３５ｂ１および接続配線３５ｂ２は、同一材料を用いて同一工程により形成される。例えば、上層電極３５ｂ１および接続配線３５ｂ２は一体的に形成されることで電気的に接続されている。また、例えば、接続配線３５ｂ２と電極パッド３５ａとは、それぞれの間に設けられた絶縁層（例えば、図３に示すゲート絶縁層１３）に形成されたコンタクトホールを通じて電気的に接続されている。
　上層電極３６ｂ１は、接続配線３６ｂ２を介して電極パッド３６ａと接続されている。接続配線３６ｂ２のうち、一方の端部は上層電極３６ｂ１と接続されており、他方の端部は電極パッド３６ａと接続されている。例えば、上層電極３６ｂ１および接続配線３６ｂ２は、同一材料を含む。上層電極３６ｂ１および接続配線３６ｂ２は、同一材料を用いて同一工程により形成される。例えば、上層電極３６ｂ１および接続配線３６ｂ２は一体的に形成されることで電気的に接続されている。また、例えば、接続配線３６ｂ２と電極パッド３６ａとは、それぞれの間に設けられた絶縁層（例えば、図３に示すゲート絶縁層１３）に形成されたコンタクトホールを通じて電気的に接続されている。
　上層電極３７ｂ１は、接続配線３７ｂ２を介して電極パッド３７ａと接続されている。接続配線３７ｂ２のうち、一方の端部は上層電極３７ｂ１と接続されており、他方の端部は電極パッド３７ａと接続されている。例えば、上層電極３７ｂ１および接続配線３７ｂ２は、同一材料を含む。上層電極３７ｂ１および接続配線３７ｂ２は、同一材料を用いて同一工程により形成される。例えば、上層電極３７ｂ１および接続配線３７ｂ２は一体的に形成されることで電気的に接続されている。また、例えば、接続配線３７ｂ２と電極パッド３７ａとは、それぞれの間に設けられた絶縁層（例えば、図３に示すゲート絶縁層１３）に形成されたコンタクトホールを通じて電気的に接続されている。
　このように、本実施形態に係る表示装置１によると、複数の画素ＰＸがマトリクス状に設けられた表示領域５と、表示領域５の周囲の額縁領域６に設けられ、電気的に浮いた複数のコンデンサＣ１～Ｃ７と、を備える。また、表示装置１が備える、コンデンサＣ１～７に接続された接続配線３０ｂ２～３７ｂ２と、接続配線３０ｂ２～３７ｂ２に接続された電極パッド３０ａ～３７ａも電気的に浮いている。
　ここで、「電気的に浮いた」とは、コンデンサＣ１～Ｃ７と、コンデンサＣ１～７に接続された接続配線３０ｂ２～３７ｂ２と、接続配線３０ｂ２～３７ｂ２と接続された電極パッド３０ａ～３７ａとが、いずれも、例えば、表示領域５に設けられた電極または配線と接続された引き回し配線などとは接続されておらず、いずれの配線および電極からも分離して離れた島状に設けられていることである。
　また、コンデンサＣ１～Ｃ７は、電気的に浮いているため、表示装置１が画像を表示する動作に必要な電荷を蓄積するコンデンサ（例えば、各画素ＰＸを駆動させる画素回路に含まれ、表示領域５に設けられるコンデンサ）とは異なり、表示装置１が画像を表示する動作に必要な電荷とは異なる電荷を蓄積することが可能となっている。
　このように、表示装置１が備える電気的に浮いたコンデンサＣ１～Ｃ７は、額縁領域６から表示領域５へ流入する電荷を捕捉して蓄積することができる。これによって、流入した電荷に起因する、画素ＰＸ毎に設けられた薄膜トランジスタＴｒ（図３参照）の特性不良（オンおよびオフの閾値電圧のシフト）を抑えることができるため、表示装置１の信頼性を向上させることができる。
　また、表示装置１によると、表示領域５の周囲の額縁領域６に電気的に浮いた複数のコンデンサＣ１～Ｃ７を設けているため、特許文献１の有機ＥＬパネルとは異なり、額縁領域６から表示領域５内へ延びる配線を経ずに、表示装置１の額縁領域６の表面から表示領域５内へ流入する電荷も、複数のコンデンサＣ１～Ｃ７によって捕捉しやすくなる。これによって、より、薄膜トランジスタＴｒ（図３参照）の特性不良を抑え、表示装置１の信頼性を向上させることができる。
　さらに、表示装置１は、電気的に浮いたコンデンサＣ１～Ｃ７を備えるため、コンデンサＣ１～Ｃ７それぞれに個別に、電荷を蓄積することができる。これにより、表示装置１の蒸着工程などの製造過程において、電荷が流入しやすい位置を特定しやすく、これによって、電荷が流入しやすい位置の近傍に位置する画素ＰＸを駆動させる薄膜トランジスタＴｒ（図３参照）の特性不良を回避しやすい。これにより、流入した電荷に起因する画像の表示品質の低下が抑制された表示装置１を得ることができる。
　複数のコンデンサＣ１～Ｃ７は、それぞれ、互いに下層電極３０ｂ１同士が繋がった共通する電極である。これにより、下層電極同士が分離して隙間が設けられている場合と比べて、額縁領域６から表示領域５へ流入する電荷を、下層電極により、確実に捕捉することができ、より確実に画像の表示品質の低下を抑制することができる。また、複数のコンデンサＣ１～Ｃ７は、それぞれ、互いに上層電極３１ｂ１～３７ｂ１同士は分離されて離れて設けられている。これにより、複数のコンデンサＣ１～Ｃ７は、それぞれ個別に、電荷を蓄積することができ、この結果、電荷が流入しやすい位置を特定しやすい。これによって、電荷が流入しやすい位置の近傍に位置する画素ＰＸを駆動させる薄膜トランジスタＴｒ（図３参照）の特性不良を回避しやすい。
　すなわち、複数のコンデンサＣ１～Ｃ７は、一方の電極（下層電極３０ｂ１）が繋がっており、他方の電極（上層電極３１ｂ１～３７ｂ１）は互いに分離されているため、確実に電荷を捕捉し、かつ、電荷が流入しやすい位置を特定しやすくすることができる。
　さらに、複数のコンデンサＣ１～Ｃ７は、一方の電極（下層電極３０ｂ１）同士が繋がっているため、そちらの一方の電極（下層電極３０ｂ１）同士では複数のコンデンサＣ１～Ｃ７に対し電位が共通している。したがって、複数のコンデンサＣ１～Ｃ７の各電位差によって、各々に蓄積された電荷量を精密に検出することができる。
　また、表示装置１は、電荷蓄積部３に、複数のコンデンサＣ１～Ｃ７それぞれと接続された複数の電極パッド３０ａ～３７ａを備えている。これにより、表示装置１の製造過程において、複数の電極パッド３０ａ～３７ａを介して、複数のコンデンサＣ１～Ｃ７それぞれに蓄積された電荷量を、検査装置または作業者によって検査することができる。これにより、画像の表示品質の低下が抑制された表示装置１を得ることができる。
　加えて、表示装置１の完成後も表示装置１に複数の電極パッド３０ａ～３７ａを設けておくことにより、複数の電極パッド３０ａ～３７ａを介して、複数のコンデンサＣ１～Ｃ７それぞれに蓄積された電荷量を、表示装置１の完成後も検査装置または作業者によって検査することができる。これにより、表示装置１の完成後も表示装置１の使用状況に応じて、画像の表示品質の低下を継続的に監視して抑制することができる。
　なお、図２に示すように、表示装置１の表示パネル４は、マザー基板から個片化されて切り出される際、接続配線３０ｂ～３７ｂそれぞれと交差する切断線ＣＬ（図２において破線で示す線）で切断されることで、電極パッド３０ａ～３７ａが切り離されて残っていない構成であってもよい。
　この場合、電荷蓄積部３は、複数のコンデンサＣ１～Ｃ７と、接続配線３０ｂ２～３７ｂ２それぞれの一部（切断線ＣＬよりもコンデンサＣ１～Ｃ７側の部分）とを含み、電極パッド３０ａ～３７ａは含まない構成となる。
　これにより、表示パネル４が個片化され、表示装置１が完成した後、電極パッド３０ａ～３７ａから電気的なノイズを拾ってしまうことに起因する画像の表示品質の低下を防止することができる。
　なお、電極パッド３０ａ～３７ａを表示パネル４から取り除いても、額縁領域６から表示領域５へ伝う電荷を、コンデンサＣ１～Ｃ７によって捕捉して蓄積することは可能である。すなわち、表示装置１は、コンデンサＣ１～Ｃ７を備え、かつ、コンデンサＣ１～Ｃ７に接続された電極パッド３０ａ～３７ａは備えない構成とすることによっても、表示装置１の完成後も継続して、額縁領域６から表示領域５へ伝わる電荷をコンデンサＣ１～Ｃ７によって捕捉することによって表示領域５の画像の表示品質の低下を抑制するができる。
　図３は、図２におけるＡ１－Ａ２線に沿って切った断面図である。なお、ここでは、複数のコンデンサＣ１～Ｃ７のうち、コンデンサＣ４の断面形状について説明するが、他のコンデンサＣ１～Ｃ３・Ｃ５～Ｃ７の断面形状もコンデンサＣ４と同じであるため、説明を省略する。
　例えば、表示装置１は、支持基板１１と、ゲート電極１２ｇ、引き回し配線１２ｗおよび導電層１２ｐと、ゲート絶縁層１３と、ソース電極１４ｓ、ドレイン電極１４ｄおよび下層電極３０ｂ１と、層間絶縁層１５および絶縁部１５ａと、第１電極１６、上層電極３４ｂ１および接続配線３４ｂ２と、画素バンク１７および枠状バンク１７ａと、ＥＬ（electroluminescence）層１８と、第２電極１９と、封止層２０とを備えている。
　ゲート電極１２ｇ、ソース電極１４ｓおよびドレイン電極１４ｄは、薄膜トランジスタＴｒを構成している。薄膜トランジスタＴｒは、画素ＰＸ毎に設けられている。
　また、コンデンサＣ４は、相対的に下層に設けられた下層電極３０ｂ１と、相対的に下層電極３０ｂ１より上層に設けられた上層電極３４ｂ１と、下層電極３０ｂ１および上層電極３４ｂ１の間に設けられた絶縁部１５ａとを備えている。
　支持基板１１は、表示領域５および額縁領域６を含めて、表示パネル４全体にわたって連続する基板である。支持基板１１は、例えば、柔軟性を有する基板である。柔軟性を有する基板としては、例えば、有機絶縁層層および無機絶縁層を含む多層構造としてもよい。有機絶縁層は、例えば、ポリイミド等の有機絶縁材料を含む。無機絶縁層は、例えば、酸化シリコン、窒化シリコン、または、酸窒化シリコンなどの無機絶縁材料を含む。または、支持基板１１は、柔軟性を有さず、ガラスなどの無機絶縁材料を含む硬質の基板であってもよい。
　ゲート電極１２ｇ、引き回し配線１２ｗおよび導電層１２ｐは、それぞれ、支持基板１１上に、同一材料を用いて同一工程にて形成される。ゲート電極１２ｇ、引き回し配線１２ｗおよび導電層１２ｐは、例えば、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、銅の少なくとも１つを含む金属の単層または多層構造であり、スパッタリング法などによって形成することができる。
　ゲート電極１２ｇは、画素ＰＸ毎に設けられる薄膜トランジスタＴｒのゲート電極であり、薄膜トランジスタＴｒ毎に表示領域５に形成される。ゲート電極１２ｇは、ゲート信号をゲート電極１２ｇへ供給するゲート配線（不図示）と接続されている。
　引き回し配線１２ｗは、表示領域５から額縁領域６へ引き回された引き回し配線であり、一方の端部は表示領域５内の電極または配線と接続されており、他方の端部は、例えば、端子部ＴＭ（図１参照）に設けられた複数の端子の何れかなど、他の配線、電極または端子などと接続されている。
　導電層１２ｐは、電極パッド３４ａの形成領域を含む領域に形成される。導電層１２ｐのうちゲート絶縁層１３が露出した領域が電極パッド３４ａである。導電層１２ｐは、額縁領域６内であって、電荷蓄積部３（図１、図２参照）に形成される。なお、導電層１２ｐと同一材料および同一工程にて、電極パッド３０ａ～３３ａ・３５ａ～３７ａ（図２参照）それぞれの形成領域を含む領域にも互いに分離された導電層が形成される。
　ゲート絶縁層１３は、例えば、酸化シリコン、窒化シリコンまたは酸窒化シリコンなどの無機絶縁材料を用いたＣＶＤ法などによって形成される。ゲート絶縁層１３は、ゲート電極１２ｇ、引き回し配線１２ｗを覆い、支持基板１１上に形成される。また、ゲート絶縁層１３は、導電層１２ｐのうち電極パッド３４ａの周囲の領域を覆い、電極パッド３４ａの形成領域は覆わず導電層１２ｐの表面を露出させている。なお、ゲート絶縁層１３は、電極パッド３０ａ～３３ａ・３５ａ～３７ａ（図２参照）それぞれの形成領域もそれぞれの導電層の表面を覆わず露出させている。
　ソース電極１４ｓ、ドレイン電極１４ｄおよび下層電極３０ｂ１は、例えば、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、銅の少なくとも１つを含む金属の単層または多層構造であり、スパッタリング法などによって形成することができる。
　ソース電極１４ｓは、画素ＰＸ毎に設けられる薄膜トランジスタＴｒのソース電極であり、薄膜トランジスタＴｒ毎に表示領域５に形成されている。ソース電極１４ｓは、ソース信号をソース電極１４ｓへ供給する信号線（不図示）と接続されている。ドレイン電極１４ｄは、画素ＰＸ毎に設けられる薄膜トランジスタＴｒのドレイン電極であり、薄膜トランジスタＴｒ毎に表示領域５に形成される。ドレイン電極１４ｄは、層間絶縁層１５に形成されたコンタクトホールを通して、第１電極１６と接続されている。
　このように、薄膜トランジスタＴｒは、ゲート電極１２ｇ、ソース電極１４ｓおよびドレイン電極１４ｄを含み、画素ＰＸ毎に設けられている。なお、薄膜トランジスタＴｒは、図示しないが、さらに、半導体層を有する。半導体層は、絶縁層を介してゲート電極１２ｇと重なるように設けられている。半導体層は、例えば、低温ポリシリコン（ＬＴＰＳ：Low-temperature Poly Silicon）、または、酸化物半導体を含んで構成される。酸化物半導体は、Ｉｎ、Ｇａ、Ｚｎのうち少なくとも１種の金属元素を含む。
　下層電極３０ｂ１は、コンデンサＣ４を含む複数のコンデンサＣ１～Ｃ７（図２参照）それぞれのうち、相対的に下層に設けられた一方の電極である。なお、接続配線３０ｂ２（図２参照）も下層電極３０ｂ１と同一材料および同一工程にて形成される。
　このように、例えば、コンデンサＣ１～Ｃ７のうち一方の電極である下層電極３０ｂ１は、複数の薄膜トランジスタＴｒそれぞれのソース電極１４ｓおよびドレイン電極１４ｄと同じ材料を含み、同一工程にて形成される。これにより、コンデンサＣ１～Ｃ７のうち一方の電極である下層電極３０ｂ１を形成するために、別途工程を増やす必要はなく、工程数の増加を防止して、コンデンサＣ１～Ｃ７を形成することができる。
　層間絶縁層１５および絶縁部１５ａは、同一材料を用いて、同一工程にて形成される。層間絶縁層１５および絶縁部１５ａは、例えば、ポリイミドまたはアクリル等の有機絶縁材料を用いて、フォトリソグラフィ法などによって形成することができる。
　層間絶縁層１５は、薄膜トランジスタＴｒを覆い、表示領域５におけるゲート絶縁層１３上に形成されている。層間絶縁層１５は薄膜トランジスタＴｒによる凹凸を平坦化する。
　絶縁部１５ａは、コンデンサＣ４を含む複数のコンデンサＣ１～Ｃ７（図２参照）それぞれの一部であり、下層電極３０ｂ１と、上層電極３４ｂ１を含む上層電極３１ｂ１～３７ｂ１それぞれとの間に形成されている。絶縁部１５ａは、下層電極３０ｂ１を覆い、額縁領域６におけるゲート絶縁層１３上に形成されている。例えば、絶縁部１５ａは、層間絶縁層１５とは分離されて離れている。絶縁部１５ａは、下層電極３０ｂ１の延設方向に沿って延設されている。例えば、絶縁部１５ａは、平面視において表示領域５の第１辺５ａに沿って延設されている。
　このように、例えば、コンデンサＣ１～Ｃ７のうち絶縁部１５ａは、複数の薄膜トランジスタＴｒそれぞれを覆う層間絶縁層１５と同じ材料を含み、同一工程にて形成される。これにより、コンデンサＣ１～Ｃ７のうち絶縁部１５ａを形成するために、別途工程を増やす必要はなく、工程数の増加を防止して、コンデンサＣ１～Ｃ７を形成することができる。
　ここで、絶縁部が分離していると、その部分に電界が集中し、上層電極と下層電極との間で不測の短絡不良が生じる場合がある。
　そこで、例えば、本実施形態に係る絶縁部１５ａは、コンデンサＣ４を含む複数のコンデンサＣ１～Ｃ７（図２参照）それぞれに亘って連続して繋がって形成されている。
　これにより、複数のコンデンサＣ１～Ｃ７それぞれにおいて、下層電極３０ｂ１と、上層電極３１ｂ１～３７ｂ１それぞれとが、短絡してしまうことを抑制することができる。このため、複数のコンデンサＣ１～Ｃ７によって、より確実に電荷を捕捉することができる。
　例えば、第１電極１６、上層電極３４ｂ１および接続配線３４ｂ２は、同一材料を用いて同一工程にて形成される。なお、例えば、上層電極３４ｂ１および接続配線３４ｂ２は一体的に形成されている。
　第１電極１６、上層電極３４ｂ１および接続配線３４ｂ２は、例えば、反射金属層と透明導電層との積層構造とすることができる。反射金属層は、例えば、アルミニウム、銅、金、または銀などを含む。透明導電層は、例えば、ＩＴＯ（酸化インジウムスズ）、ＩＺＯ（酸化インジウム亜鉛）、ＺｎＯ（酸化亜鉛）、ＡＺＯ（アルミニウムドープ酸化亜鉛）、またはＧＺＯ（ガリウムドープ酸化亜鉛）等の透明導電材料を含む。反射金属層および透明導電層は、例えば、スパッタリング法または蒸着法などにより形成することができる。
　第１電極１６は、画素ＰＸ毎に、層間絶縁層１５上に形成されている。第１電極１６は、層間絶縁層１５に形成されたコンタクトホールを通して、薄膜トランジスタＴｒのドレイン電極１４ｄと接続されている。第１電極１６は、薄膜トランジスタＴｒのスイッチング動作に基づき、画素ＰＸを駆動する。例えば、第１電極１６は、陽極および反射電極である。なお、第１電極１６は、陽極ではなく陰極であってもよい。
　上層電極３４ｂ１および接続配線３４ｂ２は、額縁領域６に形成されている。上層電極３４ｂ１は、コンデンサＣ４のうち、相対的に下層電極３０ｂ１よりも上層に設けられた他方の電極である。上層電極３４ｂ１は、絶縁部１５ａ上に形成されている。接続配線３４ｂ２は、一方の端部が絶縁部１５ａ上であって上層電極３４ｂ１と接続されており、他方に端部にかけて額縁領域６内のゲート絶縁層１３上に設けられており、他方の端部は、導電層１２ｐを覆うゲート絶縁層１３に形成されたコンタクトホールを通して導電層１２ｐと電気的に接続されている。
　また、上層電極３４ｂ１および接続配線３４ｂ２と同一材料および同一工程にて、上層電極３１ｂ１～３３ｂ１・３５ｂ１～３７ｂ１（図２参照）と、接続配線３１ｂ２～３３ｂ２・３５ｂ２～３７ｂ２（図２参照）も形成される。上層電極３１ｂ１～３３ｂ１・３５ｂ１～３７ｂ１（図２参照）は、上述した上層電極３４ｂ１と同様に形成される。また、接続配線３１ｂ２～３３ｂ２・３５ｂ２～３７ｂ２（図２参照）は、上述した接続配線３４ｂ２と同様に形成される。
　このように、コンデンサＣ１～Ｃ７それぞれの上層電極３１ｂ１～３７ｂ１は、第１電極１６と同じ材料を含み、同一工程にて形成される。これにより、コンデンサＣ１～Ｃ７のうち他方の電極である上層電極３１ｂ１～３７ｂ１を形成するために、別途工程を増やす必要はなく、工程数の増加を防止して、コンデンサＣ１～Ｃ７を形成することができる。
　画素バンク１７および枠状バンク１７ａは、例えば、同一材料を用いて同一工程にて形成される。画素バンク１７および枠状バンク１７ａは、例えば、ポリイミドまたはアクリルなどの有機絶縁性材料を用いて、例えば、フォトリソグラフィ法などによって形成される。
　画素バンク１７は、表示領域５の層間絶縁層１５上に形成されている。画素バンク１７は、画素ＰＸ間に形成されており、画素ＰＸそれぞれを区画する。画素バンク１７は、第１電極１６の端部を覆っていてもよい。
　なお、画素バンク１７上にさらに、スペーサを設けてもよい。スペーサは、蒸着工程においてマスクと接触させることで、画素ＰＸ毎にパターニングされたパターニング層が画素バンク上でマスクと接触することを防ぐ。スペーサは、例えば、ポリイミドまたはアクリルなどの感光性有機絶縁性材料を用いて、例えば、フォトリソグラフィ法などによって形成することができる。
　枠状バンク１７ａは、額縁領域６のゲート絶縁層１３上であって、平面視において接続配線３０ｂ２・接続配線３１ｂ２～３７ｂ２（図２参照）と交差するに形成されており、表示領域５の周囲を囲む。枠状バンク１７ａは、封止層２０のうち有機層２２を形成する際の土手として機能する。枠状バンク１７ａは、複数形成されていてもよい。図３に示す例では、２個の枠状バンク１７ａが形成されており、表示領域５は、２個の枠状バンク１７ａによって２重に周囲を囲まれている。
　また、例えば、枠状バンク１７ａは、コンデンサＣ４を含むコンデンサＣ１～Ｃ７（図２）よりも外側（コンデンサＣ１～Ｃ７（図２）よりも表示領域５から遠い側）を通って、コンデンサＣ１～Ｃ７および表示領域５を囲っている。
　ＥＬ層１８は、表示領域５の各画素ＰＸに形成されている。ＥＬ層１８は、発光する発光層を含む。第２電極１９は、表示領域５の各画素ＰＸに形成されている。各画素ＰＸに形成された、第１電極１６、ＥＬ層１８および第２電極１９を発光素子４０と称する。
　図４は、実施形態に係る表示装置１の発光素子４０の概略構成を表す断面図である。発光素子ＥＬ層１８は、第１電極１６上に形成された第１電荷輸送層１８ａと、第１電荷輸送層１８ａ上に形成された発光層１８ｂと、発光層１８ｂ上に形成された第２電荷輸送層１８ｃと、第２電荷輸送層１８ｃ上に形成された第２電極１９とを備えている。
　例えば、発光素子４０の発光方式は、第１電極１６と、第２電極１９との間に電流が流れることにより、発光層１８ｂが発光する発光する、いわゆる、エレクトロルミネッセンス（ＥＬ）方式である。
　第１電荷輸送層１８ａおよび発光層１８ｂは、例えば、蒸着法または印刷法などマスクを用いたパターニング法によって画素ＰＸ毎に形成される層（以下、パターニング層と称する場合がある）である。第２電荷輸送層１８ｃおよび第２電極１９は、各画素ＰＸにわたって連続する層として形成されている。なお、第２電荷輸送層１８ｃも、蒸着法または印刷法などマスクを用いたパターニング法によって画素ＰＸ毎に形成されるパターニング層であってもよい。
　例えば、第１電極１６は陽極であり、第１電荷輸送層１８ａは正孔輸送材料を含有する正孔輸送層であり、第２電荷輸送層１８ｃは電子輸送材料を含有する電子輸送層であり、第２電極１９は陰極である。
　発光層１８ｂは、第１電荷輸送層１８ａと第２電荷輸送層１８ｃとの間、すなわち、第１電極１６と第２電極１９との間に設けられている。例えば、発光層１８ｂは、赤色光を発光する画素ＰＸに設けられ場合は赤色光を発光する有機発光材料を含み、緑色光を発光する画素ＰＸに設けられ場合は緑色光を発光する有機発光材料を含み、青色光を発光する画素ＰＸに設けられ場合は青色光を発光する有機発光材料を含む。なお、発光層１８ｂは、有機発光材料に換えて、赤色光、緑色光または青色光を発光する半導体ナノ粒子である量子ドットを含んでもいてもよい。
　第２電極１９は、陰極および透明電極である。第２電極１９は、例えば、ＩＴＯ（酸化インジウムスズ）、ＩＺＯ（酸化インジウム亜鉛）、ＺｎＯ（酸化亜鉛）、ＡＺＯ（アルミニウムドープ酸化亜鉛）、またはＧＺＯ（ガリウムドープ酸化亜鉛）等の透明導電材料を含む。例えば、第２電極１９は、各発光素子４０に亘って連続して設けられる共通電極である。
　陽極である第１電極１６からの正孔は、正孔輸送層である第１電荷輸送層１８ａにより発光層１８ｂへ輸送される。また、陰極である第２電極１９からの電子は、電子輸送層である第２電荷輸送層１９ｃにより発光層１８ｂへ輸送される。そして、発光層１８ｂに輸送されてきた正孔と電子とが再結合されることによって、励起子が形成される。形成された励起子は励起状態から基底状態へと失活する際に光を放出する。これにより、発光層１８ｂは、赤色光、緑色光または青色光などの色の光を発光する。
　なお、発光素子４０の構成は、上述した構成に限定されず、他の層を含んでいてもよい。また、例えば、第１電極１６が陰極であり、第１電荷輸送層１８ａが電子輸送層であり、第２電荷輸送層１８ｃが正孔輸送層であり、第２電極１９が陽極であってもよい。
　図３に示すように、封止層２０は、表示領域５を覆い、表示領域５の周囲であって額縁領域６の一部も覆うように設けられている。例えば、封止層２０は、無機層と有機層とを含む多層構造である。例えば、封止層２０は、第２電極１９を覆う第１無機封止層２１と、第１無機封止層２１よりも上層に積層された有機層２２と、有機層２２よりも上層に積層された第２無機封止層２３とを含む。封止層２０は、水、酸素等の異物が表示装置１の内部へと浸透することを防ぐ。
　第１無機封止層２１および第２無機封止層２３は、それぞれ、酸化シリコン層、窒化シリコン層、または、酸窒化シリコン層などの無機絶縁性の材料を用いた単層構造であってもよいし、これらの層を組み合わせた多層構造であってもよい。第１無機封止層２１および第２無機封止層２３それぞれの各層は、例えば、ＣＶＤ法等により形成することができる。第１無機封止層２１および第２無機封止層２３の端部は、枠状バンク１７ａを越えて、枠状バンク１７ａの外側（枠状バンク１７ａよりも表示領域５から離れる側）に形成されていてもよい。
　有機層２２は、平坦化効果があり、例えば、可視光を透過する透光性の樹脂層である。有機層２２は、アクリル等の塗布可能な有機材料によって構成することができる。有機層２２は、例えば、インクジェット法などの塗布法によって形成される。有機層２２は、枠状バンク１７ａによって堰止められる。これにより、有機層２２の端部は、例えば、枠状バンク１７ａに沿って形成され、枠状バンク１７ａの内側（枠状バンク１７ａよりも表示領域５へ近づく側）、または、平面視において枠状バンク１７ａと重なるように形成される。
　このように、複数のコンデンサＣ１～Ｃ７は、相対的に下層に設けられた下層電極３０ｂ１と、相対的に下層電極３０ｂ１より上層に設けられた上層電極３１ｂ１～３７ｂ１と、下層電極３０ｂ１および上層電極３４ｂ１の間に設けられた絶縁部１５ａとを備えている。これにより、額縁領域６から表示領域５へ流入する電荷を捕捉して、画像の表示品質の低下を抑制することができる。
　本実施形態では、例えば、複数のコンデンサＣ１～Ｃ７は、封止層２０が設けられている領域内に設けられている。すなわち、複数のコンデンサＣ１～Ｃ７は、封止層２０の下層であり封止層２０に覆われている。このように、複数のコンデンサＣ１～Ｃ７を、封止層２０に覆われる程度、表示領域５の画素ＰＸに近づけて設けることで、より確実に、画素ＰＸに設けられた薄膜トランジスタＴｒへ流入しようとする電荷を、複数のコンデンサＣ１～Ｃ７によって捕捉することができる。これによって、より確実に、画像の表示品質の低下を抑制することができる。
　さらには、封止層２０のうち、複数のコンデンサＣ１～Ｃ７を覆う部分（複数のコンデンサＣ１～Ｃ７と重なる部分）も、複数のコンデンサＣ１～Ｃ７が補足した電荷を蓄積する電荷蓄積部３の一部として機能させることができる。すなわち、封止層２０のうち複数のコンデンサＣ１～Ｃ７を覆う部分（複数のコンデンサＣ１～Ｃ７と重なる部分）にも、複数のコンデンサＣ１～Ｃ７によって捕捉された電荷を後工程で流出させることなく保存することができる。これにより、画素ＰＸに設けられた薄膜トランジスタＴｒへ流入しようとする電荷量を精密に検出することができる。
　なお、表示装置１は、封止層２０上に、機能フィルム（図示省略）が設けられてもよい。機能フィルムは、例えば、光学補償機能、タッチセンサ機能、保護機能の少なくとも１つを有してもよい。
　また、例えば、表示装置１は、発光層１８ｂが発光した光を、第２電荷輸送層１８ｃおよび第２電極１９を透過させることで、支持基板１１とは逆側（図３、図４において発光層１８ｂより上側）へ取り出す、トップエミッション型である。ただし、表示装置１は、発光層１８ｂが発光した光を、第１電荷輸送層１８ａ、第１電極１６、層間絶縁層１５、ゲート絶縁層１３および支持基板１１を透過させることで、支持基板１１側（図３、４において発光層１８ｂより下側）へ取り出す、ボトムエミッション型であってもよい。ボトムエミッション型の場合、第２電極１９を、可視光の反射率が高い反射金属層を含んで構成し、第１電極１６を、可視光の透過率が高い透明導電層を用いて形成すればよい。
　図５は、実施形態に係るマザー基板７の構成を表す平面図である。マザー基板７は、表示パネル４が個片化工程において切り出される前の大判の基板であって、パターニング層（例えば、図４に示す第１電荷輸送層１８ａおよび発光層１８ｂ）が形成される工程の前工程まで経た基板である。
　例えば、マザー基板７には、切り出されると表示パネル４（図１参照）となる表示パネル形成領域４ｚが、複数設けられている。図５に示す例では、マザー基板７には、４×７個の表示パネル形成領域４ｚが設けられているが、マザー基板７に設けられる表示パネル形成領域４ｚの個数は限定されるものではない。表示パネル形成領域４ｚは、表示領域５となる表示領域形成領域５ｚと、額縁領域６となる額縁領域形成領域６ｚとが設けられている。
　表示領域形成領域５ｚは、画素ＰＸ（図１参照）となる領域である画素領域がマトリクス状に複数設けられている。また、表示パネル形成領域４ｚには、表示領域形成領域５ｚにおける第１辺５ａに沿って電荷蓄積部３が形成されており、表示領域形成領域５ｚにおける第３辺５ｃに沿って端子部ＴＭが形成されている。
　なお、マザー基板７の電荷蓄積部３には、例えば、図２に示したコンデンサＣ１～Ｃ７、接続配線３０ｂ２～３７ｂ２および電極パッド３０ａ～３７ａが形成されている。また、表示パネル形成領域４ｚに形成された画素領域は、図４に示した画素ＰＸのうち、第１電極１６および画素バンク１７まで形成されており、第１電極１６上に積層されていく、第１電荷輸送層１８ａ、発光層１８ｂ、第２電荷輸送層１８ｃおよび第２電極１９は形成されていない。
　図６は、実施形態に係るマスク６０の概略構成を表す平面図である。マスク６０は、パターニング層（例えば、図４に示す第１電荷輸送層１８ａおよび発光層１８ｂ）の何れかを蒸着法などのパターニング法によってパターニングするために用いられる。本実施形態では、例えば、パターニング法として蒸着法を用いるものとして説明する。
　マスク６０は、枠状のフレーム６１と、フレーム６１に囲まれた開口部６１ａを覆うように、フレーム６１に取り付けられた複数のマスクシート６３とを備えている。フレーム６１および複数のマスクシート６３は金属材料を用いて形成されている。例えば、各マスクシート６３は、薄いシート状のいわゆるファインメタルマスクである。例えば、各マスクシート６３は、両端がフレーム６１に固定されている。
　各マスクシート６３には、マザー基板７と対向配置されたときに表示領域形成領域５ｚ（図５参照）に対向する位置に、複数のマスク開口が形成されたマスク開口領域６５が形成されている。マスク開口領域６５には、表示領域形成領域５ｚ（図５参照）に設けられた、複数の画素ＰＸのうち、赤色光を出射する画素ＰＸ（赤画素）、緑色光を出射する画素ＰＸ（緑画素）、または、青色光を出射する画素ＰＸ（青画素）のうち何れかの配列パターンに対応する複数のマスク開口が形成されている。
　図７は、実施形態に係る蒸着装置７０の概略構成を表す側面図である。例えば、蒸着装置７０は、マグネット板７１、タッチプレート７２、蒸着源７５などを備えている。マグネット板７１、タッチプレート７２はマザー基板７を支持する基板支持部である。タッチプレート７２は金属板であり、マスク６０と共にマザー基板７を挟むことでマザー基板７とマスク６０とを密着させる。マスク６０は、マザー基板７に対して、マグネット板７１およびタッチプレート７２とは反対側であってマザー基板７と対向するように配置される。
　蒸着源７５は、マスク６０に対して、マザー基板７とは反対側であってマスク６０と離れて設けられている。蒸着源７５は、例えば、セラミック等を用いて形成され、蒸着孔が形成された容器である。蒸着源７５には、マザー基板７に蒸着されるパターニング層となる材料であるパターニング材料が収容されている。
　マスク６０と、マザー基板７とが蒸着装置７０にセットされると、マグネット板７１の磁力により、マザー基板７を介して配置されたタッチプレート７２およびマスク６０がマグネット板７１の方向へ引き寄せられる。これにより、マスク６０とマザー基板７との間に隙間が生じることを抑制し、マスク６０を介してマザー基板７にパターニングされるパターニング層のパターンボケ（パターニングされるべき領域よりも広い範囲にパターニング層がパターニングされること）を抑制することができる。
　そして、真空化において、蒸着源７５から蒸着孔を通った蒸着粒子７８が、矢印Ｐ１に進行し、マスク６０に形成された複数のマスク開口を通り、所定の画素領域にパターニング層が形成される。
　このようにパターニング層の蒸着工程（パターニングする工程）は、マスク６０およびパターニング材料を交換し、例えば、赤画素に第１電荷輸送層１８ａを形成し、緑画素に第１電荷輸送層１８ａを形成し、青画素に第１電荷輸送層１８ａを形成し、赤画素に発光層１８ｂを形成し、緑画素に発光層１８ｂを形成し、青画素に発光層１８ｂを形成する場合、１つのマザー基板７に対し、合計６回行われる。
　ここで、蒸着工程において蒸着を行う際、蒸着粒子７８は帯電している場合、帯電した蒸着粒子７８がマスク６０に付着することにより、蒸着中のマスク６０に電荷が蓄積される。また、マスク６０のうち表面（マザー基板７との接触面）は蒸着粒子７８が付着したり、マザー基板７からの転写された蒸着物が付着したりすることにより、蒸着開始前よりも導電性が低くなっているため、マスク６０の表面には電荷が蓄積されやすい状態となっている。
　そして、蒸着工程においては、上述のように、パターニング層のパターンボケを抑制するために、マスク６０とマザー基板７とを密着させている。そして、タッチプレート７２およびマスク６０それぞれの端部近傍には、マグネット板７１からの磁力が強く加わりやすい。
　図８は、図７に示す、マスク６０とマザー基板７の端部近傍の領域ＡＲ１を拡大した概略図である。
　マスク６０の端部近傍はマグネット板７１からの磁力によって、より強い磁力によってマザー基板７と接触しやすく、そして、マスク６０に蓄積した電荷がマザー基板７へ流入する場合がある。図８に示す例では、マスク６０およびマザー基板７それぞれの端部近傍の領域ＡＲ２でより強い磁力による接触が発生している様子を表している。領域ＡＲ２においてマスク６０に蓄積された電荷がマザー基板７に流入し、マザー基板７に流入した電荷は、矢印Ｐ２に示すように、領域ＡＲ２から電荷蓄積部３へ流入する。
　図９は、蒸着工程の後、マザー基板７をマスク６０から剥離している様子を表す図である。図９に示す矢印Ｐ３に示すように、蒸着工程の後、マザー基板７を、マスク６０から剥離する際にも、マザー基板７には、マスク６０からの剥離に伴う帯電（剥離帯電）が発生する場合があり、これによっても、マザー基板７に電荷が蓄積される場合がある。
　ここで、電荷蓄積部３が設けられていないマザー基板の場合、マザー基板に蓄積された電荷が、画素領域に形成された薄膜トランジスタに流入すると、薄膜トランジスタに長期的に電荷のバイアスが加わり、この結果、薄膜トランジスタのオンとオフとが切り換わる閾値電圧がシフトすること（薄膜トランジスタの特性不良）によって、複数の発光素子の一部に発光のシミおよびムラが発生してしまい、画像の表示品質が低下することになる。
　図１０は、実施形態に係る表示装置１の複数のコンデンサＣ１～Ｃ７それぞれに蓄積された電荷量を表す図である。図１０に示すグラフは、横軸がコンデンサＣ１～Ｃ７それぞれを特定するコンデンサ番号を表し、縦軸はコンデンサＣ１～Ｃ７それぞれに蓄積された電荷量を表している。
　上述のように、図７～図９に示した蒸着工程などにおいて、マスク６０からマザー基板７に電荷が流入したり、マスク６０からマザー基板７を剥離する際に剥離帯電が発生するので、マザー基板７に電荷が流入したりする場合がある。
　そこで、実施形態に係る表示装置１は、上述のように、コンデンサＣ１～Ｃ７を備えている。コンデンサＣ１～Ｃ７それぞれに個別に電荷を蓄積することができる。これにより、流入した電荷をコンデンサＣ１～Ｃ７それぞれに蓄積することで、表示領域５へ電荷が流入することを抑制することができる。これにより、薄膜トランジスタＴｒの特性不良（オンおよびオフの閾値電圧のシフト）を抑えることができるため、表示装置１の画像の表示品質の低下を抑制することができる。
　加えて、コンデンサＣ１～Ｃ７に蓄積された電荷量を、検査装置または作業者によって検査することにより、電荷が流入しやすい位置を特定することもできる。
　図１０に示す例では、コンデンサＣ１・Ｃ７に比べ、コンデンサＣ２・Ｃ６に蓄積された電荷量の方が大きく、コンデンサＣ２・Ｃ６に比べ、コンデンサＣ３・Ｃ５に蓄積された電荷量の方が大きく、コンデンサＣ３・Ｃ５に比べ、コンデンサＣ４に蓄積された電荷量の方が大きい様子を表している。そして、例えば、コンデンサＣ４は、予め設定された、許容される電荷量である所定の閾値Ｔｈを越えている。
　このように、コンデンサＣ１～Ｃ７に蓄積された電荷量をそれぞれ検査することにより、許容量である所定の閾値Ｔｈを超えるコンデンサの位置、すなわち、図１に示す表示パネル４（言い換えると、図５に示す表示パネル形成領域４ｚ）において、電荷が流入しやすい位置を、検査装置または作業者によって特定することができる。
　そして、所定の閾値Ｔｈを越える電荷量が蓄積されたコンデンサの位置が、検査装置または作業者によって特定されると、例えば、製造過程のマザー基板７を次の工程には流さず製造工程から排除する。これにより、表示領域への電荷の流入に起因して、オン及びオフを切り換える閾値電圧が許容範囲外になるまでシフトした薄膜トランジスタを含む表示装置が市場に流出することを抑制することができる。すなわち、流入した電荷に起因する画像の表示品質の低下を抑制可能な表示装置１を得ることができる。
　なお、電荷蓄積部３に設けられた全てのコンデンサＣ１～Ｃ７に蓄積された電荷量の積分値に、上限となる閾値を設け、積分値が上限となる閾値を越えると、製造過程のマザー基板７を次の工程には流さず製造工程から排除してもよい。または、積分値が上限となる閾値を越えると、製造過程のマザー基板７に対し除電処理を行って良品化したり、使用されたマスク６０の除電処理を行って、マザー基板７に流入する電荷量の低減を行ったりしてもよい。
　また、所定の閾値Ｔｈを越える電荷量が蓄積されたコンデンサの位置（例えば、コンデンサＣ４の位置）を特定することにより、マザー基板７において電荷が流入しやすい位置を特定しやすい。これにより、例えば、蒸着工程において、マザー基板７のうち、電荷が流入しやすいと特定された位置が局所的に、マスク６０と強く接触しないように、蒸着装置７０の構成の改善を行ってもよい。これにより、コンデンサＣ１～Ｃ７に蓄積される電荷量（言い換えるとマザー基板７に蓄積される電荷量）を小さく抑えることができる。これにより、薄膜トランジスタの特性不良（オンおよびオフの閾値電圧のシフト）を抑制して、歩留向上を図ることができる。すなわち、流入した電荷に起因する画像の表示品質の低下を抑制可能な表示装置１を得ることができる。
　図１１は、実施形態に係るマスクシート６３の一部を拡大した平面図である。ここで、マスクシート６３のマスク開口領域６５の端部を、第１辺６５ａ、第２辺６５ｂ、第３辺６５ｃおよび第４辺６５ｄとする。例えば、第１辺６５ａおよび第３辺６５ｃは互いに対向する短辺であり、第２辺６５ｂおよび第４辺６５ｄは互いに対向する長辺である。蒸着工程において、第１辺６５ａは、表示領域形成領域５ｚ（図５参照）の第１辺５ａと重なるか第１辺５ａの近傍に対向配置され、第２辺６５ｂは、表示領域形成領域５ｚ（図５参照）の第２辺５ｂと重なるか第２辺５ｂの近傍に対向配置され、第３辺６５ｃは、表示領域形成領域５ｚ（図５参照）の第３辺５ｃと重なるか第３辺５ｃの近傍に対向配置され、第４辺６５ｄは、表示領域形成領域５ｚ（図５参照）の第４辺５ｄと重なるか第４辺５ｄの近傍に対向配置される。
　マスクシート６３は、フレーム６１（図６参照）に取り付けられる際、長辺６３ａに平行な方向に、両端が外側へ引っ張られた状態でフレーム６１に溶接されるなどにより、取り付けられる。
　ここで、マスクシート６３は、フレーム６１に取り付けられる際の精度を向上させるために、対向する長辺６３ａ間の距離である幅Ｗ１はできるだけ短ことが好ましい。このため、マスクシート６３におけるマスク開口領域６５の周囲の領域において、マスク開口領域６５の長辺（例えば、第４辺６５ｄ）からマスクシート６３の長辺６３ａまでの距離Ｄ１は、隣接するマスク開口領域６５同士の互いに対向する短辺間の幅Ｄ２（例えば、マスク開口領域６５の第１辺６５ａと、隣接するマスク開口領域６５の第３辺６５ｃ間の距離）の方が広い。
　すなわち、マスクシート６３における、マスク開口領域６５の外側の領域のうち、長辺である第２辺６５ｂおよび第４辺６５ｄに沿う領域よりも、短辺である第１辺６５ａおよび第３辺６５ｃに沿う領域の方が、面積が大きい。さらに、マスク開口領域６５と短辺である第１辺６５ａおよび第３辺６５ｃに沿う領域とのパターンの差異が大きいため、マスク開口領域６５と短辺である第１辺６５ａおよび第３辺６５ｃに沿う領域において応力集中が起きやすく、皺ＷＲが寄りやすい。言い換えると、マスクシート６３において、マスク開口領域６５のうち、短辺である第１辺６５ａおよび第３辺６５ｃに沿って寄りやすい。
　そして、マスクシート６３に皺ＷＲが寄ると、蒸着工程において、マスクシート６３とマザー基板７とを接触させる際に、皺ＷＲのうち、マスクシート６３とマザー基板７との距離が最も小さくなる頂点部分に局所的な電荷集中が発生し、そこからマザー基板７に電荷が流入しやすくなる。このため、マザー基板７の表示領域形成領域５ｚにおける短辺（第１辺５ａおよび／または第３辺５ｃ）に沿って、電荷が流入しやすい。
　そこで、本実施形態に係る表示装置１は、図１に示したように、複数のコンデンサＣ１～Ｃ７は、表示領域５の端部のうち短辺（図１に示す例では第１辺５ａ）に沿って並んでいる。このように、電荷がマスク６０から表示領域５へ流入しやすいて短辺（図１に示す例では第１辺５ａ）に複数のコンデンサＣ１～Ｃ７を設けることにより、効率よく電荷を捕捉することができる。この結果、より、表示品質の低下が抑制された表示装置１を得ることができる。
　図１２は、実施形態に係る表示装置１の製造過程において、コモンメタルマスク６０Ａを用いてマザー基板７にパターニングをしている様子を表す図である。図６などを用いて説明したマスク６０のように、画素ＰＸ毎にパターニング層をパターニングするマスク６０ではなく、表示領域形成領域５ｚ全体と重なる領域が開口した、いわゆるコモンメタルマスク（ＣＭＭ）６０Ａ、またはオープンメタルマスク（ＯＭＭ）を用いて、表示領域形成領域５ｚ全体にパターニングする場合も、コモンメタルマスク（ＣＭＭ）６０Ａ、またはオープンメタルマスク（ＯＭＭ）と、マザー基板７の額縁領域形成領域６ｚとは接触する。これによって、コモンメタルマスク（ＣＭＭ）６０Ａ、またはオープンメタルマスク（ＯＭＭ）から額縁領域形成領域６ｚへ電荷が流入する。
　しかし、本実施形態に係るマザー基板７は、表示領域形成領域５ｚの周囲の額縁領域形成領域６ｚに電荷蓄積部３が形成されているため、流入した電荷を捕捉して蓄積することができる。
　図１３は、実施形態に係る、スペーサ５ｓが形成されたマザー基板７に、マスク６０を用いたパターニングを行っている様子を表す図である。例えば、マザー基板７のうち、例えば画素バンク１７上に、ポリイミドまたはアクリルなどの感光性有機絶縁性材料を含むスペーサ５ｓが形成されていてもよい。スペーサ５ｓを設けることにより、既に画素形成領域にパターニングされた画素バンク１７上のパターニング層がマスク６０と接触して損傷することを防止することができる。
　ただし、マザー基板７の表示領域形成領域５ｚにスペーサ５ｓが設けられていた場合でも、マグネット板７１（図７参照）からの磁力によって、マスク６０とマザー基板７のうちの額縁領域形成領域６ｚとが接触し、マスク６０から額縁領域形成領域６ｚへ電荷で流入する。
　しかし、本実施形態に係るマザー基板７は、表示領域形成領域５ｚの周囲の額縁領域形成領域６ｚに電荷蓄積部３が形成されているため、流入した電荷を捕捉して蓄積することができる。
　図１４は、実施形態の変形例１に係る表示装置１の概略構成を表す断面図である。図１４は、図２におけるＡ１－Ａ２線に沿って切った断面の変形例を表す断面図である。図１４に示すように、複数のコンデンサＣ１～Ｃ７は、封止層２０が設けられている領域よりも外側に設けられていてもよい。例えば、複数のコンデンサＣ１～Ｃ７は、枠状バンク１７ａよりも外側（表示領域５とは反対側）に設けられていてもよい。図１４に示す例では、コンデンサＣ４が封止層２０に覆われておらず、枠状バンク１７ａよりも外側に設けられている例を示している。これによっても、複数のコンデンサＣ１～Ｃ７により、額縁領域６から表示領域５へ流入する電荷を捕捉して蓄積することができる。
　図１５は、実施形態の変形例２に係る表示装置１の電荷蓄積部３、および、電荷蓄積部３近傍の表示領域５の概略を表す平面図である。
　図１５に示すように、複数のコンデンサＣ１～Ｃ７それぞれは、平面視において、額縁領域６から表示領域５へ近づく方向（Ｘ軸のマイナス方向））または遠ざかる方向（Ｘ軸のプラス方向）に一部が隣り合うように、表示領域５の端部（第１辺５ａ～第４辺５ｄの少なくとも１つ）に沿って並んでいてもよい。
　図１５では、複数のコンデンサＣ１～Ｃ７のうちコンデンサＣ１～Ｃ４が表示領域５の第１辺５ａに沿って並んでいる例を示している。複数のコンデンサＣ１～Ｃ７は、互い違いに並んでいる。
　コンデンサＣ１～Ｃ４の上層電極３１ｂ１～３４ｂ１は、Ｘ軸方向に延設された接続配線３１ｂ２～３４ｂ２それぞれに対して、交差するようにＹ軸方向に延設されている。上層電極３１ｂ１～３４ｂ１は、下層電極３０ｂ１と重なり、互い違いにＹ軸方向に並んでいる。
　言い換えると、上層電極３１ｂ１～３４ｂ１（コンデンサＣ１～Ｃ４）は、複数列（図１５に示す例では２列）に並んで互い違いに並んでいる。さらに言換えると、額縁領域６から表示領域５へ向かう方向（Ｘ軸のマイナス方向）に、上層電極３１ｂ１～３４ｂ１（コンデンサＣ１～Ｃ４）が隙間なく重なって並んでいる。上層電極３５ｂ１～３７ｂ１（コンデンサＣ５～Ｃ７）も同様である。
　これにより、矢印Ｐ４に示すように、額縁領域６から表示領域５へ流入する電荷は、コンデンサＣ１～Ｃ７の何れかで確実に捕捉され蓄積される。これによって、より確実に、表示品質の低下を抑制することができる。
　図１６は、実施形態の変形例３に係る表示装置１の概略構成を表す平面図である。表示装置１には、複数の電荷蓄積部３が設けられ、複数の電荷蓄積部３が、表示領域５の周囲を囲むように設けられていてもよい。
　すなわち、図１６に示す表示装置１には、表示領域５の第１辺５ａ～第４辺５ｄそれぞれに沿って電荷蓄積部３が設けられている。言い換えると、コンデンサＣ１～Ｃ７（図２参照）のセットが、表示領域５の第１辺５ａ～第４辺５ｄそれぞれに沿って、表示領域５の周囲を囲むように並んで設けられている。これにより、さらに、額縁領域６から表示領域５へ流入する電荷を、複数の電荷蓄積部３（すなわち、コンデンサＣ１～Ｃ７の複数セット）によって捕捉して蓄積することができる。
　図１７は、実施形態の変形例４に係る表示装置１の概略構成を表す平面図である。図１８は、図１７に示すＢ１-Ｂ２線に沿って切った断面図である。コンデンサＣ１～Ｃ７は、上層電極と下層電極とが逆であってもよい。
　図１７および図１８に示すように、例えば、コンデンサＣ１は、相対的に下層に設けられた下層電極（一方の電極）３１ｂ３と、相対的に下層電極３１ｂ３より上層に設けられ、下層電極３１ｂ３と重なる上層電極（他方の電極）３０ｂ３とを備えている。例えば、コンデンサＣ２は、相対的に下層に設けられた下層電極（一方の電極）３２ｂ３と、相対的に下層電極３２ｂ３より上層に設けられ、下層電極３２ｂ３と重なる上層電極（他方の電極）３０ｂ３とを備えている。例えば、コンデンサＣ３は、相対的に下層に設けられた下層電極（一方の電極）３３ｂ３と、相対的に下層電極３３ｂ３より上層に設けられ、下層電極３３ｂ３と重なる上層電極（他方の電極）３０ｂ３とを備えている。
　例えば、コンデンサＣ４は、相対的に下層に設けられた下層電極（一方の電極）３４ｂ３と、相対的に下層電極３４ｂ３より上層に設けられ、下層電極３４ｂ３と重なる上層電極（他方の電極）３０ｂ３とを備えている。例えば、コンデンサＣ５は、相対的に下層に設けられた下層電極（一方の電極）３５ｂ３と、相対的に下層電極３５ｂ３より上層に設けられ、下層電極３５ｂ３と重なる上層電極（他方の電極）３０ｂ３とを備えている。例えば、コンデンサＣ６は、相対的に下層に設けられた下層電極（一方の電極）３６ｂ３と、相対的に下層電極３６ｂ３より上層に設けられ、下層電極３６ｂ３と重なる上層電極（他方の電極）３０ｂ３とを備えている。例えば、コンデンサＣ７は、相対的に下層に設けられた下層電極（一方の電極）３７ｂ３と、相対的に下層電極３７ｂ３より上層に設けられ、下層電極３７ｂ３と重なる上層電極（他方の電極）３０ｂ３とを備えている。
　例えば、上層電極３０ｂ３は、複数のコンデンサＣ１～Ｃ７に亘って連続する共通の電極である。上層電極３０ｂ３は、接続配線３０ｂ４を介して電極パッド３０ａと接続されている。接続配線３０ｂ４のうち、一方の端部は上層電極３０ｂ３と接続されており、他方の端部は電極パッド３０ａと接続されている。
　例えば、下層電極３１ｂ３～３７ｂ３は、それぞれ、離れており、互いに分離されている。
　下層電極３１ｂ３は、接続配線３１ｂ４を介して電極パッド３１ａと接続されている。接続配線３１ｂ４のうち、一方の端部は下層電極３１ｂ３と接続されており、他方の端部は電極パッド３１ａと接続されている。例えば、下層電極３１ｂ３および接続配線３１ｂ４は、同一材料を含む。下層電極３１ｂ３および接続配線３１ｂ４は、同一材料を用いて同一工程により形成される。例えば、下層電極３１ｂ３および接続配線３１ｂ４は一体的に形成されることで電気的に接続されている。下層電極３２ｂ３は、接続配線３２ｂ４を介して電極パッド３２ａと接続されている。接続配線３２ｂ４のうち、一方の端部は下層電極３２ｂ３と接続されており、他方の端部は電極パッド３２ａと接続されている。例えば、下層電極３２ｂ３および接続配線３２ｂ４は、同一材料を含む。下層電極３２ｂ３および接続配線３２ｂ４は、同一材料を用いて同一工程により形成される。例えば、下層電極３２ｂ３および接続配線３２ｂ４は一体的に形成されることで電気的に接続されている。
　下層電極３３ｂ３は、接続配線３３ｂ４を介して電極パッド３３ａと接続されている。接続配線３３ｂ４のうち、一方の端部は下層電極３３ｂ３と接続されており、他方の端部は電極パッド３３ａと接続されている。例えば、下層電極３３ｂ３および接続配線３３ｂ４は、同一材料を含む。下層電極３３ｂ３および接続配線３３ｂ４は、同一材料を用いて同一工程により形成される。例えば、下層電極３３ｂ３および接続配線３３ｂ４は一体的に形成されることで電気的に接続されている。下層電極３４ｂ３は、接続配線３４ｂ４を介して電極パッド３４ａと接続されている。接続配線３４ｂ４のうち、一方の端部は下層電極３４ｂ３と接続されており、他方の端部は電極パッド３４ａと接続されている。例えば、下層電極３４ｂ３および接続配線３４ｂ４は、同一材料を含む。下層電極３４ｂ３および接続配線３４ｂ４は、同一材料を用いて同一工程により形成される。例えば、下層電極３４ｂ３および接続配線３４ｂ４は一体的に形成されることで電気的に接続されている。
　下層電極３５ｂ３は、接続配線３５ｂ４を介して電極パッド３５ａと接続されている。接続配線３５ｂ４のうち、一方の端部は下層電極３５ｂ３と接続されており、他方の端部は電極パッド３５ａと接続されている。例えば、下層電極３５ｂ３および接続配線３５ｂ４は、同一材料を含む。下層電極３５ｂ３および接続配線３５ｂ４は、同一材料を用いて同一工程により形成される。例えば、下層電極３５ｂ３および接続配線３５ｂ４は一体的に形成されることで電気的に接続されている。下層電極３６ｂ３は、接続配線３６ｂ４を介して電極パッド３６ａと接続されている。接続配線３６ｂ４のうち、一方の端部は下層電極３６ｂ３と接続されており、他方の端部は電極パッド３６ａと接続されている。例えば、下層電極３６ｂ３および接続配線３６ｂ４は、同一材料を含む。下層電極３６ｂ３および接続配線３６ｂ４は、同一材料を用いて同一工程により形成される。例えば、下層電極３６ｂ３および接続配線３６ｂ４は一体的に形成されることで電気的に接続されている。
　下層電極３７ｂ３は、接続配線３７ｂ４を介して電極パッド３７ａと接続されている。接続配線３７ｂ４のうち、一方の端部は下層電極３７ｂ３と接続されており、他方の端部は電極パッド３７ａと接続されている。例えば、下層電極３７ｂ３および接続配線３７ｂ４は、同一材料を含む。下層電極３７ｂ３および接続配線３７ｂ４は、同一材料を用いて同一工程により形成される。例えば、下層電極３７ｂ３および接続配線３７ｂ４は一体的に形成されることで電気的に接続されている。
　例えば、コンデンサＣ１～Ｃ７のうち一方の電極である下層電極３１ｂ３～３７ｂ３は、複数の薄膜トランジスタＴｒそれぞれのゲート電極１２ｇと同じ材料を含み、同一工程にて形成される。これにより、コンデンサＣ１～Ｃ７のうち一方の電極である下層電極３０ｂ１を形成するために、別途工程を増やす必要はなく、工程数の増加を防止して、コンデンサＣ１～Ｃ７を形成することができる。
　また、例えば、コンデンサＣ１～Ｃ７それぞれの上層電極３０ｂ３は、第１電極１６と同じ材料を含み、同一工程にて形成される。これにより、コンデンサＣ１～Ｃ７のうち他方の電極である上層電極３０ｂ３を形成するために、別途工程を増やす必要はなく、工程数の増加を防止して、コンデンサＣ１～Ｃ７を形成することができる。
　複数のコンデンサＣ１～Ｃ７は、それぞれ、互いに上層電極３０ｂ３同士が繋がった共通する電極である。これにより、下層電極同士が分離して隙間が設けられている場合と比べて、額縁領域６から表示領域５へ流入する電荷をより確実に捕捉することができ、より確実に画像の表示品質の低下を抑制することができる。また、複数のコンデンサＣ１～Ｃ７は、それぞれ、互いに下層電極３１ｂ３～３７ｂ３同士は分離されて離れて設けられている。これにより、複数のコンデンサＣ１～Ｃ７は、それぞれ個別に、電荷を蓄積することができ、この結果、電荷が流入しやすい位置を特定しやすい。これによって、電荷が流入しやすい位置の近傍に位置する画素ＰＸを駆動させる薄膜トランジスタＴｒ（図３参照）の特性不良を回避しやすい。
　すなわち、複数のコンデンサＣ１～Ｃ７は、一方の電極（下層電極３１ｂ３～３７ｂ３）同士は互いに分離しており、他方の電極（上層電極３０ｂ３）は互いに繋がっているため、確実に電荷を捕捉し、かつ、電荷が流入しやすい位置を特定しやすくすることができる。
　なお、図１７に示す実施形態の変形例４に係る表示装置１においても、表示装置１の表示パネル４は、マザー基板から個片化されて切り出される際、接続配線３０ｂ４～３７ｂ４それぞれと交差する切断線で切断されることで、電極パッド３０ａ～３７ａが切り離されて残っていない構成であってもよい。
　また、前述した実施形態や変形例に登場した各要素を、矛盾が生じない範囲で、適宜に組み合わせてもよい。

 

Claims (12)

  1. 　複数の画素がマトリクス状に設けられた表示領域と、
    　前記表示領域の周囲の額縁領域に設けられ、電気的に浮いた複数のコンデンサと、を備える表示装置。
  2. 　前記複数のコンデンサそれぞれは、前記表示領域から前記額縁領域へ引き回された引き回し配線とは、接続されておらず分離されている、請求項１に記載の表示装置。
  3. 　前記複数のコンデンサは、前記表示領域の端部のうち短辺に沿って並んでいる、請求項１または２に記載の表示装置。
  4. 　前記複数のコンデンサは、前記表示領域の周囲を囲むように並んでいる、請求項１から３の何れか１項に記載の表示装置。
  5. 　前記複数のコンデンサそれぞれは、平面視において、
    　前記額縁領域から前記表示領域へ近づく方向または遠ざかる方向に一部が隣り合うように、前記表示領域の端部に沿って並んでいる、請求項１から４の何れか１項に記載の表示装置。
  6. 　前記複数のコンデンサそれぞれは、
    　相対的に下層に設けられた下層電極と、相対的に前記下層電極より上層に設けられた上層電極と、前記下層電極および前記上層電極の間に設けられた絶縁部とを備える、請求項１から５の何れか１項に記載の表示装置。
  7. 　前記複数の画素それぞれ毎に設けられ複数の薄膜トランジスタを備え、
    　前記下層電極は、前記複数の薄膜トランジスタそれぞれのソース電極と同じ材料を含む、請求項６に記載の表示装置。
  8. 　前記複数の画素それぞれは、第１電極と、第２電極と、前記第１電極および前記第２電極間に設けられた発光層とを備え、
    　前記上層電極は、前記第１電極と同じ材料を含む、請求項７に記載の表示装置。
  9. 　前記複数の薄膜トランジスタを覆い、表面に前記第１電極が設けられる層間絶縁層を備え、
    　前記絶縁部は、前記層間絶縁層と同じ材料を含む、請求項８に記載の表示装置。
  10. 　前記表示領域を覆う封止層を備え、
    　前記複数のコンデンサは、前記封止層が設けられている領域内に設けられている、請求項１から９の何れか１項に記載の表示装置。
  11. 　前記複数のコンデンサは、それぞれ、
    　互いに前記下層電極同士が繋がっており、互いに前記上層電極同士は分離されているか、または、互いに前記下層電極同士が分離されており、互いに前記上層電極同士が繋がっている、請求項６から９の何れか１項に記載の表示装置。
  12. 　前記複数のコンデンサそれぞれと接続された複数の電極パッドを備える、請求項１から１１の何れか１項に記載の表示装置。

     
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