WO2022138087A1 - 広帯域伝送線路配線基板 - Google Patents

Abstract

広帯域にわたって伝送線路を高い透過特性に維持でき、グランド面に生じる電位振動などでノイズの問題が発生することのないバイアス回路を配線基板に実装する。バイアス回路３は、伝送路４に一端が接続されて部品実装面１ａに実装される先頭チップインダクタＬ２およびこれに直列に接続される複数の後続チップインダクタＬ１，…，Ｌｎから構成される。自己共振周波数は、先頭チップインダクタＬ２の次に接続される後続先頭チップインダクタＬ１が最も大きく、先頭チップインダクタＬ２はその次に大きく、後続チップインダクタ…，Ｌｎは先頭チップインダクタＬ２と同じかまたは順次小さく、設定される。バイアス回路３が実装される部品実装面部分裏面に位置する領域１b1のグランド面１ｂは導電部１b2が除去される。

Description

広帯域伝送線路配線基板

　本発明は、広帯域の高周波信号が伝搬する伝送線路が形成され、その伝送線路に電源供給するバイアス回路が実装される広帯域伝送線路配線基板に関するものである。

　従来、この種の配線基板としては、例えば、特許文献１に開示されたインダクタ配線基板がある。このインダクタ配線基板では、４０Ｇｂ／ｓクラスの高周波信号が伝搬する伝送線路と、その伝送線路に接続される伝送路パタンとがフレキシブル基板に実装される。伝送路パタンは、伝送線路の入力端と出力端との間に一端が接続され、その一端から離れるにつれて放射状に広がるように配線されて、コニカル構造のインダクタを生成する。このインダクタは、伝送線路に近いほどインダクタンスが小さく、伝送線路から離れるほどインダクタンスが大きくなるインダクタＬ１，Ｌ２，…Ｌｎ（Ｌ１＜Ｌ２＜…＜Ｌｎ）が連続して接続された構成となり、伝送線路に電源供給するバイアス回路となる。このインダクタの実装面の裏面にある基板のグランド面は削除され、寄生容量の低減化が図られる。

　また、従来、この種のバイアス回路として、例えば、特許文献２に開示された広帯域バイアス回路がある。この広帯域バイアス回路は、直列接続された３段のインダクタＬ１，Ｌ２，Ｌ３から構成され、一端が電源に接続され、他端が増幅回路の出力に接続された伝送線に接続される。この伝送線には、１ＭＨｚから３ＧＨｚの帯域の高周波信号が伝搬する。伝送線に接続される１段目のインダクタＬ１は最も小さいインダクタンスを有し、２，３段目に接続されるインダクタＬ２，Ｌ３は順に大きいインダクタンスを有する（Ｌ１＜Ｌ２＜Ｌ３）。

特開２００８－４７７１１号公報 特開２０１０－２３２９８８号公報

　上記従来の特許文献１および特許文献２に開示された各バイアス回路は、いずれも、伝送線路の透過特性を広い周波数帯域で高く維持する目的で、伝送線路との接続点に近いインダクタほど小さいインダクタンスを持つインダクタを配置する構成になっている。伝送線路の透過特性はＳパラメータＳ２１で表される。しかし、インダクタンスの小さいインダクタは、伝搬信号の低い周波数帯域で損失を発生してしまうため、伝送線路は、例えば、数ＭＨｚから数十ＧＨｚにわたる超広帯域にわたって高い透過特性を維持することができない。

　また、特許文献１に開示されたバイアス回路は、伝送路パタンが放射状に広がるように配線されてコニカル構造のインダクタが構成されるため、その裏面のグランド面が大きな面積で除去されて、寄生容量の低減化が図られる。このため、グランド面のインピーダンスが高くなり、グランド面に生じる電位振動などでノイズの問題が発生する。

　本発明はこのような課題を解消するためになされたもので、
部品実装面に形成される高周波信号が伝搬する伝送線路と、
伝送路に一端が接続されて部品実装面に実装される先頭チップインダクタ、および、先頭チップインダクタに直列に接続されて部品実装面に実装され、最後に直列に接続される最後尾のものが直流電源に接続される複数の後続チップインダクタから構成され、自己共振周波数が、先頭チップインダクタの次に接続される後続チップインダクタの中の後続先頭チップインダクタが最も大きく、先頭チップインダクタが後続先頭チップインダクタの次に大きく、後続先頭チップインダクタに後続する後続チップインダクタが先頭チップインダクタと同じかまたは先頭チップインダクタより順次小さく設定されるバイアス回路と、
部品実装面の裏面に形成され、バイアス回路が実装される部品実装面部分の裏面に位置する領域の導電部が除去されるグランド面と
を備え、広帯域伝送線路配線基板を構成した。

　本構成によれば、伝送線路を伝搬して、伝送線路との接続点に最も近い箇所に位置するインダクタで損失を発生させていた低い周波数帯域の伝搬信号は、後続先頭チップインダクタの次に自己共振周波数が大きい先頭チップインダクタの有するインピーダンスによって反射し、バイアス回路への侵入が阻止される。したがって、損失を発生させていた低い周波数帯域の伝搬信号は、伝送線路との接続点に最も近い箇所に位置する先頭インダクタで損失を発生させなくなる。

　また、後続先頭チップインダクタが有する最も大きい自己共振周波数の高周波帯域における伝搬信号は、先頭チップインダクタを通過して後続先頭チップインダクタまで侵入し、先頭チップインダクタから後続先頭チップインダクタに至る経路で、部品実装面裏面のグランド面との間に生じる寄生容量を介して、伝送線路からグランド面へ漏れようとする。しかし、グランド面は、バイアス回路が実装される部品実装面部分の裏面に位置する領域の導電部が除去されるので、そのような寄生容量の発生が低減され、高周波帯域における伝搬信号が伝送線路からグランド面へ漏れるのが防がれる。このため、広帯域にわたって伝送線路を高い透過特性に維持することが可能になる。

　また、バイアス回路を構成する各インダクタは、面実装タイプのチップインダクタによって構成される。したがって、バイアス回路を構成する各インダクタは、特許文献１に開示された、伝送路パタンでコニカル構造に形成されるインダクタのように、基板に大きな面積を占めることなく実装することができる。したがって、バイアス回路が実装される部品実装面部分裏面のグランド面に位置する導電部除去領域の面積を小さくして、グランド面のインピーダンスが高くなるのを抑制することができる。このため、グランド面に生じる電位振動などでノイズの問題が発生しなくなる。

　この結果、本発明によれば、広帯域にわたって伝送線路を高い透過特性に維持することが可能で、しかも、グランド面に生じる電位振動などでノイズの問題が発生することのないバイアス回路を配線基板に実装できるようになる。

本発明の広帯域伝送線路配線基板の概念を説明する図である。 本発明の第１の実施形態による広帯域伝送線路配線基板の概略を説明する図である。 第１の実施形態による広帯域伝送線路配線基板においてバイアス回路を構成する各チップインダクタが有するインピーダンスの周波数特性を示すグラフである。 従来の広帯域伝送線路配線基板におけるバイアス回路を、第１の実施形態による広帯域伝送線路配線基板においてバイアス回路を構成する各チップインダクタで模した図である。 図４に示すバイアス回路の透過特性を示すグラフである。 図４に示す広帯域伝送線路配線基板を破断して矢視方向から見た断面図である。 第１の実施形態による広帯域伝送線路配線基板における伝送線路の透過特性の測定に用いた測定基板を説明する図である。 図７に示す測定基板を破断して矢視方向から見た断面図である。 図７および図８に示す測定基板における伝送線路の透過特性の測定に用いた測定系を示す斜視図である。 図９に示す測定系を使って伝送線路の透過特性を測定した結果を比較例と共に示すグラフ、並びに、各比較例の構成を説明する図である。 本発明の第２の実施形態による広帯域伝送線路配線基板の概略を説明する図である。 本発明の第３の実施形態による広帯域伝送線路配線基板の概略を説明する図である。 第３の実施形態による広帯域伝送線路配線基板の表面およびその裏面における配線パターンを示す図である。

　次に、本発明による広帯域伝送線路配線基板を実施するための形態について、説明する。なお、以下の説明において、同一または相当する部分には同一符号を付して説明する。

　図１は、本発明の広帯域伝送線路配線基板１の概念を説明する図であり、同図（ａ）は配線基板１の平面図、同図（ｂ）は配線基板１をＩｂ－Ｉｂ線で破断して矢視方向から見た断面図である。

　配線基板１の部品実装面１ａには、ＩＣ（高集積化回路）２およびバイアス回路３が実装され、伝送線路４が形成される。伝送線路４には、ＩＣ２が図示しない回路と送受信する超広帯域の高周波信号ｓが伝搬する。バイアス回路３は、伝送路４に一端が接続されて部品実装面１ａに実装される先頭チップインダクタＬ２、および、先頭チップインダクタＬ２に直列に接続されて部品実装面１ａに実装される複数の後続チップインダクタＬ１，…，Ｌｎから構成される。

　一般的に、バイアス回路３はバイアスＴ回路と呼ばれ、バイアス回路３を構成する先頭チップインダクタＬ２および後続チップインダクタＬ１，…，ＬｎはそれぞれバイアスＴインダクタと呼ばれる。先頭チップインダクタＬ２および後続チップインダクタＬ１，…，Ｌｎは、直方体状の本体の両端部に電極が設けられて構成される表面実装タイプのインダクタであり、配線パターン５ａ，５ｂ，…５ｎ－１で直列に接続されて、伝送線路４にシャントに接続される。先頭チップインダクタＬ２に最後に直列に接続される最後尾の後続チップインダクタＬｎは、配線パターン５ｎを介して図示しない直流電源に接続される。

　直流電源からはバイアス回路３を介して伝送線路４に直流バイアス電流ｉが供給され、ＩＣ２、および、伝送線路４を介してＩＣ２と通信する図示しない回路に、バイアス回路３によって直流バイアス電源が供給される。

　伝送線路４を使って行われる通信には、１本の伝送線路４に信号と直流バイアス電源とを重畳させて通信を行うＰｏＣ（Power Over Coax.）伝送技術が使用される。ＰｏＣ伝送技術では、伝送線路４を伝搬する高周波信号と、伝送線路４へ供給される直流バイアス電源とをバイアス回路３によって分離している。バイアス回路３は、直流電源から伝送線路４へ直流電流ｉを供給しつつ、伝送線路４を伝搬する高周波の伝搬信号ｓが、伝送線路４の信号入力端から伝送線路４の信号出力端へ透過するのを妨げないようにする必要がある。その透過を阻害する要因としては、バイアス回路３への伝搬信号ｓの漏洩や、バイアス回路３での伝搬信号ｓの損失(熱への変換)、バイアス回路３と伝送線路４との接続部の特性インピーダンスの乱れによる伝搬信号ｓの反射が考えられる。

　バイアス回路３を構成する先頭チップインダクタＬ２および後続チップインダクタＬ１，…，Ｌｎは、自己共振周波数が、先頭チップインダクタＬ２の次に接続される、後続チップインダクタＬ１，…，Ｌｎの中の後続先頭チップインダクタＬ１が最も大きく設定される。先頭チップインダクタＬ２は、後続先頭チップインダクタＬ１の次に大きく自己共振周波数が設定される。後続先頭チップインダクタＬ１に後続する後続チップインダクタ…，Ｌｎは、先頭チップインダクタＬ２と同じかまたは先頭チップインダクタＬ１より順次小さく、自己共振周波数が設定される。また、インダクタンス値は、後続先頭チップインダクタＬ１が最も小さく、先頭チップインダクタＬ２が次に小さく、後続チップインダクタ…，Ｌｎは、先頭チップインダクタＬ２と同じかまたは先頭チップインダクタＬ１より順次大きく設定される。

　これらチップインダクタＬ２，Ｌ１，…，Ｌｎは自己共振周波数付近でインピーダンスが高くなり、各自己共振周波数付近の帯域の伝搬信号ｓがバイアス回路３に漏洩することを防ぐことができる。これらチップインダクタＬ２，Ｌ１，…，Ｌｎの数は４つ以上になってもよい。

　部品実装面１ａの裏面に形成されるグランド面１ｂは、同図（ａ）の平面図に薄墨色で描かれており、バイアス回路３が実装される部品実装面部分の裏面に位置する領域１b1の導電部１b2が除去される。部品実装面１ａには、同図（ｂ）に一部が示される、後述する表層グランド６が形成されることがある。配線基板１は、複数層に形成され、グランド面１ｂが形成される層の他、グランド面１ｃが形成される層を備え、基板裏面にはグランド面１ｄが形成される。これら表層グランド６および各グランド面１ｂ，１ｃ，１ｄはスルーホール７によって導通している。

　図２は、本発明の第１の実施形態によるバイアス回路３が実装される広帯域伝送線路配線基板１Ａの概略を説明する図であり、同図（ａ）は配線基板１Ａの平面図、同図（ｂ）は配線基板１ＡをIIｂ－IIｂ線で破断して矢視方向から見た断面図である。

　第１の実施形態による配線基板１Ａは、バイアス回路３が先頭チップインダクタＬ２および２つの後続チップインダクタＬ１，Ｌ３から構成される点だけが、図１に示す配線基板１と異なり、他の構成は図１に示す配線基板１と同様である。配線基板１Ａは、伝送線路４を伝搬信号ｓが透過するのを阻害する上記の各要因を回避し、伝送線路４の透過特性Ｓ２１が、４５ＧＨｚまでの伝搬信号ｓは－０．５ｄＢ以上、４５ＧＨｚ～６０ＧＨｚの伝搬信号ｓは－２．５ｄＢ以上となるように、バイアス回路３が広帯域に構成されている。

　伝送線路４には、特性インピーダンスが５０Ωに設計されたマイクロストリップ線路やコプレーナ線路等の線路が用いられる。配線基板１Ａでは、部品実装面１ａに伝送線路４を囲む表層グランド６が形成され、伝送線路４はコプレーナ線路として用いられる。また、バイアス回路３に接続される直流電源にはバッテリーや電圧レギュレータなどが用いられる。

　図３は、各チップインダクタＬ１，Ｌ２，Ｌ３が有するインピーダンスの周波数特性を示すグラフである。同グラフの横軸は周波数[Ｈｚ]、縦軸はインピーダンス[Ω]を表す。また、太い実線で示される特性線２１は後続先頭チップインダクタＬ１の特性、細い実線で示される特性線２２は先頭チップインダクタＬ２の特性、破線で示される特性線２３は後続チップインダクタＬ３の特性を表す。

　後続先頭チップインダクタＬ１には、０６０３（ｍｍ）サイズで、自己共振周波数が約１５ＧＨｚ、インダクタンス値が０．０４μＨの高周波向けのものが用いられ、先頭チップインダクタＬ２には、０６０３（ｍｍ）サイズで、自己共振周波数が約１ＧＨｚ、インダクタンス値が３μＨの中間周波数向けのものが用いられる。また、後続チップインダクタＬ３には、１６０８（ｍｍ）サイズで、自己共振周波数が約２０ＧＨｚ、インダクタンス値が４７μＨの低周波向けのものが用いられる。

　広帯域にわたりバイアス回路３への伝搬信号ｓの漏洩を防ぐために、後続先頭チップインダクタＬ１の自己共振周波数は１０～３０ＧＨｚ、先頭チップインダクタＬ２の自己共振周波数は１０ＭＨｚ～１０ＧＨｚ、後続チップインダクタＬ３の自己共振周波数は１～５００ＭＨｚの各帯域となることが望ましい。各チップインダクタＬ１，Ｌ２，Ｌ３は、自己共振周波数付近でインピーダンスが高くなり、これら各自己共振周波数付近の帯域の伝搬信号ｓがバイアス回路３に漏洩することを防ぐ。

　インピーダンスの周波数特性を示すグラフにおいて、各チップインダクタＬ１，Ｌ２，Ｌ３のインピーダンスカーブが急峻で、直列に接続した際の合成インピーダンスに谷が生じる場合は、その谷が埋まるように、バイアス回路３が、各チップインダクタＬ１，Ｌ２，Ｌ３のうちの少なくとも１つに並列に抵抗を接続してもよい。その場合、並列に接続する抵抗の抵抗値は５００～１０００Ωが望ましい。

　このようにいずれかのチップインダクタＬ１，Ｌ２，Ｌ３に並列に抵抗Ｒが接続されることで、そのチップインダクタの自己共振周波数の帯域幅は、隣接するチップインダクタの自己共振周波数の帯域幅との関係が、各自己共振周波数間で透過特性Ｓ２１の劣化を招く帯域を発生させない最適な帯域幅に適宜設定される。

　図４は、従来の配線基板１Ｚを各チップインダクタＬ１，Ｌ２，Ｌ３で模したバイアス回路８を示す。このバイアス回路８は、特許文献１，２に示される各バイアス回路と同様に、伝送線路４との接続点から最も近い位置に、自己共振周波数が最も大きい後続先頭チップインダクタＬ１が配置され、その次に、後続先頭チップインダクタＬ１の次に自己共振周波数が大きい先頭チップインダクタＬ２、最後尾に自己共振周波数が最も小さい後続チップインダクタＬ３が配置されて、構成される。

　図５は、上記のバイアス回路８によって電源供給される伝送線路４の透過特性Ｓ２１を示すグラフである。同グラフの横軸は周波数、縦軸は透過特性Ｓ２１[ｄＢ]を表す。また、特性線２４は伝送線路４の透過特性Ｓ２１、破線は、透過特性Ｓ２１の目標ライン２５の一例を示す。特性線２４は、同グラフにおいて目標ライン２５よりも上に位置することが望まれる。

　従来のバイアス回路８は、伝送線路４との接続点に近いほど自己共振周波数が大きく、インダクタンスが小さいインダクタを配置する構成になっている。したがって、伝送線路４との接続点に最も近い自己共振周波数が１０～３０ＧＨｚの後続先頭チップインダクタＬ１は、１０ＧＨｚより低い周波数の伝搬信号ｓを通して損失を発生させ、熱に変換してしまう。このため、同グラフに示されるように、伝送線路４の透過特性Ｓ２１は、１０ＧＨｚより低い楕円２６で示す周波数の帯域において、目標ライン２５を下回っている。このため、バイアス回路８は、数ＭＨｚから数十ＧＨの超広帯域にわたって伝送線路４の透過特性Ｓ２１を－０．５ｄＢ以上に維持することができない。

　しかし、第１の実施形態による配線基板１Ａによれば、配線基板１Ｚで伝送線路４との接続点に最も近い箇所に位置するインダクタ（チップインダクタＬ１）で損失を発生させていた１０ＧＨｚより低い周波数帯域の伝搬信号ｓは、後続先頭チップインダクタＬ１の次に自己共振周波数が大きい先頭チップインダクタＬ２の有するインピーダンスによって反射し、バイアス回路３への侵入が阻止される。したがって、損失を発生させていた低い周波数帯域の伝搬信号ｓは、伝送線路４との接続点に最も近い箇所に位置する先頭チップインダクタＬ２で損失を発生させなくなる。

　また、後続先頭チップインダクタＬ１が有する最も大きい自己共振周波数の高周波帯域における伝搬信号ｓは、先頭インダクタＬ２を通過して後続先頭チップインダクタＬ１まで侵入し、図６に示す配線基板１Ｚの断面図に示すように、先頭チップインダクタＬ２から後続先頭チップインダクタＬ１に至る経路で、部品実装面裏面のグランド面１ｂとの間に生じる寄生容量Ｃを介して、伝送線路４からグランド面１ｂへ漏れようとする。なお、図６は、各チップインダクタＬ１，Ｌ２，Ｌ３の並びを配線基板１Ａと同じにした図４に示す配線基板１ＺをVIーVI線で破断して矢視方向から見た断面図である。しかし、配線基板１Ａにおけるグランド面１ｂは、図２（ｂ）に示すように、バイアス回路３が実装される部品実装面部分の裏面に位置する領域１b1の導電部１b2が除去されるので、そのような寄生容量Ｃの発生が低減され、高周波帯域における伝搬信号ｓが伝送線路４からグランド面１ｂへ漏れるのが防がれる。このため、超広帯域にわたって伝送線路４を高い透過特性Ｓ２１に維持することが可能になる。

　また、バイアス回路３を構成する各チップインダクタＬ１，Ｌ２，Ｌ３は、面実装タイプのチップインダクタによって構成される。したがって、バイアス回路３を構成する各チップインダクタＬ１，Ｌ２，Ｌ３は、特許文献１に開示された、伝送路パタンでコニカル構造に形成されるインダクタのように、配線基板１Ａに大きな面積を占めることなく実装することができる。したがって、バイアス回路３が実装される部品実装面部分裏面のグランド面１ｂに位置する導電部除去領域１b1の面積を小さくして、グランド面１ｂのインピーダンスが高くなるのを抑制することができる。このため、グランド面１ｂに生じる電位振動などでノイズの問題が発生しなくなる。

　第１の実施形態による配線基板１Ａの上記の効果を確認するため、伝送線路４の透過特性Ｓ２１を実際に測定した。図７（ａ）は、この測定に用いた測定基板１Ａ’の部品配置図、図７（ｂ）は測定基板１Ａ’の表面およびその裏面に形成される配線パターン図、図８は、図７（ａ）に示すVIII－VIII線で測定基板１Ａ’を破断して矢視方向から見た断面図である。なお、これら各図における数値の単位は[ｍｍ]である。

　図７（ａ）に示すように、測定基板１Ａ’は、１２ｍｍ角の大きさを有し、上端から５ｍｍ離れた位置に特性インピーダンス５１Ωの伝送線路４がコプレーナ線路として形成されている。伝送線路４は０．２０ｍｍの幅を有し、左端が信号入力端４ａ、右端が信号出力端４ｂになっている。伝送路４の両脇には、０．１ｍｍの間隔をあけて表層グランド６，６が形成されている。後続チップインダクタＬ３には１，０００Ωの抵抗Ｒが並列に接続されている。先頭チップインダクタＬ２および後続先頭チップインダクタＬ１の中心線は後続チップインダクタＬ３の中心線に一致しており、各中心線はVIII－VIII線上にある。

　図７（ｂ）に示すように、破線で示す各チップインダクタＬ１，Ｌ２，Ｌ３は配線パターン５ａ，５ｂによって直列に接続される。最後尾の後続チップインダクタＬ３は、配線パターン５ｃによって電源に代えて基板グランドに接続される。配線パターン５ｂ，５ｃ間には後続チップインダクタＬ３を実装するための実装パッド５ｄ，５ｅが形成され、各実装パッド５ｄ，５ｅには並列に、抵抗Ｒを実装するための実装パッド５ｆ，５ｇが形成される。バイアス回路３の裏面における領域１b1の導電部１b2は除去されている。

　図８に示すように、基板裏面のグランド面１ｂ，１ｃ，１ｄは、０．１５ｍｍ間隔で３層に設けられている。導電部除去領域１b1は測定基板１Ａ’の最も表面に近い層に形成されている。

　図９は、測定基板１Ａ’における伝送線路４の透過特性Ｓ２１の測定に用いた測定系を示す斜視図である。測定は、Keysight社製ネットワークアナライザ３１（型名：N5222A）と、Cascade Microtech社製のプローバー３２（型名：SUMMIT9000）と、ＲＦプローブ３３（型名：ACP65A-GSG-250）とを用いて行った。ネットワークアナライザ３１からＲＦプローブ３３の先端までをOPEN/LOAD/SHORT補正をかけて校正し、測定基板１Ａ’における伝送線路４の両端の入力端子４ａおよび出力端子４ｂ間におけるＳパラメータを測定した。測定したＳパラメータは伝送線路４の部分のディエンベディングを行い、図７（ｂ）に白矢印３４で示す、バイアス回路３と伝送線路４との接続部分の透過特性Ｓ２１のみを取得した。

　図１０（ａ）は、上記の測定結果を比較例と共に示すグラフである。同グラフの横軸は周波数[Ｈｚ]、縦軸は透過特性Ｓ２１[ｄＢ]を表す。また、太い実線で表される特性線４１は、測定基板１Ａ’におけるバイアス回路３が、図１０（ｂ）に示すように、チップインダクタＬ２，Ｌ１，Ｌ３の順に直列に接続されて構成され、裏面グランド１ｂに導電部除去領域１b1が形成されるときに、上記のようにして測定される伝送線路４の透過特性Ｓ２１を示す。細い実線で表される特性線４２は、測定基板１Ａ’におけるバイアス回路３が、図１０（ｃ）に示すように、チップインダクタＬ２，Ｌ１，Ｌ３の順に直列に接続されて構成されるが、裏面グランド１ｂに導電部除去領域１b1が形成されないときに、上記のようにして測定される伝送線路４の透過特性Ｓ２１を示す。破線で表される特性線４３は、測定基板１Ａ’におけるバイアス回路３’が、図１０（ｄ）に示すように、チップインダクタＬ１，Ｌ２，Ｌ３の順に直列に接続されて構成され、裏面グランド１ｂに導電部除去領域１b1が形成されないときに、上記のようにして測定される伝送線路４の透過特性Ｓ２１を示す。

　同グラフから、第１の実施形態による配線基板１Ａのようにバイアス回路３に伝送線路４が接続されるときにおける、特性線４１に表される伝送線路４の透過特性Ｓ２１は、数ＭＨｚから数十ＧＨの超広帯域にわたって目標ライン２５を上回って、超広帯域にわたって伝送線路４の透過特性Ｓ２１を目標値以上に維持することが確認された。

　また、バイアス回路３の裏面に導電部除去領域１b1が形成されないときにおける、特性線４２に表される伝送線路４の透過特性Ｓ２１は、浮遊容量Ｃ（図６参照）の影響によって、５５ＧＨｚ付近以上の高周波帯域で目標ライン２５を下回り、高周波特性が劣化することが確認された。

　また、従来のように自己共振周波数の大きい順に各チップインダクタＬ１，Ｌ２，Ｌ３が直列に接続されるときにおける、特性線４３に表される伝送線路４の透過特性Ｓ２１は、図５を用いた従来技術の課題で説明したように、１０ＧＨｚ以下の低周波帯域で目標ライン２５を下回り、低周波特性が劣化することが確認された。これは、自己共振周波数が１０～３０ＧＨｚのチップインダクタＬ１は１～１０ＧＨｚのインピーダンスが低いため（図３参照）、この１～１０ＧＨｚの周波数帯域の伝搬信号ｓを通過させてしまうことによる。このときチップインダクタＬ１の損失によって、この１～１０ＧＨｚの周波数帯域の伝搬信号ｓは熱に変換されてしまうため、チップインダクタＬ１を伝送線路４との接続点直近に配置した場合、伝送線路４の透過特性Ｓ２１はこの低い周波数帯域において低下してしまう。

　このため、本実施形態では、１～１０ＧＨｚに自己共振周波数の周波数帯域を持つ先頭チップインダクタＬ２を後続先頭チップインダクタＬ１の前段、つまり、伝送線路４との接続点の直近に配置し、この周波数帯域の伝搬信号ｓを後続先頭チップインダクタＬ１に到達させないようにしている。このとき、後続先頭チップインダクタＬ１を伝送線路４から離して配置するため、伝送線路４との接続点から後続先頭チップインダクタＬ１までの間に高周波の伝搬信号ｓに干渉する寄生容量Ｃが発生しやすくなる。この寄生容量Ｃにより、伝送線路４とバイアス回路３との接続点の特性インピーダンスが低下して、伝送線路４の透過特性Ｓ２１が劣化してしまう。このため、本実施形態では、バイアス回路３の裏面のグランド面１ｂにおける領域１b1を削除することで、寄生容量Ｃの発生を低減させ、透過特性Ｓ２１を維持させている。

　これらの測定結果から、第１の実施形態による配線基板１Ａの有効性が確認された。すなわち、第１の実施形態による配線基板１Ａによれば、超広帯域にわたって伝送線路４を高い透過特性Ｓ２１に維持することが可能で、しかも、グランド面１ｂに生じる電位振動などでノイズの問題が発生することのないバイアス回路３を配線基板１Ａに実装できるようになる。

　図１１は、本発明の第２の実施形態による広帯域伝送線路配線基板１Ｂの断面図である。

　この配線基板１Ｂは、基板裏面のグランド面が、部品実装面１ａに最も近い層面を含む複数の層面において、バイアス回路３が実装される部品実装面部分の裏面に位置する領域の導電部が除去される。例えば、図示するように、部品実装面１ａに最も近い層面のグランド面１ｂにおける、バイアス回路３が実装される部品実装面部分の裏面に位置する領域１b1の導電部１b2が除去されると共に、部品実装面１ａに次に近い層面のグランド面１ｃにおける、バイアス回路３が実装される部品実装面部分の裏面に位置する領域１c1の導電部１c2が除去される。

　この第２の実施形態によるバイアス回路３を備える配線基板１Ｂによれば、バイアス回路３が実装される部品実装面１ａに最も近い層面を含む複数の層面において、バイアス回路３が実装される部品実装面部分の裏面に位置する例えば領域１b1、１c1の導電部１b2、１c2が除去されるので、先頭インダクタＬ２から後続先頭チップインダクタＬ１に至る経路で、部品実装面裏面の各層面における例えばグランド面１ｂ、１ｃとの間に生じる寄生容量Ｃが低減される。このため、寄生容量Ｃの大きさがさらに抑制されて、高周波帯域における伝搬信号ｓの伝送線路４から例えばグランド面１ｂ、１ｃへの漏れが、より効果的に防がれる。よって、高周波帯域における伝送線路４の透過特性Ｓ２１をより高めることが可能になる。

　図１２は、本発明の第３の実施形態による広帯域伝送線路配線基板１Ｃの断面図、図１３は配線基板１Ｃの表面およびその裏面に形成される配線パターン図である。

　この配線基板１Ｃは、基板裏面のグランド面が、バイアス回路３が実装される部品実装面部分のうちの、先頭チップインダクタＬ２から後続先頭チップインダクタＬ１が実装される箇所までの部品実装面部分裏面に位置する領域１b3だけの導電部１b2が除去される。

　この第３の実施形態による配線基板１Ｃによれば、寄生容量Ｃの発生を低減させるためにグランド面の導電部が除去される領域は、先頭チップインダクタＬ２から後続先頭チップインダクタＬ１が実装される箇所までの部品実装面部分の裏面に位置する領域だけに限定される。これは、高周波帯域における透過特性Ｓ２１の劣化は、伝送線路４とバイアス回路３との接続点から後続先頭チップインダクタＬ１までの間に発生する寄生容量Ｃが、特性インピーダンスを低下させることに起因するからである。このため、裏面グランドの削除領域を接続点から後続先頭チップインダクタＬ１までに絞っても、高周波領域の透過特性劣化を抑制する効果は大きく損なわれることはない。

　第３の実施形態による配線基板１Ｃによれば、バイアス回路３が実装される部品実装面部分裏面のグランド面１ｂに位置する導電部除去領域１b3の面積をより小さくして、グランド面１ｂのインピーダンスが高くなるのをさらに抑制することができる。よって、グランド面１ｂの面内を交流電流が流れた際の電流振幅とグランドインピーダンスとの積で求められる、グランド面１ｂに生じる電位振動などで、ノイズの問題が発生するのを最小限に抑制することができる。

　１，１Ａ，１Ｂ，１Ｃ…配線基板
　１ａ…部品実装面
　１ｂ，１ｃ，１ｄ…グランド面
　１b1，１c1，１b3…領域
　１b2，１c2…導電部
　２…ＩＣ
　３…バイアス回路
　４…伝送線路
　５ａ，５ｂ，５ｎ－１，５ｎ…配線パターン
　５ｄ，５ｅ，５ｆ，５ｇ…実装パッド
　６…表層グランド
　７…スルーホール
　Ｌ１…後続先頭チップインダクタ
　Ｌ２…先頭チップインダクタ
　Ｌ３，Ｌｎ…後続チップインダクタ

Claims (4)

1. 　部品実装面に形成される高周波信号が伝搬する伝送線路と、
   　前記伝送路に一端が接続されて前記部品実装面に実装される先頭チップインダクタ、および、前記先頭チップインダクタに直列に接続されて前記部品実装面に実装され、最後に直列に接続される最後尾のものが直流電源に接続される複数の後続チップインダクタから構成され、自己共振周波数が、前記先頭チップインダクタの次に接続される前記後続チップインダクタの中の後続先頭チップインダクタが最も大きく、前記先頭チップインダクタが前記後続先頭チップインダクタの次に大きく、前記後続先頭チップインダクタに後続する前記後続チップインダクタが前記先頭チップインダクタと同じかまたは前記先頭チップインダクタより順次小さく設定されるバイアス回路と、
   　前記部品実装面の裏面に形成され、前記バイアス回路が実装される部品実装面部分の裏面に位置する領域の導電部が除去されるグランド面と
   　を備える広帯域伝送線路配線基板。
2. 　前記グランド面は、前記部品実装面に最も近い層面を含む複数の層面において、前記バイアス回路が実装される部品実装面部分の裏面に位置する領域の導電部が除去されることを特徴とする請求項１に記載の広帯域伝送線路配線基板。
3. 　前記グランド面は、前記バイアス回路が実装される部品実装面部分のうちの、前記先頭チップインダクタから前記後続先頭チップインダクタが実装される箇所までの部品実装面部分の裏面に位置する領域だけの導電部が除去されることを特徴とする請求項１に記載の広帯域伝送線路配線基板。
4. 　前記バイアス回路は、前記先頭チップインダクタおよび前記後続チップインダクタのうちの少なくとも１つに並列に抵抗が接続されることを特徴とする請求項１から請求項３のいずれか１項に記載の広帯域伝送線路配線基板。

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