WO2022124121A1 - 保護素子 - Google Patents

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WO2022124121A1
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switching
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gate
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Rohm Co Ltd
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    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
    • H10D89/813—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements specially adapted to provide an electrical current path other than the field-effect induced current path
    • H10D89/815—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements specially adapted to provide an electrical current path other than the field-effect induced current path involving a parasitic bipolar transistor triggered by the local electrical biasing of the layer acting as base region of said parasitic bipolar transistor
    • H—ELECTRICITY
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    • H10D84/83125—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having shared source or drain regions

Definitions

  • This disclosure relates to a protective element.
  • a protective element for protecting from electrostatic discharge ESD
  • a protective element configured by an n-type MOSFET metal-oxide-semiconductor field-effect transistor
  • Patent Document 1 metal-oxide-semiconductor field-effect transistor
  • the protection element that solves the above-mentioned problems is composed of n-type MOSFETs, a plurality of switching elements arranged side by side in one direction while being connected in parallel to each other, and a backgate guard ring surrounding the plurality of switching elements.
  • the plurality of switching elements include a first switching element, a second switching element, a third switching element, and a fourth switching element arranged side by side in order, and the backgate guard ring is the first switching element.
  • the switching element comprises a third portion located next to the third switching element on the opposite side, and the source of the first switching element is closer to the first portion than the gate of the first switching element.
  • the source of the second switching element is arranged closer to the second portion than the gate of the second switching element, and the source of the third switching element is the third switching element. It is located closer to the second part than the gate of.
  • the back gate guard ring is arranged near the source of the first to third switching elements, the hold voltage of the protection element can be increased and the malfunction of the protection element can be suppressed. Further, since the second part of the backgate guard ring is arranged between the source of the second switching element and the source of the third switching element, the first to fourth switching elements are individually surrounded by the backgate guard ring. The area of the protective element can be reduced as compared with the configuration. Therefore, it is possible to suppress the malfunction of the protective element and reduce the size of the protective element.
  • FIG. 2 is a schematic cross-sectional view of the protective element of FIG.
  • the characteristic diagram which shows the VI characteristic of a protection element.
  • Schematic cross-sectional view of the protective element of FIG. The plan view which shows a part of the protection element of another comparative example.
  • the table which shows the area and hold voltage of the protection element of this embodiment and the protection element of a comparative example.
  • the protection element 10 is, for example, a protection element that protects a pair of switching elements 201 and 202 of the inverter device 200 from ESD.
  • the switching element 201 is, for example, a high-side switching element connected to a drive power supply
  • the switching element 202 is a low-side switching element.
  • Examples of the switching elements 201 and 202 include transistors such as MOSFETs and IGBTs. In the following description, a case where MOSFETs are used for the switching elements 201 and 202 will be described. In this embodiment, a p-type MOSFET is used for the switching element 201, and an n-type MOSFET is used for the switching element 202.
  • the source of the switching element 201 is connected to the first electric wire L1, and the drain is connected to the drain of the switching element 202.
  • the source of the switching element 202 is connected to the second electric wire L2. That is, the switching element 201 and the switching element 202 are connected in series between the first electric wire L1 and the second electric wire L2.
  • the gates of the switching elements 201 and 202 are connected to a gate driver (not shown).
  • the first electric wire L1 is an electric wire connected to the power supply terminal VDD connected to the drive power source
  • the second electric wire L2 is an electric wire connected to the ground terminal GND.
  • the protection element 10 is provided between the power supply terminal VDD and the ground terminal GND and the pair of switching elements 201 and 202, and causes a pair of currents flowing toward the pair of switching elements 201 and 202 due to static electricity. It is an element that flows instead of the switching elements 201 and 202.
  • the protection element 10 includes a plurality of switching elements 20.
  • Each switching element 20 is composed of an n-type MOSFET.
  • the plurality of switching elements 20 are connected in parallel with each other. In one example, 10 or more and 20 or less switching elements 20 are connected in parallel. In this embodiment, 12 switching elements 20 are connected in parallel.
  • the drain 21 of each switching element 20 is connected to the first electric wire L1, the source 22 is connected to the second electric wire L2, and the gate 23 is connected to the source 22. Further, the back gate 24 of each switching element 20 is connected to the source 22 of each switching element 20. Since the source 22 of each switching element 20 is connected to the second electric wire L2, each back gate 24 has a ground potential.
  • the protection element 10 may be provided as a package separate from the pair of switching elements 201 and 202, or may be provided as a package integrated with the pair of switching elements 201 and 202. In the present embodiment, the protection element 10 is provided as a package different from the pair of switching elements 201 and 202, that is, a package composed of a plurality of switching elements 20.
  • FIG. 2 shows an example of an arrangement mode of a plurality of switching elements 20.
  • FIG. 2 describes an arrangement mode of the four switching elements 20. Since the arrangement of the remaining eight switching elements 20 is the same as that in FIG. 2, the description thereof will be omitted. In FIG. 2, for convenience, switching elements 20 other than the four switching elements 20 are omitted.
  • the four switching elements 20 will be referred to as a first switching element 20A, a second switching element 20B, a third switching element 20C, and a fourth switching element 20D.
  • “D” is attached to the drain 21
  • “S” is attached to the source 22
  • “G” is attached to the gate 23
  • the back gate 24 is attached.
  • BG is attached to.
  • the back gate 24 is provided with dot hatching.
  • each switching element 20A to 20D is formed on the semiconductor substrate 30. That is, FIG. 2 is a plan view of the semiconductor substrate 30 as viewed from the thickness direction thereof.
  • An example of the semiconductor substrate 30 is a Si (silicon) substrate.
  • the switching elements 20A to 20D are arranged in one direction. In the following description, the direction in which the switching elements 20A to 20D are lined up is the x direction, the thickness direction of the semiconductor substrate 30 is the z direction, and the direction orthogonal to both the x direction and the z direction is the y direction. Further, "planar view" indicates a state viewed from the z direction.
  • the switching elements 20A to 20D are arranged so as to be aligned with each other in the y direction and separated from each other in the x direction.
  • the first switching element 20A, the second switching element 20B, the third switching element 20C, and the fourth switching element 20D are arranged side by side in this order in the x direction. That is, in the x direction, the second switching element 20B and the third switching element 20C are arranged between the first switching element 20A and the fourth switching element 20D.
  • the second switching element 20B is arranged near the first switching element 20A with respect to the third switching element 20C.
  • each switching element 20A to 20D are arranged side by side in the x direction. That is, the arrangement directions of the drain 21, the source 22, and the gate 23 of the switching elements 20A to 20D are the same as the arrangement directions of the switching elements 20A to 20D.
  • the source 22, the gate 23, and the drain 21 are arranged in this order in the first switching element 20A, and the drain 21, the gate 23, and the source 22 are arranged in this order in the second switching element 20B. .. That is, the drain 21 of the first switching element 20A and the drain 21 of the second switching element 20B are arranged so as to be adjacent to each other in the x direction. Further, the source 22 of the first switching element 20A and the source 22 of the second switching element 20B are arranged so as to be farthest from each other.
  • the arrangement of the drain 21, source 22, and gate 23 of the third switching element 20C and the fourth switching element 20D is the same as that of the first switching element 20A and the second switching element 20B. That is, in the third switching element 20C, the source 22, the gate 23, and the drain 21 are arranged in this order, and in the fourth switching element 20D, the drain 21, the gate 23, and the source 22 are arranged in this order. Therefore, the source 22 of the third switching element 20C and the source 22 of the second switching element 20B are arranged so as to be adjacent to each other in the x direction.
  • the drain 21, source 22, and gate 23 of each of the switching elements 20A to 20D are arranged in the x direction so as to be aligned with each other in the y direction.
  • the shapes of the drain 21, the source 22, and the gate 23 of the switching elements 20A to 20D in the plan view are strips extending in the y direction, respectively.
  • the length of the drain 21 in the y direction is equal to the length of the source 22 in the y direction.
  • the length of the gate 23 in the y direction is longer than the length of the drain 21 and the source 22 in the y direction. In a plan view, both ends of the gate 23 in the y direction protrude in the y direction with respect to the drain 21 and the source 22.
  • the protection element 10 includes a back gate guard ring 25 that surrounds a plurality of switching elements 20.
  • the back gate guard ring 25 shown in FIG. 2 surrounds each of the switching elements 20A to 20D, and is composed of the back gate 24 of each switching element 20A to 20D. That is, the back gate guard ring 25 is configured as a common back gate 24 for each of the switching elements 20A to 20D.
  • the back gate guard ring 25 is arranged between the first portion 25A arranged next to the second switching element 20B on the opposite side of the first switching element 20A, and between the second switching element 20B and the third switching element 20C.
  • the second portion 25B is provided, and the third portion 25C arranged on the side opposite to the third switching element 20C in the fourth switching element 20D is provided.
  • the shapes of the first to third portions 25A to 25C in a plan view are strips extending in the y direction.
  • the source 22 of the first switching element 20A is arranged closer to the first portion 25A than the gate 23 of the first switching element 20A.
  • the drain 21 of the first switching element 20A is arranged closer to the second portion 25B than the gate 23 of the first switching element 20A.
  • the drain 21 of the second switching element 20B is arranged closer to the first portion 25A than the gate 23 of the second switching element 20B.
  • the source 22 of the second switching element 20B is arranged closer to the second portion 25B than the gate 23 of the second switching element 20B.
  • the source 22 of the third switching element 20C is arranged closer to the second portion 25B than the gate 23 of the third switching element 20C.
  • the drain 21 of the third switching element 20C is arranged closer to the third portion 25C than the gate 23 of the third switching element 20C.
  • the drain 21 of the fourth switching element 20D is arranged closer to the second portion 25B than the gate 23 of the fourth switching element 20D.
  • the source 22 of the fourth switching element 20D is arranged closer to the third portion 25C than the gate 23 of the fourth switching element 20D.
  • the source 22, the gate 23, and the drain 21 are arranged in this order from the first portion 25A to the second portion 25B in the x direction.
  • the drain 21, the gate 23, and the source 22 are arranged in this order from the first portion 25A to the second portion 25B in the x direction.
  • the source 22, the gate 23, and the drain 21 are arranged in this order from the second portion 25B to the third portion 25C in the x direction.
  • the drain 21, the gate 23, and the source 22 are arranged in this order from the second portion 25B to the third portion 25C in the x direction.
  • the first portion 25A is arranged apart from the source 22 of the first switching element 20A in the x direction.
  • the second portion 25B is arranged apart from both the source 22 of the second switching element 20B and the source 22 of the third switching element 20C in the x direction.
  • the third portion 25C is arranged apart from the source 22 of the fourth switching element 20D in the x direction.
  • the back gate guard ring 25 includes a pair of fourth portions 25D connecting both ends of the first to third portions 25A to 25C in the y direction.
  • the shape of the pair of fourth portions 25D in a plan view is a band extending in the x direction.
  • the pair of fourth portions 25D are arranged apart from the switching elements 20A to 20D in the y direction.
  • the first switching element 20A and the second switching element 20B are surrounded by the first portion 25A, the second portion 25B, and the pair of fourth portions 25D.
  • a third switching element 20C and a fourth switching element 20D are surrounded by a second portion 25B, a third portion 25C, and a pair of fourth portions 25D.
  • the first to third portions 25A to 25C are each formed in a strip shape extending in the y direction.
  • the first portion 25A is formed in a single band shape extending in a direction orthogonal to the arrangement direction of the plurality of switching elements 20.
  • the second portion 25B is formed in a single band shape extending in a direction orthogonal to the arrangement direction of the plurality of switching elements 20.
  • the third portion 25C is formed in a single band shape extending in a direction orthogonal to the arrangement direction of the plurality of switching elements 20.
  • the angle formed by the direction in which the first portion 25A extends and the arrangement direction of the plurality of switching elements 20 is, for example, 85 ° or more and 95 ° or less, it is orthogonal to the arrangement direction of the plurality of switching elements 20. It can be said that it extends in the direction.
  • the angle between the extending direction of the second portion 25B and the arrangement direction of the plurality of switching elements 20 is, for example, 85 ° or more and 95 ° or less
  • the second portion 25B extends in a direction orthogonal to the arrangement direction of the plurality of switching elements 20. It can be said that it is.
  • the third portion 25C extends in a direction orthogonal to the arrangement direction of the plurality of switching elements 20. It can be said that it is.
  • the arrangement direction of the plurality of switching elements 20 can be defined by, for example, a line segment connecting the centers of the gates 23 of the switching elements 20 in the y direction.
  • the second portion 25B arranged between the second switching element 20B and the third switching element 20C is formed by one, the second portion 25B is the source 22 of the second switching element 20B and the third switching.
  • the back gate guard ring 25 is common to the source 22 of the element 20C.
  • the sources 22 of the switching elements 20A to 20D and the first to third portions 25A to 25C are parallel to each other. That is, the distance between the source 22 of the first switching element 20A and the first portion 25A in the x direction is constant in the y direction, and between the source 22 of the second switching element 20B and the second portion 25B in the x direction. Is constant in the y direction, the distance between the source 22 of the third switching element 20C and the second portion 25B in the x direction is constant in the y direction, and the source 22 and the third of the fourth switching element 20D. The distance between the portion 25C and the x direction is constant in the y direction.
  • the distance DS2 between the second switching element 20B and the third switching element 20C is the first switching element 20A.
  • the distance between and the second switching element 20B is larger than DS1.
  • the distance DS2 is larger than the distance DS3 between the third switching element 20C and the fourth switching element 20D.
  • the distance D1 between the source 22 of the first switching element 20A and the first portion 25A is equal to the distance D2 between the source 22 of the second switching element 20B and the second portion 25B.
  • the amount of deviation between the distance D1 and the distance D2 is, for example, within 10% of the distance D1, it can be said that the distance D1 and the distance D2 are equal.
  • the distance D3 between the source 22 of the third switching element 20C and the second portion 25B is equal to the distance D2 between the source 22 of the second switching element 20B and the second portion 25B.
  • the amount of deviation between the distance D3 and the distance D2 is, for example, within 10% of the distance D3, it can be said that the distance D3 and the distance D2 are equal.
  • the distance D4 between the source 22 of the fourth switching element 20D and the third portion 25C is equal to the distance D2 between the source 22 of the second switching element 20B and the second portion 25B. That is, the distances D1 to D4 are equal to each other.
  • the amount of deviation between the distance D4 and the distance D2 is, for example, within 10% of the distance D4, it can be said that the distance D4 and the distance D2 are equal. That is, the distance D1, the distance D2, the distance D3, and the distance D4 are equal to each other.
  • the distances D1, D3, and D4 are equal to the distance D2, the distances D1 to D4 are equal to each other, but the distance is not limited to this, and a distance other than the distance D2 may be used as a reference. In one example, since the distances D2 to D4 are equal to the distance D1, the distances D1 to D4 may be equal to each other. Further, if the maximum deviation amount among the distances D1 to D4 is, for example, within 10% of the distance D1, it may be said that the distances D1 to D4 are equal to each other.
  • the reference is set to the distance D1, but the distance is not limited to this, and any of the distances D2 to D4 may be used.
  • the distances D1 to D4 are the distances between the drain 21 of the first switching element 20A and the drain 21 of the second switching element 20B, that is, between the first switching element 20A and the second switching element 20B. Equal to the distance DS1. Further, the distances D1 to D4 are the distance between the drain 21 of the third switching element 20C and the drain 21 of the fourth switching element 20D, that is, the distance DS3 between the third switching element 20C and the fourth switching element 20D. equal. The relationship between the distances D1 to D4 and the distances DS1 and DS3 can be arbitrarily changed. In one example, the distances DS1 and DS3 may be smaller than the distances D1 to D4.
  • FIG. 3 shows a cross-sectional view of each switching element 20A to 20D.
  • the semiconductor substrate 30 is a Si substrate having a p - type region 34.
  • the p - type region 34 is formed on the semiconductor substrate 30 as, for example, a well region.
  • a drain 21 and a source 22 of each switching element 20A to 20D and a back gate guard ring 25 are formed on the surface 31 of the semiconductor substrate 30, a drain 21 and a source 22 of each switching element 20A to 20D and a back gate guard ring 25 are formed.
  • the drain 21 and the source 22 are formed by an n + type well region.
  • the backgate guard ring 25 is formed by a p + -shaped well region.
  • gates 23 of the switching elements 20A to 20D are formed via the oxide film 32.
  • An example of the oxide film 32 is silicon oxide (SiO 2 ). That is, a plurality of oxide films 32 are formed on the surface 31 of the semiconductor substrate 30. The plurality of oxide films 32 are arranged apart from each other in the x direction. Each oxide film 32 is formed between the drain 21 and the source 22. A gate 23 is formed on each oxide film 32.
  • An element separation band 33 is formed between the source 22 of the fourth switching element 20D and the third portion 25C, respectively.
  • the element separation band 33 is, for example, STI or LOCOS.
  • the drain 21 (n + ) and the source 22 (n + ) of the first switching element 20A and the p - type region 34 of the semiconductor substrate 30 constitute the first parasitic transistor 26A.
  • the base of the first parasitic transistor 26A is connected to the first portion 25A of the backgate guard ring 25.
  • the resistance RA between the base of the first parasitic transistor 26A and the first portion 25A is the resistance component of the p - type region 34.
  • the second parasitic transistor 26B is composed of the drain 21 (n + ) and the source 22 (n + ) of the second switching element 20B and the p ⁇ type region 34, and the drain 21 (n + ) and the drain 21 (n +) of the third switching element 20C.
  • the third parasitic transistor 26C is composed of the source 22 (n + ) and the p - type region 34.
  • the base of each parasitic transistor 26B, 26C is connected to the second portion 25B of the backgate guard ring 25.
  • the resistance RB between the base of the second parasitic transistor 26B and the second portion 25B and the resistance RC between the base of the third parasitic transistor 26C and the second portion 25B are resistance components of the p - type region 34, respectively. ..
  • the fourth parasitic transistor 26D is configured from the drain 21 (n + ) and the source 22 (n + ) of the fourth switching element 20D and the p ⁇ type region 34.
  • the base of the fourth parasitic transistor 26D is connected to the third portion 25C of the backgate guard ring 25.
  • the resistance RD between the base of the fourth parasitic transistor 26D and the third portion 25C is the resistance component of the p - type region 34.
  • the solid line graph in FIG. 4 is a characteristic diagram showing the IV characteristics of the protective element 10.
  • the dot hatching region in which the voltage ranges from 0V to VS indicates the operating region of each of the switching elements 201 and 202 (see FIG. 1).
  • the area of dot hatching where the voltage is equal to or higher than the voltage VDC indicates the area where the switching elements 201 and 202 fail.
  • the voltage V between the electric wire L1 and the electric wire L2 fluctuates depending on the ESD.
  • the protection element 10 protects the switching elements 201 and 202 from the fluctuating voltage V. More specifically, the protection element 10 needs to operate so that the voltage V is lower than the first voltage value VDC, which is the lower limit of the voltage at which the switching elements 201 and 202 are destroyed. Further, the protection element 10 needs to operate at a voltage higher than the second voltage value VDM, which is higher than the upper limit value of the voltage range, so as not to operate in the voltage range of the operating region of the switching elements 201, 202. That is, the protection element 10 needs to operate in a voltage range higher than the second voltage value VDM and lower than the first voltage value VDL.
  • the second voltage value VDM is also referred to as an absolute maximum voltage.
  • the hold voltage VH may decrease, and the second voltage value may be VDM or less.
  • the resistance value of the resistance component of the p - type region 34 between the source 22 and the back gate 24 is considered to be proportional to the distance between the source 22 and the back gate 24. That is, as shown in FIG. 5, when the back gate guard ring 25X is formed so as to collectively surround each of the switching elements 20A to 20D, the source 22 of the second switching element 20B and the first back gate guard ring 25X are formed. The distance DX1 between the end 25XA and the distance DX2 between the source 22 of the third switching element 20C and the second end 25XB of the backgate guard ring 25X are increased, respectively. As shown in FIG.
  • the resistance RX1 of the p - type region 34 between the source 22 of the second switching element 20B and the first end portion 25XA of the backgate guard ring 25X is the base of the second parasitic transistor 26B and the second resistance RX1. 1
  • the resistance RX2 of the p - type region 34 between the source 22 of the third switching element 20C and the second end portion 25XB of the back gate guard ring 25X is the base of the third parasitic transistor 26C and the resistance RX2 of the fourth parasitic transistor 26D.
  • increasing the back gate guard ring can be mentioned.
  • the back gate guard ring 25X so as to individually surround each of the switching elements 20A to 20D.
  • the distance DXA between the first end portion 25XA of the back gate guard ring 25X and the source 22 of the first switching element 20A, and the source of the first intermediate portion 25XC and the second switching element 20B of the back gate guard ring 25X is formed so as to individually surround each of the switching elements 20A to 20D.
  • the distance between 22 and DXD is shortened respectively.
  • the hold voltage VH (hold voltage VH in Comparative Example 2) is higher than the hold voltage VH in the case of the protection element of FIG. 5 (Comparative Example 1).
  • the backgate guard ring 25X shown in FIG. 7 has a second intermediate portion 25XD between the switching element 20A and the switching element 20B, and a third intermediate portion 25XE between the switching element 20C and the switching element 20D. Therefore, as shown in FIG. 8, the area ratio of the protective element of Comparative Example 2 of FIG. 7 to the protective element of Comparative Example 1 of FIG. 5 is 1.61, and the area of the protective element of Comparative Example 2 is compared. It is larger than the area of the protective element of Example 1.
  • the second intermediate portion 25XD is arranged between the drain 21 of the first switching element 20A and the drain 21 of the second switching element 20B
  • the third intermediate portion 25XE is the drain 21 and the fourth of the third switching element 20C. Since it is arranged between the switching element 20D and the drain 21, both intermediate portions 25XD and 25XE do not substantially contribute to the improvement of the hold voltage VH.
  • the back gate guard ring 25 has a first portion 25A arranged next to the source 22 of the first switching element 20A and a source 22 of the second switching element 20B.
  • a second portion 25B arranged between the source 22 and the source 22 of the third switching element 20C, and a third portion 25C arranged next to the source 22 of the fourth switching element 20D are provided. That is, the back gate guard ring 25 of the present embodiment does not include the second intermediate portion 25XD and the third intermediate portion 25XE of the back gate guard ring 25X shown in FIG. 7. Therefore, as shown in FIG. 8, the area ratio of the protective element 10 of the present embodiment to the protective element of Comparative Example 1 of FIG.
  • the protection element 10 includes a plurality of switching elements 20 composed of n-type MOSFETs arranged side by side in one direction while being connected in parallel to each other, and a back gate guard ring surrounding the plurality of switching elements 20. 25 and.
  • the plurality of switching elements 20 include a first switching element 20A, a second switching element 20B, a third switching element 20C, and a fourth switching element 20D arranged side by side in order.
  • the back gate guard ring 25 is arranged between the first portion 25A arranged next to the second switching element 20B on the opposite side of the first switching element 20A, and between the second switching element 20B and the third switching element 20C.
  • the second portion 25B is provided, and the third portion 25C arranged next to the third switching element 20C on the opposite side of the fourth switching element 20D is provided.
  • the source 22 of the first switching element 20A is arranged closer to the first portion 25A than the gate 23 of the first switching element 20A, and the source 22 of the second switching element 20B is the gate 23 of the second switching element 20B.
  • the source 22 of the third switching element 20C is arranged closer to the second portion 25B than the gate 23 of the third switching element 20C.
  • the back gate guard ring 25 is arranged near the source 22 of the first to third switching elements 20A to 20C, the hold voltage VH of the protection element 10 can be increased, and the protection element 10 can be increased. Malfunction can be suppressed.
  • the second portion 25B of the back gate guard ring 25 is arranged between the source 22 of the second switching element 20B and the source 22 of the third switching element 20C, each switching element is as shown in FIG.
  • the area of the protective element 10 can be reduced as compared with the configuration in which the 20A to 20D are individually surrounded by the back gate guard ring. Therefore, it is possible to suppress the malfunction of the protective element 10 and reduce the size of the protective element 10.
  • the second portion 25B of the back gate guard ring 25 is formed in a single band shape extending in a direction (y direction) orthogonal to the arrangement direction (x direction) of the plurality of switching elements 20. ..
  • the area of the protective element 10 in a plan view can be reduced as compared with a configuration in which a plurality of second portions 25B are provided. Therefore, the size of the protective element 10 can be reduced.
  • the drains 21 of the switching elements 20A to 20D are individually provided. According to this configuration, the first switching element 20A and the second switching element 20B are provided as a common drain, and the third switching element 20C and the fourth switching element 20D are provided as a common drain.
  • the volume of the drain 21 can be increased as compared with the above. Therefore, the current value that can be tolerated by the protection element 10 can be increased.
  • the above embodiment is an example of possible embodiments of the protective element according to the present disclosure, and is not intended to limit the embodiments.
  • the protective element according to the present disclosure may take a form different from the embodiment exemplified above.
  • One example thereof is a form in which a part of the configuration of the above embodiment is replaced, changed, or omitted, or a new configuration is added to the above embodiment.
  • the following modification examples can be combined with each other as long as they are not technically inconsistent.
  • the parts common to the above embodiments are designated by the same reference numerals as those of the above embodiments, and the description thereof will be omitted.
  • a plurality of second portions 25B of the back gate guard ring 25 may be provided.
  • two second portions 25B of the back gate guard ring 25 are provided so as to be separated from each other in the x direction.
  • the distance D3 between the third switching element 20C and the source 22 of the third switching element 20C is equal to each other.
  • the distances D2 and D3 are the distance D1 between the source 22 of the first switching element 20A and the first portion 25A of the back gate guard ring 25, and the source 22 and the third portion 25C of the fourth switching element 20D. Equal to both of the distances D4 between.
  • the drain 21 of the first switching element 20A and the drain 21 of the second switching element 20B may be provided as a common drain. This common drain corresponds to the first drain. Further, the drain 21 may be shared for the third switching element 20C and the fourth switching element 20D. The common drain of the third switching element 20C and the fourth switching element 20D corresponds to the second drain. According to this configuration, the area of the protection element 10 can be reduced as compared with the case where the drains 21 of the switching elements 20A to 20D are individually provided.
  • the gate 23, the common drain 21, the gate 23 of the second switching element 20B, and the source 22 of the second switching element 20B are arranged in this order.
  • the protection element 10 is a protection element for protecting the pair of switching elements 201 and 202, but the protection element 10 is not limited to this.
  • the protection element 10 may be a protection element for protecting the LSI.
  • the protective element 10 may be any protective element for electronic components such as semiconductor devices.
  • a plurality of switching elements composed of n-type MOSFETs and arranged side by side in a row while being connected in parallel with each other.
  • a back gate guard ring that surrounds the plurality of switching elements is provided.
  • the plurality of switching elements include a first switching element and a second switching element.
  • the backgate guard ring includes a first portion and a second portion. The first portion, the first switching element, the second switching element, and the second portion are arranged in this order.
  • the source of the first switching element is arranged closer to the first portion than the gate of the first switching element.
  • the source of the second switching element is a protection element arranged closer to the second portion than the gate of the second switching element.
  • Appendix 2 The protection element according to Appendix 1, wherein the distance between the source of the first switching element and the first portion and the distance between the source of the second switching element and the second portion are equal to each other.
  • Appendix 4 The protection element according to Appendix 3, wherein the drain, the gate, and the source of each of the switching elements are arranged along the arrangement direction of the plurality of switching elements.
  • the source, gate, and drain of the first switching element are arranged in this order from the first portion to the second portion in the arrangement direction of the first switching element and the second switching element.
  • the drain, gate, and source of the second switching element are arranged in this order from the first portion to the second portion in the arrangement direction of the first switching element and the second switching element.
  • Appendix 6 The protective element according to Appendix 1 or 2, wherein the drain of the first switching element and the drain of the second switching element are provided as a common drain.
  • Appendix 7 The protection element according to Appendix 6, wherein the source, the gate, and the common drain of each switching element are arranged along the arrangement direction of the plurality of switching elements.

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Abstract

保護素子は、第１～第４のスイッチング素子と、第１～第４のスイッチング素子を囲むバックゲートガードリングとを含む。バックゲートガードリングは、第１部分と第２部分と第３部分とを含む。第１部分は、第１スイッチング素子における第２スイッチング素子とは反対側の隣に配置されている。第２部分は、第２スイッチング素子と第３スイッチング素子との間に配置されている。第３部分は、第４スイッチング素子における第３スイッチング素子とは反対側の隣に配置されている。第１スイッチング素子のソースは、第１スイッチング素子のゲートよりも第１部分の近くに配置されている。第２スイッチング素子のソースは、第２スイッチング素子のゲートよりも第２部分の近くに配置されている。第３スイッチング素子のソースは、第３スイッチング素子のゲートよりも第２部分の近くに配置されている。

Description

保護素子
　本開示は、保護素子に関する。
　従来、静電気放電（ＥＳＤ：electrostatic discharge）から保護する保護素子として、ｎ型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）によって構成された保護素子が知られている（たとえば特許文献１参照）。
特開２００２－３２４８４２号公報
　ところで、電子部品の小型化にともない保護素子を小型化する要求がある。しかし、保護素子を小型化すると、保護素子のホールド電圧が低下し、保護素子が保護する回路の動作電圧で保護素子が動作してしまうおそれがある。
　上記課題を解決する保護素子は、ｎ型のＭＯＳＦＥＴによって構成され、互いに並列に接続された状態で一方向に並んで配置された複数のスイッチング素子と、前記複数のスイッチング素子を囲むバックゲートガードリングと、を備え、前記複数のスイッチング素子は、順に並んで配置された第１スイッチング素子、第２スイッチング素子、第３スイッチング素子、および第４スイッチング素子を含み、前記バックゲートガードリングは、前記第１スイッチング素子における前記第２スイッチング素子とは反対側の隣に配置された第１部分と、前記第２スイッチング素子と前記第３スイッチング素子との間に配置された第２部分と、前記第４スイッチング素子における前記第３スイッチング素子とは反対側の隣に配置された第３部分と、を備え、前記第１スイッチング素子のソースは、前記第１スイッチング素子のゲートよりも前記第１部分の近くに配置されており、前記第２スイッチング素子のソースは、前記第２スイッチング素子のゲートよりも前記第２部分の近くに配置されており、前記第３スイッチング素子のソースは、前記第３スイッチング素子のゲートよりも前記第２部分の近くに配置されている。
　この構成によれば、バックゲートガードリングが第１～第３スイッチング素子のソースの近くに配置されているため、保護素子のホールド電圧を高めることができ、保護素子の誤動作を抑制できる。また、バックゲートガードリングの第２部分が第２スイッチング素子のソースと第３スイッチング素子のソースとの間に配置されているため、第１～第４スイッチング素子を個別にバックゲートガードリングで囲う構成と比較して、保護素子の面積を小さくできる。したがって、保護素子の誤動作を抑制するとともに保護素子の小型化を図ることができる。
　上記保護素子によれば、保護素子の誤動作を抑制するとともに保護素子の小型化を図ることができる。
保護素子の一実施形態を示す回路図。 保護素子の一部を示す平面図。 図２の保護素子の模式的な断面図。 保護素子のＶ－Ｉ特性を示す特性図。 比較例の保護素子の一部を示す平面図。 図５の保護素子の模式的な断面図。 別の比較例の保護素子の一部を示す平面図。 本実施形態の保護素子および比較例の保護素子の面積とホールド電圧とを示す表。 変更例の保護素子の一部を示す平面図。 変更例の保護素子の一部を示す平面図。
　以下、保護素子の実施形態について図面を参照して説明する。以下に示す実施形態は、技術的思想を具体化するための構成や方法を例示するものであり、各構成部品の材料、構造、配置、寸法等を下記のものに限定するものではない。本明細書における記述「Ａ及びＢの少なくとも一つ」は、「Ａのみ、または、Ｂのみ、または、ＡとＢの両方」を意味するものとして理解されたい。
　図１～図３を参照して、保護素子１０の一実施形態について説明する。
　図１に示すように、保護素子１０は、たとえばインバータ装置２００の一対のスイッチング素子２０１，２０２をＥＳＤから保護する保護素子である。スイッチング素子２０１はたとえば駆動電源に接続されるハイサイドのスイッチング素子であり、スイッチング素子２０２はローサイドのスイッチング素子である。スイッチング素子２０１，２０２としてはたとえばＭＯＳＦＥＴやＩＧＢＴ等のトランジスタが挙げられる。なお、以降の説明では、スイッチング素子２０１，２０２にＭＯＳＦＥＴが用いられた場合として説明する。本実施形態では、スイッチング素子２０１にはｐ型ＭＯＳＦＥＴが用いられており、スイッチング素子２０２にはｎ型ＭＯＳＦＥＴが用いられている。
　スイッチング素子２０１のソースは第１電線Ｌ１に接続されており、ドレインはスイッチング素子２０２のドレインに接続されている。スイッチング素子２０２のソースは第２電線Ｌ２に接続されている。すなわち、スイッチング素子２０１とスイッチング素子２０２とは、第１電線Ｌ１と第２電線Ｌ２との間で直列に接続されている。各スイッチング素子２０１，２０２のゲートは図示していないゲートドライバに接続されている。第１電線Ｌ１は駆動電源に接続される電源端子ＶＤＤに接続された電線であり、第２電線Ｌ２はグランド端子ＧＮＤに接続された電線である。
　保護素子１０は、電源端子ＶＤＤおよびグランド端子ＧＮＤと、一対のスイッチング素子２０１，２０２との間に設けられており、静電気に起因して一対のスイッチング素子２０１，２０２に向けて流れる電流を一対のスイッチング素子２０１，２０２に代わりに流す素子である。
　保護素子１０は、複数のスイッチング素子２０を備えている。各スイッチング素子２０は、ｎ型のＭＯＳＦＥＴによって構成されている。複数のスイッチング素子２０は、互いに並列に接続されている。一例では、１０個以上２０個以下のスイッチング素子２０が並列に接続されている。本実施形態では、１２個のスイッチング素子２０が並列に接続されている。各スイッチング素子２０のドレイン２１は第１電線Ｌ１に接続されており、ソース２２は第２電線Ｌ２に接続されており、ゲート２３はソース２２に接続されている。また、各スイッチング素子２０のバックゲート２４は、各スイッチング素子２０のソース２２に接続されている。各スイッチング素子２０のソース２２が第２電線Ｌ２に接続されているため、各バックゲート２４はグランド電位となる。
　保護素子１０は、一対のスイッチング素子２０１，２０２とは別のパッケージとして設けられていてもよいし、一対のスイッチング素子２０１，２０２と一体化したパッケージとして設けられていてもよい。本実施形態では、保護素子１０は、一対のスイッチング素子２０１，２０２とは別のパッケージ、つまり複数のスイッチング素子２０で構成されたパッケージとして設けられている。
　図２は、複数のスイッチング素子２０の配置態様の一例を示している。図２では、４個のスイッチング素子２０の配置態様について説明する。なお、残りの８個のスイッチング素子２０の配置態様は図２と同様であるため、その説明を省略する。図２では、便宜上、４個のスイッチング素子２０以外のスイッチング素子２０を省略して示している。
　以降の説明において、便宜上、４個のスイッチング素子２０を第１スイッチング素子２０Ａ、第２スイッチング素子２０Ｂ、第３スイッチング素子２０Ｃ、および第４スイッチング素子２０Ｄとする。また、図２では、図の理解のしやすさの観点から、ドレイン２１に「Ｄ」を付し、ソース２２に「Ｓ」を付し、ゲート２３に「Ｇ」を付し、バックゲート２４に「ＢＧ」を付している。また便宜上、バックゲート２４にはドットハッチングを付している。
　図２に示すように、各スイッチング素子２０Ａ～２０Ｄは、半導体基板３０に形成されている。つまり、図２は、半導体基板３０をその厚さ方向から視た平面図である。半導体基板３０の一例は、Ｓｉ（シリコン）基板である。各スイッチング素子２０Ａ～２０Ｄは、一方向に並んでいる。なお、以降の説明において、各スイッチング素子２０Ａ～２０Ｄが並ぶ方向をｘ方向とし、半導体基板３０の厚さ方向をｚ方向とし、ｘ方向およびｚ方向の双方に直交する方向をｙ方向とする。また「平面視」とはｚ方向から視た状態を示している。
　図２に示すように、各スイッチング素子２０Ａ～２０Ｄは、ｙ方向において互いに揃った状態でｘ方向において互いに離間して配列されている。本実施形態では、ｘ方向において、第１スイッチング素子２０Ａ、第２スイッチング素子２０Ｂ、第３スイッチング素子２０Ｃ、および第４スイッチング素子２０Ｄは、この順に並んで配置されている。つまり、ｘ方向において、第１スイッチング素子２０Ａと第４スイッチング素子２０Ｄとの間に、第２スイッチング素子２０Ｂおよび第３スイッチング素子２０Ｃが配置されている。第２スイッチング素子２０Ｂは第３スイッチング素子２０Ｃに対して第１スイッチング素子２０Ａの近くに配置されている。
　各スイッチング素子２０Ａ～２０Ｄのドレイン２１、ソース２２、およびゲート２３は、ｘ方向に並んで配置されている。つまり、各スイッチング素子２０Ａ～２０Ｄのドレイン２１、ソース２２、およびゲート２３の配列方向は、各スイッチング素子２０Ａ～２０Ｄの配列方向と同じである。
　本実施形態では、第１スイッチング素子２０Ａにおいてはソース２２、ゲート２３、およびドレイン２１の順に配列されており、第２スイッチング素子２０Ｂにおいてはドレイン２１、ゲート２３、およびソース２２の順に配列されている。つまり、第１スイッチング素子２０Ａのドレイン２１と第２スイッチング素子２０Ｂのドレイン２１とはｘ方向において隣り合うように配置されている。また、第１スイッチング素子２０Ａのソース２２および第２スイッチング素子２０Ｂのソース２２は互いに最も離れるように配置されている。
　第３スイッチング素子２０Ｃおよび第４スイッチング素子２０Ｄのドレイン２１、ソース２２、およびゲート２３の配置態様は、第１スイッチング素子２０Ａおよび第２スイッチング素子２０Ｂと同様である。つまり、第３スイッチング素子２０Ｃにおいてはソース２２、ゲート２３、およびドレイン２１の順に配列されており、第４スイッチング素子２０Ｄにおいてはドレイン２１、ゲート２３、およびソース２２の順に配列されている。このため、第３スイッチング素子２０Ｃのソース２２と第２スイッチング素子２０Ｂのソース２２とはｘ方向において隣り合うように配置されている。
　各スイッチング素子２０Ａ～２０Ｄのドレイン２１、ソース２２、およびゲート２３は、ｙ方向において互いに揃った状態でｘ方向において配列されている。
　平面視における各スイッチング素子２０Ａ～２０Ｄのドレイン２１、ソース２２、およびゲート２３の形状はそれぞれ、ｙ方向に延びる帯状である。ドレイン２１のｙ方向の長さは、ソース２２のｙ方向の長さと等しい。ゲート２３のｙ方向の長さは、ドレイン２１およびソース２２のｙ方向の長さよりも長い。平面視において、ゲート２３のｙ方向の両端部は、ドレイン２１およびソース２２に対してｙ方向にはみ出している。
　図２に示すように、保護素子１０は、複数のスイッチング素子２０を囲むバックゲートガードリング２５を備えている。図２に示すバックゲートガードリング２５は、各スイッチング素子２０Ａ～２０Ｄを囲むものであり、各スイッチング素子２０Ａ～２０Ｄのバックゲート２４から構成されている。つまり、バックゲートガードリング２５は、各スイッチング素子２０Ａ～２０Ｄに対して共通のバックゲート２４として構成されている。
　バックゲートガードリング２５は、第１スイッチング素子２０Ａにおける第２スイッチング素子２０Ｂとは反対側の隣に配置された第１部分２５Ａと、第２スイッチング素子２０Ｂと第３スイッチング素子２０Ｃとの間に配置された第２部分２５Ｂと、第４スイッチング素子２０Ｄにおける第３スイッチング素子２０Ｃとは反対側に配置された第３部分２５Ｃと、を備えている。平面視における第１～第３部分２５Ａ～２５Ｃの形状は、ｙ方向に延びる帯状である。
　平面視において、第１スイッチング素子２０Ａのソース２２は、第１スイッチング素子２０Ａのゲート２３よりも第１部分２５Ａの近くに配置されている。第１スイッチング素子２０Ａのドレイン２１は、第１スイッチング素子２０Ａのゲート２３よりも第２部分２５Ｂの近くに配置されている。第２スイッチング素子２０Ｂのドレイン２１は、第２スイッチング素子２０Ｂのゲート２３よりも第１部分２５Ａの近くに配置されている。第２スイッチング素子２０Ｂのソース２２は、第２スイッチング素子２０Ｂのゲート２３よりも第２部分２５Ｂの近くに配置されている。第３スイッチング素子２０Ｃのソース２２は、第３スイッチング素子２０Ｃのゲート２３よりも第２部分２５Ｂの近くに配置されている。第３スイッチング素子２０Ｃのドレイン２１は、第３スイッチング素子２０Ｃのゲート２３よりも第３部分２５Ｃの近くに配置されている。第４スイッチング素子２０Ｄのドレイン２１は、第４スイッチング素子２０Ｄのゲート２３よりも第２部分２５Ｂの近くに配置されている。第４スイッチング素子２０Ｄのソース２２は、第４スイッチング素子２０Ｄのゲート２３よりも第３部分２５Ｃの近くに配置されている。
　このように、第１スイッチング素子２０Ａにおいては、ｘ方向において第１部分２５Ａから第２部分２５Ｂに向けてソース２２、ゲート２３、ドレイン２１がこの順に配置されている。第２スイッチング素子２０Ｂにおいては、ｘ方向において第１部分２５Ａから第２部分２５Ｂに向けてドレイン２１、ゲート２３、ソース２２がこの順に配置されている。第３スイッチング素子２０Ｃにおいては、ｘ方向において第２部分２５Ｂから第３部分２５Ｃに向けてソース２２、ゲート２３、ドレイン２１がこの順に配置されている。第４スイッチング素子２０Ｄにおいては、ｘ方向において第２部分２５Ｂから第３部分２５Ｃに向けてドレイン２１、ゲート２３、ソース２２がこの順に配置されている。
　図２に示すとおり、第１部分２５Ａは、ｘ方向において第１スイッチング素子２０Ａのソース２２から離間して配置されている。第２部分２５Ｂは、ｘ方向において第２スイッチング素子２０Ｂのソース２２および第３スイッチング素子２０Ｃのソース２２の双方から離間して配置されている。第３部分２５Ｃは、ｘ方向において第４スイッチング素子２０Ｄのソース２２から離間して配置されている。
　また、バックゲートガードリング２５は、第１～第３部分２５Ａ～２５Ｃのｙ方向の両端部を接続する一対の第４部分２５Ｄを備えている。平面視における一対の第４部分２５Ｄの形状は、ｘ方向に延びる帯状である。一対の第４部分２５Ｄは、ｙ方向において各スイッチング素子２０Ａ～２０Ｄから離間して配置されている。
　第１部分２５Ａ、第２部分２５Ｂ、および一対の第４部分２５Ｄによって、第１スイッチング素子２０Ａおよび第２スイッチング素子２０Ｂが囲まれている。第２部分２５Ｂ、第３部分２５Ｃ、および一対の第４部分２５Ｄによって、第３スイッチング素子２０Ｃおよび第４スイッチング素子２０Ｄが囲まれている。
　図２に示すとおり、本実施形態では、平面視において、第１～第３部分２５Ａ～２５Ｃはそれぞれ、ｙ方向に延びる１本の帯状に形成されている。換言すると、平面視において、第１部分２５Ａは、複数のスイッチング素子２０の配列方向と直交する方向に延びる１本の帯状に形成されている。第２部分２５Ｂは、複数のスイッチング素子２０の配列方向と直交する方向に延びる１本の帯状に形成されている。第３部分２５Ｃは、複数のスイッチング素子２０の配列方向と直交する方向に延びる１本の帯状に形成されている。ここで、平面視において、第１部分２５Ａが延びる方向と複数のスイッチング素子２０の配列方向とのなす角度がたとえば８５°以上９５°以下であれば、複数のスイッチング素子２０の配列方向と直交する方向に延びているといえる。平面視において、第２部分２５Ｂが延びる方向と複数のスイッチング素子２０の配列方向とのなす角度がたとえば８５°以上９５°以下であれば、複数のスイッチング素子２０の配列方向と直交する方向に延びているといえる。平面視において、第３部分２５Ｃが延びる方向と複数のスイッチング素子２０の配列方向とのなす角度がたとえば８５°以上９５°以下であれば、複数のスイッチング素子２０の配列方向と直交する方向に延びているといえる。なお、複数のスイッチング素子２０の配列方向は、たとえば各スイッチング素子２０のゲート２３のｙ方向の中心を結ぶ線分によって規定できる。
　第２スイッチング素子２０Ｂと第３スイッチング素子２０Ｃとの間に配置された第２部分２５Ｂが１本で形成されているため、第２部分２５Ｂは、第２スイッチング素子２０Ｂのソース２２および第３スイッチング素子２０Ｃのソース２２に対して共通のバックゲートガードリング２５となる。
　バックゲートガードリング２５と各スイッチング素子２０Ａ～２０Ｄとの位置関係について説明する。
　平面視において、各スイッチング素子２０Ａ～２０Ｄのソース２２と第１～第３部分２５Ａ～２５Ｃとは平行である。つまり、第１スイッチング素子２０Ａのソース２２と第１部分２５Ａとのｘ方向の間の距離はｙ方向において一定であり、第２スイッチング素子２０Ｂのソース２２と第２部分２５Ｂとのｘ方向の間の距離はｙ方向において一定であり、第３スイッチング素子２０Ｃのソース２２と第２部分２５Ｂとのｘ方向の間の距離はｙ方向において一定であり、第４スイッチング素子２０Ｄのソース２２と第３部分２５Ｃとのｘ方向の間の距離はｙ方向において一定である。
　第２スイッチング素子２０Ｂと第３スイッチング素子２０Ｃとの間に第２部分２５Ｂが配置されているため、第２スイッチング素子２０Ｂと第３スイッチング素子２０Ｃとの間の距離ＤＳ２は、第１スイッチング素子２０Ａと第２スイッチング素子２０Ｂの間の距離ＤＳ１よりも大きい。また距離ＤＳ２は、第３スイッチング素子２０Ｃと第４スイッチング素子２０Ｄとの間の距離ＤＳ３よりも大きい。
　第１スイッチング素子２０Ａのソース２２と第１部分２５Ａとの間の距離Ｄ１は、第２スイッチング素子２０Ｂのソース２２と第２部分２５Ｂとの間の距離Ｄ２と等しい。ここで、距離Ｄ１と距離Ｄ２とのずれ量がたとえば距離Ｄ１の１０％以内であれば、距離Ｄ１と距離Ｄ２とが等しいといえる。
　第３スイッチング素子２０Ｃのソース２２と第２部分２５Ｂとの間の距離Ｄ３は、第２スイッチング素子２０Ｂのソース２２と第２部分２５Ｂとの間の距離Ｄ２と等しい。ここで、距離Ｄ３と距離Ｄ２とのずれ量がたとえば距離Ｄ３の１０％以内であれば、距離Ｄ３と距離Ｄ２とが等しいといえる。
　第４スイッチング素子２０Ｄのソース２２と第３部分２５Ｃとの間の距離Ｄ４は、第２スイッチング素子２０Ｂのソース２２と第２部分２５Ｂとの間の距離Ｄ２と等しい。つまり、距離Ｄ１～Ｄ４は、互いに等しい。ここで、距離Ｄ４と距離Ｄ２とのずれ量がたとえば距離Ｄ４の１０％以内であれば、距離Ｄ４と距離Ｄ２とが等しいといえる。つまり、距離Ｄ１と距離Ｄ２と距離Ｄ３と距離Ｄ４とは互いに等しい。
　なお、距離Ｄ１，Ｄ３，Ｄ４が距離Ｄ２と等しいことから距離Ｄ１～Ｄ４が互いに等しいとしたが、これに限られず、距離Ｄ２以外の距離を基準にしてもよい。一例では、距離Ｄ２～Ｄ４が距離Ｄ１と等しいことから距離Ｄ１～Ｄ４が互いに等しいとしてもよい。また、距離Ｄ１～Ｄ４のうちの最大のずれ量がたとえば距離Ｄ１の１０％以内であれば、距離Ｄ１～Ｄ４が互いに等しいといってもよい。ここで、基準を距離Ｄ１としたが、これに限られず、距離Ｄ２～Ｄ４のいずれかであってもよい。
　本実施形態では、距離Ｄ１～Ｄ４は、第１スイッチング素子２０Ａのドレイン２１と第２スイッチング素子２０Ｂのドレイン２１との間の距離、すなわち第１スイッチング素子２０Ａと第２スイッチング素子２０Ｂとの間の距離ＤＳ１と等しい。また、距離Ｄ１～Ｄ４は、第３スイッチング素子２０Ｃのドレイン２１と第４スイッチング素子２０Ｄのドレイン２１との間の距離、すなわち第３スイッチング素子２０Ｃと第４スイッチング素子２０Ｄとの間の距離ＤＳ３と等しい。なお、距離Ｄ１～Ｄ４と距離ＤＳ１，ＤＳ３との関係は任意に変更可能である。一例では、距離ＤＳ１，ＤＳ３は、距離Ｄ１～Ｄ４よりも小さくてもよい。
　図３は、各スイッチング素子２０Ａ～２０Ｄの素子断面図を示している。
　図３に示すように、半導体基板３０は、ｐ－型領域３４を有するＳｉ基板である。ｐ－型領域３４は、たとえばウェル領域として半導体基板３０に形成されている。半導体基板３０の表面３１には、各スイッチング素子２０Ａ～２０Ｄのドレイン２１およびソース２２とバックゲートガードリング２５とが形成されている。ドレイン２１およびソース２２は、ｎ＋型のウェル領域によって形成されている。バックゲートガードリング２５は、ｐ＋型のウェル領域によって形成されている。
　また、半導体基板３０の表面３１には、酸化膜３２を介して各スイッチング素子２０Ａ～２０Ｄのゲート２３が形成されている。酸化膜３２の一例は、酸化シリコン（ＳｉＯ２）である。つまり、半導体基板３０の表面３１上には複数の酸化膜３２が形成されている。複数の酸化膜３２は、ｘ方向において互いに離間して配列されている。各酸化膜３２は、ドレイン２１とソース２２との間に形成されている。各酸化膜３２上には、ゲート２３が形成されている。
　第１スイッチング素子２０Ａのソース２２とバックゲートガードリング２５の第１部分２５Ａとの間、第１スイッチング素子２０Ａのドレイン２１と第２スイッチング素子２０Ｂのドレイン２１との間、第２スイッチング素子２０Ｂのソース２２との第２部分２５Ｂとの間、第３スイッチング素子２０Ｃのソース２２と第２部分２５Ｂとの間、第３スイッチング素子２０Ｃのドレイン２１と第４スイッチング素子２０Ｄのドレイン２１との間、および第４スイッチング素子２０Ｄのソース２２と第３部分２５Ｃとの間にはそれぞれ、素子分離帯３３が形成されている。素子分離帯３３は、たとえばＳＴＩまたはＬＯＣＯＳである。
　図３に示すとおり、第１スイッチング素子２０Ａのドレイン２１（ｎ＋）およびソース２２（ｎ＋）と、半導体基板３０のｐ－型領域３４とから第１寄生トランジスタ２６Ａが構成される。第１寄生トランジスタ２６Ａのベースは、バックゲートガードリング２５の第１部分２５Ａに接続されている。第１寄生トランジスタ２６Ａのベースと第１部分２５Ａとの間の抵抗ＲＡは、ｐ－型領域３４の抵抗成分である。
　第２スイッチング素子２０Ｂのドレイン２１（ｎ＋）およびソース２２（ｎ＋）と、ｐ－型領域３４とから第２寄生トランジスタ２６Ｂが構成され、第３スイッチング素子２０Ｃのドレイン２１（ｎ＋）およびソース２２（ｎ＋）と、ｐ－型領域３４とから第３寄生トランジスタ２６Ｃが構成される。各寄生トランジスタ２６Ｂ，２６Ｃのベースは、バックゲートガードリング２５の第２部分２５Ｂに接続されている。第２寄生トランジスタ２６Ｂのベースと第２部分２５Ｂとの間の抵抗ＲＢおよび第３寄生トランジスタ２６Ｃのベースと第２部分２５Ｂとの間の抵抗ＲＣはそれぞれ、ｐ－型領域３４の抵抗成分である。
　第４スイッチング素子２０Ｄのドレイン２１（ｎ＋）およびソース２２（ｎ＋）と、ｐ－型領域３４とから第４寄生トランジスタ２６Ｄが構成される。第４寄生トランジスタ２６Ｄのベースは、バックゲートガードリング２５の第３部分２５Ｃに接続されている。第４寄生トランジスタ２６Ｄのベースと第３部分２５Ｃとの間の抵抗ＲＤは、ｐ－型領域３４の抵抗成分である。
　図４の実線のグラフは、保護素子１０のＩ－Ｖ特性を示す特性図である。なお、図４において、電圧が０ＶからＶＳまでの範囲を示すドットハッチングの領域は、各スイッチング素子２０１，２０２（図１参照）の動作領域を示している。電圧が電圧ＶＤＬ以上を示すドットハッチングの領域は、各スイッチング素子２０１，２０２が故障する領域を示している。
　図４に示すように、電線Ｌ１と電線Ｌ２（ともに図１参照）との間の電圧Ｖが上昇すると、バックゲートガードリング２５（図３参照）にリーク電流が流れることによってバックゲートガードリング２５の電位が上がり、電圧Ｖが所定の電圧ＶＴに達すると各寄生トランジスタ２６Ａ～２６Ｄ（図３参照）が導通する。各寄生トランジスタ２６Ａ～２６Ｄが導通すると、スナップバックして電圧Ｖがホールド電圧ＶＨまで下がり、その後は電圧Ｖに応じた電流を保護素子１０に流すことができる。
　（作用）
　図４～図８を参照して、本実施形態の保護素子１０の作用について説明する。なお、図８において、図５および図６に示す比較例の保護素子を比較例１とし、図７に示す比較例の保護素子を比較例２とする。
　電線Ｌ１と電線Ｌ２との間の電圧Ｖは、ＥＳＤによって変動する。保護素子１０は、この変動する電圧Ｖからスイッチング素子２０１，２０２を保護する。より詳細には、保護素子１０は、電圧Ｖをスイッチング素子２０１，２０２が破壊される電圧の下限値である第１電圧値ＶＤＬ未満となるように動作する必要がある。また、保護素子１０は、スイッチング素子２０１，２０２の動作領域の電圧範囲で動作しないように、その電圧範囲の上限値よりも高い第２電圧値ＶＤＭよりも高い電圧で動作する必要がある。つまり、保護素子１０は、第２電圧値ＶＤＭよりも高く第１電圧値ＶＤＬよりも低い電圧範囲で動作する必要がある。なお、第２電圧値ＶＤＭは、絶対最大電圧とも呼ばれる。
　ところで、省スペース化の要求によって保護素子１０自体も小型化の要求がある。そして、保護素子１０を小型化した場合、ホールド電圧ＶＨが低下してしまい、第２電圧値ＶＤＭ以下となるおそれがある。
　このため、ホールド電圧ＶＨを高める必要がある。ホールド電圧ＶＨを高めるためには、ソース２２とバックゲート２４との間のｐ－型領域３４の抵抗成分の抵抗値を下げる必要がある。この抵抗値は、ソース２２とバックゲート２４との距離に比例すると考えられる。つまり、図５に示すように、各スイッチング素子２０Ａ～２０Ｄを一括して囲むようにバックゲートガードリング２５Ｘが形成された場合、第２スイッチング素子２０Ｂのソース２２とバックゲートガードリング２５Ｘの第１端部２５ＸＡとの間の距離ＤＸ１と、第３スイッチング素子２０Ｃのソース２２とバックゲートガードリング２５Ｘの第２端部２５ＸＢとの間の距離ＤＸ２とがそれぞれ大きくなる。図６に示すように、第２スイッチング素子２０Ｂのソース２２とバックゲートガードリング２５Ｘの第１端部２５ＸＡとの間のｐ－型領域３４の抵抗ＲＸ１は、第２寄生トランジスタ２６Ｂのベースと第１寄生トランジスタ２６Ａのベースとの間のｐ－型領域３４の抵抗成分と、第１寄生トランジスタ２６Ａとバックゲートガードリング２５Ｘの第１端部２５ＸＡとの間のｐ－型領域３４の抵抗成分との合計となる。また、第３スイッチング素子２０Ｃのソース２２とバックゲートガードリング２５Ｘの第２端部２５ＸＢとの間のｐ－型領域３４の抵抗ＲＸ２は、第３寄生トランジスタ２６Ｃのベースと第４寄生トランジスタ２６Ｄのベースとの間のｐ－型領域３４の抵抗成分と、第４寄生トランジスタ２６Ｄのベースとバックゲートガードリング２５Ｘの第２端部２５ＸＢとの間のｐ－型領域３４の抵抗成分との合計となる。このように、抵抗ＲＸ１，ＲＸ２のそれぞれが大きくなるため、図８に示すように、ホールド電圧ＶＨが低くなる。
　そこで、ホールド電圧ＶＨを高める手法の一例として、バックゲートガードリングを増やすことが挙げられる。たとえば図７に示すように、各スイッチング素子２０Ａ～２０Ｄを個別に囲むようにバックゲートガードリング２５Ｘを形成することが考えられる。この場合、バックゲートガードリング２５Ｘの第１端部２５ＸＡと第１スイッチング素子２０Ａのソース２２との間の距離ＤＸＡと、バックゲートガードリング２５Ｘの第１中間部２５ＸＣと第２スイッチング素子２０Ｂのソース２２との間の距離ＤＸＢと、第１中間部２５ＸＣと第３スイッチング素子２０Ｃのソース２２との間の距離ＤＸＣと、バックゲートガードリング２５Ｘの第２端部２５ＸＢと第４スイッチング素子２０Ｄのソース２２との間の距離ＤＸＤとのそれぞれが短くなる。その結果、図８に示すように、ホールド電圧ＶＨ（比較例２のホールド電圧ＶＨ）が図５の保護素子の場合（比較例１）のホールド電圧ＶＨよりも高くなる。
　しかし、図７に示すバックゲートガードリング２５Ｘは、スイッチング素子２０Ａとスイッチング素子２０Ｂとの間の第２中間部２５ＸＤと、スイッチング素子２０Ｃとスイッチング素子２０Ｄとの間の第３中間部２５ＸＥと、を備えているため、図８に示すように、図５の比較例１の保護素子に対する図７の比較例２の保護素子の面積比が１．６１となり、比較例２の保護素子の面積は比較例１の保護素子の面積よりも大きくなっている。
　加えて、第２中間部２５ＸＤは第１スイッチング素子２０Ａのドレイン２１と第２スイッチング素子２０Ｂのドレイン２１との間に配置され、第３中間部２５ＸＥは第３スイッチング素子２０Ｃのドレイン２１と第４スイッチング素子２０Ｄのドレイン２１との間に配置されているため、両中間部２５ＸＤ，２５ＸＥはホールド電圧ＶＨの向上に実質的に寄与していない。
　この点、本実施形態では、図２に示すように、バックゲートガードリング２５は、第１スイッチング素子２０Ａのソース２２の隣に配置された第１部分２５Ａと、第２スイッチング素子２０Ｂのソース２２と第３スイッチング素子２０Ｃのソース２２との間に配置された第２部分２５Ｂと、第４スイッチング素子２０Ｄのソース２２の隣に配置された第３部分２５Ｃと、を備えている。つまり、本実施形態のバックゲートガードリング２５は、図７に示すバックゲートガードリング２５Ｘの第２中間部２５ＸＤおよび第３中間部２５ＸＥを備えていない。このため、図８に示すように、図５の比較例１の保護素子に対する本実施形態の保護素子１０の面積比は、比較例１の保護素子に対する図７の比較例２の保護素子の面積比よりも小さくなり、かつ、本実施形態の保護素子１０のホールド電圧ＶＨは、比較例２の保護素子のホールド電圧ＶＨと概ね同じとなる。
　（効果）
　本実施形態の保護素子１０によれば、以下の効果が得られる。
　（１）保護素子１０は、互いに並列に接続された状態で一方向に並んで配置されたｎ型のＭＯＳＦＥＴによって構成された複数のスイッチング素子２０と、複数のスイッチング素子２０を囲むバックゲートガードリング２５と、を備えている。複数のスイッチング素子２０は、順に並んで配置された第１スイッチング素子２０Ａ、第２スイッチング素子２０Ｂ、第３スイッチング素子２０Ｃ、および第４スイッチング素子２０Ｄを含む。バックゲートガードリング２５は、第１スイッチング素子２０Ａにおける第２スイッチング素子２０Ｂとは反対側の隣に配置された第１部分２５Ａと、第２スイッチング素子２０Ｂと第３スイッチング素子２０Ｃとの間に配置された第２部分２５Ｂと、第４スイッチング素子２０Ｄにおける第３スイッチング素子２０Ｃとは反対側の隣に配置された第３部分２５Ｃと、を備えている。第１スイッチング素子２０Ａのソース２２は、第１スイッチング素子２０Ａのゲート２３よりも第１部分２５Ａの近くに配置されており、第２スイッチング素子２０Ｂのソース２２は、第２スイッチング素子２０Ｂのゲート２３よりも第２部分２５Ｂの近くに配置されており、第３スイッチング素子２０Ｃのソース２２は、第３スイッチング素子２０Ｃのゲート２３よりも第２部分２５Ｂの近くに配置されている。
　この構成によれば、バックゲートガードリング２５が第１～第３スイッチング素子２０Ａ～２０Ｃのソース２２の近くに配置されているため、保護素子１０のホールド電圧ＶＨを高めることができ、保護素子１０の誤動作を抑制できる。また、バックゲートガードリング２５の第２部分２５Ｂが第２スイッチング素子２０Ｂのソース２２と第３スイッチング素子２０Ｃのソース２２との間に配置されているため、図７に示すように、各スイッチング素子２０Ａ～２０Ｄを個別にバックゲートガードリングで囲う構成と比較して、保護素子１０の面積を小さくできる。したがって、保護素子１０の誤動作を抑制するとともに保護素子１０の小型化を図ることができる。
　（２）第１スイッチング素子２０Ａのソース２２とバックゲートガードリング２５の第１部分２５Ａとの間の距離Ｄ１と、第２スイッチング素子２０Ｂのソース２２と第２部分２５Ｂとの間の距離Ｄ２と、第３スイッチング素子２０Ｃのソース２２と第２部分２５Ｂとの間の距離Ｄ３と、第４スイッチング素子２０Ｄのソース２２と第３部分２５Ｃとの間の距離Ｄ４とは互いに等しい。
　この構成によれば、各スイッチング素子２０Ａ～２０Ｄにおいて特定のスイッチング素子に偏って電流が流れることを抑制できる。したがって、保護素子１０が許容できる電流値の低下を抑制することができる。
　（３）平面視において、バックゲートガードリング２５の第２部分２５Ｂは、複数のスイッチング素子２０の配列方向（ｘ方向）と直交する方向（ｙ方向）に延びる１本の帯状に形成されている。
　この構成によれば、第２部分２５Ｂが複数設けられる構成と比較して、平面視における保護素子１０の面積を小さくできる。したがって、保護素子１０の小型化を図ることができる。
　（４）各スイッチング素子２０Ａ～２０Ｄのドレイン２１は、個別に設けられている。
　この構成によれば、第１スイッチング素子２０Ａと第２スイッチング素子２０Ｂとが共通のドレインとして設けられており、第３スイッチング素子２０Ｃと第４スイッチング素子２０Ｄとが共通のドレインとして設けられている構成と比較して、ドレイン２１の体積を大きく取ることができる。したがって、保護素子１０が許容できる電流値を大きくとることができる。
　［変更例］
　上記実施形態は本開示に関する保護素子が取り得る形態の例示であり、その形態を制限することを意図していない。本開示に関する保護素子は、上記実施形態に例示された形態とは異なる形態を取り得る。その一例は、上記実施形態の構成の一部を置換、変更、もしくは省略した形態、または上記実施形態に新たな構成を付加した形態である。また、以下の各変更例は、技術的に矛盾しない限り、互いに組み合わせることができる。以下の各変更例において、上記実施形態に共通する部分については、上記実施形態と同一符号を付してその説明を省略する。
　・上記実施形態において、バックゲートガードリング２５の第２部分２５Ｂは、複数設けられてもよい。一例では、図９に示すように、バックゲートガードリング２５の第２部分２５Ｂは、ｘ方向に離間して２本設けられている。この場合、第２スイッチング素子２０Ｂの隣に配置された第２部分２５Ｂと第２スイッチング素子２０Ｂのソース２２との間の距離Ｄ２と、第３スイッチング素子２０Ｃの隣に配置された第２部分２５Ｂと第３スイッチング素子２０Ｃのソース２２との間の距離Ｄ３とは互いに等しい。また、距離Ｄ２，Ｄ３は、第１スイッチング素子２０Ａのソース２２とバックゲートガードリング２５の第１部分２５Ａとの間の距離Ｄ１、および、第４スイッチング素子２０Ｄのソース２２と第３部分２５Ｃとの間の距離Ｄ４の双方と等しい。
　・上記実施形態において、図１０に示すように、第１スイッチング素子２０Ａのドレイン２１と第２スイッチング素子２０Ｂのドレイン２１とは共通のドレインとして設けられてもよい。この共通のドレインは、第１ドレインに対応している。また第３スイッチング素子２０Ｃおよび第４スイッチング素子２０Ｄについてもドレイン２１を共通化してもよい。第３スイッチング素子２０Ｃおよび第４スイッチング素子２０Ｄの共通のドレインは第２ドレインに対応している。この構成によれば、各スイッチング素子２０Ａ～２０Ｄのドレイン２１が個別に設けられている場合と比較して、保護素子１０の面積を小さくできる。
　図１０に示すとおり、第１スイッチング素子２０Ａおよび第２スイッチング素子２０Ｂにおいては、ｘ方向において第１部分２５Ａから第２部分２５Ｂに向けて第１スイッチング素子２０Ａのソース２２、第１スイッチング素子２０Ａのゲート２３、共通のドレイン２１、第２スイッチング素子２０Ｂのゲート２３、第２スイッチング素子２０Ｂのソース２２がこの順に配置されている。
　第３スイッチング素子２０Ｃおよび第４スイッチング素子２０Ｄにおいては、ｘ方向において第２部分２５Ｂから第３部分２５Ｃに向けて第３スイッチング素子２０Ｃのソース２２、第３スイッチング素子２０Ｃのゲート２３、共通のドレイン２１、第４スイッチング素子２０Ｄのゲート２３、第４スイッチング素子２０Ｄのソース２２がこの順に配置されている。
　・上記実施形態において、バックゲートガードリング２５から一対の第４部分２５Ｄのうち少なくとも一方を省略してもよい。
　・上記実施形態では、保護素子１０は、一対のスイッチング素子２０１，２０２を保護するための保護素子であったが、これに限られない。たとえば、保護素子１０は、ＬＳＩを保護するための保護素子であってもよい。要するに、保護素子１０は、半導体装置等の電子部品の保護素子であればよい。
　［付記］
　上記実施形態および上記各変更例から把握できる技術的思想を以下に記載する。
　（付記１）
　ｎ型のＭＯＳＦＥＴによって構成され、互いに並列に接続された状態で一列に並んで配置された複数のスイッチング素子と、
　前記複数のスイッチング素子を囲むバックゲートガードリングと、を備え、
　前記複数のスイッチング素子は、第１スイッチング素子と、第２スイッチング素子とを含み、
　前記バックゲートガードリングは、第１部分と、第２部分とを含み、
　前記第１部分、前記第１スイッチング素子、前記第２スイッチング素子、および前記第２部分の順で配置され、
　前記第１スイッチング素子のソースは、前記第１スイッチング素子のゲートよりも前記第１部分の近くに配置されており、
　前記第２スイッチング素子のソースは、前記第２スイッチング素子のゲートよりも前記第２部分の近くに配置されている
　保護素子。
　（付記２）
　前記第１スイッチング素子のソースと前記第１部分との間の距離と、前記第２スイッチング素子のソースと前記第２部分との間の距離とは互いに等しい
　付記１に記載の保護素子。
　（付記３）
　前記各スイッチング素子のドレインは、個別に設けられている
　付記１または２に記載の保護素子。
　（付記４）
　前記各スイッチング素子の前記ドレイン、前記ゲート、および前記ソースは、前記複数のスイッチング素子の配列方向に沿って配置されている
　付記３に記載の保護素子。
　（付記５）
　前記第１スイッチング素子および前記第２スイッチング素子の配列方向において前記第１部分から前記第２部分に向けて前記第１スイッチング素子のソース、ゲート、ドレインはこの順に配列されており、
　前記第１スイッチング素子および前記第２スイッチング素子の配列方向において前記第１部分から前記第２部分に向けて前記第２スイッチング素子のドレイン、ゲート、ソースはこの順に配列されている
　付記４に記載の保護素子。
　（付記６）
　前記第１スイッチング素子のドレインと前記第２スイッチング素子のドレインとは、共通のドレインとして設けられている
　付記１または２に記載の保護素子。
　（付記７）
　前記各スイッチング素子の前記ソース、前記ゲート、および前記共通のドレインは、前記複数のスイッチング素子の配列方向に沿って配置されている
　付記６に記載の保護素子。
　（付記８）
　前記第１スイッチング素子および前記第２スイッチング素子においては、前記第１スイッチング素子および前記第２スイッチング素子の配列方向において前記第１部分から前記第２部分に向けて前記第１スイッチング素子のソース、前記第１スイッチング素子のゲート、前記共通のドレイン、前記第２スイッチング素子のゲート、前記第２スイッチング素子のソースがこの順に配置されている
　付記７に記載の保護素子。
　１０…保護素子
　２０…スイッチング素子
　２０Ａ…第１スイッチング素子
　２０Ｂ…第２スイッチング素子
　２０Ｃ…第３スイッチング素子
　２０Ｄ…第４スイッチング素子
　２１…ドレイン
　２２…ソース
　２３…ゲート
　２５…バックゲートガードリング
　２５Ａ…第１部分
　２５Ｂ…第２部分
　２５Ｃ…第３部分

Claims (10)

  1. 　ｎ型のＭＯＳＦＥＴによって構成され、互いに並列に接続された状態で一方向に並んで配置された複数のスイッチング素子と、
    　前記複数のスイッチング素子を囲むバックゲートガードリングと、
    を備え、
    　前記複数のスイッチング素子は、順に並んで配置された第１スイッチング素子、第２スイッチング素子、第３スイッチング素子、および第４スイッチング素子を含み、
    　前記バックゲートガードリングは、
    　前記第１スイッチング素子における前記第２スイッチング素子とは反対側の隣に配置された第１部分と、
    　前記第２スイッチング素子と前記第３スイッチング素子との間に配置された第２部分と、
    　前記第４スイッチング素子における前記第３スイッチング素子とは反対側の隣に配置された第３部分と、
    を備え、
    　前記第１スイッチング素子のソースは、前記第１スイッチング素子のゲートよりも前記第１部分の近くに配置されており、
    　前記第２スイッチング素子のソースは、前記第２スイッチング素子のゲートよりも前記第２部分の近くに配置されており、
    　前記第３スイッチング素子のソースは、前記第３スイッチング素子のゲートよりも前記第２部分の近くに配置されている
    　保護素子。
  2. 　前記第４スイッチング素子のソースは、前記第４スイッチング素子のゲートよりも前記第３部分の近くに配置されている
    　請求項１に記載の保護素子。
  3. 　前記第１スイッチング素子のソースと前記第１部分との間の距離と、前記第２スイッチング素子のソースと前記第２部分との間の距離と、前記第３スイッチング素子のソースと前記第２部分との間の距離と、前記第４スイッチング素子のソースと前記第３部分との間の距離とは互いに等しい
    　請求項２に記載の保護素子。
  4. 　平面視において、前記第２部分は、前記複数のスイッチング素子の配列方向と直交する方向に延びる１本の帯状に形成されている
    　請求項１～３のいずれか一項に記載の保護素子。
  5. 　前記各スイッチング素子のドレインは、個別に設けられている
    　請求項１～４のいずれか一項に記載の保護素子。
  6. 　前記各スイッチング素子の前記ドレイン、前記ゲート、および前記ソースは、前記複数のスイッチング素子の配列方向に沿って配置されている
    　請求項５に記載の保護素子。
  7. 　前記複数のスイッチング素子の配列方向において前記第１部分から前記第２部分に向けて前記第１スイッチング素子のソース、ゲート、ドレインはこの順に配列されており、
    　前記複数のスイッチング素子の配列方向において前記第１部分から前記第２部分に向けて前記第２スイッチング素子のドレイン、ゲート、ソースはこの順に配列されており、
    　前記複数のスイッチング素子の配列方向において前記第２部分から前記第３部分に向けて前記第３スイッチング素子のソース、ゲート、ドレインはこの順に配列されており、
    　前記複数のスイッチング素子の配列方向において前記第２部分から前記第３部分に向けて前記第４スイッチング素子のドレイン、ゲート、ソースはこの順に配列されている
    　請求項６に記載の保護素子。
  8. 　前記第１スイッチング素子のドレインと前記第２スイッチング素子のドレインとは、共通の第１ドレインとして設けられており、
    　前記第３スイッチング素子のドレインと前記第４スイッチング素子のドレインとは、共通の第２ドレインとして設けられている
    　請求項１～４のいずれか一項に記載の保護素子。
  9. 　前記各スイッチング素子の前記ソース、前記ゲート、前記第１ドレイン、および前記第２ドレインは、前記複数のスイッチング素子の配列方向に沿って配置されている
    　請求項８に記載の保護素子。
  10. 　前記第１スイッチング素子および前記第２スイッチング素子においては、前記複数のスイッチング素子の配列方向において前記第１部分から前記第２部分に向けて前記第１スイッチング素子のソース、前記第１スイッチング素子のゲート、前記第１ドレイン、前記第２スイッチング素子のゲート、前記第２スイッチング素子のソースがこの順に配置されており、
    　前記第３スイッチング素子および前記第４スイッチング素子においては、前記複数のスイッチング素子の配列方向において前記第２部分から前記第３部分に向けて前記第３スイッチング素子のソース、前記第３スイッチング素子のゲート、前記第２ドレイン、前記第４スイッチング素子のゲート、前記第４スイッチング素子のソースがこの順に配置されている
    　請求項９に記載の保護素子。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030202307A1 (en) * 2002-04-26 2003-10-30 Kei-Kang Hung Semiconductor device with ESD protection
JP2004128052A (ja) * 2002-09-30 2004-04-22 Mitsumi Electric Co Ltd 半導体装置
US20060091465A1 (en) * 2004-10-29 2006-05-04 Shiao-Shien Chen Layout of semiconductor device with substrate-triggered esd protection
JP2007019413A (ja) * 2005-07-11 2007-01-25 Toshiba Corp 保護回路用半導体装置
JP2008205772A (ja) * 2007-02-20 2008-09-04 Fujitsu Ltd Ｉ／ｏ回路
US20170117267A1 (en) * 2015-10-27 2017-04-27 Nxp B.V. Electrostatic discharge protection device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3729082B2 (ja) 2001-04-25 2005-12-21 日本電信電話株式会社 半導体保護回路
US6949806B2 (en) * 2003-10-16 2005-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Electrostatic discharge protection structure for deep sub-micron gate oxide
JP2006074012A (ja) * 2004-08-06 2006-03-16 Renesas Technology Corp 双方向型静電気放電保護素子
JP5010158B2 (ja) * 2006-03-09 2012-08-29 オンセミコンダクター・トレーディング・リミテッド 半導体装置
US9013842B2 (en) * 2011-01-10 2015-04-21 Infineon Technologies Ag Semiconductor ESD circuit and method
JP5297495B2 (ja) 2011-05-02 2013-09-25 ルネサスエレクトロニクス株式会社 静電気放電保護素子

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030202307A1 (en) * 2002-04-26 2003-10-30 Kei-Kang Hung Semiconductor device with ESD protection
JP2004128052A (ja) * 2002-09-30 2004-04-22 Mitsumi Electric Co Ltd 半導体装置
US20060091465A1 (en) * 2004-10-29 2006-05-04 Shiao-Shien Chen Layout of semiconductor device with substrate-triggered esd protection
JP2007019413A (ja) * 2005-07-11 2007-01-25 Toshiba Corp 保護回路用半導体装置
JP2008205772A (ja) * 2007-02-20 2008-09-04 Fujitsu Ltd Ｉ／ｏ回路
US20170117267A1 (en) * 2015-10-27 2017-04-27 Nxp B.V. Electrostatic discharge protection device

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