WO2022118445A1 - ドハティ増幅器 - Google Patents

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phase delay
output
circuit
transmission line
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PCT/JP2020/045111
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善伸 佐々木
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三菱電機株式会社
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Definitions

  • the present disclosure relates to a Doherty amplifier that is compact and capable of wideband operation.
  • the input high frequency input signal is divided into two signals, one is input to the carrier amplifier and the other is input to the peak amplifier.
  • the carrier amplifier operates, for example, with a class A or class AB bias and constantly amplifies the input signal.
  • the peak amplifier operates with a class C bias and amplifies an input signal having a predetermined power or more.
  • the input signal is small, the peak amplifier is not operating, so the impedance of the peak amplifier seen from the synthesis point is almost open.
  • the output impedance of the carrier amplifier is modulated by the phase delay circuit and becomes several times larger, and the saturated output becomes low, but it operates with high efficiency.
  • the peak amplifier also operates at high output, it can be considered that the impedance at the synthesis point is divided into the carrier amplifier side and the peak amplifier side. Therefore, the impedance at the synthesis point on the carrier amplifier side becomes high. Along with this, the output impedance of the transistor becomes low, so that the output power becomes large.
  • a Doherty amplifier that has realized miniaturization by positively using the parasitic capacitance on the drain side of the transistor to reduce the number of component points has been proposed (see, for example, Patent Document 1).
  • a line of n ⁇ 180 degrees when viewed from the drain electrode is arranged in the output circuit of the peak amplifier, and a line of (n-1) ⁇ 180 + 90 degrees is arranged in the output circuit of the carrier amplifier.
  • Amplifiers have also been proposed.
  • the present disclosure has been made to solve the above-mentioned problems, and the purpose of the present disclosure is to obtain a compact Doherty amplifier capable of wideband operation.
  • the Doherty amplifier includes a distributor that distributes an input signal to the first and second input signals, a first input phase delay circuit that delays the first input signal, and the second input signal.
  • a carrier amplifier having a second input phase delay circuit for delaying, a carrier amplifier having a first transistor for amplifying the output signal of the first input phase delay circuit, and an output signal of the second input phase delay circuit are amplified.
  • a peak amplifier having a second transistor, a first output phase delay circuit that delays the output signal of the carrier amplifier, a second output phase delay circuit that delays the output signal of the peak amplifier, and the first output phase delay circuit.
  • the first input phase delay circuit, the carrier amplifier, and the second The passing phase of the path passing through the output phase delay circuit and the passing phase of the path passing through the second input phase delay circuit, the peak amplifier, and the second output phase delay circuit are the same in the operating band, and the first The parasitic capacitance on the drain side of the transistor and the first output phase delay circuit form a 90-degree line at the center frequency of the operating band when viewed from the first transistor, and are on the drain side of the second transistor.
  • the parasitic capacitance and the second output phase delay circuit form a 0 degree line at the center frequency as seen from the second transistor, and the second transistor seen from the synthesis point when the peak amplifier is off.
  • the value obtained by dividing the susceptibility of the circuit composed of the second output phase delay circuit by the frequency has a positive gradient with respect to the frequency.
  • the parasitic capacitance on the drain side of the first transistor of the carrier amplifier and the first output phase delay circuit form a 90-degree line
  • the parasitic capacitance on the drain side of the second transistor of the peak amplifier and the second The output phase delay circuit constitutes a 0 degree line.
  • the parasitic capacitance of the transistor is positively used to reduce the number of component points.
  • the circuit does not include a long electric line, the circuit becomes small.
  • the value obtained by dividing the susceptance of the circuit composed of the second transistor and the second output phase delay circuit as seen from the synthesis point when the peak amplifier is off by the frequency has a positive slope with respect to the frequency. ..
  • the phase difference between the carrier amplifier side and the peak amplifier side can be suppressed to be small over a wide band. Therefore, it is possible to obtain wideband characteristics in both the saturated operation and the back-off operation.
  • FIG. It is a circuit diagram which shows the Doherty amplifier which concerns on Embodiment 1.
  • FIG. It is a figure which shows the frequency dependence of the value which divided the susceptance of the circuit which comprises the 2nd transistor and the 2nd output phase delay circuit which concerns on Embodiment 1 by frequency.
  • FIG. It is a figure which shows the specific example of a compensation circuit. It is a figure which shows the characteristic at the time of saturation when the output circuit of a carrier amplifier does not include a compensation circuit. It is a figure which shows the characteristic at the time of a back-off when the output circuit of a carrier amplifier does not include a compensation circuit.
  • FIG. 1 It is a figure which shows the band characteristic in the saturated state of the output circuit of the Doherty amplifier which concerns on Embodiment 1.
  • FIG. It is a figure which shows the band characteristic at the time of the back-off operation of the output circuit of the Doherty amplifier which concerns on Embodiment 1.
  • FIG. It is a figure which shows the band characteristic at the time of the back-off of the conventional Doherty amplifier.
  • FIG. 1 shows the equivalent circuit of the output circuit of Embodiment 2 at the time of back-off. It is a figure which shows the output circuit of the Doherty amplifier which concerns on Embodiment 3. It is a figure which shows the passing characteristic of the 1st output phase delay circuit of the Doherty amplifier which concerns on Embodiment 3.
  • FIG. It is a circuit diagram which shows the output circuit of the carrier amplifier and the peak amplifier of the Doherty amplifier which concerns on Embodiment 4.
  • FIG. is a circuit diagram which shows the output circuit of the carrier amplifier and the peak amplifier of the Doherty amplifier which concerns on Embodiment 5. It is a figure which shows the passing characteristic of the Doherty amplifier which concerns on Embodiment 4.
  • FIG. 1 shows the output circuit of the Doherty amplifier which concerns on Embodiment 3.
  • FIG. It is a circuit diagram which shows the output circuit of the carrier amplifier and the peak amplifier of the Doherty amplifier which concerns on Embodiment 4.
  • FIG. shows the output circuit
  • the Doherty amplifier according to the embodiment will be described with reference to the drawings.
  • the same or corresponding components may be designated by the same reference numerals and the description may be omitted.
  • FIG. 1 is a circuit diagram showing a Doherty amplifier according to the first embodiment.
  • the circuit 8 is formed on a high frequency substrate.
  • the distributor 1 distributes the input signal from the input terminal IN to the carrier amplifier 4 and the peak amplifier 5 so that the power becomes a desired value.
  • This distribution ratio increases as the difference between the average power and the peak power of the input signal increases.
  • the carrier amplifier 4 operates with, for example, a class A or class AB bias and constantly amplifies the input signal.
  • the peak amplifier 5 operates with a class C bias and amplifies an input signal having a predetermined power or more.
  • the first input phase delay circuit 2 delays the first input signal and inputs it to the carrier amplifier 4.
  • the second input phase delay circuit 3 delays the second input signal and inputs it to the peak amplifier 5.
  • the carrier amplifier 4 has an input matching circuit 9 and a first transistor 10.
  • the peak amplifier 5 has an input matching circuit 11 and a second transistor 12.
  • the first transistor 10 and the second transistor 12 are, for example, FETs (Field effect transistors).
  • the first transistor 10 amplifies the output signal of the first input phase delay circuit 2 input via the input matching circuit 9.
  • the second transistor 12 amplifies the output signal of the second input phase delay circuit 3 input via the input matching circuit 11.
  • the first output phase delay circuit 6 delays the output signal of the carrier amplifier 4.
  • the second output phase delay circuit 7 delays the output signal of the peak amplifier 5.
  • the output terminal of the first output phase delay circuit 6 and the output terminal of the second output phase delay circuit 7 are directly connected at the synthesis point 13.
  • An impedance conversion circuit 8 is connected between the synthesis point 13 and the output terminal OUT.
  • the impedance conversion circuit 8 converts the output impedance of the synthesis point 13 of the output of the first output phase delay circuit 6 and the output of the second output phase delay circuit 7.
  • the passing phase of the path passing through the circuit 7 is the same in the operating band.
  • the parasitic capacitance Cdsc on the drain side of the first transistor 10 and the first output phase delay circuit 6 form a 90-degree line at the center frequency of the operating band when viewed from the first transistor 10. Therefore, the phase difference between the output signal of the first transistor 10 and the output signal of the first output phase delay circuit 6 not including the parasitic capacitance Cdsc becomes 90 degrees at the center frequency fc of the operating band.
  • the phase difference is slightly deviated from 90 degrees in the actual design. In particular, when optimizing the double wave circuit, the characteristics may be improved by slightly shifting the phase difference from 90 degrees.
  • the parasitic capacitance Cdsp on the drain side of the second transistor 12 and the second output phase delay circuit 7 form a 0 degree line at the center frequency when viewed from the second transistor 12. Therefore, the phase difference between the output signal of the second transistor 12 and the output signal of the second output phase delay circuit 7 that does not include the parasitic capacitance Cdsp becomes 0 degrees at the center frequency fc.
  • FIG. 2 is a diagram showing the frequency dependence of the value obtained by dividing the susceptance of the circuit composed of the second transistor and the second output phase delay circuit according to the first embodiment by the frequency. It can be seen that the value obtained by dividing the susceptance by the frequency increases with the frequency.
  • FIG. 3 is a circuit diagram showing an output circuit of the carrier amplifier at the time of saturation operation of the Doherty amplifier according to the first embodiment.
  • the frequency characteristics of the output circuit of the carrier amplifier 4 affect the frequency characteristics of the entire amplifier. If the band of the output circuit of the carrier amplifier 4 is narrow, the characteristics of the entire Doherty amplifier will be narrow, and if the band is wide, the characteristics of the entire Doherty amplifier will be wide.
  • a Doherty amplifier having a frequency in the band of 3.3 GHz to 3.7 GHz will be described as an example.
  • TC1 indicates a terminal at the true drain end that does not contain the parasitic component of the first transistor 10 of the carrier amplifier 4.
  • TC2 indicates the terminal of the synthesis point 13.
  • the impedance of the terminal TC1 is adjusted to match Roc, and the impedance of the terminal TC2 is adjusted to match Rjc.
  • Cdsc is the parasitic capacitance at the drain end of the first transistor 10 of the carrier amplifier 4.
  • the compensation circuit Cmp1 has a passing phase of 0 degrees with respect to the center frequency fc, and the value obtained by dividing the susceptance by the frequency has a positive slope with respect to the frequency.
  • the circuit including the parasitic capacitance Cdsc, the first output phase delay circuit 6, and the compensation circuit Cmp1 is adjusted so that the characteristic impedance is ⁇ (Roc ⁇ Rjc) and the electrical length is equivalent to 90 degrees at the center frequency fc.
  • the impedance of TC2 is Rjc / (1 + n) (however, n is the distribution ratio), and the impedance of TC1 is Roc ⁇ (1 + n).
  • FIG. 4 is a diagram showing a specific example of the compensation circuit.
  • a specific example on the left side is a parallel inductor, and the value obtained by dividing the susceptance of this circuit by the frequency f is -1 / 2 ⁇ f 2 L.
  • the specific example in the center is a short stub, and the value obtained by dividing the susceptance of this circuit by the frequency f is -1 / Z l ftan (kf).
  • a specific example on the right side is a shunt LC circuit, and the value obtained by dividing the susceptance of this circuit by the frequency f is 2 ⁇ C / (1-4 ⁇ 2 f 2 CL). In either case, the value of susceptance divided by frequency increases with frequency.
  • FIG. 5 is a diagram showing the characteristics at the time of saturation when the output circuit of the carrier amplifier does not include the compensation circuit.
  • FIG. 6 is a diagram showing the characteristics at the time of backoff when the output circuit of the carrier amplifier does not include the compensation circuit. It can be seen that the wide band performance is obtained at the time of saturation, but the band is narrow at the time of backoff.
  • FIG. 7 is a diagram showing the characteristics at the time of saturation when the output circuit of the carrier amplifier includes a compensation circuit.
  • FIG. 8 is a diagram showing characteristics at the time of backoff when the output circuit of the carrier amplifier includes a compensation circuit. It can be seen that the wide band performance is obtained at the time of backoff, but the band is narrow at the time of saturated operation.
  • the output circuit of the carrier amplifier includes the compensation circuit Cmp1 at the time of backoff and does not include the compensation circuit Cmp1 at the time of saturation, it is a Doherty amplifier capable of wideband operation.
  • FIG. 9 is a diagram for explaining the behavior of the carrier amplifier and the peak amplifier at the time of saturation.
  • TP1 indicates a true drain end terminal that does not contain the parasitic component of the second transistor 12 of the peak amplifier 5.
  • TP2 indicates the terminal of the synthesis point 13.
  • the impedance of the terminal TP1 is adjusted to match Roc / n, and the impedance of the terminal TP2 is adjusted to match Rjc / n.
  • Cdsp is the parasitic capacitance at the drain end of the second transistor 12 of the peak amplifier 5.
  • the configurations of the first input phase delay circuit 2 and the second input phase delay circuit 3 are adjusted so that the passing phase of the path passing through the output phase delay circuit 7 of the above is the same in the operating band.
  • the operation at the time of saturation can be considered as a parallel operation of the circuit on the carrier amplifier 4 side and the circuit on the peak amplifier 5 side, as shown in FIG. Therefore, since the compensation circuit Cmp1 is not included in the path of the carrier amplifier 4, the wideband characteristic is obtained as shown in FIG.
  • 10 and 11 are circuit diagrams showing specific examples of the Doherty amplifier according to the first embodiment.
  • the numbers on the lower left side of the first input phase delay circuit 2, the second input phase delay circuit 3, the first output phase delay circuit 6, and the second output phase delay circuit 7 in the figure are the center frequency fc. Indicates the passing phase of.
  • the number on the upper right indicates the deviation of the passing phase from the center frequency fc at the lower limit frequency fl.
  • the lower right number indicates the deviation of the passing phase from the center frequency fc at the upper limit frequency fh. Positive values of these numbers indicate phase lag and negative values indicate phase advance.
  • the in-band deviation of the compensation circuit Po is ⁇ 5 degrees.
  • the compensation circuit Ci is inserted in the first input phase delay circuit 2.
  • the passing phase is 0 at the center frequency fc
  • the phase deviations at the lower limit frequency fl and the upper limit frequency fh are ⁇ 5 degrees and +5 degrees, respectively.
  • the compensation circuit Ci can be realized by an LC circuit or the like that resonates with fc connected in parallel. The deviation in the band can be easily adjusted by changing the ratio of L and C.
  • the second input phase delay circuit 3 and the first output phase delay circuit 6 are composed of a 90-degree line. In the band of 3.3 to 3.7 GHz, the non-band is about 11%, so the in-band deviation is about 10 degrees.
  • the phases of the input phase delay circuit and the output phase delay circuit may be taken into consideration.
  • the delay due to the first input phase delay circuit 2 and the first output phase delay circuit 6 on the carrier amplifier 4 side is 90 ⁇ 10 degrees.
  • the delay due to the second input phase delay circuit 3 and the second output phase delay circuit 7 on the peak amplifier 5 side is also 90 ⁇ 10 degrees. Therefore, since the carrier amplifier 4 and the peak amplifier 5 operate in the same phase, it can be considered that they operate independently of each other. At this time, since the compensation circuit is not included in the first output phase delay circuit 6 of the carrier amplifier 4, wideband operation can be realized. Similarly, the peak amplifier 5 side can also realize wideband operation.
  • a 45-degree high-pass filter HPF
  • a 45 degree low pass filter LPF
  • the HPF can be composed of, for example, a parallel inductor and a series capacitor.
  • the LPF can be composed of, for example, a capacitor in parallel and an inductor in series.
  • the in-band deviation of the LPF and HPF phases is about half that of the 90-degree phase shifter.
  • the delay due to the first input phase delay circuit 2 and the first output phase delay circuit 6 on the carrier amplifier 4 side is 45 ⁇ 7.5 degrees.
  • the delay due to the second input phase delay circuit 3 and the second output phase delay circuit 7 on the peak amplifier 5 side is also 45 ⁇ 7.5 degrees.
  • the carrier amplifier 4 and the peak amplifier 5 operate in the same phase, they can be considered independently of each other. At this time, since the compensation circuit is not included in the first output phase delay circuit 6 of the carrier amplifier 4, wideband operation can be realized. Similarly, the peak amplifier 5 side can also realize wideband operation.
  • the phase deviation can be adjusted by adjusting the phase of the LPF and the HPF.
  • the LPF is deleted and the delay of the LPF is set to 0 degrees
  • the delay in the HPF is set to ⁇ 90 degrees.
  • the passing phase on the carrier amplifier 4 side and the passing phase on the peak amplifier 5 side become 0 ⁇ 10 degrees, and in-phase operation can be realized.
  • the LPF, the HPF and the resonance circuit it is possible to cope with the change in the passing characteristics in the various second output phase delay circuits 7.
  • FIG. 12 is a diagram for explaining the behavior of the carrier amplifier and the peak amplifier at the time of backoff. Since the second transistor 12 of the peak amplifier 5 is in the off state, the terminal TP1 is at the open end. Further, when viewed from the synthesis point 13, the value obtained by dividing the susceptance of the 0-degree line composed of the parasitic capacitance Cdsp of the second transistor 12 and the second output phase delay circuit 7 by the frequency increases with the frequency. Therefore, as shown in FIG. 3, the compensation circuit Cmp1 is added, so that the wideband characteristic is obtained as shown in FIG.
  • FIG. 13 is a diagram showing band characteristics in a saturated state of the output circuit of the Doherty amplifier according to the first embodiment.
  • FIG. 14 is a diagram showing band characteristics during backoff operation of the output circuit of the Doherty amplifier according to the first embodiment. Assuming that the pass characteristic deteriorates by 0.2 dB as a measure of the wide bandwidth, it can be seen that a band of about 1 GHz can be obtained in both cases.
  • FIG. 15 is a diagram showing the band characteristics of the conventional Doherty amplifier at the time of backoff. It can be seen that the band at the point where the pass characteristic deteriorates by 0.2 dB is as narrow as 500 MHz because the compensation circuit cannot be inserted.
  • the parasitic capacitance on the drain side of the first transistor 10 of the carrier amplifier 4 and the first output phase delay circuit 6 form a 90-degree line
  • the second peak amplifier 5 is the second.
  • the parasitic capacitance on the drain side of the transistor 12 and the second output phase delay circuit 7 form a 0 degree line. In this way, the parasitic capacitance of the transistor is positively used to reduce the number of component points. Moreover, since the circuit does not include a long electric line, the circuit becomes small.
  • the peak amplifier 5 when the peak amplifier 5 is off, the value obtained by dividing the susceptance of the circuit composed of the second transistor 12 and the second output phase delay circuit 7 as seen from the synthesis point 13 by the frequency has a positive slope with respect to the frequency. Have. As a result, the phase difference between the carrier amplifier 4 side and the peak amplifier 5 side can be suppressed to be small over a wide band. Therefore, it is possible to obtain wideband characteristics in both the saturated operation and the back-off operation.
  • FIG. 16 is a diagram showing the frequency dependence of the value obtained by dividing the susceptance of the second output phase delay circuit according to the second embodiment by the frequency.
  • the second output phase delay circuit 7 has a value obtained by dividing the susceptance X of the second output phase delay circuit 7 in the configuration of the first embodiment by the frequency so as to have a constant value at the center frequency fc. Circuit configuration is set.
  • FIG. 17 is a diagram showing an equivalent circuit of the output circuit of the second embodiment at the time of saturated output.
  • the circuit constants are adjusted so that the parasitic capacitance Cdsc of the transistor of the carrier amplifier 4, the susceptance X1 of the first output phase delay circuit 6 and the first output phase delay circuit 6 becomes a 90-degree line at the center frequency.
  • the circuit constants are adjusted so that the parasitic capacitance Cdsp of the transistor of the peak amplifier 5, the susceptance X2 of the second output phase delay circuit 7 and the second output phase delay circuit 7 becomes a 0 degree line at the center frequency.
  • susceptance X1 is X
  • the value of susceptance X2 is ⁇ X
  • the susceptance X1 on the carrier amplifier side is a part of the output delay circuit on the peak amplifier side in an equivalent circuit. Further, by making the phase from the input to the synthesis point the same on the carrier amplifier side and the peak amplifier side, it functions as an independent circuit as shown in FIG.
  • FIG. 18 is a diagram showing an equivalent circuit of the output circuit of the second embodiment at the time of backoff.
  • the parasitic capacitance Cdssp of the second transistor 12 on the peak amplifier 5 side, the second output phase delay circuit 7, and the susceptance X2 function as compensation circuits.
  • the value of susceptance X1 is X
  • the value of susceptance X2 is ⁇ X, and they cancel each other out. It should be noted that the susceptance X1 and the susceptance X2 are virtual existences and do not physically exist.
  • the function of the present embodiment is the same as that of the first embodiment, and it is possible to obtain wideband characteristics in both the saturation operation and the backoff operation as in the first embodiment. Further, since the carrier amplifier 4 and the peak amplifier 5 share a certain susceptance without including a circuit having a long electric length, the circuit becomes small. In addition, the degree of freedom in circuit configuration is increased, and the slope of the frequency characteristic of the value obtained by dividing the susceptance by the frequency can be adjusted.
  • FIG. 19 is a diagram showing an output circuit of the Doherty amplifier according to the third embodiment.
  • the first output phase delay circuit 6 has a wire W1, a transmission line TL1, TL2, TL3, and capacitances C1 and C2.
  • One end of the wire W1 is connected to the drain of the first transistor 10 of the carrier amplifier 4.
  • One end of the transmission line TL1 is connected to the other end of the wire W1.
  • One end of the transmission line TL2 is connected to the other end of the transmission line TL1.
  • a pad Vd_C that applies a drain voltage to the first transistor 10 is connected to a connection point between the capacitance C1 and the transmission line TL2.
  • the capacity C1 for DC cut is connected between the other end of the transmission line TL2 and the grounding point.
  • One end of the transmission line TL3 is connected to the connection portion between the transmission line TL1 and the transmission line TL2, and the other end of the transmission line TL3 is connected to the synthesis point 13.
  • the capacitance C2 is connected between the other end of the transmission line TL3 and the grounding point.
  • the length of the transmission line TL1 is longer than the length of the transmission line TL3.
  • the circuit is set so that the passing phase from the drain of the first transistor 10 to the synthesis point 13 is 90 degrees at the center frequency fc.
  • the second output phase delay circuit 7 has a wire W2, a transmission line TL4, TL5, and capacitances C3, C4, C5.
  • One end of the wire W2 is connected to the drain of the second transistor 12.
  • One end of the transmission line TL4 is connected to the other end of the wire W2.
  • the capacity C3 for DC cut is connected between the other end of the transmission line TL4 and the grounding point.
  • a pad Vd_p that applies a drain voltage to the second transistor 12 is connected to a connection point between the capacitance C3 and the transmission line TL4.
  • One end of the capacitance C4 is connected to the connection point between the wire W2 and the transmission line TL4, and the other end of the capacitance C4 is connected to the synthesis point 13.
  • One end of the transmission line TL5 is connected to the other end of the capacitance C4.
  • the capacity C5 for DC cut is connected between the other end of the transmission line TL5 and the grounding point.
  • the circuit is set so that the passing phase from the drain of the second transistor 12 to the synthesis point 13 is 0 degrees at the center frequency fc.
  • the impedance conversion circuit 8 has a transmission line TL6 and capacitances C6 and C7. One end of the transmission line TL6 is connected to the synthesis point 13. The capacitance C6 is connected between the other end of the transmission line TL6 and the grounding point. The capacitance C7 is connected between the other end of the transmission line TL6 and the output terminal OUT.
  • FIG. 20 is a diagram showing the pass characteristics of the first output phase delay circuit of the Doherty amplifier according to the third embodiment.
  • the characteristic a is a characteristic when the length of the transmission line L1 is longer than the transmission line L3
  • the characteristic b is a characteristic when the length of the transmission line L1 is shorter than the transmission line L3. It can be seen that when the length of the transmission line L1 is longer than that of the transmission line L3, the first output phase delay circuit 6 itself has a wide band.
  • FIG. 21 is a circuit diagram showing an output circuit of a carrier amplifier and a peak amplifier of the Doherty amplifier according to the fourth embodiment.
  • the capacitance C2 is removed from the first output phase delay circuit 6 of the third embodiment, and the transmission line TL5 and the capacitance C5 are removed from the second output phase delay circuit 7.
  • the circuit constant By adjusting the circuit constant, the same function as that of the third embodiment can be exhibited. Since the number of circuit elements has been reduced as compared with the fourth embodiment, further miniaturization is possible.
  • FIG. 22 is a circuit diagram showing the output circuits of the carrier amplifier and the peak amplifier of the Doherty amplifier according to the fifth embodiment.
  • the transmission line TL4 of the fourth embodiment is connected between two transmission lines TL41 and TL42 connected in series and a connection point and a grounding point of the transmission lines TL41 and TL42. It is replaced with.
  • FIG. 23 is a diagram showing the passage characteristics of the Doherty amplifier according to the fourth embodiment.
  • FIG. 24 is a diagram showing the frequency dependence of the value obtained by dividing the susceptance of the Doherty amplifier according to the fourth embodiment by the frequency. The band is wider than that of the conventional circuit, but narrower than that of the first embodiment. This is because the slope of the value obtained by dividing the susceptance of the output circuit of the peak amplifier 5 by the frequency is not sufficient.
  • the transmission line TL4 of the fourth embodiment is replaced with the transmission lines TL41, TL42 and the capacity C31.
  • the T-type transmission line including the transmission lines TL41 and TL42 and the capacitance C31 is set so that the characteristics at the center frequency fc are the same as those of the transmission line TL4 of the third embodiment.
  • FIG. 25 is a circuit diagram showing an output circuit of a carrier amplifier and a peak amplifier of the Doherty amplifier according to the sixth embodiment.
  • the fifth embodiment can have the same bandwidth as that of the third embodiment, but the pass loss outside the band becomes large.
  • the transmission line TL4 and the capacitance C31 of the fifth embodiment are connected to a plurality of transmission lines TL41, TL42, TL43 connected in series, and the connection point and the grounding point of the adjacent transmission lines. It is replaced with a plurality of capacities C31 and C32 connected to each other.
  • a plurality of capacitances By using a plurality of capacitances in this way, unnecessary resonance does not occur in the vicinity of the band, so that a wider band characteristic than in the fifth embodiment can be realized.
  • Other configurations and effects are the same as those of the first embodiment.
  • 1 Distributor 2 1st input phase delay circuit, 3 2nd input phase delay circuit, 4 carrier amplifier, 5 peak amplifier, 6 1st output phase delay circuit, 7 2nd output phase delay circuit, 8 impedance Conversion circuit, 10 first transistor, 12 second transistor, 13 synthesis point, C1, C2, C3, C4, C5, C31, C32 capacitance, TL1, TL2, TL3, TL4, TL5, TL41, TL42, TL43 transmission Line, W1, W2 wire

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Abstract

第１の入力位相遅延回路（２）とキャリア増幅器（４）と第２の出力位相遅延回路（７）を通る経路の通過位相と、第２の入力位相遅延回路（３）とピーク増幅器（５）と第２の出力位相遅延回路（７）を通る経路の通過位相が動作帯域において同じとなる。第１のトランジスタ（１０）のドレイン側の寄生容量と第１の出力位相遅延回路（６）は、第１のトランジスタ（１０）から見て、動作帯域の中心周波数において９０度線路を構成する。第２のトランジスタ（１２）のドレイン側の寄生容量と第２の出力位相遅延回路（７）は、第２のトランジスタ（１２）から見て、中心周波数において０度線路を構成する。ピーク増幅器５がオフ時に合成点（１３）から見た第２のトランジスタ（１２）と第２の出力位相遅延回路（７）で構成される回路のサセプタンスを周波数で除した値が周波数に対して正の傾きを有する。

Description

ドハティ増幅器
　本開示は、小型で広帯域動作が可能なドハティ増幅器に関する。
　近年の地上マイクロ波通信及び移動体通信では、信号の多重化、複数チャンネルの共通増幅を多用するようになっている。この場合、信号を増幅する増幅器の飽和出力電力と信号のピーク電力との差が増加するため、信号歪みが増加し増幅器の動作効率が低下する。そこで、ピーク電力と平均電力との差が大きい場合でも増幅器を高効率に動作させるために、ドハティ増幅器に代表される負荷変調増幅器が用いられることがある。
　ドハティ増幅器では、入力した高周波入力信号が２つの信号に分配され、一方はキャリア増幅器に入力され、他方はピーク増幅器に入力される。キャリア増幅器は例えばＡ級又はＡＢ級バイアスで動作し入力信号を常に増幅する。一方、ピーク増幅器はＣ級バイアスで動作し所定の電力以上の入力信号を増幅する。入力信号が小さいとき、ピーク増幅器は動作していないため、合成点から見たピーク増幅器のインピーダンスはほぼ開放となる。このとき、キャリア増幅器の出力インピーダンスは位相遅延回路により変調され、数倍となり、飽和出力は低くなるが、高効率に動作する。
　また、高出力時にはピーク増幅器も動作するため、合成点でのインピーダンスはキャリア増幅器側とピーク増幅器側に分割されているとみなすことができる。従って、キャリア増幅器側の合成点でのインピーダンスは高くなる。それに伴い、トランジスタの出力インピーダンスは低くなるため、出力電力は大きくなる。
　最近では、移動体通信のさらなる進化により、５Ｇに代表されるように多くの増幅器をアンテナ一面に並べて動作させるシステムが出てきたため、小型で広帯域なドハティ増幅器がさらに求められるようになってきている。例えば、トランジスタのドレイン側の寄生容量を積極的に用いて構成要素点数を削減することにより小型化を実現したドハティ増幅器が提案されている（例えば、特許文献１参照）。また、広帯域動作を実現するため、ピーク増幅器の出力回路にドレイン電極から見てｎ×１８０度の線路を配置し、キャリア増幅器の出力回路に（ｎ－１）×１８０＋９０度の線路を配置したドハティ増幅器も提案されている。
日本特開２０１０－５０６１１号公報
　トランジスタの寄生容量を用いた従来のドハティ増幅器では、回路要素が少ないため、広帯域動作を実現することは困難であった。また、ピーク増幅器側とキャリア増幅器側に線路を配置したドハティ増幅器では、回路サイズが非常に大きくなる。従って、従来は小型で広帯域なドハティ増幅器を得ることは難しかった。
　本開示は、上述のような課題を解決するためになされたもので、その目的は小型で広帯域動作が可能なドハティ増幅器を得るものである。
　本開示に係るドハティ増幅器は、入力信号を第１及び第２の入力信号に分配する分配器と、前記第１の入力信号を遅延させる第１の入力位相遅延回路と、前記第２の入力信号を遅延させる第２の入力位相遅延回路と、前記第１の入力位相遅延回路の出力信号を増幅する第１のトランジスタを有するキャリア増幅器と、前記第２の入力位相遅延回路の出力信号を増幅する第２のトランジスタを有するピーク増幅器と、前記キャリア増幅器の出力信号を遅延させる第１の出力位相遅延回路と、前記ピーク増幅器の出力信号を遅延させる第２の出力位相遅延回路と、前記第１の出力位相遅延回路の出力と前記第２の出力位相遅延回路の出力の合成点の出力インピーダンスを変換するインピーダンス変換回路とを備え、前記第１の入力位相遅延回路と前記キャリア増幅器と前記第２の出力位相遅延回路を通る経路の通過位相と、前記第２の入力位相遅延回路と前記ピーク増幅器と前記第２の出力位相遅延回路を通る経路の通過位相が動作帯域において同じとなり、前記第１のトランジスタのドレイン側の寄生容量と前記第１の出力位相遅延回路は、前記第１のトランジスタから見て、前記動作帯域の中心周波数において９０度線路を構成し、前記第２のトランジスタのドレイン側の寄生容量と前記第２の出力位相遅延回路は、前記第２のトランジスタから見て、前記中心周波数において０度線路を構成し、前記ピーク増幅器がオフ時に前記合成点から見た前記第２のトランジスタと前記第２の出力位相遅延回路で構成される回路のサセプタンスを周波数で除した値が周波数に対して正の傾きを有することを特徴とする。
　本開示では、キャリア増幅器の第１のトランジスタのドレイン側の寄生容量と第１の出力位相遅延回路が９０度線路を構成し、ピーク増幅器の第２のトランジスタのドレイン側の寄生容量と第２の出力位相遅延回路が０度線路を構成する。このようにトランジスタの寄生容量を積極的に用いて構成要素点数を削減している。また、電気長の長い線路を含まないため、回路が小型となる。また、ピーク増幅器がオフ時に合成点から見た第２のトランジスタと第２の出力位相遅延回路で構成される回路のサセプタンスを周波数で除した値が周波数に対して正の傾きを有している。これにより、キャリア増幅器側とピーク増幅器側の位相差を広帯域にわたって小さく抑えることができる。従って、飽和動作時とバックオフ動作時の両方において広帯域な特性を得ることができる。
実施の形態１に係るドハティ増幅器を示す回路図である。 実施の形態１に係る第２のトランジスタと第２の出力位相遅延回路で構成される回路のサセプタンスを周波数で除した値の周波数依存性を示す図である。 実施の形態１に係るドハティ増幅器の飽和動作時のキャリア増幅器の出力回路を示す回路図である。 補償回路の具体例を示す図である。 キャリア増幅器の出力回路が補償回路を含まない場合の飽和時の特性を示す図である。 キャリア増幅器の出力回路が補償回路を含まない場合のバックオフ時の特性を示す図である。 キャリア増幅器の出力回路が補償回路を含む場合の飽和時の特性を示す図である。 キャリア増幅器の出力回路が補償回路を含む場合のバックオフ時の特性を示す図である。 飽和時のキャリア増幅器とピーク増幅器の挙動を説明するための図である。 実施の形態１に係るドハティ増幅器の具体例を示す回路図である。 実施の形態１に係るドハティ増幅器の具体例を示す回路図である。 バックオフ時のキャリア増幅器とピーク増幅器の挙動を説明するための図である。 実施の形態１に係るドハティ増幅器の出力回路の飽和状態時の帯域特性を示す図である。 実施の形態１に係るドハティ増幅器の出力回路のバックオフ動作時の帯域特性を示す図である。 従来のドハティ増幅器のバックオフ時の帯域特性を示す図である。 実施の形態２に係る第２の出力位相遅延回路のサセプタンスを周波数で除した値の周波数依存性を示す図である。 飽和出力時における実施の形態２の出力回路の等価回路を示す図である。 バックオフ時における実施の形態２の出力回路の等価回路を示す図である。 実施形態３に係るドハティ増幅器の出力回路を示す図である。 実施形態３に係るドハティ増幅器の第１の出力位相遅延回路の通過特性を示す図である。 実施の形態４に係るドハティ増幅器のキャリア増幅器とピーク増幅器の出力回路を示す回路図である。 実施の形態５に係るドハティ増幅器のキャリア増幅器とピーク増幅器の出力回路を示す回路図である。 実施の形態４に係るドハティ増幅器の通過特性を示す図である。 実施の形態４に係るドハティ増幅器のサセプタンスを周波数で除した値の周波数依存性を示す図である。 実施の形態６に係るドハティ増幅器のキャリア増幅器とピーク増幅器の出力回路を示す回路図である。
　実施の形態に係るドハティ増幅器について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
　図１は、実施の形態１に係るドハティ増幅器を示す回路図である。分配器１、第１の入力位相遅延回路２、第２の入力位相遅延回路３、キャリア増幅器４、ピーク増幅器５、第１の出力位相遅延回路６、第２の出力位相遅延回路７、インピーダンス変換回路８が高周波基板上に形成されている。
　分配器１は、入力端子ＩＮからの入力信号を、電力が所望の値になるようにキャリア増幅器４及びピーク増幅器５に分配する。この分配比は入力信号の平均電力とピーク電力との差が大きいほど大きくなる。ここでは、キャリア増幅器４に分配する第１の入力信号の電力とピーク増幅器５に分配する第２の入力信号の電力の比を１：ｎ（＝１．４）とする。キャリア増幅器４は例えばＡ級又はＡＢ級バイアスで動作し、入力信号を常に増幅する。ピーク増幅器５はＣ級バイアスで動作し、所定の電力以上の入力信号を増幅する。
　第１の入力位相遅延回路２は第１の入力信号を遅延させてキャリア増幅器４に入力する。第２の入力位相遅延回路３は第２の入力信号を遅延させてピーク増幅器５に入力する。キャリア増幅器４は、入力整合回路９と第１のトランジスタ１０を有する。ピーク増幅器５は、入力整合回路１１と第２のトランジスタ１２を有する。第１のトランジスタ１０及び第２のトランジスタ１２は例えばＦＥＴ（Field effect transistor）である。
　第１のトランジスタ１０は、入力整合回路９を介して入力した第１の入力位相遅延回路２の出力信号を増幅する。第２のトランジスタ１２は、入力整合回路１１を介して入力した第２の入力位相遅延回路３の出力信号を増幅する。
　第１の出力位相遅延回路６はキャリア増幅器４の出力信号を遅延させる。第２の出力位相遅延回路７はピーク増幅器５の出力信号を遅延させる。第１の出力位相遅延回路６の出力端子と第２の出力位相遅延回路７の出力端子は合成点１３で直接的に接続されている。合成点１３と出力端子ＯＵＴとの間にインピーダンス変換回路８が接続されている。インピーダンス変換回路８は、第１の出力位相遅延回路６の出力と第２の出力位相遅延回路７の出力の合成点１３の出力インピーダンスを変換する。
　キャリア増幅器４とピーク増幅器５がともに動作している場合、動作周波帯域内でキャリア増幅器４を通る経路とピーク増幅器５を通る経路の通過位相の差は極力小さくする必要がある。このため、第１の入力位相遅延回路２及び第２の入力位相遅延回路３には、飽和動作時、入力端子ＩＮからキャリア増幅器４側を通過して合成点１３に至る経路と、入力端子ＩＮからピーク増幅器５側を通過して合成点１３に至る経路の通過位相の差が広帯域にわたって小さくなるような補正回路（不図示）を設けている。従って、第１の入力位相遅延回路２とキャリア増幅器４と第２の出力位相遅延回路７を通る経路の通過位相と、第２の入力位相遅延回路３とピーク増幅器５と第２の出力位相遅延回路７を通る経路の通過位相が動作帯域において同じとなる。
　第１のトランジスタ１０のドレイン側の寄生容量Ｃｄｓｃと第１の出力位相遅延回路６は、第１のトランジスタ１０から見て、動作帯域の中心周波数において９０度線路を構成する。従って、寄生容量Ｃｄｓｃを含まない第１のトランジスタ１０の出力信号と第１の出力位相遅延回路６の出力信号の位相差が動作帯域の中心周波数ｆｃにおいて９０度になる。なお、当該位相差は実際の設計では９０度から少しずれている。特に、２倍波用回路を最適化する際に当該位相差を９０度から若干ずらすことで特性が良くなる場合がある。
　第２のトランジスタ１２のドレイン側の寄生容量Ｃｄｓｐと第２の出力位相遅延回路７は、第２のトランジスタ１２から見て、中心周波数において０度線路を構成する。従って、寄生容量Ｃｄｓｐを含まない第２のトランジスタ１２の出力信号と第２の出力位相遅延回路７の出力信号の位相差が中心周波数ｆｃにおいて０度になる。
　ピーク増幅器５がオフ時に合成点１３から見た第２のトランジスタ１２と第２の出力位相遅延回路７で構成される回路のサセプタンスを周波数で除した値が周波数に対して正の傾きを有するように第２の出力位相遅延回路７を構成する。図２は、実施の形態１に係る第２のトランジスタと第２の出力位相遅延回路で構成される回路のサセプタンスを周波数で除した値の周波数依存性を示す図である。サセプタンスを周波数で除した値が周波数とともに増加していることが分かる。
　図３は、実施の形態１に係るドハティ増幅器の飽和動作時のキャリア増幅器の出力回路を示す回路図である。ドハティ増幅器において、キャリア増幅器４の出力回路の周波数特性が増幅器全体の周波数特性に影響を与える。キャリア増幅器４の出力回路の帯域が狭ければドハティ増幅器全体の特性も狭帯域となり、広ければドハティ増幅器全体の特性も広帯域となる。以下、例として周波数３．３ＧＨｚ～３．７ＧＨｚの帯域のドハティ増幅器を用いて説明する。
　ＴＣ１は、キャリア増幅器４の第１のトランジスタ１０の寄生成分を含まない真性のドレイン端のターミナルを示す。ＴＣ２は合成点１３のターミナルを示す。ターミナルＴＣ１のインピーダンスはＲｏｃ、ターミナルＴＣ２のインピーダンスはＲｊｃにマッチングするように調整する。Ｃｄｓｃはキャリア増幅器４の第１のトランジスタ１０のドレイン端の寄生容量である。補償回路Ｃｍｐ１は、中心周波数ｆｃに対して通過位相０度であり、サセプタンスを周波数で除した値が周波数に対して正の傾きを有するような回路である。寄生容量Ｃｄｓｃ、第１の出力位相遅延回路６、補償回路Ｃｍｐ１からなる回路は、特性インピーダンスが√（Ｒｏｃ・Ｒｊｃ）、電気長が中心周波数ｆｃにおいて９０度と等価となるように調整する。
　一方、ドハティ増幅器のバックオフ動作時には、ピーク増幅器５はオフ状態なのでＴＣ２のインピーダンスはＲｊｃ／（１＋ｎ）（ただし、ｎは分配比）となり、ＴＣ１のインピーダンスはＲｏｃ・（１＋ｎ）となる。
　図４は、補償回路の具体例を示す図である。左側の具体例は並列のインダクタであり、この回路のサセプタンスを周波数ｆで除した値は－１／２πｆ２Ｌとなる。中央の具体例はショートスタブであり、この回路のサセプタンスを周波数ｆで除した値は－１／Ｚｌｆｔａｎ（ｋｆ）となる。右側の具体例はシャントのＬＣ回路であり、この回路のサセプタンスを周波数ｆで除した値は２πＣ／（１－４π２ｆ２ＣＬ）となる。何れの場合もサセプタンスを周波数で除した値は周波数とともに増加する。
　図５は、キャリア増幅器の出力回路が補償回路を含まない場合の飽和時の特性を示す図である。図６は、キャリア増幅器の出力回路が補償回路を含まない場合のバックオフ時の特性を示す図である。飽和時には広帯域性能が得られているが、バックオフ時には狭帯域になっていることが分かる。
　図７は、キャリア増幅器の出力回路が補償回路を含む場合の飽和時の特性を示す図である。図８は、キャリア増幅器の出力回路が補償回路を含む場合のバックオフ時の特性を示す図である。バックオフ時には広帯域性能が得られているが、飽和動作時には狭帯域になっていることが分かる。
　以上のことから、キャリア増幅器の出力回路がバックオフ時には補償回路Ｃｍｐ１を含み、飽和時には補償回路Ｃｍｐ１を含まなければ、広帯域動作が可能なドハティ増幅器となることが分かる。
　続いて、実施の形態１に係るドハティ増幅器の動作を説明する。図９は、飽和時のキャリア増幅器とピーク増幅器の挙動を説明するための図である。ＴＰ１は、ピーク増幅器５の第２のトランジスタ１２の寄生成分を含まない真性のドレイン端のターミナルを示す。ＴＰ２は合成点１３のターミナルを示す。ターミナルＴＰ１のインピーダンスはＲｏｃ／ｎ、ターミナルＴＰ２のインピーダンスはＲｊｃ／ｎにマッチングするように調整する。Ｃｄｓｐはピーク増幅器５の第２のトランジスタ１２のドレイン端の寄生容量である。
　本実施の形態では、第１の入力位相遅延回路２とキャリア増幅器４と第２の出力位相遅延回路７を通る経路の通過位相と、第２の入力位相遅延回路３とピーク増幅器５と第２の出力位相遅延回路７を通る経路の通過位相が動作帯域において同じになるように、第１の入力位相遅延回路２と第２の入力位相遅延回路３の構成を調整している。これにより、飽和時の動作は、図９に示すように、キャリア増幅器４側の回路とピーク増幅器５側の回路の並列動作と考えることができる。従って、キャリア増幅器４の経路に補償回路Ｃｍｐ１を含まないため、図５に示すように広帯域特性となる。
　図１０及び図１１は、実施の形態１に係るドハティ増幅器の具体例を示す回路図である。図中の第１の入力位相遅延回路２、第２の入力位相遅延回路３、第１の出力位相遅延回路６、第２の出力位相遅延回路７内の下段左側の数字は、中心周波数ｆｃでの通過位相を示す。その右上の数字は、下限周波数ｆｌにおける通過位相の中心周波数ｆｃからの偏差を示す。右下の数字は、上限周波数ｆｈにおける通過位相の中心周波数ｆｃからの偏差を示す。これらの数字で正の値は位相遅れを示し、負の値は位相進みを示す。ここでは補償回路Ｐｏの帯域内偏差が±５度である場合を考える。
　図１０では、第１の入力位相遅延回路２に補償回路Ｃｉが挿入されている。補償回路Ｃｉは、中心周波数ｆｃにおいて通過位相が０であり、下限周波数ｆｌと上限周波数ｆｈでの位相偏差がそれぞれ－５度、＋５度である。補償回路Ｃｉは、並列に接続されたｆｃで共振するＬＣ回路などで実現可能である。帯域内の偏差はＬとＣの比率を変えることにより容易に調整できる。第２の入力位相遅延回路３及び第１の出力位相遅延回路６は９０度線路で構成されている。３．３～３．７ＧＨｚの帯域では非帯域約１１％であるから帯域内偏差はほぼ１０度となる。キャリア増幅器４の通過位相とピーク増幅器５の通過位相が同じとすると、入力位相遅延回路と出力位相遅延回路の位相を考慮すればよい。キャリア増幅器４側の第１の入力位相遅延回路２と第１の出力位相遅延回路６による遅延は９０±１０度である。これに対して、ピーク増幅器５側の第２の入力位相遅延回路３と第２の出力位相遅延回路７による遅延は同様に９０±１０度である。従って、キャリア増幅器４とピーク増幅器５は同相で動作するため、相互に独立して動作すると考えることができる。この時、キャリア増幅器４の第１の出力位相遅延回路６には補償回路が含まれないため、広帯域動作を実現できる。同様にピーク増幅器５側も広帯域動作を実現できる。
　図１１では第１の入力位相遅延回路２に４５度のハイパスフィルタ（ＨＰＦ）を用いている。第２の入力位相遅延回路３に４５度のローパスフィルタ（ＬＰＦ）を用いている。ＨＰＦは、例えば並列のインダクタと直列のキャパシタで構成できる。ＬＰＦは、例えば並列のキャパシタと直列のインダクタで構成できる。ＬＰＦ及びＨＰＦの位相の帯域内偏差は９０度移相器の半分程度となる。キャリア増幅器４側の第１の入力位相遅延回路２と第１の出力位相遅延回路６による遅延は４５±７．５度である。これに対して、ピーク増幅器５側の第２の入力位相遅延回路３と第２の出力位相遅延回路７による遅延は同様に４５±７．５度である。従って、キャリア増幅器４とピーク増幅器５は同相で動作するため、相互に独立して考えることができる。この時、キャリア増幅器４の第１の出力位相遅延回路６には補償回路が含まれないため、広帯域動作を実現できる。同様にピーク増幅器５側も広帯域動作を実現できる。
　ＬＰＦとＨＰＦにおいて第２の出力位相遅延回路７での偏差が±５度からずれている場合、ＬＰＦとＨＰＦの位相を調整することにより位相偏差を調整することが可能となる。例えば、第２の出力位相遅延回路７での偏差が±１０度である場合、ＬＰＦを削除してＬＰＦの遅延を０度とし、ＨＰＦでの遅延を－９０度とする。これにより、キャリア増幅器４側の通過位相とピーク増幅器５側の通過位相は０±１０度となり同相動作を実現できる。また、ＬＰＦ、ＨＰＦ及び共振回路の組み合わせにより、さまざまな第２の出力位相遅延回路７での通過特性変化に対応可能である。
　図１２は、バックオフ時のキャリア増幅器とピーク増幅器の挙動を説明するための図である。ピーク増幅器５の第２のトランジスタ１２はオフ状態であるため、ターミナルＴＰ１は開放端となる。また、合成点１３から見たとき、第２のトランジスタ１２の寄生容量Ｃｄｓｐと第２の出力位相遅延回路７で構成される０度線路のサセプタンスを周波数で除した値は周波数とともに増加する。従って、図３に示すように補償回路Ｃｍｐ１が付加された状態となるため、図８に示すように広帯域特性となる。
　図１３は、実施の形態１に係るドハティ増幅器の出力回路の飽和状態時の帯域特性を示す図である。図１４は、実施の形態１に係るドハティ増幅器の出力回路のバックオフ動作時の帯域特性を示す図である。広帯域性の目安を通過特性が０．２ｄＢ劣化する点とすると、両者ともに約１ＧＨｚの帯域が得られることが分かる。
　図１５は、従来のドハティ増幅器のバックオフ時の帯域特性を示す図である。補償回路を入れることができないため、通過特性が０．２ｄＢ劣化する点の帯域は５００ＭＨｚと狭いことが分かる。
　以上説明したように、本実施の形態では、キャリア増幅器４の第１のトランジスタ１０のドレイン側の寄生容量と第１の出力位相遅延回路６が９０度線路を構成し、ピーク増幅器５の第２のトランジスタ１２のドレイン側の寄生容量と第２の出力位相遅延回路７が０度線路を構成する。このようにトランジスタの寄生容量を積極的に用いて構成要素点数を削減している。また、電気長の長い線路を含まないため、回路が小型となる。
　また、ピーク増幅器５がオフ時に合成点１３から見た第２のトランジスタ１２と第２の出力位相遅延回路７で構成される回路のサセプタンスを周波数で除した値が周波数に対して正の傾きを有している。これにより、キャリア増幅器４側とピーク増幅器５側の位相差を広帯域にわたって小さく抑えることができる。従って、飽和動作時とバックオフ動作時の両方において広帯域な特性を得ることができる。
実施の形態２．
　図１６は、実施の形態２に係る第２の出力位相遅延回路のサセプタンスを周波数で除した値の周波数依存性を示す図である。本実施の形態では、実施の形態１の構成における第２の出力位相遅延回路７のサセプタンスＸを周波数で除した値が中心周波数ｆｃにおいて一定の値を有するように第２の出力位相遅延回路７の回路構成が設定されている。
　図１７は、飽和出力時における実施の形態２の出力回路の等価回路を示す図である。キャリア増幅器４のトランジスタの寄生容量Ｃｄｓｃ、第１の出力位相遅延回路６及び第１の出力位相遅延回路６のサセプタンスＸ１が中心周波数にて９０度線路となるように回路定数が調整されている。ピーク増幅器５のトランジスタの寄生容量Ｃｄｓｐ、第２の出力位相遅延回路７及び第２の出力位相遅延回路７のサセプタンスＸ２が中心周波数にて０度線路となるように回路定数が調整されている。ここで、サセプタンスＸ１の値はＸ、サセプタンスＸ２の値は－Ｘであり、合成点１１につながっていることから物理的には存在しない。キャリア増幅器側のサセプタンスＸ１は、等価回路的にピーク増幅器側出力遅延回路の一部である。また、キャリア増幅器側とピーク増幅器側の、入力から合成点までの位相を同じとすることにより図１７に示すように独立した回路として機能する。
　図１８は、バックオフ時における実施の形態２の出力回路の等価回路を示す図である。ピーク増幅器５側の第２のトランジスタ１２の寄生容量Ｃｄｓｐ、第２の出力位相遅延回路７、及びサセプタンスＸ２は補償回路として機能する。ここで、サセプタンスＸ１の値はＸであり、サセプタンスＸ２の値は－Ｘであり、互いに打ち消す関係にある。なお、サセプタンスＸ１及びサセプタンスＸ２は仮想的な存在であり、物理的には存在しない。
　本実施の形態の機能は実施の形態１と同様であり、実施の形態１と同様に飽和動作時とバックオフ動作時の両方において広帯域な特性を得ることができる。また、電気長の長い回路を含まず、キャリア増幅器４とピーク増幅器５が一定のサセプタンスを共有しているため、回路が小型となる。また、回路構成の自由度が増すとともに、サセプタンスを周波数で除した値の周波数特性の傾きを調整できる。
実施の形態３．
　図１９は、実施形態３に係るドハティ増幅器の出力回路を示す図である。第１の出力位相遅延回路６は、ワイヤＷ１、伝送線路ＴＬ１，ＴＬ２，ＴＬ３、容量Ｃ１，Ｃ２を有する。ワイヤＷ１の一端がキャリア増幅器４の第１のトランジスタ１０のドレインに接続されている。伝送線路ＴＬ１の一端がワイヤＷ１の他端に接続されている。伝送線路ＴＬ２の一端が伝送線路ＴＬ１の他端に接続されている。容量Ｃ１と伝送線路ＴＬ２との接続点に第１のトランジスタ１０にドレイン電圧を印加するパッドＶｄ＿Ｃが接続されている。ＤＣカット用の容量Ｃ１が伝送線路ＴＬ２の他端と接地点の間に接続されている。伝送線路ＴＬ３の一端が伝送線路ＴＬ１と伝送線路ＴＬ２の接続部に接続され、伝送線路ＴＬ３の他端が合成点１３に接続されている。容量Ｃ２が伝送線路ＴＬ３の他端と接地点の間に接続されている。伝送線路ＴＬ１の長さは伝送線路ＴＬ３の長さより長い。第１のトランジスタ１０のドレインから合成点１３までの通過位相が中心周波数ｆｃにおいて９０度となるように回路が設定されている。
　第２の出力位相遅延回路７は、ワイヤＷ２、伝送線路ＴＬ４，ＴＬ５、容量Ｃ３，Ｃ４，Ｃ５を有する。ワイヤＷ２の一端が第２のトランジスタ１２のドレインに接続されている。伝送線路ＴＬ４の一端がワイヤＷ２の他端に接続されている。ＤＣカット用の容量Ｃ３が伝送線路ＴＬ４の他端と接地点との間に接続されている。容量Ｃ３と伝送線路ＴＬ４との接続点に第２のトランジスタ１２にドレイン電圧を印加するパッドＶｄ＿ｐが接続されている。容量Ｃ４の一端がワイヤＷ２と伝送線路ＴＬ４の接続点に接続され、容量Ｃ４の他端が合成点１３に接続されている。伝送線路ＴＬ５の一端が容量Ｃ４の他端に接続されている。ＤＣカット用の容量Ｃ５が伝送線路ＴＬ５の他端と接地点との間に接続されている。第２のトランジスタ１２のドレインから合成点１３までの通過位相が中心周波数ｆｃにおいて０度となるように回路が設定されている。
　インピーダンス変換回路８は、伝送線路ＴＬ６と容量Ｃ６，Ｃ７を有する。伝送線路ＴＬ６の一端が合成点１３に接続されている。容量Ｃ６が伝送線路ＴＬ６の他端と接地点に間に接続されている。容量Ｃ７が伝送線路ＴＬ６の他端と出力端子ＯＵＴの間に接続されている。
　本実施の形態の回路構成は実施の形態１と同様に機能するため、実施の形態１と同様の効果を得ることができる。また、伝送線路ＴＬ１の長さを伝送線路ＴＬ３より長く設定しているため、第１の出力位相遅延回路６に位相補償回路の機能も含まれる。図２０は、実施形態３に係るドハティ増幅器の第１の出力位相遅延回路の通過特性を示す図である。図中、特性ａは伝送線路Ｌ１の長さが伝送線路Ｌ３より長い場合の特性であり、特性ｂは伝送線路Ｌ１の長さが伝送線路Ｌ３より短い場合の特性である。伝送線路Ｌ１の長さが伝送線路Ｌ３より長いと、第１の出力位相遅延回路６自体が広帯域化することが分かる。
実施の形態４．
　図２１は、実施の形態４に係るドハティ増幅器のキャリア増幅器とピーク増幅器の出力回路を示す回路図である。実施の形態３の第１の出力位相遅延回路６から容量Ｃ２を除去し、第２の出力位相遅延回路７から伝送線路ＴＬ５及び容量Ｃ５を除去している。回路定数を調整することで実施の形態３と同様の機能を発揮できる。実施の形態４と比較して回路要素を削減したため、更なる小型化が可能となる。
実施の形態５．
　図２２は、実施の形態５に係るドハティ増幅器のキャリア増幅器とピーク増幅器の出力回路を示す回路図である。本実施の形態では、実施の形態４の伝送線路ＴＬ４を、直列に接続された２つの伝送線路ＴＬ４１，ＴＬ４２と、伝送線路ＴＬ４１，ＴＬ４２の接続点と接地点との間に接続された容量Ｃ３１とに置き換えている。
　上述の実施の形態４では回路要素を削減したために、若干広帯域特性が犠牲となる。広帯域特性は伝送線路ＴＬ４の特性インピーダンスを小さくし、長くすることで広帯域性を維持できるが、回路のサイズが大きくなる。図２３は、実施の形態４に係るドハティ増幅器の通過特性を示す図である。図２４は、実施の形態４に係るドハティ増幅器のサセプタンスを周波数で除した値の周波数依存性を示す図である。帯域は従来回路よりは広いが、実施の形態１よりも狭くなる。これは、ピーク増幅器５の出力回路のサセプタンスを周波数で除した値の傾きが十分でないことによる。
　これに対して、本実施の形態では、実施の形態４の伝送線路ＴＬ４を、伝送線路ＴＬ４１，ＴＬ４２と容量Ｃ３１に置き換えている。これにより、ピーク増幅器５の出力回路のサセプタンスを周波数で除した値の傾きを大きくすることができるため、実施の形態１と同等な広帯域特性が得ることができる。なお、伝送線路ＴＬ４１，ＴＬ４２と容量Ｃ３１からなるＴ型の伝送線路は、中心周波数ｆｃでの特性が実施の形態３の伝送線路ＴＬ４と同じになるように設定されている。
実施の形態６．
　図２５は、実施の形態６に係るドハティ増幅器のキャリア増幅器とピーク増幅器の出力回路を示す回路図である。実施の形態５は広帯域性を実施の形態３と同程度とすることが可能であるが、帯域外での通過損失が大きくなる。これに対して、本実施の形態では、実施の形態５の伝送線路ＴＬ４及び容量Ｃ３１を、直列に接続された複数の伝送線路ＴＬ４１，ＴＬ４２，ＴＬ４３と、隣接する伝送線路の接続点と接地点との間にそれぞれ接続された複数の容量Ｃ３１，Ｃ３２とに置き換えている。このように複数の容量を用いることで帯域近傍で不要な共振が生じないため、実施の形態５より広帯域な特性を実現できる。その他の構成及び効果は実施の形態１等と同様である。
１　分配器、２　第１の入力位相遅延回路、３　第２の入力位相遅延回路、４　キャリア増幅器、５　ピーク増幅器、６　第１の出力位相遅延回路、７　第２の出力位相遅延回路、８　インピーダンス変換回路、１０　第１のトランジスタ、１２　第２のトランジスタ、１３　合成点、Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ３１，Ｃ３２　容量、ＴＬ１，ＴＬ２，ＴＬ３，ＴＬ４，ＴＬ５，ＴＬ４１，ＴＬ４２，ＴＬ４３　伝送線路、Ｗ１，Ｗ２　ワイヤ

Claims (7)

  1. 　入力信号を第１及び第２の入力信号に分配する分配器と、
    　前記第１の入力信号を遅延させる第１の入力位相遅延回路と、
    　前記第２の入力信号を遅延させる第２の入力位相遅延回路と、
    　前記第１の入力位相遅延回路の出力信号を増幅する第１のトランジスタを有するキャリア増幅器と、
    　前記第２の入力位相遅延回路の出力信号を増幅する第２のトランジスタを有するピーク増幅器と、
    　前記キャリア増幅器の出力信号を遅延させる第１の出力位相遅延回路と、
    　前記ピーク増幅器の出力信号を遅延させる第２の出力位相遅延回路と、
    　前記第１の出力位相遅延回路の出力と前記第２の出力位相遅延回路の出力の合成点の出力インピーダンスを変換するインピーダンス変換回路とを備え、
    　前記第１の入力位相遅延回路と前記キャリア増幅器と前記第２の出力位相遅延回路を通る経路の通過位相と、前記第２の入力位相遅延回路と前記ピーク増幅器と前記第２の出力位相遅延回路を通る経路の通過位相が動作帯域において同じとなり、
    　　前記第１のトランジスタのドレイン側の寄生容量と前記第１の出力位相遅延回路は、前記第１のトランジスタから見て、前記動作帯域の中心周波数において９０度線路を構成し、
    　前記第２のトランジスタのドレイン側の寄生容量と前記第２の出力位相遅延回路は、前記第２のトランジスタから見て、前記中心周波数において０度線路を構成し、
    　前記ピーク増幅器がオフ時に前記合成点から見た前記第２のトランジスタと前記第２の出力位相遅延回路で構成される回路のサセプタンスを周波数で除した値が周波数に対して正の傾きを有することを特徴とするドハティ増幅器。
  2. 　前記第２の出力位相遅延回路のサセプタンスを周波数で除した値が前記中心周波数において一定の値を有し、
    　前記第２の出力位相遅延回路から前記サセプタンスを引いた回路において通過位相が前記中心周波数において０度であり、
    　前記第１の出力位相遅延回路に前記サセプタンスを付加した回路において通過位相が前記中心周波数において９０度となることを特徴とする請求項１に記載のドハティ増幅器。
  3. 　前記第１の出力位相遅延回路は、
    　前記第１のトランジスタのドレインに一端が接続された第１のワイヤと、
    　一端が前記第１のワイヤの他端に接続された第１の伝送線路と、
    　一端が前記第１の伝送線路の他端に接続された第２の伝送線路と、
    　前記第２の伝送線路の他端と接地点の間に接続された第１の容量と、
    　前記第１の伝送線路と前記第２の伝送線路の接続部に一端が接続され、他端が前記合成点に接続された第３の伝送線路とを有し、
    　前記第１のトランジスタの前記ドレインから前記合成点までの通過位相が前記中心周波数において９０度であり、
    　前記第２の出力位相遅延回路は、
    　一端が前記第２のトランジスタのドレインに接続された第２のワイヤと、
    　一端が前記第２のワイヤの他端に接続された第４の伝送線路と、
    　前記第４の伝送線路の他端と接地点との間に接続された第２の容量と、
    　一端が前記第２のワイヤと前記第４の伝送線路の接続点に接続され、他端が前記合成点に接続された第３の容量とを有し、
    　前記第２のトランジスタの前記ドレインから前記合成点までの通過位相が前記中心周波数において０度であることを特徴とする請求項１又は２に記載のドハティ増幅器。
  4. 　前記第１の伝送線路の長さは前記第３の伝送線路の長さより長いことを特徴とする請求項３に記載のドハティ増幅器。
  5. 　前記第１の出力位相遅延回路は、前記第３の伝送線路の他端と接地点の間に接続された第４の容量を更に有し、
    　前記第２の出力位相遅延回路は、一端が前記第３の容量の前記他端に接続された第５の伝送線路と、前記第５の伝送線路の他端と接地点との間に接続された第５の容量とを更に有することを特徴とする請求項３又は４に記載のドハティ増幅器。
  6. 　前記第４の伝送線路は、直列に接続された２つの伝送線路を有し、
    　前記第２の出力位相遅延回路は、前記２つの伝送線路の接続点と接地点との間に接続された第６の容量を更に有することを特徴とする請求項３又は４に記載のドハティ増幅器。
  7. 　前記第４の伝送線路は、直列に接続された複数の伝送線路を有し、
    　前記第２の出力位相遅延回路は、隣接する前記伝送線路の接続点と接地点との間にそれぞれ接続された複数の第６の容量を更に有することを特徴とする請求項３又は４に記載のドハティ増幅器。
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