WO2022118445A1 - ドハティ増幅器 - Google Patents

ドハティ増幅器 Download PDF

Info

Publication number
WO2022118445A1
WO2022118445A1 PCT/JP2020/045111 JP2020045111W WO2022118445A1 WO 2022118445 A1 WO2022118445 A1 WO 2022118445A1 JP 2020045111 W JP2020045111 W JP 2020045111W WO 2022118445 A1 WO2022118445 A1 WO 2022118445A1
Authority
WO
WIPO (PCT)
Prior art keywords
delay circuit
phase delay
output
circuit
transmission line
Prior art date
Application number
PCT/JP2020/045111
Other languages
English (en)
French (fr)
Inventor
善伸 佐々木
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to US18/004,440 priority Critical patent/US20230299721A1/en
Priority to PCT/JP2020/045111 priority patent/WO2022118445A1/ja
Priority to JP2022566589A priority patent/JPWO2022118445A1/ja
Priority to CN202080105811.1A priority patent/CN116325493A/zh
Publication of WO2022118445A1 publication Critical patent/WO2022118445A1/ja

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F1/00Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H03F1/0288Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers using a main and one or several auxiliary peaking amplifiers whereby the load is connected to the main amplifier using an impedance inverter, e.g. Doherty amplifiers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/66High-frequency adaptations
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F1/00Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/56Modifications of input or output impedances, not otherwise provided for
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/195High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/211Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only using a combination of several amplifiers
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/24Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages
    • H03F3/245Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages with semiconductor devices only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64Impedance arrangements
    • H01L2223/66High-frequency adaptations
    • H01L2223/6605High-frequency electrical connections
    • H01L2223/6611Wire connections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64Impedance arrangements
    • H01L2223/66High-frequency adaptations
    • H01L2223/6644Packaging aspects of high-frequency amplifiers
    • H01L2223/6655Matching arrangements, e.g. arrangement of inductive and capacitive components
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F2200/00Indexing scheme relating to amplifiers
    • H03F2200/222A circuit being added at the input of an amplifier to adapt the input impedance of the amplifier
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F2200/00Indexing scheme relating to amplifiers
    • H03F2200/387A circuit being added at the output of an amplifier to adapt the output impedance of the amplifier
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F2200/00Indexing scheme relating to amplifiers
    • H03F2200/451Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier

Definitions

  • the present disclosure relates to a Doherty amplifier that is compact and capable of wideband operation.
  • the input high frequency input signal is divided into two signals, one is input to the carrier amplifier and the other is input to the peak amplifier.
  • the carrier amplifier operates, for example, with a class A or class AB bias and constantly amplifies the input signal.
  • the peak amplifier operates with a class C bias and amplifies an input signal having a predetermined power or more.
  • the input signal is small, the peak amplifier is not operating, so the impedance of the peak amplifier seen from the synthesis point is almost open.
  • the output impedance of the carrier amplifier is modulated by the phase delay circuit and becomes several times larger, and the saturated output becomes low, but it operates with high efficiency.
  • the peak amplifier also operates at high output, it can be considered that the impedance at the synthesis point is divided into the carrier amplifier side and the peak amplifier side. Therefore, the impedance at the synthesis point on the carrier amplifier side becomes high. Along with this, the output impedance of the transistor becomes low, so that the output power becomes large.
  • a Doherty amplifier that has realized miniaturization by positively using the parasitic capacitance on the drain side of the transistor to reduce the number of component points has been proposed (see, for example, Patent Document 1).
  • a line of n ⁇ 180 degrees when viewed from the drain electrode is arranged in the output circuit of the peak amplifier, and a line of (n-1) ⁇ 180 + 90 degrees is arranged in the output circuit of the carrier amplifier.
  • Amplifiers have also been proposed.
  • the present disclosure has been made to solve the above-mentioned problems, and the purpose of the present disclosure is to obtain a compact Doherty amplifier capable of wideband operation.
  • the Doherty amplifier includes a distributor that distributes an input signal to the first and second input signals, a first input phase delay circuit that delays the first input signal, and the second input signal.
  • a carrier amplifier having a second input phase delay circuit for delaying, a carrier amplifier having a first transistor for amplifying the output signal of the first input phase delay circuit, and an output signal of the second input phase delay circuit are amplified.
  • a peak amplifier having a second transistor, a first output phase delay circuit that delays the output signal of the carrier amplifier, a second output phase delay circuit that delays the output signal of the peak amplifier, and the first output phase delay circuit.
  • the first input phase delay circuit, the carrier amplifier, and the second The passing phase of the path passing through the output phase delay circuit and the passing phase of the path passing through the second input phase delay circuit, the peak amplifier, and the second output phase delay circuit are the same in the operating band, and the first The parasitic capacitance on the drain side of the transistor and the first output phase delay circuit form a 90-degree line at the center frequency of the operating band when viewed from the first transistor, and are on the drain side of the second transistor.
  • the parasitic capacitance and the second output phase delay circuit form a 0 degree line at the center frequency as seen from the second transistor, and the second transistor seen from the synthesis point when the peak amplifier is off.
  • the value obtained by dividing the susceptibility of the circuit composed of the second output phase delay circuit by the frequency has a positive gradient with respect to the frequency.
  • the parasitic capacitance on the drain side of the first transistor of the carrier amplifier and the first output phase delay circuit form a 90-degree line
  • the parasitic capacitance on the drain side of the second transistor of the peak amplifier and the second The output phase delay circuit constitutes a 0 degree line.
  • the parasitic capacitance of the transistor is positively used to reduce the number of component points.
  • the circuit does not include a long electric line, the circuit becomes small.
  • the value obtained by dividing the susceptance of the circuit composed of the second transistor and the second output phase delay circuit as seen from the synthesis point when the peak amplifier is off by the frequency has a positive slope with respect to the frequency. ..
  • the phase difference between the carrier amplifier side and the peak amplifier side can be suppressed to be small over a wide band. Therefore, it is possible to obtain wideband characteristics in both the saturated operation and the back-off operation.
  • FIG. It is a circuit diagram which shows the Doherty amplifier which concerns on Embodiment 1.
  • FIG. It is a figure which shows the frequency dependence of the value which divided the susceptance of the circuit which comprises the 2nd transistor and the 2nd output phase delay circuit which concerns on Embodiment 1 by frequency.
  • FIG. It is a figure which shows the specific example of a compensation circuit. It is a figure which shows the characteristic at the time of saturation when the output circuit of a carrier amplifier does not include a compensation circuit. It is a figure which shows the characteristic at the time of a back-off when the output circuit of a carrier amplifier does not include a compensation circuit.
  • FIG. 1 It is a figure which shows the band characteristic in the saturated state of the output circuit of the Doherty amplifier which concerns on Embodiment 1.
  • FIG. It is a figure which shows the band characteristic at the time of the back-off operation of the output circuit of the Doherty amplifier which concerns on Embodiment 1.
  • FIG. It is a figure which shows the band characteristic at the time of the back-off of the conventional Doherty amplifier.
  • FIG. 1 shows the equivalent circuit of the output circuit of Embodiment 2 at the time of back-off. It is a figure which shows the output circuit of the Doherty amplifier which concerns on Embodiment 3. It is a figure which shows the passing characteristic of the 1st output phase delay circuit of the Doherty amplifier which concerns on Embodiment 3.
  • FIG. It is a circuit diagram which shows the output circuit of the carrier amplifier and the peak amplifier of the Doherty amplifier which concerns on Embodiment 4.
  • FIG. is a circuit diagram which shows the output circuit of the carrier amplifier and the peak amplifier of the Doherty amplifier which concerns on Embodiment 5. It is a figure which shows the passing characteristic of the Doherty amplifier which concerns on Embodiment 4.
  • FIG. 1 shows the output circuit of the Doherty amplifier which concerns on Embodiment 3.
  • FIG. It is a circuit diagram which shows the output circuit of the carrier amplifier and the peak amplifier of the Doherty amplifier which concerns on Embodiment 4.
  • FIG. shows the output circuit
  • the Doherty amplifier according to the embodiment will be described with reference to the drawings.
  • the same or corresponding components may be designated by the same reference numerals and the description may be omitted.
  • FIG. 1 is a circuit diagram showing a Doherty amplifier according to the first embodiment.
  • the circuit 8 is formed on a high frequency substrate.
  • the distributor 1 distributes the input signal from the input terminal IN to the carrier amplifier 4 and the peak amplifier 5 so that the power becomes a desired value.
  • This distribution ratio increases as the difference between the average power and the peak power of the input signal increases.
  • the carrier amplifier 4 operates with, for example, a class A or class AB bias and constantly amplifies the input signal.
  • the peak amplifier 5 operates with a class C bias and amplifies an input signal having a predetermined power or more.
  • the first input phase delay circuit 2 delays the first input signal and inputs it to the carrier amplifier 4.
  • the second input phase delay circuit 3 delays the second input signal and inputs it to the peak amplifier 5.
  • the carrier amplifier 4 has an input matching circuit 9 and a first transistor 10.
  • the peak amplifier 5 has an input matching circuit 11 and a second transistor 12.
  • the first transistor 10 and the second transistor 12 are, for example, FETs (Field effect transistors).
  • the first transistor 10 amplifies the output signal of the first input phase delay circuit 2 input via the input matching circuit 9.
  • the second transistor 12 amplifies the output signal of the second input phase delay circuit 3 input via the input matching circuit 11.
  • the first output phase delay circuit 6 delays the output signal of the carrier amplifier 4.
  • the second output phase delay circuit 7 delays the output signal of the peak amplifier 5.
  • the output terminal of the first output phase delay circuit 6 and the output terminal of the second output phase delay circuit 7 are directly connected at the synthesis point 13.
  • An impedance conversion circuit 8 is connected between the synthesis point 13 and the output terminal OUT.
  • the impedance conversion circuit 8 converts the output impedance of the synthesis point 13 of the output of the first output phase delay circuit 6 and the output of the second output phase delay circuit 7.
  • the passing phase of the path passing through the circuit 7 is the same in the operating band.
  • the parasitic capacitance Cdsc on the drain side of the first transistor 10 and the first output phase delay circuit 6 form a 90-degree line at the center frequency of the operating band when viewed from the first transistor 10. Therefore, the phase difference between the output signal of the first transistor 10 and the output signal of the first output phase delay circuit 6 not including the parasitic capacitance Cdsc becomes 90 degrees at the center frequency fc of the operating band.
  • the phase difference is slightly deviated from 90 degrees in the actual design. In particular, when optimizing the double wave circuit, the characteristics may be improved by slightly shifting the phase difference from 90 degrees.
  • the parasitic capacitance Cdsp on the drain side of the second transistor 12 and the second output phase delay circuit 7 form a 0 degree line at the center frequency when viewed from the second transistor 12. Therefore, the phase difference between the output signal of the second transistor 12 and the output signal of the second output phase delay circuit 7 that does not include the parasitic capacitance Cdsp becomes 0 degrees at the center frequency fc.
  • FIG. 2 is a diagram showing the frequency dependence of the value obtained by dividing the susceptance of the circuit composed of the second transistor and the second output phase delay circuit according to the first embodiment by the frequency. It can be seen that the value obtained by dividing the susceptance by the frequency increases with the frequency.
  • FIG. 3 is a circuit diagram showing an output circuit of the carrier amplifier at the time of saturation operation of the Doherty amplifier according to the first embodiment.
  • the frequency characteristics of the output circuit of the carrier amplifier 4 affect the frequency characteristics of the entire amplifier. If the band of the output circuit of the carrier amplifier 4 is narrow, the characteristics of the entire Doherty amplifier will be narrow, and if the band is wide, the characteristics of the entire Doherty amplifier will be wide.
  • a Doherty amplifier having a frequency in the band of 3.3 GHz to 3.7 GHz will be described as an example.
  • TC1 indicates a terminal at the true drain end that does not contain the parasitic component of the first transistor 10 of the carrier amplifier 4.
  • TC2 indicates the terminal of the synthesis point 13.
  • the impedance of the terminal TC1 is adjusted to match Roc, and the impedance of the terminal TC2 is adjusted to match Rjc.
  • Cdsc is the parasitic capacitance at the drain end of the first transistor 10 of the carrier amplifier 4.
  • the compensation circuit Cmp1 has a passing phase of 0 degrees with respect to the center frequency fc, and the value obtained by dividing the susceptance by the frequency has a positive slope with respect to the frequency.
  • the circuit including the parasitic capacitance Cdsc, the first output phase delay circuit 6, and the compensation circuit Cmp1 is adjusted so that the characteristic impedance is ⁇ (Roc ⁇ Rjc) and the electrical length is equivalent to 90 degrees at the center frequency fc.
  • the impedance of TC2 is Rjc / (1 + n) (however, n is the distribution ratio), and the impedance of TC1 is Roc ⁇ (1 + n).
  • FIG. 4 is a diagram showing a specific example of the compensation circuit.
  • a specific example on the left side is a parallel inductor, and the value obtained by dividing the susceptance of this circuit by the frequency f is -1 / 2 ⁇ f 2 L.
  • the specific example in the center is a short stub, and the value obtained by dividing the susceptance of this circuit by the frequency f is -1 / Z l ftan (kf).
  • a specific example on the right side is a shunt LC circuit, and the value obtained by dividing the susceptance of this circuit by the frequency f is 2 ⁇ C / (1-4 ⁇ 2 f 2 CL). In either case, the value of susceptance divided by frequency increases with frequency.
  • FIG. 5 is a diagram showing the characteristics at the time of saturation when the output circuit of the carrier amplifier does not include the compensation circuit.
  • FIG. 6 is a diagram showing the characteristics at the time of backoff when the output circuit of the carrier amplifier does not include the compensation circuit. It can be seen that the wide band performance is obtained at the time of saturation, but the band is narrow at the time of backoff.
  • FIG. 7 is a diagram showing the characteristics at the time of saturation when the output circuit of the carrier amplifier includes a compensation circuit.
  • FIG. 8 is a diagram showing characteristics at the time of backoff when the output circuit of the carrier amplifier includes a compensation circuit. It can be seen that the wide band performance is obtained at the time of backoff, but the band is narrow at the time of saturated operation.
  • the output circuit of the carrier amplifier includes the compensation circuit Cmp1 at the time of backoff and does not include the compensation circuit Cmp1 at the time of saturation, it is a Doherty amplifier capable of wideband operation.
  • FIG. 9 is a diagram for explaining the behavior of the carrier amplifier and the peak amplifier at the time of saturation.
  • TP1 indicates a true drain end terminal that does not contain the parasitic component of the second transistor 12 of the peak amplifier 5.
  • TP2 indicates the terminal of the synthesis point 13.
  • the impedance of the terminal TP1 is adjusted to match Roc / n, and the impedance of the terminal TP2 is adjusted to match Rjc / n.
  • Cdsp is the parasitic capacitance at the drain end of the second transistor 12 of the peak amplifier 5.
  • the configurations of the first input phase delay circuit 2 and the second input phase delay circuit 3 are adjusted so that the passing phase of the path passing through the output phase delay circuit 7 of the above is the same in the operating band.
  • the operation at the time of saturation can be considered as a parallel operation of the circuit on the carrier amplifier 4 side and the circuit on the peak amplifier 5 side, as shown in FIG. Therefore, since the compensation circuit Cmp1 is not included in the path of the carrier amplifier 4, the wideband characteristic is obtained as shown in FIG.
  • 10 and 11 are circuit diagrams showing specific examples of the Doherty amplifier according to the first embodiment.
  • the numbers on the lower left side of the first input phase delay circuit 2, the second input phase delay circuit 3, the first output phase delay circuit 6, and the second output phase delay circuit 7 in the figure are the center frequency fc. Indicates the passing phase of.
  • the number on the upper right indicates the deviation of the passing phase from the center frequency fc at the lower limit frequency fl.
  • the lower right number indicates the deviation of the passing phase from the center frequency fc at the upper limit frequency fh. Positive values of these numbers indicate phase lag and negative values indicate phase advance.
  • the in-band deviation of the compensation circuit Po is ⁇ 5 degrees.
  • the compensation circuit Ci is inserted in the first input phase delay circuit 2.
  • the passing phase is 0 at the center frequency fc
  • the phase deviations at the lower limit frequency fl and the upper limit frequency fh are ⁇ 5 degrees and +5 degrees, respectively.
  • the compensation circuit Ci can be realized by an LC circuit or the like that resonates with fc connected in parallel. The deviation in the band can be easily adjusted by changing the ratio of L and C.
  • the second input phase delay circuit 3 and the first output phase delay circuit 6 are composed of a 90-degree line. In the band of 3.3 to 3.7 GHz, the non-band is about 11%, so the in-band deviation is about 10 degrees.
  • the phases of the input phase delay circuit and the output phase delay circuit may be taken into consideration.
  • the delay due to the first input phase delay circuit 2 and the first output phase delay circuit 6 on the carrier amplifier 4 side is 90 ⁇ 10 degrees.
  • the delay due to the second input phase delay circuit 3 and the second output phase delay circuit 7 on the peak amplifier 5 side is also 90 ⁇ 10 degrees. Therefore, since the carrier amplifier 4 and the peak amplifier 5 operate in the same phase, it can be considered that they operate independently of each other. At this time, since the compensation circuit is not included in the first output phase delay circuit 6 of the carrier amplifier 4, wideband operation can be realized. Similarly, the peak amplifier 5 side can also realize wideband operation.
  • a 45-degree high-pass filter HPF
  • a 45 degree low pass filter LPF
  • the HPF can be composed of, for example, a parallel inductor and a series capacitor.
  • the LPF can be composed of, for example, a capacitor in parallel and an inductor in series.
  • the in-band deviation of the LPF and HPF phases is about half that of the 90-degree phase shifter.
  • the delay due to the first input phase delay circuit 2 and the first output phase delay circuit 6 on the carrier amplifier 4 side is 45 ⁇ 7.5 degrees.
  • the delay due to the second input phase delay circuit 3 and the second output phase delay circuit 7 on the peak amplifier 5 side is also 45 ⁇ 7.5 degrees.
  • the carrier amplifier 4 and the peak amplifier 5 operate in the same phase, they can be considered independently of each other. At this time, since the compensation circuit is not included in the first output phase delay circuit 6 of the carrier amplifier 4, wideband operation can be realized. Similarly, the peak amplifier 5 side can also realize wideband operation.
  • the phase deviation can be adjusted by adjusting the phase of the LPF and the HPF.
  • the LPF is deleted and the delay of the LPF is set to 0 degrees
  • the delay in the HPF is set to ⁇ 90 degrees.
  • the passing phase on the carrier amplifier 4 side and the passing phase on the peak amplifier 5 side become 0 ⁇ 10 degrees, and in-phase operation can be realized.
  • the LPF, the HPF and the resonance circuit it is possible to cope with the change in the passing characteristics in the various second output phase delay circuits 7.
  • FIG. 12 is a diagram for explaining the behavior of the carrier amplifier and the peak amplifier at the time of backoff. Since the second transistor 12 of the peak amplifier 5 is in the off state, the terminal TP1 is at the open end. Further, when viewed from the synthesis point 13, the value obtained by dividing the susceptance of the 0-degree line composed of the parasitic capacitance Cdsp of the second transistor 12 and the second output phase delay circuit 7 by the frequency increases with the frequency. Therefore, as shown in FIG. 3, the compensation circuit Cmp1 is added, so that the wideband characteristic is obtained as shown in FIG.
  • FIG. 13 is a diagram showing band characteristics in a saturated state of the output circuit of the Doherty amplifier according to the first embodiment.
  • FIG. 14 is a diagram showing band characteristics during backoff operation of the output circuit of the Doherty amplifier according to the first embodiment. Assuming that the pass characteristic deteriorates by 0.2 dB as a measure of the wide bandwidth, it can be seen that a band of about 1 GHz can be obtained in both cases.
  • FIG. 15 is a diagram showing the band characteristics of the conventional Doherty amplifier at the time of backoff. It can be seen that the band at the point where the pass characteristic deteriorates by 0.2 dB is as narrow as 500 MHz because the compensation circuit cannot be inserted.
  • the parasitic capacitance on the drain side of the first transistor 10 of the carrier amplifier 4 and the first output phase delay circuit 6 form a 90-degree line
  • the second peak amplifier 5 is the second.
  • the parasitic capacitance on the drain side of the transistor 12 and the second output phase delay circuit 7 form a 0 degree line. In this way, the parasitic capacitance of the transistor is positively used to reduce the number of component points. Moreover, since the circuit does not include a long electric line, the circuit becomes small.
  • the peak amplifier 5 when the peak amplifier 5 is off, the value obtained by dividing the susceptance of the circuit composed of the second transistor 12 and the second output phase delay circuit 7 as seen from the synthesis point 13 by the frequency has a positive slope with respect to the frequency. Have. As a result, the phase difference between the carrier amplifier 4 side and the peak amplifier 5 side can be suppressed to be small over a wide band. Therefore, it is possible to obtain wideband characteristics in both the saturated operation and the back-off operation.
  • FIG. 16 is a diagram showing the frequency dependence of the value obtained by dividing the susceptance of the second output phase delay circuit according to the second embodiment by the frequency.
  • the second output phase delay circuit 7 has a value obtained by dividing the susceptance X of the second output phase delay circuit 7 in the configuration of the first embodiment by the frequency so as to have a constant value at the center frequency fc. Circuit configuration is set.
  • FIG. 17 is a diagram showing an equivalent circuit of the output circuit of the second embodiment at the time of saturated output.
  • the circuit constants are adjusted so that the parasitic capacitance Cdsc of the transistor of the carrier amplifier 4, the susceptance X1 of the first output phase delay circuit 6 and the first output phase delay circuit 6 becomes a 90-degree line at the center frequency.
  • the circuit constants are adjusted so that the parasitic capacitance Cdsp of the transistor of the peak amplifier 5, the susceptance X2 of the second output phase delay circuit 7 and the second output phase delay circuit 7 becomes a 0 degree line at the center frequency.
  • susceptance X1 is X
  • the value of susceptance X2 is ⁇ X
  • the susceptance X1 on the carrier amplifier side is a part of the output delay circuit on the peak amplifier side in an equivalent circuit. Further, by making the phase from the input to the synthesis point the same on the carrier amplifier side and the peak amplifier side, it functions as an independent circuit as shown in FIG.
  • FIG. 18 is a diagram showing an equivalent circuit of the output circuit of the second embodiment at the time of backoff.
  • the parasitic capacitance Cdssp of the second transistor 12 on the peak amplifier 5 side, the second output phase delay circuit 7, and the susceptance X2 function as compensation circuits.
  • the value of susceptance X1 is X
  • the value of susceptance X2 is ⁇ X, and they cancel each other out. It should be noted that the susceptance X1 and the susceptance X2 are virtual existences and do not physically exist.
  • the function of the present embodiment is the same as that of the first embodiment, and it is possible to obtain wideband characteristics in both the saturation operation and the backoff operation as in the first embodiment. Further, since the carrier amplifier 4 and the peak amplifier 5 share a certain susceptance without including a circuit having a long electric length, the circuit becomes small. In addition, the degree of freedom in circuit configuration is increased, and the slope of the frequency characteristic of the value obtained by dividing the susceptance by the frequency can be adjusted.
  • FIG. 19 is a diagram showing an output circuit of the Doherty amplifier according to the third embodiment.
  • the first output phase delay circuit 6 has a wire W1, a transmission line TL1, TL2, TL3, and capacitances C1 and C2.
  • One end of the wire W1 is connected to the drain of the first transistor 10 of the carrier amplifier 4.
  • One end of the transmission line TL1 is connected to the other end of the wire W1.
  • One end of the transmission line TL2 is connected to the other end of the transmission line TL1.
  • a pad Vd_C that applies a drain voltage to the first transistor 10 is connected to a connection point between the capacitance C1 and the transmission line TL2.
  • the capacity C1 for DC cut is connected between the other end of the transmission line TL2 and the grounding point.
  • One end of the transmission line TL3 is connected to the connection portion between the transmission line TL1 and the transmission line TL2, and the other end of the transmission line TL3 is connected to the synthesis point 13.
  • the capacitance C2 is connected between the other end of the transmission line TL3 and the grounding point.
  • the length of the transmission line TL1 is longer than the length of the transmission line TL3.
  • the circuit is set so that the passing phase from the drain of the first transistor 10 to the synthesis point 13 is 90 degrees at the center frequency fc.
  • the second output phase delay circuit 7 has a wire W2, a transmission line TL4, TL5, and capacitances C3, C4, C5.
  • One end of the wire W2 is connected to the drain of the second transistor 12.
  • One end of the transmission line TL4 is connected to the other end of the wire W2.
  • the capacity C3 for DC cut is connected between the other end of the transmission line TL4 and the grounding point.
  • a pad Vd_p that applies a drain voltage to the second transistor 12 is connected to a connection point between the capacitance C3 and the transmission line TL4.
  • One end of the capacitance C4 is connected to the connection point between the wire W2 and the transmission line TL4, and the other end of the capacitance C4 is connected to the synthesis point 13.
  • One end of the transmission line TL5 is connected to the other end of the capacitance C4.
  • the capacity C5 for DC cut is connected between the other end of the transmission line TL5 and the grounding point.
  • the circuit is set so that the passing phase from the drain of the second transistor 12 to the synthesis point 13 is 0 degrees at the center frequency fc.
  • the impedance conversion circuit 8 has a transmission line TL6 and capacitances C6 and C7. One end of the transmission line TL6 is connected to the synthesis point 13. The capacitance C6 is connected between the other end of the transmission line TL6 and the grounding point. The capacitance C7 is connected between the other end of the transmission line TL6 and the output terminal OUT.
  • FIG. 20 is a diagram showing the pass characteristics of the first output phase delay circuit of the Doherty amplifier according to the third embodiment.
  • the characteristic a is a characteristic when the length of the transmission line L1 is longer than the transmission line L3
  • the characteristic b is a characteristic when the length of the transmission line L1 is shorter than the transmission line L3. It can be seen that when the length of the transmission line L1 is longer than that of the transmission line L3, the first output phase delay circuit 6 itself has a wide band.
  • FIG. 21 is a circuit diagram showing an output circuit of a carrier amplifier and a peak amplifier of the Doherty amplifier according to the fourth embodiment.
  • the capacitance C2 is removed from the first output phase delay circuit 6 of the third embodiment, and the transmission line TL5 and the capacitance C5 are removed from the second output phase delay circuit 7.
  • the circuit constant By adjusting the circuit constant, the same function as that of the third embodiment can be exhibited. Since the number of circuit elements has been reduced as compared with the fourth embodiment, further miniaturization is possible.
  • FIG. 22 is a circuit diagram showing the output circuits of the carrier amplifier and the peak amplifier of the Doherty amplifier according to the fifth embodiment.
  • the transmission line TL4 of the fourth embodiment is connected between two transmission lines TL41 and TL42 connected in series and a connection point and a grounding point of the transmission lines TL41 and TL42. It is replaced with.
  • FIG. 23 is a diagram showing the passage characteristics of the Doherty amplifier according to the fourth embodiment.
  • FIG. 24 is a diagram showing the frequency dependence of the value obtained by dividing the susceptance of the Doherty amplifier according to the fourth embodiment by the frequency. The band is wider than that of the conventional circuit, but narrower than that of the first embodiment. This is because the slope of the value obtained by dividing the susceptance of the output circuit of the peak amplifier 5 by the frequency is not sufficient.
  • the transmission line TL4 of the fourth embodiment is replaced with the transmission lines TL41, TL42 and the capacity C31.
  • the T-type transmission line including the transmission lines TL41 and TL42 and the capacitance C31 is set so that the characteristics at the center frequency fc are the same as those of the transmission line TL4 of the third embodiment.
  • FIG. 25 is a circuit diagram showing an output circuit of a carrier amplifier and a peak amplifier of the Doherty amplifier according to the sixth embodiment.
  • the fifth embodiment can have the same bandwidth as that of the third embodiment, but the pass loss outside the band becomes large.
  • the transmission line TL4 and the capacitance C31 of the fifth embodiment are connected to a plurality of transmission lines TL41, TL42, TL43 connected in series, and the connection point and the grounding point of the adjacent transmission lines. It is replaced with a plurality of capacities C31 and C32 connected to each other.
  • a plurality of capacitances By using a plurality of capacitances in this way, unnecessary resonance does not occur in the vicinity of the band, so that a wider band characteristic than in the fifth embodiment can be realized.
  • Other configurations and effects are the same as those of the first embodiment.
  • 1 Distributor 2 1st input phase delay circuit, 3 2nd input phase delay circuit, 4 carrier amplifier, 5 peak amplifier, 6 1st output phase delay circuit, 7 2nd output phase delay circuit, 8 impedance Conversion circuit, 10 first transistor, 12 second transistor, 13 synthesis point, C1, C2, C3, C4, C5, C31, C32 capacitance, TL1, TL2, TL3, TL4, TL5, TL41, TL42, TL43 transmission Line, W1, W2 wire

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Amplifiers (AREA)

Abstract

第1の入力位相遅延回路(2)とキャリア増幅器(4)と第2の出力位相遅延回路(7)を通る経路の通過位相と、第2の入力位相遅延回路(3)とピーク増幅器(5)と第2の出力位相遅延回路(7)を通る経路の通過位相が動作帯域において同じとなる。第1のトランジスタ(10)のドレイン側の寄生容量と第1の出力位相遅延回路(6)は、第1のトランジスタ(10)から見て、動作帯域の中心周波数において90度線路を構成する。第2のトランジスタ(12)のドレイン側の寄生容量と第2の出力位相遅延回路(7)は、第2のトランジスタ(12)から見て、中心周波数において0度線路を構成する。ピーク増幅器5がオフ時に合成点(13)から見た第2のトランジスタ(12)と第2の出力位相遅延回路(7)で構成される回路のサセプタンスを周波数で除した値が周波数に対して正の傾きを有する。

Description

ドハティ増幅器
 本開示は、小型で広帯域動作が可能なドハティ増幅器に関する。
 近年の地上マイクロ波通信及び移動体通信では、信号の多重化、複数チャンネルの共通増幅を多用するようになっている。この場合、信号を増幅する増幅器の飽和出力電力と信号のピーク電力との差が増加するため、信号歪みが増加し増幅器の動作効率が低下する。そこで、ピーク電力と平均電力との差が大きい場合でも増幅器を高効率に動作させるために、ドハティ増幅器に代表される負荷変調増幅器が用いられることがある。
 ドハティ増幅器では、入力した高周波入力信号が2つの信号に分配され、一方はキャリア増幅器に入力され、他方はピーク増幅器に入力される。キャリア増幅器は例えばA級又はAB級バイアスで動作し入力信号を常に増幅する。一方、ピーク増幅器はC級バイアスで動作し所定の電力以上の入力信号を増幅する。入力信号が小さいとき、ピーク増幅器は動作していないため、合成点から見たピーク増幅器のインピーダンスはほぼ開放となる。このとき、キャリア増幅器の出力インピーダンスは位相遅延回路により変調され、数倍となり、飽和出力は低くなるが、高効率に動作する。
 また、高出力時にはピーク増幅器も動作するため、合成点でのインピーダンスはキャリア増幅器側とピーク増幅器側に分割されているとみなすことができる。従って、キャリア増幅器側の合成点でのインピーダンスは高くなる。それに伴い、トランジスタの出力インピーダンスは低くなるため、出力電力は大きくなる。
 最近では、移動体通信のさらなる進化により、5Gに代表されるように多くの増幅器をアンテナ一面に並べて動作させるシステムが出てきたため、小型で広帯域なドハティ増幅器がさらに求められるようになってきている。例えば、トランジスタのドレイン側の寄生容量を積極的に用いて構成要素点数を削減することにより小型化を実現したドハティ増幅器が提案されている(例えば、特許文献1参照)。また、広帯域動作を実現するため、ピーク増幅器の出力回路にドレイン電極から見てn×180度の線路を配置し、キャリア増幅器の出力回路に(n-1)×180+90度の線路を配置したドハティ増幅器も提案されている。
日本特開2010-50611号公報
 トランジスタの寄生容量を用いた従来のドハティ増幅器では、回路要素が少ないため、広帯域動作を実現することは困難であった。また、ピーク増幅器側とキャリア増幅器側に線路を配置したドハティ増幅器では、回路サイズが非常に大きくなる。従って、従来は小型で広帯域なドハティ増幅器を得ることは難しかった。
 本開示は、上述のような課題を解決するためになされたもので、その目的は小型で広帯域動作が可能なドハティ増幅器を得るものである。
 本開示に係るドハティ増幅器は、入力信号を第1及び第2の入力信号に分配する分配器と、前記第1の入力信号を遅延させる第1の入力位相遅延回路と、前記第2の入力信号を遅延させる第2の入力位相遅延回路と、前記第1の入力位相遅延回路の出力信号を増幅する第1のトランジスタを有するキャリア増幅器と、前記第2の入力位相遅延回路の出力信号を増幅する第2のトランジスタを有するピーク増幅器と、前記キャリア増幅器の出力信号を遅延させる第1の出力位相遅延回路と、前記ピーク増幅器の出力信号を遅延させる第2の出力位相遅延回路と、前記第1の出力位相遅延回路の出力と前記第2の出力位相遅延回路の出力の合成点の出力インピーダンスを変換するインピーダンス変換回路とを備え、前記第1の入力位相遅延回路と前記キャリア増幅器と前記第2の出力位相遅延回路を通る経路の通過位相と、前記第2の入力位相遅延回路と前記ピーク増幅器と前記第2の出力位相遅延回路を通る経路の通過位相が動作帯域において同じとなり、前記第1のトランジスタのドレイン側の寄生容量と前記第1の出力位相遅延回路は、前記第1のトランジスタから見て、前記動作帯域の中心周波数において90度線路を構成し、前記第2のトランジスタのドレイン側の寄生容量と前記第2の出力位相遅延回路は、前記第2のトランジスタから見て、前記中心周波数において0度線路を構成し、前記ピーク増幅器がオフ時に前記合成点から見た前記第2のトランジスタと前記第2の出力位相遅延回路で構成される回路のサセプタンスを周波数で除した値が周波数に対して正の傾きを有することを特徴とする。
 本開示では、キャリア増幅器の第1のトランジスタのドレイン側の寄生容量と第1の出力位相遅延回路が90度線路を構成し、ピーク増幅器の第2のトランジスタのドレイン側の寄生容量と第2の出力位相遅延回路が0度線路を構成する。このようにトランジスタの寄生容量を積極的に用いて構成要素点数を削減している。また、電気長の長い線路を含まないため、回路が小型となる。また、ピーク増幅器がオフ時に合成点から見た第2のトランジスタと第2の出力位相遅延回路で構成される回路のサセプタンスを周波数で除した値が周波数に対して正の傾きを有している。これにより、キャリア増幅器側とピーク増幅器側の位相差を広帯域にわたって小さく抑えることができる。従って、飽和動作時とバックオフ動作時の両方において広帯域な特性を得ることができる。
実施の形態1に係るドハティ増幅器を示す回路図である。 実施の形態1に係る第2のトランジスタと第2の出力位相遅延回路で構成される回路のサセプタンスを周波数で除した値の周波数依存性を示す図である。 実施の形態1に係るドハティ増幅器の飽和動作時のキャリア増幅器の出力回路を示す回路図である。 補償回路の具体例を示す図である。 キャリア増幅器の出力回路が補償回路を含まない場合の飽和時の特性を示す図である。 キャリア増幅器の出力回路が補償回路を含まない場合のバックオフ時の特性を示す図である。 キャリア増幅器の出力回路が補償回路を含む場合の飽和時の特性を示す図である。 キャリア増幅器の出力回路が補償回路を含む場合のバックオフ時の特性を示す図である。 飽和時のキャリア増幅器とピーク増幅器の挙動を説明するための図である。 実施の形態1に係るドハティ増幅器の具体例を示す回路図である。 実施の形態1に係るドハティ増幅器の具体例を示す回路図である。 バックオフ時のキャリア増幅器とピーク増幅器の挙動を説明するための図である。 実施の形態1に係るドハティ増幅器の出力回路の飽和状態時の帯域特性を示す図である。 実施の形態1に係るドハティ増幅器の出力回路のバックオフ動作時の帯域特性を示す図である。 従来のドハティ増幅器のバックオフ時の帯域特性を示す図である。 実施の形態2に係る第2の出力位相遅延回路のサセプタンスを周波数で除した値の周波数依存性を示す図である。 飽和出力時における実施の形態2の出力回路の等価回路を示す図である。 バックオフ時における実施の形態2の出力回路の等価回路を示す図である。 実施形態3に係るドハティ増幅器の出力回路を示す図である。 実施形態3に係るドハティ増幅器の第1の出力位相遅延回路の通過特性を示す図である。 実施の形態4に係るドハティ増幅器のキャリア増幅器とピーク増幅器の出力回路を示す回路図である。 実施の形態5に係るドハティ増幅器のキャリア増幅器とピーク増幅器の出力回路を示す回路図である。 実施の形態4に係るドハティ増幅器の通過特性を示す図である。 実施の形態4に係るドハティ増幅器のサセプタンスを周波数で除した値の周波数依存性を示す図である。 実施の形態6に係るドハティ増幅器のキャリア増幅器とピーク増幅器の出力回路を示す回路図である。
 実施の形態に係るドハティ増幅器について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態1.
 図1は、実施の形態1に係るドハティ増幅器を示す回路図である。分配器1、第1の入力位相遅延回路2、第2の入力位相遅延回路3、キャリア増幅器4、ピーク増幅器5、第1の出力位相遅延回路6、第2の出力位相遅延回路7、インピーダンス変換回路8が高周波基板上に形成されている。
 分配器1は、入力端子INからの入力信号を、電力が所望の値になるようにキャリア増幅器4及びピーク増幅器5に分配する。この分配比は入力信号の平均電力とピーク電力との差が大きいほど大きくなる。ここでは、キャリア増幅器4に分配する第1の入力信号の電力とピーク増幅器5に分配する第2の入力信号の電力の比を1:n(=1.4)とする。キャリア増幅器4は例えばA級又はAB級バイアスで動作し、入力信号を常に増幅する。ピーク増幅器5はC級バイアスで動作し、所定の電力以上の入力信号を増幅する。
 第1の入力位相遅延回路2は第1の入力信号を遅延させてキャリア増幅器4に入力する。第2の入力位相遅延回路3は第2の入力信号を遅延させてピーク増幅器5に入力する。キャリア増幅器4は、入力整合回路9と第1のトランジスタ10を有する。ピーク増幅器5は、入力整合回路11と第2のトランジスタ12を有する。第1のトランジスタ10及び第2のトランジスタ12は例えばFET(Field effect transistor)である。
 第1のトランジスタ10は、入力整合回路9を介して入力した第1の入力位相遅延回路2の出力信号を増幅する。第2のトランジスタ12は、入力整合回路11を介して入力した第2の入力位相遅延回路3の出力信号を増幅する。
 第1の出力位相遅延回路6はキャリア増幅器4の出力信号を遅延させる。第2の出力位相遅延回路7はピーク増幅器5の出力信号を遅延させる。第1の出力位相遅延回路6の出力端子と第2の出力位相遅延回路7の出力端子は合成点13で直接的に接続されている。合成点13と出力端子OUTとの間にインピーダンス変換回路8が接続されている。インピーダンス変換回路8は、第1の出力位相遅延回路6の出力と第2の出力位相遅延回路7の出力の合成点13の出力インピーダンスを変換する。
 キャリア増幅器4とピーク増幅器5がともに動作している場合、動作周波帯域内でキャリア増幅器4を通る経路とピーク増幅器5を通る経路の通過位相の差は極力小さくする必要がある。このため、第1の入力位相遅延回路2及び第2の入力位相遅延回路3には、飽和動作時、入力端子INからキャリア増幅器4側を通過して合成点13に至る経路と、入力端子INからピーク増幅器5側を通過して合成点13に至る経路の通過位相の差が広帯域にわたって小さくなるような補正回路(不図示)を設けている。従って、第1の入力位相遅延回路2とキャリア増幅器4と第2の出力位相遅延回路7を通る経路の通過位相と、第2の入力位相遅延回路3とピーク増幅器5と第2の出力位相遅延回路7を通る経路の通過位相が動作帯域において同じとなる。
 第1のトランジスタ10のドレイン側の寄生容量Cdscと第1の出力位相遅延回路6は、第1のトランジスタ10から見て、動作帯域の中心周波数において90度線路を構成する。従って、寄生容量Cdscを含まない第1のトランジスタ10の出力信号と第1の出力位相遅延回路6の出力信号の位相差が動作帯域の中心周波数fcにおいて90度になる。なお、当該位相差は実際の設計では90度から少しずれている。特に、2倍波用回路を最適化する際に当該位相差を90度から若干ずらすことで特性が良くなる場合がある。
 第2のトランジスタ12のドレイン側の寄生容量Cdspと第2の出力位相遅延回路7は、第2のトランジスタ12から見て、中心周波数において0度線路を構成する。従って、寄生容量Cdspを含まない第2のトランジスタ12の出力信号と第2の出力位相遅延回路7の出力信号の位相差が中心周波数fcにおいて0度になる。
 ピーク増幅器5がオフ時に合成点13から見た第2のトランジスタ12と第2の出力位相遅延回路7で構成される回路のサセプタンスを周波数で除した値が周波数に対して正の傾きを有するように第2の出力位相遅延回路7を構成する。図2は、実施の形態1に係る第2のトランジスタと第2の出力位相遅延回路で構成される回路のサセプタンスを周波数で除した値の周波数依存性を示す図である。サセプタンスを周波数で除した値が周波数とともに増加していることが分かる。
 図3は、実施の形態1に係るドハティ増幅器の飽和動作時のキャリア増幅器の出力回路を示す回路図である。ドハティ増幅器において、キャリア増幅器4の出力回路の周波数特性が増幅器全体の周波数特性に影響を与える。キャリア増幅器4の出力回路の帯域が狭ければドハティ増幅器全体の特性も狭帯域となり、広ければドハティ増幅器全体の特性も広帯域となる。以下、例として周波数3.3GHz~3.7GHzの帯域のドハティ増幅器を用いて説明する。
 TC1は、キャリア増幅器4の第1のトランジスタ10の寄生成分を含まない真性のドレイン端のターミナルを示す。TC2は合成点13のターミナルを示す。ターミナルTC1のインピーダンスはRoc、ターミナルTC2のインピーダンスはRjcにマッチングするように調整する。Cdscはキャリア増幅器4の第1のトランジスタ10のドレイン端の寄生容量である。補償回路Cmp1は、中心周波数fcに対して通過位相0度であり、サセプタンスを周波数で除した値が周波数に対して正の傾きを有するような回路である。寄生容量Cdsc、第1の出力位相遅延回路6、補償回路Cmp1からなる回路は、特性インピーダンスが√(Roc・Rjc)、電気長が中心周波数fcにおいて90度と等価となるように調整する。
 一方、ドハティ増幅器のバックオフ動作時には、ピーク増幅器5はオフ状態なのでTC2のインピーダンスはRjc/(1+n)(ただし、nは分配比)となり、TC1のインピーダンスはRoc・(1+n)となる。
 図4は、補償回路の具体例を示す図である。左側の具体例は並列のインダクタであり、この回路のサセプタンスを周波数fで除した値は-1/2πfLとなる。中央の具体例はショートスタブであり、この回路のサセプタンスを周波数fで除した値は-1/Zftan(kf)となる。右側の具体例はシャントのLC回路であり、この回路のサセプタンスを周波数fで除した値は2πC/(1-4πCL)となる。何れの場合もサセプタンスを周波数で除した値は周波数とともに増加する。
 図5は、キャリア増幅器の出力回路が補償回路を含まない場合の飽和時の特性を示す図である。図6は、キャリア増幅器の出力回路が補償回路を含まない場合のバックオフ時の特性を示す図である。飽和時には広帯域性能が得られているが、バックオフ時には狭帯域になっていることが分かる。
 図7は、キャリア増幅器の出力回路が補償回路を含む場合の飽和時の特性を示す図である。図8は、キャリア増幅器の出力回路が補償回路を含む場合のバックオフ時の特性を示す図である。バックオフ時には広帯域性能が得られているが、飽和動作時には狭帯域になっていることが分かる。
 以上のことから、キャリア増幅器の出力回路がバックオフ時には補償回路Cmp1を含み、飽和時には補償回路Cmp1を含まなければ、広帯域動作が可能なドハティ増幅器となることが分かる。
 続いて、実施の形態1に係るドハティ増幅器の動作を説明する。図9は、飽和時のキャリア増幅器とピーク増幅器の挙動を説明するための図である。TP1は、ピーク増幅器5の第2のトランジスタ12の寄生成分を含まない真性のドレイン端のターミナルを示す。TP2は合成点13のターミナルを示す。ターミナルTP1のインピーダンスはRoc/n、ターミナルTP2のインピーダンスはRjc/nにマッチングするように調整する。Cdspはピーク増幅器5の第2のトランジスタ12のドレイン端の寄生容量である。
 本実施の形態では、第1の入力位相遅延回路2とキャリア増幅器4と第2の出力位相遅延回路7を通る経路の通過位相と、第2の入力位相遅延回路3とピーク増幅器5と第2の出力位相遅延回路7を通る経路の通過位相が動作帯域において同じになるように、第1の入力位相遅延回路2と第2の入力位相遅延回路3の構成を調整している。これにより、飽和時の動作は、図9に示すように、キャリア増幅器4側の回路とピーク増幅器5側の回路の並列動作と考えることができる。従って、キャリア増幅器4の経路に補償回路Cmp1を含まないため、図5に示すように広帯域特性となる。
 図10及び図11は、実施の形態1に係るドハティ増幅器の具体例を示す回路図である。図中の第1の入力位相遅延回路2、第2の入力位相遅延回路3、第1の出力位相遅延回路6、第2の出力位相遅延回路7内の下段左側の数字は、中心周波数fcでの通過位相を示す。その右上の数字は、下限周波数flにおける通過位相の中心周波数fcからの偏差を示す。右下の数字は、上限周波数fhにおける通過位相の中心周波数fcからの偏差を示す。これらの数字で正の値は位相遅れを示し、負の値は位相進みを示す。ここでは補償回路Poの帯域内偏差が±5度である場合を考える。
 図10では、第1の入力位相遅延回路2に補償回路Ciが挿入されている。補償回路Ciは、中心周波数fcにおいて通過位相が0であり、下限周波数flと上限周波数fhでの位相偏差がそれぞれ-5度、+5度である。補償回路Ciは、並列に接続されたfcで共振するLC回路などで実現可能である。帯域内の偏差はLとCの比率を変えることにより容易に調整できる。第2の入力位相遅延回路3及び第1の出力位相遅延回路6は90度線路で構成されている。3.3~3.7GHzの帯域では非帯域約11%であるから帯域内偏差はほぼ10度となる。キャリア増幅器4の通過位相とピーク増幅器5の通過位相が同じとすると、入力位相遅延回路と出力位相遅延回路の位相を考慮すればよい。キャリア増幅器4側の第1の入力位相遅延回路2と第1の出力位相遅延回路6による遅延は90±10度である。これに対して、ピーク増幅器5側の第2の入力位相遅延回路3と第2の出力位相遅延回路7による遅延は同様に90±10度である。従って、キャリア増幅器4とピーク増幅器5は同相で動作するため、相互に独立して動作すると考えることができる。この時、キャリア増幅器4の第1の出力位相遅延回路6には補償回路が含まれないため、広帯域動作を実現できる。同様にピーク増幅器5側も広帯域動作を実現できる。
 図11では第1の入力位相遅延回路2に45度のハイパスフィルタ(HPF)を用いている。第2の入力位相遅延回路3に45度のローパスフィルタ(LPF)を用いている。HPFは、例えば並列のインダクタと直列のキャパシタで構成できる。LPFは、例えば並列のキャパシタと直列のインダクタで構成できる。LPF及びHPFの位相の帯域内偏差は90度移相器の半分程度となる。キャリア増幅器4側の第1の入力位相遅延回路2と第1の出力位相遅延回路6による遅延は45±7.5度である。これに対して、ピーク増幅器5側の第2の入力位相遅延回路3と第2の出力位相遅延回路7による遅延は同様に45±7.5度である。従って、キャリア増幅器4とピーク増幅器5は同相で動作するため、相互に独立して考えることができる。この時、キャリア増幅器4の第1の出力位相遅延回路6には補償回路が含まれないため、広帯域動作を実現できる。同様にピーク増幅器5側も広帯域動作を実現できる。
 LPFとHPFにおいて第2の出力位相遅延回路7での偏差が±5度からずれている場合、LPFとHPFの位相を調整することにより位相偏差を調整することが可能となる。例えば、第2の出力位相遅延回路7での偏差が±10度である場合、LPFを削除してLPFの遅延を0度とし、HPFでの遅延を-90度とする。これにより、キャリア増幅器4側の通過位相とピーク増幅器5側の通過位相は0±10度となり同相動作を実現できる。また、LPF、HPF及び共振回路の組み合わせにより、さまざまな第2の出力位相遅延回路7での通過特性変化に対応可能である。
 図12は、バックオフ時のキャリア増幅器とピーク増幅器の挙動を説明するための図である。ピーク増幅器5の第2のトランジスタ12はオフ状態であるため、ターミナルTP1は開放端となる。また、合成点13から見たとき、第2のトランジスタ12の寄生容量Cdspと第2の出力位相遅延回路7で構成される0度線路のサセプタンスを周波数で除した値は周波数とともに増加する。従って、図3に示すように補償回路Cmp1が付加された状態となるため、図8に示すように広帯域特性となる。
 図13は、実施の形態1に係るドハティ増幅器の出力回路の飽和状態時の帯域特性を示す図である。図14は、実施の形態1に係るドハティ増幅器の出力回路のバックオフ動作時の帯域特性を示す図である。広帯域性の目安を通過特性が0.2dB劣化する点とすると、両者ともに約1GHzの帯域が得られることが分かる。
 図15は、従来のドハティ増幅器のバックオフ時の帯域特性を示す図である。補償回路を入れることができないため、通過特性が0.2dB劣化する点の帯域は500MHzと狭いことが分かる。
 以上説明したように、本実施の形態では、キャリア増幅器4の第1のトランジスタ10のドレイン側の寄生容量と第1の出力位相遅延回路6が90度線路を構成し、ピーク増幅器5の第2のトランジスタ12のドレイン側の寄生容量と第2の出力位相遅延回路7が0度線路を構成する。このようにトランジスタの寄生容量を積極的に用いて構成要素点数を削減している。また、電気長の長い線路を含まないため、回路が小型となる。
 また、ピーク増幅器5がオフ時に合成点13から見た第2のトランジスタ12と第2の出力位相遅延回路7で構成される回路のサセプタンスを周波数で除した値が周波数に対して正の傾きを有している。これにより、キャリア増幅器4側とピーク増幅器5側の位相差を広帯域にわたって小さく抑えることができる。従って、飽和動作時とバックオフ動作時の両方において広帯域な特性を得ることができる。
実施の形態2.
 図16は、実施の形態2に係る第2の出力位相遅延回路のサセプタンスを周波数で除した値の周波数依存性を示す図である。本実施の形態では、実施の形態1の構成における第2の出力位相遅延回路7のサセプタンスXを周波数で除した値が中心周波数fcにおいて一定の値を有するように第2の出力位相遅延回路7の回路構成が設定されている。
 図17は、飽和出力時における実施の形態2の出力回路の等価回路を示す図である。キャリア増幅器4のトランジスタの寄生容量Cdsc、第1の出力位相遅延回路6及び第1の出力位相遅延回路6のサセプタンスX1が中心周波数にて90度線路となるように回路定数が調整されている。ピーク増幅器5のトランジスタの寄生容量Cdsp、第2の出力位相遅延回路7及び第2の出力位相遅延回路7のサセプタンスX2が中心周波数にて0度線路となるように回路定数が調整されている。ここで、サセプタンスX1の値はX、サセプタンスX2の値は-Xであり、合成点11につながっていることから物理的には存在しない。キャリア増幅器側のサセプタンスX1は、等価回路的にピーク増幅器側出力遅延回路の一部である。また、キャリア増幅器側とピーク増幅器側の、入力から合成点までの位相を同じとすることにより図17に示すように独立した回路として機能する。
 図18は、バックオフ時における実施の形態2の出力回路の等価回路を示す図である。ピーク増幅器5側の第2のトランジスタ12の寄生容量Cdsp、第2の出力位相遅延回路7、及びサセプタンスX2は補償回路として機能する。ここで、サセプタンスX1の値はXであり、サセプタンスX2の値は-Xであり、互いに打ち消す関係にある。なお、サセプタンスX1及びサセプタンスX2は仮想的な存在であり、物理的には存在しない。
 本実施の形態の機能は実施の形態1と同様であり、実施の形態1と同様に飽和動作時とバックオフ動作時の両方において広帯域な特性を得ることができる。また、電気長の長い回路を含まず、キャリア増幅器4とピーク増幅器5が一定のサセプタンスを共有しているため、回路が小型となる。また、回路構成の自由度が増すとともに、サセプタンスを周波数で除した値の周波数特性の傾きを調整できる。
実施の形態3.
 図19は、実施形態3に係るドハティ増幅器の出力回路を示す図である。第1の出力位相遅延回路6は、ワイヤW1、伝送線路TL1,TL2,TL3、容量C1,C2を有する。ワイヤW1の一端がキャリア増幅器4の第1のトランジスタ10のドレインに接続されている。伝送線路TL1の一端がワイヤW1の他端に接続されている。伝送線路TL2の一端が伝送線路TL1の他端に接続されている。容量C1と伝送線路TL2との接続点に第1のトランジスタ10にドレイン電圧を印加するパッドVd_Cが接続されている。DCカット用の容量C1が伝送線路TL2の他端と接地点の間に接続されている。伝送線路TL3の一端が伝送線路TL1と伝送線路TL2の接続部に接続され、伝送線路TL3の他端が合成点13に接続されている。容量C2が伝送線路TL3の他端と接地点の間に接続されている。伝送線路TL1の長さは伝送線路TL3の長さより長い。第1のトランジスタ10のドレインから合成点13までの通過位相が中心周波数fcにおいて90度となるように回路が設定されている。
 第2の出力位相遅延回路7は、ワイヤW2、伝送線路TL4,TL5、容量C3,C4,C5を有する。ワイヤW2の一端が第2のトランジスタ12のドレインに接続されている。伝送線路TL4の一端がワイヤW2の他端に接続されている。DCカット用の容量C3が伝送線路TL4の他端と接地点との間に接続されている。容量C3と伝送線路TL4との接続点に第2のトランジスタ12にドレイン電圧を印加するパッドVd_pが接続されている。容量C4の一端がワイヤW2と伝送線路TL4の接続点に接続され、容量C4の他端が合成点13に接続されている。伝送線路TL5の一端が容量C4の他端に接続されている。DCカット用の容量C5が伝送線路TL5の他端と接地点との間に接続されている。第2のトランジスタ12のドレインから合成点13までの通過位相が中心周波数fcにおいて0度となるように回路が設定されている。
 インピーダンス変換回路8は、伝送線路TL6と容量C6,C7を有する。伝送線路TL6の一端が合成点13に接続されている。容量C6が伝送線路TL6の他端と接地点に間に接続されている。容量C7が伝送線路TL6の他端と出力端子OUTの間に接続されている。
 本実施の形態の回路構成は実施の形態1と同様に機能するため、実施の形態1と同様の効果を得ることができる。また、伝送線路TL1の長さを伝送線路TL3より長く設定しているため、第1の出力位相遅延回路6に位相補償回路の機能も含まれる。図20は、実施形態3に係るドハティ増幅器の第1の出力位相遅延回路の通過特性を示す図である。図中、特性aは伝送線路L1の長さが伝送線路L3より長い場合の特性であり、特性bは伝送線路L1の長さが伝送線路L3より短い場合の特性である。伝送線路L1の長さが伝送線路L3より長いと、第1の出力位相遅延回路6自体が広帯域化することが分かる。
実施の形態4.
 図21は、実施の形態4に係るドハティ増幅器のキャリア増幅器とピーク増幅器の出力回路を示す回路図である。実施の形態3の第1の出力位相遅延回路6から容量C2を除去し、第2の出力位相遅延回路7から伝送線路TL5及び容量C5を除去している。回路定数を調整することで実施の形態3と同様の機能を発揮できる。実施の形態4と比較して回路要素を削減したため、更なる小型化が可能となる。
実施の形態5.
 図22は、実施の形態5に係るドハティ増幅器のキャリア増幅器とピーク増幅器の出力回路を示す回路図である。本実施の形態では、実施の形態4の伝送線路TL4を、直列に接続された2つの伝送線路TL41,TL42と、伝送線路TL41,TL42の接続点と接地点との間に接続された容量C31とに置き換えている。
 上述の実施の形態4では回路要素を削減したために、若干広帯域特性が犠牲となる。広帯域特性は伝送線路TL4の特性インピーダンスを小さくし、長くすることで広帯域性を維持できるが、回路のサイズが大きくなる。図23は、実施の形態4に係るドハティ増幅器の通過特性を示す図である。図24は、実施の形態4に係るドハティ増幅器のサセプタンスを周波数で除した値の周波数依存性を示す図である。帯域は従来回路よりは広いが、実施の形態1よりも狭くなる。これは、ピーク増幅器5の出力回路のサセプタンスを周波数で除した値の傾きが十分でないことによる。
 これに対して、本実施の形態では、実施の形態4の伝送線路TL4を、伝送線路TL41,TL42と容量C31に置き換えている。これにより、ピーク増幅器5の出力回路のサセプタンスを周波数で除した値の傾きを大きくすることができるため、実施の形態1と同等な広帯域特性が得ることができる。なお、伝送線路TL41,TL42と容量C31からなるT型の伝送線路は、中心周波数fcでの特性が実施の形態3の伝送線路TL4と同じになるように設定されている。
実施の形態6.
 図25は、実施の形態6に係るドハティ増幅器のキャリア増幅器とピーク増幅器の出力回路を示す回路図である。実施の形態5は広帯域性を実施の形態3と同程度とすることが可能であるが、帯域外での通過損失が大きくなる。これに対して、本実施の形態では、実施の形態5の伝送線路TL4及び容量C31を、直列に接続された複数の伝送線路TL41,TL42,TL43と、隣接する伝送線路の接続点と接地点との間にそれぞれ接続された複数の容量C31,C32とに置き換えている。このように複数の容量を用いることで帯域近傍で不要な共振が生じないため、実施の形態5より広帯域な特性を実現できる。その他の構成及び効果は実施の形態1等と同様である。
1 分配器、2 第1の入力位相遅延回路、3 第2の入力位相遅延回路、4 キャリア増幅器、5 ピーク増幅器、6 第1の出力位相遅延回路、7 第2の出力位相遅延回路、8 インピーダンス変換回路、10 第1のトランジスタ、12 第2のトランジスタ、13 合成点、C1,C2,C3,C4,C5,C31,C32 容量、TL1,TL2,TL3,TL4,TL5,TL41,TL42,TL43 伝送線路、W1,W2 ワイヤ

Claims (7)

  1.  入力信号を第1及び第2の入力信号に分配する分配器と、
     前記第1の入力信号を遅延させる第1の入力位相遅延回路と、
     前記第2の入力信号を遅延させる第2の入力位相遅延回路と、
     前記第1の入力位相遅延回路の出力信号を増幅する第1のトランジスタを有するキャリア増幅器と、
     前記第2の入力位相遅延回路の出力信号を増幅する第2のトランジスタを有するピーク増幅器と、
     前記キャリア増幅器の出力信号を遅延させる第1の出力位相遅延回路と、
     前記ピーク増幅器の出力信号を遅延させる第2の出力位相遅延回路と、
     前記第1の出力位相遅延回路の出力と前記第2の出力位相遅延回路の出力の合成点の出力インピーダンスを変換するインピーダンス変換回路とを備え、
     前記第1の入力位相遅延回路と前記キャリア増幅器と前記第2の出力位相遅延回路を通る経路の通過位相と、前記第2の入力位相遅延回路と前記ピーク増幅器と前記第2の出力位相遅延回路を通る経路の通過位相が動作帯域において同じとなり、
      前記第1のトランジスタのドレイン側の寄生容量と前記第1の出力位相遅延回路は、前記第1のトランジスタから見て、前記動作帯域の中心周波数において90度線路を構成し、
     前記第2のトランジスタのドレイン側の寄生容量と前記第2の出力位相遅延回路は、前記第2のトランジスタから見て、前記中心周波数において0度線路を構成し、
     前記ピーク増幅器がオフ時に前記合成点から見た前記第2のトランジスタと前記第2の出力位相遅延回路で構成される回路のサセプタンスを周波数で除した値が周波数に対して正の傾きを有することを特徴とするドハティ増幅器。
  2.  前記第2の出力位相遅延回路のサセプタンスを周波数で除した値が前記中心周波数において一定の値を有し、
     前記第2の出力位相遅延回路から前記サセプタンスを引いた回路において通過位相が前記中心周波数において0度であり、
     前記第1の出力位相遅延回路に前記サセプタンスを付加した回路において通過位相が前記中心周波数において90度となることを特徴とする請求項1に記載のドハティ増幅器。
  3.  前記第1の出力位相遅延回路は、
     前記第1のトランジスタのドレインに一端が接続された第1のワイヤと、
     一端が前記第1のワイヤの他端に接続された第1の伝送線路と、
     一端が前記第1の伝送線路の他端に接続された第2の伝送線路と、
     前記第2の伝送線路の他端と接地点の間に接続された第1の容量と、
     前記第1の伝送線路と前記第2の伝送線路の接続部に一端が接続され、他端が前記合成点に接続された第3の伝送線路とを有し、
     前記第1のトランジスタの前記ドレインから前記合成点までの通過位相が前記中心周波数において90度であり、
     前記第2の出力位相遅延回路は、
     一端が前記第2のトランジスタのドレインに接続された第2のワイヤと、
     一端が前記第2のワイヤの他端に接続された第4の伝送線路と、
     前記第4の伝送線路の他端と接地点との間に接続された第2の容量と、
     一端が前記第2のワイヤと前記第4の伝送線路の接続点に接続され、他端が前記合成点に接続された第3の容量とを有し、
     前記第2のトランジスタの前記ドレインから前記合成点までの通過位相が前記中心周波数において0度であることを特徴とする請求項1又は2に記載のドハティ増幅器。
  4.  前記第1の伝送線路の長さは前記第3の伝送線路の長さより長いことを特徴とする請求項3に記載のドハティ増幅器。
  5.  前記第1の出力位相遅延回路は、前記第3の伝送線路の他端と接地点の間に接続された第4の容量を更に有し、
     前記第2の出力位相遅延回路は、一端が前記第3の容量の前記他端に接続された第5の伝送線路と、前記第5の伝送線路の他端と接地点との間に接続された第5の容量とを更に有することを特徴とする請求項3又は4に記載のドハティ増幅器。
  6.  前記第4の伝送線路は、直列に接続された2つの伝送線路を有し、
     前記第2の出力位相遅延回路は、前記2つの伝送線路の接続点と接地点との間に接続された第6の容量を更に有することを特徴とする請求項3又は4に記載のドハティ増幅器。
  7.  前記第4の伝送線路は、直列に接続された複数の伝送線路を有し、
     前記第2の出力位相遅延回路は、隣接する前記伝送線路の接続点と接地点との間にそれぞれ接続された複数の第6の容量を更に有することを特徴とする請求項3又は4に記載のドハティ増幅器。
PCT/JP2020/045111 2020-12-03 2020-12-03 ドハティ増幅器 WO2022118445A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
US18/004,440 US20230299721A1 (en) 2020-12-03 2020-12-03 Doherty amplifier
PCT/JP2020/045111 WO2022118445A1 (ja) 2020-12-03 2020-12-03 ドハティ増幅器
JP2022566589A JPWO2022118445A1 (ja) 2020-12-03 2020-12-03
CN202080105811.1A CN116325493A (zh) 2020-12-03 2020-12-03 多赫蒂放大器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2020/045111 WO2022118445A1 (ja) 2020-12-03 2020-12-03 ドハティ増幅器

Publications (1)

Publication Number Publication Date
WO2022118445A1 true WO2022118445A1 (ja) 2022-06-09

Family

ID=81853053

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2020/045111 WO2022118445A1 (ja) 2020-12-03 2020-12-03 ドハティ増幅器

Country Status (4)

Country Link
US (1) US20230299721A1 (ja)
JP (1) JPWO2022118445A1 (ja)
CN (1) CN116325493A (ja)
WO (1) WO2022118445A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017145258A1 (ja) * 2016-02-23 2017-08-31 三菱電機株式会社 負荷変調増幅器
US20170366148A1 (en) * 2016-06-17 2017-12-21 Infineon Technologies Americas Corp. Compact chireix combiner and impedance matching circuit
WO2018138763A1 (ja) * 2017-01-24 2018-08-02 三菱電機株式会社 ドハティ増幅器
US20200304074A1 (en) * 2019-03-20 2020-09-24 Cree, Inc. Asymmetric Doherty Amplifier Circuit with Shunt Reactances

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017145258A1 (ja) * 2016-02-23 2017-08-31 三菱電機株式会社 負荷変調増幅器
US20170366148A1 (en) * 2016-06-17 2017-12-21 Infineon Technologies Americas Corp. Compact chireix combiner and impedance matching circuit
WO2018138763A1 (ja) * 2017-01-24 2018-08-02 三菱電機株式会社 ドハティ増幅器
US20200304074A1 (en) * 2019-03-20 2020-09-24 Cree, Inc. Asymmetric Doherty Amplifier Circuit with Shunt Reactances

Also Published As

Publication number Publication date
JPWO2022118445A1 (ja) 2022-06-09
US20230299721A1 (en) 2023-09-21
CN116325493A (zh) 2023-06-23

Similar Documents

Publication Publication Date Title
US9748902B2 (en) Phase correction in a Doherty power amplifier
JP6026062B1 (ja) 負荷変調増幅器
US8581665B2 (en) Doherty amplifier
US20120133442A1 (en) Radiofrequency amplifier
US7750756B2 (en) Matching circuit
US6326845B1 (en) Feedforward amplifier
JP6403801B2 (ja) 電力増幅器
US20200321918A1 (en) Integrated doherty amplifier
EP2660973B1 (en) Doherty amplifier
KR20050046731A (ko) 고전력 도허티 증폭기 회로 및 고전력 도허티 증폭기 회로패키지
JP2008541648A (ja) 高出力効率の集積ドハティ型増幅装置
WO2018138763A1 (ja) ドハティ増幅器
US11309844B2 (en) Power amplifier
WO2009131138A1 (ja) 増幅器
JP5516425B2 (ja) 高周波電力増幅器
WO2022118445A1 (ja) ドハティ増幅器
JP6308920B2 (ja) 広帯域増幅器
US20220045654A1 (en) Power amplifier
JP2014168312A (ja) ドハティ増幅器
KR102546533B1 (ko) 쉬프만 위상 천이기를 이용한 다중 대역 도허티 증폭기
WO2023272671A1 (en) Multiband doherty power amplifier arrangements with hybrid combiners
JP3508835B2 (ja) 複数周波数帯域増幅回路
JP2009239682A (ja) 周波数可変回路及び周波数可変増幅器

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20964297

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2022566589

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20964297

Country of ref document: EP

Kind code of ref document: A1