WO2022049752A1 - ヘテロ接合バイポーラトランジスタおよびその製造方法 - Google Patents

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    • H10D64/231—Emitter or collector electrodes for bipolar transistors

Definitions

  • the present invention relates to a heterojunction bipolar transistor and a method for manufacturing the same.
  • Indium phosphide (InP) -based heterojunction bipolar transistor (HBT) is a transistor with excellent high speed that is suitable for integrated circuits for optical / wireless communication.
  • InP-based HBT it is important to reduce the intrinsic capacitance and the parasitic capacitance by miniaturizing the element while maintaining the operating current amount, and to shorten the charge / discharge time.
  • the junction temperature of the element increases due to miniaturization. Since the junction temperature is a factor that has a great influence not only on direct electrical characteristics such as electron speed and current gain but also on long-term reliability, heat dissipation measures are indispensable for increasing the speed of HBT.
  • Non-Patent Document 1 discloses an HBT as shown in FIG. This HBT includes a metal layer 302 formed on the heat radiating substrate 301, a sub-collector layer 303, a collector layer 304, a base layer 305, an emitter layer 306, and an emitter cap layer 307 formed on the metal layer 302. .
  • An emitter electrode 308 is formed on the emitter cap layer 307, and a base electrode 309 is formed on the base layer 305 around the emitter layer 306. Further, the metal layer 302 functions as a collector electrode.
  • a part of the base electrode 309 forms a so-called base pad structure formed in a wider area in order to connect to the upper layer wiring (not shown). is doing.
  • the heat generated inside the HBT is generally dissipated from the collector layer 304 toward the heat dissipation substrate 301 by heat conduction in the solid.
  • the layer (metal layer 302) on the side of the heat dissipation substrate 301 with respect to the sub-collector layer 303 is more heat than the compound semiconductor constituting the emitter layer 306, the base layer 305, the collector layer 304, and the sub-collector layer 303. Since it is made of a material having high conductivity, the heat dissipation of the HBT can be improved.
  • Non-Patent Document 1 it is difficult to accurately reduce the collector parasitic capacitance generated between the base electrode 309 of the base pad structure and the metal layer 302 serving as the collector electrode, which limits the speedup. A new issue arises. The details will be described below.
  • the first is to reduce the area of the base pad structure, and the second is to remove the semiconductor layer (base layer, collector layer, sub-collector layer) existing between the base electrode and the collector electrode of the base pad structure. It is to be.
  • the contact position accuracy between the upper layer wiring and the base pad electrode and the dimensional variation of the contact hole are used.
  • an area of about 1 ⁇ m 2 is typically required. Therefore, significantly reducing the base pad structure by the first method may cause other problems such as poor connection and short circuit between terminals.
  • the material of the base layer, the collector layer, and the sub-collector layer is used.
  • a method of removing by wet etching using a chemical solution corresponding to the above is adopted.
  • the etching amount per hour is greatly affected by the etching conditions such as the temperature and concentration of the chemical solution, the area and density of the surface to be etched, and the crystal orientation. Therefore, for example, in a region where the transistor density is different in the wafer surface, the amount of side etching of the semiconductor layer directly under the base pad structure varies, and as a result, the parasitic collector capacity of the transistor may vary in the wafer surface.
  • the parasitic collector capacity cannot be significantly reduced.
  • the base pad electrode end bends toward the substrate due to the weight of the base pad electrode and the stress at the time of formation, and in the worst case, the base pad electrode and the collector electrode are bent. There is a concern that the contact will cause an electrical short circuit between the base electrode and the collector electrode.
  • the base pad structure itself acts as a shield, and it is difficult to observe the side etching amount of the semiconductor layer directly underneath without destruction with an electron microscope or the like, so it is also difficult to optimize the wet etching time.
  • the present invention has been made to solve the above problems, and an object thereof is to enable the parasitic collector capacity in the base pad structure to be reduced without sacrificing high speed.
  • the heterojunction bipolar transistor according to the present invention is a compound having a collector electrode formed on a substrate in an area smaller than the substrate in plan view and a compound formed on the collector electrode in an area smaller than the collector electrode in plan view.
  • An emitter layer made of a compound semiconductor formed in an area smaller than the base layer visually, an emitter cap layer made of a compound semiconductor formed on the emitter layer, and an emitter electrode formed on the emitter cap layer.
  • an emitter cap forming layer, an emitter forming layer, a base forming layer, a collector forming layer, and a sub-collector made of a compound semiconductor are placed on a growth substrate made of a compound semiconductor, respectively.
  • a sub-collector layer, a collector layer, a base layer, an emitter layer having an area smaller than the base layer in a plan view, and an emitter cap layer are formed on the metal layer.
  • the base pad electrode extends outside the base layer in a plan view to form the base pad electrode, and the extending portion of the base pad electrode is supported by the support portion.
  • Parasitic collector capacity can be reduced without sacrificing high speed.
  • FIG. 1 is a cross-sectional view showing the configuration of a heterojunction bipolar transistor according to an embodiment of the present invention.
  • FIG. 2A is a cross-sectional view showing a state of an element in an intermediate process for explaining a method for manufacturing a heterojunction bipolar transistor according to an embodiment of the present invention.
  • FIG. 2B is a cross-sectional view showing a state of an element in an intermediate process for explaining a method for manufacturing a heterojunction bipolar transistor according to an embodiment of the present invention.
  • FIG. 2C is a cross-sectional view showing a state of an element in an intermediate process for explaining a method for manufacturing a heterojunction bipolar transistor according to an embodiment of the present invention.
  • FIG. 2A is a cross-sectional view showing a state of an element in an intermediate process for explaining a method for manufacturing a heterojunction bipolar transistor according to an embodiment of the present invention.
  • FIG. 2B is a cross-sectional view showing a state of an element in an intermediate process for
  • FIG. 2D is a cross-sectional view showing a state of an element in an intermediate process for explaining a method for manufacturing a heterojunction bipolar transistor according to an embodiment of the present invention.
  • FIG. 2E is a cross-sectional view showing a state of an element in an intermediate process for explaining a method for manufacturing a heterojunction bipolar transistor according to an embodiment of the present invention.
  • FIG. 2F is a cross-sectional view showing a state of an element in an intermediate process for explaining a method for manufacturing a heterojunction bipolar transistor according to an embodiment of the present invention.
  • FIG. 2G is a cross-sectional view showing a state of an element in an intermediate process for explaining a method for manufacturing a heterojunction bipolar transistor according to an embodiment of the present invention.
  • FIG. 2H is a cross-sectional view showing a state of an element in an intermediate process for explaining a method for manufacturing a heterojunction bipolar transistor according to an embodiment of the present invention.
  • FIG. 2I is a cross-sectional view showing a state of an element in an intermediate process for explaining a method for manufacturing a heterojunction bipolar transistor according to an embodiment of the present invention.
  • FIG. 3 is a cross-sectional view showing the configuration of a conventional heterojunction bipolar transistor.
  • This heterojunction bipolar transistor first includes a collector electrode 102 formed on a substrate 101 in an area smaller than that of the substrate 101 in a plan view.
  • the substrate 101 is made of a material used as a heat dissipation substrate in this kind of technical field.
  • the collector electrode 102 is formed in contact with the substrate 101.
  • the substrate 101 is preferably made of a material having a thermal conductivity higher than that of InP and having an insulating property equivalent to that of InP in order to facilitate electrical separation between elements.
  • the substrate 101 can be composed of, for example, Si, AlN, GaN, SiC, diamond, or a laminated structure in which these materials are combined.
  • the collector electrode 102 is made of, for example, a metal designated as Au / Ti or Au / Mo from the side of the substrate 101.
  • this HBT is formed on the collector electrode 102 in an area smaller than that of the collector electrode 102 in plan view, and is formed on the sub-collector layer 103 made of the compound semiconductor and the compound semiconductor formed on the sub-collector layer 103. It includes a collector layer 104 made of a collector layer 104 and a base layer 105 made of a compound semiconductor formed on the collector layer 104. In this example, the sub-collector layer 103 is formed in contact with the collector electrode 102.
  • the sub-collector layer 103, the collector layer 104, and the base layer 105 are formed in the same area in a plan view, and these form the first mesa.
  • the first mesa is, for example, a columnar shape having a rectangular shape in a plan view.
  • the sub-collector layer 103 is composed of, for example, n + -InGaAs in which Si is heavily doped to form an n-type.
  • the collector layer 104 is composed of, for example, n-InGaAs in which Si is doped at a low concentration to form an n-type.
  • the base layer 105 is composed of, for example, p + -GaAsSb in which C is heavily doped to form a p-type.
  • this HBT is composed of an emitter layer 106 made of a compound semiconductor formed on a base layer 105 in an area smaller than that of the base layer 105 in a plan view, and a compound semiconductor formed on the emitter layer 106. It is provided with an emitter cap layer 107.
  • the emitter layer 106 and the emitter cap layer 107 are formed in the same area in a plan view, and these form a second mesa.
  • the second mesa is, for example, a columnar shape having a rectangular shape in a plan view.
  • the second mesa is arranged inside the first mesa in a plan view.
  • the emitter layer 106 is composed of n-InP which is doped with Si at a low concentration to form an n-type.
  • the emitter cap layer 107 is composed of n + -InGaAs, which is formed into an n-type by doping with a high concentration of Si.
  • this HBT includes an emitter electrode 108 formed on the emitter cap layer 107 and a base electrode 109 formed on the base layer 105 around the emitter layer 106.
  • the emitter electrode 108 can be made of a metal such as Mo / W.
  • the base electrode 109 can be made of a metal such as Au / Ti.
  • this HBT includes a support portion 111, a collector post electrode 110, and a base pad electrode 112.
  • the collector post electrode 110 is formed on the collector electrode 102 around the sub collector layer 103.
  • the base pad electrode 112 is electrically connected to the base electrode 109 and is formed so as to extend outward from the base layer 105 (first mesa) in a plan view.
  • the second mesa is arranged on the first mesa with the side of the support portion 111 as a wider area.
  • the base electrode 109 also has a wider area on the side of the support portion 111.
  • the base pad electrode 112 is connected to the base electrode 109 in this wider area.
  • the support portion 111 is formed on the substrate 101 around the collector electrode 102, separated from the collector electrode 102. Further, the support portion 111 supports the extending portion of the base pad electrode 112 on the collector electrode 102. In other words, the base pad electrode 112 is erected between the support portion 111 and the base electrode 109 formed on the side of the support portion 111.
  • the support portion 111 is formed in a columnar shape, for example.
  • the support portion 111 is composed of a first support portion 111a and a second support portion 111b.
  • the first support portion 111a is formed on the second support portion 111b.
  • the support portion 111 (first support portion 111a) is formed higher than the base electrode 109 with respect to the surface of the substrate 101.
  • the second support portion 111b can be made of the same material as the collector electrode 102.
  • the first support portion 111a can be made of the same material as the collector post electrode 110.
  • the first support portion 111a can be formed at the same time.
  • this HBT includes a protective layer 113 formed by covering an element portion including a collector electrode 102, a sub-collector layer 103, a collector layer 104, a base layer 105, an emitter layer 106, and an emitter cap layer 107.
  • the protective layer 113 is made of, for example, a resin such as benzocyclobutene (BCB).
  • the base pad electrode 112 is formed on the protective layer 113 around the element portion.
  • the upper portions of the emitter electrode 108 and the base electrode 109 are exposed from the protective layer 113.
  • the upper portion of the collector post electrode 110 is exposed from the protective layer 113.
  • the upper portion of the support portion 111 (first support portion 111a) is exposed from the protective layer 113.
  • the base pad electrode 112 is in contact with and supported on the upper portion of the exposed support portion 111.
  • the relative permittivity is directly below the base pad electrode 112 extending outside the base layer 105 (first mesa) in a plan view in a region other than the base electrode 109. There is no high semiconductor layer.
  • the protective layer 113 having a relative permittivity lower than that of the semiconductor layer is formed in this region. As a result, the parasitic collector capacity generated in the base pad electrode 112 can be accurately reduced.
  • connection portion between the base electrode 109 and the base pad electrode 112
  • the parasitic collector capacity generated in the region of this connection portion can be minimized.
  • the support portion 111 is composed of the first support portion 111a and the second support portion 111b.
  • the second support portion 111b can be formed, for example, in the same process as the collector electrode 102.
  • the collector post electrode 110 can be formed in the first support portion 111a in the same process.
  • the HBT according to the embodiment can be manufactured by adding a minimum number of steps to the conventional manufacturing process of the HBT on the heat dissipation substrate. Further, the height of the collector post electrode 110 and the height of the base pad electrode 112 with respect to the surface of the substrate 101 can be made equal to each other.
  • an interlayer insulating film is formed, and the interlayer insulating film on the collector post electrode 110 and the base pad electrode 112 is removed. , Form wiring metal.
  • the interlayer insulating film on the collector post electrode 110 and the base pad electrode 112 can be removed under the same conditions. , The number of processes can be reduced.
  • the support portion 111 from metal, the heat generated by the element is dissipated to the substrate 101 via the base electrode 109, the base pad electrode 112, and the support portion 111. Is newly formed, and it is possible to further improve the heat dissipation of the element formed on the substrate 101.
  • the parasitic collector capacity in the base pad structure can be reduced without sacrificing high speed (high frequency characteristics). Further, according to the embodiment, the base pad structure can be formed uniformly in the wafer surface.
  • an emitter cap forming layer 131, an emitter forming layer 132, a base forming layer 133, and a collector forming layer 134, respectively, made of a compound semiconductor are placed on a growth substrate 151 made of a compound semiconductor (made of InP).
  • the sub-collector cambium 135 are formed by crystal growth in this order (first step).
  • Sub-collector cambium 135 is sequentially epitaxially grown on the growth substrate 151.
  • the above-mentioned epitaxial growth of each layer can be performed by the organometallic vapor phase deposition method or the molecular beam epitaxy method. Since each of the above-mentioned layers can be epitaxially grown on the growth substrate 151 made of InP in a lattice-matched state, good crystallinity with few dislocations and defects can be obtained.
  • a metal layer 136 made of metal is formed on the sub-collector forming layer 135 (second step).
  • the metal layer 136 can be formed by depositing these metals as a composite structure of Ti / Au or Mo / Au from the side in contact with the sub-collector forming layer 135 by using a vacuum vapor deposition method or a sputtering method.
  • Ti or Mo good adhesion between the sub-collector cambium 135 made of InGaAs and the metal layer 136 can be obtained.
  • the HBT element forming layer does not peel off from the substrate 101 due to heat or mechanical stress generated in the HBT element forming step described later.
  • the material of the metal layer 136 can be made of a material that can be bonded at a temperature equal to or lower than the maximum allowable temperature of HBT, which will be described later.
  • the substrate 101 is bonded onto the metal layer 136 (third step).
  • the metal layer 136 and the introduced metal layer can be formed on the side of the substrate 101, and the metal layers can be bonded (bonded) to each other.
  • the bonding (bonding) method known techniques such as a surface activation bonding method and an atomic diffusion bonding method can be used.
  • the removal of the growth substrate 151 can be carried out by using known mechanical polishing or wet etching using a hydrochloric acid-based chemical solution.
  • the growth substrate 151 is removed (fourth step) to expose the surface of the emitter cap forming layer 131 as shown in FIG. 2D.
  • the sub-collector forming layer 135, the collector forming layer 134, the base forming layer 133, the emitter forming layer 132, and the emitter cap forming layer 131 are formed on the substrate 101 via the metal layer 136.
  • a sub-collector layer 103, a collector layer 104, a base layer 105, an emitter layer 106, an emitter cap layer 107, an emitter electrode 108, and a base electrode 109 are formed on the metal layer 136. (Fifth step).
  • a resist pattern having an opening at a location to be the emitter electrode 108 is formed on the emitter cap forming layer 131 by patterning by photolithography. Then, the emitter electrode material is deposited by the vacuum vapor deposition method. After that, by lifting off the resist pattern, the emitter electrode 108 can be formed on the emitter cap forming layer 131.
  • the emitter layer 106 is formed by patterning the emitter forming layer 132 and the emitter cap forming layer 131.
  • the emitter layer 106 and the emitter cap layer 107 are formed in the same area in a plan view to form a second mesa.
  • the emitter cap layer 107 and the emitter layer 106 can be formed by etching the emitter cap forming layer 131 and the emitter forming layer 132 with a citric acid-based etchant and a hydrochloric acid-based etchant, respectively, using the emitter electrode 108 as a mask.
  • the citric acid-based etchant hardly etches the emitter cambium 132 made of InP.
  • the hydrochloric acid-based etchant hardly etches the emitter cap layer 107 made of InGaAs and the base forming layer 133 made of GaAsSb. Therefore, by using the above etchant, the emitter cap layer 107 and the emitter layer 106 can be formed individually.
  • the base electrode 109 is formed on the base forming layer 133 (base layer 105) around the emitter layer 106.
  • the base electrode 109 can be formed by the same manufacturing method (lift-off method) as the emitter electrode 108.
  • One of the base electrodes 109 formed on both sides of the emitter layer 106 is formed slightly wider than the other to serve as a connection portion of the base pad electrode 112. This is to provide a margin of alignment accuracy when forming the base pad electrode 112, which will be described later.
  • the parasitic collector capacity increases as the area of the region for this connection increases, it is desirable to narrow the area of the above-mentioned region as long as it can be connected to the base pad electrode 112 with good yield in terms of high frequency characteristics.
  • the sub-collector layer 103, the collector layer 104, and the base layer 105 are formed by patterning the sub-collector forming layer 135, the collector forming layer 134, and the base forming layer 133.
  • the base layer 105 is formed so that the emitter layer 106 and the emitter cap layer 107 have an area smaller than that of the base layer 105 in a plan view.
  • the sub-collector layer 103, the collector layer 104, and the base layer 105 are formed in the same area in a plan view to be used as the first mesa.
  • the base layer 105, the collector layer 104, and the sub-collector layer 103 use a resist mask patterned in the same manner as the emitter electrode 108, and the base forming layer 133, the collector forming layer 134, and the sub collector forming layer 135 are respectively citric acid-based etching. It can be formed by etching with a hydrochloric acid-based etchant or a citric acid-based etchant.
  • the collector post electrode 110 and the collector post electrode 110 are placed on the metal layer 136 around the element portion including the sub-collector layer 103, the collector layer 104, the base layer 105, the emitter layer 106, and the emitter cap layer 107.
  • the first support portion 111a is formed (sixth step).
  • the collector post electrode 110 and the first support portion 111a can be formed by the lift-off method described above.
  • the collector post electrode 110 and the first support portion 111a having an appropriate thickness (height), the connection with the upper layer wiring can be facilitated. It is desirable that the thickness is at least thicker than the total of the sub-collector layer 103, the collector layer 104, and the base layer 105.
  • the first support portion 111a is formed to be equal to or higher than the base electrode 109.
  • the metal layer 136 is separated into a region where the first support portion 111a is formed, a region of the element portion, and a region of the first support portion 111a, and as shown in FIG. 2G, the collector electrode 102 and the metal layer 136 are separated from each other.
  • the second support portion 111b is formed (7th step).
  • a second support portion 111b is formed on the substrate 101 around the collector electrode 102 so as to be separated from the collector electrode 102.
  • the collector electrode 102 and the second support portion 111b can be formed by patterning the metal layer 136 by an etching process using a predetermined resist pattern as a mask.
  • metals such as Ti and Mo can be etched by fluorine-based dry etching.
  • Au can be etched by wet etching using an iodine-based chemical solution or ion milling using an Ar-based gas.
  • the collector electrode 102 is arranged on the substrate 101 below the element portion.
  • the second support portion 111b is arranged on the substrate 101 under the first support portion 111a.
  • the support portion 111 is configured from the first support portion 111a and the second support portion 111b. Further, the support portion 111 is formed on the substrate 101 around the collector electrode 102 apart from the collector electrode 102.
  • the protective layer 113 covering the element portion is formed (step 8).
  • the protective layer 113 can be formed by spin-coating BCB to form a coating film and heat-treating the coating film at a high temperature to cure it.
  • the viscosity of the BCB and the spin coat rotation speed are adjusted so that the design thickness of the protective layer 113 at this stage is thinner than the total thickness of the collector electrode 102, the sub-collector layer 103, the collector layer 104, and the base layer 105.
  • a protective layer 113 having a design thickness is formed on the substrate 101 on which the element portion is not formed, while a region higher than the design thickness (specifically, the emitter electrode 108, the base electrode 109, and the support portion) is formed. 111, the protective layer 113 is formed on the collector post electrode 110 in a very thin state.
  • the upper part of the base electrode 109, the upper part of the collector post electrode 110, and the upper part of the support portion 111 are exposed from the protective layer 113 (9th step). For example, by etching back the entire area (entire surface) of the protective layer 113, the upper portion of the base electrode 109, the upper portion of the collector post electrode 110, and the upper portion of the support portion 111 can be exposed from the protective layer 113.
  • the protective layer 113 By forming the protective layer 113 to an appropriate thickness when forming the protective layer 113, only the upper portion of the base electrode 109, the upper portion of the collector post electrode 110, and the upper portion of the support portion 111 can be exposed.
  • the base pad electrode 112 formed on the side of the support portion 111 and connected to the base electrode 109 exposed from the protective layer 113 and extending to the outside of the base layer 105 and above the support portion 111 in a plan view is provided.
  • the heterojunction bipolar transistor described with reference to FIG. 1 is obtained.
  • the base pad electrode 112 can be formed by the lift-off method described above.
  • the base pad electrode is formed extending outside the base layer in a plan view, and the extending portion of the base pad electrode is supported by the support portion.
  • the base pad electrode is installed between the base electrode and the base electrode, and the parasitic collector capacity in the base pad structure can be reduced without sacrificing high speed.
  • the present invention is not limited to the embodiments described above, and many modifications and combinations can be carried out by a person having ordinary knowledge in the art within the technical idea of the present invention. That is clear.
  • the npn-type InP / GaAsSb-based HBT on a heat-dissipating substrate which is promising for realizing an ultra-high-speed integrated circuit, has been described in detail, but the same effect is also effective for other HBTs.

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  • Bipolar Transistors (AREA)

Abstract

ＨＢＴは、基板（１０１）の上に、コレクタ電極（１０２）、サブコレクタ層（１０３）、コレクタ層（１０４）、ベース層（１０５）、エミッタ層（１０６）、エミッタキャップ層（１０７）、エミッタ電極（１０８）、ベース電極（１０９）を備え、ベースパッド電極（１１２）が、ベース電極（１０９）に電気的に接続し、平面視でベース層（１０５）より外側に延在して形成され、支持部（１１１）は、コレクタ電極（１０２）の上でベースパッド電極（１１２）の延在部を支持している。

Description

ヘテロ接合バイポーラトランジスタおよびその製造方法
　本発明は、ヘテロ接合バイポーラトランジスタおよびその製造方法に関する。
　インジウムリン（ＩｎＰ）系ヘテロ接合バイポーラトランジスタ（ＨＢＴ）は、光／無線通信用集積回路に適した、高速性に優れたトランジスタである。ＩｎＰ系ＨＢＴの更なる高速化を実現するためには、動作電流量を維持しつつ、素子微細化により真性容量および寄生容量を削減し、充放電時間を短縮することが重要となる。一方で、微細化により素子の熱抵抗が増大することから、素子の接合温度（素子内部の温度）は、微細化により増加する。接合温度は、電子速度や電流利得といった直接的な電気的特性だけでなく、長期信頼性に対しても大きな影響を与える要因となるため、ＨＢＴ高速化において放熱対策は必須事項である。
　ＨＢＴの放熱性の向上には、例えば非特許文献１に示されている技術がある。非特許文献１には、図３に示すようなＨＢＴが開示されている。このＨＢＴは、放熱基板３０１の上に形成された金属層３０２と、金属層３０２の上に形成されたサブコレクタ層３０３、コレクタ層３０４、ベース層３０５、エミッタ層３０６、エミッタキャップ層３０７を備える。エミッタキャップ層３０７の上には、エミッタ電極３０８が形成され、エミッタ層３０６の周囲のベース層３０５の上には、ベース電極３０９が形成されている。また、金属層３０２が、コレクタ電極として機能する。
　上述した構成のＨＢＴにおいて、非特許文献１の技術では、ベース電極３０９の一部が、図視していない上層配線と接続するために、より広い面積に形成された、いわゆるベースパッド構造を成している。
　ＨＢＴ内部で発生した熱は、一般的にコレクタ層３０４から放熱基板３０１の側に向かって固体中の熱伝導により放熱される。上記の構造によれば、サブコレクタ層３０３より放熱基板３０１の側の層（金属層３０２）は、エミッタ層３０６、ベース層３０５、コレクタ層３０４、サブコレクタ層３０３を構成する化合物半導体よりも熱伝導率が高い材料で構成されていることから、ＨＢＴの放熱性を向上させることができる。
　しかしながら、非特許文献１の構造において、ベースパッド構造のベース電極３０９とコレクタ電極となる金属層３０２との間に生じるコレクタ寄生容量を精度良く削減することが困難なため、高速化に制約が生じるという新たな課題が生じる。以下にその詳細を説明する。
　一般的に、ベースパッド構造の寄生容量を削減する方法は大きく２つ考えられる。第１に、ベースパッド構造の面積を縮小することであり、第２に、ベースパッド構造のベース電極とコレクタ電極との間に存在する半導体層（ベース層、コレクタ層、サブコレクタ層）を除去することである。
　一般に、ベースパッド構造においては、エミッタ幅０．２５μｍ級のヘテロ接合バイポーラトランジスタを製造する際に使用する露光技術を用いた場合、上層配線とベースパッド電極とのコンタクト位置精度やコンタクトホールの寸法ばらつきなどを考慮すると、典型的には１μｍ2程度の面積が必要とされる。このため、第１の方法により、ベースパッド構造を大幅に縮小することは、接続不良や端子間のショートといった別種の問題を引き起こす可能性がある。
　ベースパッド構造と上部配線の接続工程のみ、解像度の高い露光技術を用いることで、原理的にはベースパッド構造の縮小化を図ることは可能である。しかしながら、この１工程のために高解像度の露光装置を導入することは、プロセスコストの増大を招く。このため、素子形成工程と同等の露光技術で、上層配線と歩留まりよく接続可能な面積を有するベースパッド構造が望ましいことは言うまでもない。
　また、第２の方法として挙げたベースパッド構造直下の半導体層（ベース層、コレクタ層、サブコレクタ層）を除去するためには、典型的には、ベース層、コレクタ層、サブコレクタ層の材料に対応した薬液を用いたウェットエッチングにより除去する方法が採られる。しかしながら、ウェットエッチングは、薬液温度や濃度、被エッチング面の面積や密度、結晶方位などのエッチング条件によって、時間当たりのエッチング量が大きく影響を受ける。このため、例えば、ウェハ面内でトランジスタ密度が異なる領域では、ベースパッド構造直下の半導体層のサイドエッチング量にばらつきが生じ、結果としてウェハ面内においてトランジスタの寄生コレクタ容量ばらつきが生じる要因となりうる。
　サイドエッチ量が不足すれば、有意に寄生コレクタ容量を削減することはできない。一方、ベースパッド電極直下の半導体層が過剰にサイドエッチされた場合、ベースパッド電極の自重や形成時の応力によりベースパッド電極端が基板側にたわみ、最悪の場合、ベースパッド電極とコレクタ電極が接触することで、ベース電極とコレクタ電極が電気的に短絡することが懸念される。
　加えて、ベースパッド構造そのものが遮蔽物となり、直下の半導体層のサイドエッチング量を電子顕微鏡等により非破壊で観察することが困難なために、ウェットエッチング時間の最適化も困難である。
Y. Shiratori et al., "High-Speed InP/InGaAsSb DHBT on High-Thermal-Conductivity SiC Substrate", IEEE Electron Device Letters, vol. 39, no. 6, pp. 807-810, 2018.
　以上に説明したように、放熱性を改善するために放熱基板上にＩｎＰ系ＨＢＴを形成する場合において、ベースパッド構造直下の寄生コレクタ容量をウェハ面内で均一性良く削減することが難しく、高速化に制限が生じるという課題がある。
　本発明は、以上のような問題点を解消するためになされたものであり、ベースパッド構造における寄生コレクタ容量が、高速性を犠牲にすることなく低減できるようにすることを目的とする。
　本発明に係るヘテロ接合バイポーラトランジスタは、基板の上に、平面視で基板より小さい面積に形成されたコレクタ電極と、コレクタ電極の上に、平面視でコレクタ電極より小さい面積に形成された、化合物半導体からなるサブコレクタ層と、サブコレクタ層の上に形成された、化合物半導体からなるコレクタ層と、コレクタ層の上に形成された、化合物半導体からなるベース層と、ベース層の上に、平面視でベース層より小さい面積に形成された、化合物半導体からなるエミッタ層と、エミッタ層の上に形成された、化合物半導体からなるエミッタキャップ層と、エミッタキャップ層の上に形成されたエミッタ電極と、エミッタ層の周囲のベース層の上に形成されたベース電極と、サブコレクタ層の周囲のコレクタ電極の上に形成されたコレクタポスト電極と、ベース電極に接続し、平面視でベース層より外側に延在して形成されたベースパッド電極と、コレクタ電極から離間して、コレクタ電極の周囲の基板の上に形成され、コレクタ電極の上でベースパッド電極の延在部を支持する支持部とを備える。
　また、本発明に係るヘテロ接合バイポーラトランジスタの製造方法は、化合物半導体からなる成長基板の上に、各々化合物半導体からなるエミッタキャップ形成層、エミッタ形成層、ベース形成層、コレクタ形成層、およびサブコレクタ形成層を、これらの順に結晶成長して形成する第１工程と、サブコレクタ形成層の上に金属からなる金属層を形成する第２工程と、金属層の上に、基板を貼り合わせる第３工程と、金属層の上に基板を貼り合わせた後で、成長基板を除去する第４工程と、基板の上に金属層を介して形成された、サブコレクタ形成層、コレクタ形成層、ベース形成層、エミッタ形成層、エミッタキャップ形成層をパターニングすることで、金属層の上に、サブコレクタ層、コレクタ層、ベース層、平面視でベース層より小さい面積のエミッタ層、エミッタキャップ層を形成し、エミッタキャップ層の上にエミッタ電極を形成し、エミッタ層の周囲のベース層の上にベース電極を形成する第５工程と、サブコレクタ層、コレクタ層、ベース層、エミッタ層、エミッタキャップ層を備える素子部の周囲の金属層の上に、コレクタポスト電極および第１支持部を形成する第６工程と、金属層を、第１支持部が形成されている領域と素子部の領域と、第１支持部の領域とに分離して、素子部の下の基板の上に配置されたコレクタ電極と、第１支持部の下の基板の上に配置された第２支持部とを形成し、第１支持部と第２支持部とから構成された支持部を、コレクタ電極から離間して、コレクタ電極の周囲の基板の上に形成する第７工程と、素子部を覆う保護層を形成する第８工程と、ベース電極の上部、コレクタポスト電極の上部、および支持部の上部を、保護層より露出させる第９工程と、支持部の側に形成され、保護層より露出したベース電極に接続し、平面視で、ベース層より外側で支持部の上にまで延在するベースパッド電極を、保護層の上に形成する第１０工程とを備える。
　以上説明したように、本発明によれば、平面視でベース層より外側に延在してベースパッド電極を形成し、ベースパッド電極の延在部を支持部で支持するので、ベースパッド構造における寄生コレクタ容量が、高速性を犠牲にすることなく低減できる。
図１は、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタの構成を示す断面図である。 図２Ａは、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の素子の状態を示す断面図である。 図２Ｂは、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の素子の状態を示す断面図である。 図２Ｃは、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の素子の状態を示す断面図である。 図２Ｄは、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の素子の状態を示す断面図である。 図２Ｅは、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の素子の状態を示す断面図である。 図２Ｆは、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の素子の状態を示す断面図である。 図２Ｇは、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の素子の状態を示す断面図である。 図２Ｈは、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の素子の状態を示す断面図である。 図２Ｉは、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタの製造方法を説明するための途中工程の素子の状態を示す断面図である。 図３は、従来のヘテロ接合バイポーラトランジスタの構成を示す断面図である。
　以下、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタについて図１を参照して説明する。
　このヘテロ接合バイポーラトランジスタ（ＨＢＴ）は、まず、基板１０１の上に、平面視で基板１０１より小さい面積に形成されたコレクタ電極１０２を備える。基板１０１は、この種の技術分野で、放熱基板とされる材料から構成されている。この例では、基板１０１の上に接して、コレクタ電極１０２が形成されている。
　基板１０１は、例えば、ＩｎＰよりも熱伝導率が高く、かつ素子間の電気的分離を容易にするために、ＩｎＰと同等の絶縁性を有している材料から構成することが望ましい。基板１０１は、例えば、Ｓｉ、ＡｌＮ、ＧａＮ、ＳｉＣ、ダイヤモンド、あるいはこれらの材料を組み合わせた積層構造から構成することができる。また、コレクタ電極１０２は、例えば、基板１０１の側からＡｕ／Ｔｉあるいは、Ａｕ／Ｍｏとされた金属から構成されている。
　また、このＨＢＴは、コレクタ電極１０２の上に、平面視でコレクタ電極１０２より小さい面積に形成された、化合物半導体からなるサブコレクタ層１０３と、サブコレクタ層１０３の上に形成された、化合物半導体からなるコレクタ層１０４と、コレクタ層１０４の上に形成された、化合物半導体からなるベース層１０５とを備える。この例では、コレクタ電極１０２の上に接して、サブコレクタ層１０３が形成されている。
　サブコレクタ層１０３，コレクタ層１０４，ベース層１０５は、平面視で同一の面積に形成されて、これらで、第１メサが構成されている。第１メサは、例えば、平面視矩形の柱状とされている。サブコレクタ層１０３は、例えば、Ｓｉが高濃度にドープされてｎ型とされたｎ+－ＩｎＧａＡｓから構成されている。コレクタ層１０４は、例えば、Ｓｉが低濃度にドープされてｎ型とされたｎ－ＩｎＧａＡｓから構成されている。ベース層１０５は、例えば、Ｃが高濃度にドープされてｐ型とされたｐ+－ＧａＡｓＳｂから構成されている。
　また、このＨＢＴは、ベース層１０５の上に、平面視でベース層１０５より小さい面積に形成された、化合物半導体からなるエミッタ層１０６と、エミッタ層１０６の上に形成された、化合物半導体からなるエミッタキャップ層１０７とを備える。エミッタ層１０６、エミッタキャップ層１０７は、平面視で同一の面積に形成されて、これらで、第２メサが構成されている。第２メサは、例えば、平面視矩形の柱状とされている。第２メサは、平面視で、第１メサの内側に配置されている。
　例えば、エミッタ層１０６は、Ｓｉが低濃度にドープされてｎ型とされたｎ－ＩｎＰから構成されている。また、エミッタキャップ層１０７は、Ｓｉが高濃度にドープされてｎ型とされたｎ+－ＩｎＧａＡｓから構成されている。
　また、このＨＢＴは、エミッタキャップ層１０７の上に形成されたエミッタ電極１０８と、エミッタ層１０６の周囲のベース層１０５の上に形成されたベース電極１０９とを備える。エミッタ電極１０８は、Ｍｏ／Ｗなどの金属から構成することができる。ベース電極１０９は、Ａｕ／Ｔｉなどの金属から構成することができる。
　上述した構成に加え、このＨＢＴは、支持部１１１、コレクタポスト電極１１０、ベースパッド電極１１２を備える。
　コレクタポスト電極１１０は、サブコレクタ層１０３の周囲のコレクタ電極１０２の上に形成されている。ベースパッド電極１１２は、ベース電極１０９に電気的に接続し、平面視でベース層１０５（第１メサ）より外側に延在して形成されている。この例では、第１メサの上で、支持部１１１の側をより広い面積として、第２メサが配置されている。また、ベース電極１０９も、支持部１１１の側をより広い面積とされている。このより広い面積とされている領域のベース電極１０９に、ベースパッド電極１１２が接続している。
　支持部１１１は、コレクタ電極１０２から離間して、コレクタ電極１０２の周囲の基板１０１の上に形成されている。また、支持部１１１は、コレクタ電極１０２の上でベースパッド電極１１２の延在部を支持している。言い換えると、ベースパッド電極１１２は、支持部１１１と、支持部１１１の側に形成されたベース電極１０９との間に架設されている。支持部１１１は、例えば、柱状に形成されている。
　なお、この例において、支持部１１１は、第１支持部１１１ａと第２支持部１１１ｂとから構成されている。第１支持部１１１ａは、第２支持部１１１ｂの上に形成されている。また、支持部１１１（第１支持部１１１ａ）は、基板１０１の表面を基準として、ベース電極１０９より高く形成されている。例えば、第２支持部１１１ｂは、コレクタ電極１０２と同じ材料から構成することができる。例えば、コレクタ電極１０２を形成するときに、同時に、第２支持部１１１ｂを形成することができる。また、第１支持部１１１ａは、コレクタポスト電極１１０と同じ材料から構成することができる。例えば、コレクタポスト電極１１０を形成するときに、同時に、第１支持部１１１ａを形成することができる。
　また、このＨＢＴは、コレクタ電極１０２、サブコレクタ層１０３、コレクタ層１０４、ベース層１０５、エミッタ層１０６、およびエミッタキャップ層１０７を備える素子部を覆って形成された保護層１１３を備える。保護層１１３は、例えば、ベンゾシクロブテン（ＢＣＢ）などの樹脂から構成されている。ここで、ベースパッド電極１１２は、素子部の周囲の保護層１１３の上に形成されている。なお、エミッタ電極１０８、ベース電極１０９の上部は、保護層１１３より露出している。また、コレクタポスト電極１１０の上部は、保護層１１３より露出している。また、支持部１１１（第１支持部１１１ａ）の上部は、保護層１１３より露出している。この露出している支持部１１１の上部に、ベースパッド電極１１２が接触して支持されている。
　実施の形態によれば、原理的に、ベース電極１０９以外の領域の、平面視でベース層１０５（第１メサ）より外側に延在しているベースパッド電極１１２の直下には、比誘電率が高い半導体層は存在しない。実施の形態では、この領域に、比誘電率が半導体層より低い保護層１１３が形成されている。この結果、ベースパッド電極１１２で生じる寄生コレクタ容量を、精度よく削減することができる。
　また、ベース電極１０９とベースパッド電極１１２との接続部の幅を狭くすることで、この接続部の領域で生じる寄生コレクタ容量も最小限にすることができる。この構成では、この接続部直下のベース層１０５、コレクタ層１０４、サブコレクタ層１０３に、アンダーカット構造を適用する必要はないため、寄生コレクタ容量のばらつきを最小限に抑えることもできる。
　ここで、実施の形態では、支持部１１１を、第１支持部１１１ａと第２支持部１１１ｂとから構成している。第２支持部１１１ｂは、例えば、コレクタ電極１０２と同一工程で形成可能である。また、第１支持部１１１ａは、コレクタポスト電極１１０を、同一工程で形成可能である。このように、実施の形態によれば、従来の放熱基板上のＨＢＴの製造工程に対して、最小限度の工程を追加するだけで、実施の形態に係るＨＢＴが製造できる。また、基板１０１の表面を基準とした、コレクタポスト電極１１０の高さと、ベースパッド電極１１２の高さとを、同等にすることが可能である。
　これにより上層配線と、ベースパッド電極１１２との接続工程も容易になる。例えば、上層配線を形成する際には、図１を用いて説明した素子の構造を形成し後に、層間絶縁膜を形成し、コレクタポスト電極１１０およびベースパッド電極１１２上の層間絶縁膜を除去し、配線金属を形成する。この際、コレクタポスト電極１１０およびベースパッド電極１１２の、基板１０１からの高さがほぼ同等であれば、同一条件でコレクタポスト電極１１０およびベースパッド電極１１２上の層間絶縁膜を除去することができ、工程数を削減できる。
　また、副次的にではあるが、支持部１１１を金属から構成することで、素子で発生した熱を、ベース電極１０９，ベースパッド電極１１２、および支持部１１１を介して基板１０１に放熱するパスが新たに形成され、基板１０１上に形成された素子の放熱性を、更に向上させることが可能である。
　以上示したように、実施の形態によれば、ベースパッド構造における寄生コレクタ容量が、高速性（高周波特性）を犠牲にすることなく低減できるようになる。また、実施の形態によれば、ウェハ面内で均一性良くベースパッド構造を形成できる。
　次に、本発明の実施の形態に係るヘテロ接合バイポーラトランジスタの製造方法について、図２Ａ～図２Ｉを参照して説明する。
　まず、図２Ａに示すように、化合物半導体（ＩｎＰからなる）からなる成長基板１５１の上に、各々化合物半導体からなるエミッタキャップ形成層１３１、エミッタ形成層１３２、ベース形成層１３３、コレクタ形成層１３４、およびサブコレクタ形成層１３５を、これらの順に結晶成長して形成する（第１工程）。
　例えば、ｎ+－ＩｎＧａＡｓからなるエミッタキャップ形成層１３１、ｎ－ＩｎＰからなるエミッタ形成層１３２、ｐ+－ＧａＡｓＳｂからなるベース形成層１３３、ｎ－ＩｎＧａＡｓからなるコレクタ形成層１３４、ｎ+－ＩｎＧａＡｓからなるサブコレクタ形成層１３５を、成長基板１５１の上に、順次にエピタキシャル成長する。例えば、有機金属気相堆積法や分子線エピタキシー法により、上述した各層のエピタキシャル成長ができる。上述した各層は、ＩｎＰからなる成長基板１５１の上に格子整合した状態でエピタキシャル成長できるため、転位や欠陥の少ない良好な結晶性を得ることができる。
　次に、図２Ｂに示すように、サブコレクタ形成層１３５の上に金属からなる金属層１３６を形成する（第２工程）。例えば、サブコレクタ形成層１３５に接する側からＴｉ／Ａｕあるいは、Ｍｏ／Ａｕの複合構造として、真空蒸着法やスパッタ法を用いてこれら金属を堆積することで、金属層１３６が形成できる。ＴｉやＭｏを用いることで、ＩｎＧａＡｓからなるサブコレクタ形成層１３５と金属層１３６との良好な密着性が得られる。これにより、後述するＨＢＴの素子形成工程において発生する熱や機械的応力によりＨＢＴ素子形成層が、基板１０１から剥離することがない。また、Ａｕは、ヤング率が低く酸化しないため、後述する基板１０１と容易に接合させることができる。金属層１３６の材料は、後記する、基板１０１の貼り合わせが、ＨＢＴの最大許容温度以下で接合可能な材料から構成することができる。
　次に、図２Ｃに示すように、金属層１３６の上に、基板１０１を貼り合わせる（第３工程）。この貼り合わせにおいては、金属層１３６と導入の金属層を、基板１０１の側に形成しておき、金属層同士で張り合わせ（接合）を実施することができる。この貼り合わせ（接合）の方法としては、例えば、表面活性化接合法や原子拡散接合法などの、公知の技術を用いることができる。何れの接合技術においても、ＩｎＰ系ＨＢＴの最大プロセス温度（４００℃）以下の接合温度で、接合を実施することが可能である。成長基板１５１の除去は、公知の機械研磨や塩酸系の薬液を用いたウェットエッチングを用いて実施することができる。
　以上のように、金属層１３６に基板１０１を貼り合わせた後で、成長基板１５１を除去し（第４工程）、図２Ｄに示すように、エミッタキャップ形成層１３１の表面を露出させる。この結果、基板１０１の上に、金属層１３６を介して、サブコレクタ形成層１３５、コレクタ形成層１３４、ベース形成層１３３、エミッタ形成層１３２、エミッタキャップ形成層１３１が形成された状態となる。
　次に、図２Ｅに示すように、金属層１３６の上に、サブコレクタ層１０３、コレクタ層１０４、ベース層１０５、エミッタ層１０６、エミッタキャップ層１０７、エミッタ電極１０８、およびベース電極１０９を形成する（第５工程）。
　例えば、エミッタキャップ形成層１３１の上に、フォトリソグラフィによるパターニングで、エミッタ電極１０８とする箇所に開口を備えるレジストパターンを形成する。次いで、真空蒸着法により、エミッタ電極材料を堆積する。この後、レジストパターンをリフトオフすることにより、エミッタキャップ形成層１３１の上にエミッタ電極１０８が形成できる。
　次いで、エミッタ形成層１３２、エミッタキャップ形成層１３１をパターニングすることで、エミッタ層１０６を形成する。エミッタ層１０６、エミッタキャップ層１０７は、平面視で同一の面積に形成して第２メサとする。
　また、エミッタキャップ層１０７およびエミッタ層１０６は、エミッタ電極１０８をマスクとして、エミッタキャップ形成層１３１およびエミッタ形成層１３２を、それぞれクエン酸系エッチャント、塩酸系エッチャントを用いてエッチングすることで形成できる。クエン酸系エッチャントは、ＩｎＰからなるエミッタ形成層１３２を殆どエッチングしない。また、塩酸系エッチャントはＩｎＧａＡｓからなるエミッタキャップ層１０７およびＧａＡｓＳｂからなるベース形成層１３３を殆どエッチングしない。従って、上記エッチャントを用いることで、エミッタキャップ層１０７とエミッタ層１０６とを個別に形成することができる。
　次に、エミッタ層１０６の周囲のベース形成層１３３（ベース層１０５）の上にベース電極１０９を形成する。ベース電極１０９は、エミッタ電極１０８と同様の製造方法（リフトオフ法）により形成することができる。なお、エミッタ層１０６の両脇に形成されたベース電極１０９の一方は、他方より少し幅広く形成し、ベースパッド電極１１２の接続部とする。これは、後述する、ベースパッド電極１１２を形成する際の位置合わせ精度のマージンをもたせるためである。ただし、この接続のための領域の面積が広がると寄生コレクタ容量が増大するため、ベースパッド電極１１２と歩留まりよく接続できる限りにおいて、上述した領域の面積を狭くすることが高周波特性上望ましい。
　次いで、サブコレクタ形成層１３５、コレクタ形成層１３４、ベース形成層１３３をパターニングすることで、サブコレクタ層１０３、コレクタ層１０４、ベース層１０５を形成する。エミッタ層１０６、エミッタキャップ層１０７が、平面視でベース層１０５より小さい面積となるように、ベース層１０５を形成する。サブコレクタ層１０３，コレクタ層１０４，ベース層１０５は、平面視で同一の面積に形成して第１メサとする。
　ベース層１０５、コレクタ層１０４、サブコレクタ層１０３は、エミッタ電極１０８と同様にパターニングしたレジストマスクを用いて、ベース形成層１３３、コレクタ形成層１３４、サブコレクタ形成層１３５をそれぞれクエン酸系エッチャント、塩酸系エッチャント、クエン酸系エッチャントを用いてエッチングすることで、形成できる。
　次に、図２Ｆに示すように、サブコレクタ層１０３、コレクタ層１０４、ベース層１０５、エミッタ層１０６、エミッタキャップ層１０７を備える素子部の周囲の金属層１３６の上に、コレクタポスト電極１１０および第１支持部１１１ａを形成する（第６工程）。例えば、前述したリフトオフ法により、コレクタポスト電極１１０および第１支持部１１１ａが形成できる。適切な厚さ（高さ）のコレクタポスト電極１１０および第１支持部１１１ａを形成することで、上層配線との接続を容易にすることができる。厚さとしては、少なくとも、サブコレクタ層１０３、コレクタ層１０４、およびベース層１０５の合計より厚くすることが望ましい。基板１０１の表面を基準として、第１支持部１１１ａをベース電極１０９と同等かベース電極１０９より高く形成する。
　次に、金属層１３６を、第１支持部１１１ａが形成されている領域と素子部の領域と、第１支持部１１１ａの領域とに分離して、図２Ｇに示すように、コレクタ電極１０２と第２支持部１１１ｂとを形成する（第７工程）。コレクタ電極１０２から離間して、コレクタ電極１０２の周囲の基板１０１の上に第２支持部１１１ｂを形成する。所定のレジストパターンをマスクとしたエッチング処理により、金属層１３６をパターニングすることで、コレクタ電極１０２および第２支持部１１１ｂが形成できる。例えば、ＴｉやＭｏなどの金属は、フッ素系のドライエッチングによりエッチング処理ができる。また、Ａｕは、ヨウ素系の薬液を用いたウェットエッチングあるいはＡｒ系のガスを用いたイオンミリングによりエッチング処理ができる。
　コレクタ電極１０２は、素子部の下の基板１０１の上に配置される。第２支持部１１１ｂは、第１支持部１１１ａの下の基板１０１の上に配置される。第１支持部１１１ａと第２支持部１１１ｂとから、支持部１１１が構成された状態となる。また、コレクタ電極１０２から離間して、コレクタ電極１０２の周囲の基板１０１の上に支持部１１１が形成せれた状態となる。
　次に、図２Ｈに示すように、素子部を覆う保護層１１３を形成する（第８工程）。例えば、ＢＣＢをスピンコートして塗布膜を形成し、この塗布膜を高温で加熱処理して硬化することで、保護層１１３が形成できる。この段階における保護層１１３の設計厚さが、コレクタ電極１０２、サブコレクタ層１０３、コレクタ層１０４，ベース層１０５の合計厚さより薄くなるように、ＢＣＢの粘性やスピンコート回転数を調整する。これにより、素子部が形成されていない基板１０１の上には、設計厚の保護層１１３が形成され、一方で、設計厚より高い領域（具体的にはエミッタ電極１０８、ベース電極１０９、支持部１１１、コレクタポスト電極１１０上は、保護層１１３が非常に薄い状態に形成される。
　次に、図２Ｉに示すように、ベース電極１０９の上部、コレクタポスト電極１１０の上部、および支持部１１１の上部を、保護層１１３より露出させる（第９工程）。例えば、保護層１１３の全域（全面）をエッチバックすることで、ベース電極１０９の上部、コレクタポスト電極１１０の上部、および支持部１１１の上部を、保護層１１３より露出させることができる。保護層１１３の形成時に、適切な厚さに保護層１１３を形成することで、ベース電極１０９の上部、コレクタポスト電極１１０の上部、および支持部１１１の上部のみを露出させることができる。
　次に、支持部１１１の側に形成され、保護層１１３より露出したベース電極１０９に接続し、平面視で、ベース層１０５より外側で支持部１１１の上にまで延在するベースパッド電極１１２を、保護層１１３の上に形成する（第１０工程）。この結果、図１を用いて説明したヘテロ接合バイポーラトランジスタが得られる。例えば、前述したリフトオフ法により、ベースパッド電極１１２が形成できる。
　以上に説明したように、本発明によれば、平面視でベース層より外側に延在してベースパッド電極を形成し、ベースパッド電極の延在部を支持部で支持するので、支持部とベース電極との間にベースパッド電極が架設されるものとなり、ベースパッド構造における寄生コレクタ容量が、高速性を犠牲にすることなく低減できるようになる。
　なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述では、超高速集積回路を実現する上で有望な放熱基板上のｎｐｎ型ＩｎＰ／ＧａＡｓＳｂ系ＨＢＴについて詳細に述べたが、同様な効果は、他のＨＢＴに対しても有効である。
　１０１…基板、１０２…コレクタ電極、１０３…サブコレクタ層、１０４…コレクタ層、１０５…ベース層、１０６…エミッタ層、１０７…エミッタキャップ層、１０８…エミッタ電極、１０９…ベース電極、１１０…コレクタポスト電極、１１１…支持部、１１１ａ…第１支持部、１１１ｂ…第２支持部、１１２…ベースパッド電極、１１３…保護層。

Claims (5)

  1. 　基板の上に、平面視で前記基板より小さい面積に形成されたコレクタ電極と、
    　前記コレクタ電極の上に、平面視で前記コレクタ電極より小さい面積に形成された、化合物半導体からなるサブコレクタ層と、
    　前記サブコレクタ層の上に形成された、化合物半導体からなるコレクタ層と、
    　前記コレクタ層の上に形成された、化合物半導体からなるベース層と、
    　前記ベース層の上に、平面視で前記ベース層より小さい面積に形成された、化合物半導体からなるエミッタ層と、
    　前記エミッタ層の上に形成された、化合物半導体からなるエミッタキャップ層と、
    　前記エミッタキャップ層の上に形成されたエミッタ電極と、
    　前記エミッタ層の周囲の前記ベース層の上に形成されたベース電極と、
    　前記サブコレクタ層の周囲の前記コレクタ電極の上に形成されたコレクタポスト電極と、
    　前記ベース電極に接続し、平面視で前記ベース層より外側に延在して形成されたベースパッド電極と、
    　前記コレクタ電極から離間して、前記コレクタ電極の周囲の前記基板の上に形成され、前記コレクタ電極の上で前記ベースパッド電極の延在部を支持する支持部と
    　を備えるヘテロ接合バイポーラトランジスタ。
  2. 　請求項１記載のヘテロ接合バイポーラトランジスタにおいて、
    　前記コレクタ電極、前記サブコレクタ層、前記コレクタ層、前記ベース層、前記エミッタ層、および前記エミッタキャップ層を備える素子部を覆って形成された保護層を備え、
    　前記ベースパッド電極は、前記素子部の周囲の前記保護層の上に形成されている
    　ことを特徴とするヘテロ接合バイポーラトランジスタ。
  3. 　請求項１または２記載のヘテロ接合バイポーラトランジスタにおいて、
    　前記支持部は、前記基板の表面を基準として、前記ベース電極と同等か前記ベース電極より高く形成されていることを特徴とするヘテロ接合バイポーラトランジスタ。
  4. 　化合物半導体からなる成長基板の上に、各々化合物半導体からなるエミッタキャップ形成層、エミッタ形成層、ベース形成層、コレクタ形成層、およびサブコレクタ形成層を、これらの順に結晶成長して形成する第１工程と、
    　前記サブコレクタ形成層の上に金属からなる金属層を形成する第２工程と、
    　前記金属層の上に、基板を貼り合わせる第３工程と、
    　前記金属層の上に基板を張り合わせた後で、前記成長基板を除去する第４工程と、
    　前記基板の上に前記金属層を介して形成された、前記サブコレクタ形成層、前記コレクタ形成層、前記ベース形成層、前記エミッタ形成層、前記エミッタキャップ形成層をパターニングすることで、前記金属層の上に、サブコレクタ層、コレクタ層、ベース層、平面視で前記ベース層より小さい面積のエミッタ層、エミッタキャップ層を形成し、前記エミッタキャップ層の上にエミッタ電極を形成し、前記エミッタ層の周囲の前記ベース層の上にベース電極を形成する第５工程と、
    　前記サブコレクタ層、前記コレクタ層、前記ベース層、前記エミッタ層、前記エミッタキャップ層を備える素子部の周囲の前記金属層の上に、コレクタポスト電極および第１支持部を形成する第６工程と、
    　前記金属層を、前記第１支持部が形成されている領域と前記素子部の領域と、前記第１支持部の領域とに分離して、前記素子部の下の前記基板の上に配置されたコレクタ電極と、前記第１支持部の下の前記基板の上に配置された第２支持部とを形成し、前記第１支持部と前記第２支持部とから構成された支持部を、前記コレクタ電極から離間して、前記コレクタ電極の周囲の前記基板の上に形成する第７工程と、
    　前記素子部を覆う保護層を形成する第８工程と、
    　前記ベース電極の上部、前記コレクタポスト電極の上部、および前記支持部の上部を、前記保護層より露出させる第９工程と、
    　前記支持部の側に形成され、前記保護層より露出した前記ベース電極に接続し、平面視で、前記ベース層より外側で前記支持部の上にまで延在するベースパッド電極を、前記保護層の上に形成する第１０工程と
    　を備えるヘテロ接合バイポーラトランジスタの製造方法。
  5. 　請求項４記載のヘテロ接合バイポーラトランジスタの製造方法において、
    　前記第６工程は、前記基板の表面を基準として、前記第１支持部を前記ベース電極と同等か前記ベース電極より高く形成することを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
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