WO2021221206A1 - 그래핀 광 소자 - Google Patents

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WO2021221206A1 PCT/KR2020/005708 KR2020005708W WO2021221206A1 WO 2021221206 A1 WO2021221206 A1 WO 2021221206A1 KR 2020005708 W KR2020005708 W KR 2020005708W WO 2021221206 A1 WO2021221206 A1 WO 2021221206A1
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semiconductor
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Definitions

  • the present invention relates to a graphene optical device, and more particularly, to an optical modulation device using graphene.
  • the light modulator may transmit information by light by changing properties of light, such as light intensity and phase of light.
  • an optical modulator uses a change in light absorption rate as a current or voltage is supplied to an optical waveguide through which light passes. Since modulation in optical communication has a relationship with the characteristics and processing speed of optical signals, an excellent optical modulator can contribute to the improvement of overall optical communication performance.
  • Graphene is a structure in which hexagonal shapes of 6 carbons are connected to each other to form a two-dimensional single layer. And it has a structure differentiated from graphite having a three-dimensional structure.
  • Silicon, optical fiber, etc. are used for the optical waveguide.
  • Graphene has a very high electron mobility compared to conventional materials such as silicon, which is advantageous for improving the modulation rate, and has a stronger strength than nanomaterials such as carbon nanotubes, so research on optical devices using graphene is increasing.
  • the graphene optical modulation device applied to the waveguide can reduce the device size and driving voltage, and it can be easily introduced into the existing silicon platform, so it has the advantages of low cost, wide wavelength range, and high-speed operation.
  • the graphene light modulation device currently being manufactured is very low compared to the theoretically proposed operating speed, and the energy efficiency also needs to be further improved.
  • An object of the present invention is to provide a graphene optical modulation device capable of improving a modulation rate.
  • An object of the present invention is to provide a graphene light modulation device capable of improving energy efficiency.
  • An object of the present invention is to provide a graphene light modulation device capable of increasing transmittance and reducing resistance.
  • the present invention is to solve all problems that may be generated or predicted from the prior art in addition to the technical problems described above.
  • the graphene optical device for achieving the above object may further improve light modulation performance by disposing the graphenes facing each other to overlap in some sections with an insulating layer interposed therebetween.
  • a graphene optical device for achieving the above object includes a semiconductor upper layer, a semiconductor lower layer, and a graphene capacitor disposed between the semiconductor upper layer and the semiconductor lower layer, wherein the graphene capacitor includes: 1 graphene, a second graphene, and a first insulating layer disposed between the first graphene and the second graphene, wherein the first graphene and the second graphene are formed in the upper semiconductor layer When viewed in the direction of the semiconductor lower layer, a portion may be disposed to overlap.
  • first graphene and the second graphene may overlap in a central portion having high optical density, and may not overlap in an outer portion disposed on a side surface of the central portion.
  • the graphene capacitor may further include a second insulating layer disposed between the first graphene and the semiconductor upper layer, and a third insulating layer disposed between the second graphene and the semiconductor lower layer. have.
  • the first insulating layer, the second insulating layer, and the third insulating layer may be connected to each other.
  • the first insulating layer may be formed of hexagonal boron nitride (h-BN).
  • a first electrode connected to the first graphene in a first direction, and a direction opposite to the first direction to the second graphene It may further include a second electrode connected in a second direction.
  • the graphene capacitor may further include a first graphene gate disposed between the first graphene and the semiconductor upper layer, and a second graphene gate disposed between the second graphene and the semiconductor lower layer.
  • first graphene and the second graphene may overlap in a section that does not overlap the first graphene gate and the second graphene gate when viewed from the upper semiconductor layer to the lower semiconductor layer.
  • the graphene optical device for achieving the above object may further include a third electrode connected to the first graphene gate and a fourth electrode connected to the second graphene gate.
  • a graphene optical device for achieving the above object is a semiconductor upper layer, a semiconductor lower layer, a first graphene disposed below the semiconductor upper layer, and a second graphene disposed above the semiconductor lower layer.
  • a graphene capacitor including a first insulating layer disposed between the first graphene and the second graphene, a first electrode connected to the first graphene, and a second graphene connected to the second graphene
  • the first electrode may be connected to the first graphene in a first direction
  • the second electrode may be connected to the second graphene in a second direction opposite to the first direction
  • the graphene capacitor may further include a first graphene gate disposed between the first graphene and the semiconductor upper layer, and a second graphene gate disposed between the second graphene and the semiconductor lower layer.
  • first graphene gate may be disposed in the first interconnection section
  • second graphene gate may be disposed in the second interconnection section
  • the graphene photonic device may further include a third electrode connected to the first graphene gate and a fourth electrode connected to the second graphene gate.
  • a fourth insulating layer disposed between the third electrode and the first electrode, and a fifth insulating layer disposed between the fourth electrode and the second electrode may further include.
  • the graphene capacitor may further include a second insulating layer disposed between the first graphene and the semiconductor upper layer, and a third insulating layer disposed between the second graphene and the semiconductor lower layer. have.
  • first insulating layer, the second insulating layer, and the third insulating layer may be connected to each other.
  • the semiconductor upper layer may be formed of polycrystalline silicon
  • the semiconductor lower layer may be formed of crystalline silicon
  • the first insulating layer may be formed of hexagonal boron nitride (h-BN).
  • the modulation speed of the graphene optical modulation device may be improved.
  • the transmittance of the graphene light modulation device may be increased and the resistance thereof may be decreased.
  • FIG. 1 is a cross-sectional view of a graphene optical device according to an embodiment of the present invention.
  • FIG. 2 is an enlarged view of a part of the graphene optical device of FIG. 1 .
  • FIG 3 is a diagram illustrating a light distribution in an optical waveguide of a graphene optical device according to an embodiment of the present invention.
  • FIG. 4 is a diagram referenced in the description of light modulation performance and energy efficiency performance of a graphene optical device according to an embodiment of the present invention.
  • FIG. 5 is a cross-sectional view of a graphene optical device according to an embodiment of the present invention.
  • FIG. 6 is an enlarged view of a part of the graphene optical device of FIG. 5 .
  • FIG 7 and 8 are diagrams referenced in the description of the operation of the graphene optical device according to an embodiment of the present invention.
  • FIG. 1 is a cross-sectional view of a graphene optical device according to an embodiment of the present invention
  • FIG. 2 is an enlarged view of a portion of the graphene optical device of FIG. 1 .
  • the graphene optical device includes a semiconductor upper layer 110a, a semiconductor lower layer 110b, and between the semiconductor upper layer 110a and the semiconductor lower layer 110b.
  • a graphene capacitor 120 disposed thereon may be included.
  • the semiconductor upper layer 110a, the semiconductor lower layer 110b, and the graphene capacitor 120 may form an optical waveguide through which light passes.
  • the graphene capacitor 120 including the graphene 210 and 220 may transmit light at a higher speed by using the very high electron mobility characteristics of the graphene 210 and 220 in the center of the optical waveguide.
  • the semiconductor upper layer 110a and the semiconductor lower layer 110b are semiconductor layers, and may be positioned above and below the graphene capacitor 120 , respectively.
  • the semiconductor upper layer 110a and the semiconductor lower layer 110b may be formed of silicon, germanium, or other semiconductor material.
  • the semiconductor lower layer 110b may be formed of polycrystalline silicon (P-Si) and the semiconductor lower layer 110b may be formed of crystalline silicon (Si).
  • the semiconductor lower layer 110b may be formed on a substrate (not shown). In some cases, the semiconductor lower layer 110b may be formed of the same material as the substrate. For example, the semiconductor lower layer 110b and the substrate may be formed of silicon (Si) or the like.
  • An insulator 143 may be positioned on one surface of the semiconductor lower layer 110b.
  • the insulator 143 may be an oxide film for protecting the surface of the semiconductor lower layer 110b.
  • the insulator 143 may be formed as a thin film using an amorphous silicon dioxide (SiO2) oxide layer.
  • the insulator 143 may be an insulating substrate such as SiO2.
  • the graphene capacitor 120 includes a first graphene 210 , a second graphene 220 , and a first graphene disposed between the first graphene 210 and the second graphene 220 .
  • An insulating layer 231 may be included. That is, the graphene capacitor 120 may include a first insulating layer 231 between the two graphenes 210 and 220 facing each other and the graphenes 210 and 220 facing each other.
  • the first and second graphenes 210 and 220 are disposed in the optical region of the optical waveguide and are transparent.
  • the first and second graphenes 210 and 220 may be formed parallel to one surface of the semiconductor lower layer 110b and/or the semiconductor upper layer 110a, and may be spaced apart from each other by a predetermined distance.
  • the first and second graphenes 210 and 220 may be single-layer graphene sheets.
  • the first insulating layer 231 may be formed of an insulating material. More preferably, the first insulating layer 231 may be formed of hexagonal boron nitride (h-BN). Hexagonal boron nitride (h-BN) is transparent, flexible, and has excellent mechanical properties similar to the graphenes 210 and 220, so it is suitable for use in optical waveguides together with the graphenes 210 and 220.
  • h-BN hexagonal boron nitride
  • a capacitor is formed by being spaced apart by the first insulating layer 231 between the graphenes 210 and 220 facing parallel to the optical waveguide.
  • the Fermi level of one of the two graphenes 210 and 220 increases and the other Fermi level decreases. Accordingly, the amount of carriers that can be absorbed into each of the graphenes 210 and 220 is reduced. As the absorbed light decreases, the amount of light passing through the optical waveguide increases.
  • the graphene optical modulation device has a structure in which graphene, which is a material having optical modulation performance, is coupled to an optical waveguide, and the device size and driving voltage can be reduced, and can be easily introduced into an existing silicon platform. It has advantages of low cost, wide wavelength range, and high-speed operation.
  • the first and second graphenes 210 and 220 may be arranged to partially overlap when viewed from the semiconductor upper layer 110a to the semiconductor lower layer direction 110b, that is, in a vertical direction.
  • the first and second graphenes 210 and 220 when viewed from the semiconductor upper layer 110a to the semiconductor lower layer direction 110b, the first and second graphenes 210 and 220 may overlap in the first section A1. have.
  • first and second graphenes 210 and 220 may not overlap in the second and third sections A2 and A3 on the side of the first section A1. That is, the first graphene 210 and the second graphene 210 overlap in the central portion A1 having high optical density, and do not overlap in the outer portions A2 and A3 disposed on the side surfaces of the central portion. does not
  • the two graphenes 210 and 220 are spaced apart only in the first section A1 to form a capacitor facing each other, and in the remaining section, the two graphene capacitors 120 are spaced apart from each other. (210, 220) do not face each other.
  • a graphene capacitor 120 is formed by partially overlapping the graphene sheets 210 and 220 . Through this, although there is no significant change in the modulation depth, the capacitance affecting the modulation rate can be greatly reduced. It can also increase energy efficiency by reducing capacitance (reduce Energy/bit).
  • the first electrode 131 is connected to the first graphene 210 in a first direction
  • the second electrode 132 is connected to the second graphene 220 in a direction opposite to the first direction. may be connected in the second direction. That is, the first electrode 131 and the second electrode 132 may be disposed to be spaced apart from each other by a predetermined distance on different sides of the graphene capacitor 120 .
  • the graphene capacitor 120 includes a second insulating layer 232 disposed between the first graphene 210 and the semiconductor upper layer 110a, and the second graphene 220 and the semiconductor.
  • a third insulating layer 233 disposed between the lower layer 110b may be further included.
  • the first insulating layer 231 , the second insulating layer 232 , and the third insulating layer 233 may be connected to each other.
  • the first and second graphenes 210 and 220 are overlapped by being spaced apart from each other by a predetermined distance only in the central portion A1 , and do not overlap in the remaining sections A2 and A3 , so the non-overlapping sections A2 and A3 ), graphene can be removed. Also, in the non-overlapping sections A2 and A3 , the insulating layers 231 , 232 , and 233 may be connected to each other without being partitioned by the graphene 210 and 220 .
  • the graphene optical device includes a first electrode 131 connected to the first graphene 210 in a first direction, and a first electrode 131 connected to the second graphene 220 in the first direction.
  • a second electrode 132 connected in a second direction opposite to that of the second electrode may be further included.
  • the first and second electrodes 131 and 132 are electrodes for supplying power to the first and second graphenes 210 and 220, respectively, and may be formed of a known material such as chromium, gold, copper, or an alloy.
  • the first and second electrodes 131 and 132 may be formed on the insulators 141 and 142 , respectively.
  • the insulators 141 and 142 may be formed of amorphous silicon dioxide (SiO2).
  • first and second electrodes 131 and 132 are preferably disposed to be spaced apart from each other by a predetermined distance from the first and second graphenes 210 and 220 , respectively.
  • first and second electrodes 131 and 132 are opaque metal electrodes, they may be disposed to be spaced apart from the first and second graphenes 210 and 220 by a predetermined distance so as not to interfere with light transmission.
  • the first graphene is disposed below the semiconductor upper layer 110a, the semiconductor lower layer 110b, and the semiconductor upper layer 110a.
  • 210 a second graphene 220 disposed above the semiconductor lower layer 110b , and a first insulating layer 231 disposed between the first graphene 210 and the second graphene 220 .
  • the graphene capacitor 120 includes a first wiring section A2 in which the wiring portion 212 of the first graphene 210 connected to the first electrode 131 is disposed, and the second electrode 132 . ) and a second wiring section A3 in which the wiring part 222 of the second graphene 220 is disposed, and between the first wiring section A2 and the second wiring section A3. It may include an overlapping section A1 in which the first graphene 210 and the second graphene 220 are disposed.
  • first graphene 210 and the second graphene 220 have wiring parts 212 and 222 connected to the first and second electrodes 131 and 132, respectively, and overlapping parts 211 and 211 facing each other. 221) may be included. Accordingly, the first graphene 210 and the second graphene 220 face each other in the overlapping section A1 at the center of the graphene capacitor 120, and in the outer wiring sections A2 and A3, which Since only a connection portion can be formed between one graphene and an electrode, the other graphene can be removed. Since some graphene is removed from the wiring sections A2 and A3, the capacitance may be lowered and energy efficiency may be increased.
  • FIG. 3 is a view illustrating a light distribution (light mode profile) in an optical waveguide of a graphene optical device according to an embodiment of the present invention.
  • light 300 is propagated to a specific portion of the optical waveguide in a state of high optical density. Since the light 300 is concentrated at the center of the graphene capacitor 120 , even if some graphene is removed from the outer region 330 having a low light density, the capacitance can be effectively reduced while minimizing the reduction in light transmission performance.
  • a capacitor having a small utility located in the portion 330 having a low optical density may be removed. Accordingly, although the light modulation rate is slightly reduced, the total capacitance is greatly reduced, thereby increasing the device speed and improving energy efficiency.
  • the modulation rate is determined by the resistance and capacitance of the entire device. Because high capacitance is adopted for low driving voltage and the resistance of graphene wiring and graphene-metal contact resistance are large, the modulation rate is much lower than expected. In addition, energy efficiency needs to be improved for the application of 5G or higher optical communication devices.
  • the resistance of the graphene wiring is reduced by adding a graphene gate to remove unnecessary light absorption of the graphene wiring, and the contact resistance between the metal electrode and the graphene is reduced to reduce the resistance of the entire device.
  • a graphene gate to remove unnecessary light absorption of the graphene wiring
  • the contact resistance between the metal electrode and the graphene is reduced to reduce the resistance of the entire device.
  • FIG. 5 is a cross-sectional view of a graphene optical device according to an embodiment of the present invention
  • FIG. 6 is an enlarged view of a portion of the graphene optical device of FIG. 5 .
  • a graphene capacitor 520 includes a first graphene 210 , a second graphene 220 , and the first graphene 210 and the second graphene.
  • a first insulating layer 231 disposed between the graphene 220 may be included.
  • the two graphene sheets 210 and 220 are partially overlapped in the optical waveguide to remove the capacitor in the low optical density part and maintain the capacitor only in the high optical density part to increase the modulation speed and energy efficiency. can be improved
  • the graphene capacitor 520 includes a first graphene gate 610 and a second graphene 220 disposed between the first graphene 210 and the semiconductor upper layer 110a. and a second graphene gate 620 disposed between the semiconductor underlayer 110b.
  • the first graphene 210 and the second graphene 220 when viewed from the semiconductor upper layer 110a to the semiconductor lower layer 110b, the first graphene gate 610 and the second graphene It may overlap the fin gate 620 in the section A1 that does not overlap.
  • first graphene gate 610 and the second graphene gate 620 are not located in the overlapping section A1, and the first graphene gate 610 is only in the first wiring section A2. position, and the second graphene gate 620 may be located only in the second wiring section A3 .
  • the graphene photonic device includes a third electrode 151 connected to the first graphene gate 610 , and a third electrode 151 connected to the second graphene gate 620 .
  • Four electrodes 152 may be further included.
  • the third and fourth electrodes 151 and 152 are electrodes for supplying power to the first and second graphene gates 610 and 620, respectively, and may be formed of a known material such as chromium, gold, copper, or an alloy.
  • the third electrode 151 may be formed on the first electrode 131
  • the fourth electrode 152 may be formed on the second electrode 132 .
  • a fourth insulating layer 631 disposed between the third electrode 151 and the first electrode 131, and the fourth A fifth insulating layer 632 disposed between the electrode 152 and the second electrode 132 may be further included to insulate the electrodes.
  • the graphene gate ( 610 and 620 and graphene gate electrodes 151 and 152 may be introduced. Due to the electric field effect by the gate, the resistance of the graphene wiring and the graphene-metal contact resistance are reduced, and the modulation speed and energy efficiency can be further improved.
  • the graphene gate electrodes 151 and 152 may supply power to the graphene gates 610 and 620 .
  • the graphene wiring portions 212 and 222 connecting the overlapping portions 211 and 221 of the graphenes 210 and 220 to the metal electrodes 131 and 132 are always transparent.
  • An electric field can be applied to the state.
  • the electric field by the graphene gate electrodes 151 and 152 may reduce the resistance of the graphene wiring parts 212 and 222 and the contact resistance between the metal electrodes 131 and 132 and the graphene wiring parts 212 and 222 . .
  • FIG. 7 is a conceptual diagram of making the wiring units 212 and 222 always in a transmissive state by applying a gate voltage
  • FIG. 8 is graphene for optical modulation in a state in which a voltage is applied to each gate electrode 151 and 152. It is a schematic diagram for applying an electric signal to the capacitor 520 .
  • the graphene capacitor 520 according to the embodiment of FIGS. 5 to 8 has a graphene sheet resistance possible by high doping when a gate voltage is applied is 30 ohm/sq., and when a gate voltage is applied, the graphene-metal contact resistance is 100 ohm/sq., graphene sheet resistance 2000 ohm/sq. in the undoped state (Dirac point) of the optical device illustrated in FIG. 4 .
  • the graphene-metal contact resistance is much less than 10000 ohm/sq.
  • the graphene capacitor 520 according to the embodiment of FIGS. 5 to 8 has a capacitance of 57 fF, which is smaller than 114 fF of the optical device illustrated in FIG. 4 .
  • the transmittance can be increased (transmission state, On mode), and a low voltage Light modulation can be performed by inducing a state with low transmittance (absorption state, off mode) by not applying a voltage or applying a voltage.
  • a voltage may be applied to the wiring units 212 and 222 at all times to prevent light absorption from the wiring units 212 and 222 so that charges are accumulated. That is, an electric field is constantly induced using the graphene gates 610 and 620 and the graphene gate electrodes 151 and 152 to make the wiring portions 212 and 222 in a transmissive state.

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Abstract

본 발명의 실시 예에 따른 그래핀 광 소자는, 반도체 상층, 반도체 하층, 상기 반도체 상층과 상기 반도체 하층 사이에 배치되는 그래핀 커패시터를 포함하고, 상기 그래핀 커패시터는, 제1 그래핀, 제2 그래핀, 및 상기 제1 그래핀과 상기 제2 그래핀 사이에 배치되는 제1 절연층을 포함하며, 상기 제1 그래핀과 상기 제2 그래핀은, 상기 반도체 상층에서 상기 반도체 하층 방향으로 보았을 때 일부가 중첩되도록 배치될 수 있다.

Description

그래핀 광 소자
본 발명은 그래핀 광 소자에 관한 것이며, 더욱 상세하게는 그래핀을 이용한 광 변조 소자에 관한 것이다.
광통신 기술의 발전에 따라 송신, 수신, 변조에 사용되는 광 소자에 대한 연국도 증가하고 있다. 광 변조기는 광의 세기(light intensity), 광의 위상(phase) 등 광의 속성을 변화시켜서 광에 의한 정보를 전송할 수 있다. 예를 들어, 광 변조기는 광이 통과하는 광 도파로(waveguide)에 전류 또는 전압을 공급됨에 따른 광흡수율 변화를 이용하고 있다. 광통신에서 변조는 광신호의 특성 및 처리 속도와 관계를 가지므로 우수한 광 변조기는 전체 광통신의 성능 향상에 기여할 수 있다.
그래핀(Graphene)이란 탄소 6개로 이루어진 육각형 모양이 서로 연결되어 2차원 단일층을 이루는 구조로 0차원의 풀러렌(Fullerene), 관 (tube) 모양의 1차원 구조를 가진 탄소나노튜브(Carbon Nanotube) 및 3차원 구조를 가진 그래파이트(Graphite)와는 차별되는 구조를 지니고 있다.
광 도파로에는 실리콘, 광섬유 등이 사용되고 있다. 그래핀은 실리콘 등 기존 물질보다 전자 이동도가 매우 높아 변조 속도 향상에 유리하고, 강도도 탄소나노튜브 등 나노물질보다 강한 장점이 있어, 그래핀을 이용한 광 소자에 대한 연구가 증가하고 있다.
도파로에 적용된 그래핀 광 변조 소자는 소자 크기와 구동전압을 낮출 수 있으며 기존 실리콘 플랫폼에 쉽게 도입이 가능함으로서 비용이 저렴하고 사용 파장대가 넓고 고속구동이 가능하다는 장점이 있다.
하지만 현재 제작되고 있는 그래핀 광 변조 소자는 이론적으로 제안하는 작동 속도에 비해 매우 낮으며 에너지 효율 또한 더욱 개선될 필요가 있다.
더 효율적으로 작동 속도와 에너지 효율을 향상 시킬 수 있는 새로운 소자 구조와 작동방식의 소자 개발이 필요하다.
본 발명의 목적은, 변조 속도를 향상할 수 있는 그래핀 광 변조 소자를 제공함에 있다.
본 발명의 목적은, 에너지 효율을 향상할 수 있는 그래핀 광 변조 소자를 제공함에 있다.
본 발명의 목적은, 투과도는 높이고 저항은 감소시킬 수 있는 그래핀 광 변조 소자를 제공함에 있다.
기타, 본 발명은 상기에 기재한 기술적 과제 외에 종래기술로부터 발생되거나 예측될 수 있는 모든 문제점을 해결하기 위한 것이다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 그래핀 광 소자는, 절연층을 사이에 두고 마주보는 그래핀들이 일부 구간에서 중첩되도록 배치함으로써, 광 변조 성능을 더욱 향상할 수 있다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 그래핀 광 소자는, 반도체 상층, 반도체 하층, 상기 반도체 상층과 상기 반도체 하층 사이에 배치되는 그래핀 커패시터를 포함하고, 상기 그래핀 커패시터는, 제1 그래핀, 제2 그래핀, 및 상기 제1 그래핀과 상기 제2 그래핀 사이에 배치되는 제1 절연층을 포함하며, 상기 제1 그래핀과 상기 제2 그래핀은, 상기 반도체 상층에서 상기 반도체 하층 방향으로 보았을 때 일부가 중첩되도록 배치될 수 있다.
한편, 상기 제1 그래핀과 상기 제2 그래핀은, 광밀도가 높은 중앙부에서 중첩되고, 상기 중앙부의 측면에 배치되는 외곽부에서는 중첩되지 않을 수 있다.
한편, 상기 그래핀 커패시터는, 상기 제1 그래핀과 상기 반도체 상층 사이에 배치되는 제2 절연층, 및, 상기 제2 그래핀과 상기 반도체 하층 사이에 배치되는 제3 절연층을 더 포함할 수 있다.
한편, 상기 제1 절연층, 상기 제2 절연층, 및 상기 제3 절연층은 서로 연결될 수 있다.
한편, 상기 제1 절연층은, 육방정계 질화붕소(h-BN)로 형성될 수 있다.
한편, 상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 그래핀 광 소자는, 상기 제1 그래핀에 제1 방향으로 연결되는 제1 전극, 상기 제2 그래핀에 상기 제1 방향의 반대 방향인 제2 방향으로 연결되는 제2 전극을 더 포함할 수 있다.
한편, 상기 그래핀 커패시터는, 상기 제1 그래핀과 상기 반도체 상층 사이에 배치되는 제1 그래핀 게이트, 및 상기 제2 그래핀과 상기 반도체 하층 사이에 배치되는 제2 그래핀 게이트를 더 포함할 수 있다.
또한, 상기 제1 그래핀과 상기 제2 그래핀은, 상기 반도체 상층에서 상기 반도체 하층 방향으로 보았을 때 상기 제1 그래핀 게이트 및 상기 제2 그래핀 게이트와 중첩되지 않는 구간에서 중첩될 수 있다.
또한, 상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 그래핀 광 소자는, 상기 제1 그래핀 게이트와 연결되는 제3 전극, 상기 제2 그래핀 게이트와 연결되는 제4 전극을 더 포함할 수 있다.
또한, 상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 그래핀 광 소자는, 상기 제3 전극과 상기 제1 전극 사이에 배치되는 제4 절연층, 상기 제4 전극과 상기 제2 전극 사이에 배치되는 제5 절연층을 더 포함할 수 있다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 그래핀 광 소자는, 반도체 상층, 반도체 하층, 상기 반도체 상층의 하측에 배치되는 제1 그래핀, 상기 반도체 하층의 상측에 배치되는 제2 그래핀, 상기 제1 그래핀과 상기 제2 그래핀 사이에 배치되는 제1 절연층을 포함하는 그래핀 커패시터, 상기 제1 그래핀에 연결되는 제1 전극, 및, 상기 제2 그래핀에 연결되는 제2 전극을 포함하고, 상기 그래핀 커패시터는, 상기 제1 전극과 연결되는 상기 제1 그래핀의 배선부가 배치되는 제1 배선 구간, 상기 제2 전극과 연결되는 상기 제2 그래핀의 배선부가 배치되는 제2 배선 구간, 및, 상기 제1 배선 구간과 상기 제2 배선 구간 사이에 상기 제1 그래핀과 상기 제2 그래핀이 배치되는 중첩 구간을 포함할 수 있다.
한편, 상기 제1 전극은 상기 제1 그래핀에 제1 방향으로 연결되고, 상기 제2 전극은 상기 제2 그래핀에 상기 제1 방향의 반대 방향인 제2 방향으로 연결될 수 있다.
한편, 상기 그래핀 커패시터는, 상기 제1 그래핀과 상기 반도체 상층 사이에 배치되는 제1 그래핀 게이트, 및 상기 제2 그래핀과 상기 반도체 하층 사이에 배치되는 제2 그래핀 게이트를 더 포함할 수 있다.
또한, 상기 제1 그래핀 게이트는 상기 제1 배선 구간에 배치되고, 상기 제2 그래핀 게이트는 상기 제2 배선 구간에 배치될 수 있다.
또한, 본 발명의 실시 예에 따른 그래핀 광 소자는, 상기 제1 그래핀 게이트와 연결되는 제3 전극, 상기 제2 그래핀 게이트와 연결되는 제4 전극을 더 포함할 수 있다.
또한, 본 발명의 실시 예에 따른 그래핀 광 소자는, 상기 제3 전극과 상기 제1 전극 사이에 배치되는 제4 절연층, 상기 제4 전극과 상기 제2 전극 사이에 배치되는 제5 절연층을 더 포함할 수 있다.
한편, 상기 그래핀 커패시터는, 상기 제1 그래핀과 상기 반도체 상층 사이에 배치되는 제2 절연층, 및, 상기 제2 그래핀과 상기 반도체 하층 사이에 배치되는 제3 절연층을 더 포함할 수 있다.
또한, 상기 제1 절연층, 상기 제2 절연층, 및 상기 제3 절연층은 서로 연결될 수 있다.
한편, 상기 반도체 상층은 다결정 실리콘으로 형성되고, 상기 반도체 하층은 결정질 실리콘으로 형성될 수 있다.
한편, 상기 제1 절연층은, 육방정계 질화붕소(h-BN)로 형성될 수 있다.
본 발명의 실시 예들 중 적어도 하나에 의하면, 그래핀 광 변조 소자의 변조 속도를 향상할 수 있다.
또한, 본 발명의 실시 예들 중 적어도 하나에 의하면, 그래핀 광 변조 소자의 에너지 효율을 향상할 수 있다.
또한, 본 발명의 실시 예들 중 적어도 하나에 의하면, 그래핀 광 변조 소자의 투과도는 높이고 저항은 감소시킬 수 있다.
한편, 그 외의 다양한 효과는 후술될 본 발명의 실시 예에 따른 상세한 설명에서 직접적 또는 암시적으로 개시될 것이다.
도 1은 본 발명의 일 실시 예에 따른 그래핀 광 소자의 단면도이다.
도 2는 도 1의 그래핀 광 소자의 일부를 확대하여 도시한 도면이다.
도 3은 본 발명의 일 실시 예에 따른 그래핀 광 소자의 광 도파로 내 광 분포를 도시한 도면이다.
도 4는 본 발명의 일 실시 예에 따른 그래핀 광 소자의 광 변조 성능과 에너지 효율 성능에 관한 설명에 참조되는 도면이다.
도 5는 본 발명의 일 실시 예에 따른 그래핀 광 소자의 단면도이다.
도 6은 도 5의 그래핀 광 소자의 일부를 확대하여 도시한 도면이다.
도 7과 도 8은 본 발명의 일 실시 예에 따른 그래핀 광 소자의 동작에 관한 설명에 참조되는 도면이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시 예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
본 발명은 청구항의 범주에 의해 정의되며, 명세서에서 용어의 의미에 대해 별도로 기재한 내용이 있다면 용어의 의미는 상기 기재 내용으로 정의될 것이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
또한, 본 명세서에서, 다양한 요소들을 설명하기 위해 제1, 제2 등의 용어가 이용될 수 있으나, 이러한 요소들은 이러한 용어들에 의해 제한되지 아니한다. 이러한 용어들은 한 요소를 다른 요소로부터 구별하기 위해서만 이용된다.
도 1은 본 발명의 일 실시 예에 따른 그래핀 광 소자의 단면도이고, 도 2는 도 1의 그래핀 광 소자의 일부를 확대하여 도시한 도면이다.
도 1과 도 2를 참조하면, 본 발명의 일 실시 예에 따른 그래핀 광 소자는, 반도체 상층(110a), 반도체 하층(110b), 상기 반도체 상층(110a)과 상기 반도체 하층(110b) 사이에 배치되는 그래핀 커패시터(120)를 포함할 수 있다.
상기 반도체 상층(110a), 상기 반도체 하층(110b), 및 그래핀 커패시터(120)는 광이 통과하는 광 도파로(waveguide)를 형성할 수 있다. 그래핀(210, 220)을 포함하는 그래핀 커패시터(120)는 광 도파로의 중앙에서 그래핀(210, 220)의 매우 높은 전자 이동도 특성을 이용하여 광을 더 빠른 속도로 투과할 수 있다.
반도체 상층(110a)과 반도체 하층(110b)은, 반도체 층으로, 각각 그래핀 커패시터(120)의 상측과 하측에 위치할 수 있다.
상기 반도체 상층(110a)과 상기 반도체 하층(110b)은, 실리콘, 게르마늄, 기타 반도체 소재로 형성될 수 있다. 예를 들어, 반도체 하층(110b)은 다결정 실리콘(P-Si)으로 반도체 하층(110b)은 결정질 실리콘(Si)으로 형성될 수 있다.
상기 반도체 하층(110b)은 기판(미도시) 위에 형성될 수 있다. 경우에 따라서, 상기 반도체 하층(110b)은 기판과 동일한 물질로 형성될 수 있다. 예를 들어, 상기 반도체 하층(110b)과 기판은 실리콘(Si) 등으로 형성될 수 있다.
반도체 하층(110b)의 일면에는 절연체(143)가 위치할 수 있다. 실시 예에 따라서, 절연체(143)는 반도체 하층(110b)의 표면 보호를 위한 산화막일 있다. 예를 들어, 절연체(143)는 비결정질 이산화 실리콘(Silicon Dioxide, SiO₂) 산화층으로 박막 형성이 가능하다. 또는, 절연체(143)는 SiO₂등 절연 기판일 수 있다.
한편, 그래핀 커패시터(120)는, 제1 그래핀(210), 제2 그래핀(220), 및 상기 제1 그래핀(210)과 상기 제2 그래핀(220) 사이에 배치되는 제1 절연층(231)을 포함할 수 있다. 즉, 상기 그래핀 커패시터(120)는, 마주보는 2개의 그래핀(210, 220)과 마주보는 그래핀(210, 220) 사이의 제1 절연층(231)을 포함할 수 있다.
제1,2 그래핀(210, 220)은, 광 도파로의 광 영역에 배치되며 투명하다. 제1,2 그래핀(210, 220)은, 상기 반도체 하층(110b) 및/또는 상기 반도체 상층(110a)의 일면과 평행하게 형성될 수 있고, 서로 소정 간격으로 이격될 수 있다. 제1,2 그래핀(210, 220)은 단일층의 그래핀 시트일 수 있다.
제1 절연층(231)은 절연 소재로 형성될 수 있다. 더욱 바람직하게는 제1 절연층(231)은 육방정계 질화붕소(h-BN)로 형성될 수 있다. 육방정계 질화붕소(h-BN)는, 그래핀(210, 220)과 유사하게 투명하고 유연하면서 우수한 기계적 물성을 가지고 있어, 그래핀(210, 220)과 함께 광 도파로에 사용하기에 적합하다.
광 도파로에 평행하게 마주하는 그래핀(210, 220) 사이는 제1 절연층(231)에 의해 이격되어 커패시터를 구성하게 된다.
이격된 그래핀(210, 220)에 소정의 전압을 인가하면, 2개의 그래핀(210, 220) 중 어느 하나의 페르미 레벨이 증가하고 나머지 하나의 페르미 레벨이 감소하게 된다. 이에 따라, 각 그래핀(210, 220)에 흡수될 수 있는 캐리어 양이 감소한다. 흡수되는 광의 감소에 따라 광 도파로를 통과하는 광량이 증가하게 된다.
본 발명의 일 실시 예에 따른 그래핀 광 변조 소자는, 광 도파로에 광 변조성능을 가지는 재료인 그래핀을 체결한 구조로, 소자 크기와 구동 전압을 낮출 수 있으며, 기존 실리콘 플랫폼에 쉽게 도입이 가능함으로서 비용이 저렴하고, 사용 파장대가 넓으며, 고속 구동이 가능한 장점이 있다.
제1,2 그래핀(210, 220)은, 상기 반도체 상층(110a)에서 상기 반도체 하층 방향(110b), 즉 수직 방향으로 보았을 때, 일부가 중첩되도록 배치될 수 있다. 그래핀 광 변조 소자의 변조 속도를 향상시키기 위하여 저항과 커패시턴스를 줄일 필요가 있다. 이를 위해 광 도파로의 광 분포(Light mode profile)를 고려하여 광밀도가 낮은 부분에 위치한 그래핀 커패시터 부분을 제거하고 광이 집중되어 있는 부분에만 커패시터를 유지하여 불필요한 커패시턴스를 줄일 수 있다. 도 1과 도 2를 참조하면, 상기 반도체 상층(110a)에서 상기 반도체 하층 방향(110b)으로 보았을 때, 제1,2 그래핀(210, 220)은, 제1 구간(A1)에서 중첩될 수 있다. 또한, 제1,2 그래핀(210, 220)은 제1 구간(A1)의 측면 제2,3 구간(A2, A3)에서는 중첩되지 않을 수 있다. 즉, 상기 제1 그래핀(210)과 상기 제2 그래핀(210)은, 광밀도가 높은 중앙부(A1)에서 중첩되고, 상기 중앙부의 측면에 배치되는 외곽부(A2, A3)에서는 중첩되지 않는다.
즉, 본 발명의 일 실시 예에 따fms 그래핀 커패시터(120)는 제1 구간(A1)에서만 두 개의 그래핀(210, 220)이 이격되어 마주보는 커패시터를 형성하고 나머지 구간에서는 두 개의 그래핀(210, 220)이 마주보지 않는다. 본 발명의 일 실시 예에 따르면, 도파로 내 그래핀 커패시터(120) 위치와 점유 비율 최적화에 의한 커패시턴스 저감이 가능하다. 예를 들어, 광 분포(Light mode profile) 상 광밀도가 높은 부분(A1)에 커패시터를 생성하고 광밀도가 낮은 부분(A2, A3)은 커패시터를 생성하지 않기 위해, 광 도파로 내에 평행한 두 개의 그래핀 시트(210, 220)가 부분적으로 겹쳐져 만들어진 그래핀 커패시터(120)가 형성된다. 이를 통해, 변조 뎁스(modulation depth)는 큰 변동이 없으나 변조 속도에 영향을 미치는 커패시턴스를 크게 낮출 수 있다. 또한 커패시턴스가 감소하여 에너지 효율을 증가시킬 수 있다(Energy/bit 감소).
한편, 상기 제1 전극(131)은 상기 제1 그래핀(210)에 제1 방향으로 연결되고, 상기 제2 전극(132)은 상기 제2 그래핀(220)에 상기 제1 방향의 반대 방향인 제2 방향으로 연결될 수 있다. 즉, 상기 제1 전극(131)과 상기 제2 전극(132)은 그래핀 커패시터(120)를 중심으로 서로 다른 측면에 소정 거리 이격되어 배치될 수 있다.
한편, 그래핀 커패시터(120)는, 상기 제1 그래핀(210)과 상기 반도체 상층(110a) 사이에 배치되는 제2 절연층(232), 및, 상기 제2 그래핀(220)과 상기 반도체 하층(110b) 사이에 배치되는 제3 절연층(233)을 더 포함할 수 있다. 이 경우에, 상기 제1 절연층(231), 상기 제2 절연층(232), 및 상기 제3 절연층(233)은 서로 연결될 수 있다.
그래핀 커패시터(120)는 제1,2 그래핀(210, 220)이 중앙부(A1)에서만 소정 거리 이격되어 중첩되고, 나머지 구간(A2, A3)에서는 중첩되지 않으므로, 비중첩 구간(A2, A3)에서는 그래핀을 제거할 수 있다. 또한, 비중첩 구간(A2, A3)에서는 그래핀(210, 220)에 의해 구획되지 않고 절연층들(231, 232, 233)이 연결되어 이어질 수 있다.
본 발명의 일 실시 예에 따른 그래핀 광 소자는, 상기 제1 그래핀(210)에 제1 방향으로 연결되는 제1 전극(131), 상기 제2 그래핀(220)에 상기 제1 방향의 반대 방향인 제2 방향으로 연결되는 제2 전극(132)을 더 포함할 수 있다.
제1,2 전극(131, 132)은 각각 제1,2 그래핀(210, 220)에 전원을 공급하는 전극으로서, 크롬, 금, 구리, 합금 등 공지된 재료로 형성될 수 있다. 제1,2 전극(131, 132)은 각각 절연체(141, 142) 위에 형성될 수 있다. 예를 들어, 절연체(141, 142)는 비결정질 이산화 실리콘(SiO₂)으로 형성될 수 있다.
한편, 제1,2 전극(131, 132)은 각각 제1,2 그래핀(210, 220)으로부터 소정 거리 이격되어 배치되는 것이 바람직하다. 예를 들어, 제1,2 전극(131, 132)이 불투명한 금속 전극인 경우에, 광 투과를 방해하지 않도록 제1,2 그래핀(210, 220)으로부터 소정 거리 이격되어 배치될 수 있다.
도 1과 도 2를 참조하면, 본 발명의 일 실시 예에 따른 그래핀 광 소자는, 반도체 상층(110a), 반도체 하층(110b), 상기 반도체 상층(110a)의 하측에 배치되는 제1 그래핀(210), 상기 반도체 하층(110b)의 상측에 배치되는 제2 그래핀(220), 상기 제1 그래핀(210)과 상기 제2 그래핀(220) 사이에 배치되는 제1 절연층(231) 포함하는 그래핀 커패시터(120), 상기 제1 그래핀(210)에 연결되는 제1 전극(131) 및, 상기 제2 그래핀(220)에 연결되는 제2 전극(132)를 포함할 수 있다.
상기 그래핀 커패시터(120)는, 상기 제1 전극(131)과 연결되는 상기 제1 그래핀(210)의 배선부(212)가 배치되는 제1 배선 구간(A2), 상기 제2 전극(132)과 연결되는 상기 제2 그래핀(220)의 배선부(222)가 배치되는 제2 배선 구간(A3), 및, 상기 제1 배선 구간(A2)과 상기 제2 배선 구간(A3) 사이에 상기 제1 그래핀(210)과 상기 제2 그래핀(220)이 배치되는 중첩 구간(A1)을 포함할 수 있다.
즉, 상기 제1 그래핀(210)과 상기 제2 그래핀(220)는 각각 제1,2 전극(131, 132)과 연결되는 배선부(212, 222)와 서로 마주보는 중첩부(211, 221)를 포함할 수 있다. 이에 따라, 상기 그래핀 커패시터(120) 중앙의 중첩 구간(A1)에서는 상기 제1 그래핀(210)과 상기 제2 그래핀(220)이 마주보고, 외곽의 배선 구간(A2, A3)에서는 어느 하나의 그래핀과 전극을 연결부만 형성할 수 있어, 나머지 하나의 그래핀을 제거할 수 있다. 배선 구간(A2, A3)에서 일부 그래핀이 제거됨으로써 커패시턴스를 낮추고 에너지 효율을 증가시킬 수 있다.
도 3은 본 발명의 일 실시 예에 따른 그래핀 광 소자의 광 도파로 내 광 분포(light mode profile)를 도시한 도면이다. 도 3을 참조하면, 광 도파로를 이용한 그래핀 광 변조 소자에서 광(300)은 광 도파로의 특정 부분에 광밀도가 높은상태로 전파된다. 광(300)은 그래핀 커패시터(120)의 중앙에 집중되므로, 광밀도가 낮은 외곽 영역(330)에서 일부 그래핀을 제거해도 광 투과 성능 저감을 최소화하면서 커패시턴스는 효과적으로 감소시킬 수 있다.
도 4는 본 발명의 일 실시 예에 따른 그래핀 광 소자의 광 변조 성능과 에너지 효율 성능에 관한 설명에 참조되는 도면으로, 제1,2 그래핀(410, 420)이 반도체 상층(110a)의 하측 전 구간에서 마주보는 예를 도시한 것이다. 이 경우에 광밀도가 낮은 외곽 영역(430)에도 제1,2 그래핀(410, 420)이 모두 존재하므로 커패시턴스와 저항이 높아 효율이 떨어질 수 있다.
이에 반하여, 본 발명의 실시 예들에 따르면, 두 그래핀(210, 220)이 부분적으로 겹치도록 커패시터를 생성함으로써, 광밀도가 낮은 부분(330)에 위치하는 효용성이 작은 커패시터를 제거할 수 있다. 이에 따라, 광 변조율은 미약하게 감소하나 전체 커패시턴스는 크게 줄어들게 되어 소자 속도는 빨라지고 에너지 효율도 개선될 수 있다 .
그래핀은 높은 전하 이동도를 가질 수 있음에도 변조속도는 소자 전체의 저항과 커패시턴스에 의해 결정 된다. 낮은 구동 전압을 위해서 높은 커패시턴스를 채택하고 그래핀 배선의 저항과 그래핀-금속 접촉 저항이 크기 때문에 변조속도는 기대보다 매우 낮다. 또한 5G 이상의 광통신 소자 적용을 위해서 에너지 효율 또한 개선될 필요가 있다.
본 발명의 일 실시 예에 따르면, 그래핀 배선의 불필요한 광흡수를 제거할 수 있도록 그래핀 게이트를 추가하여 그래핀 배선의 저항을 감소시키고 금속전극과 그래핀의 접촉저항을 감소시켜 소자 전체의 저항을 감소시킬 수 있다. 이에 따라, 기존 소자 대비 광 변조 속도를 크게 향상시킬 수 있고, 소자의 크기를 줄이고 소모 에너지를 줄일 수 있다.
도 5는 본 발명의 일 실시 예에 따른 그래핀 광 소자의 단면도이고, 도 6은 도 5의 그래핀 광 소자의 일부를 확대하여 도시한 도면이다.
도 5와 도 6의 실시 예는, 도 1 내지 도 4를 참조하여 설명한 실시 예에 그래핀 게이트(610, 620) 및 그래핀 게이트(610, 620)에 전원을 공급하는 전극(151, 152)이 추가된 것이다. 이하에서는 실시 예들의 공통점은 생략하거나 간략히 설명하고, 차이점을 위주로 설명한다.
도면들을 참조하면, 본 발명의 일 실시 예에 따른 그래핀 커패시터(520)는, 제1 그래핀(210), 제2 그래핀(220), 및 상기 제1 그래핀(210)과 상기 제2 그래핀(220) 사이에 배치되는 제1 절연층(231)을 포함할 수 있다.
본 발명의 실시 예들에 따르면, 광 도파로 내에 두 그래핀 시트(210, 220)를 부분적으로 겹치게 하여 광밀도가 낮은 부분의 커패시터를 제거하고 광밀도가 높은 부분에만 커패시터를 유지하여 변조 속도와 에너지 효율을 개선할 수 있다.
본 발명의 일 실시 예에 따른 그래핀 커패시터(520)는, 제1 그래핀(210)과 반도체 상층(110a) 사이에 배치되는 제1 그래핀 게이트(610), 및 제2 그래핀(220)과 반도체 하층(110b) 사이에 배치되는 제2 그래핀 게이트(620)를 더 포함할 수 있다.
상기 제1 그래핀(210)과 상기 제2 그래핀(220)은, 상기 반도체 상층(110a)에서 상기 반도체 하층(110b) 방향으로 보았을 때 상기 제1 그래핀 게이트(610) 및 상기 제2 그래핀 게이트(620)와 중첩되지 않는 구간(A1)에서 중첩될 수 있다.
즉, 상기 제1 그래핀 게이트(610)와 상기 제2 그래핀 게이트(620)는 중첩 구간(A1)에는 위치하자 않고, 상기 제1 그래핀 게이트(610)는 제1 배선 구간(A2)에만 위치하고, 상기 제2 그래핀 게이트(620)는 제2 배선 구간(A3)에만 위치할 수 있다.
또한, 본 발명의 일 실시 예에 따른 그래핀 광 소자는, 상기 제1 그래핀 게이트(610)와 연결되는 제3 전극(151), 및, 상기 제2 그래핀 게이트(620)와 연결되는 제4 전극(152)을 더 포함할 수 있다. 제3,4 전극(151, 152)은 각각 제1,2 그래핀 게이트(610, 620)에 전원을 공급하는 전극으로서, 크롬, 금, 구리, 합금 등 공지된 재료로 형성될 수 있다.
제3 전극(151)은 제1 전극(131) 위에 형성되고, 제4 전극(152)은 상기 제2 전극(132) 위에 형성될 수 있다. 이 경우에, 본 발명의 일 실시 예에 따른 그래핀 광 소자는, 상기 제3 전극(151)과 상기 제1 전극(131) 사이에 배치되는 제4 절연층(631), 및, 상기 제4 전극(152)과 상기 제2 전극(132) 사이에 배치되는 제5 절연층(632)을 더 포함하여 전극들 사이를 절연할 수 있다.
본 발명의 일 실시 예에 따르면, 커패시터를 구성하지 못하고 배선역할을 하는 그래핀(210, 220)의 배선부(212, 222)에 의한 흡수를 제거하기 위해 상시 전계효과를 가하기 위한 그래핀 게이트(610, 620) 및 그래핀 게이트 전극(151, 152)을 도입할 수 있다. 게이트에 의한 전계효과로 인해 그래핀 배선의 저항과 그래핀-금속 접촉저항이 감소하게 되며 변조 속도와 에너지 효율을 더욱 개선할 수 있다.
그래핀 게이트 전극(151, 152)은 그래핀 게이트(610, 620)로 전원을 공급할 수 있다. 그래핀 게이트 전극(151, 152)은 그래핀들(210, 220)의 중첩부(211, 221)를 금속전극(131, 132)에 연결하는 그래핀 배선부(212, 222)가 상시적으로 투명 상태가 되도록 전계를 가할 수 있다. 그래핀 게이트 전극(151, 152)에 의한 전계는 그래핀 배선부(212, 222)의 저항과 금속전극(131, 132)과 그래핀 배선부(212, 222)의 접촉저항을 저감할 수 있다.
도 7과 도 8은 본 발명의 일 실시 예에 따른 그래핀 광 소자의 동작에 관한 설명에 참조되는 도면이다.
도 7은 게이트 전압을 인가하여 배선부(212, 222)를 상시 투과 상태로 만드는 개념도를 도시한 것이고, 도 8은 각 게이트 전극(151, 152)에 전압이 가해진 상태에서 광 변조를 위해 그래핀 커패시터(520)에 전기신호를 가하는 모식도이다.
게이트 전압 인가 시 전계효과에 의해 축적된 전하로 인해 그래핀 배선부(212, 222) 저항이 낮아지며 그래핀 배선(212, 222)과 전극(131, 132)사이의 접촉 저항이 낮아진다.
도 5 내지 도 8의 실시 예에 따른 그래핀 커패시터(520)는, 게이트 전압 인가 시 고도핑에 의해 가능한 그래핀 면저항은 30 ohm/sq.이고, 게이트 전압 인가 시 그래핀-금속 접촉저항은 100 ohm/sq.으로, 도 4에 예시된 광 소자의 비도핑 상태(Dirac point)에서 그래핀 면저항 2000 ohm/sq. 그래핀-금속 접촉저항 10000 ohm/sq.보다 매우 작다.
또한, 도 5내지 도 8의 실시 예에 따른 그래핀 커패시터(520)는, 전기용량도 57 fF으로 도 4에 예시된 광 소자의 114 fF보다 작다.
본 발명의 실시 예에 따르면, 그래핀 커패시터(520)에 높은 전압을 인가하여 두 그래핀 축전판(210, 220)에 전하를 축적시켜 투과도를 높일 수 있고(투과 상태, On 모드), 낮은 전압을 인가 또는 전압을 인가하지 않으므로서 투과도가 낮은 상태(흡수 상태, Off 모드)를 유도하는 방식으로 광 변조를 수행할 수 있다.
그래핀 커패시터(520)에 전압을 인가하여 두 그래핀 축전판(210, 220)에 전하를 축적시켜 투과상태일지라도 커패시터-금속 간 그래핀 배선부(212, 222)의 그래핀은 전하축적이 되지 않아 흡수상태일 수 있다.
이 경우 투과모드임에도 불구하고 광손실이 발생할 수 있으므로 배선부(212, 222)로부터 광흡수가 발생하는 것을 막기 위하여 상시적으로 배선부(212, 222)에 전압을 가해 전하가 축적되게 할 수 있다. 즉 그래핀 게이트(610, 620) 및 그래핀 게이트 전극(151, 152)을 이용해 상시적으로 전계를 유도해 배선부(212, 222)를 투과상태로 만든다.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안될 것이다.

Claims (20)

  1. 반도체 상층;
    반도체 하층;
    상기 반도체 상층과 상기 반도체 하층 사이에 배치되는 그래핀 커패시터;를 포함하고,
    상기 그래핀 커패시터는, 제1 그래핀, 제2 그래핀, 및 상기 제1 그래핀과 상기 제2 그래핀 사이에 배치되는 제1 절연층을 포함하며,
    상기 제1 그래핀과 상기 제2 그래핀은, 상기 반도체 상층에서 상기 반도체 하층 방향으로 보았을 때 일부가 중첩되도록 배치되는 것을 특징으로 하는 그래핀 광 소자.
  2. 제1항에 있어서,
    상기 제1 그래핀과 상기 제2 그래핀은, 광밀도가 높은 중앙부에서 중첩되고, 상기 중앙부의 측면에 배치되는 외곽부에서는 중첩되지 않는 것을 특징으로 하는 그래핀 광 소자.
  3. 제1항에 있어서,
    상기 그래핀 커패시터는, 상기 제1 그래핀과 상기 반도체 상층 사이에 배치되는 제2 절연층, 및, 상기 제2 그래핀과 상기 반도체 하층 사이에 배치되는 제3 절연층을 더 포함하는 것을 특징으로 하는 그래핀 광 소자.
  4. 제3항에 있어서,
    상기 제1 절연층, 상기 제2 절연층, 및 상기 제3 절연층은 서로 연결되는 것을 특징으로 하는 그래핀 광 소자.
  5. 제1항에 있어서,
    상기 제1 절연층은, 육방정계 질화붕소(h-BN)로 형성되는 것을 특징으로 하는 그래핀 광 소자.
  6. 제1항에 있어서,
    상기 제1 그래핀에 제1 방향으로 연결되는 제1 전극;
    상기 제2 그래핀에 상기 제1 방향의 반대 방향인 제2 방향으로 연결되는 제2 전극;을 더 포함하는 그래핀 광 소자.
  7. 제1항에 있어서,
    상기 그래핀 커패시터는, 상기 제1 그래핀과 상기 반도체 상층 사이에 배치되는 제1 그래핀 게이트, 및 상기 제2 그래핀과 상기 반도체 하층 사이에 배치되는 제2 그래핀 게이트를 더 포함하는 것을 특징으로 하는 그래핀 광 소자.
  8. 제7항에 있어서,
    상기 제1 그래핀과 상기 제2 그래핀은, 상기 반도체 상층에서 상기 반도체 하층 방향으로 보았을 때 상기 제1 그래핀 게이트 및 상기 제2 그래핀 게이트와 중첩되지 않는 구간에서 중첩되는 것을 특징으로 하는 그래핀 광 소자.
  9. 제7항에 있어서,
    상기 제1 그래핀 게이트와 연결되는 제3 전극;
    상기 제2 그래핀 게이트와 연결되는 제4 전극;을 더 포함하는 그래핀 광 소자.
  10. 제7항에 있어서,
    상기 제3 전극과 상기 제1 전극 사이에 배치되는 제4 절연층;
    상기 제4 전극과 상기 제2 전극 사이에 배치되는 제5 절연층;을 더 포함하는 그래핀 광 소자.
  11. 반도체 상층;
    반도체 하층;
    상기 반도체 상층의 하측에 배치되는 제1 그래핀, 상기 반도체 하층의 상측에 배치되는 제2 그래핀, 상기 제1 그래핀과 상기 제2 그래핀 사이에 배치되는 제1 절연층을 포함하는 그래핀 커패시터;
    상기 제1 그래핀에 연결되는 제1 전극; 및,
    상기 제2 그래핀에 연결되는 제2 전극;을 포함하고,
    상기 그래핀 커패시터는,
    상기 제1 전극과 연결되는 상기 제1 그래핀의 배선부가 배치되는 제1 배선 구간, 상기 제2 전극과 연결되는 상기 제2 그래핀의 배선부가 배치되는 제2 배선 구간, 및, 상기 제1 배선 구간과 상기 제2 배선 구간 사이에 상기 제1 그래핀과 상기 제2 그래핀이 배치되는 중첩 구간을 포함하는 것을 특징으로 하는 그래핀 광 소자.
  12. 제1항에 있어서,
    상기 제1 전극은 상기 제1 그래핀에 제1 방향으로 연결되고, 상기 제2 전극은 상기 제2 그래핀에 상기 제1 방향의 반대 방향인 제2 방향으로 연결되는 것을 특징으로 하는 그래핀 광 소자.
  13. 제11항에 있어서,
    상기 그래핀 커패시터는, 상기 제1 그래핀과 상기 반도체 상층 사이에 배치되는 제1 그래핀 게이트, 및 상기 제2 그래핀과 상기 반도체 하층 사이에 배치되는 제2 그래핀 게이트를 더 포함하는 것을 특징으로 하는 그래핀 광 소자.
  14. 제13항에 있어서,
    상기 제1 그래핀 게이트는 상기 제1 배선 구간에 배치되고, 상기 제2 그래핀 게이트는 상기 제2 배선 구간에 배치되는 것을 특징으로 하는 그래핀 광 소자.
  15. 제13항에 있어서,
    상기 제1 그래핀 게이트와 연결되는 제3 전극;
    상기 제2 그래핀 게이트와 연결되는 제4 전극;을 더 포함하는 그래핀 광 소자.
  16. 제15항에 있어서,
    상기 제3 전극과 상기 제1 전극 사이에 배치되는 제4 절연층;
    상기 제4 전극과 상기 제2 전극 사이에 배치되는 제5 절연층;을 더 포함하는 그래핀 광 소자.
  17. 제13항에 있어서,
    상기 그래핀 커패시터는, 상기 제1 그래핀과 상기 반도체 상층 사이에 배치되는 제2 절연층, 및, 상기 제2 그래핀과 상기 반도체 하층 사이에 배치되는 제3 절연층을 더 포함하는 것을 특징으로 하는 그래핀 광 소자.
  18. 제17항에 있어서,
    상기 제1 절연층, 상기 제2 절연층, 및 상기 제3 절연층은 서로 연결되는 것을 특징으로 하는 그래핀 광 소자.
  19. 제11항에 있어서,
    상기 반도체 상층은 다결정 실리콘으로 형성되고, 상기 반도체 하층은 결정질 실리콘으로 형성되는 것을 특징으로 하는 그래핀 광 소자.
  20. 제11항에 있어서,
    상기 제1 절연층은, 육방정계 질화붕소(h-BN)로 형성되는 것을 특징으로 하는 그래핀 광 소자.
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