WO2021187090A1 - 発光装置 - Google Patents

発光装置 Download PDF

Info

Publication number
WO2021187090A1
WO2021187090A1 PCT/JP2021/007994 JP2021007994W WO2021187090A1 WO 2021187090 A1 WO2021187090 A1 WO 2021187090A1 JP 2021007994 W JP2021007994 W JP 2021007994W WO 2021187090 A1 WO2021187090 A1 WO 2021187090A1
Authority
WO
WIPO (PCT)
Prior art keywords
light emitting
wiring
substrate
emitting device
lead
Prior art date
Application number
PCT/JP2021/007994
Other languages
English (en)
French (fr)
Inventor
雅也 渡邉
雅彦 西出
崇志 有沢
鈴木　隆信
Original Assignee
京セラ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 京セラ株式会社 filed Critical 京セラ株式会社
Priority to EP21771210.8A priority Critical patent/EP4123625A4/en
Priority to CN202180020875.6A priority patent/CN115280900A/zh
Priority to JP2022508189A priority patent/JPWO2021187090A1/ja
Priority to US17/912,004 priority patent/US20230131190A1/en
Publication of WO2021187090A1 publication Critical patent/WO2021187090A1/ja
Priority to JP2023099689A priority patent/JP2023126802A/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H10K59/1315—Interconnections, e.g. wiring lines or terminals comprising structures specially adapted for lowering the resistance

Definitions

  • the present disclosure relates to a light emitting device including a light emitting element such as an organic light emitting diode element and an organic electroluminescence element.
  • Patent Document 1 Conventionally, for example, the light emitting device described in Patent Document 1 is known.
  • the light emitting device of the present disclosure includes a substrate and A plurality of signal wirings arranged along a predetermined direction on the substrate, and A plurality of light emitting element portions arranged in a row along the predetermined direction on the substrate, A plurality of lead wires arranged on the substrate via the signal wiring and the insulating layer along a direction intersecting the predetermined direction, and connecting the plurality of signal wirings and the plurality of light emitting element portions, respectively.
  • the plurality of lead wires include an irregular region whose length changes irregularly along the predetermined direction at a rate of half or more.
  • a conventional light emitting device a plurality of light emitting elements arranged in a line along the longitudinal direction of the substrate and a plurality of drive circuit blocks for driving the plurality of light emitting elements are provided on the main surface of a long substrate. , A plurality of wirings connecting the drive circuit block and the light emitting element are formed.
  • Each drive circuit block is arranged side by side along a row of a plurality of light emitting elements, and one drive circuit block drives a plurality of light emitting elements.
  • a drive device that drives each drive circuit block and each light emitting element and controls the light emission of each light emitting element is mounted by a mounting method such as a chip-on-glass method. ..
  • a flexible circuit board for inputting / outputting drive signals, control signals, etc. to and from the drive device is installed at the edge of the main surface of the board near the drive device.
  • Each drive circuit includes a shift register, a NOR circuit, an inverter, a transfer element, and a thin film transistor (TFT) for driving.
  • a light emitting element made of an organic light emitting diode element or the like is connected to the drain electrode of the driving TFT.
  • each driving TFT when the gate potential is given to the gate electrode of each driving TFT as a data signal, the power supply current by the power supply voltage corresponding to the data signal is supplied to each light emitting element, and each light emitting element has the brightness corresponding to the data signal. It is configured to emit light with.
  • a multi-layer laminated wiring structure in which various wirings are arranged between layers of a plurality of insulating layers is formed on the substrate.
  • the lower layer side gate potential supply wiring electrically connected to the gate electrode of each driving TFT is along the longitudinal direction of the substrate to the vicinity of the light emitting point where each light emitting element is arranged. It extends from the vicinity of the light emitting point and is lifted to the upper gate potential supply wiring by an interlayer connecting conductor such as a contact hole.
  • the upper layer side gate potential supply wiring extends in the lateral direction of the substrate and is connected to the gate electrode of each driving TFT across a plurality of lower layer side gate potential supply wirings extending in the longitudinal direction of the substrate.
  • one upper layer side gate potential supply wiring generates a parasitic capacitance between each of the plurality of lower layer side gate potential supply wirings. Therefore, this parasitic capacitance causes the gate electrode of each drive TFT to have a parasitic capacitance. A potential difference occurs in the applied gate potential.
  • the connection portion between the upper layer side gate potential supply wiring and the interlayer connection conductor is a light emitting point located at the longitudinal end of the substrate, which is located at the end in the longitudinal direction and is located at the distal end far from the power supply from the proximal light emitting point near the power supply. They are arranged so as to move away from each other (or approach in sequence) toward the light emitting point.
  • the connection portion changes from the upper layer side gate potential supply wiring closest to the light emitting point to the upper layer side gate potential supply wiring farthest from the light emission point, the parasitic capacitance and the resistance gradually increase for each light emission point.
  • the emission brightness of the plurality of emission points has a distribution inclined in the longitudinal direction.
  • FIG. 1 is a plan view schematically showing the configuration of the light emitting device according to the embodiment of the present disclosure.
  • OLED organic light emitting diode
  • the OLED printer head forms image information as an electrostatic latent image on the surface of a photosensitive drum included in the image forming apparatus.
  • the OLED printer head has, for example, a configuration in which a plurality of light emitting blocks having hundreds to thousands of light emitting element portions are arranged in a predetermined circuit pattern on a long substrate.
  • FIG. 1 describes a basic circuit pattern of the light emitting device of the present disclosure.
  • the light emitting device of the present disclosure includes a substrate 2, a plurality of signal wirings 3, a plurality of light emitting element units 4, and a plurality of drawer wirings 5.
  • the plurality of signal wirings 3 are arranged on the substrate 2 along a predetermined direction (for example, the longitudinal direction).
  • the plurality of light emitting element units 4 are arranged in a row on the substrate 2 along a predetermined direction.
  • the plurality of lead wiring wires 5 are arranged on the substrate 2 along a direction intersecting a predetermined direction (for example, the lateral direction) via the signal wiring 3 and the insulating layer, and the plurality of signal wirings 3 and the plurality of wiring wires 5 are arranged.
  • Each of the light emitting element units 4 is connected.
  • the plurality of lead wiring wires 5 include an irregular region whose length changes irregularly along a predetermined direction at a rate of half or more.
  • the light emitting device of the present disclosure has the following effects due to the above configuration.
  • the number of intersections of the signal wiring 3 and the leader wiring 5 in the plan view also becomes irregular along a predetermined direction.
  • the resistance of the lead wire 5 and the parasitic capacitance generated at the intersection become irregular along the predetermined direction. Therefore, the resistance of the lead wire 5 and the parasitic capacitance generated at the intersection are sequentially increased, and the inclination distribution of the resistance and the parasitic capacitance is suppressed for each light emitting element portion 4, and the same drive is applied to the plurality of light emitting element portions 4.
  • a current it is possible to suppress the occurrence of a distribution in which the brightness of the light emitted from the plurality of light emitting element units 4 is inclined in the longitudinal direction.
  • 60% or more of the plurality of wiring groups may be an irregular area, 80% or more may be an irregular area, and 100% may be an irregular area.
  • 60% or more of the plurality of wiring groups may be an irregular area, 80% or more may be an irregular area, and 100% may be an irregular area.
  • the irregular area may be continuous or intermittent.
  • the irregular region may be located on the side close to the power supply voltage input portion. This is because the brightness tends to be small on the side close to the power supply voltage output portion where the voltage drop is large, so that the distribution inclined in the longitudinal direction of the brightness tends to be difficult to understand.
  • intermittent, irregular areas and regular areas may be arranged alternately. In this case, it is possible to obscure the existence of a regular region in which a distribution in which the brightness is inclined in the longitudinal direction is likely to occur. Further, in this case, the size of one irregular region may be larger than the size of one irregular region adjacent thereto.
  • the irregular area can be configured by using, for example, a pseudo-random number generated by using a computer software program.
  • the substrate 2 may be made of a translucent material such as glass or resin (plastic), or a non-translucent material such as ceramics or metal.
  • a translucent material such as glass or resin (plastic), or a non-translucent material such as ceramics or metal.
  • the substrate 2 may be made of a translucent material, light can be emitted from a surface (for example, the back surface) opposite to the surface (for example, the front surface) of the substrate 2 on which the light emitting element portion 4 is arranged.
  • the substrate 2 may be a composite type substrate in which a plurality of substrates made of different materials are laminated, or may be, for example, a composite type substrate in which a glass substrate and a resin substrate are laminated.
  • the substrate 2 may be a flexible substrate made of resin or the like, a so-called flexible substrate.
  • the predetermined direction on the substrate 2 may be the longitudinal direction, for example, when the substrate 2 is a long substrate 2 having a rectangular shape, a strip shape, or the like.
  • the direction intersecting the predetermined direction may be the lateral direction.
  • the predetermined direction may be a direction along one side (for example, a row direction), and may be a predetermined direction.
  • the intersecting direction may be a direction along a side adjacent to one side (for example, a column direction).
  • the plurality of lead wiring 5s are arranged via the signal wiring 3 and the insulating layer, but the signal wiring 3 may be the lower layer side gate potential supply wiring, and the lead wiring 5 is the upper layer side gate potential supply wiring. You may.
  • the end portion of the lead-out wiring 5 on the opposite side of the light emitting element portion 4 is connected to the signal wiring 3 via an interlayer connecting conductor such as a through hole.
  • the end portion of the lead wire 5 on the light emitting element portion 4 side is connected to the gate electrode of the driving TFT.
  • the source electrode of the driving TFT is connected to the power supply wiring 6 (described in FIG. 1), and the drain electrode of the driving TFT is connected to the light emitting element portion 4.
  • the plurality of leader wires 5 are formed into a plurality of wiring groups (for example, G1, G2, G3 in FIG. 1) each of which is composed of leader wires 5 continuously arranged along a predetermined direction. It is divided, the number of a plurality of signal wirings 3 is K (K is a natural number of 2 or more), and the number of the lead wirings 5 constituting each wiring group of the plurality of wiring groups is L (L is more than K). (Small natural number), let M1 be the average value of the number of intersections between the lead wires 5 and K signal wires 3 in each wiring group, and let M1 be the average value of each of the lead wires 5, and K lead wires 5 and K.
  • K is a natural number of 2 or more
  • L L is more than K
  • the configuration may be 1 ⁇ M1 / M2 ⁇ 2.
  • each of the lead wires 5 in each wiring group The average value M1 of the number of intersections can be made different and close to 1.
  • the arrangement pattern of the intersections in the entire light emitting element portion 4 and the arrangement pattern of the intersections in each wiring group are different, and the average value M2 of the number of intersections in the entire light emitting element portion 4 and each wiring.
  • the average value M1 of the number of intersections in the group is approximated.
  • the ratio M1 / M2 may be closer to 1 or may be 1 ⁇ M1 / M2 ⁇ 1.5 or 1 ⁇ M1 / M2 ⁇ 1.3. Not exclusively.
  • K may be 100 or more, and L may be 5 or more.
  • K When K is less than 100, it tends to be sufficient to form an irregular region as a whole without dividing the plurality of lead wiring 5s into a plurality of wiring groups.
  • L when L is less than 5, it tends to be sufficient to form an irregular region as a whole without dividing the plurality of lead wiring 5s into a plurality of wiring groups.
  • K may be about 100 to 10000 and L may be about 5 to 100, but the range is not limited to these.
  • "-" means "to", and the same shall apply hereinafter.
  • a plurality of light emitting blocks having K light emitting element portions 4 arranged in a row along a predetermined direction are arranged along a predetermined direction, and an irregular region is formed by a plurality of light emitting blocks.
  • the configuration may be a common predetermined pattern.
  • one predetermined pattern is generated by using a pseudo-random number generated by using a computer software program, and the predetermined pattern is shared by a plurality of light emitting blocks in a plurality of light emitting blocks. May be applied.
  • the irregular region since the irregular region has a predetermined pattern common to the plurality of light emitting blocks, there is an effect that the predetermined pattern can be easily generated.
  • a plurality of light emitting blocks having K light emitting element portions 4 arranged in a row along a predetermined direction are arranged along a predetermined direction, and an irregular region is formed by a plurality of light emitting blocks. It may have a configuration in which predetermined patterns are different from each other. In the case of this configuration, for example, when a predetermined pattern is generated by using a pseudo-random number generated by using a computer software program, a plurality of light emitting blocks may be generated so as to be different from each other.
  • the irregular region has a predetermined pattern different from each other in a plurality of light emitting blocks, when the same drive current is input to the plurality of light emitting blocks, the brightness distribution is different for each light emitting block. It has a more advantageous effect.
  • the light emitting device 1 of the present embodiment includes a substrate 2, K signal wires 3, K light emitting element units 4, and K drawer wires 5.
  • K is a natural number of 2 or more, and can reach, for example, hundreds to thousands.
  • FIG. 1 shows the case where K is 9 for ease of illustration and description.
  • the light emitting device 1 may include K light emitting elements, and may further include K ⁇ number of light emitting elements.
  • the light emitting device 1 has a multi-layer laminated wiring structure formed on the main surface of the substrate 2 (hereinafter, also simply referred to as the substrate).
  • various wirings such as signal wiring 3 and lead wiring 5 are arranged between layers of a plurality of insulating layers.
  • the substrate 2 has an elongated shape, for example, as shown in FIG. 1, has a longitudinal direction X and a lateral direction Y perpendicular to the longitudinal direction X.
  • the substrate 2 is made of, for example, glass, resin, or the like, and has translucency.
  • the K signal wirings 3 are arranged on the substrate 2 along the longitudinal direction X.
  • the K signal wirings 3 are arranged at intervals between adjacent signal wirings 3 in the lateral direction Y.
  • the K light emitting element portions 4 are arranged in a row on the substrate 2 along the longitudinal direction X.
  • the K light emitting element units 4 may be arranged in a single row along the longitudinal direction X, or may be arranged in a plurality of rows along the longitudinal direction X.
  • Each light emitting element unit 4 has a light emitting element 41 and a thin film transistor (TFT) 42.
  • TFT thin film transistor
  • the light emitting element 41 is an OLED element, an organic electroluminescence (OEL) element, or the like, and has an anode electrode 41a and a cathode electrode.
  • the anode electrode 41a is connected to the drain electrode of the TFT 42, and the cathode electrode is connected to the ground wiring.
  • the TFT 42 may be a p-channel type TFT or an n-channel type TFT.
  • the TFT 42 has a gate electrode 42a, a source electrode 42b, and a drain electrode 42c.
  • the gate electrode 42a is connected to one of the K signal wirings 3.
  • the source electrode 42b is connected to the power supply wiring (first power supply wiring 6 in FIG. 1)
  • the drain electrode 42c is connected to the anode electrode 41a of the light emitting element 41.
  • the K lead-out wires 5 are arranged on the substrate 2 along the lateral direction Y intersecting the longitudinal direction X via the signal wires 3 and the insulating layer, and the K signal wires 3 and K light emitting elements are arranged. Each unit 4 is connected.
  • the longitudinal direction X and the lateral direction Y are intersecting directions, but they may be orthogonal as shown in FIG.
  • the intersecting direction is not limited to the orthogonal direction, and the intersecting angle can be selected within the range of about 60 ° to 120 °.
  • the K lead-out wires 5 are arranged at intervals between adjacent lead-out wires 5 in the longitudinal direction X.
  • each lead-out wiring 5 one end (hereinafter, also referred to as the first end) 51 is connected to one of K signal wirings 3, and the other end is of K light emitting element portions 4. It is connected to one. As shown in FIG. 1, for example, each lead-out wiring 5 intersects or overlaps with at least one of the K signal wirings 3 in a plan view.
  • the signal wiring 3 and the lead wiring 5 are electrically insulated from each other by an insulating layer arranged between the signal wiring 3 and the lead wiring 5 in the thickness direction of the substrate 2 (the direction perpendicular to the paper surface in FIG. 1). ing. Therefore, a parasitic capacitance is generated between the signal wiring 3 and the lead wiring 5 that intersects the signal wiring 3 in a plan view. Therefore, in a wiring structure in which the number of intersections between the signal wiring 3 and the lead wiring 5 (hereinafter, also simply referred to as the number of intersections) increases or decreases monotonically in the longitudinal direction X, the parasitic capacitance and resistance are distributed.
  • the light emitting device 1 has K (9 in FIG. 1) lead wires 5 of L (3 in FIG. 1) in which each is continuously arranged in the longitudinal direction X, for example, as shown in FIG. Virtually divided into a plurality of wiring groups G1, G2, G3 composed of lead wiring 5, and the number of intersections of L lead wiring 5 and K signal wiring 3 in each wiring group G1, G2, G3 ( The average value of the number of intersections per lead wiring 5 is M1, and the number of intersections (number of intersections) between the K lead wiring 5 and the K signal wiring 3 is one of the lead wiring 5.
  • the standard deviation of the ratio M1 / M2 of the plurality of wiring groups G1, G2, and G3 is set to be equal to or less than a predetermined value.
  • L is a natural number smaller than K
  • the predetermined value is, for example, a value of 0.6 or less.
  • the ratios M1 / M2 in the plurality of wiring groups G1, G2, and G3 are close to the average value of the ratios M1 / M2, which is "1".
  • the number of intersections between the signal wiring 3 and the lead wiring 5, that is, the parasitic capacitance generated between the signal wiring 3 and the lead wiring 5 is distributed substantially uniformly in the longitudinal direction X. There is. According to the light emitting device 1, it is possible to suppress the generation of gradation of the light emitting brightness due to the gradient distribution of the parasitic capacitance generated between the signal wiring 3 and the lead wiring 5.
  • the K lead-out wiring 5 may include an irregular region whose length changes irregularly along the longitudinal direction X.
  • at least one wiring group among the plurality of wiring groups may be an irregular region.
  • the K lead-out wiring 5 is not configured such that all the lengths thereof are gradually lengthened or gradually shortened along the longitudinal direction X.
  • more than half of the plurality of wiring groups may be irregular regions. In this case, it becomes easier to set the standard deviation of the ratio M1 / M2 to a predetermined value or less, that is, to bring the ratio M1 / M2 closer to 1.
  • the plurality of wiring groups may all be irregular regions. In this case, it becomes easier to set the standard deviation of the ratio M1 / M2 to a predetermined value or less, that is, to bring the ratio M1 / M2 closer to 1.
  • the irregular region may be a predetermined pattern common to a plurality of light emitting blocks.
  • one predetermined pattern is generated by using a pseudo-random number generated by using a computer software program, and the predetermined pattern is applied to a plurality of light emitting blocks so as to be common to the plurality of light emitting blocks. You may. Further, in the case of this configuration, since the irregular region has a predetermined pattern common to the plurality of light emitting blocks, there is an effect that the predetermined pattern can be easily generated.
  • a plurality of light emitting blocks having K light emitting element portions 4 arranged in a row along the longitudinal direction X are arranged on the substrate 2 along the longitudinal direction.
  • the irregular region may be a predetermined pattern different from each other in a plurality of light emitting blocks.
  • a predetermined pattern is generated by using a pseudo-random number generated by using a computer software program, a plurality of light emitting blocks may be generated so as to be different from each other.
  • the irregular region has a predetermined pattern different from each other in a plurality of light emitting blocks, when the same drive current is input to the plurality of light emitting blocks, the brightness distribution is different for each light emitting block. It has a more advantageous effect.
  • FIG. 1 shows an example in which the nine lead-out wirings 5 are virtually divided into three wiring groups G1, G2, and G3, the total number of the lead-out wirings 5 (that is, the value of K) and the wiring group The number can be set as appropriate. For example, 120 lead wires 5 may be divided into 10 wiring groups, or 400 lead wires 5 may be divided into 16 wiring groups.
  • the ratio M1 of each wiring group G1, G2, G3 when connecting the K signal wiring 3 and the K lead wiring 5, for example, the ratio M1 of each wiring group G1, G2, G3.
  • the L lead wires 5 and the L signal wires of the K signal wires 3 may be connected so that / M2 is substantially equal to the target value “1”.
  • the ratio M1 / M2 of each wiring group G1, G2, G3 does not have to be equal to the target value, and if the standard deviation of the ratio M1 / M2 is equal to or less than a predetermined value, it is near the target value. It may vary.
  • each wiring group G1, G2, G3 may be composed of five or more lead wirings 5, and the standard deviation of the ratio M1 / M2 may be 0.4 or less.
  • the standard deviation of the ratio M1 / M2 is 0.4 or less, the gradient distribution of the parasitic capacitance in the plurality of wiring groups G1, G2, and G3 can be effectively suppressed.
  • each wiring group G1, G2, G3 is composed of five or more lead wiring 5, when connecting the K signal wiring 3 and the K lead wiring 5, each wiring group G1, G2, It becomes easy to bring the ratio M1 / M2 of G3 closer to the target value of 1.
  • the light emitting device 1 further includes a first power supply wiring 6, a second power supply wiring 7, and a connection wiring 8.
  • the first power supply wiring 6 is arranged along the longitudinal direction X in the first region S1 between the K signal wirings 3 and the K light emitting element portions 4 on the substrate 2.
  • a power supply voltage (for example, about 14V) supplied from the outside is applied to the first power supply wiring 6.
  • the light emitting element unit 4 is connected to the first power supply wiring 6.
  • the source electrode 42b of the TFT 42 is connected to the first power supply wiring 6, whereby the electric field corresponding to the gate potential supplied to the gate electrode 42a is generated by the light emitting element 41. Is applied to.
  • the second power supply wiring 7 is arranged along the longitudinal direction X in the second region S2 on the substrate 2 opposite to the first region S1 with respect to the K signal wirings 3. Similar to the first power supply wiring 6, a power supply voltage (for example, about 14V) supplied from the outside is applied to the second power supply wiring 7.
  • a power supply voltage for example, about 14V
  • At least one connection wiring 8 is arranged on the board 2, and connects the first power supply wiring 6 and the second power supply wiring 7.
  • the total cross-sectional area of the power supply wiring is increased and the resistance is reduced, so that the fluctuation of the power supply voltage in the longitudinal direction X of the substrate 2 can be suppressed and the power supply voltage can be stabilized.
  • connection wiring 8 may extend between adjacent lead wiring 5s out of K lead wirings 5.
  • connection wiring 8 connects the intermediate portion of the first power supply wiring 6 in the longitudinal direction X and the intermediate portion of the second power supply wiring 7 in the longitudinal direction X.
  • fluctuations in the power supply voltage in the longitudinal direction X of the substrate 2 can be effectively suppressed.
  • connection wiring 8 may have a bent shape in a plan view.
  • the connection wiring 8 having a large line width can be arranged between the adjacent leader wirings 5.
  • fluctuations in the power supply voltage in the longitudinal direction X of the substrate 2 can be effectively suppressed.
  • the lead-out wiring 5 may have a connection pad 52 having a shape extending in the longitudinal direction X at the first end portion 51 connected to the signal wiring 3.
  • the connection resistance at the connection portion between the lead wiring 5 and the signal wiring 3 can be reduced, and the signal voltage can be suppressed from becoming dull or lowered due to the parasitic capacitance of the lead wiring 5.
  • FIG. 2 is a plan view schematically showing the entire light emitting device
  • FIG. 3 is a circuit diagram of a part III of FIG. 2 and a driving element.
  • the light emitting device 1 further includes a plurality of drive circuit blocks 9, a drive element 10, and a flexible circuit board 11.
  • the configurations of the plurality of drive circuit blocks 9, the drive elements 10, and the flexible circuit board 11 will be described with reference to FIGS. 2 and 3.
  • the plurality of drive circuit blocks 9 are arranged on the substrate 2 and drive the plurality of light emitting element units 4, respectively. As shown in FIG. 2, for example, the plurality of light emitting element units 4 are arranged in two rows along the longitudinal direction X. On the substrate 2, the wiring of the drive circuit block 9 and the wiring connecting the drive circuit block 9 and the light emitting element portion 4 are formed by a thin film forming method such as a chemical vapor deposition (CVD) method. ing.
  • CVD chemical vapor deposition
  • the plurality of drive circuit blocks 9 are arranged in an array along the longitudinal direction X.
  • the light emitting device 1 has 8000 light emitting element units 4, and one drive circuit block 9 has 400 pieces.
  • 20 drive circuit blocks 9 are arranged along the longitudinal direction X.
  • a drive element 10 for driving a drive circuit block 9 and a light emitting element unit 4 and thereby controlling light emission of the light emitting element 41 is provided as Chip On Glass: It is installed by a mounting method such as the COG) method.
  • the flexible circuit board 11 is connected to the edge portion of the main surface of the substrate 2 located near the drive element 10.
  • the flexible circuit board 11 inputs / outputs a drive signal, a control signal, and the like to and from the drive element 10.
  • the wiring such as the data wiring connecting the drive element 10 and the drive circuit block 9 is generically indicated by reference numeral 25.
  • the drive circuit block 9 has a plurality of drive circuits 91.
  • one drive circuit 91 is formed for each of two light emitting elements 411 and 412 (also collectively referred to as light emitting elements 41) forming two rows.
  • One drive circuit 91 includes a shift register 91a, a logical sum negation (NOR) circuit 91b, an inverter 91c, transfer element 91d1, 91d2, and TFTs 421 and 422 for driving (also collectively referred to as TFT 42). doing.
  • NOR logical sum negation
  • the transfer elements 91d1 and 91d2 are, for example, CMOS (Complementary Metal Oxide Semiconductor) transfer elements, and are composed of an n-type MOS transistor and a p-type MOS transistor.
  • the anode electrode 41a of the light emitting element 41 which is an OLED element or an OEL element, is connected to the drain electrode 42c of the TFT 42, respectively.
  • the drive circuit 91 operates sequentially as follows.
  • the shift register 91a is output when a high-level "1" clock signal (CLK) is input to the clock terminal (CLK) and a high-level synchronization signal (Vsync) is input to the input terminal (in).
  • a high-level signal is output from the terminal (Q), and a low-level “0” signal is output from the inverting output terminal (XQ).
  • the NOR circuit 91b outputs a high-level signal when a low-level signal is input from the inverting output terminal (XQ) and a low-level signal which is an inverting enable signal (XENB) is input. do.
  • the inverter 91c outputs a low level signal when a high level signal is input.
  • a high-level signal from the NOR circuit 91b is input to the gate electrode of the n-type MOS transistor, and a low-level signal is input from the inverter 91c to the gate electrode of the p-type MOS transistor.
  • DATA200 data signal
  • the data signal (DATA200) is input to the gate electrode 42a of the TFT 421 to turn on the TFT 421, and the power supply current due to the power supply voltage corresponding to the data signal (DATA200) is supplied to the light emitting element 411.
  • the transfer gate element 91d2 is turned on by inputting a high-level signal from the NOR circuit 91b to the gate electrode of the n-type MOS transistor and inputting a low-level signal from the inverter 91c to the gate electrode of the p-type MOS transistor. And outputs a data signal (DATA100).
  • the data signal (DATA100) is input to the gate electrode 42a of the TFT 422, the TFT 422 is turned on, and the power supply current due to the power supply voltage corresponding to the data signal (DATA100) is supplied to the light emitting element 412.
  • the light emitting device 1 further includes a sealing substrate 12 arranged on the substrate 2, and faces the peripheral edge of the main surface of the substrate 2 and the main surface of the substrate 2 of the sealing substrate 12.
  • the peripheral edge of the surface to be formed is bonded and sealed by the sealing member 13.
  • an insulating layer made of acrylic resin or the like (corresponding to the insulating layer 46 in FIG. 5) is arranged so as to cover most of the drive circuit block 9, the wiring 25, and the like.
  • FIG. 4 is a partially enlarged plan view showing an enlarged view of the light emitting element portion and the wiring connected to the light emitting element portion
  • FIG. 5 is a cross-sectional view seen from the cut plane lines V1-V2 of FIG. 6 is a cross-sectional view seen from the cut surface line V3-V4 of FIG.
  • the configuration of the light emitting element unit 4 will be described with reference to FIGS. 4 to 6.
  • It may include an organic light emitting body portion 44 laminated with an insulating layer 43 made of SiN x ) or the like interposed therebetween, and a contact hole 45 for conductively connecting the organic light emitting body portion 44 and the drain electrode 42c of the TFT 42.
  • a first electrode layer 44a, an organic light emitting layer 44b, and a second electrode layer 44c electrically connected to the contact hole 45 from the side of the TFT 42 are laminated, and the insulating layer 43 and the first electrode are laminated.
  • Another insulating layer 46 made of acrylic resin or the like is formed on the layer 44a so as to surround the organic light emitting layer 44b.
  • the portion indicated by reference numeral 41L is a light emitting portion 41L that emits light when an electric field is directly applied to the organic light emitting layer 44b by the first electrode layer 44a and the second electrode layer 44c.
  • the light emitting element 41 is a portion including the light emitting portion 41L, the first electrode layer 44a around the light emitting portion 41L, and the organic light emitting layer 44b in a plan view.
  • the first electrode layer 44a is an anode made of a transparent electrode such as indium tin oxide (ITO), and the second electrode layer 44c is an Al, Al—Li alloy, Mg—Ag alloy (Ag is 5). It is made of a metal or alloy having a low work function of about 4.0 eV or less, light-shielding property, and light-reflecting property, such as Mg—Cu alloy (containing about 5 to 10% by weight of Cu) and Mg—Cu alloy (containing about 5 to 10% by weight of Cu).
  • the cathode the light emitted from the organic light emitting layer 44b is emitted from the substrate 2 side. That is, the bottom emission type light emitting device has a light emitting direction downward (negative direction in the Z direction in FIG. 5).
  • the first electrode layer 44a is a cathode made of the above-mentioned light-shielding and light-reflecting metal or an alloy thereof
  • the second electrode layer 44c is an anode made of a transparent electrode
  • the light emitting direction is upward. It is a top emission type light emitting device (positive direction in the Z direction in FIG. 5).
  • the TFT 42 is composed of a gate electrode 42a, a gate insulating film 42d, a polysilicon film 42e as a channel portion, and a high-concentration impurity region 42f in which the polysilicon contains impurities at a higher concentration than the channel portion from the substrate 2 side.
  • a semiconductor film, an insulating film 42 g made of silicon nitride (SiN x ), silicon oxide (SiO 2 ), or the like, a source electrode 42b, and a drain electrode 42c are sequentially laminated.
  • the first power supply wiring 6 is a source signal line (power supply wiring) that transmits a source signal (power supply current) to the source electrode 42b of the TFT 42, and the signal wiring 3 transmits a gate signal to the gate electrode 42a. It is a gate signal line to be transmitted. By controlling the voltage of the gate signal input to each signal wiring 3, the emission intensity of each organic light emitting layer can be controlled. That is, the first power supply wiring 6 functions as a power supply wiring (source signal line).
  • an anode connection wiring for electrically connecting the drain electrode 42c of the TFT 42 and the first electrode layer (anode electrode in the example of FIG. 6) 44a of the light emitting portion 41L.
  • the first interlayer insulating film 15 composed of 14, and silicon nitride (SiN x ), silicon oxide (SiO 2 ), and the like is formed in this order.
  • wiring 25 such as data wiring and ground wiring 16 for supplying a drive current to the organic light emitting layer 44b are formed, and further, silicon nitride that covers the wiring 25 and the ground wiring 16.
  • An insulating layer 18 (corresponding to the insulating layer 43 in FIG. 5) is formed on the second interlayer insulating film 17 so as to cover the portions of the ground wiring 16, the wiring 25, and the TFT 42.
  • a first power supply wiring 6 as an anode power supply wiring is formed on the insulating layer 18, and an anode wiring 19 for passing an anode current through the source electrode 42b of the TFT 42 is formed at a portion overlapping the TFT 42 in a plan view.
  • a protective insulating layer 20 made of silicon nitride (SiN x ), silicon oxide (SiO 2 ), or the like is formed so as to cover the first power supply wiring 6 and the anode wiring 19.
  • the portion indicated by reference numeral 9 is the drive circuit block 9
  • the portion indicated by reference numeral 91a is the shift register 91a.
  • the sealing member 13 is formed at a predetermined portion on the protective insulating layer 20, for example, a peripheral portion on the protective insulating layer 20, and airtightly seals the space between the substrate 2 and the sealing substrate 12. Further, the seal member 13 may be formed at a peripheral portion on the protective insulating layer 20 and at a portion overlapping the second power supply wiring 7 in a plan view.
  • a cathode power supply wiring 21 is formed at a portion on the second interlayer insulating film 17 that overlaps the anode connection wiring 14, and the anode connection wiring 14 and the first electrode layer 44a are connected to the light emitting element 41 side.
  • the interlayer conductor layer 22 is formed.
  • a first contact hole 23 connected to the drain electrode 42c of the TFT 42 is arranged at the end of the anode connection wiring 14 on the TFT 42 side, and is connected to the interlayer conductor layer 22 at the end on the light emitting element 41 side.
  • a second contact hole 24 is arranged.
  • the first electrode layer 44a is formed so as to cover the end portion of the protective insulating layer 20 on the light emitting portion 41L side, and the organic light emitting layer 44b is formed on the first electrode layer 44a and covers the organic light emitting layer 44b.
  • a second electrode layer (cathode electrode in FIG. 6) 44c is formed. One end of the second electrode layer 44c is in contact with the cathode power supply wiring 21.
  • Auxiliary power supply wiring (also referred to as power supply strengthening wiring) 7a is arranged parallel to the second power supply wiring 7 on the second power supply wiring 7, and the second power supply wiring 7 and the auxiliary power supply wiring 7a are contact holes 7b. Connected by. As a result, the cross-sectional area of the second power supply wiring 7 is substantially increased, and the electrical resistance of the second power supply wiring 7 is reduced. As a result, the voltage drop of the second power supply wiring 7 formed in a strip shape or a linear shape parallel to the longitudinal direction X of the long plate-shaped substrate 2 is reduced.
  • the light emitting device 1 may have a configuration in which light emitting element arrays formed by arranging a plurality of light emitting element units 4 in a linear manner are arranged in two rows, and the plurality of light emitting element units 4 are arranged in a linear manner. It may have a configuration in which the light emitting element array formed by the above is arranged in 4 rows or 6 rows.
  • the light emitting device 1 may have a configuration in which K light emitting element units 4 include an organic light emitting diode element or an organic electroluminescence element.
  • the organic light emitting diode element or the organic electroluminescence element has an advantage that it can be directly formed as a thin light emitting element portion 4 on the substrate 2 by a thin film forming method such as a CVD method or a film forming method such as an inkjet method. ..
  • the K light emitting element units 4 may include a chip type light emitting element such as a light emitting diode (LED) element.
  • the light emitting device of the present disclosure can be configured as an organic LED printer (OLEDP) head, for example, by forming a plurality of light emitting elements in a row in the longitudinal direction of a long plate-shaped substrate 2.
  • the substrate has a shape such as a square shape or a long plate shape, and can be configured as an organic EL display device by forming a plurality of light emitting elements so as to be arranged two-dimensionally (planarly).
  • the light emitting device and the organic EL display device of the present disclosure can be applied to various electronic devices.
  • the electronic devices include lighting devices, automobile route guidance systems (car navigation systems), ship route guidance systems, aircraft route guidance systems, instrument indicators for vehicles such as automobiles, instrument panels, smartphone terminals, mobile phones, and tablets.
  • Terminals personal digital assistants (PDAs), video cameras, digital still cameras, electronic notebooks, electronic books, electronic dictionaries, personal computers, copying machines, terminal devices for game machines, televisions, product display tags, price display tags, industrial use Programmable display devices, car audio, digital audio players, facsimiles, printers, automatic cash deposit / payment machines (ATMs), vending machines, medical display devices, digital display watches, smart watches, stations or airports, etc. There is a guidance display device, etc.

Abstract

本開示の発光装置は、基板と、複数本の信号配線と、複数個の発光素子部と、複数本の引出配線とを備える。複数本の信号配線は、基板上に所定方向に沿って配置される。複数個の発光素子部は、基板上に所定方向に沿って列状に配置される。複数本の引出配線は、基板上に所定方向と交差する方向に沿って信号配線と絶縁層を介して配置され、複数本の信号配線と複数個の発光素子部とをそれぞれ接続する。複数本の引出配線は、長さが所定方向に沿って不規則に変化する不規則領域を、半分以上の割合で含む。

Description

発光装置
　本開示は、有機発光ダイオード素子、有機エレクトロルミネッセンス素子等の発光素子を備える発光装置に関する。
　従来、例えば特許文献１に記載された発光装置が知られている。
特開２０１７－２１６１５０号公報
　本開示の発光装置は、基板と、
　前記基板上に所定方向に沿って配置される複数本の信号配線と、
　前記基板上に前記所定方向に沿って列状に配置される複数個の発光素子部と、
　前記基板上に前記所定方向と交差する方向に沿って前記信号配線と絶縁層を介して配置され、前記複数本の信号配線と前記複数個の発光素子部とをそれぞれ接続する複数本の引出配線と、を備え、
　前記複数本の引出配線は、長さが前記所定方向に沿って不規則に変化する不規則領域を、半分以上の割合で含む。
　本発明の目的、特色、および利点は、下記の詳細な説明と図面とからより明確になるであろう。
本開示の一実施形態の発光装置の構成を模式的に示す平面図である。 発光装置の全体を模式的に示す平面図である。 図２のIII部および駆動素子の回路図である。 発光素子部と発光素子部に接続される配線を拡大して示す部分拡大平面図である。 図４の切断面線Ｖ１－Ｖ２から見た断面図である。 図１の切断面線Ｖ３－Ｖ４から見た断面図である。
　本開示の実施形態に係る発光装置が基礎とする構成について説明する。従来の発光装置では、長尺状の基板の主面上に、基板の長手方向に沿って整列して配置された複数の発光素子と、複数の発光素子をそれぞれ駆動する複数の駆動回路ブロックと、駆動回路ブロックと発光素子とを接続する複数の配線と、が形成されている。各駆動回路ブロックは、複数の発光素子の列に沿って並んで配置されており、１つの駆動回路ブロックが複数の発光素子を駆動する。基板の長手方向の一端部または両端部には、各駆動回路ブロックおよび各発光素子を駆動し、各発光素子の発光を制御する駆動装置が、チップオングラス方式等の実装方法によって実装されている。基板の主面における、駆動装置近傍の縁部には、駆動装置との間で駆動信号、制御信号等を入出力するためのフレキシブル回路基板が設置されている。各駆動回路は、シフトレジスタ、論理和否定（ＮＯＲ）回路、インバータ、トランスファゲート素子、および駆動用薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）を有している。駆動用ＴＦＴのドレイン電極には、有機発光ダイオード素子等から成る発光素子が接続されている。発光装置は、各駆動用ＴＦＴのゲート電極にゲート電位がデータ信号として与えられると、データ信号に応じた電源電圧による電源電流が各発光素子に供給され、各発光素子がデータ信号に応じた輝度で発光するように構成されている。
　従来の発光装置では、基板上に複数の絶縁層の層間に各種配線が配置された多層積層型配線構造体が形成されている。該多層積層型配線構造体において、各駆動用ＴＦＴのゲート電極に電気的に接続される下層側ゲート電位供給配線は、各発光素子が配置されている発光点の近傍まで基板の長手方向に沿って延び、発光点の近傍からコンタクトホール等の層間接続導体によって上層側ゲート電位供給配線に持ち上げられている。上層側ゲート電位供給配線は、基板の短手方向に延びるとともに、基板の長手方向に延びる複数の下層側ゲート電位供給配線を跨いで、各駆動用ＴＦＴのゲート電極に接続されている。
　従来の発光装置では、１本の上層側ゲート電位供給配線は、複数の下層側ゲート電位供給配線のそれぞれとの間に寄生容量が発生するため、この寄生容量によって各駆動用ＴＦＴのゲート電極に印加されるゲート電位に電位差が生じてしまう。また、従来の発光装置では、上層側ゲート電位供給配線と層間接続導体との接続部は、基板の長手方向の端部にある電源に近い近位の発光点から電源から遠い遠位の発光点に向かって、発光点から見て順次離れていく（または順次近づく）ように配置されている。このため、接続部が発光点に最も近い上層側ゲート電位供給配線から接続部が発光点から最も遠い上層側ゲート電位供給配線になるに従って、寄生容量および抵抗が順次増加し、各発光点に対して寄生容量と抵抗の傾斜分布が生じる。その結果、複数の発光点の発光輝度に長手方向に傾斜した分布が生じる。このような寄生容量および抵抗の傾斜分布をなくし、発光輝度のムラを抑制することができる発光装置が求められている。
　以下、添付図面を参照して、本開示の発光装置の実施形態について説明する。
　図１は、本開示の一実施形態の発光装置の構成を模式的に示す平面図である。本実施形態では、一例として、発光装置が有機発光ダイオード（Organic Light Emitting Diode：ＯＬＥＤ）プリンタヘッドに適用される場合について説明する。ＯＬＥＤプリンタヘッドは、画像形成装置が備える感光ドラムの表面に画像情報を静電潜像として形成するものである。ＯＬＥＤプリンタヘッドは、例えば、長尺状の基板に、数百から数千の発光素子部を有する発光ブロックの複数が所定の回路パターンで配列された構成を有する。図１では、本開示の発光装置の基本的な回路パターンを説明する。
　本開示の発光装置は、基板２と、複数本の信号配線３と、複数個の発光素子部４と、複数本の引出配線５とを備える。複数本の信号配線３は、基板２上に所定方向（例えば、長手方向）に沿って配置される。複数個の発光素子部４は、基板２上に所定方向に沿って列状に配置される。複数本の引出配線５は、基板２上に所定方向と交差する方向（例えば、短手方向）に沿って信号配線３と絶縁層を介して配置され、複数本の信号配線３と複数個の発光素子部４とをそれぞれ接続する。複数本の引出配線５は、長さが所定方向に沿って不規則に変化する不規則領域を、半分以上の割合で含んでいる。
　本開示の発光装置は、上記の構成により以下の効果を奏する。引出配線５の長さの不規則領域において、信号配線３と引出配線５との平面視における交差箇所の数も、所定方向に沿って不規則になる。その結果、引出配線５の抵抗および交差箇所で生ずる寄生容量が、所定方向に沿って不規則になる。従って、引出配線５の抵抗および交差箇所で生ずる寄生容量が順次増加し、各発光素子部４に対して抵抗と寄生容量の傾斜分布が生じることを抑えて、複数の発光素子部４に同じ駆動電流を入力したときに、複数の発光素子部４から発せられる光の輝度に長手方向に傾斜した分布が生じることを抑制することができる。
　複数の配線群は、その６０％以上が不規則領域であってもよく、また８０％以上が不規則領域であってもよく、また１００％が不規則領域であってもよい。これらの場合、複数の発光素子部４に同じ駆動電流を入力したときに、複数の発光素子部４から発せられる光の輝度に長手方向に傾斜した分布が生じることをより抑制することができる。
　不規則領域は、連続していてもよく、断続していてもよい。連続する場合、電源電圧入力部に近い側に不規則領域が位置していてもよい。電圧降下が大きい電源電圧出力部に近い側は、輝度が小さくなりやすいことから、輝度の長手方向に傾斜した分布が分かりにくい傾向があるからである。断続する場合、不規則領域と規則領域を交互に配置してもよい。この場合、輝度の長手方向に傾斜した分布が生じやすい規則領域の存在を分かりにくくすることができる。またこの場合、１つの不規則領域の大きさが、それに隣接する１つの規則領域の大きさよりも大きい構成であってもよい。これにより、輝度の長手方向に傾斜した分布が生じやすい規則領域の存在をより分かりにくくすることができる。また、１つの不規則領域の大きさが、それに隣接する１つの規則領域の大きさよりも大きいパターンを、繰り返す構成であってもよい。これにより、輝度の長手方向に傾斜した分布が生じやすい規則領域の存在をさらに分かりにくくすることができる。
　不規則領域は、例えば、コンピュータ・ソフトウェア・プログラムを用いて生成した疑似乱数を利用して構成することができる。
　基板２は、ガラス、樹脂（プラスチック）等の透光性材料、セラミックス、金属等の非透光性材料から成っていてもよい。基板２が透光性材料から成る場合、発光素子部４が配置された基板２の面（例えば、表面）と反対側の面（例えば、裏面）から光を出射させることもできる。また基板２は、異なる材料から成る複数の基板を積層させた複合型基板であってもよく、例えばガラス基板と樹脂基板を積層させた複合型基板であってもよい。また基板２は、樹脂等から成る可撓性基板、所謂フレキシブル基板であってもよい。
　基板２上における所定方向は、例えば基板２が長方形状、帯状等の長尺状の基板２である場合、長手方向であってもよい。この場合、所定方向と交差する方向は短手方向であってもよい。また、基板２が正方形等の対称的な形状であって長手方向を有していない形状である場合、所定方向は一辺に沿った方向（例えば、行方向）であってもよく、所定方向と交差する方向は一辺に隣接する辺に沿った方向（例えば、列方向）であってもよい。
　複数本の引出配線５は、信号配線３と絶縁層を介して配置されるが、信号配線３は下層側ゲート電位供給配線であってもよく、引出配線５は上層側ゲート電位供給配線であってもよい。この場合、例えば、引出配線５における発光素子部４と反対側の端部が、スルーホール等の層間接続導体を介して信号配線３に接続される。また、引出配線５における発光素子部４側の端部は、駆動用ＴＦＴのゲート電極に接続される。駆動用ＴＦＴのソース電極は電源配線６（図１に記載）に接続され、駆動用ＴＦＴのドレイン電極は発光素子部４に接続さる。
　本開示の発光装置は、複数本の引出配線５は、各々が所定方向に沿って連続して配置された引出配線５から成る複数の配線群（例えば、図１のＧ１，Ｇ２，Ｇ３）に分割されており、複数本の信号配線３の本数をＫ（Ｋは２以上の自然数）本とし、複数の配線群の各配線群を構成する引出配線５の本数をＬ（ＬはＫよりも小さい自然数）本とし、各配線群における引出配線５とＫ本の信号配線３との交差箇所の数の、引出配線５の１本当たりの平均値をＭ１とし、Ｋ本の引出配線５とＫ本の信号配線３との交差箇所の数の、引出配線５の１本当たりの平均値をＭ２としたとき、１≦Ｍ１／Ｍ２＜２である構成であってよい。この場合、複数個（Ｋ個）の発光素子部４の全体における、引出配線５の１本当たりの交差箇所数の平均値Ｍ２に対して、各配線群における、引出配線５の１本当たりの交差箇所数の平均値Ｍ１を、異ならせるとともに１に近づけることができる。その結果、発光素子部４の全体における交差箇所の配置パターンと、各配線群における交差箇所の配置パターンと、が異なるとともに、発光素子部４の全体における交差箇所数の平均値Ｍ２と、各配線群における交差箇所数の平均値Ｍ１と、が近似することになる。従って、複数の配線群において、複数の発光素子部４に同じ駆動電流を入力したときに、複数の発光素子部４から発せられる光の輝度に長手方向に傾斜した分布が生じることを抑制することができ、さらに、複数の発光素子部４に同じ駆動電流を入力したときに、複数の発光素子部４の全体における輝度の平均値と、複数の配線群に接続された発光素子部４の輝度の平均値と、が異なることを抑えることができる。Ｍ１／Ｍ２が２以上になると、複数の発光素子部４に同じ駆動電流を入力したときに、複数の発光素子部４の全体における輝度の平均値と、複数の配線群に接続された発光素子部４の輝度の平均値と、の相違が大きくなり、輝度差が異なる領域の存在が目立ちやすくなる場合がある。
　比率Ｍ１／Ｍ２は、より１に近似してもよく、１≦Ｍ１／Ｍ２≦１．５であってもよく、１≦Ｍ１／Ｍ２≦１．３であってもよいが、これらの値に限らない。
　Ｋは１００以上であり、Ｌは５以上であってもよい。Ｋが１００未満である場合、複数本の引出配線５を複数の配線群に分割せずとも、全体的に不規則領域を形成すればよくなる傾向がある。Ｌが５未満である場合、同様に、複数本の引出配線５を複数の配線群に分割せずとも、全体的に不規則領域を形成すればよくなる傾向がある。Ｋは１００～１００００程度、Ｌは５～１００程度であってもよいが、これらの範囲に限らない。なお、「～」は「乃至」を意味し、以下同様とする。
　基板２上において、所定方向に沿って列状に配置されるＫ個の発光素子部４を有する発光ブロックが、所定方向に沿って複数配列されており、不規則領域は、複数の発光ブロックで共通する所定パターンとされている構成であってもよい。この構成の場合、例えば、コンピュータ・ソフトウェア・プログラムを用いて生成した疑似乱数を利用して１つの所定パターンを生成し、その所定パターンを複数の発光ブロックで共通するように、複数の発光ブロックに適用してもよい。またこの構成の場合、不規則領域は、複数の発光ブロックで共通する所定パターンとされていることから、所定パターンの生成が容易になるという効果を奏する。
　基板２上において、所定方向に沿って列状に配置されるＫ個の発光素子部４を有する発光ブロックが、所定方向に沿って複数配列されており、不規則領域は、複数の発光ブロックで互いに相違する所定パターンとされている構成であってもよい。この構成の場合、例えば、コンピュータ・ソフトウェア・プログラムを用いて生成した疑似乱数を利用して所定パターンを生成する際に、複数の発光ブロックで互いに相違するように生成してもよい。またこの構成の場合、不規則領域は、複数の発光ブロックで互いに相違する所定パターンであることから、複数の発光ブロックに同じ駆動電流を入力したときに、発光ブロック毎に輝度分布が異なる、というより有利な効果を奏する。
　本実施形態の発光装置１は、基板２と、Ｋ本の信号配線３と、Ｋ個の発光素子部４と、Ｋ本の引出配線５とを備える。ここで、Ｋは、２以上の自然数であり、例えば、数百から数千に達することがある。図１では、図解および説明を容易にするために、Ｋが９である場合を示している。なお、発光装置１は、Ｋ個の発光素子を備えていてもよく、さらにはＫ×ブロック数の個数の発光素子を備えていてもよい。
　発光装置１は、基板２の主面上（以下、単に、基板上ともいう）に形成された多層積層型配線構造体を有する。多層積層型配線構造体は、複数の絶縁層の層間に信号配線３、引出配線５等の各種配線が配置されたものである。
　基板２は、長尺状の形状を有しており、例えば図１に示すように、長手方向Ｘおよび長手方向Ｘに垂直な短手方向Ｙを有している。基板２は、例えば、ガラス、樹脂等から成り、透光性を有している。
　Ｋ本の信号配線３は、基板２上に、長手方向Ｘに沿って配置されている。Ｋ本の信号配線３は、短手方向Ｙにおいて、隣り合う信号配線３同士の間に間隔を空けて配置されている。
　Ｋ個の発光素子部４は、基板２上に、長手方向Ｘに沿って列状に配置されている。Ｋ個の発光素子部４は、長手方向Ｘに沿って一列に配列されていてもよく、長手方向Ｘに沿って複数列に配列されていてもよい。各発光素子部４は、発光素子４１と、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）４２とを有している。
　発光素子４１は、ＯＬＥＤ素子、有機エレクトロルミネッセンス（Organic Electro Luminescence：ＯＥＬ）素子等であり、アノード電極４１ａおよびカソード電極を有している。アノード電極４１ａは、ＴＦＴ４２のドレイン電極に接続され、カソード電極は、接地配線に接続されている。
　ＴＦＴ４２は、ｐチャネル型ＴＦＴであってもよく、ｎチャネル型ＴＦＴであってもよい。ＴＦＴ４２は、ゲート電極４２ａ、ソース電極４２ｂおよびドレイン電極４２ｃを有している。ゲート電極４２ａは、Ｋ本の信号配線３のうちの１本に接続されている。また、ソース電極４２ｂは、電源配線（図１では第１電源配線６）に接続されており、ドレイン電極４２ｃは、発光素子４１のアノード電極４１ａに接続されている。
　Ｋ本の引出配線５は、基板２上に、長手方向Ｘと交差する短手方向Ｙに沿って信号配線３と絶縁層を介して配置され、Ｋ本の信号配線３とＫ個の発光素子部４とをそれぞれ接続している。長手方向Ｘと短手方向Ｙは交差する方向であるが、図１に示すように直交する方向であってもよい。交差する方向は直交する方向に限らず、交差角度を６０°～１２０°程度の範囲内で選択することもできる。Ｋ本の引出配線５は、長手方向Ｘにおいて、隣り合う引出配線５同士の間に間隔を空けて配置されている。各引出配線５は、一方端部（以下、第１端部ともいう）５１がＫ本の信号配線３のうちの１本に接続され、他方端部がＫ個の発光素子部４のうちの１個に接続されている。各引出配線５は、例えば図１に示すように、Ｋ本の信号配線３のうちの少なくとも１本と平面視で交差するか、または重なっている。
　信号配線３と引出配線５とは、基板２の厚み方向（図１における紙面に垂直な方向）における信号配線３と引出配線５との間に配置された絶縁層によって、互いに電気的に絶縁されている。このため、信号配線３と該信号配線３と平面視で交差する引出配線５との間に寄生容量が発生する。このため、信号配線３と引出配線５との交差箇所の数（以下、単に、交差数ともいう）が、長手方向Ｘにおいて、単調増加または単調減少する配線構造では、寄生容量および抵抗の分布に長手方向Ｘにおける傾斜が生じてしまい、その結果、複数の発光素子４１から発せられる光の輝度に傾斜分布（グラデーション）が生じるという問題点があった。特に複数の発光素子４１から発せられる光の輝度が同じとなるようにデータ信号を送信した場合に、グラデーションが目立ちやすい。
　発光装置１は、Ｋ本（図１では９本）の引出配線５を、例えば図１に示すように、各々が長手方向Ｘに連続して配置されたＬ本（図１では３本）の引出配線５から成る複数の配線群Ｇ１，Ｇ２，Ｇ３に仮想的に分割し、各配線群Ｇ１，Ｇ２，Ｇ３におけるＬ本の引出配線５とＫ本の信号配線３との交差箇所の数（交差数）の、引出配線５の１本当たりの平均値をＭ１とし、Ｋ本の引出配線５とＫ本の信号配線３との交差箇所の数（交差数）の、引出配線５の１本当たりの平均値をＭ２（＝（Ｋ＋１）／２）としたときに、複数の配線群Ｇ１，Ｇ２，Ｇ３は、比率Ｍ１／Ｍ２の標準偏差が所定値以下とされている。ここで、Ｌは、Ｋよりも小さい自然数であり、所定値は、例えば、０．６以下の値である。発光装置１では、複数の配線群Ｇ１，Ｇ２，Ｇ３における比率Ｍ１／Ｍ２が、比率Ｍ１／Ｍ２の平均値である「１」に近い値となっている。換言すると、発光装置１では、信号配線３と引出配線５との交差数、すなわち、信号配線３と引出配線５との間に発生する寄生容量が、長手方向Ｘにおいて、略均一に分布している。発光装置１によれば、発光輝度の、信号配線３と引出配線５との間に発生する寄生容量の傾斜分布に起因するグラデーションの発生を抑制することができる。
　Ｋ本の引出配線５は、その長さが長手方向Ｘに沿って不規則に変化する不規則領域を含んでいてもよい。例えば、複数の配線群のうち少なくとも１つの配線群が不規則領域となっていてもよい。換言すると、Ｋ本の引出配線５は、その全ての長さが長手方向Ｘに沿って漸次長くなっていたり、漸次短くなっていたりする構成ではない。この場合、比率Ｍ１／Ｍ２の標準偏差を所定値以下とすること、即ち比率Ｍ１／Ｍ２を１に近づけること、が容易になる。また、複数の配線群は、半分以上が不規則領域であってもよい。この場合、比率Ｍ１／Ｍ２の標準偏差を所定値以下とすること、即ち比率Ｍ１／Ｍ２を１に近づけること、がより容易になる。さらに、複数の配線群は、すべてが不規則領域であってもよい。この場合、比率Ｍ１／Ｍ２の標準偏差を所定値以下とすること、即ち比率Ｍ１／Ｍ２を１に近づけること、がさらに容易になる。
　本実施形態の発光装置１は、基板２上において、長手方向Ｘに沿って列状に配置されるＫ個の発光素子部４を有する発光ブロックが、長手方向Ｘに沿って複数配列されており、不規則領域は、複数の発光ブロックで共通する所定パターンとされていてもよい。この場合、例えば、コンピュータ・ソフトウェア・プログラムを用いて生成した疑似乱数を利用して１つの所定パターンを生成し、その所定パターンを複数の発光ブロックで共通するように、複数の発光ブロックに適用してもよい。またこの構成の場合、不規則領域は、複数の発光ブロックで共通する所定パターンとされていることから、所定パターンの生成が容易になるという効果を奏する。
　また本実施形態の発光装置１は、基板２上において、長手方向Ｘに沿って列状に配置されるＫ個の発光素子部４を有する発光ブロックが、長手方向に沿って複数配列されており、不規則領域は、複数の発光ブロックで互いに相違する所定パターンとされていてもよい。この場合、例えば、コンピュータ・ソフトウェア・プログラムを用いて生成した疑似乱数を利用して所定パターンを生成する際に、複数の発光ブロックで互いに相違するように生成してもよい。またこの構成の場合、不規則領域は、複数の発光ブロックで互いに相違する所定パターンであることから、複数の発光ブロックに同じ駆動電流を入力したときに、発光ブロック毎に輝度分布が異なる、というより有利な効果を奏する。
　なお、図１では、９本の引出配線５を３つの配線群Ｇ１，Ｇ２，Ｇ３に仮想的に分割する例を示したが、引出配線５の総数（すなわち、Ｋの値）および配線群の数は、適宜設定することができる。例えば、１２０本の引出配線５を１０個の配線群に分割してもよく、４００本の引出配線５を１６個の配線群に分割してもよい。
　比率Ｍ１／Ｍ２の標準偏差を所定値以下とするには、Ｋ本の信号配線３とＫ本の引出配線５とをそれぞれ接続する際に、例えば、各配線群Ｇ１，Ｇ２，Ｇ３の比率Ｍ１／Ｍ２が目標値である「１」に略等しくなるように、Ｌ本の引出配線５とＫ本の信号配線３のうちのＬ本の信号配線とをそれぞれ接続すればよい。なお、各配線群Ｇ１，Ｇ２，Ｇ３の比率Ｍ１／Ｍ２は、目標値に等しくなっている必要はなく、比率Ｍ１／Ｍ２の標準偏差が所定値以下となる程度であれば、目標値の近傍でばらついていてもよい。
　あるいは、比率Ｍ１／Ｍ２の標準偏差を所定値以下とするには、Ｋ本の信号配線３とＫ本の引出配線５とをそれぞれ接続する際に、コンピュータ・ソフトウェア・プログラムを用いて生成した疑似乱数を利用して、比率Ｍ１／Ｍ２の標準偏差が所定値以下となるような、Ｋ本の信号配線３とＫ本の引出配線５との接続の組み合わせ、即ちＫ本の引出配線５の長さの長手方向Ｘに沿った不規則な変化、を決定してもよい。
　発光装置１は、各配線群Ｇ１，Ｇ２，Ｇ３が５本以上の引出配線５から成り、比率Ｍ１／Ｍ２の標準偏差が０．４以下であってもよい。比率Ｍ１／Ｍ２の標準偏差が０．４以下である場合、複数の配線群Ｇ１，Ｇ２，Ｇ３における寄生容量の傾斜分布を効果的に抑制できる。また、各配線群Ｇ１，Ｇ２，Ｇ３が５本以上の引出配線５から成る場合、Ｋ本の信号配線３とＫ本の引出配線５とをそれぞれ接続する際に、各配線群Ｇ１，Ｇ２，Ｇ３の比率Ｍ１／Ｍ２を目標値である１に近づけることが容易になる。
　発光装置１は、第１電源配線６と、第２電源配線７と、接続配線８とをさらに備える。
　第１電源配線６は、基板２上の、Ｋ本の信号配線３とＫ個の発光素子部４との間の第１領域Ｓ１に、長手方向Ｘに沿って配置されている。第１電源配線６には、外部から供給される電源電圧（例えば１４Ｖ程度）が印加される。発光素子部４は、第１電源配線６に接続されている。本実施形態では、例えば図１に示すように、ＴＦＴ４２のソース電極４２ｂが第１電源配線６に接続されており、これにより、ゲート電極４２ａに供給されるゲート電位に応じた電界が発光素子４１に印加される。
　第２電源配線７は、基板２上の、Ｋ本の信号配線３に関して第１領域Ｓ１とは反対側の第２領域Ｓ２に、長手方向Ｘに沿って配置されている。第２電源配線７には、第１電源配線６と同様に、外部から供給される電源電圧（例えば１４Ｖ程度）が印加される。
　接続配線８は、基板２上に少なくとも１本配置され、第１電源配線６と第２電源配線７とを接続している。これにより、電源配線のトータルでの断面積が増加して抵抗が小さくなることから、基板２の長手方向Ｘにおける電源電圧の変動を抑制し、電源電圧を安定化させることができる。その結果、複数の発光素子４１の発光輝度にグラデーションが生じることをより抑制できる。
　接続配線８は、Ｋ本の引出配線５のうちの隣り合う引出配線５同士の間に延びていてもよい。換言すると、接続配線８は、第１電源配線６の、長手方向Ｘにおける中間部位と、第２電源配線７の、長手方向Ｘにおける中間部位とを接続している。これにより、基板２の長手方向Ｘにおける電源電圧の変動を効果的に抑制できる。その結果、複数の発光素子４１の発光輝度にグラデーションが生じることを効果的に抑制できる。
　接続配線８は、例えば図１に示すように、平面視において、屈曲した形状を有していてもよい。この場合、大きな線幅の接続配線８を隣り合う引出配線５同士の間に配置することが可能になる。これにより、基板２の長手方向Ｘにおける電源電圧の変動を効果的に抑制できる。その結果、複数の発光素子４１の発光輝度にグラデーションが生じることを効果的に抑制できる。
　引出配線５は、例えば図１に示すように、信号配線３に接続される第１端部５１に、長手方向Ｘに延びる形状の接続パッド５２を有していてもよい。これにより、引出配線５と信号配線３との接続部における接続抵抗を小さくして、引出配線５の寄生容量による信号電圧の鈍りおよび低下を抑えることができる。その結果、複数の発光素子４１の発光輝度にグラデーションが生じることを効果的に抑制できる。
　図２は、発光装置の全体を模式的に示す平面図であり、図３は、図２のIII部および駆動素子の回路図である。発光装置１は、複数の駆動回路ブロック９と、駆動素子１０と、フレキシブル回路基板１１とをさらに備えている。以下、図２，３を参照して、複数の駆動回路ブロック９、駆動素子１０およびフレキシブル回路基板１１の構成について説明する。
　複数の駆動回路ブロック９は、基板２上に配置されており、複数の発光素子部４をそれぞれ駆動する。複数の発光素子部４は、例えば図２に示すように、長手方向Ｘに沿って２列に整列して配置されている。基板２上には、駆動回路ブロック９の配線、および駆動回路ブロック９と発光素子部４とを接続する配線が、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法等の薄膜形成法によって形成されている。
　複数の駆動回路ブロック９は、長手方向Ｘに沿ってアレイ状に並べられており、例えば、発光装置１が、８０００個の発光素子部４を有し、１つの駆動回路ブロック９が４００個の発光素子部４を駆動する構成である場合、駆動回路ブロック９は、長手方向Ｘに沿って、２０個並べられている。また、基板２の主面の一端部には、駆動回路ブロック９および発光素子部４を駆動し、それによって、発光素子４１の発光を制御する駆動素子１０が、チップオングラス（Chip On Glass：ＣＯＧ）方式等の実装方法によって設置されている。また、基板２の主面における、駆動素子１０の近傍に位置する縁部には、フレキシブル回路基板１１が接続されている。フレキシブル回路基板１１は、駆動素子１０との間で駆動信号、制御信号等を入出力する。なお、図２および図３において、駆動素子１０と駆動回路ブロック９を接続するデータ配線等の配線は、参照符号２５によって総称的に示している。
　駆動回路ブロック９は、複数の駆動回路９１を有している。例えば図２，３に示すように、２列を成す各２個の発光素子４１１，４１２（総称する場合には、発光素子４１ともいう）に対して１つの駆動回路９１が形成されている。１つの駆動回路９１は、シフトレジスタ９１ａ、論理和否定（ＮＯＲ）回路９１ｂ、インバータ９１ｃ、トランスファゲート素子９１ｄ１，９１ｄ２、および駆動用のＴＦＴ４２１，４２２（総称する場合には、ＴＦＴ４２ともいう）を有している。トランスファゲート素子９１ｄ１，９１ｄ２は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランスファゲート素子であり、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとで構成されている。ＴＦＴ４２のドレイン電極４２ｃには、ＯＬＥＤ素子またはＯＥＬ素子である発光素子４１のアノード電極４１ａがそれぞれ接続されている。
　駆動回路９１は、以下のように順次動作する。シフトレジスタ９１ａは、クロック端子（ＣＬＫ）にハイレベル「１」のクロック信号（ＣＬＫ）が入力されるとともに、入力端子（ｉｎ）にハイレベルの同期信号（Ｖｓｙｎｃ）が入力されたときに、出力端子（Ｑ）からハイレベルの信号が出力され、かつ反転出力端子（ＸＱ）からローレベル「０」の信号が出力される。次に、ＮＯＲ回路９１ｂは、反転出力端子（ＸＱ）からローレベルの信号が入力されるとともに、反転イネーブル信号（ＸＥＮＢ）であるローレベルの信号が入力されたときに、ハイレベルの信号を出力する。
　次に、インバータ９１ｃは、ハイレベルの信号が入力されたときに、ローレベルの信号を出力する。次に、トランスファゲート素子９１ｄ１は、ｎ型ＭＯＳトランジスタのゲート電極にＮＯＲ回路９１ｂからのハイレベルの信号が入力されるとともに、ｐ型ＭＯＳトランジスタのゲート電極にインバータ９１ｃからローレベルの信号が入力されてオン状態となり、データ信号（ＤＡＴＡ２００）を出力する。次に、データ信号（ＤＡＴＡ２００）がＴＦＴ４２１のゲート電極４２ａに入力されてＴＦＴ４２１がオン状態となり、データ信号（ＤＡＴＡ２００）に応じた電源電圧による電源電流が発光素子４１１に供給される。
　トランスファゲート素子９１ｄ２は、ｎ型ＭＯＳトランジスタのゲート電極にＮＯＲ回路９１ｂからのハイレベルの信号が入力されるとともに、ｐ型ＭＯＳトランジスタのゲート電極にインバータ９１ｃからローレベルの信号が入力されてオン状態となり、データ信号（ＤＡＴＡ１００）を出力する。次に、データ信号（ＤＡＴＡ１００）がＴＦＴ４２２のゲート電極４２ａに入力されてＴＦＴ４２２がオン状態となり、データ信号（ＤＡＴＡ１００）に応じた電源電圧による電源電流が発光素子４１２に供給される。
　以上の一連の動作が、次段の駆動回路によって順次実行されていき、すべての発光素子４１が順次発光していく。
　発光装置１は、例えば図２に示すように、基板２上に配置される封止基板１２をさらに備え、基板２の主面の周縁部と、封止基板１２の基板２の主面に対向する面の周縁部とが、シール部材１３によって接着され、封止されている。シール部材１３の内側の空間には、アクリル樹脂等から成る絶縁層（図５の絶縁層４６に相当する）が、駆動回路ブロック９、配線２５等のほとんどを覆うように配置されている。
　図４は、発光素子部と発光素子部に接続される配線を拡大して示す部分拡大平面図であり、図５は、図４の切断面線Ｖ１－Ｖ２から見た断面図であり、図６は、図１の切断面線Ｖ３－Ｖ４から見た断面図である。以下、図４～６を参照して、発光素子部４の構成について説明する。
　発光素子部４は、例えば図４，５に示すように、基板２上に形成されたＴＦＴ４２１，４２２（総称する場合には、ＴＦＴ４２ともいう）と、ＴＦＴ４２１，４２２上にアクリル樹脂、窒化シリコン（ＳｉＮx）等から成る絶縁層４３を挟んで積層された有機発光体部４４、および有機発光体部４４とＴＦＴ４２のドレイン電極４２ｃとを導電接続するコンタクトホール４５を含んでいてもよい。有機発光体部４４は、ＴＦＴ４２の側からコンタクトホール４５に電気的に接続された第１電極層４４ａ、有機発光層４４ｂ、第２電極層４４ｃが積層されており、絶縁層４３および第１電極層４４ａ上に有機発光層４４ｂを囲むようにアクリル樹脂等から成る他の絶縁層４６が形成されている。
　図４，５において、符号４１Ｌで示す部位は、第１電極層４４ａおよび第２電極層４４ｃによって有機発光層４４ｂに直接的に電界が印加されて発光する発光部４１Ｌである。発光素子４１は、平面視において、発光部４１Ｌ、その周囲の第１電極層４４ａおよび有機発光層４４ｂを含む部位である。
　第１電極層４４ａが、インジウム錫酸化物（Indium Tin Oxide：ＩＴＯ）等の透明電極から成る陽極であり、第２電極層４４ｃが、Ａｌ、Ａｌ－Ｌｉ合金、Ｍｇ－Ａｇ合金（Ａｇを５～１０重量％程度含む）、Ｍｇ－Ｃｕ合金（Ｃｕを５～１０重量％程度含む）等の、仕事関数が４．０ｅＶ程度以下と低く、遮光性、光反射性を有する金属または合金から成る陰極である場合、有機発光層４４ｂで発光した光は基板２側から出射される。すなわち、発光方向が下方（図５におけるＺ方向の負方向）であるボトムエミッション型の発光装置となる。
　一方、第１電極層４４ａが、上記の遮光性、光反射性を有する金属またはそれらの合金から成る陰極であり、第２電極層４４ｃが、透明電極から成る陽極である場合、発光方向が上方（図５におけるＺ方向の正方向）であるトップエミッション型の発光装置となる。
　ＴＦＴ４２は、基板２側から、ゲート電極４２ａと、ゲート絶縁膜４２ｄと、チャネル部としてのポリシリコン膜４２ｅおよびポリシリコンに不純物をチャネル部よりも高濃度に含有させた高濃度不純物領域４２ｆから成る半導体膜と、窒化シリコン（ＳｉＮx）、酸化シリコン（ＳｉＯ2）等から成る絶縁膜４２ｇと、ソース電極４２ｂと、ドレイン電極４２ｃとが、順次積層された構成を有している。
　また、図４において、第１電源配線６は、ＴＦＴ４２のソース電極４２ｂにソース信号（電源電流）を伝達するソース信号線（電源配線）であり、信号配線３は、ゲート電極４２ａにゲート信号を伝達するゲート信号線である。各信号配線３に入力するゲート信号の電圧を制御することによって、各有機発光層の発光強度を制御することができる。すなわち、第１電源配線６は、電源配線（ソース信号線）として機能する。
　例えば図６に示すように、基板２の主面には、ＴＦＴ４２のドレイン電極４２ｃと発光部４１Ｌの第１電極層（図６の例ではアノード電極）４４ａとを電気的に接続するアノード接続配線１４、および窒化シリコン（ＳｉＮx），酸化シリコン（ＳｉＯ2）等から成る第１の層間絶縁膜１５が、この順に形成されている。
　第１の層間絶縁膜１５上には、有機発光層４４ｂに駆動電流を供給するデータ配線等の配線２５、接地配線１６が形成されており、さらに、配線２５および接地配線１６を覆う、窒化シリコン（ＳｉＮx）、酸化シリコン（ＳｉＯ2）等から成る第２の層間絶縁膜１７が形成されている。第２の層間絶縁膜１７の上には、接地配線１６、配線２５、ＴＦＴ４２の部位を覆うように絶縁層１８（図５の絶縁層４３に相当する）が形成されている。
　絶縁層１８の上には、アノード電源配線としての第１電源配線６が形成され、ＴＦＴ４２に平面視で重なる部位に、ＴＦＴ４２のソース電極４２ｂにアノード電流を流すアノード配線１９が形成されている。第１電源配線６、アノード配線１９を覆うように、窒化シリコン（ＳｉＮx）、酸化シリコン（ＳｉＯ2）等から成る保護絶縁層２０が形成されている。なお、図６において、符号９で示される部位は駆動回路ブロック９であり、符号９１ａで示される部位はシフトレジスタ９１ａである。
　シール部材１３は、保護絶縁層２０上の所定の部位、例えば保護絶縁層２０上の周縁の部位に形成され、基板２と封止基板１２との間の空間を気密に封止している。またシール部材１３は、保護絶縁層２０上の周縁の部位であって第２電源配線７に平面視で重なる部位に形成されていてもよい。
　アノード接続配線１４に重なる第２の層間絶縁膜１７上の部位に、カソード電源配線２１が形成されており、発光素子４１側にはアノード接続配線１４と第１電極層４４ａとを接続するための層間導体層２２が形成されている。アノード接続配線１４のＴＦＴ４２側の端部には、ＴＦＴ４２のドレイン電極４２ｃに接続される第１のコンタクトホール２３が配置されており、発光素子４１側の端部には、層間導体層２２に接続される第２のコンタクトホール２４が配置されている。
　保護絶縁層２０上の発光部４１Ｌ側の端部を覆って、第１電極層４４ａが形成されており、第１電極層４４ａの上に有機発光層４４ｂが形成され、有機発光層４４ｂを覆って第２電極層（図６ではカソード電極）４４ｃが形成されている。第２電極層４４ｃの一端部は、カソード電源配線２１に接している。
　第２電源配線７の上には、補助電源配線（電源強化配線ともいう）７ａが第２電源配線７と平行に配置されているとともに、第２電源配線７と補助電源配線７ａはコンタクトホール７ｂによって接続されている。これにより、第２電源配線７の断面積が実質的に増大することとなり、第２電源配線７の電気抵抗が小さくなる。その結果、長板状の基板２の長手方向Ｘに平行に帯状、または線状に形成されている第２電源配線７の電圧降下が小さくなるように構成されている。
　なお、発光装置１は、複数の発光素子部４を直線状に配列してなる発光素子アレイを２列に配列した構成を有していてもよく、複数の発光素子部４を直線状に配列してなる発光素子アレイを４列または６列に配列した構成を有していてもよい。
　上記の発光装置１によれば、複数の配線群Ｇ１，Ｇ２，Ｇ３の比率Ｍ１／Ｍ２の標準偏差が所定値以下であることによって、複数の発光素子部４からの発光輝度の、信号配線３と引出配線５との間に発生する寄生容量および抵抗の傾斜分布に起因するグラデーションが生じることを抑制できる。
　発光装置１は、Ｋ個の発光素子部４は、有機発光ダイオード素子または有機エレクトロルミネッセンス素子を含む構成であってもよい。有機発光ダイオード素子または有機エレクトロルミネッセンス素子は、ＣＶＤ法等の薄膜形成法、インクジェット法等の膜形成法によって、基板２上に薄型の発光素子部４として直接形成することができる、という利点がある。また、Ｋ個の発光素子部４は、発光ダイオード（Light Emitting Diode：ＬＥＤ）素子等のチップ型の発光素子を含んでいてもよい。
　以上、本開示の各実施形態について詳細に説明したが、また、本開示は上述の実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲内において、種々の変更、改良等が可能である。上記各実施形態をそれぞれ構成する全部または一部を、適宜、矛盾しない範囲で組み合わせ可能であることは、言うまでもない。
　本開示の発光装置は、例えば、長板状の基板２の長手方向に複数の発光素子を列状に並ぶように形成することによって、有機ＬＥＤプリンタ（ＯＬＥＤＰ）ヘッドとして構成し得る。また、基板が正方形状、長尺板状等の形状であり、複数の発光素子を２次元的（平面的に）並ぶように形成することによって有機ＥＬ表示装置として構成し得る。さらに本開示の発光装置および有機ＥＬ表示装置は、各種の電子機器に適用できる。その電子機器としては、照明装置、自動車経路誘導システム（カーナビゲーションシステム）、船舶経路誘導システム、航空機経路誘導システム、自動車等の乗り物の計器用インジケータ、インスツルメントパネル、スマートフォン端末、携帯電話、タブレット端末、パーソナルデジタルアシスタント（ＰＤＡ）、ビデオカメラ、デジタルスチルカメラ、電子手帳、電子書籍、電子辞書、パーソナルコンピュータ、複写機、ゲーム機器の端末装置、テレビジョン、商品表示タグ、価格表示タグ、産業用のプログラマブル表示装置、カーオーディオ、デジタルオーディオプレイヤー、ファクシミリ、プリンタ、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療用表示装置、デジタル表示式腕時計、スマートウォッチ、駅または空港等に設置される案内表示装置等がある。
　１　　　発光装置
　２　　　基板
　３　　　信号配線
　４　　　発光素子部
　４１，４１１，４１２　発光素子
　４１Ｌ　発光部
　４１ａ　アノード電極
　４１ｂ　カソード電極
　４２，４２１，４２２　薄膜トランジスタ（ＴＦＴ）
　４２ａ　ゲート電極
　４２ｂ　ソース電極
　４２ｃ　ドレイン電極
　４２ｄ　ゲート絶縁膜
　４２ｅ　ポリシリコン膜
　４２ｆ　高濃度不純物領域
　４２ｇ　絶縁膜
　４３　　絶縁層
　４４　　有機発光体部
　４４ａ　第１電極層
　４４ｂ　有機発光層
　４４ｃ　第２電極層
　４５　　コンタクトホール
　４６　　絶縁層
　５　　　引出配線
　５１　　一方端部（第１端部）
　５２　　接続パッド
　６　　　第１電源配線
　７　　　第２電源配線
　７ａ　　補助電源配線
　７ｂ　　コンタクトホール
　８　　　接続配線
　９　　　駆動回路ブロック
　９１　　駆動回路
　９１ａ　シフトレジスタ
　９１ｂ　論理和否定回路（ＮＯＲ回路）
　９１ｃ　インバータ
　９１ｄ１，９１ｄ２　トランスファゲート素子
　１０　　駆動素子
　１１　　フレキシブル回路基板
　１２　　封止基板
　１３　　シール部材
　１４　　アノード接続配線
　１５　　第１の層間絶縁膜
　１６　　接地配線
　１７　　第２の層間絶縁膜
　１８　　絶縁層
　１９　　アノード配線
　２０　　保護絶縁層
　２１　　カソード電源配線
　２２　　層間導体層
　２３　　第１のコンタクトホール
　２４　　第２のコンタクトホール
　２５　　配線

Claims (16)

  1. 　基板と、
    　前記基板上に所定方向に沿って配置される複数本の信号配線と、
    　前記基板上に前記所定方向に沿って列状に配置される複数個の発光素子部と、
    　前記基板上に前記所定方向と交差する方向に沿って前記信号配線と絶縁層を介して配置され、前記複数本の信号配線と前記複数個の発光素子部とをそれぞれ接続する複数本の引出配線と、を備え、
    　前記複数本の引出配線は、長さが前記所定方向に沿って不規則に変化する不規則領域を、半分以上の割合で含む、発光装置。
  2. 　前記複数本の引出配線は、各々が前記所定方向に沿って連続して配置された引出配線から成る複数の配線群に分割されており、
    　前記複数本の信号配線の本数をＫ（Ｋは２以上の自然数）本とし、前記複数の配線群の各配線群を構成する引出配線の本数をＬ（ＬはＫよりも小さい自然数）本とし、各配線群における前記引出配線と前記Ｋ本の信号配線との交差箇所の数の、前記引出配線１本当たりの平均値をＭ１とし、前記Ｋ本の引出配線と前記Ｋ本の信号配線との交差箇所の数の、前記引出配線１本当たりの平均値をＭ２としたとき、１≦Ｍ１／Ｍ２＜２である、請求項１に記載の発光装置。
  3. 　前記Ｋは１００以上であり、前記Ｌは５以上である、請求項２に記載の発光装置。
  4. 　前記基板上において、前記所定方向に沿って列状に配置されるＫ個の発光素子部を有する発光ブロックが、前記所定方向に沿って複数配列されており、
    　前記不規則領域は、複数の前記発光ブロックで共通する所定パターンとされている、請求項２または３に記載の発光装置。
  5. 　前記基板上において、前記所定方向に沿って列状に配置されるＫ個の発光素子部を有する発光ブロックが、前記所定方向に沿って複数配列されており、
    　前記不規則領域は、複数の前記発光ブロックで互いに相違する所定パターンとされている、請求項２または３に記載の発光装置。
  6. 　長尺状の基板と、
    　前記基板上に、前記基板の長手方向に沿って配置されるＫ（Ｋは２以上の自然数）本の信号配線と、
    　前記基板上に、前記長手方向に沿って列状に配置されるＫ個の発光素子部と、
    　前記基板上に、前記長手方向と交差する方向に沿って前記信号配線と絶縁層を介して配置され、前記Ｋ本の信号配線と前記Ｋ個の発光素子部とをそれぞれ接続するＫ本の引出配線と、を備え、
    　前記Ｋ本の引出配線を、各々が前記長手方向に沿って連続して配置されたＬ（ＬはＫよりも小さい自然数）本の引出配線から成る複数の配線群に分割し、各配線群における前記Ｌ本の引出配線と前記Ｋ本の信号配線との交差箇所の数の、前記引出配線１本当たりの平均値をＭ１とし、前記Ｋ本の引出配線と前記Ｋ本の信号配線との交差箇所の数の、前記引出配線１本当たりの平均値をＭ２としたとき、比率Ｍ１／Ｍ２の標準偏差が所定値以下である、発光装置。
  7. 　前記複数の配線群のそれぞれは５本以上の引出配線から成り、前記所定値は０．４である、請求項６に記載の発光装置。
  8. 　前記Ｋ本の引出配線は、長さが前記長手方向に沿って不規則に変化する不規則領域を含む、請求項６または７に記載の発光装置。
  9. 　前記複数の配線群は、半分以上が前記不規則領域である、請求項８に記載の発光装置。
  10. 　前記基板上において、前記長手方向に沿って列状に配置されるＫ個の発光素子部を有する発光ブロックが、前記長手方向に沿って複数配列されており、
    　前記不規則領域は、複数の前記発光ブロックで共通する所定パターンとされている、請求項８または９に記載の発光装置。
  11. 　前記基板上において、前記長手方向に沿って列状に配置されるＫ個の発光素子部を有する発光ブロックが、前記長手方向に沿って複数配列されており、
    　前記不規則領域は、複数の前記発光ブロックで互いに相違する所定パターンとされている、請求項８または９に記載の発光装置。
  12. 　前記基板上の、前記Ｋ本の信号配線と前記Ｋ個の発光部との間の第１領域に、前記長手方向に沿って配置される第１電源配線と、
    　前記基板上の、前記Ｋ本の信号配線に関して前記第１領域とは反対側の第２領域に、前記長手方向に沿って配置される第２電源配線と、
    　前記基板上に配置され、前記第１電源配線と前記第２電源配線とを接続する少なくとも１本の接続配線と、をさらに備え、
    　前記Ｋ個の発光素子部は、前記第１電源配線に接続されている、請求項６～１１のいずれか１項に記載の発光装置。
  13. 　前記少なくとも１本の接続配線は、前記Ｋ本の引出配線のうちの隣り合う引出配線同士の間に延びている、請求項１２に記載の発光装置。
  14. 　前記少なくとも１本の接続配線は、平面視で屈曲した形状を有している、請求項１２または１３に記載の発光装置。
  15. 　前記Ｋ本の引出配線のそれぞれは、前記信号配線に接続される端部に接続パッドを有しており、
    　前記接続パッドは、前記長手方向に沿って延びる形状を有している、請求項６～１４のいずれか１項に記載の発光装置。
  16. 　前記Ｋ個の発光素子部は、有機発光ダイオード素子または有機エレクトロルミネッセンス素子を含む、請求項１～１５のいずれか１項に記載の発光装置。
PCT/JP2021/007994 2020-03-17 2021-03-02 発光装置 WO2021187090A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
EP21771210.8A EP4123625A4 (en) 2020-03-17 2021-03-02 LIGHT-EMITTING DEVICE
CN202180020875.6A CN115280900A (zh) 2020-03-17 2021-03-02 发光装置
JP2022508189A JPWO2021187090A1 (ja) 2020-03-17 2021-03-02
US17/912,004 US20230131190A1 (en) 2020-03-17 2021-03-02 Light-emitting device
JP2023099689A JP2023126802A (ja) 2020-03-17 2023-06-16 発光装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020046664 2020-03-17
JP2020-046664 2020-03-17

Publications (1)

Publication Number Publication Date
WO2021187090A1 true WO2021187090A1 (ja) 2021-09-23

Family

ID=77770862

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/007994 WO2021187090A1 (ja) 2020-03-17 2021-03-02 発光装置

Country Status (5)

Country Link
US (1) US20230131190A1 (ja)
EP (1) EP4123625A4 (ja)
JP (2) JPWO2021187090A1 (ja)
CN (1) CN115280900A (ja)
WO (1) WO2021187090A1 (ja)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005128559A (ja) * 2004-11-05 2005-05-19 Semiconductor Energy Lab Co Ltd 表示装置
JP2005227675A (ja) * 2004-02-16 2005-08-25 Seiko Epson Corp 電気光学装置及び電子機器
JP2007184125A (ja) * 2006-01-05 2007-07-19 Seiko Epson Corp 発光装置および画像印刷装置
JP2007240670A (ja) * 2006-03-06 2007-09-20 Sanyo Electric Co Ltd 表示装置
JP2017216150A (ja) 2016-05-31 2017-12-07 京セラディスプレイ株式会社 発光装置
JP2019025797A (ja) * 2017-07-31 2019-02-21 京セラ株式会社 発光装置
JP2019078808A (ja) * 2017-10-20 2019-05-23 株式会社ジャパンディスプレイ 表示装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4179199B2 (ja) * 2003-06-02 2008-11-12 セイコーエプソン株式会社 電気光学装置及びこれを備えた電子機器

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005227675A (ja) * 2004-02-16 2005-08-25 Seiko Epson Corp 電気光学装置及び電子機器
JP2005128559A (ja) * 2004-11-05 2005-05-19 Semiconductor Energy Lab Co Ltd 表示装置
JP2007184125A (ja) * 2006-01-05 2007-07-19 Seiko Epson Corp 発光装置および画像印刷装置
JP2007240670A (ja) * 2006-03-06 2007-09-20 Sanyo Electric Co Ltd 表示装置
JP2017216150A (ja) 2016-05-31 2017-12-07 京セラディスプレイ株式会社 発光装置
JP2019025797A (ja) * 2017-07-31 2019-02-21 京セラ株式会社 発光装置
JP2019078808A (ja) * 2017-10-20 2019-05-23 株式会社ジャパンディスプレイ 表示装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP4123625A4

Also Published As

Publication number Publication date
US20230131190A1 (en) 2023-04-27
JPWO2021187090A1 (ja) 2021-09-23
JP2023126802A (ja) 2023-09-12
CN115280900A (zh) 2022-11-01
EP4123625A4 (en) 2024-04-17
EP4123625A1 (en) 2023-01-25

Similar Documents

Publication Publication Date Title
CN107527997B (zh) 具有弯曲区域的显示设备
CN107785392B (zh) 显示装置
CN111261675A (zh) 柔性电致发光显示器
CN116963555A (zh) 显示装置和显示模块
US11092863B2 (en) Storage capacitor, display device using the same and method for manufacturing the same
CN112670319A (zh) 显示设备
CN113540172A (zh) 显示装置
CN113672113A (zh) 触摸传感器和包括触摸传感器的显示装置
KR20210010696A (ko) 표시 장치
JP2021089356A (ja) 表示装置
KR102579307B1 (ko) 유기 발광 표시 장치
KR20210053612A (ko) 투명 표시 패널 및 이를 포함하는 투명 표시 장치
US7550918B2 (en) Display device
CN114520248A (zh) 显示装置
CN110547045A (zh) 有机el显示装置
CN113130554A (zh) 显示设备、显示面板及用于制造该显示面板的方法
WO2021187090A1 (ja) 発光装置
CN112198976A (zh) 触摸传感器及具有该触摸传感器的显示装置
CN115394201B (zh) 显示面板和显示装置
JP7337198B2 (ja) 発光装置
US20220399380A1 (en) Display device
KR20220007818A (ko) 표시 장치
KR102377416B1 (ko) 표시장치
CN113130568B (zh) 显示装置及其制造方法
US11950478B2 (en) Display apparatus

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21771210

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2022508189

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 2021771210

Country of ref document: EP

Effective date: 20221017