WO2021186546A1 - 半導体装置およびその製造方法 - Google Patents

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廣木　正伸
熊倉　一英
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Definitions

  • the present invention relates to a semiconductor device using a nitride semiconductor and a method for manufacturing the same.
  • Wide-gap semiconductors such as GaN and SiC are expected as materials for power devices. These wide-gap semiconductors have a higher dielectric breakdown electric field than Si. Therefore, by using a wide-gap semiconductor, it is possible to manufacture a semiconductor element having low on-resistance and high withstand voltage.
  • UWBG ultra-wide-bandgap
  • AlN and diamond there is a possibility that the performance of power devices can be further improved.
  • the dielectric breakdown electric field of UWBG semiconductors is 10 to 12 MV / cm, which is higher than that of GaN and SiC. Therefore, AlN and diamond have a figure of merit 10 times higher than that of GaN and SiC.
  • UWBG semiconductors for power device applications.
  • the biggest challenge is that it is difficult to reduce the channel resistance.
  • the ionization energy of donors and acceptors is large, and the free carrier concentration at room temperature is very low.
  • the ionization energy of the Si donor is 250-280 meV, and even if Si is doped by about 10 18 cm -3 , the free electron concentration at room temperature remains at about 10 15 cm -3. Therefore, the resistivity of the channel composed of AlN is as high as several tens of ⁇ cm.
  • AlN has a restriction that the carrier concentration is conversely decreased due to the self-compensation effect at a high doping concentration.
  • Non-Patent Document 1 a FET (Polarization-doped FET) that utilizes polarization doping in an AlGaN layer whose composition is inclined in the thickness direction has been proposed.
  • This technique has also been demonstrated in wide-gap semiconductors (Non-Patent Document 2).
  • a high concentration of free carriers can be generated in the channel without doping the donor, so that the channel resistance can be reduced in the UWBG semiconductor.
  • Non-Patent Document 2 an Al N buffer layer and an Al 0.6 Ga 0.4 N base layer having a thickness of 0.25 ⁇ m are formed on the substrate, and a thickness that changes from 0.6 to 1 in the Al composition is formed on the base layer. It has a structure having a composition gradient channel layer of 75 nm. However, in this structure, a negative polarization charge difference occurs at the interface between the AlN buffer layer and the Al 0.6 Ga 0.4 N base layer, and the valence band is discontinuous, so that two-dimensional hole gas is generated. Therefore, the effective carrier concentration may be reduced.
  • the AlGaN base layer By forming the AlGaN base layer directly on the substrate and forming the above-mentioned composition gradient channel layer on the AlGaN base layer, it is possible to suppress the generation of two-dimensional hole gas. However, it is difficult to grow the AlGaN underlayer directly on the substrate, and there is a high possibility that the crystal defect density will be higher than that of the AlN buffer layer. Further, since the dielectric breakdown electric field of the AlGaN base layer is lower than that of the AlN layer, the improvement of withstand voltage, which is a merit of using the UWBG semiconductor, is limited.
  • Non-Patent Document 2 has a problem that two-dimensional hole gas is generated, which may reduce the effective carrier concentration.
  • the present invention has been made to solve the above problems, and an object of the present invention is to reduce the resistance of a channel using an ultra-wide gap semiconductor.
  • the semiconductor device comprises a buffer layer made of a nitride semiconductor containing Al formed on a substrate and Al x Ga 1-x N (0 ⁇ x ⁇ 1) formed on the buffer layer.
  • the composition y of the above decreases as it approaches the base layer in the thickness direction, and the composition ratio of Al in the base layer and the channel layer is the same at the interface between the base layer and the channel layer.
  • a buffer layer made of AlN, a base layer made of Al x Ga 1-x N (0 ⁇ x ⁇ 1), and Al in contact with the base layer are placed on a substrate.
  • the base layer comprises a third step of forming a gate electrode on the channel layer between the electrodes, the composition x of Al decreases as the composition x approaches the channel layer in the thickness direction, and the channel layer is formed of Al.
  • the composition y decreases as it approaches the base layer in the thickness direction, and the base layer and the channel layer have the same composition ratio of Al at the interface between the base layer and the channel layer.
  • the composition x of Al decreases as it approaches the channel layer in the thickness direction, and is in contact with the base layer.
  • the composition y of Al decreases as it approaches the underlying layer in the thickness direction, so that the channel resistance using the ultra-wide gap semiconductor can be reduced. ..
  • FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing the configuration of another semiconductor device according to the embodiment of the present invention.
  • FIG. 3A is a characteristic diagram showing a band diagram and a carrier concentration profile in each layer of the semiconductor device according to the embodiment.
  • FIG. 3B is a characteristic diagram showing a band diagram and a carrier concentration profile in each layer of the semiconductor device according to the embodiment.
  • FIG. 3C is a characteristic diagram showing a band diagram and a carrier concentration profile in each layer of the semiconductor device according to the embodiment.
  • FIG. 3D is a characteristic diagram showing a band diagram and a carrier concentration profile in each layer of the semiconductor device according to the embodiment.
  • FIG. 3E is a characteristic diagram showing a band diagram and a carrier concentration profile in each layer of the semiconductor device according to the embodiment.
  • FIG. 4 is a characteristic diagram showing the relationship between the three-dimensional polarization charge concentration generated in the base layer 103 and the layer thickness of the base layer 103.
  • FIG. 5A is a characteristic diagram showing the relationship between the effective electron concentration (electron concentration-hole concentration) of the semiconductor device according to the embodiment described with reference to FIG. 3B and the Si doping concentration on the base layer 103. ..
  • FIG. 5B is a characteristic diagram showing a band diagram and a carrier concentration profile of a structure in which an AlGaN layer having an Al composition of 0.8 is arranged instead of the base layer 103.
  • FIG. 6 is a characteristic diagram showing the Al composition dependence of the critical layer thickness of the AlGaN layer above the AlN layer.
  • FIG. 7 is a characteristic diagram showing a change in the sheet carrier concentration when the thickness of the barrier layer 108 of the semiconductor device according to the embodiment described with reference to FIG. 3C is changed.
  • FIG. 8A is a cross-sectional view showing the configuration of another semiconductor device according to the embodiment of the present invention.
  • FIG. 8B is a cross-sectional view showing the configuration of another semiconductor device according to the embodiment of the present invention.
  • FIG. 8C is a cross-sectional view showing the configuration of another semiconductor device according to the embodiment of the present invention.
  • FIG. 8D is a cross-sectional view showing the configuration of another semiconductor device according to the embodiment of the present invention.
  • FIG. 8A is a cross-sectional view showing the configuration of another semiconductor device according to the embodiment of the present invention.
  • FIG. 8B is a cross-sectional view showing the configuration of another semiconductor device according to the embodiment of
  • FIG. 8E is a characteristic diagram showing a simulation result of the relationship between the depth of the recess 109a and the site voltage of the semiconductor device according to the embodiment described with reference to FIG. 8D.
  • FIG. 8F is a cross-sectional view showing the configuration of another semiconductor device according to the embodiment of the present invention.
  • FIG. 9A is a cross-sectional view showing a configuration of a semiconductor device in an intermediate process for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 9B is a cross-sectional view showing a configuration of a semiconductor device in an intermediate process for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 9A is a cross-sectional view showing a configuration of a semiconductor device in an intermediate process for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 9B is a cross-sectional view showing a configuration of a semiconductor device in an intermediate process for explaining a method for manufacturing
  • FIG. 10A is a cross-sectional view showing a configuration of a semiconductor device in an intermediate process for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 10B is a cross-sectional view showing a configuration of a semiconductor device in an intermediate process for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 10C is a cross-sectional view showing a configuration of a semiconductor device in an intermediate process for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 10A is a cross-sectional view showing a configuration of a semiconductor device in an intermediate process for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 10B is a cross-sectional view showing a configuration of a semiconductor device in an intermediate process for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 10C is a cross-sectional view showing a configuration of a
  • FIG. 11A is a cross-sectional view showing a configuration of a semiconductor device in an intermediate process for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 11B is a cross-sectional view showing a configuration of a semiconductor device in an intermediate process for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 11C is a cross-sectional view showing a configuration of a semiconductor device in an intermediate process for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • This semiconductor device includes a buffer layer 102 formed on the substrate 101, a base layer 103 formed on the buffer layer 102, and a channel layer 104 formed in contact with the base layer 103. Further, this semiconductor device includes a source electrode 105 and a drain electrode 106 formed on the channel layer 104, and a gate electrode 107 formed on the channel layer 104 between the source electrode 105 and the drain electrode 106. Be prepared. This semiconductor device is a field effect transistor.
  • the substrate 101 can be, for example, a sapphire substrate having a c-plane as the main surface, a single crystal Si substrate, a single crystal SiC substrate, a GaN substrate, or an AlN substrate.
  • the buffer layer 102 is made of a nitride semiconductor containing Al such as AlN.
  • the base layer 103 is composed of Al x Ga 1-x N (0 ⁇ x ⁇ 1).
  • the base layer 103 is composed of Al x Ga 1-x N (0.7 ⁇ x ⁇ 1).
  • the composition x of Al decreases as it approaches the channel layer 104 in the thickness direction.
  • the base layer 103 may be configured to be Si-doped.
  • the buffer layer 102 can also be composed of Al x Ga 1-x N having the same composition as the base layer 103 to which the buffer layer 102 is in contact.
  • the channel layer 104 is composed of Al y Ga 1-y N (0 ⁇ y ⁇ 1).
  • the channel layer 104 is composed of Al y Ga 1-y N (0.7 ⁇ y ⁇ 1).
  • the composition y of Al decreases as it approaches the base layer 103 in the thickness direction.
  • the composition ratio of Al is the same at the interface between the base layer 103 and the channel layer 104.
  • the layer thickness and composition of the base layer 103 affect the electrons in the channel layer 104.
  • the layer thickness and composition of the channel layer 104 affect the electrons in the channel layer 104.
  • the source electrode 105 and the drain electrode 106 are ohmic connected to the channel layer 104.
  • the gate electrode 107 is Schottky-bonded to the channel layer 104, for example.
  • the gate electrode 107 can be provided on the channel layer 104 via a gate insulating layer (not shown).
  • this semiconductor device may be configured to include a barrier layer 108 made of a nitride semiconductor containing Al formed on the channel layer 104.
  • the barrier layer 108 is formed between the source electrode 105 and the drain electrode 106, and the gate electrode 107 is formed on the barrier layer 108.
  • the source electrode 105 and the drain electrode 106 can be formed, for example, at a portion where the channel layer 104 is thinned. Even when the barrier layer 108 is provided, it is important that the source electrode 105 and the drain electrode 106 are ohmic-connected to the channel layer 104.
  • an impurity region can be formed by ion-implanting Si, Ge or the like into the channel layer 104 in the region of the source electrode 105 and the drain electrode 106.
  • the barrier layer 108 can be made of, for example, AlN. Further, the barrier layer 108 can also be composed of AlGaN having a high Al composition having an Al composition of about 0.7 to 1. The barrier layer 108 affects the electron concentration and electron confinement in the channel layer 104, as will be described later. Further, the barrier layer 108 may be configured to be Si-doped.
  • the doping concentration in the barrier layer 108 increases, the free electron concentration in the channel layer 104 increases. This effect is similarly obtained when the base layer 103 is not doped with Si.
  • the doping concentration of the barrier layer 108 is adjusted depending on the application, but the upper limit is set to be equal to or lower than the concentration at which the self-compensation effect occurs.
  • the Si concentration as a dopant is limited to 1 ⁇ 10 19 cm -3 or less, which does not cause a self-compensation effect. And.
  • a three-dimensional polarized charge is generated in the AlGaN layer (composition inclined layer) in which the composition of Al is inclined.
  • the polarization charge density can be expressed by approximately 5 ⁇ 10 13 ⁇ ⁇ x / d.
  • a negative polarization charge is generated in the + c-axis direction in the composition gradient AlGaN in which the Al composition decreases with growth.
  • the composition gradient AlGaN in which the Al composition increases with the growth generates a positive polarization charge in the + c-axis direction.
  • a negative polarization charge is generated in the base layer 103 toward the channel layer 104, and a positive polarization charge is generated in the channel layer 104 toward the gate electrode 107 side.
  • free electrons are induced in the channel layer 104, while free holes are generated (induced) in the base layer 103.
  • the polarization charge density in these layers depends on the degree of composition gradient ( ⁇ x / d) as described above. If the degree of composition gradient between the channel layer 104 and the base layer 103 is the same, electrons and holes having the same concentration should be generated in each layer.
  • the base layer 103 is doped with a donor (for example, Si). Further, by doping the barrier layer 108 with a donor, the electron concentration of the channel layer 104 can be improved. Secondly, a technique was adopted in which the degree of change in the composition of the underlying layer was made slower than that of the channel layer. By slowing the degree of composition change, the polarization charge density can be reduced. By reducing the polarization charge density, it is possible to reduce the donor concentration to be doped in the base layer 103.
  • a donor for example, Si
  • a base layer 103 having a layer thickness of 150 nm and an Al composition of 1 to 0.8 is formed on the buffer layer 102, and an Al composition having a layer thickness of 150 nm and an Al composition of 0.
  • the band diagram and carrier concentration profile obtained from Poisson's equation and the carrier concentration profile (dotted line Ne , broken line N h ) of the layer structure in which the channel layer 104 increasing from 8 to 1 is formed and the barrier layer 108 having a layer thickness of 30 nm is formed on the channel layer 104. ) Is shown. Holes (N h ) having the same concentration as the electrons (N e ) of the channel layer 104 are generated in the base layer 103.
  • FIG. 3B shows a band diagram and a carrier concentration profile when the layer thickness of the base layer 103 is 300 nm.
  • the gentle polarization of the composition of the base layer 103 reduces the negative polarization charge. Therefore, the sheet density is the same as that shown in FIG. 3A, but the maximum density of holes in the base layer 103 is approximately halved.
  • FIG. 3C shows a band diagram and a carrier concentration profile when the base layer 103 is doped with 2 ⁇ 10 17 cm -3 Si, which is smaller than the polarization charge density. Holes are generated in the base layer, but the concentration of the generated holes is decreasing.
  • FIG. 3D shows a band diagram and a carrier concentration profile when the base layer 103 is doped with 3 ⁇ 10 17 cm -3 Si, which is almost the same as the polarization charge density. In this case, the generation of holes is suppressed. Even if the concentration is further increased, the generation of holes is suppressed.
  • FIG. 3E shows a band diagram and a carrier concentration profile of a structure in which the base layer 103 having the structure described with reference to FIG. 3B is doped with 1 ⁇ 10 18 cm -3 Si.
  • the generation of holes is suppressed.
  • the conduction band of the base layer 103 is in a flat state near the Fermi energy. From the viewpoint of suppressing buffer leaks, it is preferable that the conduction band is raised as shown in FIG. 3D.
  • FIG. 4 shows the relationship between the three-dimensional polarization charge concentration generated in the base layer 103 and the layer thickness of the base layer 103 in which the Al composition decreases from 1 to 0.8.
  • the layer thickness of the base layer 103 is 300 nm
  • the polarization charge density is 3.3 ⁇ 10 17 cm -3 .
  • the donor doping concentration to the base layer 103 is effective as long as it is a concentration that does not cause a self-compensation effect (1 ⁇ 10 18 cm -3 ) or less, but is a concentration substantially equal to the polarization charge density of the base layer 103. (Polarization charge density ⁇ 1 ⁇ 10 17 cm -3 ) is desirable.
  • FIG. 5A shows the relationship between the effective electron concentration (electron concentration-hole concentration) in the structure in FIG. 3B and the Si doping concentration on the base layer 103. Below the polarization charge density, the effective electron concentration increases with increasing doping concentration, and above the polarization charge density, the electron concentration does not change.
  • FIG. 5B shows a band diagram and a carrier concentration profile of a structure in which an AlGaN layer having an Al composition of 0.8 is arranged instead of the base layer 103, similarly to the conventional PolFET. In this case, a high concentration of two-dimensional whole gas (N h ) is generated at the interface between the Al 0.8 Ga 0.2 N layer and the Al N buffer layer.
  • the influence of the layer thickness and composition of the channel layer 104 also affects the electrical characteristics of the channel layer 104.
  • the positive charge density in the channel layer 104 changes depending on the degree of slope (change) of the composition.
  • the degree of inclination increases, the positive polarization charge density increases.
  • the degree of inclination is adjusted according to the application of the nitride semiconductor device, and any degree of compositional inclination does not affect the effect of the present invention.
  • the free electron concentration can be increased, but on the other hand, the electron mobility is lowered.
  • the presence / absence and concentration of donor doping on the channel layer 104 depend on the application of the device, and if the concentration is less than or equal to the concentration at which the self-compensation effect is produced, the effect of the present invention is not affected.
  • the limitation of the layer thickness of the base layer 103 and the channel layer 104 will be described. It is important that the total layer thickness of the base layer 103 and the channel layer 104 is equal to or less than the critical layer thickness that causes lattice relaxation.
  • the critical layer thickness is substantially the same as that of the AlGaN layer having the same composition as the average composition of the base layer 103 and the channel layer 104.
  • FIG. 6 shows the Al composition dependence of the critical layer thickness of the AlGaN layer on the AlN layer estimated from the formula of People and Bean (Reference 2). If the total layer thickness of the base layer 103 and the channel layer 104 is equal to or less than the critical layer thickness corresponding to the AlGaN layer having an average composition thereof, the effect of the present invention is not affected.
  • the influence of the barrier layer 108 (electron confinement) will be described.
  • the barrier layer 108 having the same bandgap as the channel layer 104 or larger than the channel layer 104, the free electron concentration in the channel layer 104 can be improved. This is because the polarization charge of the barrier layer 108 and the confinement of electrons in the channel layer 104 are improved. In the absence of the barrier layer 108, the surface side of the channel layer 104 is depleted and free electrons cannot exist. By forming the barrier layer 108, electrons are distributed throughout the channel layer 104. Further, the polarization effect of the barrier layer 108 also contributes to the improvement of the free electron concentration of the channel layer 104.
  • the barrier layer 108 has the effect of suppressing gate leaks.
  • the thicker the barrier layer the more effective it is in improving the electron concentration.
  • the change in the sheet carrier concentration when the thickness of the barrier layer 108 is changed is shown in FIG.
  • the sheet carrier concentration increases as the layer thickness of the barrier layer 108 increases.
  • the barrier layer 108 is effective in suppressing gate leak.
  • the barrier layer 108 is thick, there is a demerit that the mutual conductance of the transistors is lowered. By thinning the barrier layer 108 only directly under the gate, a transistor having low mutual conductance and sheet resistance can be manufactured.
  • FIGS. 8A, 8B, 8C, 8D, 8E, and 8F Another semiconductor device (field effect transistor) according to the embodiment of the present invention will be described with reference to FIGS. 8A, 8B, 8C, 8D, 8E, and 8F.
  • a part of the barrier layer 108 is removed from the surface to make it thinner, a recess 109 is formed in the barrier layer 108, and a gate electrode 107 is provided in the recess 109.
  • Other configurations are similar to those of the transistor described with reference to FIG.
  • the threshold voltage can be adjusted.
  • the depth of the recess 109 is adjusted in transistor applications.
  • a part of the channel layer 104 can be removed from the surface to form a thin layer, and the first contact layer 110 and the second contact layer 111 can be formed at this location.
  • the source electrode 105 is formed on the first contact layer 110
  • the drain electrode 106 is formed on the second contact layer 111.
  • the first contact layer 110 and the second contact layer 111 can be a composition-gradient AlGaN layer in which the composition of Al decreases from 1 to 0 in the direction away from the channel layer 104.
  • a barrier layer 108 is formed between the source electrode 105 and the drain electrode 106, and the gate electrode 107 is formed on the barrier layer 108.
  • a first contact layer 110 and a second contact layer 111 are formed on the barrier layer 108 on which the gate electrode 107 is formed by sandwiching the gate electrode 107, and a drain is formed on the first contact layer 110 and the second contact layer 111.
  • the electrode 106 can also be formed on the second contact layer 111.
  • the first contact layer 110 and the second contact layer 111 are formed in the regions of the source electrode 105 and the drain electrode 106.
  • the Al composition of AlGaN is reduced as it approaches the electrode, and the outermost surface is made AlGaN having a low Al composition.
  • the electron affinity of the contact portion with the electrode is increased, and the electrical contact resistance with the electrode is reduced.
  • a negative polarization charge is generated in the first contact layer 110 and the second contact layer 111 having the inclined composition as described above.
  • donor impurities such as Si and Ge are added to the first contact layer 110 and the second contact layer 111, and the polarization charges of the first contact layer 110 and the second contact layer 111 (5 ⁇ 10 13 ⁇ ⁇ x). / D) Doping above.
  • a recess 109a can be formed in the barrier layer 108 and a part of the channel layers 104 in the thickness direction, and the gate electrode 107a can be formed via the gate insulating layer 112.
  • an enhancement type field effect transistor As described above, a negative polarization charge is generated in the base layer 103. By utilizing this negative polarization charge, an enhancement type field effect transistor can be manufactured.
  • HEMT High Electron Mobility Transistor
  • an enhancement type field effect transistor is constructed by a two-dimensional electron gas induced at a hetero interface by a polarization charge. Is difficult.
  • the threshold voltage can be controlled more than the recess structure of the HEMT using the heterojunction between the AlGaN layer and the GaN layer. It has the advantage of being wide.
  • FIG. 8E shows a simulation result of the relationship between the depth of the recess 109a and the site voltage in the field effect transistor according to the structure of the present invention described above.
  • the simulation was carried out with the thickness of the gate insulating layer 112 being 10 nm, the thickness of the barrier layer 108 being 30 nm, the thickness of the channel layer 104 being 150 nm, and the thickness of the base layer 103 being 300 nm.
  • the simulation was performed with the donor concentration in the base layer 103 set to 3 ⁇ 10 17 cm -3.
  • the depth of the recess 109a was 50 nm to 170 nm.
  • the threshold voltage varied widely from -25.6V to + 8.6V.
  • the recess 109a operates normally off when the depth is 130 nm or more.
  • the change in the threshold voltage with respect to the depth of the recess 109a differs depending on the layer thickness and composition of each layer, but it does not affect the effect of the present invention.
  • a contact layer 113 is formed on the barrier layer 108, a recess 109a is formed on the contact layer 113 and a part of the barrier layer 108 in the thickness direction, and the recess 109a is formed via the gate insulating layer 112.
  • the gate electrode 107a can also be formed.
  • the contact layer 113 is a composition-graded AlGaN layer in which the composition of Al decreases from 1 to 0 in the direction away from the channel layer 104.
  • a source electrode 105 and a drain electrode 106 are formed on the contact layer 113.
  • the contact layer 113 increases the electron affinity of the contact points with the source electrode 105 and the drain electrode 106, and reduces the electrical contact resistance with the source electrode 105 and the drain electrode 106.
  • each layer can be formed by a known crystal growth technique such as a metalorganic vapor phase growth method or molecular beam epitaxy.
  • silicon oxide is deposited on the barrier layer 108 to form an insulating film, and the insulating film is patterned by a known lithography technique and etching technique to form a mask pattern 121 on the barrier layer 108. To form.
  • the barrier layer 108 and a part of the channel layer 104 are etched and removed in the thickness direction using the mask pattern 121 as a mask.
  • Si or Ge is ion-implanted into the channel layer 104 exposed by etching by selective ion implantation using the mask pattern 121 as a mask.
  • the surfaces of the exposed barrier layer 108 and the channel layer 104 are covered with, for example, a protective film 122 made of silicon oxide to perform an activation treatment.
  • a protective film 122 made of silicon oxide to perform an activation treatment.
  • the source electrode 105 and the drain electrode 106 are formed by a well-known lift-off method (second step), and the gate electrode 107 is formed (third step).
  • the semiconductor device (field effect transistor) described with reference to FIG. 2 can be obtained.
  • each layer can be formed by a known crystal growth technique such as a metalorganic vapor phase growth method or molecular beam epitaxy.
  • silicon oxide was deposited on the barrier layer 108 to form an insulating film, and a resist pattern 124 was formed on the insulating film by a known lithography technique, and the resist pattern 124 was used.
  • the inorganic pattern 123 is formed on the barrier layer 108 by patterning the insulating film by a known etching technique.
  • the barrier layer 108 and a part of the channel layer 104 in the thickness direction are etched and removed using the resist pattern 124 (inorganic pattern 123) as a mask.
  • the resist pattern 124 is removed, and the first contact layer 110 and the second contact layer 111 are grown from the exposed channel layer 104 by selective regrowth using the inorganic pattern 123 (FIG. 10C).
  • the inorganic pattern 123 is removed to form the source electrode 105 and the drain electrode 106 (second step), and the gate electrode 107 is formed (third step). Further, a recess may be formed in the barrier layer 108, and a gate electrode 107 may be formed here. Further, the gate insulating layer may be formed before the gate electrode 107 is formed, and the gate electrode may be formed on the gate insulating layer.
  • the buffer layer 102, the base layer 103, the channel layer 104, and the barrier layer 108 are formed on the substrate 101 (first step).
  • the composition gradient AlGaN layer 114 is further formed on the barrier layer 108.
  • the composition of Al decreases from 1 to 0 in the thickness direction.
  • each layer can be formed by a known crystal growth technique such as a metalorganic vapor phase growth method or molecular beam epitaxy.
  • the source electrode 105 and the drain electrode 106 are placed on the composition-inclined AlGaN layer 114 at predetermined intervals. (Second step).
  • the first contact layer 110 and the second contact layer 111 are formed by patterning the composition-inclined AlGaN layer 114 by a known lithography technique and etching technique.
  • the gate electrode 107 is formed on the barrier layer 108 (third step). As a result, the transistor described with reference to FIG. 8C can be obtained. Further, a recess may be formed in the barrier layer 108, and a gate electrode 107 may be formed here.
  • the composition x of Al decreases as it approaches the channel layer in the thickness direction.
  • the composition y of Al decreases as it approaches the underlying layer in the thickness direction. It is possible to reduce the resistance of the channel using an ultra-wide gap semiconductor.

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

基板（１０１）の上に形成されたバッファ層（１０２）と、バッファ層（１０２）の上に形成された下地層（１０３）と、下地層（１０３）の上に接して形成されたチャネル層（１０４）とを備える。下地層（１０３）は、ＡｌxＧａ1-xＮ（０＜ｘ≦１）から構成され、Ａｌの組成ｘが、厚さ方向にチャネル層（１０４）に近づくほど減少している。チャネル層（１０４）は、ＡｌyＧａ1-yＮ（０＜ｙ≦１）から構成され、Ａｌの組成ｙが、厚さ方向に下地層（１０３）に近づくほど減少している。

Description

半導体装置およびその製造方法
　本発明は、窒化物半導体を用いた半導体装置およびその製造方法に関する。
　ＧａＮやＳｉＣといったワイドギャップ半導体は、パワーデバイス用材料として期待されている。これらのワイドギャップ半導体は、Ｓｉより絶縁破壊電界が高い。このため、ワイドギャップ半導体を用いることで、低オン抵抗かつ高耐圧の半導体素子の作製が可能である。ＡｌＮ，ダイヤモンドといったバンドギャップが５－６ｅＶの超ワイドギャップ（ＵＷＢＧ：Ultra wide-bandgap）半導体を用いることで、さらにパワーデバイスを高性能化できる可能性がある。ＵＷＢＧ半導体の絶縁破壊電界は、１０～１２ＭＶ／ｃｍとＧａＮやＳｉＣよりも高い。このため、ＡｌＮやダイヤモンドは、ＧａＮやＳｉＣよりも１０倍高い性能指数を有する。
　しかし、ＵＷＢＧ半導体をパワーデバイス用途に使用するためには大きな課題がある。最大の課題は、チャネル抵抗の低減が困難であるということである。ＵＷＢＧ半導体では、ドナーやアクセプターのイオン化エネルギーが大きく、室温での自由キャリア濃度が非常に低い。例えばＡｌＮでは、Ｓｉドナーのイオン化エネルギーは２５０－２８０ｍｅＶであり、Ｓｉを１０18ｃｍ-3程度ドーピングしたとしても室温での自由電子濃度は１０15ｃｍ-3程度に留まる。このため、ＡｌＮより構成するチャネルの抵抗率は、数十Ωｃｍ程度と高い。また、ＡｌＮは、高ドーピング濃度では、自己補償効果により、逆にキャリア濃度が減少してしまうという制約がある。
　ところで、窒化物半導体素子において、組成を厚さ方向に傾斜させたＡｌＧａＮ層の中の分極ドープを利用するＦＥＴ（ＰｏｌＦＥＴ：Polarization-doped FET）が提案されている（非特許文献１）。この技術は、ワイドギャップ半導体においても実証されている（非特許文献２）。この分極ドープを用いれば、ドナーのドーピングを行わずに高濃度の自由キャリアをチャネルに発生させることができるため、ＵＷＢＧ半導体においてチャネル抵抗の低減が可能である。
　非特許文献２では、基板上にＡｌＮバッファ層、厚さ０．２５μｍのＡｌ0.6Ｇａ0.4Ｎ下地層を形成し、この下地層の上に、Ａｌ組成０．６から１へと変化する厚さ７５ｎｍの組成傾斜チャネル層を有する構造となっている。しかし、この構造では、ＡｌＮバッファ層とＡｌ0.6Ｇａ0.4Ｎ下地層との界面に、負の分極電荷差が生じ、かつ価電子帯不連続のため、２次元正孔ガスが発生する。このため、実効的なキャリア濃度が低減される可能性がある。
　基板上に直接、ＡｌＧａＮ下地層を形成し、この上に、上述した組成傾斜チャネル層を形成すれば、２次元正孔ガスの発生を抑制することが可能である。しかし、ＡｌＧａＮ下地層を基板上に直接成長することは困難であり、ＡｌＮバッファ層よりも結晶欠陥密度が高くなる可能性が高い。さらに、ＡｌＧａＮ下地層は、ＡｌＮ層よりも絶縁破壊電界が低いため、ＵＷＢＧ半導体を使用するメリットである耐圧の向上が制限される。
S. Rajan et al., "AlGaN/GaN polarization-doped field-effect transistor for microwave power applications", Applied Physics Letters, vol. 84, no. 9, pp. 1591-1593, 2004. A. M. Armstrong et al., "AlGaN polarization-doped field effect transistor with compositionally graded channel from Al0.6Ga0.4N to AlN", Applied Physics Letters, vol. 114, 052103, 2019.
　前述したように、ＵＷＢＧ半導体チャネルの低抵抗化のためには、上述した組成傾斜ＡｌＧａＮ中の分極ドープを利用するＦＥＴ構造が有望である。しかしながら、非特許文献２の構造では、２次元正孔ガスが発生するという課題があり、このために、実効的なキャリア濃度が低減される可能性がある。
　本発明は、以上のような問題点を解消するためになされたものであり、超ワイドギャップ半導体を用いたチャネルの低抵抗化を目的とする。
　本発明に係る半導体装置は、基板の上に形成されたＡｌを含む窒化物半導体からなるバッファ層と、バッファ層の上に形成されたＡｌxＧａ1-xＮ（０＜ｘ≦１）からなる下地層と、下地層の上に接して形成されたＡｌyＧａ1-yＮ（０＜ｙ≦１）からなるチャネル層と、チャネル層の上に形成されたソース電極およびドレイン電極と、ソース電極とドレイン電極との間のチャネル層の上に形成されたゲート電極とを備え、下地層は、Ａｌの組成ｘが、厚さ方向にチャネル層に近づくほど減少し、チャネル層は、Ａｌの組成ｙが、厚さ方向に下地層に近づくほど減少し、下地層およびチャネル層は、下地層とチャネル層との界面において、Ａｌの組成比が同一とされている。
　また、本発明に係る半導体装置の製造方法は、基板の上に、ＡｌＮからなるバッファ層、ＡｌxＧａ1-xＮ（０＜ｘ≦１）からなる下地層、下地層の上に接するＡｌyＧａ1-yＮ（０＜ｙ≦１）からなるチャネル層をこれらの順に形成する第１工程と、チャネル層の上にソース電極およびドレイン電極を形成する第２工程と、ソース電極とドレイン電極との間のチャネル層の上にゲート電極を形成する第３工程とを備え、下地層は、Ａｌの組成ｘが、厚さ方向にチャネル層に近づくほど減少し、チャネル層は、Ａｌの組成ｙが、厚さ方向に下地層に近づくほど減少し、下地層およびチャネル層は、下地層とチャネル層との界面において、Ａｌの組成比が同一とする。
　以上説明したように、本発明によれば、ＡｌxＧａ1-xＮからなる下地層は、Ａｌの組成ｘが、厚さ方向にチャネル層に近づくほど減少し、下地層の上に接して形成されたＡｌyＧａ1-yＮからなるチャネル層は、Ａｌの組成ｙが、厚さ方向に下地層に近づくほど減少するので、超ワイドギャップ半導体を用いたチャネルの低抵抗化が実現できる。
図１は、本発明の実施の形態に係る半導体装置の構成を示す断面図である。 図２は、本発明の実施の形態に係る他の半導体装置の構成を示す断面図である。 図３Ａは、実施の形態に係る半導体装置の各層におけるバンドダイアグラムとキャリア濃度プロファイルを示す特性図である。 図３Ｂは、実施の形態に係る半導体装置の各層におけるバンドダイアグラムとキャリア濃度プロファイルを示す特性図である。 図３Ｃは、実施の形態に係る半導体装置の各層におけるバンドダイアグラムとキャリア濃度プロファイルを示す特性図である。 図３Ｄは、実施の形態に係る半導体装置の各層におけるバンドダイアグラムとキャリア濃度プロファイルを示す特性図である。 図３Ｅは、実施の形態に係る半導体装置の各層におけるバンドダイアグラムとキャリア濃度プロファイルを示す特性図である。 図４は、下地層１０３内に発生する３次元分極電荷濃度と、下地層１０３の層厚との関係を示す特性図である。 図５Ａは、図３Ｂを用いて説明した実施の形態に係る半導体装置の実効的な電子濃度（電子濃度－正孔濃度）と下地層１０３へのＳｉドーピング濃度との関係を示す特性図である。 図５Ｂは、下地層１０３の代わりに、Ａｌ組成０．８のＡｌＧａＮ層を配置した構造のバンドダイアグラムとキャリア濃度プロファイルを示す特性図である。 図６は、ＡｌＮ層の上のＡｌＧａＮ層の臨界層厚の、Ａｌ組成依存性を示す特性図である。 図７は、図３Ｃを用いて説明した実施の形態に係る半導体装置のバリア層１０８厚を変化させた場合の、シートキャリア濃度の変化を示す特性図である。 図８Ａは、本発明の実施の形態に係る他の半導体装置の構成を示す断面図である。 図８Ｂは、本発明の実施の形態に係る他の半導体装置の構成を示す断面図である。 図８Ｃは、本発明の実施の形態に係る他の半導体装置の構成を示す断面図である。 図８Ｄは、本発明の実施の形態に係る他の半導体装置の構成を示す断面図である。 図８Ｅは、図８Ｄを用いて説明した実施の形態に係る半導体装置の、リセス１０９ａの深さと敷地電圧との関係のシミュレーション結果を示す特性図である。 図８Ｆは、本発明の実施の形態に係る他の半導体装置の構成を示す断面図である。 図９Ａは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程における半導体装置の構成を示す断面図である。 図９Ｂは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程における半導体装置の構成を示す断面図である。 図９Ｃは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程における半導体装置の構成を示す断面図である。 図１０Ａは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程における半導体装置の構成を示す断面図である。 図１０Ｂは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程における半導体装置の構成を示す断面図である。 図１０Ｃは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程における半導体装置の構成を示す断面図である。 図１１Ａは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程における半導体装置の構成を示す断面図である。 図１１Ｂは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程における半導体装置の構成を示す断面図である。 図１１Ｃは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程における半導体装置の構成を示す断面図である。
　以下、本発明の実施の形態に係る半導体装置について図１を参照して説明する。この半導体装置は、基板１０１の上に形成されたバッファ層１０２と、バッファ層１０２の上に形成された下地層１０３と、下地層１０３の上に接して形成されたチャネル層１０４とを備える。また、この半導体装置は、チャネル層１０４の上に形成されたソース電極１０５およびドレイン電極１０６と、ソース電極１０５とドレイン電極１０６との間のチャネル層１０４の上に形成されたゲート電極１０７とを備える。この半導体装置は、電界効果トランジスタである。
　基板１０１は、例えば、主表面をｃ面としたサファイア基板、単結晶Ｓｉ基板、単結晶ＳｉＣ基板、ＧａＮ基板、ＡｌＮ基板とすることができる。バッファ層１０２は、ＡｌＮなどのＡｌを含む窒化物半導体から構成されている。
　下地層１０３は、ＡｌxＧａ1-xＮ（０＜ｘ≦１）から構成されている。例えば、下地層１０３は、ＡｌxＧａ1-xＮ（０．７＜ｘ≦１）から構成されている。また、下地層１０３は、Ａｌの組成ｘが、厚さ方向にチャネル層１０４に近づくほど減少している。また、下地層１０３は、Ｓｉがドープされた構成とすることもできる。ここで、バッファ層１０２は、バッファ層１０２が接する下地層１０３と同じ組成のＡｌxＧａ1-xＮから構成することもできる。
　チャネル層１０４は、ＡｌyＧａ1-yＮ（０＜ｙ≦１）から構成されている。例えば、チャネル層１０４は、ＡｌyＧａ1-yＮ（０．７＜ｙ≦１）から構成されている。また、チャネル層１０４は、Ａｌの組成ｙが、厚さ方向に下地層１０３に近づくほど減少している。
　また、下地層１０３およびチャネル層１０４は、下地層１０３とチャネル層１０４との界面において、Ａｌの組成比が同一とされている。後述するように、下地層１０３の層厚や組成は、チャネル層１０４中の電子に影響を与える。また、後述するように、チャネル層１０４の層厚、組成は、チャネル層１０４中の電子に影響を与える。
　ソース電極１０５およびドレイン電極１０６は、チャネル層１０４にオーミック接続している。また、ゲート電極１０７は、例えば、チャネル層１０４にショットキー接合している。また、図示しないゲート絶縁層を介して、チャネル層１０４の上にゲート電極１０７を設けることもできる。
　また、この半導体装置は、図２に示すように、チャネル層１０４の上に形成されたＡｌを含む窒化物半導体からなるバリア層１０８を備える構成とすることもできる。この場合、ソース電極１０５、ドレイン電極１０６の間にバリア層１０８を形成し、ゲート電極１０７は、バリア層１０８の上に形成する。また、ソース電極１０５、ドレイン電極１０６は、例えば、チャネル層１０４を薄くした箇所に形成することもできる。バリア層１０８を設ける場合においても、ソース電極１０５およびドレイン電極１０６は、チャネル層１０４にオーミック接続させることが重要となる。また、接触抵抗低減のために、ソース電極１０５およびドレイン電極１０６の領域のチャネル層１０４に、Ｓｉ，Ｇｅなどをイオン注入して不純物領域を形成することもできる。
　バリア層１０８は、例えば、ＡｌＮから構成することができる。また、バリア層１０８は、Ａｌ組成が０．７～１程度の高Ａｌ組成のＡｌＧａＮから構成することもできる。バリア層１０８は、後述するように、チャネル層１０４中の、電子濃度および電子閉じ込めに影響を与える。また、バリア層１０８は、Ｓｉがドープされた構成とすることもできる。
　バリア層１０８におけるドーピング濃度の増加に伴い、チャネル層１０４の自由電子濃度が上昇する。この効果は、下地層１０３にＳｉがドープされていない場合も同様に得られる。バリア層１０８のドーピング濃度は、用途により調節するが、上限は自己補償効果が生じる濃度以下とする。例えば、バリア層１０８が、Ａｌ組成０．７～１程度の高Ａｌ組成ＡｌＧａＮから構成されている場合、ドーパントとしてのＳｉ濃度は、自己補償効果が生じない１×１０19ｃｍ-3以下を上限とする。
　次に、チャネル層１０４中の電子に対する下地層１０３の影響について説明する。
　Ａｌの組成が傾斜しているＡｌＧａＮ層（組成傾斜層）中には、参考文献１に記載されているように、３次元的な分極電荷が生じる。組成傾斜層の組成差をΔｘ、層厚をｄとすると、分極電荷密度（volume charge density）は、概ね５×１０13×Δｘ／ｄにより表すことができる。ＩＩＩ族極性方向（＋ｃ軸方向）に成長したＡｌＧａＮでは、成長とともにＡｌ組成が減少する組成傾斜ＡｌＧａＮには、＋ｃ軸方向に負の分極電荷が発生する。一方、ＩＩＩ族極性方向に成長したＡｌＧａＮにおいて、成長とともにＡｌ組成が上昇する組成傾斜ＡｌＧａＮでは、＋ｃ軸方向に正の分極電荷が発生する。
　従って、下地層１０３には、チャネル層１０４に向かって負の分極電荷が発生し、チャネル層１０４には、ゲート電極１０７の側に向かって正の分極電荷が生成している。これらのことにより、チャネル層１０４には、自由電子が誘起される一方、下地層１０３には、自由正孔が生成（誘起）される。これらの層における分極電荷密度は、前述のように組成傾斜の度合い（Δｘ／ｄ）に依存する。チャネル層１０４と下地層１０３との組成傾斜の度合いが同じ場合、同程度の濃度の電子と正孔が、各々の層に生成されるはずである。
　本発明では、下地層１０３における自由正孔を抑制するため、第１に、負の分極電荷を補償することを目的として、例えば、下地層１０３にドナー（例えばＳｉ）をドーピングする。さらに、バリア層１０８にドナーをドーピングすることで、チャネル層１０４の電子濃度を向上させることができる。
　第２に、下地層の組成変化の度合いをチャネル層よりも緩やかにするという技術をとった。組成変化の度合いを緩やかにすることで、分極電荷密度を低減させることができる。分極電荷密度を減少させることで、下地層１０３中にドーピングするドナー濃度を低減させることが可能である。
　例として、図３Ａに、バッファ層１０２の上に層厚１５０ｎｍの、Ａｌ組成が１から０．８に減少する下地層１０３を形成し、この上に、層厚１５０ｎｍの、Ａｌ組成が０．８から１に増加するチャネル層１０４を形成し、この上に層厚３０ｎｍのバリア層１０８が形成された層構造の、ポアソン方程式から求めたバンドダイアグラムとキャリア濃度プロファイル（点線Ｎe、破線Ｎh）を示す。チャネル層１０４の電子（Ｎe）と同程度の濃度のホール（Ｎh）が、下地層１０３中に発生している。
　また、例として、図３Ｂに、下地層１０３の層厚を３００ｎｍとした場合のバンドダイアグラムとキャリア濃度プロファイルを示す。下地層１０３の組成傾斜が緩やかになったことで負の分極電荷が減少する。このため、図３Ａに示した場合とシート濃度は変わらないが、下地層１０３におけるホールの最大濃度がおよそ半減している。
　図３Ｃに、分極電荷密度より小さい２×１０17ｃｍ-3のＳｉを下地層１０３にドーピングしたときのバンドダイアグラムとキャリア濃度プロファイルを示す。下地層に正孔が発生するが、発生する正孔の濃度は減少している。図３Ｄに、分極電荷密度とほぼ同等の３×１０17ｃｍ-3のＳｉを下地層１０３にドーピングしたときバンドダイアグラムとキャリア濃度プロファイルを示す。この場合、正孔の発生が抑制される。さらに濃度を増やしても正孔の発生は抑制される。
　図３Ｅに、図３Ｂを用いて説明した構造の下地層１０３に１×１０18ｃｍ-3のＳｉをドーピングした構造のバンドダイアグラムとキャリア濃度プロファイルを示す。図３Ｄの場合と同様に、正孔の発生が抑制されている。但し、下地層１０３の伝導帯がフェルミエネルギー近くでフラットな状態になっている。バッファリーク抑制の観点からは、図３Ｄに示すように、伝導帯が持ち上がっている状態が好ましい。
　上述したように、下地層１０３にドナーをドーピングすることで、下地層１０３中の３次元分極電荷の影響を緩和し、下地層１０３における正孔の発生を抑制することができる。なお、３次元の分極電荷密度は、下地層１０３の組成傾斜の度合いにより変化する。図４に、下地層１０３内に発生する３次元分極電荷濃度と、Ａｌ組成が１から０．８に減少する下地層１０３の層厚との関係を示す。下地層１０３の層厚が３００ｎｍであるとき、分極電荷密度は３．３×１０17ｃｍ-3である。
　本発明において、下地層１０３へのドナードーピング濃度は、自己補償効果を生じさせない濃度（１×１０18ｃｍ-3）以下であれば有効であるが、下地層１０３の分極電荷密度にほぼ等しい濃度（分極電荷密度±１×１０17ｃｍ-3）であることが望ましい。
　図５Ａに、図３Ｂにおける構造での実効的な電子濃度（電子濃度－正孔濃度）と下地層１０３へのＳｉドーピング濃度との関係を示す。分極電荷密度以下では、ドーピング濃度の増加とともに実効的な電子濃度が増加し、分極電荷密度以上では、電子濃度は変化しない。参考として、図５Ｂに従来技術のＰｏｌＦＥＴと同様に、下地層１０３の代わりに、Ａｌ組成０．８のＡｌＧａＮ層を配置した構造のバンドダイアグラムとキャリア濃度プロファイルを示す。この場合、Ａｌ0.8Ｇａ0.2Ｎ層とＡｌＮバッファ層との界面に高濃度の２次元ホールガス（Ｎh）が発生する。
　次に、チャネル層１０４中の電子に対するチャネル層１０４の層厚および組成の影響について説明する。
　チャネル層１０４の層厚、組成の影響も、チャネル層１０４の電気的特性に影響を与える。前述のように、チャネル層１０４内の正の電荷密度は、組成の傾斜（変化）の度合いにより変化する。傾斜の度合いが急になると、正の分極電荷密度は増加する。どのような傾斜の度合いにするかは、窒化物半導体デバイスの用途により調節するもので、どのような組成傾斜の度合いを用いても、本発明の効果に影響はない。
　また、チャネル層１０４中にドナーをドーピングすることで、自由電子濃度を増加させることができるが、一方で電子移動度の低下を招く。チャネル層１０４に対するドナーのドーピングの有無、濃度はデバイスの用途によるもので、自己補償効果を生じる濃度以下であれば、本発明の効果に影響を与えない。
　次に、下地層１０３およびチャネル層１０４の層厚の制限について説明する。下地層１０３とチャネル層１０４の合計の層厚は、格子緩和を生じる臨界層厚以下であることが重要となる。この臨界層厚は、下地層１０３とチャネル層１０４の平均組成と同じ組成を有するＡｌＧａＮ層とほぼ同等である。図６に、ＰｅｏｐｌｅとＢｅａｎの式（参考文献２）から見積もった、ＡｌＮ層の上のＡｌＧａＮ層の臨界層厚の、Ａｌ組成依存性を示す。下地層１０３とチャネル層１０４との合計の層厚が、これらの平均組成のＡｌＧａＮ層に相当する臨界層厚以下であれば、本発明の効果に影響を与えない。
　次に、バリア層１０８の影響（電子閉じ込め）について説明する。チャネル層１０４と同じ、もしくはチャネル層１０４よりも大きなバンドギャップを有するバリア層１０８を設けることで、チャネル層１０４における自由電子濃度を向上させることができる。これはバリア層１０８の分極電荷およびチャネル層１０４における電子の閉じ込めが向上するためである。バリア層１０８がない場合、チャネル層１０４の表面側は、空乏化して自由電子は存在できない。バリア層１０８を形成することで、チャネル層１０４の全体に電子が分布する。さらに、バリア層１０８の分極効果も、チャネル層１０４の自由電子濃度の向上に寄与する。
　また、バリア層１０８を形成することで、ゲートリークの抑制という効果がある。バリア層は厚いほど、電子濃度の向上等に効果がある。ここで、図３Ｃと同じ構成の下地層１０３およびチャネル層１０４を有する構造において、バリア層１０８厚を変化させた場合の、シートキャリア濃度の変化を図７に示す。バリア層１０８の層厚の増加に伴いシートキャリア濃度が増加する。また、バリア層１０８は、ゲートリークの抑制に効果がある。一方、バリア層１０８が厚いと、トランジスタの相互コンダクタンスが低下するといったデメリットがある。ゲート直下のみバリア層１０８を薄くすることで、相互コンダクタンスおよびシート抵抗の低いトランジスタを作製することができる。
　次に、本発明の実施の形態に係る他の半導体装置（電界効果トランジスタ）について、図８Ａ、図８Ｂ、図８Ｃ、図８Ｄ、図８Ｅ、図８Ｆを参照して説明する。
　例えば、図８Ａに示すように、バリア層１０８の一部を表面より除去して薄層化し、バリア層１０８にリセス１０９を形成し、リセス１０９にゲート電極１０７を設ける。他の構成は、図２を用いて説明したトランジスタと同様である。リセス１０９にゲート電極１０７を設けることで、しきい電圧が調節できる。リセス１０９の深さは、トランジスタの用途において、調節される。
　また、例えば、図８Ｂに示すように、チャネル層１０４の一部を表面より除去して薄層化し、この箇所に第１コンタクト層１１０、第２コンタクト層１１１を形成することもできる。ソース電極１０５は、第１コンタクト層１１０の上に形成し、ドレイン電極１０６は、第２コンタクト層１１１の上に形成する。第１コンタクト層１１０、第２コンタクト層１１１は、チャネル層１０４から離れる方向に、Ａｌの組成が１から０まで減少する組成傾斜ＡｌＧａＮ層とすることができる。なお、ソース電極１０５、ドレイン電極１０６の間にバリア層１０８が形成され、ゲート電極１０７は、バリア層１０８の上に形成されている。
　また、図８Ｂに示すように、ゲート電極１０７が形成されているバリア層１０８の上に、ゲート電極１０７を挾んで第１コンタクト層１１０、第２コンタクト層１１１を形成し、この上に、ドレイン電極１０６は、第２コンタクト層１１１の上に形成することもできる。
　超ワイドギャップ半導体の課題の１つとして、オーミック接合の接触抵抗の低減が困難ということがある。これは、超ワイドギャップ半導体は、電子親和力が小さいため、金属との障壁高さを低減することが困難であるためである。
　これに対し、本発明では、ソース電極１０５、ドレイン電極１０６の領域に、第１コンタクト層１１０、第２コンタクト層１１１を形成する。第１コンタクト層１１０、第２コンタクト層１１１は、ＡｌＧａＮのＡｌ組成を、電極に近づくほど減少させていき、最表面を低Ａｌ組成のＡｌＧａＮとする。これにより、電極との接触箇所の電子親和力を大きくし、電極との電気的な接触抵抗の低減を実現する。
　なお、このように傾斜組成としている第１コンタクト層１１０、第２コンタクト層１１１中には、先述のように負の分極電荷が発生する。これを補償するために、第１コンタクト層１１０、第２コンタクト層１１１に、ＳｉやＧｅなどのドナー不純物を、第１コンタクト層１１０、第２コンタクト層１１１の分極電荷（５×１０13×Δｘ／ｄ）以上ドーピングする。
　また、図８Ｄに示すように、バリア層１０８および厚さ方向に一部のチャネル層１０４にリセス１０９ａを形成し、ゲート絶縁層１１２を介してゲート電極１０７ａを形成することもできる。
　先述のように、下地層１０３には負の分極電荷が発生する。この負の分極電荷を活用することで、エンハンスメント型の電界効果トランジスタを作製することができる。従来技術である、ＡｌＧａＮ層とＧａＮ層とのヘテロ接合を用いたＨＥＭＴ（High Electron Mobility Transistor）では、分極電荷によりヘテロ界面に誘起される２次元電子ガスにより、エンハンスメント型の電界効果トランジスタを構成することが困難である。
　ＡｌＧａＮ層とＧａＮ層とのヘテロ接合を用いたＨＥＭＴで、エンハンスメント型の電界効果トランジスタを作製する技術の１つとして、リセスゲート構造がある。ＡｌＧａＮ障壁層のゲート領域を薄層化することで、ヘテロ界面の２次元電子ガスをなくし、エンハンスメント型動作を実現している。しきい電圧は、リセスエッチング深さ（エッチング除去量）の増加に従い浅くなる。しかし、この技術では、しきい電圧の制御の幅が狭い。
　本発明の構造による電界効果トランジスタでも、チャネル層１０４の分極電荷により自由電子が誘起されているため、通常はディプリーション動作する。これに対し、上述したようにゲート領域にリセス１０９ａを形成し、ここにゲート電極１０７ａを設けることで、エンハンスメント型動作が可能となる。これに加え、本発明によれば、下地層１０３が負の分極電荷を有しているため、ＡｌＧａＮ層とＧａＮ層とのヘテロ接合を用いたＨＥＭＴのリセス構造よりも、しきい電圧の制御の幅が大きいというメリットがある。
　上述した本発明の構造による電界効果トランジスタにおける、リセス１０９ａの深さと敷地電圧との関係のシミュレーション結果を図８Ｅに示す。ゲート絶縁層１１２の厚さを１０ｎｍ、バリア層１０８の厚さを３０ｎｍ、チャネル層１０４の厚さを１５０ｎｍ、下地層１０３の厚さを３００ｎｍとして、シミュレーションを実施した。また、下地層１０３におけるドナー濃度は、３×１０17ｃｍ-3としてシミュレーションを実施した。リセス１０９ａの深さは、５０ｎｍから１７０ｎｍとした。しきい電圧は、－２５．６Ｖから＋８．６Ｖへと幅広く変化した。リセス１０９ａの深さが１３０ｎｍ以上で、ノーマリーオフ動作することが分かる。なお、それぞれの層の、層厚および組成により、リセス１０９ａの深さに対するしきい電圧の変化は異なるが、本発明の効果には影響ない。
　また、図８Ｆに示すように、バリア層１０８の上にコンタクト層１１３を形成し、コンタクト層１１３および厚さ方向に一部のバリア層１０８にリセス１０９ａを形成し、ゲート絶縁層１１２を介してゲート電極１０７ａを形成することもできる。コンタクト層１１３は、チャネル層１０４から離れる方向に、Ａｌの組成が１から０まで減少する組成傾斜ＡｌＧａＮ層である。コンタクト層１１３の上に、ソース電極１０５，ドレイン電極１０６が形成されている。コンタクト層１１３により、ソース電極１０５，ドレイン電極１０６との接触箇所の電子親和力が大きくなり、ソース電極１０５，ドレイン電極１０６との電気的な接触抵抗が低減される。
　以下、本発明の実施の形態に係る半導体装置の製造方法について説明する。まず、図９Ａに示すように、基板１０１の上に、バッファ層１０２、下地層１０３、チャネル層１０４、およびバリア層１０８を形成する（第１工程）。例えば、有機金属気相成長法、分子線エピタキシーなどの公知の結晶成長技術により、各層を形成することができる。
　次に、バリア層１０８の上に、例えば、酸化シリコンを堆積して絶縁膜を形成し、この絶縁膜を公知のリソグラフィー技術およびエッチング技術によりパターニングすることで、バリア層１０８の上にマスクパターン１２１を形成する。
　次いで、図９Ｂに示すように、マスクパターン１２１をマスクとして、バリア層１０８および厚さ方向に一部のチャネル層１０４をエッチング除去する。次いで、マスクパターン１２１をマスクとした選択的なイオン注入により、エッチングにより露出しているチャネル層１０４に、ＳｉもしくはＧｅをイオン注入する。
　次に、マスクパターン１２１を除去した後、図９Ｃに示すように、露出しているバリア層１０８、およびチャネル層１０４の表面を、例えば、酸化シリコンより構成した保護膜１２２で覆い、活性化処理を施す。この後、例えば、よく知られたリフトオフ法などにより、ソース電極１０５，ドレイン電極１０６を形成し（第２工程）、ゲート電極１０７を形成する（第３工程）。これらのことにより、図２を用いて説明した半導体装置（電界効果トランジスタ）が得られる。
　次に、本発明の実施の形態に係る他の半導体装置の製造方法について説明する。まず、図１０Ａに示すように、基板１０１の上に、バッファ層１０２、下地層１０３、チャネル層１０４、およびバリア層１０８を形成する（第１工程）。例えば、有機金属気相成長法、分子線エピタキシーなどの公知の結晶成長技術により、各層を形成することができる。
　次に、バリア層１０８の上に、例えば、酸化シリコンを堆積して絶縁膜を形成し、この絶縁膜の上に、公知のリソグラフィー技術によりレジストパターン１２４を形成し、このレジストパターン１２４を用いた公知のエッチング技術により絶縁膜をパターニングすることで、バリア層１０８の上に無機パターン１２３を形成する。
　次いで、図１０Ｂに示すように、レジストパターン１２４（無機パターン１２３）をマスクとして、バリア層１０８および厚さ方向に一部のチャネル層１０４をエッチング除去する。次いで、レジストパターン１２４を除去し、無機パターン１２３を用いた選択再成長により、露出しているチャネル層１０４より、第１コンタクト層１１０、第２コンタクト層１１１を成長させる（図１０Ｃ）。
　この後、無機パターン１２３を除去し、ソース電極１０５，ドレイン電極１０６を形成し（第２工程）、ゲート電極１０７を形成する（第３工程）。また、バリア層１０８にリセスを形成し、ここにゲート電極１０７を形成することもできる。また、ゲート電極１０７を形成する前に、ゲート絶縁層を形成し、ゲート絶縁層の上にゲート電極を形成することもできる。
　次に、本発明の実施の形態に係る他の半導体装置の製造方法について説明する。まず、図１１Ａに示すように、基板１０１の上に、バッファ層１０２、下地層１０３、チャネル層１０４、およびバリア層１０８を形成する（第１工程）。この例では、さらに、バリア層１０８の上に、組成傾斜ＡｌＧａＮ層１１４を形成する。組成傾斜ＡｌＧａＮ層１１４は、Ａｌの組成が厚さ方向に１から０まで減少する。例えば、有機金属気相成長法、分子線エピタキシーなどの公知の結晶成長技術により、各層を形成することができる。
　次に、上述した各層の成長に用いた成長装置より基板１０１を取り出した後、図１１Ｂに示すように、組成傾斜ＡｌＧａＮ層１１４の上に、所定の間隔を開けてソース電極１０５およびドレイン電極１０６を形成する（第２工程）。
　次に、公知のリソグラフィー技術およびエッチング技術により、組成傾斜ＡｌＧａＮ層１１４をパターニングすることで、図１１Ｃに示すように、第１コンタクト層１１０、第２コンタクト層１１１を形成する。この後、バリア層１０８の上にゲート電極１０７を形成する（第３工程）。これらのことにより、図８Ｃを用いて説明したトランジスタが得られる。また、バリア層１０８にリセスを形成し、ここにゲート電極１０７を形成することもできる。
　以上に説明したように、本発明によれば、ＡｌxＧａ1-xＮ（０＜ｘ≦１）からなる下地層は、Ａｌの組成ｘが、厚さ方向にチャネル層に近づくほど減少し、下地層の上に接して形成されたＡｌyＧａ1-yＮ（０＜ｙ≦１）からなるチャネル層は、Ａｌの組成ｙが、厚さ方向に下地層に近づくほど減少するので、超ワイドギャップ半導体を用いたチャネルの低抵抗化が実現できる。
　なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
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　［参考文献１］J. Simon et al., "Polarization-Induced Hole Doping in Wide-Band-Gap Uniaxial Semiconductor Heterostructures", SCIENCE, vol. 327, pp. 60-64, 2010.
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　１０１…基板、１０２…バッファ層、１０３…下地層、１０４…チャネル層、１０５…ソース電極、１０６…ドレイン電極、１０７…ゲート電極。

Claims (8)

  1. 　基板の上に形成されたＡｌを含む窒化物半導体からなるバッファ層と、
    　前記バッファ層の上に形成されたＡｌxＧａ1-xＮ（０＜ｘ≦１）からなる下地層と、
    　前記下地層の上に接して形成されたＡｌyＧａ1-yＮ（０＜ｙ≦１）からなるチャネル層と、
    　前記チャネル層の上に形成されたソース電極およびドレイン電極と、
    　前記ソース電極と前記ドレイン電極との間の前記チャネル層の上に形成されたゲート電極と
    　を備え、
    　前記下地層は、Ａｌの組成ｘが、厚さ方向に前記チャネル層に近づくほど減少し、
    　前記チャネル層は、Ａｌの組成ｙが、厚さ方向に前記下地層に近づくほど減少し、
    　前記下地層および前記チャネル層は、前記下地層と前記チャネル層との界面において、Ａｌの組成比が同一とされている
    　ことを特徴とする半導体装置。
  2. 　請求項１記載の半導体装置において、
    　前記下地層は、ＡｌxＧａ1-xＮ（０．７＜ｘ≦１）から構成され、
    　前記チャネル層は、ＡｌyＧａ1-yＮ（０．７＜ｙ≦１）から構成されている
    　ことを特徴とする半導体装置。
  3. 　請求項１または２記載の半導体装置において、
    　前記チャネル層の上に形成されたＡｌを含む窒化物半導体からなるバリア層を備え、
    　前記ゲート電極は、前記バリア層の上に形成されている
    　ことを特徴とする半導体装置。
  4. 　請求項３記載の半導体装置において、
    　前記チャネル層は、リセスが形成され、
    　前記ゲート電極は、前記リセスに形成されている
    　ことを特徴とする半導体装置。
  5. 　請求項１～４のいずれか１項に記載の半導体装置において、
    　前記チャネル層の上に形成された、ＡｌＧａＮからなる第１コンタクト層および第２コンタクト層をさらに備え、
    　前記ソース電極は、前記第１コンタクト層の上に形成され、
    　前記ドレイン電極は、前記第２コンタクト層の上に形成され、
    　前記第１コンタクト層および前記第２コンタクト層は、厚さ方向に上層に近づくほど、Ａｌの組成が減少している
    　ことを特徴とする半導体装置。
  6. 　基板の上に、ＡｌＮからなるバッファ層、ＡｌxＧａ1-xＮ（０＜ｘ≦１）からなる下地層、前記下地層の上に接するＡｌyＧａ1-yＮ（０＜ｙ≦１）からなるチャネル層をこれらの順に形成する第１工程と、
    　前記チャネル層の上にソース電極およびドレイン電極を形成する第２工程と、
    　前記ソース電極と前記ドレイン電極との間の前記チャネル層の上にゲート電極を形成する第３工程と
    　を備え、
    　前記下地層は、Ａｌの組成ｘが、厚さ方向に前記チャネル層に近づくほど減少し、
    　前記チャネル層は、Ａｌの組成ｙが、厚さ方向に前記下地層に近づくほど減少し、
    　前記下地層および前記チャネル層は、前記下地層と前記チャネル層との界面において、Ａｌの組成比が同一とする
    　ことを特徴とする半導体装置の製造方法。
  7. 　請求項６記載の半導体装置の製造方法において、
    　前記下地層は、ＡｌxＧａ1-xＮ（０．７＜ｘ≦１）から構成し、
    　前記チャネル層は、ＡｌyＧａ1-yＮ（０．７＜ｙ≦１）から構成する
    　ことを特徴とする半導体装置の製造方法。
  8. 　請求項６または７記載の半導体装置の製造方法において、
    　前記第１工程は、前記チャネル層の上に、ＡｌＮからなるバリア層をさらに形成し、
    　前記第３工程は、前記バリア層の上に前記ゲート電極を形成する
    　ことを特徴とする半導体装置の製造方法。　
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