WO2021151884A1 - Mems mit hohem aspektverhältnis - Google Patents

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WO2021151884A1
WO2021151884A1 PCT/EP2021/051743 EP2021051743W WO2021151884A1 WO 2021151884 A1 WO2021151884 A1 WO 2021151884A1 EP 2021051743 W EP2021051743 W EP 2021051743W WO 2021151884 A1 WO2021151884 A1 WO 2021151884A1
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semiconductor
pore
pores
main side
semiconductor substrate
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PCT/EP2021/051743
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Sergiu Langa
Holger Conrad
Bert Kaiser
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Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V.
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Definitions

  • NED noninvasive electrostatic drive, nanoscopic electrostatic drive
  • MEMS microelectromechanical system
  • a movable element is formed from a silicon material, which element has at least two electrodes that are spaced apart from one another.
  • the length of the electrodes is much greater than the thickness of the electrodes and also than the height of the electrodes, that is, the dimension along the depth direction of the silicon material.
  • These bar-shaped electrodes are spaced apart from one another and are locally electrically isolated and fixed from one another.
  • a method according to the first aspect is set up for producing a semiconductor structure with a cavity.
  • the method comprises a step of providing a semiconductor substrate which comprises a semiconductor material, for example silicon or gallium arsenide.
  • the method includes performing an etching process to form a Generate pore structure with a large number of pores.
  • the method comprises oxidizing the semiconductor material, so that a semiconductor oxide material is produced on pore surfaces of the plurality of pores, which connects adjacent pores of the pore structure.
  • the method includes removing the semiconductor oxide material so that the adjacent pores are connected to one another and so that the cavity is created in the connected pores.
  • a semiconductor structure according to the first aspect comprises a semiconductor substrate with a semiconductor material and a cavity which is formed in the semiconductor substrate and which is produced by means of interconnected pores of a pore structure.
  • a semiconductor structure according to the second aspect comprises a semiconductor substrate which has a first main side and an oppositely arranged second main side.
  • the second main side has a recess structure.
  • a structure produced by means of a pore structure is arranged on the first main side and in the direction of the second main side.
  • a solution is provided in order to be able to produce pores only locally and efficiently and in particular to maintain areas adjacent to the pores in a high quality for later use. This is based on the problem that the aforementioned sacrificial pores can have side pores which undermine masked areas of the substrate and weaken these areas with regard to structural quality or even render them unusable for some applications.
  • a method for manufacturing a semiconductor structure is provided.
  • the semiconductor structure has a pore structure.
  • the method includes providing a semiconductor substrate which has a first main side and a second main side arranged opposite one another.
  • the method further comprises generating electrical insulation between a first sub-area of the first main side and a second sub-area of the first main side.
  • the method comprises applying an electrical potential to the first partial area and areally contacting the first main side in the first partial area and the second partial area with an electrolyte.
  • the method further comprises performing an etching process using the electrical potential and the electrolyte in order to generate the pore structure.
  • the electrical insulation makes it possible that the pores in the electrically insulated areas do not grow or grow at great dampening, which also limits the formation of side pores, so that areas adjacent to the pore structure can only remain slightly or even unaffected or undamaged by these side pores .
  • a semiconductor structure according to the third aspect comprises a semiconductor substrate having a first main side and an oppositely arranged second main side.
  • the semiconductor structure comprises electrical insulation between a first sub-area of the first main side and a second sub-area of the first main side.
  • a structure produced by means of a pore structure is arranged in the first partial area.
  • No structure produced by means of a pore structure is arranged in the second partial area.
  • FIG. 1 shows a schematic flow diagram of a method according to an exemplary embodiment of the first aspect
  • 2a shows a schematic plan view of part of a semiconductor substrate, as it can be used, for example, for a step of the method from FIG. 1;
  • FIG. 2d shows a schematic plan view of the semiconductor substrate from FIG. 2c, in which a renewed oxidation is carried out according to an exemplary embodiment
  • FIG. 3 shows a schematic plan view of the semiconductor substrate in which, according to an exemplary embodiment, a multiplicity of pores 14i to 14 are produced;
  • FIG. 4 shows a schematic flow diagram of a further method according to an exemplary embodiment of the first aspect
  • FIG. 5a shows a schematic plan view of a semiconductor substrate in accordance with an exemplary embodiment, which has a multiplicity of pores
  • FIG. 5b shows a schematic perspective view of at least a section of the semiconductor substrate from FIG. 5a;
  • FIG. 6a shows a schematic plan view of the semiconductor substrate which, according to an exemplary embodiment, has been oxidized according to the state in FIG. 5a;
  • FIG. 7a shows a schematic plan view of the semiconductor substrate from FIG. 6a after the silicon oxide removal has been carried out in accordance with an exemplary embodiment which steps from FIG. 4 can be effected, for example, by executing a step of the method from FIG. 1;
  • FIG. 7b shows a schematic perspective view of the semiconductor structure from FIG. 7a;
  • FIG. 8a shows a schematic plan view of the semiconductor substrate from FIG. 7a after the same has been oxidized again in accordance with an exemplary embodiment
  • FIG. 8b shows a schematic perspective view of the semiconductor structure from FIG. 8a;
  • FIGS. 9a-b show schematic representations of pore structures which, compared with the representations from FIGS. 9a-b, have an empty row;
  • 10a-c show schematic representations of layouts of pore structures in accordance with exemplary embodiments which are based on unit cells;
  • FIG. 11 shows a schematic plan view of a semiconductor structure in accordance with an exemplary embodiment, which can be formed, for example, as an NED actuator;
  • FIG. 13a shows a schematic plan view of a semiconductor structure in accordance with an exemplary embodiment, which has a plurality of movable elements
  • FIG. 13b shows a schematic plan view of a semiconductor structure according to an exemplary embodiment, which has, for example, five movable elements, which, however, unlike in the semiconductor structure from FIG. 13a, are only arranged clamped on one side;
  • FIG. 13b shows a schematic plan view of a semiconductor structure according to an exemplary embodiment, which has, for example, five movable elements, which, however, unlike in the semiconductor structure from FIG. 13a, are only arranged clamped on one side;
  • 13c shows a schematic plan view of a semiconductor structure in accordance with an exemplary embodiment, in which the deflectable elements are suspended on one side, the suspensions, however, being designed to alternate laterally;
  • 14 shows a schematic plan view of a semiconductor structure in accordance with an exemplary embodiment in which, for example, a mechanical connection is provided in the area of an oxidized connection;
  • 15a shows a schematic plan view of a semiconductor structure in accordance with an exemplary embodiment, which has three material regions by way of example;
  • FIG. 15b shows a schematic side sectional view of the semiconductor structure from FIG. 15a in a sectional plane from FIG. 15a;
  • 16a shows a schematic plan view of a semiconductor structure in accordance with an exemplary embodiment
  • 16b shows a schematic side sectional view of the semiconductor structure in a sectional plane from FIG. 16a;
  • FIG. 17a shows a schematic plan view of a semiconductor structure which is based, for example, on the semiconductor structure from FIG. 15a or 16a, in which the oxide material is formed on sidewalls of the semiconductor structure;
  • FIG. 17b shows a schematic side sectional view of the semiconductor structure from FIG. 17a in a sectional plane
  • FIG. 18a shows a schematic plan view of a semiconductor structure according to a further exemplary embodiment
  • FIG. 18b shows a schematic side sectional view of the semiconductor structure from FIG. 18a in a sectional plane
  • FIG. 19 shows a schematic flow diagram of a method according to an exemplary embodiment of the second aspect
  • FIG. 20 shows a schematic side sectional view of an arrangement which can be obtained, for example, during the execution of the method from FIG. 19;
  • FIG. 21 shows a schematic flow diagram of a method according to an exemplary embodiment of the third aspect.
  • FIG. 22 shows a schematic side sectional view of an arrangement according to an exemplary embodiment of the third aspect, which can be obtained, for example, when the method from FIG. 21 is carried out.
  • exemplary embodiments relate to the production of a pore structure in a semiconductor substrate, in particular a semiconductor material of the semiconductor substrate.
  • NED Nanoscopic Electrostatic Drive
  • exemplary embodiments are not restricted to this, but can also be used for free spaces for any other purposes, for example pump cavities, sensor free spaces or the like.
  • Embodiments of the present invention relate to the use of etching processes to produce pores.
  • Photo-electrochemical etching is particularly relevant for this. This is it an electrochemical process that takes place at an electrolyte-silicon interface.
  • the electrolyte is, for example, a hydrofluoric acid (HF) -based solution.
  • HF hydrofluoric acid
  • As the solvent water solvents or organic solvents can be used.
  • Areas of application for PECE are, for example, electropolishing (uniform dissolution of Si) or pore formation (pore formation in silicon, i.e. only local Si dissolution takes place).
  • electropolishing uniform dissolution of Si
  • pore formation pore formation in silicon, i.e. only local Si dissolution takes place.
  • the formation of pores is to be considered in particular.
  • Embodiments differentiate between three main types of pores that can be generated within the PECE process:
  • macropores are of particular interest for the described applications on deflectable elements / NED actuators.
  • the growth positions of the macropores can be designed for example by lithography or by self-organization (for example without lithography).
  • Neighbors are desirable or even necessary for stable growth of macropores. That is, a stable pore alone (without neighboring pores) is very difficult to etch. On the other hand, several pores next to one another, that is to say in a neighborhood, for example as one or more rows (array) of stable pores, can easily be obtained.
  • the pores within the arrangement original pores / trench
  • the pores at the edge of the arrangement can have instabilities such as the aforementioned pore branches.
  • the stable growth of the pores is ensured by the space charge area (SCR) that is formed at the electrolyte-silicon interface.
  • a step 110 includes providing a semiconductor substrate that includes a semiconductor material.
  • the substrate can, for example, have a thickness which is at least 75 ⁇ m and can also be greater than 100 ⁇ m.
  • the thickness can be at least 200 ⁇ m or at least 300 ⁇ m, approximately 725 ⁇ m.
  • the thickness can be selected as a function of the diffusion length in the material used and can be, for example, a maximum of 2000 ⁇ m, a maximum of 1500 ⁇ m or a maximum of 1000 ⁇ m.
  • a step 120 comprises carrying out an etching process in order to produce a pore structure with a plurality of pores in the semiconductor substrate.
  • the explained PECE method can be used for this purpose.
  • a step 130 comprises oxidizing the semiconductor material, so that a semiconductor oxide material is produced on pore surfaces of the plurality of pores, which connects adjacent pores of the pore structure. The oxidation can for example take place thermally at a suitable temperature, for example in a temperature range from 1000 ° C.
  • a step 140 of the method comprises removing the semiconductor oxide material so that the adjacent pores are connected to one another and so that a cavity is created in the connected pores.
  • An etching process that is selective for the respective oxide material can be used to remove the semiconductor oxide material, for example using hydrofluoric acid (liquid or from the gas phase) or other etching agents.
  • a defect structure can thus be generated in the semiconductor material, which can be used as a starting point for the formation of an interconnected oxide region in step 130.
  • the later dissolving out of the semiconductor oxide material in step 140 then enables a cavity to be produced in the semiconductor substrate.
  • the advantage of this is that the small dimensions of the pores of the pore structure make it possible to penetrate deeply into the semiconductor substrate and thus create a vertical (perpendicular to the substrate surface) starting surface for the oxidation, which then provides the easily removable oxide.
  • the method can also be carried out in such a way that, based on the locally different porosity, semiconductor material with different effective material thicknesses remains perpendicular to a pore direction of the plurality of pores in structure regions of the semiconductor substrate that are different from one another.
  • Such a method for producing a semiconductor structure with a cavity comprises, for example, the following steps:
  • a semiconductor structure produced in this way can have the following: a semiconductor substrate which comprises a semiconductor material; and a cavity formed in the semiconductor substrate which is produced by means of a pore structure. Based on a locally different porosity in structure regions of the semiconductor substrate that differ from one another, semiconductor material with a different effective material thickness is arranged perpendicular to a pore direction of the plurality of pores.
  • the walls of the cavities can be strongly modulated by the pore shape and therefore deviate from a smooth shape. This strong modulation will remain even if the pores disappear completely in some areas, for example due to the removal of material.
  • the remaining Si webs (for example NED electrodes in the areas 26 in FIG. 8a) can be partially or completely embedded in SiO 2, but also two-dimensionally, but also three-dimensionally. Removing Si02 can also destroy the insulation between (e.g. between NED electrodes).
  • FIG. 2a shows a schematic plan view of part of a semiconductor substrate 12, as it can be used for step 110, for example.
  • the semiconductor substrate 12 is creates a pore 14s, that is, an opening in a main side 12A of the semiconductor substrate 12, which can extend along a depth direction z, for example when the main side 12A is arranged parallel to an x / y plane in space.
  • a multiplicity of pores can be produced in the semiconductor substrate 12.
  • Executing the etching process in step 120 can result in the formation of a space charge region 16 around the pore 14s and in the semiconductor substrate 12.
  • the space charge region 16 can thus be understood as a region in the semiconductor substrate 12 which likewise extends along the depth direction z and in which little or no free charge carriers are present.
  • the space charge area can be obtained based on an electrical potential applied to etch the pore, so that, for example, the space charge zone is present during the etching of the pore 14s because a voltage is applied across the electrolyte-Si interface and is then reduced again.
  • FIG. 2b shows a schematic plan view of the semiconductor substrate 12 from FIG. 2a, in which, by means of step 130, starting from a side wall 14A of the pore 14s, oxide material 18 is produced in the semiconductor substrate 12.
  • oxide material 18 does not protrude beyond the space charge region 16, but it is also possible for the oxide material 18 to reach or exceed the boundaries of the space charge region 16.
  • the representation of the space charge area is to be understood as an example, since the potential used for the etching is not applied for the oxidation and thus the space charge zone is not formed.
  • the oxide material 18 can be formed in areas which lie completely in the area of the space charge zones, but can also completely fill the area or even protrude beyond it.
  • oxide material 18 In the first case, if the oxide material 18 ⁇ space charge region 16, then later still Si material remains between the pores; if oxide material 18> space charge region 16, then possibly no Si remains between the pores. Both cases can be produced in the same substrate at locally different locations, for example in order to produce NED actuators.
  • FIG. 2c shows a schematic plan view of the semiconductor structure 12 from FIG. 2b, in which step 140 is at least partially carried out.
  • the oxide material 18 from FIG. 2b is at least partially removed, so that, for example, there is still remaining oxide material 18 'remains.
  • This increases a dimension of the pore 14s in the x / y plane, for example a diameter or an edge length, which can result in a pore 14a.
  • FIG. 2d shows a schematic plan view of the semiconductor substrate 12 from FIG. 2c, in which step 140 is carried out again or further in order to obtain a pore 14b which is further enlarged compared to the pore 14a, in which the remaining oxide material 18 ′ is likewise carried out away.
  • a step 410 comprises applying a hard mask to the semiconductor substrate.
  • the hard mask can comprise silicon oxide, for example.
  • the hard mask can serve to protect the silicon surface from the lacquer applied in the next method step 415.
  • a photosensitive lacquer is applied to the hard mask.
  • the photosensitive varnish can be a positive varnish or a negative varnish. This means that the varnish can be designed to carry out curing during exposure (negative varnish) or to increase the solubility during exposure (positive varnish).
  • a locally selective development of the photosensitive lacquer can take place in order to define sample positions of the pore structure.
  • Suitable lighting or radiation, for example ultraviolet light, can be selected for the locally selective development.
  • the locally selective development of the photosensitive lacquer can be provided by a local partitioning so that only those areas are exposed where the lacquer hardens or is to be dissolved.
  • the arrangement of the germ cells of the pores which can be defined by means of the exposure, can be selected in such a way that a separate porosity (pore diameter and / or pore spacing) is provided for each of the different material areas.
  • step 425 there is a locally selective removal of the hard mask in areas of the defined pore position. This means that the hard mask applied in step 410 can take place through regions of the lacquer that have remained exposed or unexposed.
  • the method 400 comprises a step 435 in which the chip surface (front side, for example main side 12A) is exposed to hydrofluoric acid.
  • a step 440 the pores are etched by backlighting, which, for example, can generate charge carriers in the semiconductor material which, in combination with the hydrofluoric acid of step 435, can lead to the formation of the pores.
  • steps 435 and 440 can jointly implement step 120 of method 100.
  • Steps 435 and 440 can be substituted by other suitable pore etching steps.
  • Step 435 can be carried out in an HF etching system.
  • Step 440 which can take place simultaneously with step 435, can thus include an etching of the masked surface of the provided substrate by means of rear-side lighting.
  • an energy can be provided for the substrate which is greater than the band gap of the semiconductor material, approximately 1.1 eV for silicon.
  • the absorption of the light on the back of the wafer can produce holes or defect electrons in the semiconductor material, which can diffuse through the wafer to the etching front. There they can be used up at the pore tips for the etching process.
  • Space charge zones (RLZ) can be formed at the electrolyte-semiconductor interface. This can lead to areas between the pores formed being filled with space charge zones, so that no dissolution / etching takes place on the pore walls as part of the pore etching.
  • a first oxidation takes place in a step 445 (which does not necessarily mean the very first oxidation in the context of the method). Step 445 can correspond to step 130, for example.
  • a step 450 which corresponds to step 140, for example, the silicon oxide is removed so that cavities formed by pores are connected to one another.
  • a renewed oxidation takes place, which can take place with similar or the same process parameters as the oxidation in step 445 and / or 130. This allows insulation layers to be produced on the remaining pore walls, in particular for electrical insulation.
  • the etching process can take place in such a way that a coherent space charge zone is created in the semiconductor material within the pore structure via the locally varying porosity, which partially or completely fills the semiconductor material (within the pore structure).
  • Complete filling that is, 100% overlap of the space charge zones of individual pores, is possible, but not necessary.
  • a 100% overlap can make it possible to completely suppress side pores.
  • the overlap can be reduced, even to zero, that is, there is no overlap.
  • the distance between the space charge zones can still be kept small, for example less than 50% of the dimension of the space charge zone.
  • the size of the side pores can increase and possibly become uncontrollable, so that it is desirable in the In the case of a lack of overlap, to maintain the distance at least in the region of less than or equal to 50% of a dimension of the space charge zone.
  • a different porosity can include, for example, different pore diameters / edge lengths, as is shown, for example, for pore diameters D3 in area 24 3b and D4 in area 24 4 .
  • the porosity can also relate to distances A3 and / or A 4 , for example distances between pore centers. This means that a different porosity comprises at least one of a different pore diameter / pore edge length and a pore spacing.
  • the pores are shown as having a round cross section, they can alternatively have a slightly elliptical cross section (ratio of major axis to minor axis 1: 1.3, 1: 1, 2 or less, approximately 1: 1.1).
  • the pores can have an approximately square cross section. By connecting several pores to form a cavity, this can have a cross section parallel to a substrate plane, that is to say parallel to the x / y plane, which is different from a square or round cross section.
  • the semiconductor substrate 12 preferably has a semiconductor material that is doped, for example n-doped or p-doped, and is thereby formed to be electrically conductive.
  • a pore diameter to be realized can be set based on the electrical conductivity or the electrical resistance value. For example, a value of 1-5 Ohm * cm for smaller pores (1-4 pm pore diameter) are used, a larger value of 800 - 1000 Ohm * cm for larger pores (about 10-12 with pore diameter).
  • FIG. 5b shows a schematic perspective view of at least a section of the semiconductor substrate 12 from FIG. 5a.
  • FIG. 6a shows a schematic plan view of the semiconductor substrate 12, which was oxidized after the state in FIG. 5a, for example by executing step 130 or step 445.
  • This allows regions comprising oxide material 18 to be obtained in the respective pores, for example the oxide material 18i in the area of the pore 14i.
  • the oxidation can result in an initially available cavity of the pore being narrowed and / or in that semiconductor material which surrounds the cavity is converted.
  • the oxide material is obtained, for example, by converting or reshaping the semiconductor material of the semiconductor substrate 12 and therefore also extends into regions of the semiconductor substrate 12 that were previously unoxidized.
  • the oxidation can be carried out in such a way that the semiconductor oxide material connects adjacent pores of the pore structure, as is shown, for example, in regions 24i, 24 3a or 24 3b . In other areas, such as area 24 2 or 24 4 , the distance between the pores is so great that semiconductor material remains between the oxide material formed in each case.
  • the oxidation of the semiconductor material based on the locally varying porosity of the pore structure can be carried out such that in a first area of the pore structure, for example the area 24 3a or 24 3b or the area 24i, the semiconductor material of the semiconductor substrate 12 has a plurality of pores is completely oxidized away.
  • material can be arranged in a sequence of oxide-semiconductor material-oxide between adjacent pores.
  • FIG. 6b shows a schematic perspective view of the semiconductor substrate 12 from FIG. 6a.
  • FIGS. 6a and 6b show a component which shows the substrate 12 after the process step of oxidizing. Areas with different porosity densities are shown. In comparison to the illustration in FIGS. 5a and 5b, the pores now have a layer which has arisen as a result of the oxidation of silicon.
  • FIG. 7a shows a schematic plan view of the semiconductor substrate 12 from FIG. 6a after the silicon oxide removal has been carried out, which can be brought about, for example, by carrying out step 140 and / or step 450.
  • Corresponding cavities 22 can be obtained in areas in which the semiconductor oxide material connected adjacent pores, for example in the areas or regions 24i, 24 3a or 24 3b , as is shown by way of example for the cavities 22i to 22g.
  • the same can be obtained with different material thicknesses parallel to the x / y plane.
  • material areas 26 i and / or 26 2 can be thinned out in order to serve as electrodes, for example, but still a comparatively have great rigidity.
  • other material regions 263 and / or 264 can be thinned out further, which can lead to a further reduced material rigidity.
  • any material thickness can be produced.
  • the respective material thickness is based on the proportion of semiconductor material that remains after pore formation, oxidation and removal of the oxide. A precise setting of these parameters can be obtained by suitable setting of the porosity and the other process parameters for the oxidation and the oxide removal. In this case, however, the method can be carried out in such a way that, for example, the oxidation and oxide removal take place uniformly for all pores, so that a main setting parameter for remaining material thickness is the porosity.
  • FIGS. 5a, 5b, 6a, 6b and 7a have been described in such a way that, for example, in areas 24 a and 24 3b, a two-dimensional array of pores is obtained, the oxide materials of which overlap in both the x-direction and in the y-direction or touch so that the materials removed to obtain the cavities 22i and 22 2 can be completely dissolved in the course of an etching process.
  • the cavities 22i and 22 2 may also be sufficient to simply create a circumferential cavity that leads to the detachment or falling out of an inner semiconductor material which is no longer attached to the area 24 4 due to the circumferential cavity.
  • the advantage of the complete etching out / dissolving is that no materials remain in the process basin or the system that is obtained by the described falling out of structural areas.
  • FIG. 7b shows a schematic perspective view of the semiconductor structure from FIG. 7a, with a material thickness of the semiconductor material 12 reaching in the z direction not being shown in the region of the cavities, for example the cavities 22i and 22 2.
  • An aspect ratio which, for example, sets a dimension B of a cavity, for example the cavity 22i, in a ratio to a depth T of the cavity along the z-direction, for example based on the formulation T / B or T: B, can be greater than 30, in particular greater than 50 or greater than 70, for example greater than 100, approximately 150.
  • FIG. 7a and 7b show a component which comprises the semiconductor substrate 12 and a deflectable element and which can be obtained after the process step of oxide removal and thus the deflectable element 46 is formed from the substrate.
  • the deflectable element 46 is materially connected by the first and second electrodes 26i and 26 2 , which are connected to the surrounding substrate 12 by a first and second connection 24 5a and 24 5b .
  • a preferred embodiment is shown in this figure. This means that the deflectable element 46 is clamped on both sides.
  • exemplary embodiments can also have geometries and topologies for deflectable elements clamped on one side.
  • FIG. 8a shows a schematic plan view of the semiconductor substrate 12 from FIG. 7a after the same has been oxidized again, for example by carrying out the optional step 460.
  • oxide material 18 can be formed at the edges of the semiconductor material of the semiconductor substrate 12. These can, for example, provide electrical insulation for the unchanged electrically conductive areas 26i and 26 2 , whereby, based on the locally varying porosity, optionally also electrically insulating fastenings can be produced with respect to the carrier substrate, for example in the areas 24s a and / or 24s b - dies can be obtained in that the remaining semiconductor material shown in FIG.
  • Electrodes 26i and 262 are electrically conductive, other areas can be formed to be electrically insulating.
  • Pores in the carrier substrate can have at least passive functions at this point.
  • the pores explained can contribute to a weight reduction in that sufficient mechanical stability remains in the carrier substrate while the material is partially removed, which corresponds to the lightweight construction concept.
  • Generated cavities 22i to 22g can have in common that they are delimited by remaining semiconductor material in a substrate plane, that is, parallel to the x / y plane in a region along the z-direction, along the semiconductor material, this being the case refers to unconverted as well as converted (in the context of oxidation) semiconductor material.
  • This method can be carried out, for example, in order to produce a MEMS in which the first substrate region, for example the region 26i and the second substrate region, for example the region 26 2, are electrodes that are electrically insulated from one another.
  • the locally varying porosity can define, for example, five (alternatively more or less) regions 24i, 24 2 , 24 3a / 24 3b , 24 and 24 5a / 24 5b , at the limits of which the porosity varies.
  • the method can be carried out in such a way that cavities are produced in regions 24i and 24 3a / 24 3b , while electrically insulating material is produced in region 24 2.
  • the area 24 4 can serve as a supporting structure. Electrodes can be formed in the area 24 5a / 24 5b , so that the electrodes are spaced apart from one another and from the supporting structure by means of cavities and insulating material.
  • FIG. 8b shows a schematic perspective view of the semiconductor structure from FIG. 8a, analogous to FIG. 7a not showing the extent of the oxide material 18 in the depth direction z.
  • FIGS. 8a and 8b show a component comprising the substrate 12 and the deflectable element 46 after the method step of reoxidation. It is shown that in this method step the surface of the silicon is oxidized again and is thus coated with an insulation layer. The walls are the same oxidized in the region of the cavities in such a way that an insulating spacing is formed between the first and the second electrode, see region 24 2 .
  • Semiconductor structures according to the first aspect thus have a cavity which is formed in a semiconductor substrate which comprises a semiconductor material.
  • the cavity is created by means of interconnected pores of a pore structure.
  • the corresponding areas for the production of deflectable elements are to be created in such a way that nano-e-drive actuators or NEDs are created in silicon with high aspect ratios.
  • the resulting requirements, which are solved with the first aspect, are, for example, to create a method that enables the areas necessary for the production of deflectable elements in silicon with high aspect ratios using electrochemical macro-pore etching.
  • the following areas can be defined for the production of a deflectable element that corresponds to Nano-e-Drive technology:
  • Bosch method has possible and at the end of the process sometimes has an air gap.
  • Area 2 Trenches for the NED insulation between the electrodes
  • TI Trench Isolation, Trench Isolation
  • the distance between the TR region and the TO-TI regions can define the NED electrodes.
  • Area 5 material area 26i and material area 26 2 : NED electrodes which are electrically isolated from one another by area 2 (area 24 2 ).
  • the task solved with the first aspect is to lay the basis for several areas in a single electrochemical etch.
  • the final creation of the steerable element / NED is then made possible by subsequent processing steps. For this purpose, it is possible to determine the position of pores or bores on the material in such a way that at the end of the process the two or more, for example 5, areas arise on the chip and lead to a functional deflectable element, in the present example an NED.
  • the silicon oxide in the area 2 and act as an insulating layer between the NED electrodes. This enables a local fixation of the electrodes in discrete areas with simultaneous electrical isolation. This can also be referred to as trench isolation (TI). This means that in region 2 there is possibly no Si in doped pure form (with regard to the electrical
  • a mixture of Si and S1O2 can remain in areas 4 and 5 to form the NED electrodes or form the chip frame.
  • Macropores are normally structured in perfectly arranged arrays (e.g. cubic or hexagonal arrangement) by lithographic processes. The reason for this is that this arrangement enables a tightly packed “close-packed” pore structure, as is shown, for example, in FIGS. 9a and 9b. In the case of a tightly packed pore structure, the space charge zones of the pores overlap best, so that the pores without side
  • a distance between the space charge zones remains in the range of a maximum of 0.5 x RLZ. This means that in the structures shown in FIGS. 9a and 9b, one or two
  • FIGS. 9a and 9b are not always suitable for the imaginable elements according to the invention, because the efficiency of the deflectable elements is heavily dependent on the shape of the trenches and Si webs.
  • FIGS. 9a and 9b show plan views of a wafer. Closed-packed structures of different types are known from the prior art, which are shown in FIGS. 9a and 9b.
  • Embodiments therefore propose to achieve arbitrarily definable trench shapes in that the pores are no longer arranged in densely packed structures by lithographic processes, but instead a “quasi amorphous” arrangement of the pores is used.
  • FIGS. 10a, 10b and 10c Such a concept is shown by way of example in FIGS. 10a, 10b and 10c.
  • one or more unit cells 32 can be defined.
  • three unit cells are defined by way of example, namely the unit cells 32i, 32 2 and 32 3 .
  • Each of the unit cells can comprise one or more samples 14, and the number of pores for each unit cell can be selected independently.
  • each unit cell 32i, 32 2 or 32 3 can be oriented individually and independently of other unit cells in the x / y plane parallel to the substrate plane.
  • the unit cells 32i, 32 2 and 323 parallel to the y-direction are oriented and arranged in parallel and optionally collinear to each other.
  • the unit cell 32i is arranged offset from one another in repetitions 32i ′ along the other substrate direction x, wherein the offset along x can be accompanied by an additional offset along y.
  • the offset of the repetitions 32i 'along the x-direction can be defined on the basis of offset lines 341 and / or 34 2 , wherein these offset lines can at least partially influence the subsequent geometry of remaining semiconductor material or cavities produced.
  • the unit cells 32 2 and 32 3 are arranged with the same offset as the unit cell 32i, so that as a result certain offset lines 34 3 and 34 4 are parallel to the offset lines 34i and 34 2 .
  • unit cells 32 2 and / or 32 3 are shifted with an individual or group-wise equal offset, so that the offset lines 34 3 and / or 34 4 are not parallel to the offset lines 34 i or 34 2 or so that additional offset lines are generated.
  • FIG. 10a shows the pore structure 30 after the etching of the pores, for example based on step 120 or steps 435/440
  • FIG. 10b shows the pore structure 30 after the oxidation has been carried out in step 130 or 445 thereby overlap, while due to the complaint of unit cells, semiconductor material 12 may remain between the unit cells (and their displacements).
  • FIG. 10c shows a schematic plan view of the semiconductor substrate 12 from FIG. 10b, in which step 140 or 450 was carried out and cavities 22i, 22 2 and 22 3 were thus produced.
  • a position of the remaining semiconductor material 12 can thus be precisely defined.
  • Embodiments provide that unit cells adjacent to one another along substrate direction y are at most shifted to such an extent along substrate direction x that the space charge zones of outermost pores 14 x of adjacent unit cells 32i / 32i 'have a distance of at most the dimensions of the associated space charge zone, preferably a distance of at most 0.5 of the space charge zone and particularly preferably still overlap.
  • FIGS. 10a to 10c show, in plan views, the method steps for generating samples which can lead to any defined shapes of regions in the wafer.
  • the “quasi-amorphous” predefined arrangement can be described as follows: A “pore unit” (unit cell of pores, the unit cell having one or more pores), which are arranged, for example, in a vertical row, is defined for this purpose, see FIG. 10a:
  • this unit cell is periodically repeated in the x-direction, so that the space charge zones possibly partially or completely overlap;
  • the last sample in the row (first and last sample, top or bottom) follows an arbitrarily defined curve 34, which can be defined, for example, by the design of the possibly deflectable element to be formed. Care can be taken here that the space charge zones also have the corresponding maximum spacing in the y-direction, possibly partially or completely overlap;
  • the result can be a “quasi-amorphous” arrangement of the samples that is not densely packed, but also not randomly self-organized.
  • the pores can be defined in different areas, such as areas 1 and 3.
  • the oxidation-etch-oxidation method can be used, which is explained in FIG. 4, for example.
  • FIG. 11 shows a schematic plan view of a semiconductor structure 1100 in accordance with an exemplary embodiment, which can be formed, for example, as an NED actuator.
  • material regions 26i and 26 2 can function as electrodes which, for example, are only suspended on one side and on discrete regions by means of insulating regions 36i, 36 2 and 36 3 are mechanically fixed and electrically insulated with respect to one another, but are otherwise spaced apart from one another by cavities or partial cavities 22 i and 22 2 that are separate from one another.
  • the insulating regions can be present in a number of> 2 and can be formed, for example, in accordance with region 24 2 from FIG. 8a.
  • a distance between the electrodes 26i and 26 2 can vary locally.
  • a distance 38 which is small compared to a distance 42 in the region of a pore diameter or pore center.
  • the distance 42 has, for example, a value of a macropore enlarged by means of oxidation and removal, which was generated at the beginning, for example, with at least 0.05 pm and at most 20 pm
  • the distance 38 can be a fraction of this, which still provides electrical insulation even during a Provides deflection of the electrodes to one another.
  • the distance 42 has a value of at least 1 pm and at most 10 pm, at least 2 pm and at most 5 pm, approximately 3 pm.
  • the distance 38 is, for example, less than half of this, approximately less than 1 pm. This results in several technical advantages, in particular the local reduction of an electrode spacing, which can lead to a high power output of the actuator.
  • One or more of the electrodes 26i and 26 2 can be connected to a chip frame 44, which can be obtained, for example, from the region 24 4 , but does not necessarily have to have pores, as is explained in connection with further aspects described herein.
  • the electrodes which are electrically isolated from one another at the at least two discrete areas 36i to 36 3 , jointly form a movable element which is designed to move in-plane with respect to the substrate plane, ie, parallel to the x / y plane.
  • the electrodes 26i and 26 2 can enclose the cavities 22i and / or 22 2 at least in-plane and / or adjoin further cavities 22 3 and 22 4 .
  • the distance 38/42 between the electrodes 26i and 26 2 can be locally narrowed based on the pore structure.
  • sides 26Bi and 26B 2 can also be produced by means of the pore structure, as is explained, for example, in connection with FIGS. 5a to 8b. This enables the aforementioned circular structures to also be present on these sides.
  • FIG. 11 shows, in a plan view, a simplified illustration of a deflectable element with an electrode gap formed by pores and a first and a second electrode 26i and 26 2 .
  • the inside shown consists of areas that have different distances 38 and 42 from one another.
  • Distances 38 which are less than 10 ⁇ m, but preferably 5 ⁇ m and particularly preferably 1 ⁇ m or less are preferred.
  • the distance 42 can have a diameter of the pores generated and enlarged by means of the oxide etching and can be between 2 and 20 ⁇ m (whereby this can directly influence the distance 38).
  • a distance 42 between 2 and 10 pm and particularly preferably 2 pm are preferred here. When an electrical voltage is applied, this shape will lead to a higher electrical field or to a higher force between the electrodes and thereby increase the efficiency of the deflectable elements.
  • FIG. 12 shows a schematic plan view of a semiconductor structure 1200 in accordance with an exemplary embodiment, for which what has been explained in connection with the semiconductor structure 1100 applies. Unlike the semiconductor structure 1100, however, some or even all of the pores 14 are produced as square-shaped pores, for example by using square germ cells.
  • the side wall structures 26Ai and / or 26A 2 can in this respect be based on a series of square structures, which nevertheless enables the technical advantages mentioned.
  • the shape of the pores in particular the cross section, can be influenced by the etching conditions.
  • an HF concentration, a current density, illumination from the rear or the like can be selected or changed in order to produce round or square pores.
  • An explanation, for example in Föll et. al. "Current-burst model" means that the Si oxidation, which relates to the anodic oxidation during the etching of the pores and is not related to the oxidation after the etching, affects the pore shape at the pore tips. A higher degree of oxidation at the pore tips results in round pores; a lower degree of oxidation at the pore tips results in square pores.
  • a mean roughness value of a corresponding side wall structure that was generated by means of a pore structure can be at least 0.5 ⁇ m, at least 1 ⁇ m or at least 1.5 ⁇ m perpendicular to a pore extension direction (z).
  • FIG. 12 shows a simplified representation of a deflectable element with an electrode gap formed by pores and a first and a second electrode 26i and 262 in a plan view. It can be seen here that the inside shown consists of areas of different distances 38 and 42.
  • the distances 38 are preferably less than 10 pm, but preferably 5 pm or less and particularly preferably 1 pm or less.
  • the areas that are at a greater distance 42 from one another can correspond to a diameter or a diagonal of the generated pores and can be in the range between 2 and 10 ⁇ m (also influencing the distance 38), preferably between 2 and 5 ⁇ m and particularly preferred at 2 pm or less.
  • this shape will likewise lead to a higher electrical field or to a higher force between the electrodes and thereby increase the efficiency of the deflectable elements.
  • the trenches may not have smooth pore walls, as can be obtained, for example, with the Bosch method.
  • the width of the trenches can be strongly modulated by the shape of the pores. That is, locally and periodically, the trench width can alternate and become smaller or larger, as is shown in FIGS. 11 and 12. This can possibly be irrelevant or even disadvantageous for many MEMS applications, for the application as a deflectable element by using electrodes, however, such modulated trenches can be advantageous, since two Si peaks face each other at points where the gap width is small. This can increase when an electrical voltage is applied electrical field or lead to a higher force between the electrodes. This in turn can increase the efficiency of the deflectable elements.
  • FIG. 13a shows a schematic plan view of a semiconductor structure 1300i according to an exemplary embodiment, which has several, for example at least two, at least three, at least four or more, approximately five movable elements 46i to 46 5 , which are arranged next to one another in an overall cavity 48 of the semiconductor structure 1300i are. In each case one movable element 46i to 46s is arranged between adjacent partial cavities 22i to 22 6 of the overall cavity 48.
  • the movable elements 46i to 46s are arranged offset from one another along the positive or negative y-direction. Any other number, even> 5, of movable elements can be implemented in accordance with exemplary embodiments.
  • Each movable element 46i to 46s can have two or more electrodes 26i and 26 2 , which are mechanically fixed against one another in discrete areas, electrically isolated from one another, as explained in connection with the exemplary embodiments described herein.
  • the movable elements 46i to 46s can each be suspended on both sides of the semiconductor substrate 12 or the common area 24 4 , for example in an electrically insulated manner, as is explained, for example, in connection with FIG. 8a.
  • FIG. 13b shows a schematic plan view of a semiconductor structure 1300 2 in accordance with an exemplary embodiment.
  • the semiconductor structure 1300 2 also includes the five movable elements 46i to 46s, for example, which, however, unlike in the semiconductor structure 1300i, are arranged only clamped on one side.
  • the electrically isolated fixation on the other Side is removed with respect to the semiconductor structure 1300i, which can be obtained without problems by setting the porosity differently in the corresponding area, so that after carrying out the etching step 140 or 450, all the semiconductor material or oxide material is removed from the corresponding locations. This means that within the scope of the oxidation 130 or 445, a complete oxidation of the remaining semiconductor material 12 can take place in this area.
  • FIGS. 13a and 13b shown are such that the movable members are each formed 46i to 46 5 are the same and equal to suspended, individual parameters and / or connection types may vary between the movable elements.
  • FIGS. 13a and 13b show, in a top view, alternative exemplary embodiments of a component 1300i and 1300 2 comprising a substrate 12 with a plurality of deflectable elements 46i to 46s clamped on both sides or on one side.
  • 13a shows an exemplary embodiment with deflectable elements 46i to 465 clamped on both sides, which are mechanically connected to the substrate 12 via first and second oxidized connections 52i and / or 52 2 , but are electrically isolated from one another by means of the oxide.
  • An electrical connection to electrodes 26i and 26 2 is not shown here, but is implemented for control.
  • 13b shows an exemplary embodiment with deflectable elements 46i to 46 5 clamped in on one side, the deflectable elements 461 to 46s being connected to the substrate 12 via the first oxidized connections 52i and 52 2.
  • FIG. 13c shows a schematic top view of a semiconductor structure 1300 3 according to an exemplary embodiment in which the deflectable elements 46i to 46s are suspended on one side, as described in connection with the semiconductor structure 1300 2 , while the suspensions, however, are designed to alternate laterally.
  • FIG. 13c shows deflectable elements 46i to 46s which are connected on one side to the substrate 12 and which are alternately connected to the substrate 12 via the first oxidized connection 52I / 52 2 and the second oxidized connection 52 3 and 52 4 . There is thus no electrical contact via these oxidized connections between the deflectable elements 46i to 46s and the surrounding substrate 12.
  • FIG. 14 shows a schematic plan view of a semiconductor structure 1400 in accordance with an exemplary embodiment in which, for example, in the region of the oxidized connection 52 4, a mechanical connection 54 is provided, which has the doped semiconductor material of the substrate 12, so that an electrical connection between the region 244 and the electrode 26 2 is established.
  • the oxidized connection 52 2 could also be designed as a conductive connection 54 or both.
  • the electrode 26i can also be electrically connected to the area 24 4 .
  • FIG. 14 shows, in a top view, an exemplary embodiment of a component which shows the semiconductor substrate 12 with a plurality of deflectable elements 46i to 46s clamped on both sides.
  • the deflectable elements 46i to 46s are connected to the substrate 12 on both sides.
  • an electrical and mechanical connection 54 is provided for applying a voltage to an electrode.
  • the semiconductor structure 14 can also be designed in such a way that one or more of the oxidized connections 52i, 52 2 and / or 52 3 is removed, for example one or more of the movable elements 46i to 46s can be implemented.
  • FIG. 15a shows a schematic plan view of a semiconductor structure 1500 in accordance with an exemplary embodiment.
  • the semiconductor structure 1500 can, for example, be in a stage of a manufacturing process according to the invention that is comparable to FIG. 7a, that is, after the production of a pore structure with locally varying porosity and / or so that several pores are connected to form cavities.
  • FIG. 7a 12 comprises the semiconductor structure for example, three material portions, which are parallel arranged to each other for later use as electrodes, namely the preparation surface 26i, 26 2 and 263. Also, this material spaces for subsequent oxidation and / or mechanical fastening in areas 24 2 mechanically and optionally electrically connected to one another.
  • One or more fastening areas 56 can be provided at different locations on the semiconductor structure 1500 in order to mechanically connect different areas of the semiconductor substrate 12 to one another.
  • the semiconductor structure 12 has, for example, an initial structure for three electrically iso- lated electrodes, which can lead to a deflection of a movable element 58 due to different exposure to electrical potentials in the x / y plane.
  • FIGS. 15a and 15b show an exemplary embodiment of a component which has a substrate with a deflectable element 58 clamped on one side, FIG. 15a showing a top view and FIG. 15b showing a sectional illustration along the sectional axis AA.
  • the top view according to FIG. 15a is shown without a cover wafer in order to show the deflectable element in a visible manner.
  • a later device can have a cover wafer.
  • the semiconductor structure 1500 can already comprise a top wafer and / or a bottom wafer.
  • the exemplary embodiment described describes a deflectable element with three electrodes, in which the isolation islands are not yet formed in the areas 24 2.
  • FIG. 16a shows a schematic plan view of a semiconductor structure 1600 according to an exemplary embodiment, which differs only insignificantly from the illustration in FIG. 15a.
  • FIG. 16b shows a schematic side sectional view of the semiconductor structure 1600 in a sectional plane A-A from FIG. 16a.
  • the semiconductor structure 1600 additionally has at least part of a bottom wafer 62, that is to say a semiconductor structure which is provided for at least partially sealing the overall cavity 48 at an outer end (maximum or minimum z-direction).
  • the bottom wafer 62 can also comprise other materials, for example glass, metals or the like, and is designed to, apart from the introduced openings 64, the To seal the entire cavity 48.
  • the bottom wafer 62 can be connected to the semiconductor substrate 12 by means of a bonding process, for example using oxide materials 66.
  • FIGS. 16a and 16b show an alternative exemplary embodiment similar to that in FIGS. 15a and 15b. It is shown how the bottom wafer 62 is connected to the substrate 12 in a further process step with a bonding process.
  • the bottom wafer is advantageous or necessary for the functionality of the deflectable element 58, for example as a micro speaker or micro pump.
  • the isolation islands for electrically isolating the electrodes from one another have not yet been implemented here.
  • the semiconductor structure 1600 can have further layers, in particular a cover wafer.
  • FIG. 17a shows a schematic top view of a semiconductor structure 1700, which can be obtained, for example, based on the semiconductor structure 1600 or 1500, for example by executing steps 130 or 445, which can lead to the formation of the oxide material 18 on sidewalls of the semiconductor structure.
  • the oxide formation can be used for electrical insulation of adjacent semiconductor regions, while a mechanical connection is maintained. As described, one or more of these mechanical connections can also be retained or implemented in such a way that electrical conductivity is maintained, for example by the semiconductor material 12 remaining in electrically conductive form.
  • FIG. 17b shows a schematic side sectional view of the semiconductor structure 1700 in a sectional plane B-B from FIG. 17a.
  • FIGS. 17a and 17b show an exemplary embodiment of the component which comprises a substrate 12 with a deflectable element 58 clamped on one side.
  • the top view from FIG. 17a is shown without a cover wafer in order to show the deflectable element in a visible manner.
  • This exemplary embodiment describes a deflectable element with three electrodes 26i, 26 2 and 26 3 . It is shown how the electrodes 26i, 26 2 and 26 3 as well as the bottom wafer 56 are oxidized in a further process step compared to FIGS. 16a and 16b in order to produce the isolation islands (area 24 2 ) after or during the bonding of the bottom wafer 62.
  • 18a shows a schematic top view of a semiconductor structure 1800, the top view according to FIG. 18a being similar to the top view according to FIG. 17a.
  • FIG. 18b shows a schematic side sectional view of the semiconductor structure 1800 in a sectional plane C-C from FIG. 18a.
  • a cover wafer 68 which is additionally arranged compared to FIG. 17b and which is connected to the semiconductor substrate 12 by means of a bonding process, for example using an oxide material 72, in order to close the overall cavity 48 with the exception of one or more openings 64s.
  • This makes it possible to adapt the operating states of the semiconductor structure 1800 as a fluid pump, as a micropump or as a loudspeaker. It goes without saying that these are merely exemplary designs and modifications.
  • Semiconductor structures produced by means of a porous structure in accordance with the present exemplary embodiments can have any shape and any function.
  • FIGS. 18a and 18b show an exemplary embodiment of the component comprising a substrate 12 with a deflectable element 58 clamped on one side in a top view (FIG. 18a) and in a sectional view (FIG. 18b) along the sectional axis CC. While the top view according to FIG. 18a is shown without a cover wafer in order to visibly show the deflectable element, FIG. 18b is shown with the cover wafer 68.
  • This exemplary embodiment describes a deflectable element with three electrodes 26i, 26 2 and 26 3 . It is shown how the top and bottom wafers 68 and 62 are designed in such a way that a movement of the electrodes 26i, 26 2 and 26 3 is possible. However, gaps 74i and 74 2 between the wafers 62 and 68 on the one hand and the movable electrodes 26i to 26 3 on the other hand are so small that an acoustic short circuit between partial cavities of the overall cavity 48 is avoided.
  • FIG. 19 shows a schematic flow diagram of a method 2000 according to an exemplary embodiment of the second aspect.
  • Embodiments according to the second aspect address the requirements that lighting is provided in order to provide holes for the stable growth of macropores.
  • the holes / defect electrons used for this are made available from the rear side of the wafer (for example in the case of n-type wafers) with illumination.
  • the diffusion length of the holes in n-Si must have the same order of magnitude as the wafer thickness. This is the case, for example, for wafers that were manufactured using the float zone method. Wafers produced with the Czochralski method have shorter diffusion lengths for holes, which is why they do not appear suitable for macropore growth at first glance.
  • One task according to the second aspect is to enable macropores on non-float zone wafers, for example on the n-Si Czochralski wafers mentioned, since these can still be obtained in high quality and inexpensively.
  • Embodiments in accordance with the second aspect suggest structuring the back of the Czochralski wafers (or other wafers used) prior to macropore growth, for example using the Bosch method, so that the light reaches deeper areas of the wafer and generates holes there .
  • a uniform distribution of the holes in the disk can thus be achieved and pore growth can be made possible, for example, in n-Si Czochralski wafers.
  • the structuring on the back (RS) can depend on the design, so that no macropore growth is necessary at the points where the structuring is implemented.
  • the structuring of the trenches on the back side can, for. B. on 650 pm thick wafers as follows: 20 pm (width) x 30 pm (length) x ⁇ 600 pm (depth).
  • the distance between the RS structures can be dependent on the diffusion length of the holes in the wafers used and could, for example, be approximately twice the diffusion length. That is, if the diffusion length is 100 pm, then the distance between the RS structures could be approximately 200 pm or less.
  • a step 2010 comprises providing a semiconductor substrate which has a first main side and a second main side arranged opposite one another.
  • a step 2020 comprises structuring the second main page in order to generate a recess structure in the second main page.
  • the recess structure enables a local reduction in the thickness of the semiconductor substrate.
  • a step 2030 comprises generating the pore structure on the first main side and in the direction of the second main side, wherein generating the pore structure includes exciting a charge carrier transport in the semiconductor substrate from the second main side and in the recess structure. For example photo-electrochemical etching is used to create the pore structure.
  • the illumination used can penetrate deeper into the semiconductor substrate in order to enable charge carrier transport even for wafers that are comparatively thick (measured by the diffusion length).
  • Czochralski wafers for example, can also be used for pore etching for photo-electrochemical etching.
  • the arrangement comprises a semiconductor substrate 78, for example in the form of a wafer.
  • the substrate is a Czochralski wafer, although other semiconductor substrates can also be used for this purpose.
  • the semiconductor substrate 78 has a main side 78A and an opposite main side 78B.
  • the main side 78B has a depression structure with one or more depressions 82i, 82 2 and / or 82 3 , a number of the depressions of the depression structure and a dimension of the depressions 82 along the direction z, that is, a trench depth, depending on the diffusion length of the semiconductor substrate 78 or its semiconductor material can be dependent.
  • a pore structure 84 is to be produced on or in the main side 78A, which is intended to have one or more pores 14i to 14. Photo-electrochemical etching, for example, is used for this.
  • a suitable etching solution 86 for example hydrofluoric acid (HF), is arranged on the main side 78A.
  • An electrical potential U is applied between the semiconductor substrate 78 and the hydrofluoric acid in order to stimulate the transport of charge carriers 88, in particular holes or defect electrons, which cause the semiconductor substrate 78 to etch when the interface between the semiconductor substrate 78 and the etching solution 86 is reached .
  • Suitable lighting 94 can be used to generate the charge carriers 88.
  • the Czochralski wafers and other semiconductor substrates mentioned are unsuitable for photo-electrochemical etching due to the lack of a diffusion length, it enables the desired layer thicknesses T of sometimes more than 100 ⁇ m, possibly more than 300 ⁇ m, more than 500 ⁇ m or more than 700 ⁇ m the use of the described recess structures to reduce the distance between the source of the charge carriers (impingement of the illumination 94 on the semiconductor material) and the target location, the interface to the etching solution, 86.
  • the recess structure can have any geometry and can be implemented using any method, for example the Bosch method.
  • the method 2000 can be carried out in such a way that the semiconductor substrate 78 is illuminated from the second main side 78B into the recess structure.
  • the structuring of the second main side 78B for producing the at least one depression 82 can be adapted to a position of the pore structure as a function of the diffusion length of the semiconductor substrate 78. Since the depressions 82 can in part extend deep into the semiconductor substrate 78, it can be provided in particular that the depressions 82 are produced where no pores 14 are required, which means that the pore structure leaves out surface areas of the main side 78A which a recess area or a recess 82 is opposite.
  • the structuring of the main side 78B can be carried out in such a way that the depression structure is produced with at least two depressions 82i and 82 2 , that is, depression regions, between which semiconductor material of the semiconductor substrate is arranged.
  • a distance between the (adjacent) depression regions 82i and 82 2 can be selected so that it corresponds at most to twice the value of a diffusion length of the semiconductor substrate or that this value is at most marginally exceeded (for example, taking into account the pore diameter itself according to 2x diffusion length + prens diameter), for example by at most 50%, at most 30% or at most 10%, which means that each region of the semiconductor substrate 78 can be arranged at a distance of at least one diffusion length from a point of incidence of the illumination.
  • the recesses 82i to 82 3 can be trenches that are separate from one another, but can also be interconnected recess areas of a common recess, for example when a meander runs through the main side 78B.
  • the deepening areas can have different or the same depths in the semiconductor substrate and / or distances from the pores on the front side.
  • the method 2000 can be carried out in such a way that the structuring of the main side 78B is carried out in such a way that the depression structure is produced with at least one depression area 82, wherein for each pore 14 of the pore structure there is a distance between the pore and an adjacent depression area the semiconductor substrate corresponds at most to a diffusion length of the semiconductor substrate.
  • FIG. 20 shows a Czochralski wafer in which the macropore growth is obtained with a structured back.
  • the structuring on the rear side has holes or trenches that guide light into the vicinity of the macropores in order to generate charge carriers there.
  • FIG. 21 shows a schematic flow diagram of a method 2200 according to an exemplary embodiment that is in accordance with the third aspect.
  • a requirement of the third aspect with regard to pore growth is that holes (illumination from the back side of the wafer) can require an anionic electrical voltage and hydrofluoric acid, for example when photo-electrochemical etching is used. In principle, it is difficult or impossible to obtain areas that are smaller than the pore length and that remain completely without pores during the electrochemical etching. The reason for this is that the (electrical) holes coming from the back diffuse all over the disk / wafer.
  • step 2250 shows a schematic side sectional view of an arrangement 2300 in accordance with the third aspect, which can be obtained, for example, when the method 2200 is carried out, for example during step 2250, which can include, for example, step 120 or 440.
  • the semiconductor substrate 12 is divided into two or more substrate regions 12i, 12 2 and 12 3 that are electrically isolated from one another, for example by forming a trench, by dicing or by inserting electrical insulation structures.
  • the partial areas 12i, 12 2 and 12 3 may for example be arranged on a common carrier substrate 96, which may for example have the same or a similar-acting semiconductor material as the semiconductor substrate 12.
  • the Carrier substrate 96 can be electrically connected to one or more subregions 12i, 12 2 and / or 12 3 .
  • FIG. 22 shows an electrical connection between the doped and thus electrically conductive carrier substrate 96 and the partial area 12 2 , in which the formation of the pores 14 is carried out. Applying the electrical potential U to the carrier substrate 96 can therefore result in electrical contact being made between the sub-area 12 2 with the potential U and with respect to the etching solution 86, while other, non-contacted sub-areas remain electrically isolated.
  • Applying the lighting 94 to the carrier substrate 96 results in a high or increased production and diffusion of charge carriers 88 only taking place in the electrically contacted area, while it does not occur or is at least greatly reduced in the electrically insulated partial areas 12i and 12 3, see above that in the subregions 12i and 12 3 , which are electrically insulated from the subregion 12 2 , pore formation does not occur or is at least strongly inhibited.
  • the division or subdivision in accordance with the method 2200 can take place as desired, as long as the pore formation in at least one partial area of the semiconductor substrate 12 is inhibited or suppressed by the subdivision.
  • the provision of the semiconductor substrate is carried out in such a way that the layer stack has an electrically conductive layer 96, the insulation layer 98 being arranged between the doped semiconductor layer 12 and the electrically conductive layer 96.
  • the electrically conductive layer can comprise one or more arbitrary electrically conductive materials or an overall electrically conductive material mixture, for example at least one metal material and / or doped semiconductor materials.
  • the method can further include the steps of electrically connecting the sub-region 122 to the electrically conductive layer 96. Furthermore, the method can be carried out such that carrying out the etching process comprises applying the electrical potential to the electrically conductive layer.
  • the structuring in the subregions 12 i, 12 2 and 123 can include executing a Bosch method in order to locally and selectively remove parts of the semiconductor substrate 12.
  • exemplary embodiments further provide that the pore structure is produced in such a way that one or more pores 14 have a pore length (extension along the direction z) parallel to a thickness direction and perpendicular to the Main face 12B have.
  • a lateral extent 102 of the sub-region 12 2 along the direction y (alternatively or additionally along the direction x) perpendicular to the thickness direction in the case of a projection into the second main side 12B can be less than or equal to a pore length 104 along the Direction z.
  • the solution according to aspect 3 makes it possible to produce pores in very small subregions of the semiconductor substrate and to dispense with sacrificial surface for tolerating side pores.
  • a semiconductor structure in accordance with the third aspect includes a semiconductor substrate having a first main side and an oppositely arranged second main side.
  • the semiconductor structure comprises electrical insulation between a first partial area of the first main side and a second partial area of the first main side, for example between the partial areas 12i and 12 2 .
  • a structure generated by means of a pore structure is arranged in sub-area 12 2 , while no structure generated by means of a pore structure is arranged in another sub-area 12i.
  • embodiments in accordance with the third aspect suggest realizing areas without pores by not making electrical contact with the same for areas without pores in order to prevent pore growth.
  • electrochemical etching using a BSOI (Bonded Silicon on Insulator) wafer.
  • Such disks / wafers have a device layer 96 which, for example, has a thickness of 75 ⁇ m.
  • such layer arrangements have a handling layer 12, which has a layer thickness of 650 ⁇ m, for example.
  • the two layers are separated from one another by an oxide layer (BOX layer) approximately 1 ⁇ m thick, and any other layer thicknesses can also be implemented.
  • BOX layer oxide layer
  • the handling layer 12 can be used for pore growth.
  • the device layer 96 is subdivided using the Bosch method up to the BOX layer 98 into electrically isolated areas 12i, 12 2 and 12 3 , the device layer 96 also being electrically isolated therefrom.
  • the Bosch method is applied from the top, that is, from the side of the main page 12A. This creates areas that can contain pores and areas that should not contain pores. These areas are electrically isolated from one another by what is known as the BOX layer 98 and the alternative device layer 96.
  • the potential can be applied to the device layer. In order to allow pore growth only on a certain side, a electrical connection of the device layer 96 to the desired partial area 122 take place.
  • the areas are not connected to the device layer.
  • the local electrical connection between the device layer and the areas that are provided for pores can be implemented, for example, with a poly-Si layer (vias 97). That is to say, the pores are only produced in the region 12 2 , but not in the regions 12 i and 12 3 . These areas can remain pore-free and can be used, for example, as chip bonding frames.
  • Embodiments in accordance with the first aspect, the second aspect and the third aspect can easily be combined with one another.
  • the creation of pores by means of rear-side structuring can easily be combined with the subdivision of the substrate according to the second aspect.
  • the exemplary embodiments according to the second aspect and / or the third aspect can easily be used to produce the pore structures according to the first aspect or at least to support this.
  • Embodiments overcome the limitations of the electrochemical etching of macropores in Si: very high aspect ratios (> 150,... 1000) of the pores can be achieved with the etching. Trenches with comparable aspect ratios are also possible, but only along certain directions, for example in ⁇ 100>. Further restrictions are that macropores can so far only be etched stably in 2D / 3D / arrays. Etching of individual pores (pore neighbors more than 2 times space charge zones) or individual rows of pores (with adjacent pore rows more than 2 times space charge zones) are very difficult to achieve, since such pores then get side branches. This can be avoided, for example, using exemplary embodiments of the third aspect.
  • the diffusion length for the holes in n-Si should have at least the same order of magnitude as the wafer thickness (400 ⁇ m to 1 mm). This is only the case in low-doped n-Si, which were produced using the float zone method.
  • the float zone wafers are relatively more expensive than the standard wafers in microelectronics, the Czochralski wafers. Embodiments in accordance with the second aspect overcome this disadvantage.
  • Macropores can also be etched on p-Si wafers. Float zone wafers are not necessary here. The macropores and the distances between the pores are much more difficult to control because the space charge zone is much smaller. In addition, special HF-organic solvents are necessary for this, which make the etching even more demanding. Embodiments of the present invention overcome this disadvantage as well.
  • Semiconductor structures that can be produced with the present exemplary embodiments relate in particular to MEMS.
  • the NED actuators and other deflectable elements can be highlighted.
  • These can, for example, comprise at least two, in preferred exemplary embodiments three electrodes, which are spaced apart from one another and have a locally constant spacing with electrically insulating spacing structures. These electrodes are connected to the surrounding substrate at least on one side and are arranged in a cavity. Both the cavity and the electrodes, which are spaced apart from one another and which form a so-called deflectable element, can be arranged in a three-layer structure.
  • the layer with the deflectable element and the surrounding cavity forms a middle layer, which can also be called device layer and device wafer.
  • the device layer can be characterized by the arrangement of a multiplicity of deflectable elements and cavities, each deflectable element being bordered or enclosed by a cavity. The deflectable element divides the respective cavities into two partial cavities.
  • Methods described herein are able to produce such a structure by forming areas with different porosities (areas 1-5) in the substrate.
  • the areas that are designed as partial cavities have a high porosity (areas 1 and 3).
  • areas 1 and 3 a high density of pores and / or thin walls of remaining silicon is produced here.
  • the walls can be made in one process step can be removed by oxidation of the silicon.
  • the areas that are to be formed as electrodes have a lower porosity, in other words a low density of pores and / or thick walls, so that these walls are not completely removed in the same oxidation step and are available for the later component .

Abstract

Ein Verfahren zum Herstellen einer Halbleiterstruktur mit einer Kavität umfasst ein Bereitstellen eines Halbleitersubstrats, das ein Halbleitermaterial umfasst, ein Ausführen eines Ätzprozesses, um in dem Halbleitersubstrat eine Porenstruktur mit einer Vielzahl von Poren zu erzeugen; ein Oxidieren des Halbleitermaterials, so dass an Porenoberflächen der Vielzahl von Poren ein Halbleiteroxidmaterial entsteht, das benachbarte Poren der Porenstruktur verbindet; und ein Entfernern des Halbleiteroxidmaterials, so dass die benachbarten Poren miteinander verbunden werden, und so dass die Kavität in den verbundenen Poren entsteht.

Description

MEMS mit hohem Aspektverhältnis
Beschreibung
Die vorliegende Erfindung bezieht sich auf ein mikroelektromechanisches System (MEMS), das mit hohem Aspektverhältnis zwischen Spaltbreite und Spalttiefe in einem Halbleitermaterial herstellbar ist. Die vorliegende Erfindung bezieht sich dabei auf Verfahren zum Herstellen von Halbleiterstrukturen sowie auf Halbleiterstrukturen. Die vorliegende Erfindung bezieht sich insbesondere auf ein Verfahren zum Herstellen von MEMS-Wandlern mit hohen Aspektverhältnissen.
Das Prinzip der NED (Nanoscopic Eiectrostatic Drive, nanoskopischer elektrostatischer Antrieb) ist in WO 2012/095185 A1 beschrieben. NED ist ein neuartiges MEMS- (mikroelektromechanisches System)Aktuator-Prinzip. Hierbei wird aus einem Siliziumwerkstoff ein bewegliches Element herausgebildet, das mindestens zwei zueinander beabstan- dete Elektroden aufweist. Die Länge der Elektroden ist dabei sehr viel größer als die Dicke der Elektroden und auch als die Höhe der Elektroden, das bedeutet, die Abmessung entlang der Tiefenrichtung des Siliziumwerkstoffs. Diese balkenförmigen Elektroden sind zueinander beabstandet und lokal elektrisch voneinander isoliert und fixiert. Durch Anbringen eines elektrischen Potenzials wird ein elektrisches Feld zwischen diesen Elektroden erzeugt, wodurch Anziehungs- oder Abstoßungskräfte zwischen den Elektroden und damit Spannungen im Werkstoff der Elektroden resultieren. Der Werkstoff ist bestrebt, diese Spannungen zu homogenisieren, indem er einen möglichen spannungsarmen Zustand einzunehmen versucht, was in einer Bewegung resultiert. Durch eine bestimmte Geometrie und Topographie der Elektroden kann auf diese Bewegung so Einfluss genommen werden, dass sich die Elektroden in ihrer Länge verändern und so eine laterale Bewegung des auslenkbaren Elements erfolgt.
Ein kleiner Spalt zwischen den mindestens zwei Elektroden ist dabei von herausragender Bedeutung für die Auslenkung und die dabei übertragene Kraft bei minimalem Stromver brauch des auslenkbaren Elements. Je kleiner der Elektrodenspalt ist, desto größer sind die wirkenden elektrischen Kräfte und entsprechend größer ist die gewünschte Auslenkung des Balkens. Das bedeutet, sehr kleine Spaltabstände (zum Beispiel im Nanometer-Bereich) sind oft erwünscht. Derartige Spaltbreiten werden derzeit mit Methoden für tiefes Siliziumätzen (Deep Silicon Etching, DSE) Eine sehr verbreitete Methode für DSE ist die sogenannte „Bosch-Methode“. Mit der Bosch-Methode können auch sehr kleine Spaltabstände geätzt werden, allerdings nur, wenn das Aspektverhältnis, das heißt, der Quotient zwischen Tiefe und Breite eines Grabens, nicht viel größer als 30 ist.
Dieser T rockenätzprozess ist so gestaltet, dass sich Ätz- und Passivierungsschritte abwechseln. Dabei sind Aspektverhältnisse (Tiefe zu Breite) von 30:1 industriell realistisch umzusetzen. Nach der Maskierung eines Silizium-Wafers zum Bedecken von Bereichen, die nicht bearbeitet werden sollen, beginnt der eigentliche chemisch-isotrope Ätzprozess. Um Gräben mit einer hohen Genauigkeit und geringer Rauheit der Seitenwände zu erreichen, wird dieser Ätzprozess gestoppt und auf der Oberseite der zu bearbeitenden Schicht eine passivierende Polymerschicht gebildet, die auch die Seitenwände der Gräben beschichtet. Diese Schritte werden abwechselnd und nacheinander so lange ausgeführt, bis die gewünschte Grabentiefe entstanden ist.
Aus dem Stand der Technik ist das photo-elektrochemische Ätzen bekannt, mit dem Makroporen in Silizium eingebracht werden können. Im Vergleich zu den mit der Bosch-Methode realisierten Gräben, die in der Draufsicht eine beliebige Form aufweisen können, wei sen Makroporen, die mit dem elektrochemischen Ätzen erzeugt werden, in der Draufsicht nur runde oder annähernd quadratische Formen auf. Typische Aspektverhältnisse derartiger Makroporen (Tiefe zu Breite) können dabei über 150:1 betragen. Weiterhin sind Grundlagen durch die Dokumente DE 102004 011 394 B3 und DE 10 341 030 A1 bekannt. Beide beziehen sich auf Verfahren zur Bildung von runden oder quadratischen Poren in niedrig dotiertem Silizium (Float Zone Si), die sehr hohe Aspektverhältnisse aufweisen. Gleichermaßen ist dargestellt, dass Poren mit sehr hohen Aspektverhältnissen herstellbar sind. Das grundlegende Verfahren hat eine große Verbreitung gefunden, insbesondere, da es CMOS-(Complementary Metal Oxide Semiconductor; komplementärer Metalloxidhalb leiter) kompatibel ist, und unter Anwendung der RoHs-Richtlinie genutzt werden kann. Die genannten Druckschriften beziehen sich dabei auf die Herstellung von integrierten Wellen leitern sowie auf optische Filter oder photonische Kristalle.
Nachteilig an dem genannten Verfahren ist, dass diese Technologien darauf begrenzt sind, dass die Anordnung der Poren stark durch einen Raumladungsbereich (um die Makropore) eingegrenzt ist. Ein stabiles Wachstum der Poren wird durch den Raumladungsbereich bzw. Raumladungszone (RLZ, engl.: Space Charge Region - SCR) gewährleistet, der an der Elektrolyt-Si-Grenzfläche gebildet wird. Raumladungsbereiche sind die Bereiche in dotierten Halbleitermaterialien, in denen nur nicht-bewegliche Ladungen (Ionen) und keine beweglichen Ladungen (Elektronen oder Löcher) vorhanden sind. Weil für die elektrochemische Ätzung bzw. Auflösung von Si positiv geladene Löcher bzw. Defektelektronen (engl.: holes) notwendig sind, werden die Bereiche um die Makroporen, die mit einer Raumladungszone umgeben sind, nicht geätzt. Die Ätzung findet nur an der Spitze der Makroporen statt, weil dort die Löcher von der Rückseite des Wafers kommen.
Weiterhin ist es notwendig, dass für ein stabiles Wachstum immer eine Anordnung von Poren vorhanden ist. Es ist bekannt, dass die Poren im Inneren der Anordnung gleichmäßig gebildet werden, wobei die Poren am Rand der Anordnung sogenannte „Opferporen“ sind, die nicht gleichmäßig gebildet werden. Derzeit sind aus dem Stand der Technik vor allem Verfahren und Methoden bekannt, die ausnahmslos zu hochgradig geordneten Porenfeldern führen. Darüber hinaus sind die Poren so angeordnet, dass die entstehende Porenwand in etwa doppelt so dick ist wie die Abmessung des Raumladungsbereichs.
In Anbetracht der oben erläuterten Hintergründe ist es wünschenswert, Verfahren und Vorrichtungen, insbesondere Halbleiterstrukturen und/oder MEMS, zu schaffen, die ein hohes Aspektverhältnis aufweisen.
Diese Aufgabe wird durch den Gegenstand der unabhängigen Patentansprüche gelöst.
Gemäß einem ersten Aspekt wurde erkannt, dass sich für das Herausbilden von Kavitäten, Gräben oder Spalten das photo-elektrochemische Ätzen (vereinfacht auch als elektrochemisches Ätzen bezeichnet) verwenden lässt, um durch Oberflächenoxidierung und Entfernen des dadurch entstehenden Halbleiteroxidmaterials eine Verbindung benachbarter Poren zu schaffen, deren Entfernung sowie Verbindung kombinatorisch zu einer Kavität im Bereich der verbundenen Poren führt. Dadurch lassen sich unter Ausnutzen des photoelektrochemischen Ätzens Kavitäten schaffen, die einerseits ein hohes Aspektverhältnis aufweisen und andererseits von der Einschränkung auf runde oder quadratische Formen losgelöst sind.
Ein Verfahren gemäß dem ersten Aspekt ist zum Herstellen einer Halbleiterstruktur mit einer Kavität eingerichtet. Das Verfahren umfasst einen Schritt zum Bereitstellen eines Halbleitersubstrats, das ein Halbleitermaterial, etwa Silizium oder Galliumarsenid, umfasst. Das Verfahren umfasst ein Ausführen eines Ätzprozesses, um in dem Halbleitersubstrat eine Porenstruktur mit einer Vielzahl von Poren zu erzeugen. Das Verfahren umfasst ein Oxidieren des Halbleitermaterials, so dass an Porenoberflächen der Vielzahl von Poren ein Halbleiteroxidmaterial entsteht, das benachbarte Poren der Porenstruktur verbindet. Das Verfahren umfasst ein Entfernen des Halbleiteroxidmaterials, so dass die benachbarten Poren miteinander verbunden werden und so dass die Kavität in den verbundenen Poren entsteht.
Eine Halbleiterstruktur gemäß dem ersten Aspekt umfasst ein Halbleitersubstrat mit einem Halbleitermaterial und eine in dem Halbleitersubstrat gebildete Kavität, die mittels miteinan der verbundener Poren einer Porenstruktur erzeugt ist.
Gemäß einem zweiten Aspekt wird eine Lösung zum Erzeugen von Tiefenporen, insbesondere Makroporen, im Halbleitermaterial, das nicht als Float-Zone-Wafer bereitgestellt wird, ermöglicht, beispielsweise auf n-Si Czochralski-Wafern oder Wafern, die mittels Pedestal- verfahren, oder Vertical Gradient Freeze (Vertikalem Gradienteneinfrieren) Verfahren her gestellt wurden. Diese weisen verglichen mit F I oat-Zo n e- Wafe rn geringere Diffusionslängen auf, was sie für das Erzeugen von tiefen Makroporen (>400pm Tiefe) in der Regel unbrauchbar macht. Gleichzeitig ist es wünschenswert, solche Wafer zu verwenden, da diese in hoher Qualität und günstig bezogen werden können.
Gemäß dem zweiten Aspekt wird hierfür ein Verfahren bereitgestellt, das ein Bereitstellen eines Halbleitersubstrats umfasst. Das Halbleitersubstrat weist eine erste Hauptseite und eine gegenüberliegend angeordnete zweite Hauptseite auf. Das Verfahren umfasst ein Strukturieren der zweiten Hauptseite, um eine Vertiefungsstruktur in der zweiten Hauptseite zu erzeugen. Das Verfahren umfasst ferner ein Erzeugen der Porenstruktur an der ersten Hauptseite und in Richtung der zweiten Hauptseite, wobei das Erzeugen der Porenstruktur ein Anregen eines Ladungsträgertransports in dem Halbleitersubstrat von der zweiten Hauptseite aus und in der Vertiefungsstruktur umfasst. Die Vertiefungsstruktur ermöglicht dabei eine zumindest lokale Reduzierung des Abstands zwischen Porenursprung/Poren spitze und der Quelle der Ladungsträger, so dass auch die erwähnten bislang unbrauchbaren Wafer für photo-elektrochemisches Ätzen verwendet werden können.
Eine Halbleiterstruktur gemäß dem zweiten Aspekt umfasst ein Halbleitersubstrat, das eine erste Hauptseite und eine gegenüberliegend angeordnete zweite Hauptseite aufweist. Die zweite Hauptseite weist eine Vertiefungsstruktur auf. An der ersten Hauptseite und in Richtung der zweiten Hauptseite ist eine mittels einer Porenstruktur erzeugte Struktur angeordnet. Gemäß einem dritten Aspekt wird eine Lösung bereitgestellt, um Poren lediglich lokal und effizient erzeugen zu können und insbesondere den Poren benachbarte Gebiete für die spätere Verwendung hochqualitativ beizubehalten. Dem liegt das Problem zugrunde, dass die zuvor erwähnten Opferporen Seitenporen aufweisen können, welche maskierte Bereiche des Substrats untergraben und diese Bereiche bezüglich struktureller Qualität schwächen oder für manche Anwendungen sogar unbrauchbar machen. Gemäß dem dritten Aspekt wird ein Verfahren zum Herstellen einer Halbleiterstruktur bereitgestellt. Die Halb leiterstruktur weist eine Porenstruktur auf. Das Verfahren weist dabei ein Bereitstellen eines Halbleitersubstrats, das eine erste Hauptseite und eine gegenüberliegend angeordnete zweite Hauptseite aufweist, auf. Ferner umfasst das Verfahren ein Erzeugen einer elektri schen Isolierung zwischen einem ersten Teilbereich der ersten Hauptseite und einem zweiten Teilbereich der ersten Hauptseite. Das Verfahren umfasst ein Anlegen eines elektrischen Potenzials an den ersten Teilbereich und ein flächiges Kontaktieren der ersten Hauptseite in dem ersten Teilbereich und dem zweiten Teilbereich mit einem Elektrolyten. Ferner umfasst das Verfahren ein Ausführen eines Ätzprozesses unter Verwendung des elektrischen Potenzials und des Elektrolyten, um die Porenstruktur zu erzeugen. Durch die elektrische Isolierung wird dabei ermöglicht, dass die Poren in den elektrisch isolierten Be reichen nicht oder stark gedämpft wachsen, was auch die Bildung von Seitenporen limitiert, so dass an die Porenstruktur benachbarte Bereiche von diesen Seitenporen lediglich gering oder gar unbeeinflusst oder unbeschädigt bleiben können.
Eine Halbleiterstruktur gemäß dem dritten Aspekt umfasst ein Halbleitersubstrat, das eine erste Hauptseite und eine gegenüberliegend angeordnete zweite Hauptseite aufweist. Die Halbleiterstruktur umfasst eine elektrische Isolierung zwischen einem ersten Teilbereich der ersten Hauptseite und einem zweiten T eilbereich der ersten Hauptseite. In dem ersten Teilbereich ist eine mittels einer Porenstruktur erzeugte Struktur angeordnet. In dem zweiten Teilbereich ist keine mittels einer Porenstruktur erzeugte Struktur angeordnet.
Weitere Ausführungsbeispiele sind in den abhängigen Patentansprüchen definiert.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen erläutert. Es zeigen:
Fig. 1 ein schematisches Ablaufdiagramm eines Verfahrens gemäß einem Ausführungsbeispiel des ersten Aspekts; Fig. 2a eine schematische Aufsicht auf einen Teil eines Halbleitersubstrats, wie es beispielsweise für einen Schritt des Verfahrens aus Fig. 1 verwendet werden kann;
Fig. 2b eine schematische Aufsicht auf das Halbleitersubstrat aus Fig. 2a, bei dem gemäß einem Ausführungsbeispiel ausgehend von einer Seitenwand einer Pore Oxidmaterial in dem Halbleitersubstrat erzeugt ist;
Fig. 2c eine schematische Aufsicht auf die Halbleiterstruktur aus Fig. 2b, bei der gemäß einem Ausführungsbeispiel ein Schritt des Verfahrens aus Fig. 1 zumindest teilweise ausgeführt ist;
Fig. 2d eine schematische Aufsicht auf das Halbleitersubstrat aus Fig. 2c, bei dem gemäß einem Ausführungsbeispiel eine erneute Oxidation ausgeführt wird;
Fig. 3 eine schematische Aufsicht auf das Halbleitersubstrat, in welchem gemäß einem Ausführungsbeispiel eine Vielzahl von Poren 14i bis 14 erzeugt ist;
Fig. 4 ein schematisches Ablaufdiagramm eines weiteren Verfahrens gemäß einem Ausführungsbeispiel des ersten Aspekts;
Fig. 5a eine schematische Aufsicht auf ein Halbleitersubstrat gemäß einem Ausführungsbeispiel, das eine Vielzahl von Poren aufweist;
Fig. 5b eine schematische perspektivische Ansicht zumindest eines Ausschnitts des Halbleitersubstrats aus Fig. 5a;
Fig. 6a eine schematische Aufsicht auf das Halbleitersubstrat, welches gemäß einem Ausführungsbeispiel nach dem Zustand in Fig. 5a oxidiert wurde;
Fig. 6b eine schematische perspektivische Ansicht des Halbleitersubstrats aus Fig.
6a;
Fig. 7a eine schematische Aufsicht auf das Halbleitersubstrat aus Fig. 6a nach Ausführung der Siliziumoxidentfernung gemäß einem Ausführungsbeispiel, die beispielsweise durch Ausführen eines Schritts des Verfahrens aus Fig. 1 Schritten aus Fig. 4 bewirkt werden kann;
Fig. 7b eine schematische perspektivische Ansicht der Halbleiterstruktur aus Fig. 7a;
Fig. 8a eine schematische Aufsicht auf das Halbleitersubstrat aus Fig. 7a, nachdem selbiges gemäß einem Ausführungsbeispiel erneut oxidiert wurde;
Fig. 8b eine schematische perspektivische Ansicht der Halbleiterstruktur aus Fig. 8a;
Fig. 9a-b schematische Darstellungen einer bekannten dicht gepackten Porenstruktur;
Fig. 9c-d schematische Darstellungen von Porenstrukturen, die gegenüber den Darstellungen aus Fig. 9a-b eine Leerreihe aufweisen;
Fig. 10a-c schematische Darstellungen von Layouts von Porenstrukturen gemäß Ausführungsbeispielen, die auf Einheitszellen beruhen;
Fig. 11 eine schematische Aufsicht auf eine Halbleiterstruktur gemäß einem Ausführungsbeispiel, die beispielsweise als NED-Aktuator gebildet sein kann;
Fig. 12 eine schematische Aufsicht auf eine Halbleiterstruktur gemäß einem Ausführungsbeispiel, bei der manche oder gar alle der Poren als quadratisch geformte Poren erzeugt sind;
Fig. 13a eine schematische Aufsicht auf eine Halbleiterstruktur gemäß einem Ausführungsbeispiel, die mehrere bewegliche Elemente aufweist;
Fig. 13b eine schematische Aufsicht auf eine Halbleiterstruktur gemäß einem Ausführungsbeispiel, die beispielsweise fünf beweglichen Elemente aufweist, die jedoch anders als in der Halbleiterstruktur aus Fig. 13a nur einseitig einge spannt angeordnet sind;
Fig. 13c eine schematische Draufsicht auf eine Halbleiterstruktur gemäß einem Ausführungsbeispiel, bei der die auslenkbaren Elemente einseitig aufgehängt sind, wobei die Aufhängungen jedoch seitlich alternierend ausgeführt sind; Fig. 14 eine schematische Draufsicht auf eine Halbleiterstruktur gemäß einem Ausführungsbeispiel, bei dem beispielhaft im Bereich einer oxidierten Verbindung eine mechanische Verbindung vorgesehen ist;
Fig. 15a eine schematische Draufsicht auf eine Halbleiterstruktur gemäß einem Ausführungsbeispiel, die beispielhaft drei Materialbereiche aufweist;
Fig. 15b eine schematische Seitenschnittansicht der Halbleiterstruktur aus Fig. 15a in einer Schnittebene aus Fig. 15a;
Fig. 16a eine schematische Aufsicht auf eine Halbleiterstruktur gemäß einem Ausführungsbeispiel;
Fig. 16b eine schematische Seitenschnittansicht der Halbleiterstruktur in einer Schnitt ebene aus Fig. 16a;
Fig. 17a eine schematische Draufsicht auf eine Halbleiterstruktur, die beispielsweise basierend auf der Halbleiterstruktur aus Fig. 15a oder 16a, bei der eine Bildung des Oxidmaterials an Seitenwänden der Halbleiterstruktur ausgeführt ist;
Fig. 17b eine schematische Seitenschnittansicht der Halbleiterstruktur aus Fig. 17a in einer Schnittebene;
Fig. 18a eine schematische Draufsicht auf eine Halbeiterstruktur gemäß einem weiteren Ausführungsbeispiel;
Fig. 18b eine schematische Seitenschnittansicht der Halbleiterstruktur aus Fig. 18a in einer Schnittebene;
Fig. 19 ein schematisches Ablaufdiagramm eines Verfahrens gemäß einem Ausfüh rungsbeispiel des zweiten Aspekts;
Fig. 20 eine schematische Seitenschnittansicht einer Anordnung, die beispielsweise während der Ausführung des Verfahrens aus Fig. 19 erhalten werden kann; Fig. 21 ein schematisches Ablaufdiagramm eines Verfahrens gemäß einem Ausführungsbeispiel des dritten Aspekts; und
Fig. 22 eine schematische Seitenschnittansicht einer Anordnung gemäß einem Ausführungsbeispiel des dritten Aspekts, die beispielsweise erhalten werden kann, wenn das Verfahren aus Fig. 21 ausgeführt wird.
Bevor nachfolgend Ausführungsbeispiele der vorliegenden Erfindung im Detail anhand der Zeichnungen näher erläutert werden, wird darauf hingewiesen, dass identische, funktionsgleiche oder gleichwirkende Elemente, Objekte und/oder Strukturen in den unterschiedlichen Figuren mit den gleichen Bezugszeichen versehen sind, so dass die in unterschiedlichen Ausführungsbeispielen dargestellte Beschreibung dieser Elemente untereinander austauschbar ist bzw. aufeinander angewendet werden kann.
Nachfolgend beschriebene Ausführungsbeispiele werden im Zusammenhang mit einer Vielzahl von Details beschrieben. Ausführungsbeispiele können jedoch auch ohne diese detaillierten Merkmale implementiert werden. Des Weiteren werden Ausführungsbeispiele der Verständlichkeit wegen unter Verwendung von Blockschaltbildern als Ersatz einer Detaildarstellung beschrieben. Ferner können Details und/oder Merkmale einzelner Ausführungsbeispiele ohne Weiteres mit einander kombiniert werden, solange es nicht explizit ge genteilig beschrieben ist.
Nachfolgende Ausführungsbeispiele beziehen sich auf das Erzeugen einer Porenstruktur in einem Halbleitersubstrat, insbesondere einem Halbleitermaterial des Halbleitersubstrats. Anders als die eingangs geschilderten Anwendungen werden die Porenstrukturen vorliegend dafür genutzt, um Freiräume bzw. Kavitäten freizulegen, die beispielsweise einen Spalt zwischen Elektroden von NED-Aktuatoren (NED = Nanoscopic Electrostatic Drive, nanoskopischer elektrostatischer Antrieb) bilden können. Ausführungsbeispiele sind jedoch hierauf nicht beschränkt, sondern können auch auf Freiräume zu beliebigen anderen Zwe cken verwendet werden, etwa Pumpkavitäten, Sensorfreiräume oder dergleichen.
Ausführungsbeispiele der vorliegenden Erfindung beziehen sich dabei auf die Verwendung von Ätzvorgängen zum Erzeugen von Poren. Insbesondere ist hierfür das photo-elektrochemische Ätzen (photo electrochemical etching - PECE) relevant. Hierbei handelt es sich um einen elektrochemischen Prozess, der an einer Elektrolyt-Silizium-Schnittstelle stattfindet. Der Elektrolyt ist beispielsweise eine Flusssäure(HF)-basierte Lösung. Als Lösungsmittel können Wasserlösungsmittel oder organische Lösungsmittel verwendet werden.
Anwendungsgebiete von PECE sind beispielsweise das Elektropolieren (gleichmäßige Auflösung von Si) oder Porenbildung (Porenbildung in Silizium, d. h., es findet nur eine lokale Si-Auflösung statt). Im Rahmen der vorliegenden Ausführungsbeispiele ist insbesondere die Porenbildung zu betrachten. Ausführungsbeispiele unterscheiden drei Haupttypen von Poren, die innerhalb des PECE-Verfahrens erzeugt werden können:
• Nanoporen mit einem Durchmesser von ca. 1 bis 10 nm
• Mesoporen mit einem Durchmesser von ca. 10 nm bis 50 nm und
• Makroporen mit einem Durchmesser von ca. 0,05 pm bis ca. 20 pm.
Obwohl auch andere Poren für erfindungsgemäße Ausführungsbeispiele verwendet werden können, sind für die beschriebenen Anwendungen auf auslenkbaren Elementen/NED- Aktuatoren die Herausbildung von Makroporen besonders interessant. Die Wachstumspositionen der Makroporen können beispielsweise durch Lithographie oder durch Selbstorganisation (beispielsweise ohne Lithographie) gestaltet werden.
Für ein stabiles Wachstum von Makroporen sind Nachbarn wünschenswert oder gar erforderlich. Das heißt, eine stabile Pore allein (ohne Nachbarporen) ist sehr schwer zu ätzen. Andererseits sind mehrere Poren nebeneinander, das heißt, in einer Nachbarschaft, etwa als ein oder mehrere Reihen (Array) von stabilen Poren leicht zu erhalten. Die Poren innerhalb der Anordnung (ursprüngliche Poren/Trench) werden stabil erhalten. Die Poren am Rand der Anordnung (Dummy-Poren/T rench) können Instabilitäten wie die zuvor genannten Porenäste aufweisen. Das stabile Wachstum der Poren wird durch den Raumladungs bereich (SCR) gewährleistet, der an der Elektrolyt-Silizium-Grenzfläche gebildet wird.
Die Porenwanddicke kann dabei beispielsweise dem Doppelten einer Breite des Raumladungsbereichs entsprechen. Dabei können Poren in einer Draufsicht einen runden oder nahezu quadratischen Querschnitt aufweisen.
Ausführungsbeispiele beziehen sich auf die Implementierung von Poren in einem Halbleitermaterial. Hierfür können Halbleiter-Wafer verwendet werden, beispielsweise umfassend ein Silizium-Material, ein Galliumarsenid-Material oder andere Halbleitermaterialien. Beispielhaft beziehen sich nachfolgende Ausführungsbeispiele auf Silizium-Wafer, die beispielsweise p-dotiert oder n-dotiert sein können.
Fig. 1 zeigt ein schematisches Ablaufdiagramm eines Verfahrens 100 gemäß einem Aus führungsbeispiel, insbesondere des ersten Aspekts. Ein Schritt 110 umfasst ein Bereitstellen eines Halbleitersubstrats, das ein Halbleitermaterial umfasst. Da Substrat kann beispielsweise eine Dicke aufweisen, die zumindest 75 pm beträgt und auch größer als 100 pm sein kann. Beispielsweise kann die Dicke zumindest 200 pm oder zumindest 300 pm aufweisen, etwa 725 pm. Die Dicke kann in Abhängigkeit der Diffusionslänge in dem verwendeten Material gewählt werden und beispielsweise höchstens 2000 pm, höchstens 1500 pm oder höchstens 1000 pm betragen.
Ein Schritt 120 umfasst ein Ausführen eines Ätzprozesses, um in dem Halbleitersubstrat eine Porenstruktur mit einer Vielzahl von Poren zu erzeugen. Hierzu kann beispielsweise das erläuterte PECE-Verfahren genutzt werden. Ein Schritt 130 umfasst ein Oxidieren des Halbleitermaterials, so dass an Porenoberflächen der Vielzahl von Poren ein Halbleiteroxidmaterial entsteht, das benachbarte Poren der Porenstruktur verbindet. Das Oxidieren kann beispielsweise thermisch mit geeigneter Temperatur erfolgen, beispielsweise in einem T emperaturbereich ab 1000 °C. Ein Schritt 140 des Verfahrens umfasst ein Entfernen des Halbleiteroxidmaterials, so dass die benachbarten Poren miteinander verbunden werden und so dass eine Kavität in den verbundenen Poren entsteht. Für das Entfernen des Halbleiteroxidmaterials kann ein für das jeweilige Oxidmaterial selektives Ätzverfahren genutzt werden, beispielsweise unter Verwendung von Flusssäure (flüssig oder aus der Gasphase) oder anderer Ätzmittel.
Durch das Erzeugen von Poren im Schritt 120 kann somit eine Defektstruktur in dem Halb leitermaterial erzeugt werden, das als Ausgangspunkt für die Bildung eines miteinander verbundenen Oxid-Bereichs im Schritt 130 verwendet werden kann. Das spätere Herauslösen des Halbleiteroxidmaterials im Schritt 140 ermöglicht dann die Erzeugung einer Kavität in dem Haibleitersubstrat. Vorteilhaft daran ist, dass durch die geringen Abmessungen der Poren der Porenstruktur die Möglichkeit entsteht, entsprechend tief in das Halbleitersubstrat einzudringen und somit eine vertikale (bezogen auf die Substratoberfläche senkrecht) Ausgangsfläche für die Oxidierung zu schaffen, die dann das leicht zu entfernende Oxid bereitstellt. Alternativ oder zusätzlich zum Verbinden der Poren miteinander zum Erzeugen der Kavität, kann das Verfahren auch so ausgeführt werden, dass basierend auf der lokal unterschiedlichen Porosität in voneinander verschiedenen Strukturbereichen des Halbleitersubstrats Halbleitermaterial mit unterschiedlicher effektiver Materialstärke senkrecht zu einer Porenrichtung der Vielzahl von Poren verbleibt. Ein derartiges Verfahren zum Herstellen einer Halbleiterstruktur mit einer Kavität umfasst bspw. folgende Schritte:
Bereitstellen eines Halbleitersubstrats, das ein Halbleitermaterial umfasst;
Ausführen eines Ätzprozesses, um in dem Halbleitersubstrat eine Porenstruktur mit einer Vielzahl von Poren zu erzeugen, so dass eine Porosität der Porenstruktur lokal in dem Halbleitersubstrat variiert; so dass basierend auf der lokal unterschiedlichen Porosität in voneinander verschiedenen Strukturbereichen des Halbleitersubstrats Halbleitermaterial mit unterschiedlicher effektiver Materialstärke senkrecht zu einer Porenrichtung der Vielzahl von Poren verbleibt.
Eine hiermit hergestellte Halbleiterstruktur kann Folgendes aufweisen: ein Halbleitersub strat, das ein Halbleitermaterial umfasst; und eine in dem Halbleitersubstrat gebildeten Ka vität, die mittels einer Porenstruktur erzeugt ist. Basierend auf einer lokal unterschiedlichen Porosität in voneinander verschiedenen Strukturbereichen des Halbleitersubstrats ist Halbleitermaterial mit unterschiedlicher effektiver Materialstärke senkrecht zu einer Porenrichtung der Vielzahl von Poren angeordnet.
Die Wände der Kavitäten können dabei stark durch die Porenform modulieret sein und deshalb von einer glatten Form abweichen. Diese starke Modulierung wird bleiben selbst wenn in einigen Bereichen die Poren komplett verschwinden werden, etwa durch Herauslösen von Material. Die verbleidenden Si-Stege (z. B. NED-Elektroden in den Bereichen 26 in Fig. 8a) können teilweise oder komplett in Si02 eingebettet sein, zweidimensional aber auch dreidimensional. Eine Entfernung von Si02 kann auch die Isolation zwischen (z.B. zwischen NED Elektroden) zerstören.
Fig. 2a zeigt eine schematische Aufsicht auf einen Teil eines Halbleitersubstrats 12, wie es beispielsweise für den Schritt 110 verwendet werden kann. In dem Halbleitersubstrat 12 ist eine Pore 14s erzeugt, das bedeutet, eine Öffnung in einer Hauptseite 12A des Halbleitersubstrats 12, die sich entlang einer Tiefenrichtung z erstrecken kann, etwa wenn die Hauptseite 12A parallel zu einer x/y-Ebene im Raum angeordnet ist.
Beispielhaft ist lediglich eine einzige Pore 14s dargestellt, um die nachfolgenden Erläuterungen zu unterstützen. Durch Ausführen des Ätzprozesses im Schritt 120 kann eine Vielzahl von Poren in dem Halbleitersubstrat 12 erzeugt werden.
Das Ausführen des Ätzprozesses im Schritt 120 kann zum Bilden eines Raumladungsbereichs 16 um die Pore 14s herum und in dem Halbleitersubstrat 12 führen. Der Raumladungsbereich 16 kann somit als ein sich ebenfalls entlang der Tiefenrichtung z erstreckender Bereich in dem Halbleitersubstrat 12 verstanden werden, in dem wenig oder keine freien Ladungsträger vorhanden sind. Der Raumladungsbereich kann basierend auf einem zur Ätzung der Pore anliegenden elektrischen Potential erhalten werden, so dass bspw. die Raumladungszone während der Ätzung der Pore 14s vorhanden ist, weil eine Spannung über das Elektrolyt-Si Interface anliegt, und anschließend wieder abgebaut wird.
Fig. 2b zeigt eine schematische Aufsicht auf das Halbleitersubstrat 12 aus Fig. 2a, bei dem mittels des Schritts 130 ausgehend von einer Seitenwand 14A der Pore 14s Oxidmaterial 18 in dem Halbleitersubstrat 12 erzeugt ist. Beispielhaft ragt das Oxidmaterial 18 nicht über den Raumladungsbereich 16 hinaus, es ist jedoch ebenfalls möglich, dass das Oxidmaterial 18 die Grenzen des Raumladungsbereichs 16 erreicht oder überschreitet. Die Darstellung des Raumladungsbereichs ist dabei beispielhaft zu verstehen, da zur Oxidation das zur Ätzung verwendete Potential nicht anliegt ünd somit die Raumladungszone nicht ausgebil det ist. In Fig. 2b ist dennoch erkennbar, dass das Oxidmaterial 18 in Bereichen ausgebildet werden kann, die vollständig im Bereich der Raumladungszonen liegen, das Gebiet aber auch vollständig ausfüllen kann oder gar überragen kann. Im ersten Fall, wenn das Oxidmaterial 18 < Raumladungsbereich 16, dann bleibt später zwischen den Poren noch Si- Material; wenn Oxidmaterial 18 > Raumladungsbereich 16, dann bleibt ggf. kein Si zwischen den Poren. Beide Fälle können im gleichen Substrat an lokal unterschiedlichen Stellen erzeugt werden, etwa um NED-Aktuatoren herzustellen.
Fig. 2c zeigt eine schematische Aufsicht auf die Halbleiterstruktur 12 aus Fig. 2b, bei der der Schritt 140 zumindest teilweise ausgeführt ist. Hierdurch wird das Oxidmaterial 18 aus Fig. 2b zumindest teilweise entfernt, so dass beispielhaft noch verbleibendes Oxidmaterial 18‘ verbleibt. Hierdurch wird eine Abmessung der Pore 14s in der x/y-Ebene, etwa ein Durchmesser oder eine Kantenlänge, vergrößert, was in einer Pore 14a resultieren kann.
Fig. 2d zeigt eine schematische Aufsicht auf das Halbleitersubstrat 12 aus Fig. 2c, bei dem der Schritt 140 erneut oder weiterhin ausgeführt wird, um eine Pore 14b zu erhalten, die gegenüber der Pore 14a weiter vergrößert ist, indem das verbleibende Oxidmaterial 18' ebenfalls entfernt ist.
Das bedeutet, es ist möglich, das Oxidmaterial 18 aus Fig. 2b ganz oder teilweise zu entfernen, wobei die Entfernung des Oxidmaterials zu einer Vergrößerung der ursprünglich erzeugten Pore 14s führen kann. Eine vollständige Entfernung des Oxidmaterials gemäß der Fig. 2d kann eine einfache Prozessführung ermöglichen, insbesondere unter Verwendung eines selektiven Ätzprozesses.
Fig. 3 zeigt eine schematische Aufsicht auf das Halbleitersubstrat 12, in welchem gemäß einem Ausführungsbeispiel eine Vielzahl von Poren 14i bis 144 erzeugt ist. Jede der Poren 14i, 142, 143 und/oder 144 kann beispielsweise eine Pore 14a gemäß Fig. 2c odereine Pore 14b gemäß Fig. 2d darstellen. Beispielhaft ist verbliebendes Oxidmaterial 18i bis 184 dargestellt, welches die Poren 14i bis 14 ummantelt, mittels des Schritts 140 und in Übereinstimmung mit der Fig. 2d jedoch auch entfernt sein kann. Die Raumladungsbereiche 16i, 162, I 63 und 164 sind dabei lediglich zur Erläuterung dargestellt, sind aber während der Oxidation abgebaut.
Die Porenstruktur, die mittels des Schritts 120 erzeugt wird, kann beispielsweise Poren 14si bis 14S4 erzeugen, die benachbart zueinander sind, sich jedoch nicht berühren oder überschneiden. Bei Überlapp des assoziierten Raumladungsbereichs 161 bis 164 während des Ätzens kann jedoch ein stabiles Porenwachstum erhalten werden. Mittels des späteren Oxi dierens im Schritt 130, so dass das entstehende Halbleiteroxidmatehai benachbarte Poren verbindet, und mittels Entfernens dieses Halbleiteroxidmaterials können Hohlräume der Poren verbunden werden, so dass eine gemeinschaftliche Kavität 22 erhalten wird.
Fig. 4 zeigt ein schematisches Ablaufdiagramm eines Verfahrens 400 gemäß einem Ausführungsbeispiel. Das Verfahren 400 umfasst einen Schritt 405, bei dem ein Bereitstellen eines Halbleitersubstrats erfolgt, wobei das Halbleitersubstrat ein Halbleitermaterial umfasst. Bei dem Schritt 405 kann es sich um den Schritt 110 handeln. Mittels optionaler Schritte 410, 415, 420, 425 und 430 kann eine Position von später erzeugten Poren exakt auf dem Halbleitermaterial vordefiniert werden. Alternativ kann auch eine Selbstorganisation der Position der Poren verwendet werden, etwa wenn die Schritte 410 bis 430 nicht ausgeführt werden.
Ein Schritt 410 umfasst ein Aufbringen einer Hartmaske auf das Halbleitersubstrat. Die Hartmaske kann beispielsweise Siliziumoxid umfassen. Die Hartmaske kann zum Schutz der Siliziumoberfläche vor dem im nächsten Verfahrensschritt 415 aufgebrachten Lacks dienen.
Im Schritt 415 erfolgt ein Aufbringen eines photoempfindlichen Lacks auf die Hartmaske. Bei dem photoempfindlichen Lack kann es sich um einen Positivlack oder um einen Negativlack handeln. Das bedeutet, der Lack kann ausgebildet sein, um bei einer Belichtung eine Aushärtung auszuführen (Negativlack) oder um bei Belichtung die Löslichkeit zu erhöhen (Positivlack).
Im Schritt 420 kann eine lokalselektive Entwicklung des photoempfindlichen Lacks erfolgen, um Probenpositionen der Porenstruktur zu definieren. Für die lokalselektive Entwicklung kann eine geeignete Beleuchtung oder Strahlung gewählt werden, beispielsweise ultraviolettes Licht.
Die lokalselektive Entwicklung des photoempfindlichen Lacks kann durch eine lokale Abschottung bereitgestellt werden, so dass nur die Bereiche belichtet werden, an denen der Lack aushärtet bzw. aufgelöst werden soll. Die Anordnung der Keimzellen der Poren, die mittels der Belichtung definiert werden können, kann dabei so gewählt werden, dass für jeden der unterschiedlichen Materialbereiche eine eigene Porosität (Porendurchmesser und/oder Porenabstand) bereitgestellt wird.
In anderen Worten kann die lokalselektive Entwicklung in Übereinstimmung mit dem gewählten Typ des Lacks erfolgen, so dass beispielsweise eine lokale Abschottung so ausgeführt wird, dass nur die Bereiche belichtet werden, an denen der Lack ausgehärtet bzw. aufgelöst werden soll. Durch die Definition der Porenpositionen der Porenstruktur mittels einer lokalselektiven Entwicklung kann darüber hinaus auch eine in verschiedenen Bereichen des Halbleitersubstrats unterschiedliche Porosität (Dichte- bzw. Flächenverteilung der Poren im Halbleitersubstrat) erhalten werden. So können für unterschiedliche Bereiche im Halbleitersubstrat sowohl unterschiedliche Porendurchmesser als auch ein unterschiedlicher Porenabstand festgelegt werden, wobei diese Festlegung bereichsindividuell oder gruppenweise erfolgen kann.
Im Schritt 425 erfolgt eine lokalselektive Entfernung der Hartmaske in Bereichen der definierten Porenposition. Das bedeutet, die im Schritt 410 aufgebrachte Hartmaske kann durch Bereiche des Lacks hindurch erfolgen, die belichtet bzw. unbelichtet geblieben sind.
Im Schritt 430 erfolgt ein Erzeugen von Keimzellen an vordefinierten Porenpositionen für eine nachfolgende Porenbildung. Das bedeutet, zumindest eine, mehrere oder alle der vor definierten Porenpositionen aus dem Schritt 420 und/oder 425 werden dafür verwendet, um eine für eine Porenbildung geeignete Keimzelle zu erzeugen. Hierfür erfolgt beispielsweise ein Trockenätzen der beschichteten Siliziumoberfläche, um lokal Siliziumoxid zu entfernen. Das bedeutet, an Stellen, an denen die Hartmaske entfernt wurde, kann das Halbleitersubstrat für eine nachfolgende Porenätzung freigelegt werden. Die Keimzellen können in be liebiger Form erzeugt werden. Beispielsweise können pyramidenförmige oder anders ge formte Keimzellen erzeugt werden. Bspw. können auch kegelförmige Keimzellen erzeugt werden. Für die Bildung der Keimzellen kann beispielsweise TMAH (Tetramethylamonni- umhydroxid) oder KOH (Kaliumhydroxid) oder Mischungen hieraus verwendet werden.
Das Verfahren 400 umfasst einen Schritt 435, bei dem ein Beaufschlagen der Chipoberfläche (Vorderseite, beispielsweise Hauptseite 12A) mit Flusssäure erfolgt. In einem Schritt 440 erfolgt eine Ätzung der Poren durch Rückseitenbeleuchtung, die beispielsweise Ladungsträger in dem Halbleitermaterial erzeugen kann, die in Kombination mit der Flusssäure des Schritts 435 zur Ausbildung der Poren führen kann. Das bedeutet, die Schritte 435 und 440 können gemeinsam den Schritt 120 des Verfahrens 100 implementieren. Die Schritte 435 und 440 können durch andere geeignete Schritte zur Porenätzung substituiert werden. Der Schritt 435 kann in einer HF-Ätzanlage ausgeführt werden. Der Schritt 440, der gleichzeitig mit dem Schritt 435 erfolgen kann, kann somit eine Ätzung der maskierten Oberfläche des bereitgestellten Substrats durch Rückseitenbeleuchtung umfassen. Für die Rückseitenbeleuchtung kann eine Energie für das Substrat bereitgestellt werden, die größer ist als die Bandlücke des Halbleitermaterials, etwa 1,1 eV bei Silizium. Durch die Absorption des Lichts an der Waferrückseite können Löcher bzw. Defektelektronen in dem Halbleitermaterial erzeugt werden, die durch den Wafer hindurch zur Ätzfront diffundieren können. Dort können sie an den Porenspitzen für den Ätzprozess verbraucht werden. An der Elektrolyt-Halbleiter-Grenzfläche können Raumladungszonen (RLZ) gebildet werden. Dies kann dazu führen, dass Bereiche zwischen den gebildeten Poren mit Raumladungszonen gefüllt sind, so dass daher an den Porenwänden keine Auflösung/Ätzung im Rahmen der Porenätzung stattfindet. In einem Schritt 445 erfolgt eine erste Oxidierung (was nicht zwangsläufig die allererste Oxidierung im Rahmen des Verfahrens bedeutet). Der Schritt 445 kann beispielsweise dem Schritt 130 entsprechen.
In einem Schritt 450, der beispielsweise dem Schritt 140 entspricht, erfolgt eine Entfernung des Siliziumoxids, so dass durch Poren gebildete Hohlräume miteinander verbunden werden.
In einem optionalen Schritt 460 erfolgt ein erneutes Oxidieren, was mit ähnlichen oder gleichen Prozessparametern erfolgen kann, wie das Oxidieren im Schritt 445 und/oder 130. Hierdurch können Isolationsschichten an den verbleibenden Porenwänden erzeugt werden, insbesondere zur elektrischen Isolation.
Fig. 5a zeigt eine schematische Aufsicht auf ein Halbleitersubstrat 12 gemäß einem Ausführungsbeispiel, das beispielsweise durch Ausführen des Schritts 120 und/oder der Schritte 435/440 erhalten werden kann. Das Halbleitersubstrat ist beispielsweise ein <100> Siliziumsubstrat. Das Halbleitersubstrat 12 weist eine Vielzahl von Poren 14i bis 14n auf. Die Poren 14i bis 14n in unterschiedlichen Bereichen 24i, 242, 243a, 243b, 244, 245a und 245b kann die Porenstruktur eine unterschiedliche Porosität aufweisen. Die Porenstruktur bzw. die einzelnen Poren können dabei durch Ausführen des beschriebenen Ätzprozesses erhalten werden, der beispielsweise ein Ausführen eines photo-elektrochemischen Ätzprozesses umfasst. Der Ätzprozess kann dabei so erfolgen, dass in dem Halbleitermaterial innerhalb der Porenstruktur über die lokal variierende Porosität eine zusammenhängende Raumladungszone entsteht, die das Halbleitermaterial (innerhalb der Porenstruktur) teil weise oder vollständig ausfüllt. Zwar ist ein vollständiges Ausfüllen, das bedeutet, eine 100%ige Überlappung der Raumladungszonen einzelner Poren, möglich, jedoch nicht notwendig. Eine 100%ige Überlappung kann es ermöglichen, Seitenporen komplett zu unter drücken. Es ist aber möglich, dass aus bestimmten Gründen (beispielsweise eine Vergrößerung der Porenoberfläche) kleine Seitenporen erlaubt oder gar gewünscht sind. In einem solchen Fall kann die Überlappung reduziert werden, sogar auf null, das heißt, es erfolgt keine Überlappung. In diesem Fall kann der Abstand zwischen den Raumladungszonen jedoch immer noch gering gehalten werden, beispielsweise, kleiner als 50% der Abmessung der Raumladungszone. Bei steigendem Abstand kann eine Größe der Seitenpore sich vergrößern und gegebenenfalls unkontrollierbar werden, so dass es wünschenswert ist, im Falle eines fehlenden Überlapps den Abstand zumindest im Bereich von weniger oder gleich 50% einer Abmessung der Raumladungszone zu erhalten.
Eine unterschiedliche Porosität kann beispielsweise unterschiedliche Porendurchmesser/Kantenlängen umfassen, wie es beispielsweise für Porendurchmesser D3 im Gebiet 243b und D4 im Gebiet 244 dargestellt ist. Alternativ oder zusätzlich kann sich die Porosität auch auf Abstände A3 und/oder A4 beziehen, etwa Abstände zwischen Porenmittelpunkten. Das bedeutet, eine unterschiedliche Porosität umfasst zumindest eines aus einem unter schiedlichen Porendurchmesser/Porenkantenlänge und einem Porenabstand.
Durch die unterschiedliche Porosität können unterschiedliche Bereiche eines späteren MEMS bzw. einer späteren Halbleiterstruktur definiert werden. So können enger aneinander gerückte Poren und/oder größere Poren genutzt werden, um Bereiche einer späteren Kavität zu definieren, etwa in den Bereichen 24i, 243a und 243b. In anderen Bereichen, etwa den Bereichen 242 und 244 kann die Porosität so gewählt werden, dass ungeachtet der dennoch vorhandenen Poren ein stabiles Porenwachstum erhalten werden kann, das be deutet, dass sich beispielsweise die Raumladungszonen überlappen.
Eine Porenrichtung, das bedeutet, die Richtung, in der die Pore 14 hauptsächlich erzeugt wird, ist beispielsweise parallel zurz-Richtung. Die Porosität der Porenstruktur, das bedeutet, der Gesamtzahl an Poren, kann lokal variieren, das bedeutet, in unterschiedlichen Be reichen können unterschiedliche Abstände zwischen Poren und/oder Porendurchmesser realisiert sein.
Obwohl die Poren als einen runden Querschnitt aufweisend dargestellt sind, können sie alternativ einen leicht elliptischen Querschnitt (Verhältnis Hauptachse zu Nebenachse 1:1,3, 1:1 ,2 oder weniger, etwa 1:1,1) aufweisen. Alternativ können die Poren einen in etwa quadratischen Querschnitt aufweisen. Durch Verbinden mehrerer Poren zu einer Kavität kann diese einen Querschnitt parallel zu einer Substratebene, das bedeutet, parallel zur x/y-Ebene aufweisen, die von einem quadratischen oder runden Querschnitt verschieden ist.
Das Halbleitersubstrat 12 weist dabei bevorzugt ein Halbleitermaterial auf, das dotiert ist, etwa n-dotiert oder p-dotiert und dadurch elektrisch leitfähig gebildet ist. Ein zu realisierender Porendurchmesser kann basierend auf der elektrischen Leitfähigkeit bzw. dem elektri schen Widerstandswert eingestellt werden. So kann ein Wert von bspw. 1-5 Ohm*cm für kleinere Poren (1-4 pm Porendurchmesser) verwendet werden, ein größerer Wert von 800 - 1000 Ohm*cm für größere Poren (etwa 10-12 miti Porendurchmesser).
Fig. 5b zeigt eine schematische perspektivische Ansicht zumindest eines Ausschnitts des Halbleitersubstrats 12 aus Fig. 5a.
In anderen Worten zeigen die Fig. 5a und 5b ein Bauteil, das ein Substrat 12 umfasst, wie es beispielsweise nach dem Verfahrensschritt des Ätzens erhalten werden kann. Dargestellt sind Bereiche mit unterschiedlichen Dichten der Porosität. Ein erster Bereich von Porositäten ist gekennzeichnet durch eine erste Pore 14 im Substrat, die einen diskreten Abstand zur nächsten Pore gleicher Art aufweist. Der erste Bereich von Porositäten umgibt einen zweiten Bereich von Porositäten, der durch eine zweite Pore im Substrat gekenn zeichnet ist. Die zweite Pore weist einen diskreten Abstand zu einer nächsten Pore gleicher Art auf, der kleiner ist als der Abstand zweier erster Poren zueinander. Der Bereich der zweiten Pore umfasst einen dritten Bereich Porositäten mit jeweiligen Poren, wobei der Abstand der Poren zweiter Art zu den Poren dritter Art in einer ersten Richtung größer ist als der Abstand der Poren dritter Art zueinander.
Fig. 6a zeigt eine schematische Aufsicht auf das Halbleitersubstrat 12, welches nach dem Zustand in Fig. 5a oxidiert wurde, beispielsweise durch Ausführen des Schritts 130 oder des Schritts 445. Hierdurch können Bereiche umfassend Oxidmaterial 18 in den jeweiligen Poren erhalten werden, beispielsweise das Oxidmaterial 18i im Bereich der Pore 14i. Die Oxidation kann dabei dazu führen, dass ein zunächst verfügbarer Hohlraum der Pore verengtwird und/oder dass Halbleitermaterial welches den Hohlraum umschließt umgewandelt wird. Das Oxidmaterial wird bspw. durch Umwandlung bzw. Umformung des Halbleitermaterials des Halbleitersubstrats 12 erhalten und erstreckt sich deshalb auch in Gebiete des Halbleitersubstrats 12, die zuvor unoxidiert waren. Die Oxidierung kann dabei so ausgeführt werden, dass das Halbleiteroxidmaterial benachbarte Poren der Porenstruktur verbindet, wie es beispielsweise in den Bereichen 24i, 243a oder 243b dargestellt ist. In anderen Bereichen, etwa dem Bereich 242 oder 244 ist der Abstand zwischen den Poren so groß, dass Halbleitermaterial zwischen dem jeweilig gebildeten Oxidmaterial verbleibt.
Anders als in der schematischen Darstellung der Fig. 2b ist dargestellt, dass die Oxidation auch zu einer Bildung von Oxidmaterial 18 im Bereich eines vorherigen Porenhohlraums führen kann. Bei Si-Oxidation z. B. einer Oxidschicht mit exemplarisch 1 pm Dicke (Abmes sung senkrecht zur axialen Porenerstreckungsrichtung) wird bspw. nur ein Anteil (etwa 460 nm /46 %) Si konsumiert, d. h. eine Erstreckung des Oxidmaterials in das Substratmaterial hinein erreicht. D. h., 540 nm /54% Si02 kann in Richtung Porenzentrum wachsen, so dass der Hohlraum ganz oder teilweise okkupiert wird. Deshalb können die Schritte des Oxidierens und des Oxidätzens (etwa Schritte 130/140 oder Schritte 445/450) nicht nur einmalig, sondern optional auch in zumindest zwei Zyklen mehrfach ausgeführt werden, etwa abhängig vom Porendurchmesser. So kann bspw. auch mit kleinen Porendurchmessern gearbeitet werden (was vom Dotiergrad beeinflusst sein kann), die möglicherweise nur wenig Oxidbildung zulassen, bis der mittels der Porenätzung erzeugte Hohlraum mit Oxid material 18 gefüllt ist. Mittels Oxidätzung und erneuter Oxidation kann dieser Hohlraum schrittweise vergrößert werden.
Anders ausgedrückt kann das Oxidieren des Halbleitermaterials basierend auf der lokal variierenden Porosität der Porenstruktur so ausgeführt werden, dass in einem ersten Be reich der Porenstruktur, etwa dem Bereich 243a oder 243b oder dem Bereich 24i das Halbleitermaterial des Halbleitersubstrats 12 über eine Mehrzahl von Poren hinweg vollständig oxidiert wird. In einem anderen Bereich, etwa dem Bereich 242 kann dahingegen zwischen benachbarten Poren Material in einer Folge Oxid-Halbleitermaterial-Oxid angeordnet sein.
Fig. 6b zeigt eine schematische perspektivische Ansicht des Halbleitersubstrats 12 aus Fig. 6a.
In anderen Worten zeigen die Fig. 6a und 6b ein Bauelement, das das Substrat 12 nach dem Verfahrensschritt des Oxidierens zeigt. Dargestellt sind Bereiche mit unterschiedlichen Dichten der Porositäten. Im Vergleich zur Darstellung der Fig. 5a und 5b weisen die Poren nun eine Schicht auf, die durch die Oxidation von Silizium entstanden ist.
Fig. 7a zeigt eine schematische Aufsicht auf das Halbleitersubstrat 12 aus Fig. 6a nach Ausführung der Siliziumoxidentfernung, die beispielsweise durch Ausführen des Schritts 140 und/oder des Schritts 450 bewirkt werden kann. In Bereichen, in denen das Halbleiteroxidmaterial benachbarte Poren verband, etwa in den Bereichen oder Gebieten 24i, 243a oder 243b können entsprechende Kavitäten 22 erhalten werden, wie es beispielhaft für die Kavitäten 22i bis 22g dargestellt ist. Hierdurch kann im Bereich verbleibenden Halbleitermaterials selbiges mit unterschiedlicher Materialstärke parallel zur x/y-Ebene erhalten werden. Während das Gebiet 244 beispielsweise stabil genug ist, um als stabiles Trägersubstrat zu dienen, können Materialbereiche 26i und/oder 262 demgegenüber ausgedünnt sein, um beispielsweise als Elektroden zu dienen, aber dennoch eine vergleichsweise große Steifigkeit aufzuweisen. Andere Materialbereiche 263 und/oder 264 können demgegenüber weiter ausgedünnt werden, was zu einer weiter reduzierten Materialsteifigkeit führen kann. Hierdurch können beliebige Materialstärken erzeugt werden. Die jeweilige Material stärke basiert auf dem Anteil an Halbleitermaterial, welches nach Porenbildung, Oxidation und Entfernung des Oxids verbleibt. Durch geeignete Einstellung der Porosität sowie der weiteren Prozessparameter für die Oxidation und die Oxidentfernung kann eine präzise Einstellung dieser Parameter erhalten werden. Hierbei können die Verfahren jedoch so ausgeführt werden, dass beispielsweise die Oxidation sowie Oxidentfernung für alle Poren gleichmäßig erfolgt, so dass ein Haupteinstellparameter für verbleibende Material stärken in der Porosität liegt.
Basierend auf der lokal variierenden Porosität kann somit nach dem Entfernen des Halbleiteroxidmaterials in voneinander verschiedenen Strukturbereichen 24 Halbleitermaterial mit unterschiedlicher effektiver Materialstärke senkrecht zu der Porenrichtung verbleiben. Die Figuren 5a, 5b, 6a, 6b und 7a wurden so beschrieben, dass beispielsweise in den Be reichen 24 a und 243b ein zweidimensionales Array von Poren erhalten wird, deren Oxidmaterialien sich sowohl in x-Richtung als auch in y-Richtung überlappen oder berühren, so dass die zum Erhalt der Kavitäten 22i und 222 entfernten Materialien im Rahmen eines Ätzprozesses vollständig aufgelöst werden können.
Alternativ kann es zum Erhalt der Kavitäten 22i und 222 aber auch ausreichend sein, lediglich eine umlaufende Kavität zu erzeugen, die zum Herauslösen oder Herausfallen eines inneren Halbeitermaterials führt, welches aufgrund der umlaufenden Kavität keine Befestigung mehr am Bereich 244 erfährt. Vorteilhaft an dem kompletten Herausätzen/Auflösen ist dabei, dass keine Materialien in dem Prozessbecken oder der Anlage verbleiben, die durch das beschriebene Herausfallen von Strukturbereichen erhalten wird.
Fig. 7b zeigt eine schematische perspektivische Ansicht der Halbleiterstruktur aus Fig. 7a, wobei im Bereich der Kavitäten, beispielsweise der Kavitäten 22i und 222 eine in z-Richtung reichende Materialstärke des Halbleitermaterials 12 nicht dargestellt ist. Ein Aspektverhält nis, das beispielsweise eine Abmessung B einer Kavität, etwa der Kavität 22i in ein Verhältnis zu einer Tiefe T der Kavität entlang der z-Richtung setzt, etwa basierend auf der Formulierung T/B oder T:B kann größer sein als 30, insbesondere größer als 50 oder größer als 70, beispielsweise größer als 100, etwa 150. In anderen Worten zeigen die Fig. 7a und 7b ein Bauelement, das das Halbleitersubstrat 12 und ein auslenkbares Element umfasst und welches nach dem Verfahrensschritt des Oxidentfernens erhalten werden kann und damit das auslenkbare Element 46 aus dem Substrat herausgebildet ist. Das auslenkbare Element 46 ist durch die erste und zweite Elektrode 26i und 262, die mit dem umgebenden Substrat 12 durch eine erste und zweite Verbindung 245a und 245b stoffschlüssig verbunden. Ein bevorzugtes Ausführungsbeispiel ist in dieser Fig. dargestellt. Gemeint ist hierbei eine beidseitige Einspannung des auslenk baren Elements 46. Ausführungsbeispiele können aber auch Geometrien und Topologien für einseitig eingespannte auslenkbare Elemente aufweisen.
Fig. 8a zeigt eine schematische Aufsicht auf das Halbleitersubstrat 12 aus Fig. 7a, nachdem selbiges erneut oxidiert wurde, etwa durch Ausführen des optionalen Schritts 460. An den Rändern des Halbleitermaterials des Halbleitersubstrats 12 kann dadurch Oxidmaterial 18 gebildet werden. Diese können beispielsweise für die unverändert elektrisch leitfähigen Be reiche 26i und 262 elektrische Isolierungen bereitstellen, wobei basierend auf der lokal variierenden Porosität optional auch elektrisch isolierende Befestigungen gegenüber dem Trägersubstrat erzeugt werden können, etwa in den Bereichen 24sa und/oder 24sb- Dies kann dadurch erhalten werden, dass das in Fig. 7a dargestellte verbliebende Halbleitermaterial in diesen Bereichen eine Material stärke in x/y-Richtung aufweist, die im Rahmen der weiteren Oxidation vollständig in diesem lokalen Bereich in Oxid umgewandelt wird und dadurch eine elektrische Kontaktierung zu anderen umliegenden Substratbereichen unterbricht und mithin eine elektrische Isolierung bereitstellt. Dies kann auch im Bereich gewünschter elektrisch isolierender und an diskreten Bereichen vorliegender mechanischer Fixierungen zwischen den Elektrodenstrukturen der Bereiche 26i und 262 erfolgen, etwa im Bereich 242.
Das bedeutet, durch das Abwechseln von Oxidation/Oxidentfernung und gegebenenfalls Wiederholung zumindest eines dieser Schritte kann eine lokale Veränderung der Material stärke des Halbleitermaterials einerseits als auch eine veränderte Funktion des verbleibenden Materials andererseits erhalten werden. Während die Elektroden 26i und 262 elektrisch leitfähig sind, können andere Bereiche elektrisch isolierend gebildet sein.
Poren im Trägersubstrat, etwa die Pore 14i, können an dieser Stelle zumindest passive Funktionen aufweisen. So können die erläuterten Poren beispielsweise zu einer Gewichtsreduzierung beitragen, indem genug mechanische Stabilität im T rägersubstrat verbleibt, während das Material teilweise entfernt wird, was dem Leichtbaugedanken entspricht. Erzeugte Kavitäten 22i bis 22g können dabei gemein haben, dass sie in einer Substratebene, das bedeutet, parallel zur x/y-Ebene in einem Bereich entlang der z-Richtung, entlang dem Halbleitermaterial angeordnet sind, von verbleibendem Halbleitermaterial begrenzt sind, wobei sich dies auf unumgewandeltes als auch auf umgewandeltes (im Rahmen der Oxidation) Halbleitermaterial bezieht.
Das bedeutet, die Struktur gemäß Fig. 8a kann durch Ausführen eines Verfahrens erhalten werden, das ein erneutes Oxidieren des Halbleitermaterials, nach dem Entfernen des Halbleiteroxidmaterials, umfasst, um an Oberflächen verbleibenden Halbleitermaterials weiteres Oxidmaterial zu erzeugen, so dass das weitere Oxidmaterial einen ersten Strukturbereich des verbleibenden Halbleitermaterials und einen zweiten Strukturbereich des verbleibenden Halbleitermaterials elektrisch voneinander isoliert.
Dieses Verfahren kann beispielsweise ausgeführt werden, um ein MEMS herzustellen, bei dem der erste Substratbereich, etwa der Bereich 26i und der zweite Substratbereich, etwa der Bereich 262 elektrisch voneinander isolierte Elektroden sind.
Unter Bezugnahme auf die Fig. 5a kann die lokal variierende Porosität in beispielhaft fünf (alternativ mehr oder weniger) Bereichen 24i, 242, 243a/243b, 24 und 245a/245b definieren, an deren Grenzen die Porosität variiert. Das Verfahren kann so ausgeführt werden, dass in den Bereichen 24i und 243a/243b Kavitäten erzeugt werden, während in dem Bereich 242 elektrisch isolierendes Material erzeugt wird. Der Bereich 244 kann als tragende Struktur dienen. In dem Bereich 245a/245b können Elektroden herausgebildet werden, so dass die Elektroden mittels Kavitäten und isolierendem Material voneinander und von der tragenden Struktur beabstandet sind.
Fig. 8b zeigt eine schematische perspektivische Ansicht der Halbleiterstruktur aus Fig. 8a, wobei analog zu Fig. 7a die Ausdehnung des Oxidmaterials 18 in Tiefenrichtung z nicht dargestellt ist.
In anderen Worten zeigen Fig. 8a und Fig. 8b ein Bauelement umfassend das Substrat 12 und das auslenkbare Element 46 nach dem Verfahrensschritt der erneuten Oxidation. Dargestellt ist, dass in diesem Verfahrensschritt die Oberfläche des Siliziums erneut oxidiert ist und somit mit einer Isolationsschicht beschichtet ist. Gleichermaßen sind die Wandungen im Bereich der Kavitäten derart oxidiert, dass zwischen der ersten und der zweiten Elektrode eine isolierende Beabstandung gebildet ist, siehe Bereich 242.
Halbleiterstrukturen gemäß dem ersten Aspekt weisen somit eine Kavität auf, die in einem Halbleitersubstrat, das ein Halbleitermaterial umfasst, ausgebildet ist. Die Kavität ist mittels miteinander verbundener Poren einer Porenstruktur erzeugt.
Eine Aufgabenstellung der vorliegenden Erfindung ist es, Verfahren und Halbleiterstrukturen zu schaffen, die aus der elektrochemischen Makroporenätzung bestehen. Die entspre chenden Gebiete für die Herstellung von auslenkbaren Elementen sollen dabei so geschaf fen werden, dass Nano-e-Drive-Aktuatoren oder NED in Silizium mit hohen Aspektverhältnissen geschaffen werden.
Daraus sich ergebende Anforderungen, die mit dem ersten Aspekt gelöst werden, sind bei spielsweise, ein Verfahren zu schaffen, das unter Nutzung der elektrochemischen Makro porenätzung die notwendigen Gebiete für die Herstellung von auslenkbaren Elementen in Silizium mit hohen Aspektverhältnissen ermöglicht. Für die Herstellung eines auslenkbaren Elements, das der Nano-e-Drive-Technologie entspricht, können folgende Gebiete definiert werden:
1. Gebiet 1 (Bereich 24i): Gräben für den NED-Spalt (TO = Trench open, offener Gra ben), d. h., ein Graben mit einer durch NED-definierten Draufsichtform, die ein hohes Aspektverhältnis (etwa > 100) und mithin ein Aspektverhältnis größer als mit der
Bosch-Methode möglich aufweist und am Ende des Prozesses teilweise einen Luft spalt aufweist.
2. Gebiet 2 (Bereich 242): Gräben für die NED-Isolation zwischen den Elektroden (TI = Trench Isolation, Grabenisoloation): Gräben mit einer durch NED-definierten Draufsichtsform, die ein hohes Aspektverhältnis (etwa > 100) als mit der Bosch-Methode möglich aufweisen und am Ende des Prozesses teilweise oder komplett einem Isolierungsmaterial (z. B. Si02) gefüllt sind.
3. Gebiet 3 (Bereiche 243a und 243b): Gräben für die Definition der Form von NED- Balken (TR = Trenche, Gräben): Gräben mit einer durch NED definierten Draufsichtsform, die ein Aspektverhältnis aufweisen, das kleiner sein kann als zwischen den Elektroden, beispielsweise kleiner als 100. Der Abstand zwischen dem TR- Gebiet und den TO-TI-Gebieten kann dabei die NED-Elektroden definieren.
4. Gebiet 4 (Bereich 244): Bereiche auf dem Chip, die ohne oder nur teilweise ohne Poren gebildet werden und die als Chiprahmen oder Kontaktierung des Chips verwendet werden können.
5. Gebiet 5 (Materialbereich 26i und Materialbereich 262): NED-Elektroden, die elektrisch untereinander isoliert sind durch Gebiet 2 (Bereich 242).
Die mit dem ersten Aspekt gelöste Aufgabenstellung ist es, die Basis für mehrere Gebiete, in einer einzigen elektrochemischen Ätzung zu legen. Die endgültige Entstehung des aus lenkbaren Elements/NED wird dann durch nachfolgende Prozessierungsschritte ermöglicht. Dazu wird es ermöglicht, die Position von Poren oder Bohrungen so auf dem Werkstoff zu bestimmen, das am Ende des Prozesses die zwei oder mehrere, beispielsweise 5, Gebiete auf dem Chip entstehen und zu einem funktionsfähigen auslenkbaren Element führen, im vorliegenden Beispiel ein NED.
Das erfindungsgemäße Verfahren ist durch mehrere aufeinanderfolgende Verfahrensschritte gekennzeichnet. Zielstellung ist es, in einer Halbleiterschicht, die eine deutlich größere Dicke als 75 pm aufweist, Bereiche unterschiedlicher Porositäten zu erzeugen und in weiteren Verfahrensschritten Bereiche großer Porosität so auszubilden, dass Wandungen zwischen den Poren entfernt werden und ein NED-Aktuator erzeugt wird.
Unter Bezugnahme auf die Verfahren 100 und 400 und unter Verweis auf die in den Fig. 7a und 8a dargestellten Halbleiterstrukturen kann dabei ferner festgehalten werden, dass der Schritt 130 bzw. 445 zur Oxidierung als Ergebnis liefert, dass in den Gebieten 1 und 3 das Silizium zwischen den Poren komplett oxidiert wird, während in den Gebieten 2 und 4 Silizium zwischen den Poren (zur Definition des Gebiets 5) nur teilweise oxidiert wird, so dass Silizium verbleibt und eine Sandwich-Struktur aus Si02-Si-Si02 entsteht. Bei der Entfernung des Siliziums im Schritt 140 bzw. 450 kann das Ergebnis der Oxidentfernung so ausfallen, dass in den Gebieten 1 und 3 alles entfernt wird und nur Luft an der Stelle verbleibt. Zwischen den Gebieten 1 und 3 jedoch verbleibt Si und definiert das Gebiet 5 und kann so die NED-Elektroden abbilden. In den Gebieten 2 und 4 kann Si zwischen den Poren bestehen bleiben, wobei sich die Poren durch die Oxidierung und die Oxidentfernung verbreitert haben können. Durch das erneute Oxidieren im Schritt 460 kann das Siiiziumoxid im Gebiet 2 entstehen und als Isolationsschicht zwischen den NED-Elektroden wirken. Diese ermöglicht eine lokale Fixierung der Elektroden an diskreten Bereichen bei gleichzeitiger elektrischer Isolation. Dies kann auch als Trench Isolation (TI) bezeichnet werden. Das bedeutet, im Gebiet 2 ist möglicherweise kein Si in dotierter Reinform (bezüglich der elektrischen
5 Leitfähigkeit) zu finden bzw. derart umgewandelt, dass keine elektrische Leitfähigkeit mehr zwischen den Elektroden hergestellt wird, um Kurzschlüsse zu vermeiden. In den Gebieten 4 und 5 kann eine Mischung aus Si und S1O2 zum Bilden der NED-Elektroden verbleiben bzw. den Chiprahmen ausbilden.
10 Mit diesem Verfahren ist es möglich, alle fünf für derartig auslenkbare Elemente notwendige und oben genannte Gebiete zu definieren und herzustellen. Relevant ist hierbei, dass das Gebiet 1 (Luft) und 2 (Oxid) in einem hohen Aspektverhältnis hergestellt werden kann, das größer ist als 30, was durch den Stand der Technik hergestellt werden kann.
15 Makroporen werden normalerweise durch lithographische Prozesse in perfekt angeordneten Arrays strukturiert (z. B. kubisch oder hexagonale Anordnung). Grund dafür ist, dass diese Anordnung eine dicht gepackte „close-packed“ Porenstruktur ermöglicht, wie es beispielsweise in Fig. 9a und 9b dargestellt ist. Bei einer dicht gepackten Porenstruktur überlappen sich die Raumladungszonen der Poren am besten, so dass die Poren ohne Seiten¬
20 zweig aufwachsen können. In solchen Strukturen werden erfindungsgemäß ein, zwei oder mehrere Porenreihen weggelassen, wie es beispielsweise in Fig. 9c, die auf der Struktur gemäß Fig. 9a beruht oder Fig. 9d, die auf einer Struktur gemäß Fig. 9b beruht, dargestellt ist. Die Porenanordnung bzw. die Porenstrukturen gemäß Fig. 9c und Fig. 9d weisen eine Leerreihe 28 auf, die gegenüber der kubischen (Fig. 9a) oder hexagonalen (Fig. 9b) Anord¬
25 nung fehlende Poren definiert. Anstelle einer einzigen Leerreiche 28 können auch mehrere Leerreihen implementiert werden, wobei die Raumladungszonen noch überlappen können, ein Überlapp jedoch auch ausbleiben kann. Hierzu können Ausführungsbeispiele vorsehen, dass ein Abstand zwischen den Raumladungszonen im Bereich von maximal 0,5 x RLZ bleibt. Das bedeutet, in den in Fig. 9a und 9b dargestellten Strukturen können ein, zwei
30 oder mehr Porenreihen weggelassen werden. Hierdurch werden jedoch keine unterschiedlichen Porositäten gemäß der vorliegenden Erfindung erhalten, da der Porenabstand innerhalb der Struktur unverändert bleibt und ein mittels des Weglassens erzeugter zu großer Abstand zwischen den Poren zu den genannten Opferporen führt. Zudem ist ein Weglassen von Porenreihen gemäß Fig. 9c oder Fig. 9d nur in bestimmten Richtungen möglich, ohne
35 dass das Porenwachstum stark beeinflusst wird. Damit ist jedoch nicht einfach möglich, beliebige Formen, wie es bspw. für NED gewünscht ist, und wie es in Fig. 10 erläutert ist, zu erreichen.
Die bekannten Anordnungen und Strukturen gemäß den Fig. 9a und 9b sind für die erfin- dungsgemäßen ausdenkbaren Elemente nicht immer geeignet, weil die Effizienz der auslenkbaren Elemente stark von der Form der Gräben/Trenches und Si-Stege abhängig ist.
In anderen Worten zeigen die Fig. 9a und 9b Draufsichten auf einen Wafer. Aus dem Stand der Technik sind Closed-Packed-Strukturen unterschiedlicher Art bekannt, die in den Fig. 9a und 9b dargestellt sind.
Das heißt, für Nano-e-Drive-Anwendungen sind Trenche und Si-Stege mit einer beliebig definierbaren Form wünschenswert oder erforderlich, was erfindungsgemäß erreicht wird. Ausführungsbeispiele schlagen deshalb vor, beliebig definierbare Trenchformen dadurch zu erreichen, dass die Poren nicht mehr in dicht gepackten Strukturen durch lithographische Prozesse angeordnet werden, sondern stattdessen eine „quasi amorphe“ Anordnung der Poren verwendet wird.
Ein derartiges Konzept ist beispielhaft in den Fig. 10a, 10b und 10c dargestellt. Zum Layout einer Porenstruktur 30 mit einer Vielzahl von Poren 14 kann eine oder mehrere Einheitszellen 32 definiert werden. Im Beispiel der Fig. 10a werden beispielhaft drei Einheitszellen definiert, nämlich die Einheitszellen 32i, 322 und 323. Jede der Einheitszellen kann eine oder mehrere Proben 14 umfassen, wobei die Anzahl der Poren für jede Einheitszelle unabhängig gewählt werden kann.
Die Porosität jeder Einheitszelle kann dabei ebenfalls individuell gewählt werden, wobei es möglich aber nicht erforderlich ist, dass ein Porendurchmesser oder ein Porenabstand innerhalb derselben Einheitszelle 32 konstant ist. Beispielhaft kann jede Einheitszelle 32i, 322 oder 323 individuell und unabhängig von anderen Einheitszellen in derx/y-Ebene paral- lei zu der Substratebene orientiert sein. Beispielhaft sind die Einheitszellen 32i, 322und 323 parallel zur y-Richtung orientiert und damit parallel und optional kollinear zueinander angeordnet. Die Einheitszelle 32i ist dabei entlang der anderen Substratrichtung x versetzt zueinander in Wiederholungen 32i‘ angeordnet, wobei der Versatz entlang x mit einem zu sätzlichen Versatz entlang y einhergehen kann. Der Versatz der Wiederholungen 32i‘ ent- lang der x-Richtung kann dabei anhand von Versatzlinien 341 und/oder 342 definiert werden, wobei diese Versatzlinien die spätere Geometrie von verbleibendem Halbleitermaterial oder erzeugten Kavitäten zumindest teilweise beeinflussen kann.
Es wird deutlich, dass hier nicht einfach eine Reihe innerhalb der Porenstruktur weggelassen wird, sondern der porenfreie Bereich mittels eines konkreten Versatzes zu anderen Poren erzeugt wird. Anders ausgedrückt kann zumindest eine der Versatzlinien 34i bis 344 vom Verlauf einer Zeile, Spalte oder eines anderen regelmäßigen Verlaufs der Porenanordnung zueinander abweichen.
Im vorliegenden Ausführungsbeispiel sind die Einheitszellen 322 und 323 mit gleichem Versatz wie die Einheitszelle 32i angeordnet, so dass hierdurch bestimmte Versatzlinien 343 und 344 parallel zu den Versatzlinien 34i und 342 sind. Es ist jedoch ebenfalls möglich, dass Einheitszellen 322 und/oder 323 mit einem individuellen oder gruppenweise gleichem Ver satz verschoben werden, so dass die Versatzlinien 343 und/oder 344 nicht parallel zu den Versatzlinien 34i oder 342 sind oder, so dass zusätzliche Versatzlinien erzeugt werden.
Während Fig. 10a die Porenstruktur 30 nach der Ätzung der Poren, etwa basierend auf dem Schritt 120 oder der Schritte 435/440 zeigt, zeigt Fig. 10b die Porenstruktur 30 nach Ausführen der Oxidierung im Schritt 130 oder 445. Das Oxidmaterial 18 benachbarter Poren kann dabei überlappen, während aufgrund der Beanstandung von Einheitszellen Halbleitermaterial 12 zwischen den Einheitszellen (und deren Verschiebungen) verbleiben kann.
Fig. 10c zeigt eine schematische Aufsicht auf das Halbleitersubstrat 12 aus Fig. 10b, bei dem der Schritt 140 oder 450 ausgeführt wurde und so Kavitäten 22i, 222 und 223 erzeugt wurden. Durch die wiederholte Anordnung der Einheitszellen 32i, 322 und 323 entlang der Substratrichtung x bei gleichzeitiger Verschiebung entlang y (optional) kann somit eine Position verbleibenden Halbleitermaterials 12 präzise definiert werden. Ausführungsbeispiele sehen vor, dass entlang der Substratrichtung y benachbarte Einheitszellen höchstens soweit entlang der Substratrichtung x zueinander verschoben sind, dass die Raumladungszonen äußerster Poren 14x benachbarter Einheitszellen 32i/32i‘ einen Abstand von höchstens der Abmessung der zugehörigen Raumladungszone aufweisen, bevorzugt einen Abstand von höchstens 0,5 der Raumladungszone und besonders bevorzugt noch überlappen. Das bedeutet, die Raumladungszonen der Poren 14x der Einheitszellen 32i, und 32i‘ können beabstandet sein, wobei der Abstand höchstens den Betrag der Abmessung einer Raumladungszone aufweist, höchstens 0,5 hiervon beträgt oder null beträgt bzw. überlappt. Da der Versatz der Einheitszellen 322, und 32s individuell einstellbar ist, ist es auch möglich, dass die Abstände bzw. der Überlapp der Raumladungszonen zwischen den Einheitszellen variiert.
Bei einem gleichmäßigen Versatz (parallele Versatzlinien 34) ist es auch möglich, die Einheitszellen 32i, 322 und/oder 323 als gemeinsame Einheitszelle zu betrachten, bei der einzelne Poren eine lokal verschiedene Porosität (etwa Porenabstand) aufweisen.
In anderen Worten zeigen die Fig. 10a bis 10c in Draufsichten die Verfahrensschritte zur Generierung von Proben, die zu beliebig definierten Formen von Gebieten im Wafer führen können. Die „quasi amorphe“ vordefinierte Anordnung kann wie folgt beschrieben werden: Eine „Poreneinheit“ (Einheitszelle von Poren, wobei die Einheitszelle eine oder mehrere Poren aufweist), die beispielsweise in einer vertikalen Reihe angeordnet sind, wird hierzu definiert, siehe Fig. 10a:
• in der x-Richtung wird diese Einheitszelle periodisch wiederholt, so dass sich die Raumladungszonen möglicherweise teilweise oder komplett überlappen;
• in der y-Richtung folgt die letzte Probe der Reihe (erste und letzte Probe, oben oder unten) einer beliebig definierten Kurve 34, die beispielsweise durch das Design des herauszubildenden gegebenenfalls auslenkbaren Elements definiert sein kann. Hier kann darauf geachtet werden, dass auch in der y-Richtung die Raum ladungszonen den entsprechenden maximalen Abstand aufweisen, möglicher weise teilweise oder komplett überlappen;
• als Ergebnis kann eine „quasi amorphe“ Anordnung der Proben entstehen, die nicht dicht gepackt ist, aber auch nicht zufällig selbstorganisiert.
Mit dieser Vorgehensweise können die Poren in unterschiedlichen Gebieten, etwa den Gebieten 1 und 3 definiert werden. Um anschließend die beliebig geformten Gräben zu definieren, kann das Oxidation-Ätzung-Oxidation-Verfahren genutzt werden, das beispielsweise in Fig. 4 erläutert ist.
Fig. 11 zeigt eine schematische Aufsicht auf eine Halbleiterstruktur 1100 gemäß einem Ausführungsbeispiel, die beispielsweise als NED-Aktuator gebildet sein kann. In Übereinstimmung mit vorangehend beschriebenen Ausführungsbeispielen, insbesondere der Fig. 8a, können Materialbereiche 26i und 262 als Elektroden fungieren, die beispielhaft nur einseitig aufgehängt sind und an diskreten Bereichen mittels isolierender Bereiche 36i, 362 und 363 gegenüber einander mechanische fixiert und elektrisch isoliert sind, im Übrigen jedoch durch voneinander getrennte Kavitäten oder Teilkavitäten 22i und 222 voneinander beabstandet sind. Die isolierenden Bereiche können in einer Anzahl von > 2 vorliegen und beispielsweise in Übereinstimmung mit dem Bereich 242 aus Fig. 8a gebildet sein.
Aufgrund der verwendeten Porosität kann ein Abstand zwischen den Elektroden 26i und 262 lokal variieren. An Porengrenzen kann ein Abstand 38 vorliegen, der verglichen mit einem Abstand 42 im Bereich eines Porendurchmessers oder Porenmittelpunkts gering ist. Während der Abstand 42 beispielsweise einen Wert einer mittels Oxidation und Entfernung vergrößerten Makropore aufweist, welche zu Beginn beispielsweise mit zumindest 0,05 pm und höchstens 20 pm erzeugt wurde, kann der Abstand 38 ein Bruchteil hiervon betragen, der dennoch eine elektrische Isolierung auch während einer Auslenkung der Elektroden zueinander bereitstellt. Beispielhaft beträgt der Abstand 42 einen Wert von zumindest 1 pm und höchstens 10 pm, zumindest 2 pm und höchstens 5 pm, etwa 3 pm. Der Abstand 38 beträgt beispielsweise weniger als die Hälfte hiervon, etwa weniger als 1 pm. Hierdurch ergeben sich mehrere technische Vorteile, insbesondere, die lokale Reduzierung eines Elektrodenabstands, was zu einer hohen Kraftausbeute des Aktuators führen kann. Eine oder mehrere der Elektroden 26i und 262 können mit einem Chiprahmen 44 verbunden sein, der beispielsweise aus dem Bereich 244 erhalten werden kann, jedoch nicht notwendigerweise Poren aufweisen muss, wie es im Zusammenhang mit weiteren hierin beschriebenen Aspekten erläutert ist.
Die miteinander an den zumindest zwei diskreten Bereichen 36i bis 363 elektrisch voneinander isolierten Elektroden bilden gemeinsam ein bewegliches Element, das ausgebildet ist, um sich in-plane bezogen auf die Substratebene, d. h., parallel zur x/y-Ebene zu bewegen. Die Elektroden 26i und 262 können dabei die Kavitäten 22i und/oder 222 zumindest inplane umschließen und/oder an weitere Kavitäten 223 und 224 angrenzen. Der Abstand 38/42 zwischen den Elektroden 26i und 262 kann basierend auf der Porenstruktur lokal verengt sein.
Mit dem ersten Aspekt hergestellte Halbleiterstrukturen können eine lokal variierende Po rosität einer in das Halbleitersubstrat 12 eingebrachten Porenstruktur aufweisen, etwa wenn verbleibende Bereiche, etwa der Chiprand 44 mit Poren versehen ist, deren Porosität von der Porosität zum Erzeugen der Kavitäten 22I/222 abweicht. Wie es beispielhaft für die Elektroden 26i und 262 dargestellt ist, können Topographien von Seitenwandstrukturen 26Ai und/oder 26A2, die mittels der Porenstruktur herausgebildet sind, eine Aneinanderreihung kreisförmiger (innerhalb der genannten Toleranzbereiche) Strukturen basieren. Da die Kavitäten 223 und 224 größere Spalten entlang y zulassen oder gar erfordern, können andere Seitenwände mit anderen Verfahren, beispielsweise der Bosch-Methode erzeugt werden und insofern vergleichsweise glatt oder eben ausgebildet sein. Gemäß Ausführungsbeispielen können jedoch auch andere Seiten 26Bi und 26B2 mittels der Porenstruktur erzeugt werden, wie es beispielsweise im Zusammenhang mit den Fig. 5a bis 8b erläutert ist. Dies ermöglicht das Vorhandensein der genannten kreisförmigen Strukturen auch an diesen Seiten.
In anderen Worten zeigt Fig. 11 in einer Draufsicht eine vereinfachte Darstellung eines auslenkbaren Elements mit einem durch Poren gebildeten Elektrodenspalt und einer ersten und einer zweiten Elektrode 26i und 262. Hierbei ist erkennbar, dass die dargestellte Innen seite aus Bereichen bestehen, die unterschiedliche Abstände 38 und 42 zueinander auf weisen. Bevorzugt sind Abstände 38, die geringer sind als 10 pm, bevorzugt aber 5 pm und besonders bevorzugt 1 pm oder weniger. Der Abstand 42 hingegen kann bei einem Durchmesser der generierten und mittels der Oxidätzung vergrößerten Poren liegen und zwischen 2 und 20 pm liegen (wobei dies den Abstand 38 direkt beeinflussen kann). Bevorzugt sind hier ein Abstand 42 zwischen 2 und 10 pm und besonders bevorzugt 2 pm. Diese Formgebung wird bei Anlegen einer elektrischen Spannung zu einem höheren elektrischen Feld bzw. zu einer höheren Kraft zwischen den Elektroden führen und dadurch die Effizienz der auslenkbaren Elemente steigern.
Fig. 12 zeigt eine schematische Aufsicht auf eine Halbleiterstruktur 1200 gemäß einem Ausführungsbeispiel, für die das im Zusammenhang mit der Halbleiterstruktur 1100 Erläuterte gilt. Anders als die Halbleiterstruktur 1100 sind manche oder gar alle der Poren 14 jedoch als quadratisch geformte Poren erzeugt, etwa durch Verwendung quadratischer Keimzellen. Die Seitenwandstrukturen 26Ai und/oder 26A2 können insofern auf einer Aneinanderreihung quadratischer Strukturen basieren, was dennoch die genannten technischen Vorteile ermöglicht.
Die Form der Poren, insbesondere des Querschnitts kann durch die Ätzbedingungen be einflusst werden. Bspw. kann eine HF-Konzentration, eine Stromdichte, eine Beleuchtung von der Rückseite oder dergleichen gewählt oder verändert werden, um runde oder quadratische Poren zu erzeugen. Es gibt verschiedene Erklärungen, um dieses Verhalten zu erklären. Eine Erklärung, die bspw. in Föll et. al. „current-burst model“ einzusehen ist besagt, dass die Si-Oxidation, die sich auf die anodische Oxidation während der Ätzung der Poren bezieht und mit der Oxidation nach der Ätzung nicht in Zusammenhang steht, an den Porenspitzen die Porenform beeinflusst. Ein höheres Maß an Oxidation an den Porenspitzen führt zu runden Poren, ein geringeres Maß an Oxidation an den Porenspitzen führt zu quadratischen Poren.
Ein Mittenrauheitswert einer entsprechenden Seitenwandstruktur, die mittels einer Porenstruktur erzeugt wurde, kann senkrecht zu einer Porenerstreckungsrichtung (z) zumindest 0,5 pm, zumindest 1 pm oder zumindest 1 ,5 pm betragen.
Anders ausgedrückt zeigt Fig. 12 in einer Draufsicht eine vereinfachte Darstellung eines auslenkbaren Elements mit einem durch Poren gebildeten Elektrodenspalt und einer ersten und einer zweiten Elektrode 26i und 262. Hierbei ist erkennbar, dass die dargestellte Innen seite aus Bereichen unterschiedlicher Abstände 38 und 42 bestehen. Hierbei weichen die Formen der Poren, aus denen der Elektrodenspalt resultiert, von einer runden Form ab und sind, vereinfacht dargestellt quadratisch bzw. nahezu quadratisch. Bevorzugt sind die Abstände 38 geringer als 10 pm, bevorzugt aber 5 pm oder weniger und besonders bevorzugt 1 pm oder weniger. Die Bereiche, die einen größeren Abstand 42 zueinander aufweisen, können einem Durchmesser bzw. einer Diagonalen der generierten Poren entsprechen und können im Bereich zwischen 2 und 10 pm liegen (ebenfalls beeinflussend den Abstand 38), bevorzugt zwischen 2 und 5 pm liegen und besonders bevorzugt bei 2 pm oder weniger. Diese Formgebung wird bei Anlegen einer elektrischen Spannung ebenfalls zu einem höheren elektrischen Feld bzw. zu einer höheren Kraft zwischen den Elektroden führen und dadurch die Effizienz der auslenkbaren Elemente steigern.
In anderen Worten werden die Gräben bei Durchführung des Verfahrens 100 und/oder 400 möglicherweise keine glatten Porenwände haben, wie sie beispielsweise mit der Bosch- Methode erhalten werden können. Die Breite der Gräben kann durch die Form der Poren stark moduliert sein. Das heißt, lokal und periodisch kann die Grabenbreite alternieren und kleiner bzw. größer werden, wie es in den Fig. 11 und 12 dargestellt ist. Das kann für viele MEMS-Anwendungen möglicherweise irrelevant oder gar nachteilig sein, für die Anwendung als auslenkbares Element durch Nutzung von Elektroden können solche modulierten Gräben jedoch von Vorteil sein, da an Stellen, wo die Spaltbreite klein ist, zwei Si-Spitzen gegenüberstehen. Das kann bei Anlegen einer elektrischen Spannung zu einem höheren elektrischen Feld bzw. zu einer höheren Kraft zwischen den Elektroden führen. Dies kann wiederum die Effizienz der auslenkbaren Elemente steigern.
In weiter anderen Worten können mit den hierin beschriebenen Verfahren Gräben mit einer Breite im Bereich des Durchmessers von Makroporen, etwa im Bereich von 1 pm bis 20 pm hergestellt werden (größere Breiten sind durch Wiederholung der Poren problemlos möglich). Gleichzeitig können Tiefen von bis zu 400 pm bis 1000 pm hergestellt werden. Dies erlaubt Gräben mit einem Aspektverhältnis von über 100, sofern im hochporösen Teil des Chipvolumens die Wände zwischen den Poren entfernet sind. Gleichermaßen resultieren nicht nur Gräben (sogenannte Trenches), sondern auch Kämme (sogenannte ridges). Das Verfahren kann dabei so ausgeführt werden, dass alle Poren dieselbe Tiefe im Substrat erreichen, das bedeutet, eine gleiche Abmessung entlang z. Das Substrat kann beispielsweise n-dotiert oder p-dotiert sein.
Fig. 13a zeigt eine schematische Aufsicht auf eine Halbleiterstruktur 1300i gemäß einem Ausführungsbeispiel, die mehrere, beispielsweise zumindest zwei, zumindest drei, zumindest vier oder mehr, etwa fünf bewegliche Elemente 46i bis 465 aufweist, die nebeneinander in einer Gesamtkavität 48 der Halbleiterstruktur 1300i angeordnet sind. Jeweils ein bewegliches Element 46i bis 46s ist zwischen benachbarten Teilkavitäten 22i bis 226 der Gesamtkavität 48 angeordnet.
Beispielsweise sind die beweglichen Elemente 46i bis 46s entlang positiver oder negativer y-Richtung zueinander versetzt angeordnet. Eine beliebige andere Anzahl auch > 5 von beweglichen Elementen kann dabei gemäß Ausführungsbeispielen implementiert werden. Jedes bewegliche Element 46i bis 46s kann dabei zwei oder mehr Elektroden 26i und 262 aufweisen, die an diskreten Bereichen elektrisch isoliert voneinander mechanisch gegeneinander fixiert sind, wie es im Zusammenhang mit hierin beschriebenen Ausführungsbeispielen erläutert ist. Die beweglichen Elemente 46i bis 46s können jeweils beidseitig am Halbleitersubstrat 12 bzw. dem gemeinsamen Bereich 244 aufgehängt sein, etwa in elektrisch isolierter Weise, wie es beispielsweise im Zusammenhang mit der Fig. 8a erläutert ist.
Fig. 13b zeigt eine schematische Aufsicht auf eine Halbleiterstruktur 13002 gemäß einem Ausführungsbeispiel. Die Halbleiterstruktur 13002 umfasst ebenfalls die beispielsweise fünf beweglichen Elemente 46i bis 46s, die jedoch anders als in der Halbleiterstruktur 1300i nur einseitig eingespannt angeordnet sind. Die elektrisch isolierte Fixierung an der anderen Seite ist gegenüber der Halbleiterstruktur 1300i entfernt, was problemlos dadurch erhalten werden kann, indem die Porosität in dem entsprechenden Bereich anders eingestellt wird, so dass nach Ausführen des Ätzschritts 140 bzw. 450 an den entsprechenden Stellen sämtliches Halbleitermaterial bzw. Oxidmaterial entfernt ist. Das bedeutet, im Rahmen der Oxidierung 130 bzw. 445 kann in diesem Bereich eine vollständige Oxidierung des verbleibenden Halbleitermaterials 12 erfolgen.
Obwohl die Fig. 13a und 13b so dargestellt sind, dass die beweglichen Elemente 46i bis 465 jeweils gleich gebildet und gleich aufgehängt sind, können einzelne Parameter und/oder Verbindungsarten zwischen den beweglichen Elementen variieren.
In anderen Worten zeigen die Fig. 13a und 13b in einer Draufsicht alternative Ausführungsbeispiele eines Bauelements 1300i und 13002 umfassend ein Substrat 12 mit mehreren beidseitig oder einseitig eingespannten auslenkbaren Elementen 46i bis 46s. Dabei zeigt Fig. 13a ein Ausführungsbeispiel mit beidseitig eingespannten auslenkbaren Elementen 46i bis 465, die mit dem Substrat 12 mechanisch über erste und zweite oxidierte Verbindungen 52i und/oder 522 verbunden sind, elektrisch aber mittels des Oxids voneinander isoliert sind. Eine elektrische Verbindung zu den Elektroden 26i und 262 ist hier nicht dargestellt, ist aber zur Ansteuerung implementiert. Die Fig. 13b zeigt dagegen ein Ausführungsbeispiel mit einseitig eingespannten auslenkbaren Elementen 46i bis 465, wobei die auslenkbaren Elemente 461 bis 46s über die ersten oxidierten Verbindungen 52i und 522 mit dem Substrat 12 verbunden sind.
Fig. 13c zeigt eine schematische Draufsicht auf eine Halbleiterstruktur 13003 gemäß einem Ausführungsbeispiel, bei dem die auslenkbaren Elemente 46i bis 46s einseitig aufgehängt sind, wie es im Zusammenhang mit der Halbleiterstruktur 13002 beschrieben ist, während die Aufhängungen jedoch seitlich alternierend ausgeführt sind.
In anderen Worten zeigt Fig. 13c einseitig mit dem Substrat 12 verbundene auslenkbare Elemente 46i bis 46s, die wechselseitig mit dem Substrat 12 über die erste oxidierte Ver bindung 52I/522 und die zweite oxidierte Verbindung 523 und 524 verbunden sind. Somit besteht kein elektrischer Kontakt über diese oxidierten Verbindungen zwischen den auslenkbaren Elementen 46i bis 46s und dem umgebenden Substrat 12.
Fig. 14 zeigt eine schematische Draufsicht auf eine Halbleiterstruktur 1400 gemäß einem Ausführungsbeispiel, bei dem beispielhaft im Bereich der oxidierten Verbindung 524 eine mechanische Verbindung 54 vorgesehen ist, die das dotierte Halbleitermaterial des Substrats 12 aufweist, so dass eine elektrische Verbindung zwischen dem Bereich 244 und der Elektrode 262 hergestellt ist. Alternativ könnte hierzu auch die oxidierte Verbindung 522 als leitfähige Verbindung 54 ausgeführt sein oder beides. Alternativ oder zusätzlich kann auch die Elektrode 26i elektrisch mit dem Bereich 244 verbunden werden.
In anderen Worten zeigt die Fig. 14 in einer Draufsicht ein Ausführungsbeispiel eines Bauelements, das das Halbleitersubstrat 12 mit mehreren beidseitig eingespannten auslenkbaren Elementen 46i bis 46s zeigt. In der Fig. 14 sind die auslenkbaren Elemente 46i bis 46s beidseitig mit dem Substrat 12 verbunden. Im Unterschied zu den Halbleiterstrukturen 1300i, 13002 und 130Ü3 ist jedoch eine elektrische und mechanische Verbindung 54 zur Beaufschlagung einer Elektrode mit einer Spannung vorgesehen.
Die Halbleiterstruktur 14 kann im Hinblick auf eine oder mehrere der beweglichen Elemente auch so ausgeführt sein, dass eine oder mehrere der oxidierten Verbindungen 52i, 522 und/oder 523 entfernt ist, wobei beispielsweise eine einseitige Aufhängung eines oder mehrerer der beweglichen Elemente 46i bis 46s implementiert werden kann.
Bezüglich der Aufhängung der beweglichen Elemente ist dabei festzuhalten, dass diese uneingeschränkt auch für Halbleiterstrukturen gelten, die lediglich ein einziges bewegliches Element umfassen.
Fig. 15a zeigt eine schematische Draufsicht auf eine Halbleiterstruktur 1500 gemäß einem Ausführungsbeispiel. Die Halbleiterstruktur 1500 kann beispielhaft in einem mit der Fig. 7a vergleichbaren Stadium eines erfindungsgemäßen Herstellungsprozesses befindlich sein, das bedeutet, nach der Erzeugung einer Porenstruktur mit lokal variierender Porosität und/oder so dass mehrere Poren zu Kavitäten verbunden sind. Anders als die Struktur aus Fig. 7a weist die Halbleiterstruktur 12 beispielhaft drei Materialbereiche auf, die parallel zueinander zur späteren Verwendung als Elektroden eingerichtet sind, nämlich die Berei che 26i, 262 und 263. Auch diese Materialbereiche sind zur späteren Oxidierung und/oder zur mechanischen Befestigung in Bereichen 242 miteinander mechanisch und gegebenenfalls elektrisch verbunden. Ein oder mehrere Befestigungsbereiche 56 können an unter schiedlichen Stellen der Halbleiterstruktur 1500 vorgesehen sein, um unterschiedliche Bereiche des Halbleitersubstrats 12 mechanisch miteinander zu verbinden. Die Halbleiterstruktur 12 weist beispielhaft eine Ausgangsstruktur für drei zueinander elektrisch iso- lierte Elektroden auf, die aufgrund unterschiedlicher Beaufschlagung mit elektrischen Potenzialen in der x/y-Ebene zu einer Auslenkung eines beweglichen Elements 58 führen können.
Fig. 15b zeigt eine schematische Seitenschnittansicht der Halbleiterstruktur 1500 aus Fig. 15a in einer Schnittebene A-A aus Fig. 15a. Das Aspektverhältnis T:B kann entsprechend der hierin erläuterten Ausführungen groß sein, insbesondere größer als 30 oder gar größer als 100, etwa 150. Die Abmessung T kann beliebige, auch kleine Werte aufweisen, beträgt gemäß Ausführungsbeispielen somit auch weniger als 300 pm. Ausführungsbeispiele sind jedoch besonders vorteilhaft bei Abmessungen T von zumindest 75 pm, zumindest 100 pm, zumindest 300 pm, zumindest 500 pm, zumindest 700 pm oder mehr, etwa 1000 pm, bevorzugt jedoch in einem Bereich zwischen 75 pm und 725 pm. Beispielhaft beträgt die Abmessung T der Halbleiterstruktur 1500 725 pm.
In anderen Worten zeigen die Fig. 15a und 15b ein Ausführungsbeispiel eines Bauelements, das ein Substrat mit einem einseitig eingespannten auslenkbaren Element 58 aufweist, wobei Fig. 15a eine Draufsicht und Fig. 15b eine Schnittdarstellung entlang der Schnittachse A-A zeigt. Die Draufsicht gemäß Fig. 15a ist ohne Deckelwafer abgebildet, um das auslenkbare Element sichtbar darzustellen. Eine spätere Vorrichtung kann einen Deckelwafer aufweisen. Alternativ kann bereits die Halbleiterstruktur 1500 einen Deckelwafer und/oder einen Bodenwafer umfassen. Das beschriebene Ausführungsbeispiel beschreibt ein auslenkbares Element mit drei Elektroden, bei denen die Isolationsinseln in den Bereichen 242 noch nicht gebildet sind.
Fig. 16a zeigt eine schematische Aufsicht auf eine Halbleiterstruktur 1600 gemäß einem Ausführungsbeispiel, die sich nur unwesentlich von der Darstellung der Fig. 15a unterscheidet.
Fig. 16b zeigt eine schematische Seitenschnittansicht der Halbleiterstruktur 1600 in einer Schnittebene A-A aus Fig. 16a.
Die Halbleiterstruktur 1600 weist jedoch zusätzlich zumindest einen Teil eines Bodenwafers 62, das bedeutet, eine Halbleiterstruktur auf, die zum zumindest teilweise Abdichten der Gesamtkavität 48 an einem äußeren Ende (maximale oder minimale z-Richtung) vorgesehen ist. Der Bodenwafer 62 kann auch andere Materialien umfassen, etwa Glas, Metalle oder dergleichen und ist eingerichtet, um abgesehen von eingebrachten Öffnungen 64 die Gesamtkavität 48 abzudichten. Der Bodenwafer 62 kann mittels eines Bondingprozesses, mit dem Halbleitersubstrat 12 verbunden werden, etwa unter Verwendung von Oxidmaterialien 66.
In anderen Worten zeigen die Fig. 16a und 16b ein alternatives Ausführungsbeispiel ähnlich wie in den Fig. 15a und 15b. Dargestellt ist, wie der Bodenwafer 62 in einem weiteren Prozessschritt mit einem Bondingprozess mit dem Substrat 12 verbunden wird. Der Bodenwafer ist für die Funktionalität des auslenkbaren Elements 58, beispielsweise als Mikrolautsprecher (micro Speaker) oder Mikropumpe vorteilhaft oder notwendig. Die Isolationsinseln zum elektrischen Isolieren der Elektroden voneinander sind hier noch nicht implementiert. Ferner kann die Halbleiterstruktur 1600 weitere Schichten, insbesondere einen Deckel wafer aufweisen.
Fig. 17a zeigt eine schematische Draufsicht auf eine Halbleiterstruktur 1700, die beispiels weise basierend auf der Halbleiterstruktur 1600 oder 1500 erhalten werden kann, etwa indem die Schritte 130 oder 445 ausgeführt werden, was zur Bildung des Oxidmaterials 18 an Seitenwänden der Halbleiterstruktur führen kann. Darüber hinaus kann in den Bereichen 242 oder 56i und/oder 562 die Oxidbildung zur elektrischen Isolation benachbarter Halbleiterbereiche genutzt werden, während eine mechanische Verbindung aufrechterhalten wird. Wie beschrieben, können eine oder mehrere dieser mechanischen Verbindungen auch so beibehalten oder ausgeführt werden, dass eine elektrische Leitfähigkeit erhalten bleibt, etwa indem Halbleitermaterial 12 in elektrisch leitfähiger Form verbleibt.
Fig. 17b zeigt eine schematische Seitenschnittansicht der Halbleiterstruktur 1700 in einer Schnittebene B-B aus Fig. 17a.
In anderen Worten zeigen die Fig. 17a und 17b ein Ausführungsbeispiel des Bauelements, das ein Substrat 12 mit einem einseitig eingespannten auslenkbaren Element 58 umfasst. Die Draufsicht aus Fig. 17a ist ohne Deckel wafer abgebildet, um das auslenkbare Element sichtbar darzustellen. Dieses Ausführungsbeispiel beschreibt ein auslenkbares Element mit drei Elektroden 26i, 262 und 263. Dargestellt ist, wie die Elektroden 26i, 262 und 263 sowie der Bodenwafer 56 in einem weiteren Prozessschritt gegenüber den Fig. 16a und 16b oxidiert werden, um die Isolationsinseln (Bereich 242) nach oder während des Bonding des Bodenwafers 62 herzustellen. Fig. 18a zeigt eine schematische Draufsicht auf eine Halbeiterstruktur 1800, wobei die Draufsicht gemäß Fig. 18a der Draufsicht gemäß Fig. 17a ähnelt.
Die Fig. 18b zeigt eine schematische Seitenschnittansicht der Halbleiterstruktur 1800 in einer Schnittebene C-C aus Fig. 18a. Dargestellt ist hier ein gegenüber der Fig. 17b zusätzlich angeordneter Deckelwafer 68, der mittels eines Bondingprozesses, etwa unter Verwendung eines Oxidmaterials 72, mit dem Halbleitersubstrat 12 verbunden ist, um die Gesamtkavität 48 mit Ausnahme einer oder mehrerer Öffnungen 64s zu verschließen. Hierdurch kann eine Anpassung der Betriebszustände der Halbleiterstruktur 1800 als Fluidpumpe, als Mikropumpe oder Lautsprecher erhalten werden. Es versteht sich, dass es sich hierbei lediglich um beispielhafte Ausführungen und Modifikationen handelt. Mittels einer porösen Struktur gemäß vorliegenden Ausführungsbeispielen hergestellte Haibleiterstrukturen können eine beliebige Form und eine beliebige Funktion aufweisen.
In anderen Worten zeigen die Fig. 18a und 18b ein Ausführungsbeispiel des Bauelements umfassend aus einem Substrat 12 mit einem einseitig eingespannten auslenkbaren Element 58 in einer Draufsicht (Fig. 18a) und in einer Schnittdarstellung (Fig. 18b) entlang der Schnittachse C-C. Während die Draufsicht gemäß Fig. 18a ohne Deckelwafer abgebildet ist, um das auslenkbare Element sichtbar darzustellen, ist die Fig. 18b mit dem Deckelwafer 68 abgebildet. Dieses Ausführungsbeispiel beschreibt ein auslenkbares Element mit drei Elektroden 26i, 262 und 263. Dargestellt ist, wie der Deckel- und Bodenwafer 68 und 62 derart ausgebildet sind, dass eine Bewegung der Elektroden 26i, 262 und 263 möglich ist. Spalte 74i und 742 zwischen den Wafern 62 und 68 einerseits und den beweglichen Elektroden 26i bis 263 andererseits sind dabei jedoch so gering, dass ein akustischer Kurz schluss zwischen Teilkavitäten der Gesamtkavität 48 vermieden ist.
Fig. 19 zeigt ein schematisches Ablaufdiagramm eines Verfahrens 2000 gemäß einem Aus führungsbeispiel des zweiten Aspekts.
Ausführungsbeispiele gemäß dem zweiten Aspekt adressieren die Anforderungen, dass eine Beleuchtung zur Verfügung gestellt wird, um Löcher für das stabile Wachstum von Makroporen zur Verfügung zu stellen. Die hierfür verwendeten Löcher/Defektelektronen werden von der Rückseite des Wafers (beispielsweise bei n-Typ-Wafern) mit einer Beleuchtung zur Verfügung gestellt. Die Diffusionslänge der Löcher in n-Si muss aber die gleiche Größenordnung wie die Waferdicke haben. Dies ist beispielsweise für Wafer zutreffend, die mit der Methode der Float-Zone hergestellt wurden. Wafer, die mit der Czochralski-Methode hergestellt wurden, haben kleinere Diffusionslängen für Löcher, weshalb sie für Makroporenwachstum auf den ersten Blick nicht geeignet erscheinen. Dasselbe gilt für andere Wafer, etwa solche die mittels Pedestalverfahren, oder Vertical Gradient Freeze (Vertikalem Gradienteneinfrieren) Verfahren hergestellt wurden. Czochralski Wafer (bzw. Wafer, die mittels Czochralski-Herstellungsverfahren hergestellt werden) werden dabei jedoch häufig genutzt und können kostengünstig bezogen werden, weshalb sie weite Verbreitung in der Mikroelektronik, insbesondere dem MEMS-Bereich (MEMS = mikroelektromechanisches System) gefunden haben. Float-Zone werden seltener benutzt, sind kostenmäßig teurer und werden von Si Wafer Anbietern nicht immer an- geboten. Eine Aufgabenstellung gemäß dem zweiten Aspekt ist es, Makroporen auf Nicht- Float-Zone-Wafern zu ermöglichen, etwa auf den genannten n-Si Czochralski-Wafern, da diese in noch hoher Qualität und kostengünstig erhalten werden können. Ausführungsbei spiele in Übereinstimmung mit dem zweiten Aspekt schlagen vor, die Rückseite der Czochralski-Wafer (oder anderer verwendeter Wafer) vor dem Makroporenwachstum so zu strukturieren, etwa unter Verwendung der Bosch-Methode, dass das Licht tiefere Bereiche des Wafers erreicht und dort Löcher generiert. Damit kann eine uniforme Verteilung der Löcher in der Scheibe erreicht werden und das Porenwachstum beispielsweise in n-Si- Czochralski-Wafern ermöglicht werden. Die Strukturierung auf der Rückseite (RS) kann dabei vom Design abhängig sein, so dass an den Stellen, wo die Strukturierung implementiert wird, kein Makroporenwachstum notwendig ist. Die Strukturierung der Gräben auf der Rück seite kann z. B. auf 650 pm dicken Wafern wie folgt ausgeführt werden: 20 pm (Breite) x 30 pm (Länge) x < 600 pm (Tiefe). Das heißt, die Grube erreicht die Vorderseite nicht. Der Abstand zwischen den RS-Strukturen kann dabei von der Diffusionslänge der Löcher in den verwendeten Wafern abhängig sein und könnte beispielsweise in etwa 2-mal der Diffusionslänge entsprechen. Das heißt, wenn die Diffusionslänge 100 pm ist, dann könnte der Abstand zwischen den RS-Strukturen in etwa 200 pm oder weniger betragen.
Ein Schritt 2010 umfasst ein Bereitstellen eines Halbleitersubstrats, das eine erste Hauptseite und eine gegenüberliegend angeordnete zweite Hauptseite aufweist. Ein Schritt 2020 umfasst ein Strukturieren der zweiten Hauptseite, um eine Vertiefungsstruktur in der zweiten Hauptseite zu erzeugen. Die Vertiefungsstruktur ermöglicht dabei eine lokale Reduzierung der Dicke des Halbleitersubstrats. Ein Schritt 2030 umfasst ein Erzeugen der Poren struktur an der ersten Hauptseite und in Richtung der zweiten Hauptseite, wobei das Erzeugen der Porenstruktur ein Anregen eines Ladungsträgertransports in dem Halbleitersub strat von der zweiten Hauptseite aus und in der Vertiefungsstruktur umfasst. Beispielsweise wird für das Erzeugen der Porenstruktur das photo-elektrochemische Ätzen verwendet. Durch die Vertiefungsstruktur kann die verwendete Beleuchtung tiefer in das Halbleitersub strat eindringen, um den Ladungsträgertransport auch für vergleichsweise (gemessen an der Diffusionslänge) dicke Wafer zu ermöglichen. Hierdurch können für das photo-elektrochemische Ätzen beispielsweise auch Czochralski-Wafer für die Porenätzung verwendet werden.
Fig. 20 zeigt eine schematische Seitenschnittansicht einer Anordnung, die beispielsweise während der Ausführung des Verfahrens 2000 erhalten werden kann, etwa während des Schritts 2030. Die Anordnung umfasst ein Halbleitersubstrat 78, etwa in Form eines Wafers. Beispielsweise ist das Substrat ein Czochralski-Wafer, wobei auch andere Halbleitersubstrate hierfür verwendet werden können. Das Halbleitersubstrat 78 weist eine Hauptseite 78A und eine gegenüberliegende Hauptseite 78B auf. Die Hauptseite 78B weist dabei eine Vertiefungsstruktur mit einer oder mehreren Vertiefungen 82i, 822 und/oder 823 auf, wobei eine Anzahl der Vertiefungen der Vertiefungsstruktur sowie eine Abmessung der Vertiefungen 82 entlang der Richtung z, das bedeutet, eine Grabentiefe, von der Diffusionslänge des Halbleitersubstrats 78 bzw. dessen Halbleitermaterial abhängig sein kann. An oder in der Hauptseite 78A soll eine Porenstruktur 84 erzeugt werden, die eine oder mehrere Poren 14i bis 14, aufweisen soll. Hierfür wird beispielsweise das photo-elektrochemische Ätzen verwendet. Hierzu wird an der Hauptseite 78A beispielsweise eine geeignete Ätzlösung 86 angeordnet, etwa Flusssäure (HF). Zwischen dem Halbleitersubstrat 78 und der Flusssäure wird ein elektrisches Potenzial U angelegt, um einen Transport von Ladungsträgern 88, insbesondere Löcher bzw. Defektelektronen, anzuregen, die bei Erreichen einer Grenzflä che zwischen dem Halbleitersubstrat 78 und der Ätzlösung 86 ein Ätzen des Halbleitersub strats 78 bewirken. Zum Generieren der Ladungsträger 88 kann eine geeignete Beleuchtung 94 verwendet werden.
Während für die angestrebten Schichtdicken T von zum Teil mehr als 100 pm, gegebenenfalls mehr als 300 pm, mehr als 500 pm oder mehr als 700 pm die genannten Czochralski- Wafer und andere Halbleitersubstrate für das photo-elektrochemische Ätzen mangels Diffusionslänge ungeeignet sind, ermöglicht es die Anwendung der beschriebenen Vertiefungsstrukturen, den Abstand zwischen der Quelle der Ladungsträger (Auftreffen der Beleuchtung 94 auf das Halbleitermaterial) und dem Zielort, der Schnittstelle zur Ätzlösung, 86 zu verringern. Die Vertiefungsstruktur kann dabei eine beliebige Geometrie aufweisen und kann mittels beliebiger Verfahren implementiert werden, beispielsweise der Bosch-Methode. Das Verfahren 2000 kann dabei so ausgeführt werden, dass eine Beleuchtung des Halb leitersubstrats 78 von der zweiten Hauptseite 78B in die Vertiefungsstruktur hinein ausgeführt wird.
Das Strukturieren der zweiten Hauptseite 78B zum Erzeugen der zumindest einen Vertiefung 82 kann dabei in Abhängigkeit der Diffusionslänge des Halbleitersubstrats 78 an eine Position der Porenstruktur angepasst sein. Da sich die Vertiefungen 82 zum Teil tief in das Halbleitersubstrat 78 hinein erstrecken können, kann dabei insbesondere vorgesehen sein, dass die Vertiefungen 82 dort erzeugt werden, wo keine Poren 14 benötigt werden, das bedeutet, dass die Porenstruktur Oberflächenbereiche der Hauptseite 78A ausspart, die einem Vertiefungsbereich bzw. einer Vertiefung 82 gegenüberliegt.
Das Strukturieren der Hauptseite 78B kann dabei so ausgeführt werden, dass die Vertiefungsstruktur mit zumindest zwei Vertiefungen 82i und 822, das bedeutet, Vertiefungsbereichen, erzeugt wird, zwischen denen Halbleitermaterial des Halbleitersubstrats angeordnet ist. Ein Abstand zwischen den (benachbarten) Vertiefungsbereichen 82i und 822 kann dabei so gewählt werden, dass er höchstens dem doppelten Wert einer Diffusionslänge des Halbleitersubstrats entspricht oder dass dieser Wert (etwa unter Berücksichtigung des Porendurchmessers selbst gemäß 2xDiffusionslänge+Prensdurchmesser) höchstens unwesentlich überschritten wird, bspw. um höchstens 50 %, höchsten 30 % oder höchstens 10 %, das bedeutet, dass jeder Bereich des Halbleitersubstrats 78 mit einem Abstand von zumindest einer Diffusionslänge zu einem Auftreffort der Beleuchtung angeordnet sein kann. Die Vertiefungen 82i bis 823 können dabei voneinander getrennte Gräben sein, können aber auch miteinander verbundene Vertiefungsbereiche einer gemeinsamen Vertiefung sein, etwa wenn sich ein Mäander durch die Hauptseite 78B zieht. Die Vertiefungsbe reiche können dabei unterschiedliche oder gleiche Tiefen im Halbleitersubstrat und/oder Abstände zu den Poren auf der Vorderseite aufweisen.
Das Verfahren 2000 kann dabei so ausgeführt werden, dass das Strukturieren der Hauptseite 78B so ausgeführt wird, dass die Vertiefungsstruktur mit zumindest einem Vertiefungsbereich 82 erzeugt wird, wobei für jede Pore 14 der Porenstruktur gilt, dass ein Abstand zwischen der Pore und einem benachbarten Vertiefungsbereich durch das Halbleitersubstrat höchstens einer Diffusionslänge des Halbleitersubstrats entspricht. In anderen Worten zeigt die Fig. 20 einen Czochralski-Wafer, bei dem das Makroporenwachstum mit einer strukturierten Rückseite erhalten wird. Die Rückseitenstrukturierung weist dabei Löcher oder Gräben auf, die Licht in die Nähe der Makroporen leiten, um dort Ladungsträger zu generieren.
Eine Halbleiterstruktur gemäß einem Ausführungsbeispiel des zweiten Aspekts weist somit ein Halbleitersubstrat auf, das eine erste Hauptseite und eine gegenüberliegend angeord nete zweite Hauptseite aufweist. Die zweite Hauptseite weist eine Vertiefungsstruktur auf, während an der ersten Hauptseite und in Richtung der zweiten Hauptseite eine mittels einer Porenstruktur erzeugte Struktur angeordnet ist, die beispielsweise zu den zuvor erwähnten umgebenden Oberflächen führen kann.
Fig. 21 zeigt ein schematisches Ablaufdiagramm eines Verfahrens 2200 gemäß einem Aus führungsbeispiel, das in Übereinstimmung mit dem dritten Aspekt ist. Eine Anforderung des dritten Aspekts ist in Bezug auf Porenwachstum, dass Löcher (Beleuchtung von der Wafer rückseite) eine anionische elektrische Spannung und Flusssäure erfordern können, etwa wenn das photo-elektrochemische Ätzen verwendet wird. Prinzipiell ist es schwer oder nicht möglich, Bereiche zu erhalten, die kleiner als die Porenlänge sind und komplett ohne Poren bei der elektrochemischen Ätzung bleiben. Grund dafür ist, dass die (elektrischen) Löcher, die von der Rückseite herkommen, überall in der Scheibe/Wafer diffundieren. Da die anio- dische Spannung überall auf der Scheibe liegt und HF die Vorderseite komplett abdeckt, wird das Porenwachstum prinzipiell überall auf der Scheibe ermöglicht, da nicht nur Makroporen erzeugt werden, sondern auch Mesoporen und Nanoporen wachsen. Auch eine Maskierung von der Vorderseite hilft nicht viel weiter, weil die Poren, die am Rand der Maskierung sind, Seitenzweige entwickeln, die teilweise genauso lang sind, wie die Makroporen selbst (> 100 pm) und die maskierten Bereiche die Seitenporen untergraben. Bereiche ohne Poren können aber für manche MEMS erforderlich sein, etwa um den Chiprahmen zu gestalten. Es besteht deshalb eine Aufgabe gemäß dem dritten Aspekt darin, zuverlässig Bereiche ohne Poren zu bilden, wenn Porenstrukturen zur Ausbildung des MEMS bzw. der Halbleiterstruktur verwendet werden. Anders ausgedrückt besteht eine Aufgabenstellung in Übereinstimmung mit dem dritten Aspekt darin, Bereiche ohne Poren auf der Scheibe zu definieren.
Das Verfahren 2200 umfasst einen Schritt 2210, in welchem ein Bereitstellen eines Halbleitersubstrats erfolgt, das eine erste Hauptseite und eine gegenüberliegend angeordnete zweite Hauptseite aufweist. Ein Schritt 2220 umfasst ein Erzeugen einer elektrischen Isolierung zwischen einem ersten Teilbereich der ersten Hauptseite und einem zweiten Teilbereich der ersten Hauptseite. Ein Schritt 2230 umfasst ein Anlegen eines elektrischen Potenzials an den ersten Teilbereich, möglicherweise unter Vermeidung eines Anlegens eines elektrischen Potenzials an zumindest einen anderen, hiervon isolierten Teilbereich. Ein Schritt 2240 umfasst ein flächiges Kontaktieren der ersten Hauptseite mit dem ersten Teilbereich und dem zweiten Teilbereich mit einem Elektrolyten. Ein Schritt 2250 umfasst ein Ausführen eines Ätzprozesses unter Verwendung des elektrischen Potenzials und des Elektrolyten, um die Porenstruktur zu erzeugen. Hierfür kann beispielsweise das im Zusammenhang mit dem ersten Aspekt oder dem zweiten Aspekt beschriebene photo-elektrochemische Ätzen verwendet werden.
Fig. 22 zeigt eine schematische Seitenschnittansicht einer Anordnung 2300 in Übereinstimmung mit dem dritten Aspekt, die beispielsweise erhalten werden kann, wenn das Verfahren 2200 ausgeführt wird, beispielsweise während des Schritts 2250, der beispielsweise den Schritt 120 oder 440 umfassen kann. Das Halbleitersubstrat 12 ist dabei in zwei oder mehr elektrisch voneinander isolierte Substratbereiche 12i, 122 und 123 unterteilt, etwa durch eine Grabenbildung, durch Dicing oder durch Einfügen elektrischer Isolationsstrukturen. Die Teilbereiche 12i, 122 und 123 können beispielsweise an einem gemeinsamen Trägersubstrat 96 angeordnet sein, das beispielsweise das gleiche oder ein ähnlich wirkendes Halbleitermaterial aufweisen kann, wie das Halbleitersubstrat 12. Mittels geeigneter Durchkontaktierungen 971 , 972 und/oder 973 kann das Trägersubstrat 96 elektrisch mit einem oder mehreren Teilbereichen 12i, 122 und/oder 123 verbunden werden. Beispielhaft zeigt die Fig. 22 eine elektrische Verbindung des dotierten und somit elektrisch leitfähigen Trägersubstrats 96 mit dem Teilbereiche 122, in welchem die Bildung der Poren 14 ausgeführt wird. Das Anlegen des elektrischen Potenzials U an das Trägersubstrat 96 kann deshalb dazu führen, dass eine elektrische Kontaktierung des Teilbereichs 122 mit dem Potenzial U und gegenüber der Ätzlösung 86 erfolgt, während andere, nicht-kontaktierte Teilbereiche elektrisch isoliert bleiben. Das Anwenden der Beleuchtung 94 auf das Trägersubstrat 96 führt dazu, dass eine hohe oder gesteigerte Produktion und Diffusion von Ladungsträgern 88 lediglich in dem elektrisch kontaktierten Bereich erfolgt, während er in den elektrisch isolierten Teilbereichen 12i und 123 unterbleibt oder zumindest stark verringert ist, so dass in den Teilbereichen 12i und 123, die vom Teilbereich 122 elektrisch isoliert sind, eine Porenbildung unterbleibt oder zumindest stark gehemmt ist. Die Aufteilung oder Unterteilung in Übereinstimmung mit dem Verfahren 2200 kann dabei beliebig erfolgen, solange durch die Unterteilung die Porenbildung in zumindest einem Teilbereich des Halbleitersubstrats 12 gehemmt oder unterdrückt ist.
Dadurch können die Anforderungen des dritten Aspekts erfüllt werden.
Ausführungsbeispiele in Übereinstimmung mit dem dritten Aspekt sehen dabei Verfahren vor, bei dem das Bereitstellen des Halbleitersubstrats so ausgeführt wird, dass als Halbleitersubstrat ein Schichtstapel mit zumindest einer der ersten Hauptseite 12A zugewandten dotierten Halbleiterschicht und einer der zweiten Hauptseite 12B zugewandten Isolationsschicht 98 bereitgestellt wird. Das Erzeugen der elektrischen Isolierung kann ein Strukturieren der dotierten Halbleiterschicht 12 in zumindest zwei Teilbereiche unter Beibehal tung der Isolationsschicht 98 umfassen, so dass die Isolationsschicht die elektrische Isolierung bereitstellt.
Gemäß einem Ausführungsbeispiel in Übereinstimmung mit dem dritten Aspekt wird das Bereitstellen des Halbleitersubstrats so ausgeführt, dass der Schichtstapel eine elektrisch leitfähige Schicht 96 aufweist, wobei die Isolationsschicht 98 zwischen der dotierten Halbleiterschicht 12 und der elektrisch leitfähigen Schicht 96 angeordnet ist. Die elektrisch leitfähige Schicht kann ein oder mehrere beliebige elektrisch leitfähige Materialen bzw. ein insgesamt elektrisch leitfähiges Materialgemisch umfassen, etwa zumindest ein Metallma terial und/oder dotierte Halbleitermaterialien.
Das Verfahren kann ferner die Schritte umfassen, dass ein elektrisches Verbinden des Teilbereichs 122 mit der elektrisch leitfähigen Schicht 96 erfolgt. Ferner kann das Verfahren ausgeführt werden, dass das Ausführen des Ätzprozesses ein Anlegen des elektrischen Potenzials an die elektrisch leitfähige Schicht umfasst.
Gemäß einem Ausführungsbeispiel kann die Strukturierung in die Teilbereiche 12i , 122 und 123 ein Ausführen einer Bosch-Methode umfassen, um lokalselektiv Teile des Halb leitersubstrats 12 zu entfernen.
Unter erneuter Bezugnahme auf die Fig. 22 sehen Ausführungsbeispiele ferner vor, dass die Porenstruktur so erzeugt wird, dass eine oder mehrere Poren 14 eine Porenlänge (Aus dehnung entlang der Richtung z) parallel zu einer Dickenrichtung und senkrecht zu der Hauptseite 12B aufweisen. Durch die Strukturierung der Halbleiterschicht 12 kann eine laterale Ausdehnung 102 des Teilbereichs 122 entlang der Richtung y (alternativ oder zusätzlich entlang der Richtung x) senkrecht zu der Dickenrichtung bei einer Projektion in die zweite Hauptseite 12B kleiner oder gleich sein wie eine Porenlänge 104 entlang der Richtung z. Das bedeutet, dass es die Lösung gemäß dem Aspekt 3 ermöglicht, Poren in sehr kleinen Teilbereichen des Halbleitersubstrats zu erzeugen und auf Opferfläche zum Tolerieren von Seitenporen zu verzichten.
Eine Halbleiterstruktur in Übereinstimmung mit dem dritten Aspekt umfasst ein Halbleitersubstrat, das eine erste Hauptseite und eine gegenüberliegend angeordnete zweite Hauptseite aufweist. Die Halbleiterstruktur umfasst eine elektrische Isolierung zwischen einem ersten Teilbereich der ersten Hauptseite und einem zweiten Teilbereich der ersten Hauptseite, etwa zwischen den Teilbereichen 12i und 122. In dem Teilbereich 122 ist eine mittels einer Porenstruktur erzeugte Struktur angeordnet, während in einem anderen Teil bereich 12i keine mittels einer Porenstruktur erzeugte Struktur angeordnet ist.
In anderen Worten schlagen Ausführungsbeispiele in Übereinstimmung mit dem dritten Aspekt vor, Bereiche ohne Poren zu realisieren, indem für Bereiche ohne Poren selbige elektrisch nicht kontaktiert werden, um das Porenwachstum zu unterbinden. Dafür wird vorgeschlagen, die elektrochemische Ätzung unter Verwendung eines BSOI (Bonded Silicon on Insulator) Wafer zu nutzen. Derartige Scheiben/Wafer haben eine Device-Schicht 96, die beispielsweise eine Dicke von 75 pm aufweist. Ferner weisen derartige Schichtanordnungen eine Handling-Schicht 12 auf, die beispielsweise eine Schichtdicke von 650 pm aufweist. Die zwei Schichten sind voneinander durch eine in etwa 1 pm starke Oxidschicht (BOX-Schicht) getrennt, wobei auch beliebige andere Schichtdicken implementierbar sind.
Die Handling-Schicht 12 kann für das Porenwachstum genutzt werden. Vor der elektroche mischen Ätzung wird die Device-Schicht 96 mit der Bosch-Methode bis auf die BOX-Schicht 98 in voneinander elektrisch isolierte Bereiche 12i, 122 und 123 unterteilt, wobei die Device- Schicht 96 hiervon ebenfalls elektrisch isoliert ist. Die Bosch-Methode wird dabei von der Oberseite her angewendet, das heißt, von Seiten der Hauptseite 12A. Damit entstehen Bereiche, die Poren enthalten können, und solche, die keine Poren enthalten sollen. Diese Bereiche sind durch die sogenannte BOX-Schicht 98 und der alternativen Device-Schicht 96 voneinander elektrisch isoliert. Das Potenzial kann auf der Device-Schicht angelegt werden. Um ein Porenwachstum nur an einer bestimmten Seite zu ermöglichen, kann eine elektrische Verbindung der Device-Schicht 96 mit dem gewünschten Teilbereich 122 erfolgen. Dort wo kein Porenwachstum notwendig ist, werden die Bereiche nicht mit der Device- Schicht verbunden. Die lokale elektrische Verbindung zwischen der Device-Schicht und der Bereiche, die für Poren vorgesehen sind, kann zum Beispiel mit einer Poly-Si-Schicht rea- lisiert werden (Durchkontaktierungen 97). Das heißt, die Poren werden nur im Bereich 122, aber nicht in den Bereichen 12i und 123 erzeugt. Diese Bereiche können porenfrei bleiben und können z.B. als Chipbondrahmen verwendet werden.
Ausführungsbeispiele in Übereinstimmung mit dem ersten Aspekt, dem zweiten Aspekt und dem dritten Aspekt können ohne Weiteres miteinander kombiniert werden. So kann bei spielsweise die Erzeugung von Poren mittels Rückseitenstrukturierung ohne Weiteres auch mit der Unterteilung des Substrats gemäß dem zweiten Aspekt kombiniert werden. Die Aus führungsbeispiele gemäß dem zweiten Aspekt und/oder dem dritten Aspekt können ohne Weiteres dafür verwendet werden, die Porenstrukturen gemäß dem ersten Aspekt herzu- stellen oder dies zumindest zu unterstützen.
Ausführungsbeispiele überwinden dabei Einschränkungen der elektrochemischen Ätzung von Makroporen in Si: · mit der Ätzung sind sehr hohe Aspektverhältnisse (> 150, .... 1000) der Poren erreichbar. Gräben mit den vergleichbaren Aspektverhältnissen sind ebenfalls möglich, aber nur entlang bestimmter Richtungen, etwa in < 100 >. Weitere Einschränkungen bestehen darin, dass Makroporen bislang nur in 2D/3D/Arrays stabil geätzt werden können. Eine Ätzung von einzelnen Poren (Porennachbarn entfernter als 2- mal Raumladungszonen), oder einzelnen Reihen von Poren (mit benachbarten Porenreihen entfernter als 2-mal Raumladungszonen) sind nur sehr schwierig zu erreichen, da solche Poren dann Seitenzweige bekommen. Dies kann beispielsweise unter Verwendung von Ausführungsbeispielen des dritten Aspekts vermieden werden.
• Mittelgroße (100 pm bis 200 pm Breite) mechanisch stabile Bereiche ohne Poren, die an Bereichen mit Poren grenzen, sind bislang schwierig realisierbar. Aus den Bereichen mit Poren wachsen lateral zwei Poren in die Bereiche ohne Poren, so dass dort das Halbleitermaterial untergraben wird. Solche Bereiche ohne Poren können aber für manche MEMS wichtig sein, z. B. um Bondpads oder Chiprahmen herzustellen. Dies kann ebenfalls mit Ausführungsbeispielen gemäß dem dritten Aspekt erreicht werden. • Die Makroporen in n-Si wachsen stabil nur mit einer Beleuchtung von der Rückseite der Scheibe, so dass die durch das Licht generierten Löcher von der Rückseite auf der Vorderseite (dort wo die Makroporenätzung stattfindet, d. h., zu der Spitze der Poren) diffundieren müssen. Das bedeutet, die Diffusionslänge für die Löcher in n- Si sollte mindestens die gleiche Größenordnung wie die Waferdicke (400 pm bis 1 mm) haben. Das ist der Fall nur in niederdotierten n-Si, die mit der Float-Zone-Me- thode hergestellt wurden. Die Float-Zone-Wafer sind jedoch relativ teurer als die Standard-Wafer in der Mikroelektronik, die Czochralski-Wafer. Ausführungsbeispiele in Übereinstimmung mit dem zweiten Aspekt überwinden diesen Nachteil.
• Makroporen können auch auf p-Si -Wafer geätzt werden. Hier sind Float-Zone-Wafer nicht notwendig. Die Makroporen und die Abstände zwischen den Poren sind aber viel schwieriger zu kontrollieren, weil die Raumladungszone viel kleiner ist. Außerdem sind dafür spezielle HF-organische Lösungsmittel notwendig, die die Ätzung noch anspruchsvoller machen. Ausführungsbeispiele der vorliegenden Erfindung überwinden auch diesen Nachteil.
Mit vorliegenden Ausführungsbeispielen herstellbare Halbleiterstrukturen beziehen sich insbesondere auf MEMS. Unter den MEMS können die NED-Aktuatoren und andere auslenkbare Elemente hervorgehoben werden. Diese können beispielhaft mindestens zwei, in bevorzugten Ausführungsbeispielen drei Elektroden umfassen, die zueinander beabstandet sind und mit elektrisch isolierenden Abstandsstrukturen lokal einen konstanten Abstand aufweisen. Diese Elektroden sind zumindest einseitig mit dem umgebenden Substrat verbunden und in einer Kavität angeordnet. Sowohl die Kavität als auch die zueinander beab- standeten Elektroden, die ein sogenanntes auslenkbares Element bilden, können in einem dreischichtigen Aufbau angeordnet werden. Dabei bildet die Schicht mit dem auslenkbaren Element und der umgebenden Kavität eine mittlere Schicht, die auch Device-Schicht und Device-Wafer genannt werden kann. Die Device-Schicht kann durch die Anordnung einer Vielzahl an auslenkbaren Elementen und Kavitäten gekennzeichnet sein, wobei jedes auslenkbare Element durch eine Kavität umrandet oder umschlossen ist. Das auslenkbare Element unterteilt die jeweiligen Kavitäten jeweils in zwei Teilkavitäten.
Hierin beschriebene Verfahren sind in der Lage, einen derartigen Aufbau durch Bildung von Bereichen mit unterschiedlichen Porositäten (Gebiete 1-5) im Substrat zu erzeugen. Die Bereiche, die als Teilkavitäten ausgebildet werden, weisen eine große Porosität auf (Bereiche 1 und 3). In anderen Worten wird hier eine hohe Dichte an Poren und/oder dünne Wände verbleibenden Siliziums erzeugt. Die Wände können in einem Verfahrensschritt durch Oxidation des Siliziums entfernt werden. Die Bereiche, die als Elektroden gebildet sein sollen, weisen eine geringere Porosität auf, in anderen Worten eine geringe Dichte an Poren und/oder dicke Wände, so dass im selben Oxidationsschritt diese Wände nicht vollständig entfernt werden und diese für das spätere Bauteil zur Verfügung stehen.
Obwohl manche Aspekte im Zusammenhang mit einer Vorrichtung beschrieben wurden, versteht es sich, dass diese Aspekte auch eine Beschreibung des entsprechenden Verfahrens darstellen, sodass ein Block oder ein Bauelement einer Vorrichtung auch als ein entsprechender Verfahrensschritt oder als ein Merkmal eines Verfahrensschrittes zu verstehen ist. Analog dazu stellen Aspekte, die im Zusammenhang mit einem oder als ein Verfahrensschritt beschrieben wurden, auch eine Beschreibung eines entsprechenden Blocks oder Details oder Merkmals einer entsprechenden Vorrichtung dar.
Die oben beschriebenen Ausführungsbeispiele stellen lediglich eine Veranschaulichung der Prinzipien der vorliegenden Erfindung dar. Es versteht sich, dass Modifikationen und Variationen der hierin beschriebenen Anordnungen und Einzelheiten anderen Fachleuten einleuchten werden. Deshalb ist beabsichtigt, dass die Erfindung lediglich durch den Schutzumfang der nachstehenden Patentansprüche und nicht durch die spezifischen Einzelheiten, die anhand der Beschreibung und der Erläuterung der Ausführungsbeispiele hierin präsen- tiert wurden, beschränkt sei.

Claims

Patentansprüche Patentansprüche
1. Verfahren zum Herstellen einer Halbleiterstruktur mit einer Kavität, das folgende Schritte umfasst:
Bereitstellen eines Halbleitersubstrats, das ein Halbleitermaterial umfasst;
Ausführen eines Ätzprozesses, um in dem Halbleitersubstrat eine Porenstruktur mit einer Vielzahl von Poren zu erzeugen;
Oxidieren des Halbleitermaterials, so dass an Porenoberflächen der Vielzahl von Poren ein Halbleiteroxidmaterial entsteht, das benachbarte Poren der Porenstruktur verbindet; und
Entfernen des Halbleiteroxidmaterials, so dass die benachbarten Poren mit einander verbunden werden und so dass die Kavität in den verbundenen Poren entsteht.
2. Verfahren gemäß Anspruch 1 , bei dem der Ätzprozess so ausgeführt wird, dass eine Porosität der Porenstruktur lokal variiert, so dass nach dem Entfernen des Halbleiter oxidmaterials in voneinander verschiedenen Strukturbereichen Halbleitermaterial mit unterschiedlicher effektiver Materialstärke senkrecht zu einer Porenrichtung der Vielzahl von Poren verbleibt.
3. Verfahren gemäß Anspruch 2, bei dem die lokal variierende Porosität einen ersten bis fünften Bereich in dem Halbleitersubstrat definiert, an deren Grenzen die Porosität variiert; wobei das Verfahren so ausgeführt wird, dass in dem ersten und dritten Bereich Kavitäten erzeugt werden, in dem zweiten Bereich elektrisch isolierendes Material erzeugt wird, der vierte Bereich als tragende Struktur dient und in dem fünften Bereich Elektroden herausgebildet werden, so dass die Elektroden mittels Kavitäten und isolierendem Material voneinander und von der tragenden Struktur beabstandet sind.
4. Verfahren gemäß Anspruch 2 oder 3, bei dem die Kavität in einer Substratebene nach dem Entfernen des Halbleiteroxidmaterials von verbleibendem Halbleitermaterial begrenzt ist.
5. Verfahren gemäß einem der vorangehenden Ansprüche, ferner umfassend:
Erneutes Oxidieren des Halbleitermaterials, nach dem Entfernen des Halbleiteroxidmaterials, um an Oberflächen verbleibenden Halbleitermaterials weiteres Oxidmaterial zu erzeugen, so dass das weitere Oxidmaterial einen ersten Strukturbereich des verbleibenden Halbleitermaterials und einen zweiten Strukturbereich des verbleibenden Halbleitermaterials elektrisch voneinander isoliert.
6. Verfahren gemäß Anspruch 5, das ausgeführt wird, um ein MEMS herzustellen, bei dem der erste Substratbereich und der zweite Substratbereich elektrisch voneinander isolierte Elektroden sind.
7. Verfahren gemäß einem der vorangehenden Ansprüche, bei dem das Oxidieren des Halbleitermaterials basierend auf einer lokal variierenden Porosität der Porenstruktur so ausgeführt wird, dass in einem ersten Bereich der Porenstruktur das Halbleitermaterial über eine Mehrzahl von Poren hinweg vollständig oxidiert wird, und in einem zweiten Bereich der Porenstruktur Halbleitermaterial zwischen benachbarten Poren Material in einer Folge Oxid-Halbleitermaterial-Oxid angeordnet ist. [
8. Verfahren gemäß einem der vorangehenden Ansprüche, bei dem die Porenstruktur so erzeugt wird, dass eine entlang einer ersten Substratrichtung in einer Ebene pa rallel zu einer Substratebene orientierte Einheitszelle entlang einer zweiten, senkrechten Substratrichtung wiederholt angeordnet ist.
9. Verfahren gemäß Anspruch 8, bei dem zwei entlang der zweiten Substratrichtung benachbarte Einheitszellen höchstens soweit entlang der ersten Substratrichtung zueinander verschoben sind, dass die Raumladungszonen äußerster Poren der Einheitszellen einen Abstand von höchstens der Abmessung der Raumladungszone aufweisen.
10. Verfahren gemäß einem der vorangehenden Ansprüche, bei dem das Ausführen des Ätzprozesses ein Ausführen eines photo-elektrochemischen Ätzprozesses umfasst.
11. Verfahren gemäß einem der vorangehenden Ansprüche, bei dem das Ausführen des Ätzprozesses so erfolgt, dass in dem Halbleitermaterial innerhalb der Porenstruktur über die lokal variierende Porosität eine zusammenhängende Raumladungszone entsteht, die das Halbleitermaterial vollständig ausfüllt; oder bei der Raumladungszonen einzelner Poren mit einem Abstand von höchstens 50 % einer Abmessung einer Raumladungszone beabstandet sind.
12. Verfahren gemäß einem der vorangehenden Ansprüche, bei dem das Ausführen des Ätzprozesses ein Erzeugen von Keimzellen an vordefinierten Porenpositionen für eine nachfolgende Porenbildung umfasst.
13. Verfahren gemäß Anspruch 6, bei dem die Keimzellen pyramidenförmig erzeugt werden.
14. Verfahren gemäß einem der vorangehenden Ansprüche, das ferner folgende Schritte aufweist, die vor dem Ausführen des Ätzprozesses durchgeführt werden:
Aufbringen einer Hartmaske auf das Halbleitersubstrat;
Aufbringen eines photoempfindlichen Lackes auf die Hartmaske; lokal selektive Entwicklung des photoempfindlichen Lackes, um Porenpositionen der Porenstruktur zu definieren; und lokal selektive Entfernung der Hartmaske in Bereichen der definierten Porenpositionen.
15. Verfahren gemäß einem der vorangehenden Ansprüche, bei dem das Halbleitersubstrat ein dotiertes Halbleitermaterial aufweist und elektrisch leitfähig gebildet ist.
16. Verfahren gemäß einem der vorangehenden Ansprüche, bei dem sich die Porosität auf eine Ausdehnung der Vielzahl von Poren parallel zu einer Substrate bene und/o der auf einen Abstand benachbarter Poren bezieht.
17. Verfahren gemäß einem der vorangehenden Ansprüche, bei dem die Kavität einen Querschnitt parallel zu einer Substratebene aufweist, die von einem quadratischen oder runden Querschnitt verschieden ist.
18. Verfahren gemäß einem der vorangehenden Ansprüche, das ferner folgende Schritte aufweist:
Strukturieren einer zweiten Hauptseite des Halbleitersubstrats, um eine Vertiefungs struktur in der zweiten Hauptseite zu erzeugen; wobei der Ätzprozess unter Erzeugen der Porenstruktur an einer gegenüberliegenden ersten Hauptseite und in Richtung der zweiten Hauptseite ausgeführt wird, so dass das Erzeugen der Porenstruktur ein Anregen eines Ladungsträgertransports in dem Halbleitersubstrat von der zweiten Hauptseite aus und in der Vertiefungsstruktur um fasst.
19. Verfahren gemäß einem der vorangehenden Ansprüche, das ferner folgende Schritte umfasst:
Erzeugen einer elektrischen Isolierung zwischen einem ersten Teilbereich der ersten Hauptseite und einem zweiten Teilbereich der ersten Hauptseite vor dem Erzeugen der Porenstruktur;
Anlegen eines elektrischen Potentials an den ersten Teilbereich; flächiges Kontaktieren der ersten Hauptseite in dem ersten Teilbereich und dem zweiten Teilbereich mit einem Elektrolyten; und
Ausführen des Ätzprozesses unter Verwendung des elektrischen Potentials und des Elektrolyten, um die Porenstruktur zu erzeugen.
20 Halbleiterstruktur mit: einem Halbleitersubstrat, das ein Halbleitermaterial umfasst; und einer in dem Halbleitersubstrat gebildeten Kavität, die mittels mit einander verbundener Poren einer Porenstruktur erzeugt ist.
21. Halbleiterstruktur gemäß einem der Anspruch 20, bei der die Kavität ein Aspektver hältnis bezogen auf eine erste Ausdehnung senkrecht zu einer Substratebene und eine zweite Ausdehnung parallel zu der Substratebene aufweist, das zumindest 30 beträgt.
22. Halbleiterstruktur gemäß Anspruch 20 oder 21 , die zumindest zwei in einer Ebene parallel zu einer Substratebene beabstandete und mittels an diskreten Bereichen isolierten und mechanisch mit einander verbundene Elektroden aufweist, die ein gemeinsames bewegliches Element bilden, das ausgebildet ist, um sich in-plane bezogen auf die Substratebene zu bewegen und das an die Kavität angrenzt oder umschließt.
23. Halbleiterstruktur gemäß Anspruch 22, bei der ein Abstand zwischen den mit einander verbundenen Elektroden basierend auf einer Porenstruktur lokal verengt ist.
24. Halbleiterstruktur gemäß Anspruch 22 oder 23, mit einer Mehrzahl von nebeneinander in einer Gesamtkavität angeordneten beweglichen Elementen, wobei jeweils ein bewegliches Element zwischen zwei benachbarte Teilkavitäten der Gesamtkavität angeordnet ist.
25. Halbleiterstruktur gemäß einem der Ansprüche 20 bis 24, bei der das Halbleitersubstrat eine Dicke senkrecht zu einer Substratebene aufweist, die zumindest 300 pm beträgt.
26. Halbleiterstruktur gemäß einem der Ansprüche 20 bis 25, bei der parallel zu einer Substratebene eine lokal variierende Porosität einer in das Halbleitersubstrat einge- brachten Porenstruktur angeordnet ist.
27. Halbleiterstruktur gemäß einem der Ansprüche 20 bis 26, bei der eine Topographie einer Seitenwandstruktur der Halbleiterstruktur senkrecht zu einer Substratebene auf einer Aneinanderreihung quadratischer oder kreisförmiger Strukturen basieren.
28. Halbleiterstruktur gemäß einem der Ansprüche 10 bis 27, bei der ein Mittenrauheitswert einer Topographie einer Seitenwandstrukturen der Halbleiterstruktur senkrecht zu einer Substratebene zumindest 0,5 pm beträgt.
29. Verfahren zum Herstellen einer Halbleiterstruktur mit einer Kavität, das folgende Schritte umfasst:
Bereitstellen eines Halbleitersubstrats, das ein Halbleitermaterial umfasst;
Ausführen eines Ätzprozesses, um in dem Halbleitersubstrat eine Porenstruktur mit einer Vielzahl von Poren zu erzeugen, so dass eine Porosität der Porenstruktur lokal in dem Halbleitersubstrat variiert; so dass basierend auf der lokal unterschiedlichen Porosität in voneinander verschiedenen Strukturbereichen des Halbleitersubstrats Halbleitermaterial mit unterschiedli cher effektiver Materialstärke senkrecht zu einer Porenrichtung der Vielzahl von Poren verbleibt.
30. Verfahren gemäß Anspruch 29, ferner umfassend:
Oxidieren des Halbleitermaterials, so dass an Porenoberflächen der Vielzahl von Po ren ein Halbleiteroxidmaterial entsteht, das benachbarte Poren der Porenstruktur ver bindet; und
Entfernen des Halbleiteroxidmaterials, so dass die benachbarten Poren mit einander verbunden werden und so dass die Kavität in den verbundenen Poren entsteht.
31. Halbleiterstruktur mit: einem Halbleitersubstrat, das ein Halbleitermaterial umfasst; und einer in dem Halbleitersubstrat gebildeten Kavität, die mittels einer Porenstruktur erzeugt ist; wobei basierend auf einer lokal unterschiedlichen Porosität in voneinander verschiedenen Strukturbereichen des Halbleitersubstrats Halbleitermaterial mit unterschiedlicher effektiver Materialstärke senkrecht zu einer Porenrichtung der Vielzahl von Poren angeordnet ist.
32. Verfahren zum Herstellen einer Halbleiterstruktur mit einer Porenstruktur, wobei das Verfahren folgende Schritte aufweist:
Bereitstellen eines Halbleitersubstrats, das eine erste Hauptseite und eine, gegenüberliegend angeordnete zweite Hauptseite aufweist;
Strukturieren der zweiten Hauptseite, um eine Vertiefungsstruktur in der zweiten Hauptseite zu erzeugen;
Erzeugen der Porenstruktur an der ersten Hauptseite und in Richtung der zweiten Hauptseite; wobei das Erzeugen der Porenstruktur ein Anregen eines Ladungsträgertransports in dem Halbleitersubstrat von der zweiten Hauptseite aus und in der Vertiefungsstruktur umfasst.
33. Verfahren gemäß Anspruch 32, bei dem das Erzeugen der Porenstruktur eine Ver wendung eines photo-elektrochemischen Ätzens umfasst, bei dem eine Beleuchtung des Halbleitersubstrats von der zweiten Hauptseite und in die Vertiefungsstruktur hinein ausgeführt wird.
34. Verfahren gemäß Anspruch 32 oder 33, bei dem das Strukturieren der zweiten Hauptseite in Abhängigkeit einer Diffusionslänge des Halbleitersubstrats an eine Position der Porenstruktur angepasst ist.
35. Verfahren gemäß einem der Ansprüche 32 bis 34, bei dem die Porenstruktur Oberflächenbereiche der ersten Hauptseite in einem Bereich ausspart, der einem Vertie fungsbereich der Vertiefungsstruktur gegenüberliegt.
36. Verfahren gemäß einem der Ansprüche 32 bis 35, bei dem das Strukturieren der zweiten Hauptseite so ausgeführt wird, dass die Vertiefungsstruktur mit einem ersten Vertiefungsbereich und einem zweiten Vertiefungsbereich erzeugt wird, zwischen denen Halbleitermaterial des Halbleitersubstrats angeordnet ist, und wobei ein Abstand zwischen dem ersten Vertiefungsbereich und dem zweiten Vertiefungsbereich höchs- tensder Summe aus dem doppelten Wert einer Diffusionslänge des Halbleitersubstrats und einem Porendurchmesser entspricht.
37. Verfahren gemäß einem der Ansprüche 31 bis 35, bei dem das Strukturieren der zweiten Hauptseite so ausgeführt wird, dass die Vertiefungsstruktur mit zumindest einem Vertiefungsbereich erzeugt wird, und wobei für jede Pore der Porenstruktur gilt, dass ein Abstand zwischen der Pore und einem benachbarten Vertiefungsbereich durch das Halbleitersubstrat höchstens einer Diffusionslänge des Halbleitersubstrats entspricht.
38. Verfahren gemäß einem der Ansprüche 32 bis 37, bei dem ein Czochralski Wafer als Hableitersubstrat verwendet wird.
39. Verfahren gemäß einem der Ansprüche 32 bis 38, das ferner folgende Schritte umfasst:
Oxidieren des Halbleitermaterials, so dass an Porenoberflächen einer Vielzahl von Poren der Porenstruktur ein Halbleiteroxidmaterial entsteht, das benachbarte Poren der Porenstruktur verbindet; und
Entfernen des Halbleiteroxidmaterials, so dass die benachbarten Poren mit einander verbunden werden und so dass die Kavität in den verbundenen Poren entsteht.
40. Verfahren gemäß einem der Ansprüche 32 bis 39, bei dem der Ätzprozess so ausgeführt wird, dass eine Porosität der Porenstruktur lokal variiert, so dass nach dem Ent fernen des Halbleiteroxidmaterials in voneinander verschiedenen Strukturbereichen Halbleitermaterial mit unterschiedlicher effektiver Materialstärke senkrecht zu einer Porenrichtung der Vielzahl von Poren verbleibt.
41 Verfahren gemäß einem der Ansprüche 32 bis 40, das ferner folgende Schritte umfasst:
Erzeugen einer elektrischen Isolierung zwischen einem ersten Teilbereich der ersten Hauptseite und einem zweiten Teilbereich der ersten Hauptseite vor dem Erzeugen der Porenstruktur; Anlegen eines elektrischen Potentials an den ersten Teilbereich; flächiges Kontaktieren der ersten Hauptseite in dem ersten Teilbereich und dem zweiten Teilbereich mit einem Elektrolyten; und
Ausführen des Ätzprozesses unter Verwendung des elektrischen Potentials und des Elektrolyten, um die Porenstruktur zu erzeugen.
42. Halbleiterstruktur mit: einem Halbleitersubstrat, das eine erste Hauptseite und eine gegenüberliegend angeordnete zweite Hauptseite aufweist; wobei die zweite Hauptseite eine Vertiefungsstruktur aufweist; wobei an der ersten Hauptseite und in Richtung der zweiten Hauptseite eine mittels einer Porenstruktur erzeugte Struktur angeordnet ist.
43. Verfahren zum Herstellen einer Halbleiterstruktur mit einer Porenstruktur, wobei das Verfahren folgende Schritte aufweist:
Bereitstellen eines Halbleitersubstrats, das eine erste Hauptseite und eine, gegen überliegend angeordnete zweite Hauptseite aufweist;
Erzeugen einer elektrischen Isolierung zwischen einem ersten Teilbereich der ersten Hauptseite und einem zweiten Teilbereich der ersten Hauptseite;
Anlegen eines elektrischen Potentials an den ersten Teilbereich; flächiges Kontaktieren der ersten Hauptseite in dem ersten Teilbereich und dem zwei ten Teilbereich mit einem Elektrolyten; und
Ausführen eines Ätzprozesses unter Verwendung des elektrischen Potentials und des Elektrolyten, um die Porenstruktur zu erzeugen.
44. Verfahren gemäß Anspruch 43, bei dem basierend auf der elektrischen Isolierung die Porenstruktur in dem ersten Teilbereich erzeugt wird und in dem zweiten Teilbereich nicht erzeugt wird.
45. Verfahren gemäß Anspruch 43 oder 44, bei dem das Bereitstellen des Halbleitersubstrats so ausgeführt wird, dass als Halbleitersubstrat ein Schichtstapel mit zumindest einer der ersten Hauptseite zugewand ten dotierten Halbleiterschicht und einer der zweiten Hauptseite zugewandten Isolationsschicht bereitgestellt wird; und bei dem das Erzeugen der elektrischen Isolierung ein Strukturieren der dotierten Halb leiterschicht in den ersten Teilbereich und den zweiten Teilbereich unter Beibehaltung der Isolationsschicht umfasst, so dass die Isolationsschicht die elektrische Isolierung bereitstellt.
46. Verfahren gemäß Anspruch 45, bei dem das Bereitstellen des Halbleitersubstrats so ausgeführt wird, dass der Schichtstapel eine elektrisch leitfähige Schicht aufweist, wobei die Isolationsschicht zwischen der dotierten Halbleiterschicht und der elektrisch leitfähigen Schicht angeordnet ist; wobei das Verfahren ferner umfasst: elektrisches Verbinden des ersten Teilbereichs mit der elektrisch leitfähigen Schicht; bei dem das Ausführen des Ätzprozesses ein Anlegen des elektrischen Potentials an die elektrisch leitfähige Schicht umfasst.
47. Verfahren gemäß Anspruch 45 oder 46, bei dem das Strukturieren eine Ausführung einer Bosch-Methode umfasst, um lokal selektiv Teile des Halbleitersubstrats zu entfernen.
48. Verfahren gemäß einem der Ansprüche 43 bis 47, bei dem die Porenstruktur eine Porenlänge parallel zu einer Dickenrichtung senkrecht zu der zweiten Hauptseite aufweist, wobei der laterale Ausdehnung des zweiten Teilbereichs in einer Richtung senkrecht zu der Dickenrichtung und bei einer Projektion in die zweite Hauptseite höchstens der Porenlänge entspricht.
49. Verfahren gemäß einem der Ansprüche 43 bis 48, das ferner folgende Schritte umfasst:
Oxidieren des Halbleitermaterials, so dass an Porenoberflächen einer Vielzahl von Poren der Porenstruktur ein Halbleiteroxidmaterial entsteht, das benachbarte Poren der Porenstruktur verbindet; und
Entfernen des Halbleiteroxidmaterials, so dass die benachbarten Poren mit einander verbunden werden und so dass die Kavität in den verbundenen Poren entsteht.
50. Verfahren gemäß einem der Ansprüche 43 bis 49, bei dem der Ätzprozess so ausge führt wird, dass eine Porosität der Porenstruktur lokal variiert, so dass nach dem Ent fernen des Halbleiteroxidmaterials in voneinander verschiedenen Strukturbereichen Halbleitermaterial mit unterschiedlicher effektiver Materialstärke senkrecht zu einer Porenrichtung der Vielzahl von Poren verbleibt.
51. Verfahren gemäß einem der vorangehenden Ansprüche, das ferner folgende Schritte aufweist:
Strukturieren einer zweiten Hauptseite des Halbleitersubstrats, um eine Vertiefungsstruktur in der zweiten Hauptseite zu erzeugen; wobei der Ätzprozess unter Erzeugen der Porenstruktur an einer gegenüberliegenden ersten Hauptseite und in Richtung der zweiten Hauptseite ausgeführt wird, so dass das Erzeugen der Porenstruktur ein Anregen eines Ladungsträgertransports in dem Halbleitersubstrat von der zweiten Hauptseite aus und in der Vertiefungsstruktur umfasst.
52. Halbleiterstruktur umfassend: ein Halbleitersubstrat, das eine erste Hauptseite und eine gegenüberliegend angeordnete zweite Hauptseite aufweist; eine elektrische Isolierung zwischen einem ersten Teilbereich der ersten Hauptseite und einem zweiten Teilbereich der ersten Hauptseite; wobei in dem ersten Teilbereich eine mittels einer Porenstruktur erzeugte Struktur angeordnet ist; und in dem zweiten Teilbereich keine mittels einer Porenstruktur erzeugte Struktur angeordnet ist.
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