WO2021137404A1 - 표시장치 - Google Patents

표시장치 Download PDF

Info

Publication number
WO2021137404A1
WO2021137404A1 PCT/KR2020/014706 KR2020014706W WO2021137404A1 WO 2021137404 A1 WO2021137404 A1 WO 2021137404A1 KR 2020014706 W KR2020014706 W KR 2020014706W WO 2021137404 A1 WO2021137404 A1 WO 2021137404A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
light emitting
hole
disposed
region
Prior art date
Application number
PCT/KR2020/014706
Other languages
English (en)
French (fr)
Inventor
김현진
고선욱
오금미
고승효
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to CN202080090716.9A priority Critical patent/CN114902409A/zh
Priority to US17/789,765 priority patent/US20230045618A1/en
Publication of WO2021137404A1 publication Critical patent/WO2021137404A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/385—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending at least partially onto a side surface of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Definitions

  • the present application relates to a display device, and more particularly, to a display device including a structure capable of realizing high resolution.
  • the light emitting display device is a self-luminous display device, and unlike a liquid crystal display device, it does not require a separate light source, so it can be manufactured in a lightweight and thin form.
  • the light emitting display device is not only advantageous in terms of power consumption due to low voltage driving, but also has excellent color realization, response speed, viewing angle, and contrast ratio (CR), and is expected to be utilized in various fields. have.
  • a display device manufactured by transferring a light emitting diode (LED) to a thin film transistor array substrate is used as a light emitting display device.
  • LED is a light emitting device attracting attention because it not only has a fast lighting speed, but also consumes less power, has excellent stability due to strong impact resistance, and can display high-brightness images.
  • Micro LED is an ultra-small LED whose size is less than 100 micrometers ( ⁇ m). Recently, research for developing high-resolution display devices using micro LEDs is being actively conducted.
  • the display device can also be applied to virtual reality (VR) or augmented reality (AR) devices, and accordingly, interest in high resolution is growing.
  • VR virtual reality
  • AR augmented reality
  • the current structure of the display device has a limit in meeting the needs of the rapidly changing market.
  • the present invention is to solve the above problems, and the inventors of the present invention have invented a display device capable of high resolution.
  • a display device provides a substrate including a plurality of recesses, a light emitting device disposed in the plurality of recesses, a substrate, and a first insulation disposed on the light emitting device. layer, a transistor disposed on the first insulating layer and including an active electrode and a gate electrode, a first hole included in the active electrode, a second hole included in the first insulating layer, and inside of the first hole and the second hole and a connection electrode disposed on the , and the light emitting device may be electrically connected to the active electrode by the connection electrode.
  • a display device includes a substrate, a light emitting device and a transistor disposed on the substrate, a first electrode electrically connected to the first semiconductor layer of the light emitting device, and a second semiconductor layer of the light emitting device and electrically a second electrode connected to , and a connection electrode electrically connected to one of the first electrode and the second electrode, wherein the connection electrode is electrically connected to an active electrode of the transistor, and the connection electrode connects at least a portion of the active electrode can penetrate
  • the present invention can further improve the resolution by newly suggesting a connection structure between the light emitting device and the driving circuit.
  • the pixel arrangement efficiency can be improved by arranging the driving circuit to overlap the light emitting device.
  • the present invention can minimize unnecessary space by enabling electrical connection between the light emitting device and the driving circuit through the vertical through-hole.
  • the effect according to the present invention is not limited by the contents exemplified above, and more various effects are included in the present specification.
  • FIG. 1 is a schematic plan view of a display device according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of the pixel illustrated in FIG. 1 .
  • FIG. 3 is a partially enlarged cross-sectional view of the pixel illustrated in FIG. 2 .
  • 4 to 12 are process diagrams of a display device according to an exemplary embodiment.
  • FIG. 13 to 18 are process diagrams of an LED according to an embodiment of the present invention.
  • 19 is a cross-sectional view of a pixel according to another exemplary embodiment.
  • first, second, etc. are used to describe various components, these components are not limited by these terms. These terms are only used to distinguish one component from another. Accordingly, the first component mentioned below may be the second component within the spirit of the present invention.
  • each feature of the various embodiments of the present invention may be partially or wholly combined or combined with each other, technically various interlocking and driving are possible, and each of the embodiments may be implemented independently of each other or may be implemented together in a related relationship. may be
  • FIG. 1 is a schematic plan view of a display device according to an embodiment of the present invention.
  • the display device 100 includes a substrate 110 , a gate driver GC, a data driver DC, and a timing controller TC.
  • the display device 100 may include various circuits, wirings, and light emitting devices disposed on the substrate 110 .
  • the substrate 110 includes a plurality of pixels P, and the pixels P may be divided by a plurality of data lines DL and a plurality of gate lines GL that cross each other.
  • the substrate 110 may be divided into a display area including a plurality of pixels P and a non-display area in which various signal lines or pads are formed.
  • Each pixel P may include a light emitting diode (120 in FIG. 2 , hereinafter LED, light emitting diode) as a light emitting device, for example, a micro LED ( ⁇ LED) having a size of 100 ⁇ m or less may be used.
  • ⁇ LED micro LED
  • each of the plurality of sub-pixels may include an LED 120 , and the plurality of LEDs 140 included in one pixel P may emit light in different colors.
  • the smallest unit pixel P capable of realizing all colors that the display device 100 can display is referred to as a unit pixel, and in this case, the unit pixel may correspond to the pixel P illustrated in FIG. 1 .
  • the pixel P may include a pixel driving circuit.
  • the pixel driving circuit may include at least one driving transistor and at least one switching transistor.
  • the LED 120 which is a light emitting device of the display device 100 , may be electrically connected to a pixel driving circuit to emit light according to a data voltage Vdata.
  • the timing controller TC receives timing signals such as a vertical synchronization signal, a horizontal synchronization signal, a data enable signal, and a dot clock through a reception circuit such as an LVDS or TMDS interface connected to the host system.
  • the timing controller TC generates timing control signals for controlling the data driver DC and the gate driver GC based on the input timing signal.
  • the data driver DC is connected to the plurality of data lines DL of the display device 100 and supplies the data voltage Vdata to the plurality of pixels P.
  • the data driver DC may include a plurality of source drive integrated circuits (ICs).
  • the plurality of source drive ICs may receive digital video data RGB and a source timing control signal DDC from the timing controller TC.
  • the plurality of source drive ICs convert the digital video data RGB into a gamma voltage in response to the source timing control signal DDC to generate the data voltage Vdata, and convert the data voltage Vdata to the display device 100 .
  • the data may be supplied through a plurality of data lines DL.
  • the plurality of source drive ICs may be connected to the plurality of data lines DL of the display device 100 by a chip on glass (COG) process or a tape automated bonding (TAB) process.
  • the plurality of source drive ICs may be formed on the upper surface of the substrate 110 or the lower surface of the substrate 110 , or may be formed on a separate PCB substrate and electrically connected to the substrate 110 .
  • the gate driver GC is connected to the plurality of gate lines GL on the substrate 110 and supplies gate signals to the plurality of pixels P.
  • the gate driver GC may include a level shifter and a shift register.
  • the level shifter may shift the level of the clock signal CLK input from the timing controller TC to a Transistor-Transistor-Logic (TTL) level and then supply it to the shift register.
  • TTL Transistor-Transistor-Logic
  • the shift register may be formed in the non-display area of the substrate 110 by the GIP method, but is not limited thereto.
  • the shift register may include a plurality of stages that shift and output a gate signal in response to a clock signal and a driving signal. A plurality of stages included in the shift register may sequentially output gate signals through a plurality of output terminals.
  • the gate driver GC, the data driver DC, and the timing controller TC are disposed under the substrate 110 , and a plurality of lines such as the gate line GL and the data line DL are formed on the substrate 110 . ) can be placed on the side of the Accordingly, it is possible to implement a tiling display device in which a bezel is not visible by using the display device 100 of the present invention, and the size of a high-resolution display can be expanded as much as desired.
  • FIG. 2 is a cross-sectional view of the pixel illustrated in FIG. 1
  • FIG. 3 is a partially enlarged cross-sectional view of the pixel illustrated in FIG. 2 .
  • the transistor 130 illustrated in FIG. 2 may be a driving transistor, but is not limited thereto.
  • the display device 100 includes a substrate 110 .
  • the substrate 110 may be made of an insulating transparent material, for example, glass.
  • the substrate 110 may include a concave portion 110p.
  • the concave portion 110p may be formed by irradiating a laser on the substrate 110, and the depth of the concave portion 110p is such that the LED 120 does not contact the inner surface of the concave portion 110p. It is preferable to form thicker than the thickness.
  • the substrate 110 includes a light emitting area EA in which the LED 120 is disposed and a non-emission area NEA surrounding the light emitting area EA.
  • the concave portion 110p is formed to overlap the light emitting area EA and may overlap a portion of the non-emission area NEA.
  • the LED 120 is disposed on the concave portion 110p of the substrate 110 . Referring to FIG. 2 , the LED 120 may be disposed inside the recess 110p.
  • the LED 120 includes a buffer layer 121 , a first semiconductor layer 123 , an active layer 125 , a second semiconductor layer 127 , and an electrode 129 .
  • the buffer layer 121 on the LED 120 shown in FIG. 2 may be made of an undoped GaN-based semiconductor material.
  • a first semiconductor layer 123 is disposed under the buffer layer 121 .
  • the first semiconductor layer 123 serves to provide electrons to the active layer 125 .
  • the first semiconductor layer 123 may be made of an n-GaN-based semiconductor material, and the n-GaN-based semiconductor material is GaN. , AlGaN, InGaN, or AlInGaN.
  • Si, Ge, Se, Te, or C may be used as the impurity used for doping the first semiconductor layer 123 .
  • An active layer 125 is disposed under the first semiconductor layer 123 .
  • the active layer 125 may have a multi-quantum well (MQW) structure including a well layer and a barrier layer having a band gap higher than that of the well layer.
  • the active layer 125 may emit light when a voltage or current is applied to the first semiconductor layer 123 and the second semiconductor layer 127 .
  • MQW multi-quantum well
  • a second semiconductor layer 127 is disposed under the active layer 125 .
  • the second semiconductor layer 127 may be made of a p-GaN-based semiconductor material, and the p-GaN-based semiconductor material may be GaN, AlGaN, InGaN, AlInGaN, or the like.
  • Mg, Zn, Be, or the like may be used as an impurity used for doping the second semiconductor layer 127 .
  • the electrode layer 129 is disposed outside the LED 120 .
  • the electrode layer 129 includes a first electrode pad 129a, a second electrode pad 129b, a first electrode 129c, and a second electrode 129d.
  • the first and second electrode pads 129a and 129b may be disposed at the same height above the LED 120 .
  • the first and second electrode pads 129a and 129b are disposed to overlap the light emitting area EA and the non-emission area NEA of the substrate 110 , and the first and second electrodes 129c and 129d are disposed on the substrate ( It may be disposed to overlap the emission area EA of the 110 . Referring to FIG. 2 , the first and second electrode pads 129a and 129b may overlap an edge of the concave portion 110p.
  • the electrode layer 129 may be made of a metal having high reflectivity, and may include, for example, one of Ag, Al, Au, Cr, Ir, Mg, Nd, Ni, Pd, Pt, Rh, Ti, and W. .
  • the electrode layer 129 may be formed of an alloy of two or more of metals with high reflectivity or a stacked structure of dissimilar metals, or a stacked structure of an ITO, IZO, ZnO or In2O3 film and a metal with high reflectivity.
  • the first and second electrode pads 129a and 129b may be made of metal having high reflectivity
  • the first and second electrodes 129c and 129d may be made of metal having high transparency.
  • the light directed toward the upper portion of the substrate 110 is reflected toward the lower portion of the substrate 110 by the first and second electrode pads 129a and 129b.
  • the light toward the substrate 110 among the light emitted from the active layer 125 of the LED 120 may pass through the first and second electrodes 129c and 129d and exit to the lower portion of the substrate 110 .
  • the first electrode pad 129a is electrically connected to the first connection electrode 141
  • the second electrode pad 129b is electrically connected to the second connection electrode 142
  • the first electrode 129c is disposed to overlap one surface of the LED 120 and one surface of the second semiconductor layer 127 , and electrically connects the first electrode pad 129a and the second semiconductor layer 127 to each other.
  • the second electrode 129d is disposed to overlap the other side surface of the LED 120 and one surface of the first semiconductor layer 123 , and electrically connects the second electrode pad 129b to the first semiconductor layer 123 .
  • the electrode layer 129 may be electrically insulated from the side surface of the first semiconductor layer 123 and the buffer layer 121 so that the first semiconductor layer 123 and the second semiconductor layer 127 are not electrically shorted. That is, the LED 120 may further include a passivation layer, which may be disposed between the first and second electrode pads 129a and 129b and the buffer layer 121 , and the passivation layer may It may be disposed between the first electrode 129c and the buffer layer 121 and the first semiconductor layer 123 .
  • An alignment key 128 is disposed on the LED 120 .
  • the alignment key 128 may be disposed at the same height as the first and second electrode pads 129a and 129b, and has a magnetic property such that the LED 120 is automatically aligned with the concave portion 110p of the substrate 110 .
  • It may be a material having
  • the alignment key 128 may be one of aluminum, platinum, gold, manganese, bismuth, silver, copper, iron, nickel, and cobalt. Meanwhile, the alignment key 128 may be removed before the first insulating layer 153 is formed.
  • the inside of the concave portion 110p may be filled with a filler 151 . That is, the filler 151 may be disposed between the substrate 110 and the LED 120 so that the LED 120 can be firmly fixed to the substrate 110 .
  • the filler 151 is made of a transparent insulating material, and may be, for example, resin.
  • the refractive index of the filler 151 may be different from that of the substrate 110 , and accordingly, the light emitted from the LED 120 may be condensed to the lower portion of the substrate 110 .
  • the light emitted from the active layer 125 of the LED 120 passes through the surface of the filler 151 and the concave portion 110p, is condensed to the center of the LED 120, and can be emitted to the lower portion of the substrate 110. . Accordingly, most of the light emitted from the LED 120 may be concentrated in the light emitting area EA and emitted.
  • a first insulating layer 153 is disposed on the substrate 110 .
  • the first insulating layer 153 may be formed of a single layer of silicon nitride (SiNx) or silicon oxide (SiOx) or a multilayer of silicon nitride (SiNx) and silicon oxide (SiOx).
  • the first insulating layer 153 may improve adhesion between the layers formed on the first insulating layer 153 and the substrate 110 , and block alkali components leaking from the substrate 110 .
  • the transistor 130 is disposed on the first insulating layer 153 .
  • the transistor 130 includes an active electrode 131 and a gate electrode 135 made of polysilicon.
  • the transistor 130 illustrated in FIG. 2 may be a driving transistor, and a top gate structure in which the gate electrode 135 is disposed on the active electrode 131 is not limited thereto.
  • the active electrode 131 of the transistor 130 is disposed on the first insulating layer 153 .
  • the active electrode 131 of the transistor 130 includes a third region 131C in which a channel is formed when the transistor 130 is driven, and a first region 131A and a second region 131B on both sides of the third region 131C.
  • the first region 131A may be a source region and the second region 131B may be a drain region, but is not limited thereto.
  • the third region 131C, the first region 131A, and the second region 131B are defined by ion doping (impurity doping).
  • the active electrode 131 of the transistor 130 includes poly-Si (poly-Si). Accordingly, an amorphous silicon (a-Si) material is deposited on the first insulating layer 153 , a polysilicon material layer is formed by performing a dehydrogenation process and a crystallization process, and the polysilicon material layer is patterned to form an active material. An electrode 131 is formed.
  • a-Si amorphous silicon
  • a second insulating layer 155 is disposed on the first insulating layer 153 and the active electrode 131 of the transistor 130 .
  • the second insulating layer 155 is made of the same material as the first insulating layer 153 , a single layer of silicon nitride (SiNx) or silicon oxide (SiOx), or multiple layers of silicon nitride (SiNx) or silicon oxide (SiOx). It may consist of layers.
  • a gate electrode 135 of the transistor 130 is disposed on the second insulating layer 155 .
  • the gate electrode 135 may be made of molybdenum (Mo) and may be disposed to overlap the third region 131C of the active electrode 131 of the transistor 130 .
  • a third insulating layer 157 is disposed on the second insulating layer 155 and the gate electrode 135 of the transistor 130 .
  • the third insulating layer 157 is made of the same material as the first insulating layer 153 or the second insulating layer 155 , or a single layer of silicon nitride (SiNx) or silicon oxide (SiOx) or silicon nitride (SiNx). Alternatively, it may be composed of multiple layers of silicon oxide (SiOx).
  • First and second connection electrodes 141 and 142 are disposed on the third insulating layer 157 .
  • the first and second connection electrodes 141 and 142 may be formed of a conductive metal material, for example, may have a three-layer structure of titanium (Ti)/aluminum (Al)/titanium (Ti).
  • the first and second connection electrodes 141 and 142 are connected to the first and second electrodes through the first and second contact holes 141h and 142h included in the first to third insulating layers 153 , 155 and 157 . They are electrically connected to the pads 129a and 129b, respectively.
  • the first connection electrode 141 disposed on the third insulating layer 157 is disposed to overlap at least a portion of the first electrode pad 129a. Meanwhile, the second connection electrode 142 may be disposed between the first insulating layer 153 and the second insulating layer 155 or between the second insulating layer 155 and the third insulating layer 157 . .
  • FIG. 3 is a partially enlarged view of area A1 of FIG. 2 .
  • the first and second insulating layers 153 and 155 include a first contact hole ( 141h in FIG. 11 ), and a first connection electrode ( 141h in FIG. 11 ) inside the first contact hole 141h. 141) is placed.
  • the first contact hole 141h may pass through at least a portion of the first region 131A of the active electrode 131 .
  • the first region 131A of the active electrode 131 includes a protrusion protruding into the first contact hole 141h, and the protrusion includes a first protrusion surface 131Aa protruding into the first contact hole 141h.
  • first and second protruding surfaces 131Aa and 131Ab are illustrated as being disposed on the left and right sides of the inside of the first contact hole 141h, but the present invention is not limited thereto.
  • the first and second protruding surfaces 131Aa and 131Ab may be disposed on at least one of left and right sides inside the first contact hole 141h in a vertical cross-sectional view.
  • the protrusion of the first region 131A may further include a third protrusion surface 131Ac connected to the first and second protrusion surfaces 131Aa and 131Ab.
  • the third protruding surface 131Ac may extend in the same direction as the inner side surface of the first contact hole 141h or may be parallel to the inner side surface of the first contact hole 141h.
  • the protrusion of the first region 131A may include only the first and second protrusion surfaces 131Aa and 131Ab. In this case, the first and second protruding surfaces 131Aa and 131Ab may be inclined so that one end of each of them is in contact with each other, so that the third protruding surface 131Ac is absent.
  • the first contact hole 141h may include a first hole penetrating the first region 131A of the active electrode 131 and a second hole penetrating the first insulating layer 153 .
  • the diameter of the first hole may be the distance between the third protruding surfaces 131Ac facing each other, the distance between the first protruding surfaces 131Aa facing each other, or the distance between the second protruding surfaces 131Ab facing each other. could be the street.
  • the inside of the first hole and the inside of the second hole are connected to each other, and the first hole may completely overlap the second hole.
  • the first contact hole 141h includes a third hole passing through the second insulating layer 155 .
  • the inside of the first to third holes are connected to each other.
  • an imaginary line connecting the centers of the first to third holes may be in a direction perpendicular to the substrate 110 .
  • the maximum diameter of the first hole may be smaller than the maximum diameter of the second hole, and the maximum diameter of the first hole may be smaller than the maximum diameter of the third hole.
  • the first protruding surface 131Aa included in the first region 131A of the active electrode 131 may be exposed to the third hole, and the second protruding surface 131Ab may be exposed to the second hole.
  • the first connection electrode 141 is electrically connected to the first region 131A of the active electrode 131 and the first electrode pad 129a of the LED 120 through the first contact hole 141h. Specifically, the first connection electrode 141 may directly contact the protrusion of the first region 131A, and may directly contact at least one of the first to third protrusion surfaces 131Aa, 131Ab, and 131Ac.
  • the present invention is not limited thereto.
  • the second electrode pad 129b of the LED 120 may be electrically connected to the transistor 130 .
  • the first connection electrode 141 and the second connection electrode 142 may be respectively connected to, for example, one of the high voltage wiring and the common voltage wiring, which may be determined according to the structure of the pixel circuit.
  • a fourth insulating layer 159 may be disposed.
  • the fourth insulating layer 159 may be formed of a single layer of silicon nitride (SiNx) or silicon oxide (SiOx) or a multi-layer of silicon nitride (SiNx) or silicon oxide (SiOx).
  • the fourth insulating layer 159 may be made of an organic material, and may compensate for a step difference on the substrate 110 .
  • 4 to 12 are process diagrams of a display device according to an exemplary embodiment.
  • a plurality of concave portions 110p are formed in the substrate 110 .
  • Each of the concave portions 110p is formed with a space sufficient to accommodate one LED 120 , and in particular, the diameter of the concave portion 110p formed on the upper surface of the substrate 110 is the LED including the electrode portion 129 . (120) is formed to be smaller than the maximum width.
  • a filling material 151m including a plurality of LEDs 120 is formed on a substrate 110 .
  • a predetermined pressure may be applied from the upper portion of the substrate 110 .
  • the filling material 151m formed on the substrate 110 includes more LEDs 120 than the number of the recesses 151p formed in the substrate 110 .
  • one LED 120 is disposed inside each of the recesses 151p of the substrate 110 .
  • the alignment key 128 of the magnetic material and the LED 120 reacts with each other, and accordingly, the LED 120 is disposed in the recess 151p.
  • the filling material 151m on the substrate 110 is removed. That is, the filling material 151m on the substrate 110 and the LED 120 is removed so that the filler 151 is disposed only in the inner space of the concave portion 151p.
  • the filling material 151m on the substrate 110 and the LED 120 is removed so that the filler 151 is disposed only in the inner space of the concave portion 151p.
  • FIGS. 7 to 12 For brevity of the drawings, only a single LED 120 and a single transistor 130 are illustrated in FIGS. 7 to 12 . Meanwhile, after removing the filling material 151m on the substrate 110 , a process of removing the alignment key 128 of the LED 120 may be further performed.
  • the first insulating layer 153 is formed on the substrate 110 including the LED 120 seated in the recess 110p.
  • an amorphous silicon layer is formed on the first insulating layer 153 , and then the amorphous silicon layer is crystallized to form a polysilicon layer, and then the polysilicon layer is patterned to form an active electrode 131 ′.
  • the crystallization process of the amorphous silicon layer may be performed through an excimer laser annealing (ELA) process or the like.
  • the second insulating layer 155 and the gate electrode 135 of the transistor 130 are sequentially formed.
  • a doping process is performed on the active electrode 131 ′ of the transistor 130 .
  • impurities are implanted into the active electrode 131 ′ of the transistor 130 disposed below using the gate electrode 135 of the transistor 130 as a mask, thereby forming the first region of the active electrode 131 .
  • a 131A and a second region 131B, that is, a doped region may be defined.
  • a process of defining the doping region may be different depending on the P-MOS thin film transistor, the N-MOS thin film transistor, or the C-MOS thin film transistor. For example, in the case of an N-MOS thin film transistor, a heavily doped region may be formed first, and then a low doped region may be formed later.
  • a heavily doped region is defined using a photoresist having a size larger than that of the gate electrode 135 of the transistor 130, then the photoresist is removed and the gate electrode 135 of the transistor 130 is used as a mask, A low density doping area (LDD) may be defined.
  • LDD low density doping area
  • a doped region including the first region 131A and the second region 131B may be defined before forming the second insulating layer 155 .
  • impurities may be doped using a photoresist.
  • a third insulating layer 157 is formed on the second insulating layer 155 and the gate electrode 135 of the transistor 130 .
  • the third insulating layer 157 is made of silicon nitride (SiNx) to supply hydrogen to the active electrode 131 of the transistor 130 during a hydrogenation process for the active electrode 131 of the transistor 130 in a subsequent process. can be done
  • an activation process is performed on the active electrode 131 of the transistor 130 , and a hydrogenation process is performed on the active electrode 131 of the transistor 130 .
  • impurities of the active electrode 131 are placed in a silicon (Si) lattice, and an activation process is performed on the active electrode 131 of the transistor 130 to cure damage to the silicon (Si). can do.
  • the hydrogenation process is a process of filling the pores of the polysilicon with hydrogen, and is performed by diffusing hydrogen included in the third insulating layer 157 through a heat treatment process, for example, at about 350°C to 380°C. It can be carried out through a heat treatment process.
  • the active electrode 131 of the transistor 130 may be stabilized by the hydrogenation process.
  • first etching is performed on specific regions of the first to third insulating layers 153 , 155 , and 157 to form first' and second' contact holes 141h' and 142h'.
  • the first contact hole 141h ′ is formed to overlap the first electrode pad 129a in plan view, and the first etching may be dry etching.
  • the first' contact hole 141h' is formed in all of the first to third insulating layers 153 , 155 , and 157 .
  • the first contact hole 141h ′ may overlap at least a portion of the first region 131A of the transistor 130 .
  • the second 'contact hole 142h' is formed to overlap the second electrode pad 129b in plan view.
  • the second contact hole 142h' may be formed by dry etching, and may be formed simultaneously with the first contact hole 141h'. In this case, the second' contact hole 142h' is formed in all of the first to third insulating layers 153 , 155 , and 157 .
  • first and second contact holes 141h and 142h are formed in the first to third insulating layers 153 , 155 , and 157 .
  • the secondary etching may be wet etching.
  • the widths of the first and second contact holes 141h and 142h may be greater than the widths of the first and second contact holes 141h' and 142h'. Meanwhile, the secondary etching may be performed only when the first contact hole 141h is formed. That is, the first contact hole 141h is formed by performing the secondary etching only on the first contact hole 141h' without performing the secondary etching on the second 'contact hole 142h' shown in FIG. 10 . You may. In this case, the width of the first contact hole 141h of FIG. 11 may be greater than the width of the first 'contact hole 141h' of FIG. 10 , and the width of the second contact hole 142h of FIG. It may be the same as the width of the second 'contact hole 142h'.
  • Buffered oxide etchant may be used as the etchant for the secondary etching for forming the first contact hole 141h.
  • a portion of the first region 131A of the transistor 130 may protrude into the first contact hole 141h while the first contact hole 141h is formed. That is, the first region 131A of the transistor 130 may include first and second protruding surfaces 131Aa and 131Ab.
  • the first and second protruding surfaces 131Aa and 131Ab are etch rates (Etch) of the inorganic material constituting the first to third insulating layers 153 , 155 , and 157 and the material of the first region 131A of the transistor 130 . rate) can be formed due to the difference.
  • first and second connection electrodes 141 and 142 are formed on the third insulating layer 157 .
  • the first connection electrode 141 is formed in the first contact hole 141h and is electrically connected to the first region 131A of the transistor 130 and the first electrode pad 129a of the LED 120 . do. Specifically, the first connection electrode 141 may be in direct contact with the first and second protruding surfaces 131Aa and 131Ab of the first region 131A of the active electrode 131 .
  • a fourth insulating layer 159 is formed on the third insulating layer 150 of the transistor 130 .
  • FIG. 13 to 18 are process diagrams of an LED according to an embodiment of the present invention.
  • a first electrode pattern layer 129m is formed on the growth substrate 120m.
  • the growth substrate 120m is a substrate capable of epi-growth group III nitride.
  • the growth substrate 120m may be made of sapphire (Al2O3), silicon carbide, or silicon.
  • a buffer material layer 121m, a first semiconductor material layer 123m, an active material layer 125m, and a second semiconductor material are formed on the growth substrate 120m and the first electrode pattern layer 129m. Layers 127m are sequentially formed.
  • the buffer material layer 121m is formed on the growth substrate 120m to alleviate the lattice mismatch and the difference in thermal expansion coefficient. Meanwhile, before forming the buffer material layer 121m, an insulating layer may be further formed on the first electrode pattern layer 129m in an area overlapping the emission area EA.
  • the buffer material layer 121m, the first semiconductor material layer 123m, the active material layer 125m, and the second semiconductor material layer 127m are deposited on the growth substrate 120m by Metal Organic Chemical Vapor.
  • Deposition MOCVD
  • MOCVD Metal Organic Chemical Vapor Deposition
  • MBE Molecular Beam Epitaxy
  • PECVD Plasma Enhanced Chemical Vapor Deposition
  • VPE Vapor Phase Epitaxy
  • the active layer 125 and the second semiconductor layer of the LED 120 are partially etched by etching the first semiconductor material layer 123m, the active material layer 125m, and the second semiconductor material layer 127m. (127) is formed.
  • a buffer layer 121 and a first semiconductor layer 123 are formed by etching a portion of the buffer material layer 121m and the first semiconductor material layer 123m.
  • a second electrode material layer 129m' is formed on the growth substrate 120m.
  • the buffer layer 121 , the first semiconductor layer 123 , the active layer 125 , and the second semiconductor layer 127 each side and the second electrode A passivation layer may be further formed between the material layers 129m'.
  • first electrode material layer 129m is etched, and the growth substrate 120m is removed to complete the LED 120 .
  • the first electrode 129c of the LED 120 is in direct contact with the upper surface of the second semiconductor layer 127 and is electrically connected, and the second electrode 129d is directly connected to the upper surface of the first semiconductor layer 123 . It can be electrically connected by contact.
  • the first and second electrode pads 129a and 129b may be electrically connected to the second semiconductor layer 127 and the first semiconductor layer 121 through the first and second electrodes 129c and 129d, respectively. .
  • 19 is a cross-sectional view of a pixel according to another exemplary embodiment.
  • the display device 600 shown in FIG. 19 is a transistor compared to the display device 100 shown in FIGS. 2, 3, and 4 to 12, and the LED 120 shown in FIGS. 13 to 18. Only the location of the 630 is different, other configurations are substantially the same, so duplicate description is omitted.
  • the display device 600 includes a transistor 630 disposed to overlap the emission area EA.
  • the transistor 630 includes an active electrode 631 and a gate electrode 635 , and the active electrode 631 includes a first region 631A, a second region 631B, and a third region 631C.
  • the first to third regions 631A, 631B, and 631C may be a source region, a drain region, and a channel region, respectively, but are not limited thereto.
  • the display device 600 illustrated in FIG. 19 may have a larger overlapping area between the LED 120 and the transistor 130 compared to the display device 100 illustrated in FIG. 2 . That is, the second and third areas 631B and 631C of the transistor 630 illustrated in FIG. 19 may overlap the light emitting area EA of the substrate 110 . Also, at least a portion of the first region 631A of the transistor 630 may be disposed to overlap the first electrode pad 129a. In some embodiments, a significant portion of the transistor 630 may overlap the light emitting area EA of the substrate 110 , and the transistor 630 may completely overlap the concave portion 110p of the substrate 110 . .
  • a substantial region of the transistor 630 may overlap the LED 120 in plan view. Accordingly, the distance between the plurality of pixels P may become closer, and the resolution of the display device may be further improved. Accordingly, the display devices 100 and 600 of the present invention may be very advantageous for product groups requiring ultra-high resolution.
  • the first and second insulating layers 153 and 155 include a first contact hole 141h, and a first connection electrode 141 is disposed inside the first contact hole 141h. are placed
  • the first contact hole 141h may pass through at least a portion of the first region 631A of the active electrode 631 .
  • the first region 131A of the active electrode 131 includes a protrusion protruding into the first contact hole 141h, and the protrusion includes a first protrusion surface 631Aa protruding into the first contact hole 141h. and a second protruding surface 631Ab.
  • the first and second protruding surfaces 631Aa and 631Ab are illustrated as being disposed on the left and right sides of the inside of the first contact hole 141h, but the present invention is not limited thereto.
  • the first and second protruding surfaces 631Aa and 631Ab may be disposed on at least one of left and right sides inside the first contact hole 141h in a vertical cross-sectional view.
  • the protrusion of the first region 631A may further include a third protrusion surface 631Ac connected to the first and second protrusion surfaces 631Aa and 631Ab.
  • the third protruding surface 631Ac may extend in the same direction as the inner side surface of the first contact hole 141h or may be parallel to the inner side surface of the first contact hole 141h.
  • the protrusion of the first region 631A may include only the first and second protrusion surfaces 631Aa and 631Ab. In this case, the first and second protruding surfaces 631Aa and 631Ab may be inclined so that one end of each of them is in contact with each other so that the third protruding surface 631Ac is absent.
  • the first contact hole 141h may include a first hole penetrating the first region 631A of the active electrode 131 and a second hole penetrating the first insulating layer 153 .
  • the diameter of the first hole may be the distance between the third protruding surfaces 631Ac facing each other, or the distance between the first protruding surfaces 631Aa facing each other, or between the second protruding surfaces 631Ab facing each other. could be the street.
  • the inside of the first hole and the inside of the second hole are connected to each other, and the first hole may completely overlap the second hole.
  • the first contact hole 141h includes a third hole passing through the second insulating layer 155 .
  • the inside of the first to third holes are connected to each other.
  • an imaginary line connecting the centers of the first to third holes may be in a direction perpendicular to the substrate 110 .
  • the maximum diameter of the first hole may be smaller than the maximum diameter of the second hole, and the maximum diameter of the first hole may be smaller than the maximum diameter of the third hole.
  • the first protruding surface 631Aa included in the first region 631A of the active electrode 631 may be exposed to the third hole, and the second protruding surface 631Ab may be exposed to the second hole.
  • the first connection electrode 141 is electrically connected to the first region 631A of the active electrode 631 and the first electrode pad 129a of the LED 120 through the first contact hole 141h. Specifically, the first connection electrode 141 may be in direct contact with the protrusion of the first region 631A, and may be in direct contact with at least one of the first to third protrusions 631Aa, 631Ab, and 631Ac.
  • the present invention is not limited thereto.
  • the second electrode pad 129b of the LED 120 may be electrically connected to the transistor 630 .
  • the first connection electrode 141 and the second connection electrode 142 may be respectively connected to, for example, one of the high voltage wiring and the common voltage wiring, which may be determined according to the structure of the pixel circuit.
  • the transistor 630 and the LED 120 included in the display device 600 may be disposed to overlap each other. Accordingly, unnecessary space in designing the pixel P may be minimized, and thus the resolution of the display device 600 may be further improved.
  • the display device 600 includes a connection wiring 141 electrically connecting the transistor 630 and the LED 120 , and the connection wiring 141 is the transistor 630 . Since the active electrode 613 has a structure that is electrically connected to the side surface of the active electrode 613 , a space for connecting the LED 120 and the driving circuit can be minimized. Accordingly, unnecessary space inside the pixel P may be minimized, and thus the resolution of the display device 600 may be further improved.
  • a display device includes a substrate including a plurality of recesses, a light emitting device disposed in the plurality of recesses, a first insulating layer disposed on the substrate and the light emitting device, and the first insulating layer, , a transistor including an active electrode and a gate electrode, a first hole included in the active electrode, a second hole included in the first insulating layer, and a connection electrode disposed inside the first hole and the second hole; The device may be electrically connected to the active electrode by the connection electrode.
  • the first hole may completely overlap the second hole.
  • the active electrode may include a protrusion protruding into the first hole.
  • connection electrode may be in direct contact with the protrusion.
  • connection electrode may be in direct contact with at least one of an upper surface, a side surface, and a lower surface of the protrusion.
  • At least a portion of the active electrode may overlap the light emitting device in plan view.
  • the gate electrode may overlap the light emitting device in plan view.
  • the active electrode may be made of a polysilicon material.
  • a light emitting device includes a first semiconductor layer, an active layer, and a second semiconductor layer, and the active electrode is electrically connected to one of the first semiconductor layer and the second semiconductor layer by a connection electrode.
  • the display device may further include a second insulating layer disposed between the recess and the light emitting device.
  • a light emitting device includes a first electrode electrically connected to the first semiconductor layer and a second electrode electrically connected to the second semiconductor layer, and a connection electrode, a first hole, and a first electrode.
  • the second hole may overlap the first electrode or the second electrode.
  • a display device includes a substrate, a light emitting device and a transistor disposed on the substrate, a first electrode electrically connected to a first semiconductor layer of the light emitting device, and a second semiconductor layer of the light emitting device electrically a second electrode connected, and a connecting electrode electrically connected to one of the first electrode and the second electrode, wherein the connecting electrode is electrically connected to an active electrode of the transistor, the connecting electrode passing through at least a portion of the active electrode can do.
  • the transistor includes a gate electrode and an active electrode, wherein the active electrode includes a first region overlapping the gate electrode, a second region disposed at both ends of the active electrode with the first region interposed therebetween; and a third region, wherein the connection electrode may penetrate at least a portion of the first region.
  • connection electrode may be in direct contact with the side surface of the first region of the active electrode.
  • a display device further includes an insulating layer disposed between the active electrode and the light emitting device, wherein the insulating layer includes at least one contact hole, and the at least one contact hole includes the first electrode and the second electrode. It can overlap with 1 area.
  • the contact hole may be perpendicular to the first electrode and the first region.
  • the substrate may include a concave portion
  • the light emitting device may be disposed in the concave portion
  • the first electrode and the second electrode may overlap edges of the concave portion
  • the display device may further include an insulating material disposed between the recess and the light emitting device.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명의 일 실시예에 따른 표시장치는 복수의 오목부를 포함하는 기판, 복수의 오목부에 배치된 발광소자, 기판 및 발광소자 상에 배치된 제 1 절연층, 제 1 절연층 상에 배치되며, 액티브 전극 및 게이트 전극을 포함하는 트랜지스터, 액티브 전극에 포함된 제 1 홀, 제 1 절연층에 포함된 제 2 홀, 및 제 1 홀 및 제 2 홀의 내부에 배치된 연결전극을 포함하고, 발광소자는 연결전극에 의해 액티브 전극과 전기적으로 연결될 수 있다.

Description

표시장치
본 출원은 표시장치에 관한 것으로, 특히 높은 해상도 구현이 가능한 구조를 포함하는 표시장치에 관한 것이다.
현재 본격적인 정보화 시대로 접어들면서 전기적 정보신호를 시각적으로 표시하는 표시장치 분야가 급속도로 발전하고 있으며, 여러 가지 표시장치에 대해 박형화, 경량화 및 저소비 전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.
다양한 표시장치 중, 발광 표시장치는 자체 발광형 표시장치로서, 액정 표시장치와는 달리 별도의 광원이 필요하지 않아 경량 박형으로 제조가 가능하다. 또한, 발광 표시장치는 저전압 구동에 의해 소비 전력 측부에서 유리할 뿐만 아니라, 색상 구현, 응답 속도, 시야각(viewing angle), 명암 대비비(Contrast Ratio; CR)도 우수하여, 다양한 분야에서 활용이 기대되고 있다.
발광 표시장치로 LED(Light Emitting Diode)를 박막 트랜지스터 어레이 기판에 전사하여 제조된 표시장치가 사용되고 있다. LED는 점등 속도가 빠를 뿐만 아니라, 소비 전력이 적고, 내충격성이 강해 안정성이 뛰어나며, 고휘도의 영상을 표시할 수 있기 때문에 주목 받고 있는 발광소자다.
표시장치는 미니 LED와 같은 소형 LED나, 마이크로 LED와 같은 초소형 LED 등이 사용된다. 마이크로 LED(μLED)는 그 크기가 100 마이크로미터(㎛) 이하인 초소형 LED로써, 최근 마이크로 LED를 이용하여 고해상도 표시장치를 개발하기 위한 연구가 활발히 진행되고 있다.
표시장치는 가상현실(VR, Virtual Reality)이나 증강현실(AR, Augumented Reality) 기기에도 적용될 수 있는데, 이에 따라 고해상도에 대한 관심이 더욱 커지고 있다. 하지만, 현재의 표시장치 구조는 급변하는 시장의 요구를 충족시키는데 한계가 있다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, 본 발명의 발명자들은 고해상도가 가능한 표시장치를 발명하였다.
전술한 바와 같이 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 표시 장치는 복수의 오목부를 포함하는 기판, 복수의 오목부에 배치된 발광소자, 기판 및 발광소자 상에 배치된 제 1 절연층, 제 1 절연층 상에 배치되며, 액티브 전극 및 게이트 전극을 포함하는 트랜지스터, 액티브 전극에 포함된 제 1 홀, 제 1 절연층에 포함된 제 2 홀, 및 제 1 홀 및 제 2 홀의 내부에 배치된 연결전극을 포함하고, 발광소자는 연결전극에 의해 액티브 전극과 전기적으로 연결될 수 있다.
또한, 본 발명의 다른 실시예에 따른 표시장치는 기판, 기판 상에 배치된 발광소자 및 트랜지스터, 발광소자의 제 1 반도체층과 전기적으로 접속된 제 1 전극, 발광소자의 제 2 반도체층과 전기적으로 접속된 제 2 전극, 및 제 1 전극 및 제 2 전극 중 하나와 전기적으로 접속된 연결전극을 포함하고, 연결전극은 트랜지스터의 액티브 전극과 전기적으로 접속되며, 연결전극은 액티브 전극의 적어도 일부분을 관통할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 발광소자 및 구동회로의 연결구조를 새롭게 제시함으로써 해상도를 더욱 향상시킬 수 있다.
또한, 본 발명은 구동회로를 발광소자와 중첩하여 배치함으로써 화소 배치 효율을 향상시킬 수 있다.
또한 본 발명은 수직 관통홀을 통해 발광소자와 구동회로간의 전기적인 접속을 가능하게 함으로써 불필요한 공간을 최소화할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 평면 개략도이다.
도 2는 도 1에 도시된 화소의 단면도이다.
도 3은 도 2에 도시된 화소의 부분 확대 단면도이다.
도 4 내지 도 12는 본 발명의 일 실시예에 따른 표시장치의 공정도이다.
도 13 내지 도 18은 본 발명의 일 실시예에 따른 LED의 공정도이다.
도 19는 본 발명의 다른 실시예에 따른 화소의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~측면에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 ‘직접’이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 위 (on)로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 도면을 참조하여 본 발명에 대해 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 평면 개략도이다.
표시장치(100)는 기판(110), 게이트 구동부(GC), 데이터 구동부(DC) 및 타이밍 컨트롤러(TC)를 포함한다.
표시 장치(100)는 기판(110) 상에 배치된 다양한 회로, 배선 및 발광소자를 포함할 수 있다. 기판(110)은 복수의 화소(P)를 포함하며, 화소(P)는 상호 교차하는 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)에 의해 구분될 수 있다. 기판(110)은 복수의 화소(P)를 포함하는 표시 영역과 각종 신호 라인들이나 패드 등이 형성되는 비표시 영역으로 구분될 수 있다. 각각의 화소(P)는 발광소자로서 발광 다이오드(도 2의 120, 이하 LED, Light emitting diode)를 포함할 수 있으며, 예를 들어, 크기가 100 μm 이하인 마이크로 LED(μLED) 가 사용될 수 있다. 도 1에 도시된 화소(P)는 복수의 서브화소를 포함할 수 있다. 복수의 서브화소 각각은 LED(120)를 포함할 수 있고, 하나의 화소(P)에 포함된 복수의 LED(140)는 각기 다른 색으로 발광될 수 있다. 표시 장치(100)가 표시할 수 있는 모든 색을 구현할 수 있는 최소 단위의 화소(P)를 단위 화소라 하며, 이 때, 단위 화소는 도 1에 도시된 화소(P)에 대응될 수 있다.
화소(P)는 화소 구동회로를 포함할 수 있다. 화소 구동회로는 적어도 하나의 구동 트랜지스터와 적어도 하나의 스위칭 트랜지스터를 포함할 수 있다. 표시장치(100)의 발광소자인 LED(120)는 화소 구동회로와 전기적으로 연결되어 데이터 전압(Vdata)에 따라 발광될 수 있다. 본 발명의 명세서는 설명의 편의를 위해, 구동회로로서 하나의 트랜지스터를 포함하는 것으로 설명하였지만, 이에 제한되는 것은 아니다.
타이밍 컨트롤러(TC)는 호스트 시스템에 연결된 LVDS 또는 TMDS 인터페이스 등의 수신 회로를 통해 수직 동기 신호, 수평 동기 신호, 데이터 인에이블 신호, 도트 클럭 등의 타이밍 신호를 입력받는다. 타이밍 컨트롤러(TC)는 입력된 타이밍 신호를 기준으로 데이터 구동부(DC)와 게이트 구동부(GC)를 제어하기 위한 타이밍 제어 신호들을 발생시킨다.
데이터 구동부(DC)는 표시 장치(100)의 복수의 데이터 라인(DL)과 연결되며, 복수의 화소(P)에 데이터 전압(Vdata)을 공급한다. 데이터 구동부(DC)는 복수의 소스 드라이브 IC(Integrated Circuit)를 포함할 수 있다. 복수의 소스 드라이브 IC는 타이밍 컨트롤러(TC)로부터 디지털 비디오 데이터들(RGB)과 소스 타이밍 제어 신호(DDC)를 공급받을 수 있다. 복수의 소스 드라이브 IC는 소스 타이밍 제어 신호(DDC)에 응답하여 디지털 비디오 데이터들(RGB)을 감마 전압으로 변환하여 데이터 전압(Vdata)을 생성하고, 데이터 전압(Vdata)을 표시 장치(100)의 복수의 데이터 라인(DL)을 통해 공급할 수 있다. 복수의 소스 드라이브 IC는 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정에 의해 표시 장치(100)의 복수의 데이터 라인(DL)에 접속될 수 있다. 또한, 복수의 소스 드라이브 IC들은 기판(110)의 상면 또는 기판(110)의 하면에 형성되거나, 별도의 PCB 기판에 형성되어 기판(110)과 전기적으로 접속되는 구조일 수도 있다.
게이트 구동부(GC)는 기판(110) 상의 복수의 게이트 라인(GL)과 연결되며, 복수의 화소(P)에 게이트 신호를 공급한다. 게이트 구동부(GC)는 레벨 시프터 및 시프트 레지스터를 포함할 수 있다. 레벨 시프터는 타이밍 컨트롤러(TC)로부터 TTL(Transistor-Transistor-Logic) 레벨로 입력되는 클럭 신호(CLK)의 레벨을 시프팅한 후 시프트 레지스터에 공급할 수 있다. 시프트 레지스터는 GIP 방식에 의해 기판(110)의 비표시 영역에 형성될 수 있으나, 이에 제한되는 것은 아니다. 시프트 레지스터는 클럭 신호 및 구동 신호에 대응하여 게이트 신호를 시프트하여 출력하는 복수의 스테이지로 구성될 수 있다. 시프트 레지스터에 포함된 복수의 스테이지는 복수의 출력단을 통해 게이트 신호를 순차적으로 출력할 수 있다.
한편, 게이트 구동부(GC), 데이터 구동부(DC) 및 타이밍 컨트롤러(TC)는 기판(110)의 하부에 배치되고, 게이트 배선(GL) 및 데이터 배선(DL)과 같은 복수의 배선은 기판(110)의 측면에 배치될 수 있다. 이에 따라, 본 발명의 표시장치(100)를 이용하여 베젤이 시인되지 않는 타일링 표시장치의 구현이 가능하며, 고해상도의 디스플레이 크기를 원하는 만큼 확장할 수 있다.
도 2는 도 1에 도시된 화소의 단면도이며, 도 3은 도 2에 도시된 화소의 부분 확대 단면도이다. 설명을 용이하게 하기 위해 화소(P)에 포함된 복수의 LED(120) 중 하나의 LED(120) 및 하나의 트랜지스터(130)만을 도시하였다. 도 2에 도시된 트랜지스터(130)는 구동 트랜지스터일 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 일 실시예에 따른 표시장치(100)는 기판(110)을 포함한다. 기판(110)은 절연성 투명 물질일 수 있으며, 예를 들어 유리일 수 있다. 기판(110)은 오목부(110p)를 포함할 수 있다. 오목부(110p)는 기판(110) 상에 레이져를 조사하여 형성할 수 있으며, LED(120)가 오목부(110p) 내부면에 접촉하지 않도록 오목부(110p)의 깊이는 LED(120)의 두께보다 두껍게 형성하는 것이 바람직하다.
기판(110)은 LED(120)가 배치되는 발광영역(EA)과 발광영역(EA)를 둘러싸는 비발광영역(NEA)을 포함한다. 오목부(110p)는 발광영역(EA)과 중첩하도록 형성되며 비발광영역(NEA)의 일부와 중첩될 수 있다.
기판(110)의 오목부(110p) 상에 LED(120)가 배치된다. 도 2를 참조하면, LED(120)는 오목부(110p) 내부에 배치될 수 있다. LED(120)는 버퍼층(121), 제 1 반도체층(123), 활성층(125), 제 2 반도체층(127), 전극(129)을 포함한다.
도 2에 도시된 LED(120)의 상부에 있는 버퍼층(121)은 도핑되지 않은 GaN 계 반도체 물질로 이루어질 수 있다.
버퍼층(121) 하부로 제 1 반도체층(123)이 배치된다. 제 1 반도체층(123)은 활성층(125)에 전자를 제공하는 역할을 하게 되는데, 제 1 반도체층(123)은 n-GaN계 반도체 물질로 이루어질 수 있으며, n-GaN계 반도체 물질로는 GaN, AlGaN, InGaN, 또는 AlInGaN 등이 될 수 있다. 여기서, 제 1 반도체층(123)의 도핑에 사용되는 불순물로는 Si, Ge, Se, Te, 또는 C 등이 사용될 수 있다.
제 1 반도체층(123) 하부로 활성층(125)이 배치된다. 활성층(125)은 우물층과 우물층보다 밴드 갭이 높은 장벽층을 갖는 다중 양자 우물(MQW; Multi Quantum Well) 구조를 가질 수 있다. 활성층(125)은 제 1 반도체층(123) 및 제 2 반도체층(127)에 전압이 인가되거나 전류가 공급되는 경우에 발광할 수 있다.
활성층(125) 하부로 제 2 반도체층(127)이 배치된다. 제 2 반도체층(127)은 p-GaN계 반도체 물질로 이루어질 수 있으며, p-GaN계 반도체 물질로는 GaN, AlGaN, InGaN, 또는 AlInGaN 등이 될 수 있다. 여기서, 제 2 반도체층(127)의 도핑에 사용되는 불순물로는 Mg, Zn, 또는 Be 등이 이용될 수 있다.
LED(120) 외곽에는 전극층(129)이 배치된다. 전극층(129)은 제 1 전극패드(129a), 제 2 전극패드(129b), 제 1 전극(129c), 및 제 2 전극(129d)을 포함한다. 제 1 및 제 2 전극패드(129a, 129b)는 LED(120) 상부의 서로 동일한 높이에 배치될 수 있다. 제 1 및 제 2 전극패드(129a, 129b)는 기판(110)의 발광영역(EA) 및 비발광영역(NEA)에 중첩하도록 배치되고, 제 1 및 제 2 전극(129c, 129d)은 기판(110)의 발광영역(EA)에 중첩하도록 배치될 수 있다. 도 2를 참조하면, 제 1 및 제 2 전극패드(129a, 129b)는 오목부(110p)의 가장자리와 중첩할 수 있다.
전극층(129)은 반사도가 높은 금속으로 이루어질 수 있으며, 예를들어, Ag, Al, Au, Cr, Ir, Mg, Nd, Ni, Pd, Pt, Rh, Ti, W 중 하나를 포함할 수 있다. 또한, 전극층(129)은 반사도가 높은 금속 중 둘 이상의 합금으로 형성되거나 이종 금속의 적층구조로 형성될 수도 있고, ITO, IZO, ZnO 또는 In2O3막과 반사도가 높은 금속의 적층구조로 형성될 수도 있다. 몇몇 실시예에서, 제 1 및 제 2 전극패드(129a, 129b)는 반사도가 높은 금속으로 이루어질 수 있고, 제 1 및 제 2 전극(129c, 129d)은 투명도가 높은 금속으로 이루어질 수 있다. 이에 따라, LED(120)의 활성층(125)에서 발광된 광 중 기판(110) 상부로 향한 광은 제 1 및 제 2 전극패드(129a, 129b)에 의해 기판(110) 하부를 향하도록 반사될 수 있고, LED(120)의 활성층(125)에서 발광된 광 중 기판(110)을 향한 광은 제 1 및 제 2 전극(129c, 129d)를 통과하여 기판(110) 하부로 출광될 수 있다.
제 1 전극패드(129a)는 제 1 연결전극(141)과 전기적으로 연결되고, 제 2 전극패드(129b)는 제 2 연결전극(142)과 전기적으로 연결된다. 제 1 전극(129c)은 LED(120)의 일 측면 및 제 2 반도체층(127)의 일면과 중첩하도록 배치되며, 제 1 전극패드(129a)와 제 2 반도체층(127)을 전기적으로 연결시킨다. 제 2 전극(129d)은 LED(120)의 타 측면 및 제 1 반도체층(123)의 일면과 중첩하도록 배치되며, 제 2 전극패드(129b)와 제 1 반도체층(123)을 전기적으로 연결시킨다.
제 1 반도체층(123)과 제 2 반도체층(127)이 전기적으로 쇼트되지 않도록, 전극층(129)은 제 1 반도체층(123)의 측면 및 버퍼층(121)과 전기적으로 절연될 수 있다. 즉, LED(120)는 패시베이션층을 더 포함할 수 있는데, 상기 패시베이션층은 제 1 및 제 2 전극패드(129a, 129b)와 버퍼층(121) 사이에 배치될 수 있고, 또한 상기 패시베이션층은 제 1 전극(129c)과 버퍼층(121) 및 제 1 반도체층(123) 사이에 배치될 수 있다.
LED(120) 상부에 정렬키(128)가 배치된다. 정렬키(128)는 제 1 및 제 2 전극패드(129a, 129b)와 동일한 높이에 배치될 수 있으며, LED(120)가 기판(110)의 오목부(110p)에 자동 정렬되어 배치되도록 자성체 성질을 갖는 물질일 수 있다. 예를 들어, 정렬키(128)는 알루미늄, 백금, 금, 망간, 창연, 은, 구리, 철, 니켈, 코발트 중 하나일 수 있다. 한편, 정렬키(128)는 제 1 절연층(153)이 형성되기 전에 제거될 수 있다.
오목부(110p) 내부는 충진제(151)로 채워질 수 있다. 즉, LED(120)가 기판(110)과 단단히 고정될 수 있도록 기판(110)과 LED(120) 사이에는 충진제(151)가 배치될 수 있다. 충진제(151)은 투명한 절연물질로 이루어지며, 예를 들어 레진일 수 있다. 충진제(151)의 굴절율은 기판(110)의 굴절률과 다를 수 있으며, 이에 따라, LED(120)로부터 발광된 광은 기판(110) 하부로 집광될 수 있다. 즉, LED(120)의 활성층(125)에서 발광된 광은 충진제(151) 및 오목부(110p)의 표면을 통과하면서 LED(120)의 중심부로 집광되어 기판(110) 하부로 출광될 수 있다. 따라서, LED(120)에서 발광된 광의 대부분은 발광영역(EA)으로 집중되어 출광될 수 있다.
기판(110) 상부로 제 1 절연층(153)이 배치된다. 제 1 절연층(153)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx)과 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있다. 제 1 절연층(153)은 제 1 절연층(153) 상에 형성되는 층들과 기판(110) 간의 접착력을 향상시키고, 기판(110)으로부터 유출되는 알칼리 성분 등을 차단할 수 있다.
제 1 절연층(153) 상에 트랜지스터(130)가 배치된다. 트랜지스터(130)는 폴리 실리콘으로 이루어지는 액티브 전극(131) 및 게이트 전극(135)을 포함한다. 도 2에 도시된 트랜지스터(130)는 구동 트랜지스터일 수 있고, 게이트 전극(135)이 액티브 전극(131) 상에 배치되는 탑 게이트 구조이나 이에 제한되는 것은 아니다.
제 1 절연층(153) 상에 트랜지스터(130)의 액티브 전극(131)이 배치된다. 트랜지스터(130)의 액티브 전극(131)은 트랜지스터(130) 구동 시 채널이 형성되는 제 3 영역(131C), 제 3 영역(131C) 양 측의 제 1 영역(131A) 및 제 2 영역(131B)을 포함한다. 제 1 영역(131A)은 소스 영역이고, 제 2 영역(131B)은 드레인 영역일 수 있지만, 이에 한정되는 것은 아니다. 제 3 영역(131C), 제 1 영역(131A) 및 제 2 영역(131B)은 이온 도핑(불순물 도핑)에 의해 정의된다.
트랜지스터(130)의 액티브 전극(131)은 폴리 실리콘(poly-Si)을 포함한다. 이에, 제 1 절연층(153) 상에 아몰퍼스 실리콘(a-Si) 물질을 증착하고, 탈수소화 공정 및 결정화 공정을 수행하는 방식으로 폴리 실리콘 물질층이 형성되고, 폴리 실리콘 물질층을 패터닝하여 액티브 전극(131)이 형성된다.
제 1 절연층(153) 및 트랜지스터(130)의 액티브 전극(131) 상에 제 2 절연층(155)이 배치된다. 제 2 절연층(155)은 제 1 절연층(153)과 동일한 물질로 이루어지거나, 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있다.
제 2 절연층(155) 상에 트랜지스터(130)의 게이트 전극(135)이 배치된다. 게이트 전극(135)은 몰리브덴(Mo)일 수 있으며, 트랜지스터(130)의 액티브 전극(131)의 제 3 영역(131C)과 중첩하도록 배치될 수 있다.
제 2 절연층(155) 및 트랜지스터(130)의 게이트 전극(135) 상에 제 3 절연층(157)이 배치된다. 제 3 절연층(157)은 제 1 절연층(153) 또는 제 2 절연층(155)과 동일한 물질로 이루어지거나, 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있다.
제 3 절연층(157) 상에 제 1 및 제 2 연결전극(141, 142)이 배치된다. 제 1 및 제 2 연결전극(141, 142)은 도전성 금속 물질로 이루어질 수 있고, 예를 들어, 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)의 3층 구조로 이루어질 수 있다. 제 1 및 제 2 연결전극(141, 142)은 제 1 내지 제 3 절연층(153, 155, 157)에 포함된 제 1 및 제 2 컨택홀(141h, 142h)을 통해 제 1 및 제 2 전극패드(129a, 129b)에 각각 전기적으로 연결된다. 제 3 절연층(157) 상에 배치된 제 1 연결전극(141)은 제 1 전극패드(129a)의 적어도 일부와 중첩하도록 배치된다. 한편, 제 2 연결전극(142)은 제 1 절연층(153) 및 제 2 절연층(155) 사이에 배치되거나 제 2 절연층(155) 및 제 3 절연층(157) 사이에 배치될 수도 있다.
도 3은 도 2의 A1 영역(A1)의 부분 확대도이다. 도 2 및 도 3을 참조하면, 제 1 및 제 2 절연층(153, 155)은 제 1 컨택홀(도 11의 141h)을 포함하며, 제 1 컨택홀(141h) 내부에는 제 1 연결전극(141)이 배치된다. 제 1 컨택홀(141h)은 액티브 전극(131)의 제 1 영역(131A)의 적어도 일부를 관통할 수 있다. 액티브 전극(131)의 제 1 영역(131A)은 제 1 컨택홀(141h) 내부로 돌출된 돌출부를 포함하며, 상기 돌출부는 제 1 컨택홀(141h) 내부에 돌출된 제 1 돌출면(131Aa) 및 제 2 돌출면(131Ab)을 포함한다. 도 3의 단면 확대도에서는 제 1 및 제 2 돌출면(131Aa, 131Ab)이 제 1 컨택홀(141h) 내부의 좌측 및 우측에 배치되는 것으로 도시되었으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 제 1 및 제 2 돌출면(131Aa, 131Ab)은 수직 단면도에서 제 1 컨택홀(141h) 내부의 좌측 및 우측 중 적어도 하나의 측에 배치될 수 있다.
제 1 영역(131A)의 돌출부는 제 1 및 제 2 돌출면(131Aa, 131Ab)과 연결되는 제 3 돌출면(131Ac)을 더 포함할 수 있다. 제 3 돌출면(131Ac)은 제 1 컨택홀(141h)의 내부 측면과 동일한 방향으로 연장되거나, 제 1 컨택홀(141h)의 내부 측면과 평행할 수 있다. 몇몇 실시예에서, 제 1 영역(131A)의 돌출부는 제 1 및 제 2 돌출면(131Aa, 131Ab)만 포함될 수 있다. 이 경우, 제 1 및 제 2 돌출면(131Aa, 131Ab)은 각각의 일단이 서로와 접촉하도록 경사지게 배치되어 제 3 돌출면(131Ac)이 없는 모양일 수 있다.
제 1 컨택홀(141h)은 액티브 전극(131)의 제 1 영역(131A)을 관통하는 제 1 홀 및 제 1 절연층(153)을 관통하는 제 2 홀을 포함할 수 있다. 제 1 홀의 직경은 서로 마주보는 제 3 돌출면(131Ac) 간의 거리일 수 있고, 또는 서로 마주보는 제 1 돌출면(131Aa) 간의 거리일 수 있고, 또는 서로 마주보는 제 2 돌출면(131Ab) 간의 거리일 수 있다. 이 때, 제 1 홀의 내부 및 제 2 홀의 내부는 서로 연결되며, 제 1 홀은 제 2 홀과 완전히 중첩될 수 있다.
제 1 컨택홀(141h)은 제 2 절연층(155)을 관통하는 제 3 홀을 포함한다. 이 때, 제 1 내지 제 3 홀의 내부는 서로 연결된다. 또한, 제 1 내지 제 3홀의 중심부를 잇는 가상의 선은 기판(110)과 수직하는 방향일 수 있다. 제 1 홀의 최대 직경은 제 2 홀의 최대 직경보다 작고, 제 1 홀의 최대 직경은 제 3 홀의 최대 직경보다 작을 수 있다. 액티브 전극(131)의 제 1 영역(131A)에 포함된 제 1 돌출면(131Aa)은 제 3 홀에 노출되고, 제 2 돌출면(131Ab)은 제 2 홀에 노출될 수 있다.
제 1 연결전극(141)은 제 1 컨택홀(141h)을 통해 액티브 전극(131)의 제 1 영역(131A) 및 LED(120)의 제 1 전극패드(129a)와 전기적으로 연결된다. 구체적으로, 제 1 연결전극(141)은 제 1 영역(131A)의 돌출부와 직접 접촉될 수 있고, 제 1 내지 제 3 돌출면(131Aa, 131Ab, 131Ac) 중 적어도 하나와 직접 접촉될 수 있다.
본 발명의 명세서에서는 제 1 전극패드(129a)가 트랜지스터(130)와 전기적으로 접속된 예를 설명하였으나, 이에 제한되는 것은 아니다. 예를 들어, LED(120)의 제 2 전극패드(129b)가 트랜지스터(130)와 전기적으로 접속될 수 있다. 이와 마찬가지로, 제 1 연결전극(141) 및 제 2 연결전극(142)은 예를 들어, 고전압배선 및 공통전압배선 중 하나에 각각 연결될 수 있고, 이는 화소회로의 구조에 따라 결정될 수 있다.
본 발명의 일 실시예에 따른 표시장치(100)에 포함된 트랜지스터(130) 및 LED(120)의 적어도 일부가 중첩하도록 설계될 수 있다. 따라서, 화소(P)를 설계함에 있어서 불필요한 공간을 최소화할 수 있으므로 해상도를 더욱 향상시킬 수 있다.도 2를 참조하면, 제 3 절연층(157) 및 제 1 및 제 2 연결전극(141, 142) 상에 제 4 절연층(159)이 배치될 수 있다. 제 4 절연층(159)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있다. 또한, 제 4 절연층(159)은 유기 물질로 이루어질 수 있고, 기판(110) 상의 단차를 보상할 수 있다.
도 4 내지 도 12는 본 발명의 일 실시예에 따른 표시장치의 공정도이다.
도 4 내지 도 12에 도시된 표시장치(100)는 도 2 및 도 3에 도시된 표시장치(100)와 실질적으로 동일하므로, 구조 등에 대한 중복 설명은 생략하고 공정을 중심으로 설명한다.
도 4를 참조하면, 기판(110)에 복수의 오목부(110p)를 형성한다. 각각의 오목부(110p)는 하나의 LED(120)를 수용하기에 충분한 공간으로 형성하며, 특히 기판(110) 상부면에 형성되는 오목부(110p)의 직경은 전극부(129)를 포함한 LED(120)의 최대 너비보다 작도록 형성한다.
도 5를 참조하면, 기판(110) 상에 복수의 LED(120)가 포함된 충진물질(151m)을 형성한다. 충진물질(151m)이 복수의 오목부(151p) 내부로 잘 채워지도록 하기 위해 기판(110) 상부에서 일정 압력을 인가할 수 있다. 한편, 기판(110) 상에 형성된 충진물질(151m)은 기판(110)에 형성된 오목부(151p)의 개수보다 많은 LED(120)를 포함하도록 하는 것이 바람직하다.
도 6을 참조하면, 기판(110)의 오목부(151p) 각각의 내부에 하나의 LED(120)가 배치된다. 기판(110) 하부에 자성체를 포함하는 별도의 조립장치를 배치하면, 자성체와 LED(120)의 정렬키(128)가 서로 반응하게 되고, 이에 따라 LED(120)가 오목부(151p)에 배치될 수 있다.
도 7을 참조하면, 기판(110) 상의 충진물질(151m)을 제거한다. 즉, 오목부(151p)의 내부 공간에만 충진제(151)가 배치되도록 기판(110) 및 LED(120) 상부의 충진물질(151m)을 제거한다. 도면의 간결함을 위해, 도 7 내지 도 12에서는 단일 LED(120) 및 단일 트랜지스터(130)만을 도시하여 설명한다. 한편, 기판(110) 상의 충진물질(151m)을 제거한 후에 LED(120)의 정렬키(128)를 제거하는 공정을 더 수행할 수 있다.
도 8을 참조하면, 오목부(110p)에 안착된 LED(120)를 포함한 기판(110) 상에 제 1 절연층(153)을 형성한다. 이어서, 제 1 절연층(153) 상에 아몰퍼스 실리콘층을 형성한 뒤, 아몰퍼스 실리콘층을 결정화하여 폴리 실리콘층을 형성한 뒤, 폴리 실리콘 층을 패터닝하여 액티브 전극(131')을 형성한다. 아몰퍼스 실리콘 층의 결정화 공정은 ELA(excimer laser annealing) 공정 등을 통해 수행될 수 있다.
이어서, 제 2 절연층(155) 및 트랜지스터(130)의 게이트 전극(135)을 순차적으로 형성한다.
이어서, 트랜지스터(130)의 액티브 전극(131')에 대한 도핑 공정을 수행한다. 도 9를 참조하면, 트랜지스터(130)의 게이트 전극(135)을 마스크로 하여 하부에 배치된 트랜지스터(130)의 액티브 전극(131')에 불순물을 주입하여, 액티브 전극(131)의 제 1 영역(131A) 및 제 2 영역(131B), 즉, 도핑 영역이 정의될 수 있다. 도핑 영역의 정의 과정은 P-MOS 박막 트랜지스터, N-MOS 박막 트랜지스터 또는 C-MOS 박막 트랜지스터에 따라 상이할 수 있다. 예를 들어, N-MOS 박막 트랜지스터의 경우, 고 농도 도핑 영역을 먼저 형성하고 난 후, 저 농도 도핑 영역을 나중에 형성할 수 있다. 구체적으로 트랜지스터(130)의 게이트 전극(135)보다 더 큰 크기를 갖는 포토레지스트를 이용하여 고농도 도핑 영역을 정의한 후, 포토레지스트를 제거하고 트랜지스터(130)의 게이트 전극(135)을 마스크로 하여, 저농도 도핑 영역(Low Density Doping area; LDD)을 정의할 수도 있다.
몇몇 실시예에서, 제 1 영역(131A) 및 제 2 영역(131B)을 포함하는 도핑 영역은 제 2 절연층(155)을 형성하기 이전에 정의될 수도 있다. 트랜지스터(130)의 액티브 전극(131)을 형성한 직후, 포토레지스트를 이용하여 불순물이 도핑될 수도 있다.
이어서, 제 2 절연층(155) 및 트랜지스터(130)의 게이트 전극(135) 상에 제 3 절연층(157)을 형성한다.
제 3 절연층(157)은 후속 공정으로 이루어지는 트랜지스터(130)의 액티브 전극(131)에 대한 수소화 공정 시에 트랜지스터(130)의 액티브 전극(131)에 수소를 공급하기 위해 질화 실리콘(SiNx)으로 이루어질 수 있다.
이어서, 트랜지스터(130)의 액티브 전극(131)에 대한 활성화 공정을 수행하고, 트랜지스터(130)의 액티브 전극(131)에 대한 수소화 공정을 수행한다. 활성화 공정은 액티브 전극(131)의 불순물을 실리콘(Si) 격자에 위치하게 하며, 트랜지스터(130)의 액티브 전극(131)에 대한 활성화 공정을 수행하여 실리콘(Si)의 손상을 큐어링(curing)할 수 있다. 수소화 공정은 폴리 실리콘의 공극을 수소로 채워주는 공정으로써, 열처리 공정을 통해 제 3 절연층(157)에 포함된 수소를 확산시키는 방식으로 수행되며, 예를 들어, 약 350℃ 내지 380℃ 에서의 열처리 공정을 통해 수행할 수 있다. 상기 수소화 공정에 의해 트랜지스터(130)의 액티브 전극(131)은 안정화될 수 있다.
이어서, 제 1 내지 제 3 절연층(153, 155, 157)의 특정 영역에 1차 식각을 진행하여 제 1' 및 제 2' 컨택홀(141h', 142h')을 형성한다.
도 10을 참조하면, 제 1' 컨택홀(141h')은 제 1 전극패드(129a)와 평면상 중첩하도록 형성되며, 1차 식각은 건식 식각일 수 있다. 이 때, 제 1' 컨택홀(141h')은 제 1 내지 제 3 절연층(153, 155, 157)에 모두 형성된다. 또한, 제 1' 컨택홀(141h')은 트랜지스터(130)의 제 1 영역(131A)의 적어도 일부와 중첩될 수 있다. 제 2' 컨택홀(142h')은 제 2 전극패드(129b)와 평면상 중첩하도록 형성된다. 제 2' 컨택홀(142h')은 건식 식각으로 형성될 수 있으며, 제 1 컨택홀(141h')과 동시에 형성될 수 있다. 이 때, 제 2' 컨택홀(142h')은 제 1 내지 제 3 절연층(153, 155, 157)에 모두 형성된다.
이어서 도 11을 참조하면, 제 1' 및 제 2' 컨택홀(141h', 142h') 영역에 2차 식각을 진행한다. 이에 따라, 제 1' 내지 제 3 절연층(153, 155, 157)에는 제 1 및 제 2 컨택홀(141h, 142h)이 형성된다. 2차 식각은 습식 식각일 수 있다.
제 1 및 제 2 컨택홀(141h, 142h)의 너비는 제 1' 및 제 2' 컨택홀(141h', 142h')의 너비보다 클 수 있다. 한편, 제 1 컨택홀(141h)을 형성하는 경우에만 2차 식각을 진행할 수도 있다. 즉, 도 10에 도시된 제 2' 컨택홀(142h')에는 2차 식각을 진행하지 않고, 제 1' 컨택홀(141h')에만 2차 식각을 진행하여 제 1 컨택홀(141h)을 형성할 수도 있다. 이 경우, 도 11의 제 1 컨택홀(141h)의 너비는 도 10의 제 1' 컨택홀(141h')의 너비보다 클 수 있고, 도 11의 제 2 컨택홀(142h)의 너비는 도 10의 제 2' 컨택홀(142h')의 너비와 동일할 수 있다.
제 1 컨택홀(141h)을 형성하는 2차 식각의 식각액은 BOE(Buffered Oxide Etchant)가 사용될 수 있다. 제 1 컨택홀(141h)이 형성되는 과정에서 트랜지스터(130)의 제 1 영역(131A)의 일부가 제 1 컨택홀(141h) 내부로 돌출될 수 있다. 즉, 트랜지스터(130)의 제 1 영역(131A)은 제 1 및 제 2 돌출면(131Aa, 131Ab)을 포함할 수 있다. 제 1 및 제 2 돌출면(131Aa, 131Ab)은 제 1 내지 제 3 절연층(153, 155, 157)을 구성하는 무기 물질 및 트랜지스터(130)의 제 1 영역(131A) 물질의 식각 속도(Etch rate)의 차이로 인해 형성될 수 있다.
이어서 도 12를 참조하면, 제 3 절연층(157) 상에 제 1 및 제 2 연결전극(141, 142)을 형성한다.
제 1 연결전극(141)은 제 1 컨택홀(141h) 내부에 형성되어 트랜지스터(130)의 제 1 영역(131A) 및 LED(120)의 제 1 전극패드(129a)와 직접 접촉하여 전기적으로 연결된다. 구체적으로, 제 1 연결전극(141)은 액티브 전극(131)의 제 1 영역(131A)의 제 1 및 제 2 돌출면(131Aa, 131Ab)과 직접 접촉될 수 있다.
이어서, 트랜지스터(130)의 제 3 절연층(150) 상에 제 4 절연층(159)을 형성한다.
도 13 내지 도 18은 본 발명의 일 실시예에 따른 LED의 공정도이다.
도 13 내지 도 18에 도시된 LED(120)는 도 2에 도시된 LED(120)와 실질적으로 동일하므로, 구조 등에 대한 중복 설명은 생략하고 공정을 중심으로 설명한다.
도 13을 참조하면, 성장기판(120m) 상에 제 1 전극패턴층(129m)을 형성한다. 성장기판(120m)은 Ⅲ족 질화물이 에피(epi) 성장 가능한 기판이다. 성장기판(120m)은 사파이어(Al2O3), 실리콘카바이드 또는 실리콘으로 이루어질 수 있다.
이어서 도 14를 참조하면, 성장기판(120m) 및 제 1 전극패턴층(129m) 상에 버퍼물질층(121m), 제 1 반도체물질층(123m), 활성물질층(125m), 제 2 반도체물질층(127m)을 순차적으로 형성한다.
버퍼물질층(121m)은 격자 부정합 및 열 팽창 계수 차이를 완화시키기 위해 성장기판(120m) 상에 형성한다. 한편, 버퍼물질층(121m)을 형성하기 이전에, 발광영역(EA)과 중첩되는 영역의 제 1 전극패턴층(129m) 상에 절연층을 더 형성할 수 있다.
버퍼물질층(121m), 제 1 반도체물질층(123m), 활성물질층(125m), 제 2 반도체물질층(127m)은 성장기판(120m) 상에 상에 금속유기화학증착(Metal Organic Chemical Vapor Deposition, MOCVD) 공정을 통해 형성할 수 있지만, 이에 한정되는 것은 아니다. 예를 들면, MBE(Molecular Beam Epitaxy), PECVD(Plasma Enhanced Chemical Vapor Deposition), VPE(Vapor Phase Epitaxy)등의 방법으로 형성할 수 있다.
이어서 도 15를 참조하면, 제 1 반도체물질층(123m), 활성물질층(125m), 제 2 반도체물질층(127m)의 일부를 식각하여 LED(120)의 활성층(125) 및 제 2 반도체층(127)을 형성한다.
이어서 도 16을 참조하면, 버퍼물질층(121m) 및 제 1 반도체물질층(123m)의 일부를 식각하여 버퍼층(121) 및 제 1 반도체층(123)을 형성한다.
이어서 도 17을 참조하면, 성장기판(120m) 상에 제 2 전극물질층(129m')을 형성한다. 한편, 제 2 전극물질층(129m')을 형성하기 이전에, 버퍼층(121), 제 1 반도체층(123), 활성층(125), 및 제 2 반도체층(127) 각각의 측면 및 제 2 전극물질층(129m') 사이에 패시베이션층을 더 형성할 수 있다.
이어서 도 18을 참조하면, 제 1 전극물질층(129m)의 일부를 식각하고, 성장기판(120m)을 제거하여 LED(120)을 완성한다. LED(120)의 제 1 전극(129c)은 제 2 반도체층(127)의 상부면과 직접 접촉하여 전기적으로 연결되고, 제 2 전극(129d)은 제 1 반도체층(123)의 상부면과 직접 접촉하여 전기적으로 연결될 수 있다. 또한, 제 1 및 제 2 전극패드(129a, 129b)는 제 1 및 제 2 전극(129c, 129d)을 통해 제 2 반도체층(127) 및 제 1 반도체층(121) 각각과 전기적으로 연결될 수 있다.
도 19는 본 발명의 다른 실시예에 따른 화소의 단면도이다.
도 19에 도시된 표시장치(600)는 도 2, 도 3, 및 도 4 내지 도 12에 도시된 표시장치(100), 그리고 도 13 내지 도 18에 도시된 LED(120)와 비교하여, 트랜지스터(630)의 위치만 다를 뿐, 그 외의 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
본 발명의 다른 실시예에 따른 표시장치(600)는 발광영역(EA)에 중첩하도록 배치된 트랜지스터(630)를 포함한다. 트랜지스터(630)는 액티브 전극(631) 및 게이트 전극(635)을 포함하며, 액티브 전극(631)은 제 1 영역(631A), 제 2 영역(631B), 및 제 3 영역(631C)를 포함한다. 제 1 내지 제 3 영역(631A, 631B, 631C)은 각각 소스 영역, 드레인 영역, 채널 영역일 수 있지만, 이에 제한되는 것은 아니다.
도 19에 도시된 표시장치(600)는 도 2에 도시된 표시장치(100)와 비교하여, LED(120)와 트랜지스터(130)가 중첩하는 면적이 더 클 수 있다. 즉, 도 19에 도시된 트랜지스터(630)의 제 2 및 제 3 영역(631B, 631C)은 기판(110)의 발광영역(EA)과 중첩될 수 있다. 또한, 트랜지스터(630)의 제 1 영역(631A)의 적어도 일부는 제 1 전극패드(129a)와 중첩하도록 배치될 수 있다. 몇몇 실시예에서, 트랜지스터(630)의 상당 부분은 기판(110)의 발광 영역(EA)과 중첩할 수 있고, 트랜지스터(630)는 기판(110)의 오목부(110p)와 완전히 중첩할 수 있다.
도 19를 참조하면, 트랜지스터(630)의 상당 영역이 LED(120)와 평면상 중첩할 수 있다. 따라서, 복수의 화소(P) 간 간격이 가까워질 수 있고, 표시장치 해상도를 더욱 향상시킬 수 있다. 이에 따라, 본 발명의 표시장치(100, 600)는 초고해상도를 요하는 제품군에 매우 유리할 수 있다.
도 11 및 도 19를 참조하면, 제 1 및 제 2 절연층(153, 155)은 제 1 컨택홀(141h)을 포함하며, 제 1 컨택홀(141h) 내부에는 제 1 연결전극(141)이 배치된다. 제 1 컨택홀(141h)은 액티브 전극(631)의 제 1 영역(631A)의 적어도 일부를 관통할 수 있다. 액티브 전극(131)의 제 1 영역(131A)은 제 1 컨택홀(141h) 내부로 돌출된 돌출부를 포함하며, 상기 돌출부는 제 1 컨택홀(141h) 내부에 돌출된 제 1 돌출면(631Aa) 및 제 2 돌출면(631Ab)을 포함한다. 도 19에서는 제 1 및 제 2 돌출면(631Aa, 631Ab)이 제 1 컨택홀(141h) 내부의 좌측 및 우측에 배치되는 것으로 도시되었으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 제 1 및 제 2 돌출면(631Aa, 631Ab)은 수직 단면도에서 제 1 컨택홀(141h) 내부의 좌측 및 우측 중 적어도 하나의 측에 배치될 수 있다.
제 1 영역(631A)의 돌출부는 제 1 및 제 2 돌출면(631Aa, 631Ab)과 연결되는 제 3 돌출면(631Ac)을 더 포함할 수 있다. 제 3 돌출면(631Ac)은 제 1 컨택홀(141h)의 내부 측면과 동일한 방향으로 연장되거나, 제 1 컨택홀(141h)의 내부 측면과 평행할 수 있다. 몇몇 실시예에서, 제 1 영역(631A)의 돌출부는 제 1 및 제 2 돌출면(631Aa, 631Ab)만 포함될 수 있다. 이 경우, 제 1 및 제 2 돌출면(631Aa, 631Ab)은 각각의 일단이 서로와 접촉하도록 경사지게 배치되어 제 3 돌출면(631Ac)이 없는 모양일 수 있다.
제 1 컨택홀(141h)은 액티브 전극(131)의 제 1 영역(631A)을 관통하는 제 1 홀 및 제 1 절연층(153)을 관통하는 제 2 홀을 포함할 수 있다. 제 1 홀의 직경은 서로 마주보는 제 3 돌출면(631Ac) 간의 거리일 수 있고, 또는 서로 마주보는 제 1 돌출면(631Aa) 간의 거리일 수 있고, 또는 서로 마주보는 제 2 돌출면(631Ab) 간의 거리일 수 있다. 이 때, 제 1 홀의 내부 및 제 2 홀의 내부는 서로 연결되며, 제 1 홀은 제 2 홀과 완전히 중첩될 수 있다.
제 1 컨택홀(141h)은 제 2 절연층(155)을 관통하는 제 3 홀을 포함한다. 이 때, 제 1 내지 제 3 홀의 내부는 서로 연결된다. 또한, 제 1 내지 제 3홀의 중심부를 잇는 가상의 선은 기판(110)과 수직하는 방향일 수 있다. 제 1 홀의 최대 직경은 제 2 홀의 최대 직경보다 작고, 제 1 홀의 최대 직경은 제 3 홀의 최대 직경보다 작을 수 있다. 액티브 전극(631)의 제 1 영역(631A)에 포함된 제 1 돌출면(631Aa)은 제 3 홀에 노출되고, 제 2 돌출면(631Ab)은 제 2 홀에 노출될 수 있다.
제 1 연결전극(141)은 제 1 컨택홀(141h)을 통해 액티브 전극(631)의 제 1 영역(631A) 및 LED(120)의 제 1 전극패드(129a)와 전기적으로 연결된다. 구체적으로, 제 1 연결전극(141)은 제 1 영역(631A)의 돌출부와 직접 접촉될 수 있고, 제 1 내지 제 3 돌출면(631Aa, 631Ab, 631Ac) 중 적어도 하나와 직접 접촉될 수 있다.
본 발명의 명세서에서는 제 1 전극패드(129a)가 트랜지스터(630)와 전기적으로 접속된 예를 설명하였으나, 이에 제한되는 것은 아니다. 예를 들어, LED(120)의 제 2 전극패드(129b)가 트랜지스터(630)와 전기적으로 접속될 수 있다. 이와 마찬가지로, 제 1 연결전극(141) 및 제 2 연결전극(142)은 예를 들어, 고전압배선 및 공통전압배선 중 하나에 각각 연결될 수 있고, 이는 화소회로의 구조에 따라 결정될 수 있다.
본 발명의 일 실시예에 따른 표시장치(600)에 포함된 트랜지스터(630) 및 LED(120)는 서로 중첩하도록 배치될 수 있다. 따라서, 화소(P)를 설계함에 있어서 불필요한 공간을 최소화할 수 있고, 이에 따라, 표시장치(600)의 해상도를 더욱 향상시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 표시장치(600)는 트랜지스터(630)와 LED(120)를 전기적으로 연결하는 연결배선(141)을 포함하고, 연결배선(141)이 트랜지스터(630)의 액티브 전극(613)의 측면과 직접 접촉하여 전기적으로 연결되는 구조를 가짐으로써, LED(120) 및 구동회로의 연결을 위한 공간을 최소화할 수 있다. 이에 따라, 화소(P) 내부에 불필요한 공간을 최소화할 수 있고, 이에 따라, 표시장치(600)의 해상도를 더욱 향상시킬 수 있다.
본 발명의 예시적인 실시예는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 복수의 오목부를 포함하는 기판, 복수의 오목부에 배치된 발광소자, 기판 및 발광소자 상에 배치된 제 1 절연층, 제 1 절연층 상에 배치되며, 액티브 전극 및 게이트 전극을 포함하는 트랜지스터, 액티브 전극에 포함된 제 1 홀, 제 1 절연층에 포함된 제 2 홀, 및 제 1 홀 및 제 2 홀의 내부에 배치된 연결전극을 포함하고, 발광소자는 연결전극에 의해 액티브 전극과 전기적으로 연결될 수 있다.
본 발명의 다른 특징에 따르면, 제 1 홀은 제 2 홀과 완전히 중첩할 수 있다.
본 발명의 또 다른 특징에 따르면, 액티브 전극은 제 1 홀 내부로 돌출된 돌출부를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 연결전극은 돌출부와 직접 접촉할 수 있다.
본 발명의 또 다른 특징에 따르면, 연결전극은 돌출부의 상면, 측면, 및 하면 중 적어도 하나와 직접 접촉할 수 있다.
본 발명의 또 다른 특징에 따르면, 액티브 전극의 적어도 일부는 발광소자와 평면상 중첩될 수 있다.
본 발명의 또 다른 특징에 따르면, 게이트 전극은 발광소자와 평면상 중첩될 수 있다.
본 발명의 또 다른 특징에 따르면, 액티브 전극은 폴리 실리콘 물질로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 발광소자는 제 1 반도체층, 활성층, 및 제 2 반도체층을 포함하며, 액티브 전극은 연결전극에 의해 제 1 반도체층 및 제 2 반도체층 중 하나와 전기적으로 연결될 수 있다.
본 발명의 또 다른 특징에 따른 표시장치는 오목부 및 발광소자 사이에 배치된 제 2 절연층을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 발광소자는 제 1 반도체층과 전기적으로 접속된 제 1 전극 및 제 2 반도체층과 전기적으로 접속된 제 2 전극을 포함하고, 연결전극, 제 1 홀, 및 제 2 홀은 제 1 전극 또는 제 2 전극과 중첩할 수 있다.
본 발명의 다른 실시예에 따른 표시장치는, 기판, 기판 상에 배치된 발광소자 및 트랜지스터, 발광소자의 제 1 반도체층과 전기적으로 접속된 제 1 전극, 발광소자의 제 2 반도체층과 전기적으로 접속된 제 2 전극, 및 제 1 전극 및 제 2 전극 중 하나와 전기적으로 접속된 연결전극을 포함하고, 연결전극은 트랜지스터의 액티브 전극과 전기적으로 접속되며, 연결전극은 액티브 전극의 적어도 일부분을 관통할 수 있다.
본 발명의 다른 특징에 따르면, 트랜지스터는 게이트 전극 및 액티브 전극을 포함하고, 액티브 전극은 게이트 전극과 중첩하는 제 1 영역, 제 1 영역을 사이에 두고 액티브 전극의 양단에 각각 배치된 제 2 영역, 및 제 3 영역을 포함하고, 연결전극은 제 1 영역의 적어도 일부를 관통할 수 있다.
본 발명의 또 다른 특징에 따르면, 연결전극은 액티브 전극의 제 1 영역의 측면과 직접 접촉할 수 있다.
본 발명의 또 다른 특징에 따른 표시장치는 액티브 전극 및 발광소자 사이에 배치된 절연층을 더 포함하고, 절연층은 적어도 하나의 컨택홀을 포함하고, 적어도 하나의 컨택홀은 제 1 전극 및 제 1 영역과 중첩할 수 있다.
본 발명의 또 다른 특징에 따르면, 컨택홀은 제 1 전극 및 제 1 영역과 수직일 수 있다.
본 발명의 또 다른 특징에 따르면, 기판은 오목부를 포함하고, 발광소자는 오목부에 배치되며, 제 1 전극 및 제 2 전극은 오목부의 가장자리와 중첩할 수 있다.
본 발명의 또 다른 특징에 따른 표시장치는 오목부 및 발광소자 사이에 배치된 절연물질을 더 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (18)

  1. 복수의 오목부를 포함하는 기판;
    상기 복수의 오목부에 배치된 발광소자;
    상기 기판 및 상기 발광소자 상에 배치된 제 1 절연층;
    상기 제 1 절연층 상에 배치되며, 액티브 전극 및 게이트 전극을 포함하는 트랜지스터;
    상기 액티브 전극에 포함된 제 1 홀;
    상기 제 1 절연층에 포함된 제 2 홀; 및
    상기 제 1 홀 및 상기 제 2 홀의 내부에 배치된 연결전극을 포함하고,
    상기 발광소자는 상기 연결전극에 의해 상기 액티브 전극과 전기적으로 연결된 표시장치.
  2. 제 1 항에 있어서,
    상기 제 1 홀은 상기 제 2 홀과 완전히 중첩하는 표시장치.
  3. 제 1 항에 있어서,
    상기 액티브 전극은 상기 제 1 홀 내부로 돌출된 돌출부를 포함하는 표시장치.
  4. 제 3 항에 있어서,
    상기 연결전극은 상기 돌출부와 직접 접촉된 표시장치.
  5. 제 4 항에 있어서,
    상기 연결전극은 상기 돌출부의 상면, 측면, 및 하면 중 적어도 하나와 직접 접촉하는 표시장치.
  6. 제 1 항에 있어서,
    상기 액티브 전극의 적어도 일부는 상기 발광소자와 평면상 중첩된 표시장치.
  7. 제 1 항에 있어서,
    상기 게이트 전극은 상기 발광소자와 평면상 중첩된 표시 장치.
  8. 제 1 항에 있어서,
    상기 액티브 전극은 폴리 실리콘 물질로 이루어진 표시장치.
  9. 제 1 항에 있어서,
    상기 발광소자는 제 1 반도체층, 활성층, 및 제 2 반도체층을 포함하며,
    상기 액티브 전극은 상기 연결전극에 의해 상기 제 1 반도체층 및 상기 제 2 반도체층 중 하나와 전기적으로 연결된 표시 장치.
  10. 제 1 항에 있어서,
    상기 오목부 및 상기 발광소자 사이에 배치된 제 2 절연층을 더 포함하는 표시장치.
  11. 제 9 항에 있어서,
    상기 발광소자는 상기 제 1 반도체층과 전기적으로 접속된 제 1 전극 및 상기 제 2 반도체층과 전기적으로 접속된 제 2 전극을 포함하고,
    상기 연결전극, 상기 제 1 홀, 및 상기 제 2 홀은 상기 제 1 전극 또는 상기 제 2 전극과 중첩하는 표시장치.
  12. 기판;
    상기 기판 상에 배치된 발광소자 및 트랜지스터;
    상기 발광소자의 제 1 반도체층과 전기적으로 접속된 제 1 전극;
    상기 발광소자의 제 2 반도체층과 전기적으로 접속된 제 2 전극; 및
    상기 제 1 전극 및 상기 제 2 전극 중 하나와 전기적으로 접속된 연결전극을 포함하고,
    상기 연결전극은 상기 트랜지스터의 액티브 전극과 전기적으로 접속되며, 상기 연결전극은 상기 액티브 전극의 적어도 일부분을 관통하는 표시장치.
  13. 제 12 항에 있어서,
    상기 트랜지스터는 게이트 전극 및 상기 액티브 전극을 포함하고,
    상기 액티브 전극은 상기 게이트 전극과 중첩하는 제 1 영역, 상기 제 1 영역을 사이에 두고 상기 액티브 전극의 양단에 각각 배치된 제 2 영역, 및 제 3 영역을 포함하고,
    상기 연결전극은 상기 제 1 영역의 적어도 일부를 관통하는 표시장치.
  14. 제 13 항에 있어서,
    상기 연결전극은 상기 액티브 전극의 상기 제 1 영역의 측면과 직접 접촉하는 표시장치.
  15. 제 13 항에 있어서,
    상기 액티브 전극 및 상기 발광소자 사이에 배치된 절연층을 더 포함하고,
    상기 절연층은 적어도 하나의 컨택홀을 포함하고,
    상기 적어도 하나의 컨택홀은 상기 제 1 전극 및 상기 제 1 영역과 중첩하는 표시장치.
  16. 제 15 항에 있어서,
    상기 컨택홀은 상기 제 1 전극 및 상기 제 1 영역과 수직인 표시장치.
  17. 제 12 항에 있어서,
    상기 기판은 오목부를 포함하고,
    상기 발광소자는 상기 오목부에 배치되며,
    상기 제 1 전극 및 상기 제 2 전극은 상기 오목부의 가장자리와 중첩하는 표시장치.
  18. 제 17 항에 있어서,
    상기 오목부 및 상기 발광소자 사이에 배치된 절연물질을 더 포함하는 표시장치.
PCT/KR2020/014706 2019-12-30 2020-10-27 표시장치 WO2021137404A1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202080090716.9A CN114902409A (zh) 2019-12-30 2020-10-27 显示装置
US17/789,765 US20230045618A1 (en) 2019-12-30 2020-10-27 Display device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190178635A KR20210085523A (ko) 2019-12-30 2019-12-30 표시장치
KR10-2019-0178635 2019-12-30

Publications (1)

Publication Number Publication Date
WO2021137404A1 true WO2021137404A1 (ko) 2021-07-08

Family

ID=76687012

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2020/014706 WO2021137404A1 (ko) 2019-12-30 2020-10-27 표시장치

Country Status (4)

Country Link
US (1) US20230045618A1 (ko)
KR (1) KR20210085523A (ko)
CN (1) CN114902409A (ko)
WO (1) WO2021137404A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113964147A (zh) * 2021-10-21 2022-01-21 上海天马微电子有限公司 显示面板及其组装方法、显示装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113948626A (zh) * 2020-07-17 2022-01-18 深圳市柔宇科技股份有限公司 显示装置、显示屏和显示装置的制作方法
KR20220068337A (ko) * 2020-11-18 2022-05-26 삼성디스플레이 주식회사 표시 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170116300A (ko) * 2016-04-08 2017-10-19 삼성디스플레이 주식회사 표시장치 및 표시장치 제조방법
KR20180066302A (ko) * 2016-12-07 2018-06-19 삼성디스플레이 주식회사 박막 트랜지스터 기판
KR20190003150A (ko) * 2017-06-30 2019-01-09 엘지디스플레이 주식회사 표시 장치 및 이의 제조 방법
US20190198488A1 (en) * 2017-12-26 2019-06-27 Shenzhen China Star Optoelectronics Technology Co., Ltd Micro led display panel and manufacturing method thereof
WO2019132050A1 (ko) * 2017-12-26 2019-07-04 박일우 Led 디스플레이 장치 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170116300A (ko) * 2016-04-08 2017-10-19 삼성디스플레이 주식회사 표시장치 및 표시장치 제조방법
KR20180066302A (ko) * 2016-12-07 2018-06-19 삼성디스플레이 주식회사 박막 트랜지스터 기판
KR20190003150A (ko) * 2017-06-30 2019-01-09 엘지디스플레이 주식회사 표시 장치 및 이의 제조 방법
US20190198488A1 (en) * 2017-12-26 2019-06-27 Shenzhen China Star Optoelectronics Technology Co., Ltd Micro led display panel and manufacturing method thereof
WO2019132050A1 (ko) * 2017-12-26 2019-07-04 박일우 Led 디스플레이 장치 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113964147A (zh) * 2021-10-21 2022-01-21 上海天马微电子有限公司 显示面板及其组装方法、显示装置

Also Published As

Publication number Publication date
US20230045618A1 (en) 2023-02-09
KR20210085523A (ko) 2021-07-08
CN114902409A (zh) 2022-08-12

Similar Documents

Publication Publication Date Title
WO2021137404A1 (ko) 표시장치
WO2019124684A1 (en) Micro light emitting diode(led) display device
WO2017126762A1 (en) Display device using semiconductor light emitting device
WO2021149861A1 (ko) 반도체 발광소자를 이용한 디스플레이 장치
WO2018097447A1 (en) Display device using semiconductor light emitting device and fabrication method thereof
WO2021085935A1 (ko) 디스플레이용 발광 소자 및 그것을 갖는 led 디스플레이 장치
WO2020130521A1 (en) Display device using semiconductor light emitting device and method for manufacturing the same
WO2016122125A1 (en) Display device using semiconductor light emitting devices and method for manufacturing the same
WO2016133250A1 (en) Display device using semiconductor light emitting devices
WO2020235732A1 (ko) 반도체 발광소자의 자가조립 장치 및 방법
WO2021149862A1 (ko) 반도체 발광소자의 자가조립 장치 및 방법
WO2021162159A1 (ko) 반도체 발광소자를 이용한 디스플레이 장치
WO2020085677A1 (ko) 반도체 발광소자의 자가조립 장치 및 방법
WO2021112555A1 (ko) 표시 장치
WO2019146819A1 (ko) 반도체 발광 소자를 이용한 디스플레이 장치의 제조방법 및 디스플레이 장치
WO2021080311A1 (ko) Led 디스플레이 장치
WO2021107271A1 (ko) 마이크로 엘이디를 이용한 디스플레이 장치
WO2021107278A1 (ko) 표시 장치 및 표시 장치 제조 방법
WO2018182108A1 (en) Display device using semiconductor light emitting device
WO2020122696A2 (ko) 반도체 발광소자를 이용한 디스플레이 장치 및 이의 제조방법
WO2020036385A1 (en) Display device using semiconductor light emitting diode and method for manufacturing the same
WO2021162153A1 (ko) 반도체 발광 소자를 이용한 디스플레이 장치 및 이의 제조방법
WO2021132881A1 (ko) Led 표시장치 및 이의 제조방법
WO2020251071A1 (ko) 디스플레이 디바이스
WO2020262751A1 (ko) 디스플레이 장치 제조를 위한 기판 및 디스플레이 장치의 제조방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20908683

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20908683

Country of ref document: EP

Kind code of ref document: A1