KR20220068337A - 표시 장치 - Google Patents

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전형일
김민우
박성국
송대호
양병춘
최진우
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 기판, 상기 기판의 일면 상에 배치된 투명 전극, 상기 투명 전극 상에 배치된 반사 전극, 상기 반사 전극 상에 배치된 트랜지스터, 및 상기 투명 전극과 상기 반사 전극 사이에 배치된 발광 소자를 포함하되, 상기 트랜지스터는 상기 발광 소자와 중첩한다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 해결하고자 하는 과제는 소자 신뢰성 및 출광 효율이 향상된 고해상도 표시 장치를 제공하는 것이다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판의 일면 상에 배치된 투명 전극, 상기 투명 전극 상에 배치된 반사 전극, 상기 반사 전극 상에 배치된 트랜지스터, 및 상기 투명 전극과 상기 반사 전극 사이에 배치된 발광 소자를 포함하되, 상기 트랜지스터는 상기 발광 소자와 중첩한다.
상기 발광 소자는, 제1 반도체층, 상기 제1 반도체층 상에 배치된 제2 반도체층, 및 상기 투명 전극과 상기 제1 반도체층 사이에 배치된 컨택 전극을 더 포함할 수 있다.
상기 컨택 전극은 상기 투명 전극과 접할 수 있다.
상기 컨택 전극은 상기 투명 전극과 동일한 물질을 포함할 수 있다.
상기 컨택 전극은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), 및 ZTO(zinc tin oxide) 중 적어도 하나를 포함할 수 있다.
상기 제1 반도체층은 상기 투명 전극과 전기적으로 연결되고, 상기 제2 반도체층은 상기 반사 전극과 전기적으로 연결될 수 있다.
상기 투명 전극은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), 및 ZTO(zinc tin oxide) 중 적어도 하나를 포함할 수 있다.
상기 반사 전극의 폭은 상기 발광 소자의 폭보다 클 수 있다.
상기 반사 전극은 상기 발광 소자를 커버할 수 있다.
상기 표시 장치는 상기 발광 소자를 둘러싸는 평탄화층을 더 포함할 수 있다.
상기 평탄화층은 상기 투명 전극과 상기 반사 전극 사이에 배치될 수 있다.
상기 반사 전극은 상기 평탄화층 상에 직접 배치될 수 있다.
상기 트랜지스터는, 상기 반사 전극 상에 배치된 반도체층, 상기 반도체층 상에 배치된 게이트 전극, 및 상기 게이트 전극 상에 배치된 소스 전극 및 드레인 전극을 포함할 수 있다.
상기 반사 전극은 상기 소스 전극 또는 상기 드레인 전극과 전기적으로 연결될 수 있다.
상기 기판은 상기 발광 소자가 배치되는 표시 영역, 및 상기 표시 영역을 제외한 비표시 영역을 포함하고, 상기 표시 영역에 배치된 패드부를 더 포함할 수 있다.
상기 패드부는 상기 반사 전극과 중첩할 수 있다.
상기 표시 장치는 상기 투명 전극 상에 배치된 저저항 도전층을 더 포함할 수 있다.
상기 저저항 도전층은 메쉬 형상을 가질 수 있다.
상기 표시 장치는 상기 기판의 타면 상에 배치되고, 상기 발광 소자와 중첩하는 컬러 변환층, 및 상기 컬러 변환층 상에 배치된 컬러 필터층을 더 포함할 수 있다.
상기 표시 장치는 상기 컬러 변환층 또는 상기 컬러 필터층을 둘러싸는 차광 패턴을 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예에 의하면 발광 소자를 제1 전극 상에 직접 본딩한 후에 트랜지스터를 형성함으로써 소자 신뢰성을 향상시킬 수 있다. 또한, 발광 소자 상에 반사 전극인 제2 전극을 형성함으로써 출광 효율을 향상시킬 수 있으며, 트랜지스터를 발광 소자와 중첩하도록 배치하여 고해상도 표시 장치를 용이하게 구현할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 4는 일 실시예에 따른 표시 장치는 나타내는 단면도이다.
도 5는 일 실시예에 따른 화소를 나타내는 단면도이다.
도 6은 다른 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 7은 또 다른 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 8 내지 도 13은 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
본 발명의 이점 및 특징, 그리고 이를 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자에 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 컨택 전극(14), 및/또는 절연막(INF)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 일 방향을 따라 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 기둥 형상으로 제공될 수 있다. 발광 소자(LD)는 일 방향을 따라 일측 단부와 타측 단부를 가질 수 있다. 발광 소자(LD)의 일측 단부에는 제1 및 제2 반도체층들(11, 13) 중 하나가 배치되고, 발광 소자(LD)의 타측 단부에는 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
발광 소자(LD)는 식각 방식 등을 통해 기둥 형상으로 제조된 발광 소자일 수 있다. 본 명세서에서, 기둥 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 종횡비가 1보다 큰 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되는 것은 아니다.
발광 소자(LD)는 나노미터 스케일 내지 마이크로미터 스케일(nanometer scale to micrometer scale) 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노미터 스케일 내지 마이크로미터 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되는 것은 아니며, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(11)은 적어도 하나의 p형 반도체 물질을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제1 도전성 도펀트가 도핑된 p형 반도체 물질을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11)과 제2 반도체층(13) 사이에 배치될 수 있다. 활성층(12)은 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수 있다. 일 예로, 클래드층은 AlGaN 또는 InAlGaN으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압이 인가되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광할 수 있다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)는 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용될 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 적어도 하나의 n형 반도체 물질을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제2 도전성 도펀트가 도핑된 n형 반도체 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 제2 반도체층(13)의 길이는 제1 반도체층(11)의 길이보다 길 수 있다.
컨택 전극(14)은 발광 소자(LD)는 일측 단부 및/또는 타측 단부 상에 배치될 수 있다. 도 2에서는 제1 반도체층(11) 상에 컨택 전극(14)이 형성되는 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 제2 반도체층(13) 상에도 별도의 컨택 전극이 더 배치될 수 있다.
컨택 전극(14)은 투명한 금속 또는 투명한 금속 산화물을 포함할 수 있다. 일 예로, 컨택 전극(14)은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), 및 ZTO(zinc tin oxide) 중 적어도 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 이와 같이, 컨택 전극(14)이 투명한 금속 또는 투명한 금속 산화물로 이루어지는 경우, 발광 소자(LD)의 활성층(12)에서 생성된 광이 컨택 전극(14)을 통과하여 발광 소자(LD)의 외부로 방출될 수 있다.
절연막(INF)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 컨택 전극(14)을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있다. 절연막(INF)은 적어도 활성층(12)의 외주면을 둘러쌀 수 있다.
절연막(INF)은 발광 소자(LD)의 일측 단부와 타측 단부를 노출시킬 수 있다. 예를 들어, 절연막(INF)은 발광 소자(LD)의 제2 반도체층(13)의 일단과 컨택 전극(14)의 일단을 노출시킬 수 있다. 다른 실시예에서, 절연막(INF)은 제2 반도체층(13)의 일단과 인접한 컨택 전극(14)의 측부 및/또는 컨택 전극(14)의 일단과 인접한 컨택 전극(14)의 측부를 노출시킬 수도 있다.
절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층(예를 들어, 알루미늄 산화물(AlOx)과 실리콘 산화물(SiOx)로 구성된 이중층)으로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 절연막(INF)은 생략될 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(12)의 외주면을 커버하도록 절연막(INF)이 제공되는 경우, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다. 또한, 발광 소자(LD)의 표면에 절연막(INF)이 제공되면 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명과 효율을 향상시킬 수 있다. 아울러, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 내에 복수의 발광 소자들(LD)을 배치하고, 발광 소자들(LD)을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 3에서는 도 1 및 도 2의 실시예들에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 전자 장치의 일 예로서, 표시 장치, 특히 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다.
표시 패널(PNL)의 각 화소 유닛(PXU) 및 이를 구성하는 각각의 화소는 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 편의상, 도 3에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나), 배선들 및/또는 패드들이 표시 패널(PNL)에 더 배치될 수 있다.
도 3을 참조하면, 표시 패널(PNL)은 기판(SUB) 및 기판(SUB) 상에 배치된 화소 유닛(PXU)을 포함할 수 있다. 화소 유닛(PXU)은 제1 화소들(PXL1), 제2 화소들(PXL2) 및/또는 제3 화소들(PXL3)을 포함할 수 있다. 이하에서는, 제1 화소들(PXL1), 제2 화소들(PXL2) 및 제3 화소들(PXL3) 중 적어도 하나의 화소를 임의로 지칭하거나 두 종류 이상의 화소들을 포괄적으로 지칭할 때, "화소(PXL)" 또는 "화소들(PXL)"이라 하기로 한다.
기판(SUB)은 표시 패널(PNL)의 베이스 부재를 구성하는 것으로서, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible)한 재질로 이루어질 수 있다. 예를 들어, 기판(SUB)은 폴리이미드(polyimide, PI), 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate, PA), 폴리아릴레이트(polyarylate, PAR), 폴리에테르이미드(polyetherimide, PEI), 폴리에틸렌나프탈레이트(polyethylenenapthalate, PEN), 폴리에틸렌 테레프탈레이드(polyethyleneterepthalate, PET), 폴리페닐렌설파이드 (polyphenylenesulfide, PPS), 폴리알릴레이트(polyallylate), 폴리카보네이트(polycarbonate, PC), 셀룰로오스 트리아세테이트(cellulosetriacetate, CAT), 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP) 중 적어도 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 기판(SUB)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름)으로 이루어질 수도 있다.
일 실시예에서, 기판(SUB)은 실질적으로 투명할 수 있다. 여기서, 실질적으로 투명이라 함은 소정의 투과도 이상으로 광을 투과시킬 수 있음을 의미할 수 있다. 다른 실시예에서, 기판(SUB)은 반투명 또는 불투명할 수 있다. 또한, 기판(SUB)은 실시예에 따라서 반사성의 물질을 포함할 수도 있다.
표시 패널(PNL) 및 이를 형성하기 위한 기판(SUB)은 영상을 표시하기 위한 표시 영역(DA) 및 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)에는 화소들(PXL), 신호 라인들(SL), 및/또는 패드부(PD)가 배치될 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들, 및/또는 구동부(미도시)가 배치될 수 있다. 화소들(PXL)은 스트라이프(stripe) 또는 펜타일(PenTile) 배열 구조 등에 따라 규칙적으로 배열될 수 있다. 다만, 화소들(PXL)의 배열 구조가 이에 한정되지는 않으며, 화소들(PXL)은 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 빛을 방출하는 두 종류 이상의 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)에는 제1 색의 빛을 방출하는 제1 화소들(PXL1), 제2 색의 빛을 방출하는 제2 화소들(PXL2), 및 제3 색의 빛을 방출하는 제3 화소들(PXL3)이 배열될 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 다양한 색의 빛을 방출할 수 있는 하나의 화소 유닛(PXU)을 구성할 수 있다. 예를 들어, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 각각 소정 색의 빛을 방출하는 서브 화소일 수 있다. 실시예에 따라, 제1 화소(PXL1)는 적색의 빛을 방출하는 적색 화소일 수 있고, 제2 화소(PXL2)는 녹색의 빛을 방출하는 녹색 화소일 수 있으며, 제3 화소(PXL3)는 청색의 빛을 방출하는 청색 화소일 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 각각 제1 색의 발광 소자, 제2 색의 발광 소자 및 제3 색의 발광 소자를 광원으로 구비함으로써, 각각 제1 색, 제2 색 및 제3 색의 빛을 방출할 수 있다. 다른 실시예에서, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 서로 동일한 색의 빛을 방출하는 발광 소자들을 구비하되, 각각의 발광 소자 상에 배치된 서로 다른 색상의 컬러 변환층 및/또는 컬러 필터를 포함함으로써, 각각 제1 색, 제2 색 및 제3 색의 빛을 방출할 수도 있다. 다만, 각각의 화소 유닛(PXU)을 구성하는 화소들(PXL)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다. 즉, 각각의 화소(PXL)가 방출하는 빛의 색은 다양하게 변경될 수 있다.
화소(PXL)는 신호 라인들(SL)을 통해 제공되는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 상기 광원은 도 1 및 도 2의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 발광 소자(LD), 일 예로, 나노미터 스케일 내지 마이크로미터 스케일 정도로 작은 크기를 가지는 초소형 기둥형 발광 소자들(LD)을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 이외에도 다양한 종류의 발광 소자(LD)가 화소(PXL)의 광원으로 이용될 수 있다.
일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 다양한 구조 및/또는 구동 방식이 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
신호 라인들(SL)은 표시 영역(DA) 내에서 제1 방향(X축 방향)으로 소정 간격 이격되어 제2 방향(Y축 방향)을 따라 연장할 수 있다. 신호 라인들(SL)은 패드부(PD)와 전기적으로 연결되어, 구동부(미도시)로부터 출력된 구동 신호를 각 화소들(PXL)에 제공할 수 있다.
패드부(PD)는 표시 영역(DA)에 배치될 수 있다. 예를 들어, 패드부(PD)는 표시 영역(DA) 내에서 제2 방향(Y축 방향)으로 소정 간격 이격되어 제1 방향(X축 방향)을 따라 배치될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 패드부(PD)는 제1 방향(X축 방향)으로 소정 간격 이격되어 제2 방향(Y축 방향)을 따라 배치될 수도 있다. 이 경우, 신호 라인들(SL)은 패드부(DP)의 배치에 따라, 제2 방향(Y축 방향)으로 소정 간격 이격되어 제1 방향(X축 방향)을 따라 연장할 수 있다. 즉, 패드부(PD)와 신호 라인들(SL)의 배치는 다양하게 변경될 수 있다. 이와 같이 패드부(PD)가 표시 영역(DA)에 배치되는 경우, 비표시 영역(NDA)의 하단에 패드부(PD)를 배치하기 위한 추가 공간이 불필요할 수 있다. 따라서, 표시 장치의 비표시 영역(NDA), 즉 데드 스페이스(dead space)를 최소화할 수 있다.
도 4는 일 실시예에 따른 표시 장치를 나타내는 단면도이다. 도 5는 일 실시예에 따른 화소를 나타내는 단면도이다.
도 4에서는 서로 인접한 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)로 구성된 어느 하나의 화소 유닛(PXU)이 배치되는 영역을 중심으로 표시 장치, 특히 표시 장치에 구비되는 표시 패널(PNL)의 단면을 도시하기로 한다.
도 5에서는 설명의 편의를 위해 발광 소자(LD)와 연결되는 하나의 트랜지스터(T)를 간략하게 도시하였으나, 표시 장치는 각 화소(PXL)에 배치된 복수의 발광 소자들(LD) 및 이를 구동하기 위한 복수의 트랜지스터들(T)을 포함할 수 있다. 또한, 각 화소(PXL)는 실시예에 따라 도시되지 않은 스토리지 커패시터, 및/또는 전원 라인 등을 더 포함할 수 있다.
도 4 및 도 5를 참조하면, 표시 장치의 각 화소(PXL)는 기판(SUB), 적어도 하나의 발광 소자(LD), 적어도 하나의 트랜지스터(T), 신호 라인(SL), 및 패드부(PD)를 포함할 수 있다. 일 실시예에서, 기판(SUB)은 표시 패널(PNL)의 전면에 해당하고, 패드부(PD)는 표시 패널(PNL)의 배면에 해당할 수 있다. 즉, 발광 소자들(LD)로부터 방출된 광은 기판(SUB)을 통해 제3 방향(Z축 방향)의 반대 방향으로 출사될 수 있다.
기판(SUB)의 일면 상에는 제1 전극(ET1)이 배치될 수 있다. 제1 전극(ET1)은 기판(SUB)의 전면 상에 배치될 수 있다. 제1 전극(ET1)은 투명 전극으로서, 투명한 금속 또는 투명한 금속 산화물을 포함할 수 있다. 제1 전극(ET1)은 상술한 발광 소자(LD)의 컨택 전극(14)과 동일한 물질을 포함할 수 있다. 예를 들어, 제1 전극(ET1)은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), 및 ZTO(zinc tin oxide) 중 적어도 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 이와 같이, 제1 전극(ET1)이 투명 전극인 경우, 발광 소자(LD)에서 생성된 광이 제1 전극(ET1)을 통과하여 각 화소(PXL)의 출광 방향(예컨대 제3 방향(Z축 방향)의 반대 방향)인 기판(SUB)의 타면으로 방출될 수 있다.
제1 전극(ET1) 상에는 제2 전극(ET2)이 배치될 수 있다. 제2 전극(ET2)은 반사 전극으로서, 불투명한 금속 또는 균일한 반사율을 갖는 도전 물질로 구성될 수 있다. 일 예로, 제2 전극(ET2)은 알루미늄(Al), 마그네슘(Mg), 은(Ag), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 이들의 합금과 같은 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 제2 전극(ET2)이 반사 전극인 경우, 발광 소자(LD)에서 방출된 광이 표시 패널(PNL) 내부로 진행되더라도 제2 전극(ET2)에 의해 반사되어 각 화소(PXL)의 출광 방향(예컨대 제3 방향(Z축 방향)의 반대 방향)으로 출사될 수 있다. 즉, 광 손실을 최소화하여 출광 효율을 향상시킬 수 있다.
제1 전극(ET1)과 제2 전극(ET2) 사이에는 발광 소자(LD)가 배치될 수 있다. 발광 소자(LD)는 각 화소(PXL) 내에 각각 실장되어 표시 장치의 광원으로 이용될 수 있다. 일 실시예에서, 발광 소자(LD)는 도 1 및 도 2의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 발광 소자(LD), 일 예로, 나노미터 스케일 내지 마이크로미터 단위의 크기를 가지는 초소형 기둥형 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 소자(LD)는 마이크로미터 단위의 크기를 갖는 마이크로 발광 다이오드일 수 있다. 예를 들어, 발광 소자(LD)의 한 변의 길이는 100um 이하일 수 있으나 반드시 이에 제한되는 것은 아니며, 발광 소자(LD)의 구조 및 크기는 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치의 설계 조건에 따라 다양하게 변경될 수 있다.
발광 소자(LD)는 제2 전극(ET2)과 제3 방향(Z축 방향)으로 중첩하도록 배치될 수 있다. 발광 소자(LD)는 제2 전극(ET2)에 의해 커버될 수 있다. 이 경우, 제2 전극(ET2)의 제1 방향(X축 방향)의 폭(WE)은 발광 소자(LD)의 제1 방향(X축 방향)의 폭(WL)보다 클 수 있다. 이와 같이 반사 전극인 제2 전극(ET2)이 발광 소자(LD)를 커버하는 경우, 발광 소자(LD)에서 방출된 광이 제2 전극(ET2)에 의해 더욱 효과적으로 반사될 수 있으므로, 표시 장치의 출광 효율을 향상시킬 수 있다.
발광 소자(LD)의 제1 반도체층(11)은 제1 전극(ET1)과 전기적으로 연결되고, 발광 소자(LD)의 제2 반도체층(13)은 제2 전극(ET2)과 전기적으로 연결될 수 있다. 또한, 제1 전극(ET1)과 발광 소자(LD)의 제1 반도체층(11) 사이에는 컨택 전극(14)이 배치될 수 있다. 일 실시예에서, 컨택 전극(14)은 제1 전극(ET1) 상에 직접 배치되어 제1 전극(ET1)과 접할 수 있다. 이와 같이 제1 전극(ET1) 상에 발광 소자(LD)를 직접 본딩하는 경우, ACF 본딩, NCF 본딩, Eutectic 본딩에 비해 공정 온도에 의한 소재 선택 제약으로부터 자유로울 수 있다. 또한, 발광 소자(LD) 하부에 단차가 존재하지 않으므로, 발광 소자(LD)의 컨택 불량을 방지할 수 있다.
일 실시예에서, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 각각 서로 다른 색의 광을 방출하는 발광 소자들(LD)을 구비할 수 있다. 예를 들어, 제1 화소(PXL1)는 제1 색을 방출하는 제1 발광 소자(LDa)를 포함하고, 제2 화소(PXL2)는 제2 색을 방출하는 제2 발광 소자(LDb)를 포함하고, 제3 화소(PXL3)는 제3 색을 방출하는 제3 발광 소자(LDc)를 포함할 수 있다. 실시예에 따라, 제1 발광 소자(LDa), 제2 발광 소자(LDb), 및 제3 발광 소자(LDc)는 각각 적색 발광 소자, 녹색 발광 소자 및 청색 발광 소자일 수 있으나, 반드시 이에 제한되는 것은 아니다.
발광 소자(LD)는 제1 및 제2 전극들(ET1, ET2)을 통해 복수의 트랜지스터(T) 등의 회로 소자와 전기적으로 연결되어 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원에 의해 발광할 수 있다. 예를 들어, 발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 발광 소자(LD)의 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 광원으로 이용할 수 있다.
한편, 도 4 및 도 5에서는 제1 반도체층(11)이 제1 전극(ET1)과 전기적으로 연결되고, 제2 반도체층(13)이 제2 전극(ET2)과 전기적으로 연결되는 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 실시예에 따라 제1 반도체층(11)이 제2 전극(ET2)과 전기적으로 연결되고, 제2 반도체층(13)이 제1 전극(ET1)과 전기적으로 연결되도록 발광 소자(LD)가 배치될 수도 있다. 이외 발광 소자(LD)의 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)은 도 1 및 도 2를 참조하여 설명한 바 있으므로, 중복되는 내용은 생략한다.
실시예에 따라, 표시 장치는 제1 전극(ET1)과 제2 전극(ET2) 사이에서 발광 소자(LD)를 둘러싸는 평탄화층(PN)을 더 포함할 수 있다. 평탄화층(PN)은 발광 소자(LD)의 측면을 직접 커버하여 발광 소자(LD)와 접할 수 있다. 평탄화층(PN)의 일면은 제1 전극(ET1)과 접하고, 평탄화층(PN)의 타면은 제2 전극(ET2)과 접할 수 있다. 즉, 평탄화층(PN)은 제1 전극(ET1) 상에 직접 배치되고, 제2 전극(ET2)은 평탄화층(PN) 상에 직접 배치될 수 있다.
일 실시예에서, 평탄화층(PN)은 유기 절연 물질을 포함할 수 있다. 예를 들어, 평탄화층(PN)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(polyphenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 및 벤조사이클로부텐(benzocyclobutene, BCB) 중 적어도 하나를 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 평탄화층(PN)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 또는 알루미늄 산화물(AlOx) 등을 비롯한 다양한 종류의 무기 절연 물질을 더 포함할 수도 있다.
제2 전극(ET2) 상에는 제1 절연층(IL1)이 배치될 수 있다. 제1 절연층(IL1)은 기판(SUB)의 전면 상에 배치될 수 있다. 제1 절연층(IL1)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연층(IL1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
제2 전극(ET2) 및 제1 절연층(IL1) 상에는 적어도 하나의 트랜지스터(T)가 배치될 수 있다. 상술한 바와 같이, 발광 소자(LD)를 제1 전극(ET1) 상에 고정한 후에 트랜지스터(T)를 형성하는 경우, 발광 소자(LD)의 본딩 과정에서 트랜지스터(T)가 손상되는 것을 방지할 수 있다.
트랜지스터(T)는 제2 전극(ET2) 상에서 발광 소자(LD)와 제3 방향(Z축 방향)으로 중첩하도록 배치될 수 있다. 이와 같이 트랜지스터(T)가 발광 소자(LD)와 중첩하도록 배치되는 경우, 각 화소(PXL) 내에서 트랜지스터(T)가 차지하는 면적을 최소화할 수 있으므로 고해상도 표시 장치를 용이하게 구현할 수 있다.
각 트랜지스터(T)는 반도체층(ACT), 게이트 전극들(GE1, GE2), 및 트랜지스터 전극들(TE1, TE2)을 포함할 수 있다. 한편, 도 4 및 도 5에서는 각 트랜지스터(T)가 반도체층(ACT)과 별개로 형성된 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 구비하는 실시예를 도시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 다른 실시예에서는 적어도 하나의 트랜지스터(T)에 구비되는 제1 및/또는 제2 트랜지스터 전극들(TE1, TE2)이 각각의 반도체층(ACT)과 통합되어 구성될 수도 있다.
반도체층(ACT)은 제1 절연층(IL1) 상에 배치될 수 있다. 반도체층(ACT)은 제1 트랜지스터 전극(TE1)에 접촉되는 제1 영역, 제2 트랜지스터 전극(TE2)에 접촉되는 제2 영역, 및 상기 제1 및 제2 영역 사이에 위치하는 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체층(ACT)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체층(ACT)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 반도체층(ACT)의 상기 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
반도체층(ACT) 상에는 제2 절연층(IL2)이 배치될 수 있다. 제2 절연층(IL2)은 기판(SUB)의 전면 상에 배치될 수 있다. 제2 절연층(IL2)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연층(IL2)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
제2 절연층(IL2) 상에는 제1 게이트 전극(GE1)이 배치될 수; 있다. 제1 게이트 전극(GE1)은 제2 절연층(IL2) 상에서 반도체층(ACT)과 중첩하도록 배치될 수 있다. 제1 게이트 전극(GE1)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 및 구리(Cu) 중 적어도 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제1 게이트 전극(GE1) 상에는 제3 절연층(IL3)이 배치될 수 있다. 제3 절연층(IL3)은 기판(SUB)의 전면 상에 배치될 수 있다. 제3 절연층(IL3)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제3 절연층(IL3)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
제3 절연층(IL3) 상에는 제2 게이트 전극(GE2)이 배치될 수 있다. 제2 게이트 전극(GE2)은 제3 절연층(IL3) 상에서 제1 게이트 전극(GE1)과 중첩하도록 배치될 수 있다. 제2 게이트 전극(GE2)은 제1 게이트 전극(GE1)과 동일한 물질을 포함할 수 있다. 예를 들어, 제2 게이트 전극(GE2)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 및 구리(Cu) 중 적어도 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2 게이트 전극(GE2) 상에는 제4 절연층(IL4)이 배치될 수 있다. 제4 절연층(IL4)은 기판(SUB)의 전면 상에 배치될 수 있다. 제4 절연층(IL4)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제4 절연층(IL4)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
제4 절연층(IL4) 상에는 제1 및 제2 트랜지스터 전극들(TE1, TE2)이 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 반도체층(ACT)에 전기적으로 연결될 수 있다. 예를 들어, 제1 트랜지스터 전극(TE1)은 제2 내지 제4 절연층들(IL2, IL3, IL4)을 관통하는 컨택홀을 통해 반도체층(ACT)의 제1 영역과 전기적으로 연결될 수 있다. 제2 트랜지스터 전극(TE2)은 제2 내지 제4 절연층들(IL2, IL3, IL4)을 관통하는 컨택홀을 통해 반도체층(ACT)의 제2 영역과 전기적으로 연결될 수 있다. 또한, 제2 트랜지스터 전극(TE2)은 제1 내지 제4 절연층들(IL1, IL2, IL3, IL4)을 관통하는 또 다른 컨택홀을 통해 제2 전극(ET2)과 전기적으로 연결될 수 있다. 실시예에 따라, 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
제1 및 제2 트랜지스터 전극들(TE1, TE2) 상에는 제1 보호층(PVX1)이 배치될수 있다. 제1 보호층(PVX1)은 유기 절연 물질을 포함할 수 있다. 예를 들어, 제1 보호층(PVX1)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(polyphenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 및 벤조사이클로부텐(benzocyclobutene, BCB) 중 적어도 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 제1 보호층(PVX1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 또는 알루미늄 산화물(AlOx) 등을 비롯한 다양한 종류의 무기 절연 물질을 더 포함할 수도 있다.
제1 보호층(PVX1) 상에는 신호 라인(SL) 및/또는 전원 라인(PL)이 배치될 수 있다. 신호 라인(SL)은 각 화소(PXL)와 중첩하도록 배치될 수 있다. 이 경우, 신호 라인(SL)은 반사 전극인 제2 전극(ET2)과 제3 방향(Z축 방향)으로 중첩하도록 배치될 수 있다. 신호 라인(SL)은 패드부(PD)와 전기적으로 연결되어 구동부(미도시)로부터 출력된 구동 신호를 각 화소(PXL)에 제공할 수 있다. 예를 들어, 신호 라인(SL)은 제1 보호층(PVX1)을 관통하는 컨택홀을 통해 제2 트랜지스터 전극(TE2)과 전기적으로 연결될 수 있으나, 반드시 이에 제한되는 것은 아니다. 다른 실시예에서, 신호 라인(SL)은 제1 트랜지스터 전극(TE1) 및/또는 제1 전극(ET1)과 전기적으로 연결될 수 있다.
전원 라인(PL)은 신호 라인(SL)과 동일한 도전층으로 이루어질 수 있다. 전원 라인(PL)은 제1 보호층(PVX1)과 하부에 배치된 절연층들(IL1, IL2, IL3, IL4) 및 평탄화층(PN)을 관통하는 컨택홀을 통해 제1 전극(ET1)과 전기적으로 연결될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 전원 라인(PL)은 별도의 브릿지 전극을 통해 제1 전극(ET1)과 전기적으로 연결될 수도 있다.
신호 라인(SL) 및/또는 전원 라인(PL) 상에는 제2 보호층(PVX2)이 배치될 수 있다. 제2 보호층(PVX2)은 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 보호층(PVX2)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(polyphenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 및 벤조사이클로부텐(benzocyclobutene, BCB) 중 적어도 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 제2 보호층(PVX2)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 또는 알루미늄 산화물(AlOx) 등을 비롯한 다양한 종류의 무기 절연 물질을 더 포함할 수도 있다.
제2 보호층(PVX2) 상에는 패드부(PD)가 배치될 수 있다. 패드부(PD)는 각 화소(PXL)와 중첩하도록 배치될 수 있다. 이 경우, 패드부(PD)는 반사 전극인 제2 전극(ET2)과 제3 방향(Z축 방향)으로 중첩하도록 배치될 수 있다. 이와 같이 패드부(PD)가 화소(PXL)의 발광 영역 내에 배치되는 경우, 패드부(PD)를 배치하기 위한 추가 공간이 불필요하므로 표시 장치의 데드 스페이스를 최소화할 수 있다. 패드부(PD)는 각각 제2 보호층(PVX2)을 관통하는 컨택홀을 통해 신호 라인(SL) 또는 전원 라인(PL)과 전기적으로 연결될 수 있다.
상술한 일 실시예에 따른 표시 장치에 의하면, 발광 소자(LD)를 평탄한 제1 전극(ET1) 상에 직접 본딩한 후에 트랜지스터(T)를 형성함으로써, 소자 신뢰성을 향상시킬 수 있다. 또한, 발광 소자(LD) 상에 반사 전극인 제2 전극(ET2)을 형성함으로써 출광 효율을 향상시킬 수 있으며, 트랜지스터(T)를 발광 소자(LD)와 중첩하도록 배치하여 고해상도 표시 장치를 용이하게 구현할 수 있다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
도 6은 다른 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 6을 참조하면, 본 실시예에 따른 표시 장치는 저저항 도전층(LRL)을 더 포함한다는 점에서 도 1 내지 도 5의 실시예와 상이하다.
구체적으로, 저저항 도전층(LRL)은 제1 전극(ET1) 상에 배치될 수 있다. 저저항 도전층(LRL)은 제1 전극(ET1)의 일면 상에 직접 배치되어 제1 전극(ET1)과 접할 수 있다. 저저항 도전층(LRL)은 제1 전극(ET1)에 비해 상대적으로 저저항으로 형성되며, 제1 전극(ET1)과 전기적으로 연결되어 신호 지연(RC delay)에 의한 전압 강하를 최소화할 수 있다.
저저항 도전층(LRL)은 몰리브덴(Mo), 은(Ag), 티타늄(Ti), 구리(Cu), 크롬(Cr), 니켈(Ni), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 표시 장치의 투과율 저하를 방지하기 위해, 저저항 도전층(LRL)은 메쉬(mesh) 형상을 가질 수 있다. 다만, 저저항 도전층(LRL)의 물질 및 형상은 다양하게 변경될 수 있다.
저저항 도전층(LRL)은 화소들(PXL)의 경계에 배치될 수 있다. 예를 들어, 저저항 도전층(LRL)은 제1 내지 제3 화소들(PXL)의 경계에 배치되어 제1 내지 제3 발광 소자들(LDa, LDb, LDc) 사이에 배치될 수 있다. 즉, 저저항 도전층(LRL)은 발광 소자(LD)와 비중첩하도록 배치될 수 있다. 저저항 도전층(LRL)은 제1 전극(ET1)을 노출하는 개구부를 포함하며, 저저항 도전층(LRL)의 상기 개구부 내에 발광 소자(LD)가 배치될 수 있다. 이에 따라, 발광 소자(LD)의 컨택 전극(14)은 제1 전극(ET1) 상에 직접 본딩될 수 있다. 한편, 발광 소자(LD)를 제1 전극(ET1) 상에 직접 본딩한 후에 트랜지스터(T)를 형성함으로써, 소자 신뢰성을 향상시킬 수 있음은 앞서 설명한 바와 같다.
도 7은 또 다른 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 7을 참조하면, 본 실시예에 따른 표시 장치는 컬러 변환층(CCL) 및/또는 컬러 필터층(CFL)을 더 포함한다는 점에서 도 1 내지 도 5의 실시예와 상이하다.
구체적으로, 컬러 변환층(CCL)은 기판(SUB)의 타면 상에 배치될 수 있다. 컬러 변환층(CCL)은 기판(SUB)의 일면 상에 배치된 발광 소자(LD)와 제3 방향(Z축 방향)으로 중첩하도록 배치될 수 있다. 일 실시예에서, 기판(SUB)의 타면은 함몰부를 포함하고, 컬러 변환층(CCL)은 기판(SUB)의 상기 함몰부 내에 배치될 수 있다. 기판(SUB)의 상기 함몰부는 발광 소자(LD)와 제3 방향(Z축 방향)으로 중첩하도록 형성될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 실시예에 따라 기판(SUB)은 평탄하게 형성되고 컬러 변환층(CCL)은 기판(SUB)의 타면 상에 형성될 수도 있다.
컬러 변환층(CCL)은 베이스 수지 및 상기 베이스 수지 내에 분산된 컬러 변환 입자 및/또는 광 산란 입자를 포함할 수 있다.
컬러 변환층(CCL)은 제1 화소(PXL1)에 배치된 제1 컬러 변환층(CCL1), 제2 화소(PXL2)에 배치된 제2 컬러 변환층(CCL2), 및 제3 화소(PXL3)에 배치된 광 산란층(LSL)을 포함할 수 있다.
일 실시예에서, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 서로 동일한 색의 광을 방출하는 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 제3 색, 일 예로 청색의 광을 방출하는 발광 소자들(LD)을 포함할 수 있다. 이러한 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 중 적어도 일부의 화소들(PXL) 상에 색 변환 입자들을 포함한 컬러 변환층(CCL)이 배치됨으로써 풀-컬러의 영상을 표시할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 서로 다른 색의 광을 방출하는 발광 소자들(LD)을 구비할 수 있다.
제1 컬러 변환층(CCL1)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제1 색의 광으로 변환하는 제1 색 변환 입자들을 포함할 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제1 화소(PXL1)가 적색 화소인 경우, 제1 컬러 변환층(CCL1)은 상기 청색 발광 소자에서 방출되는 청색의 광을 적색의 광으로 변환하는 제1 퀀텀 닷을 포함할 수 있다. 예를 들어, 제1 컬러 변환층(CCL1)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제1 퀀텀 닷을 포함할 수 있다. 제1 퀀텀 닷은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 적색 광을 방출할 수 있다. 한편, 제1 화소(PXL1)가 다른 색의 화소인 경우, 제1 컬러 변환층(CCL1)은 제1 화소(PXL1)의 색에 대응하는 제1 퀀텀 닷을 포함할 수 있다.
제2 컬러 변환층(CCL2)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제2 색의 광으로 변환하는 제2 색 변환 입자들을 포함할 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제2 화소(PXL2)가 녹색 화소인 경우, 제2 컬러 변환층(CCL2)은 상기 청색 발광 소자에서 방출되는 청색의 광을 녹색의 광으로 변환하는 제2 퀀텀 닷을 포함할 수 있다. 예를 들어, 제2 컬러 변환층(CCL2)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제2 퀀텀 닷을 포함할 수 있다. 제2 퀀텀 닷은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 녹색 광을 방출할 수 있다. 한편, 제2 화소(PXL2)가 다른 색의 화소인 경우, 제2 컬러 변환층(CCL2)은 제2 화소(PXL2)의 색에 대응하는 제2 퀀텀 닷을 포함할 수 있다.
한편, 제1 퀀텀 닷 및 제2 퀀텀 닷은 구형, 피라미드형, 다중 가지형(multi-arm), 또는 입방체(cubic)의 나노 입자, 나노 튜브, 나노 와이어, 나노 섬유, 나노 판상 입자 등의 형태를 가질 수 있으나, 반드시 이에 제한되는 것은 아니며, 제1 퀀텀 닷 및 제2 퀀텀 닷의 형태는 다양하게 변경될 수 있다.
일 실시예에서, 가시광선 영역 중 비교적 짧은 파장을 갖는 청색의 광을 각각 제1 퀀텀 닷 및 제2 퀀텀 닷에 입사시킴으로써, 제1 퀀텀 닷 및 제2 퀀텀 닷의 흡수 계수를 증가시킬 수 있다. 이에 따라, 최종적으로 제1 화소(PXL1) 및 제2 화소(PXL2)에서 방출되는 광의 효율을 증가시킴과 아울러, 우수한 색 재현성을 확보할 수 있다. 또한, 동일한 색의 발광 소자들(LD)(일 예로, 청색 발광 소자들)을 이용하여 제1 내지 제3 화소들(PXL1, PXL2, PXL3)의 화소 유닛(PXU)을 구성함으로써, 표시 장치의 제조 효율을 높일 수 있다.
광 산란층(LSL)은 발광 소자(LD)에서 방출되는 제3 색의 광을 효율적으로 이용하기 위해 선택적으로 구비될 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제3 화소(PXL3)가 청색 화소인 경우, 광 산란층(LSL)은 발광 소자(LD)로부터 방출되는 광을 효율적으로 이용하기 위하여 적어도 한 종류의 광 산란 입자들을 포함할 수 있다.
예를 들어, 광 산란층(LSL)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 광 산란 입자들을 포함할 수 있다. 일 예로, 광 산란층(LSL)은 실리카(Silica) 등의 광 산란 입자들(SCT)을 포함할 수 있으나, 광 산란 입자들(SCT)의 구성 물질이 이에 한정되는 것은 아니다. 한편, 광 산란 입자들(SCT)이 제3 화소(PXL3)가 형성되는 제3 화소 영역(PXA3)에만 배치되어야 하는 것은 아니다. 일 예로, 광 산란 입자들(SCT)은 제1 및/또는 제2 컬러 변환층들(CCL1, CCL2)의 내부에도 선택적으로 포함될 수 있다.
컬러 변환층(CCL) 상에는 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 각 화소(PXL)의 색에 부합되는 컬러 필터를 포함할 수 있다.
컬러 필터층(CFL)은 각 화소(PXL)의 색에 부합되는 컬러 필터를 포함할 수 있다. 예를 들어, 컬러 필터층(CFL)은 제1 화소(PXL1)에 배치되어 제1 화소(PXL1)에서 생성된 광을 선택적으로 투과시키는 제1 컬러 필터(CFL1), 제2 화소(PXL2)에 배치되어 제2 화소(PXL2)에서 생성된 광을 선택적으로 투과시키는 제2 컬러 필터(CFL2), 및 제3 화소(PXL3)에 배치되어 제3 화소(PXL3)에서 생성된 광을 선택적으로 투과시키는 제3 컬러 필터(CFL3)를 포함할 수 있다. 일 실시예에서, 제1 컬러 필터(CFL1), 제2 컬러 필터(CFL2) 및 제3 컬러 필터(CFL3)는 각각 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터일 수 있으나, 이에 한정되지는 않는다. 이하에서, 제1 컬러 필터(CFL1), 제2 컬러 필터(CFL2) 및 제3 컬러 필터(CFL3) 중 임의의 컬러 필터를 지칭하거나, 두 종류 이상의 컬러 필터들을 포괄적으로 지칭할 때, "컬러 필터(CF)" 또는 "컬러 필터들(CF)"이라 하기로 한다.
제1 컬러 필터(CFL1)는 제1 화소(PXL1)의 발광 영역(EMA)과 중첩하도록 배치되며, 제1 색의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제1 화소(PXL1)가 적색 화소일 때, 제1 컬러 필터(CFL1)는 적색 컬러 필터 물질을 포함할 수 있다.
제2 컬러 필터(CFL2)는 제2 화소(PXL2)의 발광 영역(EMA)과 중첩하도록 배치되며, 제2 색의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제2 화소(PXL2)가 녹색 화소일 때, 제2 컬러 필터(CFL2)는 녹색 컬러 필터 물질을 포함할 수 있다.
제3 컬러 필터(CFL3)는 제3 화소(PXL3)의 발광 영역(EMA)과 중첩하도록 배치되며, 제3 색의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제3 화소(PXL3)가 청색 화소일 때, 제3 컬러 필터(CFL3)는 청색 컬러 필터 물질을 포함할 수 있다.
각 화소(PXL)의 경계에는 차광 패턴(LML)이 배치될 수 있다. 차광 패턴(LML)은 각 화소(PXL)의 경계에서 컬러 변환층(CCL) 및/또는 컬러 필터층(CFL)을 둘러싸도록 배치될 수 있다. 차광 패턴(LML)은 내광 산란 또는 외광 반사를 차단하는 역할을 할 수 있다. 차광 패턴(LML)은 발광 소자(LD)와 비중첩하도록 배치될 수 있다. 즉, 차광 패턴(LML)은 부분적으로 제거된 개구부를 포함하며, 상기 개구부 내에 발광 소자(LD)와 중첩하는 컬러 변환층(CCL) 및/또는 컬러 필터층(CFL)이 배치될 수 있다. 차광 패턴(LML)은 그라파이트(graphite), 카본 블랙(carbon black), 흑색 안료(black pigment), 또는 흑색 염료(black dye) 중 적어도 어느 하나를 포함하는 유기물로 형성되거나 크롬(Cr)을 포함하는 금속 물질로 형성될 수 있으나, 광 투과를 차단하고 흡수할 수 있는 물질이라면 제한되지 않는다.
도면으로 도시하지 않았으나, 표시 장치는 컬러 변환층(CCL)을 커버하는 캡핑층을 더 포함할 수 있다. 상기 캡핑층은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 변환층(CCL)을 손상시키거나 오염시키는 것을 방지할 수 있다. 또한, 상기 캡핑층은 컬러 필터층(CFL)에 포함된 색재(colorant)가 다른 구성으로 확산되는 것을 방지할 수 있다. 상기 캡핑층은 무기층으로서, 실리콘 질화물(SiNx), 알루미늄 질화물(AlNx), 티타늄 질화물(TiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 및 실리콘 산질화물(SiOxNy) 중 적어도 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
또한, 표시 장치는 컬러 변환층(CCL) 상에 배치된 저굴절층을 더 포함할 수 있다. 상기 저굴절층은 컬러 변환층(CCL)으로부터 제공된 광을 전반사에 의해 리사이클링하여 표시 패널(PNL)의 광 효율을 향상시키는 역할을 할 수 있다. 이를 위해, 상기 저굴절층은 컬러 변환층(CCL)에 비해 상대적으로 낮은 굴절률을 가질 수 있다. 예를 들어, 상기 저굴절층의 굴절률은 약 1.1 내지 1.3일 수 있으나, 반드시 이에 제한되는 것은 아니다.
계속해서, 상술한 실시예들에 따른 표시 장치의 제조 방법에 대해 설명한다.
도 8 내지 도 13은 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다. 도 8 내지 도 13은 도 5의 표시 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 5와 실질적으로 동일한 구성요소에 대해서는 동일한 부호로 나타내고 자세한 부호를 생략한다.
도 8을 참조하면, 먼저 기판(SUB)의 일면 상에 제1 전극(ET1)을 형성한다. 제1 전극(ET1)은 투명한 금속 또는 투명한 금속 산화물을 이용하여 기판(SUB)의 전면 상에 형성될 수 있다. 예를 들어, 제1 전극(ET1)은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), 및 ZTO(zinc tin oxide) 중 적어도 하나를 포함한 투명한 금속 물질을 이용하여 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
도 9를 참조하면, 이어서 제1 전극(ET1) 상에 발광 소자(LD)를 고정한다. 적어도 하나의 발광 소자(LD)를 포함하는 전사 기재(TS)가 제1 전극(ET1)이 형성된 기판(SUB)에 인접하도록 배치되어, 발광 소자(LD)가 제1 전극(ET1)과 접촉될 수 있다. 이에 따라, 발광 소자(LD)의 컨택 전극(14)이 제1 전극(ET1) 상에 직접 본딩될 수 있다. 일 실시예에서, 발광 소자(LD)는 별도의 베이스 기판에서 형성된 후 상기 베이스 기판으로부터 분리되어 전사 기재(TS)로 전사될 수 있다. 상기 베이스 기판은 사파이어 기판 및 유리와 같은 투명성 기판을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 상기 베이스 기판은 GaN, SiC, ZnO, Si, GaP 및 GaAs 등과 같은 도전성 기판으로 이루어질 수도 있다. 전사 기재(TS)는 실시예에 따라 연신 가능한 재질로 이루어질 수 있으며, 발광 소자(LD)를 부착시키기 위한 접착층을 더 포함할 수 있다.
도 10을 참조하면, 이어서 전사 기재(TS)가 발광 소자(LD)로부터 분리된다. 예를 들어, 전사 기재(TS)와 발광 소자(LD) 간의 접착력이 제1 전극(ET1)과 발광 소자(LD) 간의 접착력보다 작은 경우에 전사 기재(TS)는 발광 소자(LD)로부터 용이하게 분리될 수 있다. 이와 같이 제1 전극(ET1) 상에 발광 소자(LD)를 직접 본딩하는 경우, ACF 본딩, NCF 본딩, 또는 Eutectic 본딩에 비해 공정 온도에 의한 소재 선택 제약으로부터 자유로울 수 있다.
도 11을 참조하면, 이어서 제1 전극(ET1) 상에 평탄화층(PN)을 형성한다. 평탄화층(PN)은 발광 소자(LD)를 둘러싸도록 형성되어, 발광 소자(LD)에 의한 단차를 평탄화할 수 있다. 일 실시예에서, 평탄화층(PN)은 유기 절연 물질을 이용하여 형성될 수 있다. 예를 들어, 평탄화층(PN)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(polyphenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 및 벤조사이클로부텐(benzocyclobutene, BCB) 중 적어도 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 평탄화층(PN)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 또는 알루미늄 산화물(AlOx) 등을 비롯한 다양한 종류의 무기 절연 물질을 더 포함할 수도 있다.
도 12를 참조하면, 이어서 평탄화층(PN) 상에 제2 전극(EL2)을 형성한다. 제2 전극(EL2)은 불투명한 금속 또는 균일한 반사율을 갖는 도전 물질로 형성될 수 있다. 일 예로, 제2 전극(ET2)은 알루미늄(Al), 마그네슘(Mg), 은(Ag), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 이들의 합금과 같은 금속 중 적어도 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
도 13을 참조하면, 이어서 제2 전극(EL2) 상에 트랜지스터(T) 및/또는 신호 라인(SL) 등을 형성하여 도 5에 도시된 표시 장치가 완성될 수 있다.
트랜지스터(T)는 제2 전극(ET2) 상에서 발광 소자(LD)와 제3 방향(Z축 방향)으로 중첩하도록 형성될 수 있다. 이와 같이 트랜지스터(T)가 발광 소자(LD)와 중첩하도록 형성되는 경우, 각 화소(PXL) 내에서 트랜지스터(T)가 차지하는 면적을 최소화할 수 있으므로, 고해상도 표시 장치를 용이하게 구현할 수 있음은 앞서 설명한 바와 같다.
또한, 신호 라인(SL)은 각 화소(PXL)의 발광 영역 내에 형성될 수 있다. 이 경우, 신호 라인(SL)은 반사 전극인 제2 전극(ET2)과 제3 방향(Z축 방향)으로 중첩하도록 형성될 수 있다. 이와 같이 신호 라인(SL)이 화소(PXL)의 발광 영역 내에 배치되는 경우, 신호 라인(SL)을 배치하기 위한 별도의 공간이 불필요하므로 표시 장치의 데드 스페이스를 최소화할 수 있음은 앞서 설명한 바와 같다.
본 실시예와 관련된 기술 분야에서 통상의 지식을 가진 자는 상기된 기재의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 방법들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
PXL: 화소
SUB: 기판
ET1: 제1 전극
ET2: 제2 전극
T: 트랜지스터
LD: 발광 소자
11: 제1 반도체층
12: 활성층
13: 제2 반도체층
14: 컨택 전극

Claims (20)

  1. 기판;
    상기 기판의 일면 상에 배치된 투명 전극;
    상기 투명 전극 상에 배치된 반사 전극;
    상기 반사 전극 상에 배치된 트랜지스터; 및
    상기 투명 전극과 상기 반사 전극 사이에 배치된 발광 소자를 포함하되,
    상기 트랜지스터는 상기 발광 소자와 중첩하는 표시 장치.
  2. 제1 항에 있어서,
    상기 발광 소자는,
    제1 반도체층;
    상기 제1 반도체층 상에 배치된 제2 반도체층; 및
    상기 투명 전극과 상기 제1 반도체층 사이에 배치된 컨택 전극을 더 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 컨택 전극은 상기 투명 전극과 접하는 표시 장치.
  4. 제2 항에 있어서,
    상기 컨택 전극은 상기 투명 전극과 동일한 물질을 포함하는 표시 장치.
  5. 제2 항에 있어서,
    상기 컨택 전극은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), 및 ZTO(zinc tin oxide) 중 적어도 하나를 포함하는 표시 장치.
  6. 제2 항에 있어서,
    상기 제1 반도체층은 상기 투명 전극과 전기적으로 연결되고, 상기 제2 반도체층은 상기 반사 전극과 전기적으로 연결되는 표시 장치.
  7. 제1 항에 있어서,
    상기 투명 전극은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), 및 ZTO(zinc tin oxide) 중 적어도 하나를 포함하는 표시 장치.
  8. 제1 항에 있어서,
    상기 반사 전극의 폭은 상기 발광 소자의 폭보다 큰 표시 장치.
  9. 제8 항에 있어서,
    상기 반사 전극은 상기 발광 소자를 커버하는 표시 장치.
  10. 제1 항에 있어서,
    상기 발광 소자를 둘러싸는 평탄화층을 더 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 평탄화층은 상기 투명 전극과 상기 반사 전극 사이에 배치되는 표시 장치.
  12. 제11 항에 있어서,
    상기 반사 전극은 상기 평탄화층 상에 직접 배치되는 표시 장치.
  13. 제1 항에 있어서,
    상기 트랜지스터는,
    상기 반사 전극 상에 배치된 반도체층;
    상기 반도체층 상에 배치된 게이트 전극; 및
    상기 게이트 전극 상에 배치된 소스 전극 및 드레인 전극을 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 반사 전극은 상기 소스 전극 또는 상기 드레인 전극과 전기적으로 연결된 표시 장치.
  15. 제1 항에 있어서,
    상기 기판은 상기 발광 소자가 배치되는 표시 영역, 및 상기 표시 영역을 제외한 비표시 영역을 포함하고,
    상기 표시 영역에 배치된 패드부를 더 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 패드부는 상기 반사 전극과 중첩하는 표시 장치.
  17. 제1 항에 있어서,
    상기 투명 전극 상에 배치된 저저항 도전층을 더 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 저저항 도전층은 메쉬 형상을 갖는 표시 장치.
  19. 제1 항에 있어서,
    상기 기판의 타면 상에 배치되고, 상기 발광 소자와 중첩하는 컬러 변환층; 및
    상기 컬러 변환층 상에 배치된 컬러 필터층을 더 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 컬러 변환층 또는 상기 컬러 필터층을 둘러싸는 차광 패턴을 더 포함하는 표시 장치.
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