WO2021100754A1 - 素子形成ウェハおよびその製造方法 - Google Patents

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Abstract

複数のチップ形成領域(101)を有する半導体ウェハ(100)を用意することと、半導体ウェハ(100)上に薄層(110)を形成することと、薄層(110)のうちの、チップ形成領域(101)におけるそれぞれの素子を構成する部分を素子構成部分(110a)とし、素子構成部分(110a)の応力が所定値となるように、応力を調整することと、を行う。そして、応力を調整することでは、薄層(110a)上にレジスト(120)を配置することと、開口部(201)が形成されたフォトマスク(200)を用いてレジスト(120)を露光することと、レジスト(120)を現像して当該レジスト(120)に開口部を形成することと、レジスト(120)をマスクとしてイオン注入を行うことと、を行い、レジスト(120)を露光することでは、素子構成部分(110a)に発生する応力に基づいて開口部の比率が調整されたフォトマスクを用いる。

Description

素子形成ウェハおよびその製造方法 関連出願への相互参照
 本出願は、2019年11月20日に出願された日本特許出願番号2019-209854号に基づくもので、ここにその記載内容が参照により組み入れられる。
 本開示は、半導体ウェハ上に薄層が形成された素子形成ウェハおよびその製造方法に関する。
 従来より、半導体ウェハ上に薄層を形成した素子形成ウェハが提案されている。そして、このような素子形成ウェハは、薄層を形成した際に応力が発生するため、当該応力は薄層の面方向に不均一となっている。このため、例えば、特許文献1には、薄層の応力に応じてイオン注入を行うことにより、薄層の応力を均一化させる方法が提案されている。具体的には、特許文献1には、イオン注入を行うことにより、薄層のうちの素子を構成する素子構成部分の応力を均一化させることが提案されている。そして、この方法では、イオン注入を行う際、イオンビームを照射する時間やイオンビームのイオン電流密度を変更する等して注入するイオンの量を変更することにより、薄層の応力を均一化させている。
特開平7-78754号公報
 しかしながら、上記素子形成ウェハの製造方法では、イオンビームを照射する際に詳細な制御が必要になり、製造工程が複雑になり易い。
 本開示は、製造工程の簡略化を図りつつ、薄層の応力を所望値にできる素子形成ウェハおよびその製造方法を提供することを目的とする。
 本開示の1つの観点によれば、素子形成ウェハの製造方法は、複数のチップ形成領域を有する半導体ウェハを用意することと、半導体ウェハ上に薄層を形成することと、薄層のうちの、チップ形成領域におけるそれぞれの素子を構成する部分を素子構成部分とし、素子構成部分の応力が所定値となるように、応力を調整することと、を行い、応力を調整することでは、薄層上にレジストを配置することと、開口部が形成されたフォトマスクを用いてレジストを露光することと、レジストを現像して当該レジストに開口部を形成することと、レジストをマスクとしてイオン注入を行うことと、を行い、レジストを露光することでは、素子構成部分に発生する応力に基づいて開口部の比率が調整されたフォトマスクを用いる。
 これによれば、フォトマスクの開口率を変化させることにより、各チップ形成領域における素子構成部分の応力を所望値にすることができる。このため、イオン注入を行う際の照射時間等を詳細に制御する必要がなく、製造工程の簡略化を図ることができる。
 本開示の別の観点によれば、素子形成ウェハは、複数のチップ形成領域を有する半導体ウェハと、半導体ウェハ上に形成された薄層と、を備え、薄層のうちのチップ形成領域におけるそれぞれの素子を構成する部分を素子構成部分とし、薄層において、半導体ウェハの中心上に位置する部分を通り、半導体ウェハの面方向における一方向に沿って複数の領域を有すると共に、複数の領域にそれぞれ素子構成部分が複数配置されているとすると、複数の領域に配置されている素子構成部分の一方向に沿った応力分布は、それぞれの領域に応力の極大と極小とを有し、かつ領域内における極大と極小との間の応力の変化率が、隣合う領域の境界部における応力の変化率より小さくされている。
 このような素子形成ウェハは、フォトマスクの開口率を変化させたイオン注入によって形成され、イオン注入を行う際の照射時間等を詳細に制御する必要がない。このため、製造工程の簡略化を図ることができる。
 なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第1実施形態における超音波センサの断面図である。 図1に示す超音波センサの製造工程を示す断面図である。 図2Aに続く超音波センサの製造工程を示す断面図である。 図2Bに続く示す超音波センサの製造工程を示す断面図である。 図2Cに続く超音波センサの製造工程を示す断面図である。 図2Dに続く超音波センサの製造工程を示す断面図である。 図2Eに続く超音波センサの製造工程を示す断面図である。 図2Fに続く超音波センサの製造工程を示す断面図である。 図2Gに続く超音波センサの製造工程を示す断面図である。 図2Hに続く超音波センサの製造工程を示す断面図である。 図2Dの工程におけるフォトマスクの平面図である。 圧電層の膜応力と、圧電層の構成との関係に関する実験結果を示す図である。 X線回折測定の結果を示す図である。 圧電層の特性と、圧電層の構成との関係に関する実験結果を示す図である。 第1実施形態の変形例におけるイオン注入の状態を示す断面図である。 第2実施形態におけるイオン注入の状態を示す断面図である。 第3実施形態における超音波センサの断面図である。 第4実施形態におけるイオン注入の状態を示す断面図である。 第5実施形態におけるイオン注入前の薄層の応力分布を示す模式図である。 第6実施形態におけるステッパ露光で用いられるレチクルの開口率を示す模式図である。 第7実施形態におけるイオン注入後の薄層の応力分布を示す模式図である。 他の実施形態におけるフォトマスクの平面図である。 他の実施形態におけるフォトマスクの平面図である。
 以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
 (第1実施形態)
 第1実施形態について、図面を参照しつつ説明する。本実施形態では、素子形成ウェハの製造方法を用いて構成される超音波センサを例に挙げて説明する。まず、超音波センサの構成について説明する。
 超音波センサは、図1に示されるように、一面10aおよび他面10bを有するシリコン等の半導体基板10を備えている。そして、半導体基板10には、凹部11が形成されることによってダイヤフラム部12が形成されている。ダイヤフラム部12上には、圧電膜13および電極膜14が順に形成されている。
 ダイヤフラム部12は、特に限定されるものではないが、本実施形態では、平面形状が円形状とされ、直径が1mm程度とされている。圧電膜13は、例えば、窒化アルミニウム(以下では、AlNともいう)、窒化スカンジウムアルミニウム(以下では、ScAlNともいう)、チタン酸ジルコン酸鉛(PZT)等の圧電セラミックス等で構成されている。また、圧電膜13は、平面形状が円形状とされ、直径がダイヤフラム部12と同等とされていると共に膜厚が1μm程度とされている。なお、特に図示しないが、半導体基板10には、電極膜14と電気的に接続される配線パターン、当該配線パターンと外部回路とを接続するパッド部、および保護膜等も適宜形成されている。
 このような超音波センサは、例えば、送信機や受信機を構成するのに用いられる。例えば、超音波センサは、送信機として用いられる場合には、電極膜14に所定の電圧が印加されることにより、圧電膜13が振動することでダイヤフラム部12が振動する。これにより、超音波センサは、送信波を送信する。また、例えば、超音波センサは、受信機として用いられる場合には、受信波によってダイヤフラム部12が振動することで圧電膜13に振動に応じた電圧が発生する。これにより、超音波センサは、受信波に基づいた検出信号を出力する。
 以上が本実施形態における超音波センサの構成である。次に、上記超音波センサの製造方法について説明する。
 まず、図2Aに示されるように、複数のチップ形成領域101がダイシングラインDLで区画され、一面100aおよび他面100bを有する半導体ウェハ100を用意する。なお、半導体ウェハ100は、例えば、シリコンウェハ等である。
 次に、図2Bに示されるように、スパッタリング法等により、半導体ウェハ100の一面100a上に圧電層110を成膜する。圧電層110は、パターニングされることによって上記圧電膜13を構成するものであり、上記圧電セラミックス等で構成される。なお、圧電層110は、各チップ形成領域101およびダイシングラインDL上の全体に形成される。また、本実施形態では、圧電層110が薄層に相当する。
 この場合、圧電層110には、圧電層110を成膜する成膜装置や成膜条件等に依存した応力が発生する。そして、この応力は、圧電層110の面方向に均一とはなっていない。つまり、圧電層110には、面方向に不均一な応力が発生した状態となっている。例えば、現状の成膜装置を用いて直径が6インチである半導体ウェハ100に圧電層110を成膜した場合、圧電層110には、最大値と最小値との差が数十~100Mpa程度となる応力分布が構成されることが知られている。このため、本実施形態では、圧電層110を成膜する成膜装置や各種条件を適宜変更し、圧電層110の応力分布を予め把握しておく。
 続いて、圧電層110の応力を所望値(すなわち、所定値)にする応力調整を行う。以下、応力調整で行う各工程について説明する。なお、以下では、圧電層110に発生している応力差を低減することで均一化する例について説明する。
 まず、図2Cに示されるように、圧電層110上にレジスト120を配置する。なお、本実施形態では、レジスト120はポジ型とされている。但し、レジスト120は、ネガ型とされていてもよい。
 次に、図2Dに示されるように、レジスト120上に、開口部201が形成されたフォトマスク200を配置する。ここで、圧電層110のうちのパターニングされることで圧電膜13となる部分を圧電膜構成部分110aとし、フォトマスク200のうちの圧電膜構成部分110a上に位置するレジスト120への露光量を調整する部分を露光調整部200aとする。なお、本実施形態では、圧電膜13が円形状とされているため、圧電膜構成部分110aおよび露光調整部200aも円形状となる。
 本実施形態では、図3に示されるように、露光調整部200aには、ドット状のディザパターンとなるように開口部201が形成されている。なお、図2Dのフォトマスク200は、図3中のIID-IID線に沿った断面図に相当するが、開口部201を理解し易くするため、図3よりも開口部201の数を減少すると共に開口部201の幅を広げて示してある。また、図3は、断面図ではないが、理解をし易くするため、フォトマスク200の開口部201と異なる部分にハッチングを施してある。
 そして、露光調整部200aの全領域に対する開口部201が形成されている領域の比率を露光調整部200aの開口率とする。この場合、露光調整部200aの開口率は、圧電層110の応力分布に応じて調整されている。例えば、圧電層110には、全体に引張応力が発生しているとする。そして、露光調整部200aの開口率は、引張応力の応力分布に基づき、圧電膜構成部分110aのうちの引張応力が大きくなる部分上に位置するレジスト120への露光量を調整する露光調整部200aの開口率が次のようにされている。すなわち、当該開口率は、引張応力が小さくなる部分上に位置するレジスト120への露光量を調整する露光調整部200aの開口率より大きくされている。つまり、レジスト120を露光する際、露光調整部200aの開口率が次のように調整されている。露光調整部200aの開口率は、レジスト120のうちの引張応力が大きい圧電膜構成部分110a上に位置する部分が、引張応力が小さい圧電膜構成部分110a上に位置する部分よりも露光される領域が大きくなるように、調整されている。なお、フォトマスク200は、成膜装置や成膜条件等に応じた圧電層110の応力分布に基づいて予め用意される。
 そして、上記フォトマスク200を用い、本実施形態では、レジスト120をアライナ露光(すなわち、一括露光)する。なお、本実施形態では、圧電膜構成部分110aが素子構成部分に相当する。
 そして、図2Eに示されるように、レジスト120を現像することにより、レジスト120に開口部121を形成する。以下、レジスト120のうちの圧電膜構成部分110a上に位置する部分の全領域に対する開口部121が形成されている領域の比率をレジスト120の開口率とする。この場合、レジスト120は、引張応力が大きい圧電膜構成部分110a上に位置する部分は、引張応力が小さい圧電膜構成部分110a上に位置する部分よりも開口率が大きくなった状態となる。なお、本実施形態では、圧電膜13(すなわち、圧電膜構成部分110a)の直径が1mm程度とされるため、開口部121のピッチを1μmという直径に対して十分に小さいパターンで形成することができる。
 その後、図2Fに示されるように、レジスト120をマスクとしてイオン注入を行うことで圧電膜構成部分110aに注入領域130を構成することにより、圧電膜構成部分110aの応力を所望値にして素子形成ウェハ300を構成する。
 本実施形態では、加速電圧を変更して複数回のイオン注入を行うことにより、圧電層110に対し、当該圧電層110の厚さ方向に沿って複数の注入領域130を構成する。この場合、加速電圧を大きくするほど圧電層110の深い位置に注入領域130が構成される。
 例えば、Si(シリコン)をイオン注入する場合、加速電圧を10KeVとすることで注入量を8.00×1012atoms/cmとし、加速電圧を25KeVとすることで注入量を1.60×1013atoms/cmとしたイオン注入を行う。さらに、加速電圧を50KeVとすることで注入量を2.80×1013atoms/cmとし、加速電圧を100KeVとすることで注入量を7.60×1013atoms/cmとしたイオン注入を行う。
 また、例えば、Mg(マグネシウム)をイオン注入する場合、加速電圧を10KeVとすることで注入量を5.00×1012atoms/cmとし、加速電圧を20KeVとすることで注入量を1.70×1013atoms/cmとしたイオン注入を行う。さらに、加速電圧を40KeVとすることで注入量を3.00×1013atoms/cmとし、加速電圧を80KeVとすることで注入量を9.50×1013atoms/cmとしたイオン注入を行う。
 これにより、圧電層110には、厚さ方向に沿って複数の注入領域130が構成される。なお、図2Fでは、圧電層110の厚さ方向に沿って2つの注入領域130が形成されている図を示しているが、上記のように4種類の異なる加速電圧でイオン注入を行う場合、実際には、圧電層110の厚さ方向に4つの注入領域130が構成される。また、加速電圧は、各チップ形成領域101で共通して変更すればよく、チップ形成領域101のそれぞれに対して変更する必要はない。
 ここで、図4に示されるように、圧電層110の応力は、圧電層110にイオン注入を行うことによって圧縮方向に変化することが確認される。なお、図4中のAlN、ScAlNは、圧電層110を構成する材料であり、100nm、200nmは、圧電層110の膜厚であり、Si注入、Mg注入は、イオン注入する元素の種類を示している。
 また、図4中のSi注入は、加速電圧を10KeVとすることで注入量を8.00×1012atoms/cmとし、加速電圧を25KeVとすることで注入量を1.60×1013atoms/cmとし、加速電圧を50KeVとすることで注入量を2.80×1013atoms/cmとし、加速電圧を100KeVとすることで注入量を7.60×1013atoms/cmとしたイオン注入を行った場合の結果である。同様に、図4中のMg注入は、加速電圧を10KeVとすることで注入量を5.00×1012atoms/cmとし、加速電圧を20KeVとすることで注入量を1.70×1013atoms/cmとし、加速電圧を40KeVとすることで注入量を3.00×1013atoms/cmとし、加速電圧を80KeVとすることで注入量を9.50×1013atoms/cmとしたイオン注入を行った場合の結果である。なお、後述の図5および図6におけるSi注入、Mg注入も同様の条件である。
 この場合、応力は、膜厚が100nmであると、イオン注入を行うことにより、圧縮方向に1.2Gpa程度変化することが確認される。応力は、膜厚が200nmであると、圧縮方向に600MPa程度変化することが確認される。このため、応力は、膜厚が1μm程度である場合には、圧縮方向に100MPa程度変化させることができると想定される。つまり、圧電層110は、膜厚が1μm程度である場合、最大値と最小値との差が数十~100Mpa程度である応力分布が発生したとしても、イオン注入が行われることにより、最大値と最小値との差が十分に低減される。
 また、圧電層110にイオン注入を行ったとしても、図5および図6に示されるように、結晶性や圧電性は、ほぼ変化しない。なお、図5は、X線回折測定において(0002)面のωスキャンによって得られた実験結果である。また、図6中のcenterは、圧電層110のうちの半導体ウェハ100の中心上に位置する部分の結果であり、topは、圧電層110のうちの半導体ウェハ100の外縁部上に位置する部分の結果である。図6中のd33は、圧電定数である。そして、図6は、6インチの半導体ウェハ100上に圧電層110を成膜した場合の結果である。
 このため、上記のように開口部121が形成されたレジスト120をマスクとすることにより、引張応力が大きい圧電膜構成部分110aには、引張応力が小さい圧電膜構成部分110aよりも多量のイオンが注入され、大きな圧縮方向の応力が付加される。したがって、圧電膜構成部分110aにおける応力分布において、最大値と最小値との差を低減し、均一化を図ることができる。なお、イオン注入を行う場合、各チップ形成領域101の圧電膜構成部分110aのそれぞれに対して照射時間等を特に変更する必要はない。
 また、上記のように、イオン注入を行っても結晶性や圧電性は特に変化しないが、イオン注入する際には、圧電層110を構成する材料と同じ族番号の材料をイオン注入することが好ましい。例えば、圧電層110をAlNで構成する場合には、Alが3B族、Nが5B族となるため、3B族または5B族の元素をイオン注入することが好ましい。また、例えば、圧電層110をScAlNで構成する場合には、Scが3A族、Alが3B族、Nが5B族となるため、3A族、3B族、または5B族の元素をイオン注入することが好ましい。これにより、圧電層110を構成する元素と同じ族番号の元素をイオン注入するため、導電性が変化することも抑制できる。したがって、イオン注入を行う際、圧電層110を構成する材料と同じ族番号の材料をイオン注入することが好ましい。
 次に、特に図示しないが、加熱処理を行う。この際、注入されたイオンが拡散することにより、圧電膜構成部分110a内の局所的な応力の均一化も図ることができる。
 続いて、図2Gに示されるように、圧電層110上に図示しないレジストを配置してレジストをパターニングする。そして、当該レジストをマスクとしてドライエッチング等を行い、圧電層110をパターニングすることで圧電膜13を形成する。
 次に、図2Hに示されるように、スパッタリング法等により、圧電膜13を覆うように、電極層140を形成する。続いて、図2Iに示されるように、電極層140上に図示しないレジストを配置してレジストをパターニングする。そして、当該レジストをマスクとしてドライエッチング等を行い、電極層140をパターニングすることで電極膜14を形成する。
 その後は特に図示しないが、半導体ウェハ100の他面100b側から凹部11を形成してダイヤフラム部12を形成し、ダイシングラインDLに沿って分割することにより、上記超音波センサが構成される。
 以上説明したように、本実施形態では、フォトマスク200における露光調整部200aの開口率を変化させることにより、レジスト120の開口率を変化させている。そして、レジスト120をマスクとしてイオン注入を行い、レジスト120の開口率に応じたイオンが注入されるようにすることにより、各チップ形成領域101の圧電膜構成部分110aの応力を均一化している。このため、イオン注入を行う際の照射時間等を詳細に制御する必要がなく、製造工程の簡略化を図ることができる。
 また、本実施形態では、圧電層110を構成する材料と同族の材料をイオン注入する。このため、圧電層110の導電性が変化することも抑制できる。
 さらに、本実施形態では、圧電膜構成部分110aに対してのみイオン注入を行う。このため、圧電膜構成部分110aと異なる領域を有効に利用することも可能となる。
 また、イオン注入を行う際には、加速電圧を変更して複数回のイオン注入を行い、圧電膜構成部分110aの厚さ方向に複数の注入領域130が構成されるようにしている。このため、圧電膜構成部分110aの厚さ方向における局所的な応力のムラの抑制も図ることができる。
 (第1実施形態の変形例)
 第1実施形態の変形例について説明する。上記図2Fの工程で加速電圧を変更してイオン注入を複数回行う場合、図7に示されるように、イオン注入を行う毎にレジスト120の開口部121のパターンを異ならせるようにしてもよい。なお、図8は、加速電圧を変更して2回のイオン注入を行う場合の例を示している。具体的には、1回目のイオン注入を図中のレジスト120の下方に位置する部分に注入領域130が形成されるように行った後、2回目のイオン注入を図中のレジスト120をマスクとして行う例について示している。これによれば、圧電膜構成部分110aの面方向における局所的な応力のムラの抑制も図ることができる。
 (第2実施形態)
 第2実施形態について説明する。本実施形態は、第1実施形態に対し、イオン注入する際の方向を追加したものである。その他に関しては、第1実施形態と同様であるため、ここでは説明を省略する。
 本実施形態では、上記図2Fのイオン注入を行う際には、図8に示されるように、半導体ウェハ100の一面100aに対する法線方向に対して傾いた方向からもイオン注入する。この場合、レジスト120は、膜厚が薄いほどレジスト120の影になってイオン注入されない領域を少なくできる。このため、レジスト120の開口率(すなわち、露光調整部200aの開口率)は、傾いた方向からのイオン注入の効果を加味して設定されることが好ましい。
 なお、図8中では、圧電膜構成部分110aのうちの開口部121から露出する部分に形成される注入領域130や、圧電膜構成部分110aの厚さ方向の異なる位置に形成される注入領域130を省略して示してある。
 これによれば、圧電膜構成部分110aのうちのレジスト120の影になってイオン注入されない領域を少なくできる。つまり、圧電膜構成部分110aのうちのレジスト120の下方に位置する部分にも注入領域130を形成できる。このため、圧電膜構成部分110aにおける局所的な応力のムラの抑制を図ることができる。
 (第3実施形態)
 第3実施形態について説明する。本実施形態は、第1実施形態に対し、ダイヤフラム部12を複数形成したものである。その他に関しては、第1実施形態と同様であるため、ここでは説明を省略する。
 本実施形態の超音波センサは、図9に示されるように、半導体基板10に2つの凹部11が形成されることにより、2つのダイヤフラム部12が形成されている。そして、各ダイヤフラム部12上に、圧電膜13および電極膜14が順に積層されている。
 また、本実施形態では、各ダイヤフラム部12上に位置する圧電膜13は、保持している応力の値が異なる値とされている。つまり、各圧電膜13は、共振周波数が異なる値とされている。このため、例えば、この超音波センサを用いて送信機を構成した場合、各圧電膜13の共振周波数が異なるため、異なる送信波を送信可能な送信機を容易に構成することができる。
 このような超音波センサは、上記図2D~図2Fの工程において、圧電層110の応力分布に基づき、各圧電膜13を構成する圧電膜構成部分110aに注入されるイオンの量を調整すればよい。例えば、圧電層110を構成することにより、1つのチップ形成領域101には、2つの圧電膜構成部分110aが構成される。このため、圧電層110を構成した際、1つのチップ形成領域101において、例えば、一方の圧電膜構成部分110aと他方の圧電膜構成部分110aとの応力が同じである場合、各圧電膜構成部分110aに注入されるイオンの量が異なるようにすればよい。すなわち、図2Dの工程では、フォトマスク200として、一方の圧電膜構成部分110a上に位置するレジスト120の露光量と、他方の圧電膜構成部分110a上に位置するレジスト120の露光量とが異なるように、露光調整部200aの開口率が設定されたものを用意すればよい。
 このように、複数の圧電膜13を有する超音波センサとしても、上記第1実施形態と同様の効果を得ることができる。なお、上記では、各圧電膜13の応力が異なる例について説明したが、各圧電膜13は、応力が同じとされていてもよい。
 (第4実施形態)
 第4実施形態について説明する。本実施形態は、第1実施形態に対し、電極層140にイオン注入を行ったものである。その他に関しては、第1実施形態と同様であるため、ここでは説明を省略する。
 まず、本実施形態では、圧電層110に対してイオン注入を行わない。そして、本実施形態では、図10に示されるように、電極層140を形成した後、電極層140のうちの電極膜14を構成する電極膜構成部分140aに対してイオン注入を行うことにより、電極膜構成部分140aの応力が所望値になるようにする。なお、本実施形態では、電極層140が薄層に相当し、電極膜構成部分140aが素子構成部分に相当する。
 具体的には、電極膜構成部分140aにイオン注入する場合には、上記した圧電膜構成部分110aにイオン注入する場合と同様の方法で行う。すなわち、電極層140を形成した後、電極層140上にレジスト150を配置する。その後、応力分布に基づき、電極膜構成部分140aの応力が所望値となるように、開口率が調整されたフォトマスク200を用いてレジスト150に開口部151を形成し、当該レジスト150をマスクとしてイオン注入を行って注入領域160を構成する。
 この場合、本実施形態では、圧電層110に対してイオン注入を行わないため、圧電層110には、面方向に不均一な応力が発生した状態となっている。そして、本実施形態では、圧電層110と電極層140との全体の応力分布を予め把握し、電極膜構成部分140aの応力を所望値とすることにより、圧電膜構成部分110aと電極膜構成部分140aとの全体の応力が所望値となるようにする。
 なお、図10では、電極層140の厚さ方向に沿って1つの注入領域160が形成されている図を示しているが、加速電圧を変更して複数回のイオン注入を行った場合には、電極層140の厚さ方向に沿って複数の注入領域160が形成される。
 このように、電極層140にイオン注入を行うようにしても、上記第1実施形態と同様の効果を得ることができる。なお、本実施形態では、圧電層110に対してイオン注入を行わない例について説明したが、圧電層110にイオン注入を行った後に電極層140にイオン注入を行うようにしてもよい。
 (第5実施形態)
 第5実施形態について説明する。本実施形態は、第1実施形態に対し、レジスト120をステッパ露光するようにしたものである。その他に関しては、第1実施形態と同様であるため、ここでは説明を省略する。
 上記各実施形態では、レジスト120を露光する際、フォトマスク200を固定してアライナ露光する方法について説明した。しかしながら、レジスト120を露光する際、フォトマスク200および半導体ウェハ100を移動させながら露光するステッパ露光を行ってもよい。
 例えば、図11に示されるように、半導体ウェハ100の一面100a上に圧電層110を形成した際、圧電層110には、半導体ウェハ100の中心上に位置する部分に引張応力が発生し、外縁部に位置する部分に圧縮応力が発生しているとする。そして、応力は、半導体ウェハ100の中心上に位置する部分から外縁部に向かって緩やかに変化しているとする。なお、図11は、各チップ形成領域101における圧電膜構成部分110aに発生している応力を連続的に示した模式図である。また、図11は、圧電層110のうちの半導体ウェハ100の中心上に位置する部分を通り、面方向における一方向に沿った応力分布であって、後述する図12の各領域の応力を示す模式図である。
 この場合、例えば、図12に示されるように、圧電層110において、半導体ウェハ100の中心を含む円状の領域を第1領域R1とし、第1領域R1から同心円上に広がる領域を順に第2領域R2、第3領域R3、第4領域R4とする。
 そして、上記図2Dの工程におけるレジスト120を露光する際には、例えば、フォトマスク200としてのレチクルとして、露光調整部200aの開口率が異なる2種類のレチクルを用意し、当該レチクルを用いてレジスト120をステッパ露光する。具体的には、第1領域R1では、レチクルを用いずにそのまま露光する。つまり、図2Eの工程にて、第1領域R1のレジスト120が全て除去されるようにする。
 そして、第2領域R2、第3領域R3では、順に露光調整部200aの開口率が小さくなるレチクルを用いてレジスト120を露光する。つまり、レジスト120は、第2領域R2の圧電膜構成部分110a上に位置する部分、第3領域R3の圧電膜構成部分110a上に位置する部分の順に開口率が小さくなるように露光される。また、第4領域R4は、本実施形態では特に露光しない。これにより、図2Eの工程を行った際、レジスト120には、第1領域R1、第2領域R2、第3領域R3の順に開口率が小さくなる開口部121が形成されると共に第4領域R4には開口部121が形成されない。
 そして、このレジスト120を用いてイオン注入を行うことにより、圧電層110の応力分布は、図13に示されるように、いわゆる波形状、言い換えるとノコギリの刃形状となる。なお、図13は、半導体ウェハ100の中心上に位置する部分を通り、面方向における一方向に沿った応力分布であって、各チップ形成領域101における圧電膜構成部分110aに発生している応力を連続的に示した模式図である。
 具体的には、圧電層110は、半導体ウェハ100の中心上に位置する部分を通り、半導体ウェハ100の面方向における一方向に沿って、第1~第4領域R1~R4を有すると共に、各領域R1~R4に複数の圧電膜構成部分110aが配置された状態となっている。そして、一方向に沿った各領域R1~R4に配置されている複数の圧電膜構成部分110aの応力分布は、次のようにされている。すなわち、応力分布は、各領域R1~R4内で応力の極大と極小とを有すると共に、各領域R1~R4内における応力の極大と極小との間の変化率(すなわち、傾き)が、隣合う領域における境界部での応力の変化率より小さくなる形状とされている。なお、ここでの変化率とは、極大と極小との応力の差と、極大および極小となる部分の距離との比率によって導出される値である。例えば、図13中の領域R3では、応力の極大と極小との変化率が、領域R2との境界部における応力の変化率より小さくなっていることが確認される。
 また、本実施形態では、2種類のレチクルを用いてレジスト120をステッパ露光しているため、圧電膜構成部分110aに発生する応力を4分割できる。
 このように、レジスト120をステッパ露光するようにしても、上記第1実施形態と同様の効果を得ることができる。また、フォトマスク200としてのレチクルを複数用意する場合には、以下の効果を得ることもできる。具体的には、成膜装置等の経時的変化等によって応力分布の一部が変化した場合には、各領域の分割構成(すなわち、ショットマップ)を変更したり、変化した部分に対応するレチクルを変更すればよいため、経時的な変化にも対応し易くできる。
 なお、上記では、2種類のレチクルを用いる例について説明したが、レチクルの種類は適宜変更可能である。つまり、1以上の整数をNとすると、露光調整部200aの開口率の異なるN種類のレチクルを用いることにより、圧電層110の応力分布を(N+2)分割できる。
 (他の実施形態)
 本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
 例えば、上記各実施形態において、ダイヤフラム部12は、円形状ではなく、多角形状とされていてもよい。また、上記各実施形態において、凹部11が形成されず、ダイヤフラム部12が備えられていなくてもよい。
 また、上記第1~第3実施形態では、圧電層110に引張応力が発生している場合について説明した。しかしながら、圧電層110に圧縮応力が発生している場合も同様であり、圧電層110に圧縮応力が発生している場合には、フォトマスク200の開口率が逆となるようにすればよい。すなわち、圧電層110にイオン注入を行うことにより、圧電層110に圧縮応力が印加される。このため、圧電層110に圧縮応力が発生している場合、各圧電膜構成部分110aの圧縮応力を均等化したい場合には、圧縮応力が小さい部分に圧縮応力が大きい部分より多量のイオンが注入されるように、フォトマスク200の開口率を調整すればよい。同様に、上記第4実施形態においても、電極層140に発生する応力に応じて電極膜構成部分140aに注入されるイオンの量が調整されるように、フォトマスク200の開口率を調整すればよい。
 また、上記各実施形態において、フォトマスク200における開口部201の形状は、適宜変更可能である。例えば、図14Aに示されるように、フォトマスク200は、開口部201が同心円状に形成されていてもよい。また、図14Bに示されるように、フォトマスク200は、開口部201が露光調整部200aの中心に対して放射状に広がるように形成されていてもよい。但し、フォトマスク200は、位置ずれ等を考慮し、複数の開口部201が形成されていることが好ましい。例えば、露光調整部200aの開口率を50%とする場合、1つの開口部201で開口率が50%となるようにするのではなく、複数の開口部201で開口率が50%となるようにすることが好ましい。この場合、開口部201は、露光調整部200aの中心に対するn回対称(但し、nは2以上の整数)等、規則性を有する形状とされることが好ましい。なお、図14Aおよび図14Bは、断面図ではないが、理解をし易くするため、フォトマスク200の開口部201と異なる部分にハッチングを施してある。
 さらに、上記各実施形態において、注入領域130を形成した後に熱処理を行わないようにしてもよい。このような製造方法としても、イオン注入を行うことにより、圧電層110を所望の応力分布にできる。
 また、上記各実施形態において、薄層は、圧電層110や電極層140でなくてもよく、他の材料で構成されていてもよい。
 そして、上記各実施形態を組み合わせることもできる。例えば、上記第2実施形態を上記第3~第5実施形態に組み合わせ、法線方向から傾いた方向からもイオン注入を行うようにしてもよい。上記第3実施形態を上記第4、第5実施形態に組み合わせ、複数の圧電膜13を有する超音波センサを構成する素子形成ウェハ300の製造方法としてもよい。上記第4実施形態を上記第5実施形態に組み合わせ、電極膜構成部分140aにイオン注入を行ってもよい。また、上記各実施形態を組み合わせたもの同士をさらに組み合わせてもよく、組み合わせ方法は適宜変更可能である。

Claims (9)

  1.  半導体ウェハ(100)上に薄層(110、140)を形成した素子形成ウェハの製造方法であって、
     複数のチップ形成領域(101)を有する前記半導体ウェハを用意することと、
     前記半導体ウェハ上に前記薄層を形成することと、
     前記薄層のうちの、前記チップ形成領域におけるそれぞれの素子を構成する部分を素子構成部分(110a、140a)とし、前記素子構成部分の応力が所定値となるように、応力を調整することと、を行い、
     前記応力を調整することでは、前記薄層上にレジスト(120、150)を配置することと、開口部(201)が形成されたフォトマスク(200)を用いて前記レジストを露光することと、前記レジストを現像して当該レジストに開口部(121、151)を形成することと、前記レジストをマスクとしてイオン注入を行うことと、を行い、
     前記レジストを露光することでは、前記素子構成部分に発生する応力に基づいて前記開口部の比率が調整された前記フォトマスクを用いる素子形成ウェハの製造方法。
  2.  前記レジストを露光することでは、前記レジストに対し、前記フォトマスクを用いてアライナ露光を行う請求項1に記載の素子形成ウェハの製造方法。
  3.  前記レジストを露光することでは、前記レジストに対し、前記フォトマスクを用いてステッパ露光を行う請求項1に記載の素子形成ウェハの製造方法。
  4.  前記イオン注入を行うことでは、前記半導体ウェハの面方向に対する法線方向に対して傾いた方向からもイオン注入を行う請求項1ないし3のいずれか1つに記載の素子形成ウェハの製造方法。
  5.  前記イオン注入を行うことでは、イオン注入を行うことで構成される注入領域(130、160)がずれるように、複数回のイオン注入を行う請求項1ないし4のいずれか1つに記載の素子形成ウェハの製造方法。
  6.  前記イオン注入を行うことの後、加熱処理を行う請求項1ないし5のいずれか1つに記載の素子形成ウェハの製造方法。
  7.  前記薄層を形成することでは、圧電層を形成することを行い、
     前記イオン注入を行うことでは、前記圧電層を構成する元素の族番号と同じ族番号の元素をイオン注入する請求項1ないし6のいずれか1つに記載の素子形成ウェハの製造方法。
  8.  半導体ウェハ(100)上に薄層(110、140)が形成された素子形成ウェハであって、
     複数のチップ形成領域(101)を有する前記半導体ウェハと、
     前記半導体ウェハ上に形成された前記薄層と、を備え、
     前記薄層のうちの前記チップ形成領域におけるそれぞれの素子を構成する部分を素子構成部分(110a、140a)とし、前記薄層において、前記半導体ウェハの中心上に位置する部分を通り、前記半導体ウェハの面方向における一方向に沿って複数の領域(R1~R4)を有すると共に、前記複数の領域にそれぞれ前記素子構成部分が複数配置されているとすると、前記複数の領域に配置されている前記素子構成部分の前記一方向に沿った応力分布は、それぞれの前記領域に応力の極大と極小とを有し、かつ前記領域内における前記極大と前記極小との間の応力の変化率が、隣合う前記領域の境界部における応力の変化率より小さくされている素子形成ウェハ。
  9.  前記薄層は、圧電層で構成され、
     前記圧電層には、前記圧電層を構成する元素の族番号と同じ族番号の元素が注入された注入領域(130)が構成されている請求項8に記載の素子形成ウェハ。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007227887A (ja) * 2006-01-17 2007-09-06 Soi Tec Silicon On Insulator Technologies Sa 半導体材料で作られた基板の表面上または基板内の歪みを調節するプロセス
JP2013050673A (ja) * 2011-08-31 2013-03-14 Fujifilm Corp 感光性樹脂組成物、オキシムスルホネート化合物、硬化膜の形成方法、硬化膜、有機el表示装置、及び、液晶表示装置
JP2013156102A (ja) * 2012-01-30 2013-08-15 Shun Hosaka 半導体センサー・デバイスおよびその製造方法
JP2014179572A (ja) * 2013-03-15 2014-09-25 Ricoh Co Ltd 圧電体膜、圧電素子、及び、それらの製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7133988B2 (ja) 2018-06-05 2022-09-09 古河電気工業株式会社 グロメット

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007227887A (ja) * 2006-01-17 2007-09-06 Soi Tec Silicon On Insulator Technologies Sa 半導体材料で作られた基板の表面上または基板内の歪みを調節するプロセス
JP2013050673A (ja) * 2011-08-31 2013-03-14 Fujifilm Corp 感光性樹脂組成物、オキシムスルホネート化合物、硬化膜の形成方法、硬化膜、有機el表示装置、及び、液晶表示装置
JP2013156102A (ja) * 2012-01-30 2013-08-15 Shun Hosaka 半導体センサー・デバイスおよびその製造方法
JP2014179572A (ja) * 2013-03-15 2014-09-25 Ricoh Co Ltd 圧電体膜、圧電素子、及び、それらの製造方法

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