WO2021096067A1 - 반도체 웨이퍼를 가공하기 위한 방법 - Google Patents

반도체 웨이퍼를 가공하기 위한 방법 Download PDF

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WO2021096067A1
WO2021096067A1 PCT/KR2020/013709 KR2020013709W WO2021096067A1 WO 2021096067 A1 WO2021096067 A1 WO 2021096067A1 KR 2020013709 W KR2020013709 W KR 2020013709W WO 2021096067 A1 WO2021096067 A1 WO 2021096067A1
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cut
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cross
processing
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신형호
현길용
심민준
정대철
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(주)오이솔루션
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    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action

Definitions

  • the embodiment relates to a semiconductor wafer, and more particularly to a method for processing a semiconductor wafer.
  • Semiconductor wafers are cut in chip units for packaging or for use in an unpackaged form in larger circuits, using a scribing technique.
  • FIGS. 1A to 1B are diagrams illustrating a method of processing a semiconductor wafer according to the prior art.
  • a scribing process is performed with a diamond scriber device to a position to be cut according to the cavity of each chip on which a manufactured wafer is disposed, and a breaking process is performed. It is made in the form of a bar through.
  • each bar made in this way is made into one chip only by performing a scribing process and a braking process for each chip.
  • the scribing process is a process of scraping the wafer with a diamond tip to dig a groove. Since the scratch is mechanically pressed with a certain force according to the condition, there are many broken marks on the scratched area and particles are removed. Will accompany you.
  • a modified region is formed along the line to be cut by focusing and moving a laser beam inside the wafer, and cracks are generated from the modified region to a predetermined height in the thickness direction of the wafer, and then a pattern layer is formed.
  • a method of cutting a wafer by grinding one surface of an unused wafer to a predetermined thickness is in the spotlight.
  • Patent Document 1 Registered Patent Publication No. 10-1962754
  • Patent Document 2 Unexamined Patent Publication No. 10-2012-0043933
  • Embodiments may provide a method for processing a semiconductor wafer.
  • a method for processing a semiconductor wafer comprises: placing a mask of a predetermined shape on top of a cut region of the semiconductor wafer; Primary etching the cut region through the mask using non-selective etching; And secondary etching the first etched cut region using selective etching, wherein the cut region may have a V-shaped cross section.
  • the cut area may be smaller in size as its cross-section goes from the front portion to the rear portion.
  • the width of the cross-section at the front portion may be larger than the width of the cross-section at the rear portion.
  • the height of the cross-section at the front portion may be greater than the height of the cross-section at the rear portion.
  • the cut area may have the same cross-section from the front portion to the rear portion.
  • the semiconductor wafer includes a substrate; A first cladding layer formed on the substrate; An active layer and a wave guide formed on the first cladding layer; A second cladding layer formed on the active layer and the waveguide; A contact layer formed on the second cladding layer; And a metal layer formed on the contact layer, and the cut region may be formed on the contact layer and the second cladding layer.
  • a window is formed between the waveguide and the emission surface, and the width of the cut region may be the same as the size of the window.
  • the shape of the mask may be a rhombus shape or a square shape according to the cutting area.
  • the cut line is constant, and thus accuracy may be improved.
  • the size of the chip can be uniformly formed.
  • the accuracy of the cutting line may be improved, and thus the characteristics and yield of the chip may be improved.
  • a tact time may be reduced by forming a cut region using etching.
  • FIGS. 1A to 1B are diagrams illustrating a method of processing a semiconductor wafer according to the prior art.
  • FIG. 2 is a diagram illustrating a structure of a semiconductor laser chip according to an embodiment of the present invention.
  • 3A to 3C are diagrams for explaining operating characteristics of the semiconductor laser chip shown in FIG. 2.
  • 4A to 4B are diagrams for explaining a problem that occurs when cutting a semiconductor wafer.
  • 5A to 5B are views for explaining a process of forming a cut area according to an exemplary embodiment of the present invention.
  • 6A to 6B are views for explaining the shape of a cut area according to an exemplary embodiment of the present invention.
  • FIG. 7 is a view for explaining a cutting form of a cutting area according to an embodiment of the present invention.
  • FIG. 8 is a diagram showing an SEM image of a cut area of a sample actually implemented.
  • the singular form may also include the plural form unless specifically stated in the phrase, and when described as “at least one (or more than one) of A and (and) B and C”, it is combined with A, B, and C. It may contain one or more of all possible combinations.
  • first, second, A, B, (a), and (b) may be used.
  • a component when a component is described as being'connected','coupled' or'connected' to another component, the component is not only directly connected, coupled, or connected to the other component, but also with the component. It may also include the case of being'connected','coupled' or'connected' due to another element between the other elements.
  • top (top) or bottom (bottom) when it is described as being formed or disposed on the “top (top) or bottom (bottom)” of each component, the top (top) or bottom (bottom) is one as well as when the two components are in direct contact with each other. It also includes the case where the above other component is formed or disposed between the two components.
  • upper (upper) or lower (lower) when expressed as "upper (upper) or lower (lower)", the meaning of not only an upward direction but also a downward direction based on one component may be included.
  • the semiconductor wafer when the semiconductor wafer is cut in units of chips, the semiconductor wafer is cut using an etching process instead of the existing scribing process, but by sequentially using non-selective etching and selective etching.
  • the etching method is divided into selective etching and non-selective etching.
  • Selective etching refers to etching by reacting only to a specific exposed layer without affecting other layers
  • non-selective etching refers to etching by reacting with other layers as well. It refers to etching at the same time.
  • FIG. 2 is a diagram illustrating a structure of a semiconductor laser chip according to an exemplary embodiment of the present invention
  • FIGS. 3A to 3C are diagrams for explaining operating characteristics of the semiconductor laser chip illustrated in FIG. 2.
  • the semiconductor laser chip includes a substrate 10, a first clad layer 20 formed on the substrate, and a first clad layer 20 formed on the substrate.
  • An active layer 30 and a waveguide 40, a second clad layer 50 formed on the active layer 30 and the waveguide 40, the second clad It may include a contact layer 60 formed on the top of the layer, and a metal layer 70 formed on the top of the contact layer.
  • the ratio of each layer was arbitrarily written for convenience of explanation and may be different from the actual ratio.
  • the first cladding layer 20 may be an n-clad layer
  • the second cladding layer 50 may be a p-clad layer.
  • the first cladding layer 20 and the second cladding layer 50 are materials having a larger band gap than the surrounding active layer 30, carriers (electrons and holes) are energetically confined.
  • it is also a material having a smaller refractive index than the active layer 30, light is also confined in the active layer 30.
  • the semiconductor laser chip according to the embodiment may have a window between the waveguide 40 and the emission surface S1 to improve characteristics in a high bandwidth chip such as a 25G EML (Electro absorption Modulated Laser). have. Adjusting the length of this window can have a great influence on the chip characteristics, so it must be adjusted within 2 ⁇ 3 ⁇ m.
  • a high bandwidth chip such as a 25G EML (Electro absorption Modulated Laser).
  • the window When the window is lengthened or shortened because the length of the window is not adjusted well, the rate at which the FFP of the exit surface or the light reflected from the exit surface (S1) enters the waveguide is changed, which has a sensitive effect on the change of chip characteristics.
  • an anti-reflection (AR) material having a predetermined reflectivity may be coated on the exit surface S1.
  • the cut area is formed to have the same size as the window size in FIG.
  • an etching process is used instead of the conventional scribing process.
  • the etching process using photolithography can be considered to be an exact fit because it aligns with the pattern masks before and after through a mask align key engraved on the wafer.
  • 4A to 4B are diagrams for explaining a problem that occurs when cutting a semiconductor wafer.
  • the cut region of the semiconductor wafer has a V-shape.
  • 5A to 5B are views for explaining a process of forming a cut area according to an exemplary embodiment of the present invention.
  • the cut region 300 of the semiconductor wafer may be first etched using non-selective etching and then secondarily etched using selective etching, thereby forming a V-shape.
  • the V-shape may be formed in a symmetrical shape so that the chips to be cut have the same size.
  • the line to be cut can occur at the deepest part of the V-shape, and thus the length is constant and the cut surface can be kept clean.
  • FIG. 6A to 6B are views for explaining a shape of a cutting area according to an embodiment of the present invention
  • FIG. 7 is a view for explaining a shape of a cutting area according to an embodiment of the present invention
  • FIG. 8 Is a diagram showing an SEM image of a cut area of a sample actually implemented.
  • a mask surface to be etched is formed in a rhombus shape, and the etched region is etched in a triangular pyramid shape, so that the cut region 300 may have a V-shaped cross section.
  • the cut region is formed in a V-shape in cross section, and the size thereof may decrease from the front portion to the rear portion.
  • the width L1 of the cross section of the cut region at the front part may be larger than the width L2 of the cross section of the cut region at the rear part.
  • the width of the cross section of the cut area may gradually decrease from the front portion to the rear portion.
  • the height h1 of the cross-section of the cut region at the front portion may be larger than the height h2 of the cross-section of the cut region at the rear portion.
  • the height of the cross section of the cut area may gradually decrease from the front portion to the rear portion.
  • a mask surface to be etched is formed in a square shape, and the etched area is etched in a triangular column shape, so that the cut area 300 may have a V-shaped cross section.
  • the cut region is formed in a V-shaped cross section, and may be formed to be uniform in size from the front portion to the rear portion, and both the width L1 and the height h1 of the cross-section may be the same.
  • the cut region may be easily cut because the cross section is formed in a V-shape, and the cut line occurs at the deepest part of the V-shape.
  • the cut region is formed to have a V-shape as desired through the SEM (Scanning Electron Microscopy) image of the actually implemented sample.

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Abstract

실시예에 의한 반도체 웨이퍼를 가공하기 위한 방법이 개시된다. 상기 반도체 웨이퍼 가공 방법은 반도체 웨이퍼의 절단 영역의 상부에 미리 정해진 형상의 마스크를 위치시키는 단계; 상기 마스크를 통해 상기 절단 영역을 비선택적 에칭을 이용하여 1차 에칭하는 단계; 및 상기 1차 에칭된 상기 절단 영역을 선택적 에칭을 이용하여 2차 에칭하는 단계를 포함하고, 상기 절단 영역은 그 단면이 V자 형상을 갖는다.

Description

반도체 웨이퍼를 가공하기 위한 방법
실시예는 반도체 웨이퍼에 관한 것으로, 보다 상세하게는 반도체 웨이퍼를 가공하기 위한 방법에 관한 것이다.
반도체 웨이퍼는 더 큰 회로들 내에서의 언패키징된 형태로의 사용을 위해 또는 패키징을 위해 칩(chip) 단위로 절단되는데, 스크라이빙(scribing) 기술이 사용되었다.
도 1a 내지 도 1b는 종래 기술에 따른 반도체 웨이퍼 가공 방법을 나타내는 도면이다.
도 1a를 참조하면, 제조 완료된 웨이퍼를 배치된 각 칩의 캐비티(cavity)에 따라 잘려질 위치를 스크라이버(diamond scriber) 장비로 스크라이빙(scribing) 공정을 진행하고, 브레이킹(breaking) 공정을 통해 바(bar) 형태로 만든다.
도 1b를 참조하면, 이렇게 만든 각각의 바들은 각각의 칩마다 스크라이빙 공정을 진행하고 브레이킹 공정을 진행함으로써 비로소 각각 하나의 칩으로 만들어진다.
이때, 스크라이빙 공정은 다이아몬드 팁(diamond Tip)으로 웨이퍼를 긁어 홈을 파내는 공정으로 메커니컬(mechanical)하게 조건에 따라 어떠한 힘으로 눌러 흠집을 내기 때문에 긁힌 부분에는 깨진 자국이 많으며 파티클(particle)을 동반하게 된다.
최근에는 레이저 빔을 웨이퍼의 내부에 집속시켜 이동함으로써 절단 예정 라인을 따라 개질 영역(modified region)을 형성하고, 이 개질 영역으로부터 크랙을 웨이퍼의 두께 방향으로 소정 높이로 발생시킨 다음, 패턴층이 형성되지 않은 웨이퍼의 일면을 소정 두께로 그라인딩함으로써 웨이퍼를 절단하는 방법이 각광을 받고 있다.
그러나, 이러한 기존의 방법으로는 패턴층에 저유전율 물질층 및 금속층이 포함된 웨이퍼를 용이하게 절단하기가 어렵고, 이에 따라 수율이 떨어지는 문제가 있다.
[선행기술문헌]
(특허문헌 1) 등록특허공보 제10-1962754호
(특허문헌 2) 공개특허공보 제10-2012-0043933호
실시예는, 반도체 웨이퍼를 가공하기 위한 방법을 제공할 수 있다.
실시예에 따른 반도체 웨이퍼를 가공하기 위한 방법은 반도체 웨이퍼의 절단 영역의 상부에 미리 정해진 형상의 마스크를 위치시키는 단계; 상기 마스크를 통해 상기 절단 영역을 비선택적 에칭을 이용하여 1차 에칭하는 단계; 및 상기 1차 에칭된 상기 절단 영역을 선택적 에칭을 이용하여 2차 에칭하는 단계를 포함하고, 상기 절단 영역은 그 단면이 V자 형상을 가질 수 있다.
상기 절단 영역은 그 단면이 전방부에서 후방부로 갈수록 크기가 작아질 수 있다.
상기 절단 영역은 전방부에서 단면의 너비는 후방부에서 단면의 너비보다 크게 형성될 수 있다.
상기 절단 영역은 전방부에서 단면의 높이는 후방부에서 단면의 높이보다 크게 형성될 수 있다.
상기 절단 영역은 그 단면이 전방부에서 후방부까지 동일한 크기로 형성될 수 있다.
상기 반도체 웨이퍼는 기판; 상기 기판의 상부에 형성된 제1 클래드층; 상기 제1 클래드층의 상부에 형성된 활성층과 웨이브가이드; 상기 활성층과 상기 웨이브가이드의 상부에 형성된 제2 클래드층; 상기 제2 클래드층의 상부에 형성된 컨택층; 및 상기 컨택층의 상부에 형성된 금속층을 포함하고, 상기 절단 영역은 상기 컨택층과 상기 제2 클래드층에 형성될 수 있다.
상기 웨이브가이드와 출사면의 사이에는 윈도우가 형성되고, 상기 절단 영역의 너비는 상기 윈도우의 크기와 동일할 수 있다.
상기 마스크의 형상은 상기 절단 영역에 따라 마름모 형상 또는 사각형 형상일 수 있다.
실시예에 따르면, 비선택적 에칭과 선택적 에칭을 순차적으로 이용하여 절단되는 영역이 V자 형상을 갖도록 함으로써, 자르는 라인이 일정하여 정확도가 향상될 수 있다.
실시예에 따르면, V자 형상의 가장 깊은 곳이 자르는 라인이고 자르는 라인이 일정하게 형성되기 때문에 칩의 크기가 일정하게 형성될 수 있다.
실시예에 따르면, 자르는 라인의 정확도가 향상되어 칩의 특성 및 수율이 향상될 수 있다.
실시예에 따르면, 에칭을 이용하여 절단 영역을 형성하여 택트 타임이 감소될 수 있다.
도 1a 내지 도 1b는 종래 기술에 따른 반도체 웨이퍼 가공 방법을 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 레이저 칩의 구조를 나타내는 도면이다.
도 3a 내지 도 3c는 도 2에 도시된 반도체 레이저 칩의 동작 특성을 설명하기 위한 도면이다.
도 4a 내지 도 4b는 반도체 웨이퍼를 절단할 때 발생하는 문제점을 설명하기 위한 도면이다.
도 5a 내지 도 5b는 본 발명의 일 실시예에 따른 절단 영역 형성 과정을 설명하기 위한 도면이다.
도 6a 내지 도 6b는 본 발명의 일 실시예에 따른 절단 영역의 형상을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 절단 영역의 절단 형태를 설명하기 위한 도면이다.
도 8은 실제로 구현된 샘플의 절단 영역에 대한 SEM 이미지를 보여주는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “A 및(와) B, C 중 적어도 하나(또는 한 개 이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.
또한, 본 발명의 실시예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 ‘연결’, ‘결합’ 또는 ‘접속’된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성 요소 사이에 있는 또 다른 구성 요소로 인해 ‘연결’, ‘결합’ 또는 ‘접속’ 되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 “상(위) 또는 하(아래)”에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
실시예에서는, 반도체 웨이퍼를 칩 단위로 절단하는 경우 기존의 스크라이빙 공정 대신에 에칭 공정을 이용하여 절단하되, 비선택적 에칭(non-selective etching)과 선택적 에칭(selective etching)을 순차적으로 이용하여 절단 영역이 V자 형상을 갖도록 한, 새로운 방안을 제안한다.
여기서 에칭 방식은 선택적 에칭과 비선택적 에칭으로 나뉘고 선택적 에칭은 여러 층 중에서 다른 층에는 영향을 주지 않고 노출된 특정의 층에만 반응하여 식각하는 것을 말하고, 비선택적 에칭은 다른 층과도 반응하여 여러 층을 동시에 식각하는 것을 말한다.
도 2는 본 발명의 일 실시예에 따른 반도체 레이저 칩의 구조를 나타내는 도면이고, 도 3a 내지 도 3c는 도 2에 도시된 반도체 레이저 칩의 동작 특성을 설명하기 위한 도면이다.
도 2를 참조하면, 실시예에 따른 반도체 레이저 칩은 기판(10), 상기 기판의 상부에 형성된 제1 클래드층(first clad layer)(20), 상기 제1 클래드층(20)의 상부에 형성된 활성층(active layer)(30)과 웨이브가이드(waveguide)(40), 상기 활성층(30)과 웨이브가이드(40)의 상부에 형성된 제2 클래드층(second clad layer)(50), 상기 제2 클래드층의 상부에 형성된 컨택층(contact layer)(60), 상기 컨택층의 상부에 형성된 금속층(metal layer)(70)을 포함할 수 있다. 이때, 각 층의 비율은 설명의 편의를 위해 임의로 작성되었고 실제 구현된 비율과는 다를 수 있다.
제1 클래드층(20)은 n-클래드층일 수 있고, 제2 클래드층(50)은 p-클래드층일 수 있다. 이때, 제1 클래드층(20)과 제2 클래드층(50)은 둘러싸고 있는 활성층(30)보다 밴드 갭이 큰 재료이므로, 캐리어(전자와 정공)를 에너지적으로 가두게 된다. 또한, 활성층(30)보다 굴절률이 작은 재료이기도 하므로 빛도 활성층(30) 내에 가두게 된다.
실시예에 따른 반도체 레이저 칩은 25G EML(Electro absorption Modulated Laser)과 같은 고대역너비(high bandwidth) 칩에서의 특성 향상을 위해 웨이브가이드(40)와 출사면(S1)의 사이에 윈도우를 가질 수 있다. 이 윈도우의 길이 조절은 칩 특성에 아주 큰 영향을 미칠 수 있어 2~3㎛ 이내에서 조절되어야 한다.
도 3a 내지 도 3c를 참조하면, 도 3b의 경우가 타겟 윈도우 구조로 5㎛를 적용하여 적정 FFP(Far Field Pattern)와 반사로 인한 kink fail들을 줄여 칩 특성 및 수율을 높일 수 있으나, 도 3a와 같이 너무 길면 빛이 상부에 반사되어 아래로 꺽여 나가면서 FFP에 문제를 발생시키고, 도 3c와 같이 너무 짧으면 후방 반사(back Reflection)가 높아져 킹크 등의 칩 특성을 나쁘게 만든다.
윈도우의 길이 조절이 잘 안돼서 길어지거나 짧아졌을 때 출사면의 FFP나 출사면(S1)에서 반사되는 빛이 웨이브가이드로 들어가는 비율이 달라지면서 칩 특성 변화에 민감한 영향을 미치게 된다.
이때, 출사면(S1)에는 소정의 반사율을 갖는 AR(Anti-Reflection) 물질이 코팅될 수 있다.
따라서 실시예에서는 도 3b에서의 윈도우 크기와 동일한 5㎛로 절단 영역을 형성하고자 한다. 실시예에서는 칩 길이의 정확도를 높이고 잘리는 면을 깨끗하게 유지하기 위해 기존의 스크라이빙 공정을 대신하여 에칭 공정을 이용하고자 한다.
포토리소그래피(photolithography)를 이용한 에칭 공정은 웨이퍼에 새겨지는 마스크 얼라인 키(mask align key)를 통하여 이전과 이후 패턴 마스크들과 맞추기 때문에 정확히 맞다고 볼 수 있다.
도 4a 내지 도 4b는 반도체 웨이퍼를 절단할 때 발생하는 문제점을 설명하기 위한 도면이다.
도 4a 내지 도 4b를 참조하면, 스크라이빙을 하거나 에칭을 하였을 때, ①, ②, ③의 어느 위치에서 잘리느냐에 따라 칩의 크기가 달라질 수 있는 가능성은 여전히 존재한다.
이러한 문제점을 극복하기 위해서, 실시예에서는 비선택적 에칭과 선택적 에칭을 순차적으로 진행함으로써 반도체 웨이퍼의 절단 영역이 V자 형상을 갖도록 한다.
도 5a 내지 도 5b는 본 발명의 일 실시예에 따른 절단 영역 형성 과정을 설명하기 위한 도면이다.
도 5a 내지 도 5b를 참조하면, 반도체 웨이퍼의 절단 영역(300)을 비선택적 에칭을 이용하여 1차 에칭하고, 선택적 에칭을 이용하여 2차 에칭함으로써 V자 형상으로 형성할 수 있다.
여기서, V자 형상은 잘라지는 칩이 크기가 동일해지도록 대칭형으로 형성될 수 있다.
이처럼 절단 영역이 V자 형상으로 형성되기 때문에 절단되는 라인이 V자 형상의 가장 깊은 곳에서 일어날 수 있고, 이로 인해 길이가 일정하고, 잘리는 면을 깨끗하게 유지할 수 있다.
도 6a 내지 도 6b는 본 발명의 일 실시예에 따른 절단 영역의 형상을 설명하기 위한 도면이고, 도 7은 본 발명의 일 실시예에 따른 절단 영역의 절단 형태를 설명하기 위한 도면이고, 도 8은 실제로 구현된 샘플의 절단 영역에 대한 SEM 이미지를 보여주는 도면이다.
도 6a를 참조하면, 에칭이 되는 마스크 면을 마름모 형상으로 구성하여 에칭되는 영역이 삼각뿔 형태로 에칭되어 절단 영역(300)은 단면이 V자 형상으로 형성될 수 있다.
이때, 절단 영역은 단면이 V자 형상으로 형성되되, 전방부에서 후방부로 갈수록 그 크기가 작아질 수 있다.
그 일예로, 전방부에서 절단 영역의 단면의 너비(L1)는 후방부에서 절단 영역의 단면의 너비(L2)보다 크게 형성될 수 있다. 전방부에서 후방부로 갈수록 절단 영역의 단면의 너비는 점점 작아질 수 있다.
다른 예로, 전방부에서 절단 영역의 단면의 높이(h1)는 후방부에서 절단 영역의 단면의 높이(h2)보다 크게 형성될 수 있다. 전방부에서 후방부로 갈수록 절단 영역의 단면의 높이는 점점 작아질 수 있다.
도 6b를 참조하면, 에칭이 되는 마스크 면을 사각형 형상으로 구성하여 에칭되는 영역이 삼각기둥 형태로 에칭되어 절단 영역(300)은 단면이 V자 형상으로 형성될 수 있다.
이때, 절단 영역은 단면이 V자 형상으로 형성되되, 전방부에서 후방부까지 크기 일정하게 형성될 수 있는데, 단면의 너비(L1)와 높이(h1)가 모두 동일하게 형성될 수 있다.
도 7을 참조하면, 실시예에서 절단 영역은 그 단면이 V자 형상으로 형성되어 절단되는 라인이 V자 형상의 가장 깊은 곳에서 일어나기 때문에 잘려지기 쉬울 수 있다.
도 8을 참조하면, 실제 구현된 샘플의 SEM (Scanning Electron Microscopy) 이미지를 통해 절단 영역이 원하는 데로 V자 형상을 갖도록 형성되었음을 확인할 수 있다.
실시예에 따르면 칩의 잘리는 라인을 세밀하게 조절할 수 있었고, 이를 통하여 윈도우(window) 구조를 적용 함으로서 칩 특성의 향상을 기대할 수 있다.
또한 스크라이빙을 하지 않음으로서 스크라이빙 할때 발생되는 파티클이나 단면의 지저분함을 피할 수 있으며, 택트(tact time) 관점에서 잘리는 라인을 한번에 에칭함으로서 기존 칩을 하나씩 스크라이빙하는 시간을 줄일 수 있다. 예컨대, 칩 한 개당 1~2sec로 가정하면 1sec * 10,000ea = 10,000sec로 대략 3h~6h을 줄일 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
[부호의 설명]
10: 기판
20: 제1 클래드층
30: 활성층
40: 웨이브가이드
50: 제2 클래드층
60: 컨택층
70: 금속층

Claims (8)

  1. 반도체 웨이퍼의 절단 영역의 상부에 미리 정해진 형상의 마스크를 위치시키는 단계;
    상기 마스크를 통해 상기 절단 영역을 비선택적 에칭을 이용하여 1차 에칭하는 단계; 및
    상기 1차 에칭된 상기 절단 영역을 선택적 에칭을 이용하여 2차 에칭하는 단계를 포함하고,
    상기 절단 영역은 그 단면이 V자 형상을 갖는, 반도체 웨이퍼를 가공하기 위한 방법.
  2. 제1항에 있어서,
    상기 절단 영역은,
    그 단면이 전방부에서 후방부로 갈수록 크기가 작아지는, 반도체 웨이퍼를 가공하기 위한 방법.
  3. 제2항에 있어서,
    상기 절단 영역은,
    전방부에서 단면의 너비는 후방부에서 단면의 너비보다 크게 형성된, 반도체 웨이퍼를 가공하기 위한 방법.
  4. 제2항에 있어서,
    상기 절단 영역은,
    전방부에서 단면의 높이는 후방부에서 단면의 높이보다 크게 형성된, 반도체 웨이퍼를 가공하기 위한 방법.
  5. 제1항에 있어서,
    상기 절단 영역은,
    그 단면이 전방부에서 후방부까지 동일한 크기로 형성되는, 반도체 웨이퍼를 가공하기 위한 방법.
  6. 제1항에 있어서,
    상기 반도체 웨이퍼는,
    기판;
    상기 기판의 상부에 형성된 제1 클래드층;
    상기 제1 클래드층의 상부에 형성된 활성층과 웨이브가이드;
    상기 활성층과 상기 웨이브가이드의 상부에 형성된 제2 클래드층;
    상기 제2 클래드층의 상부에 형성된 컨택층; 및
    상기 컨택층의 상부에 형성된 금속층을 포함하고,
    상기 절단 영역은 상기 컨택층과 상기 제2 클래드층에 형성된, 반도체 웨이퍼를 가공하기 위한 방법.
  7. 제6항에 있어서,
    상기 웨이브가이드와 출사면의 사이에는 윈도우가 형성되고,
    상기 절단 영역의 너비는 상기 윈도우의 크기와 동일한, 반도체 웨이퍼를 가공하기 위한 방법.
  8. 제1항에 있어서,
    상기 마스크의 형상은,
    상기 절단 영역에 따라 마름모 형상 또는 사각형 형상인, 반도체 웨이퍼를 가공하기 위한 방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050026380A (ko) * 2002-04-09 2005-03-15 오리올 인코포레이티드 기판을 에칭하는 방법
KR20100042081A (ko) * 2008-10-15 2010-04-23 삼성엘이디 주식회사 반도체 웨이퍼 절단 방법
US20110002352A1 (en) * 2009-07-02 2011-01-06 Mitsubishi Electric Corporation Optical waveguide integrated semiconductor optical device and manufacturing method therefor
JP4982948B2 (ja) * 2004-08-19 2012-07-25 富士電機株式会社 半導体装置の製造方法
JP6101303B2 (ja) * 2015-04-30 2017-03-22 昭和電工株式会社 発光ダイオード、発光ダイオードランプ及び照明装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980006674A (ko) * 1996-06-29 1998-03-30 김주용 고출력 레이저 다이오드 제조방법
KR20050104151A (ko) * 2004-04-28 2005-11-02 주식회사 이츠웰 질화물계 반도체 발광다이오드 및 그의 제조방법
KR100812648B1 (ko) * 2006-06-15 2008-03-13 한국광기술원 경사식각된 발광다이오드 및 그 제조방법
KR101025428B1 (ko) * 2008-09-12 2011-03-28 김정수 포토 다이오드 용 서브마운트
KR20120043933A (ko) 2010-10-27 2012-05-07 삼성전자주식회사 반도체 장치의 제조방법
KR101962754B1 (ko) 2017-07-06 2019-03-28 주식회사 이오테크닉스 웨이퍼 가공방법 및 웨이퍼 가공장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050026380A (ko) * 2002-04-09 2005-03-15 오리올 인코포레이티드 기판을 에칭하는 방법
JP4982948B2 (ja) * 2004-08-19 2012-07-25 富士電機株式会社 半導体装置の製造方法
KR20100042081A (ko) * 2008-10-15 2010-04-23 삼성엘이디 주식회사 반도체 웨이퍼 절단 방법
US20110002352A1 (en) * 2009-07-02 2011-01-06 Mitsubishi Electric Corporation Optical waveguide integrated semiconductor optical device and manufacturing method therefor
JP6101303B2 (ja) * 2015-04-30 2017-03-22 昭和電工株式会社 発光ダイオード、発光ダイオードランプ及び照明装置

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