WO2021091032A1 - 박막 트랜지스터 및 디스플레이 장치 - Google Patents

박막 트랜지스터 및 디스플레이 장치 Download PDF

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WO2021091032A1
WO2021091032A1 PCT/KR2020/004402 KR2020004402W WO2021091032A1 WO 2021091032 A1 WO2021091032 A1 WO 2021091032A1 KR 2020004402 W KR2020004402 W KR 2020004402W WO 2021091032 A1 WO2021091032 A1 WO 2021091032A1
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electrode
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김현진
오금미
고승효
고선욱
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엘지디스플레이 주식회사
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Definitions

  • Embodiments of the present invention relate to a thin film transistor and a display device.
  • the display device may include, for example, a display panel on which a plurality of subpixels are disposed, and various driving circuits for driving the display panel.
  • each subpixel may include a light emitting device and a circuit device for driving the light emitting device according to the type of the display device.
  • the area of the circuit element disposed in the subpixel increases, the area of the light-emitting region may decrease, and thus, there is a problem in that the luminous efficiency may decrease.
  • driving characteristics of a circuit device are increased in order to increase luminous efficiency, there is a problem in that the driving stability of the circuit device may be deteriorated.
  • Embodiments of the present invention provide a method of improving current stability while increasing current characteristics of a driving transistor disposed in a subpixel.
  • Embodiments of the present invention provide a method of implementing a high-resolution display device by reducing an area occupied by a circuit element in a subpixel while improving current characteristics and current stability of a driving transistor.
  • embodiments of the present invention include a first gate electrode disposed on a substrate, an active layer disposed on the first gate electrode and including a channel region overlapping at least a portion of the first gate electrode, and an active layer
  • a second gate electrode positioned above and overlapping the first region of the channel region, and a first portion of the second gate electrode positioned above and overlapping with at least a portion of the second gate electrode and connected to the first portion of the channel region.
  • a display device including a capacitor electrode including a second portion overlapping at least a portion of a second area excluding the area is provided.
  • the second gate electrode may be located in a region excluding a region overlapping the second region of the channel region.
  • the first portion of the capacitor electrode may be positioned higher than the second portion of the capacitor electrode.
  • a point where the first portion of the capacitor electrode and the second portion of the capacitor electrode are connected may be located in a region excluding a region overlapping the second gate electrode.
  • the same voltage may be supplied to the first gate electrode and the second gate electrode, and a constant voltage different from the voltage supplied to the second gate electrode may be supplied to the capacitor electrode.
  • a display panel in which a plurality of gate lines, a plurality of data lines, and a plurality of subpixels are disposed, a plurality of light-emitting elements disposed in each of the plurality of subpixels, and a light-emitting element disposed in each of the plurality of subpixels It includes a plurality of driving transistors electrically connected, and the driving transistor includes an active layer, a first gate electrode located on one surface of the active layer and overlapping a channel region of the active layer, and a first gate electrode located on the other surface of the active layer and Providing a display device including a second gate electrode overlapping a portion of the channel region, and a third gate electrode located on the other surface of the active layer and located farther than the second gate electrode from the active layer and overlapping the channel region of the active layer. do.
  • embodiments of the present invention include a first gate electrode, an active layer positioned on the first gate electrode and including a channel region overlapping at least a portion of the first gate electrode, and a channel region positioned on the active layer.
  • a second gate electrode overlapping the first region of, at least a portion of which is positioned on the second gate electrode, overlaps at least a portion of the second gate electrode, and overlaps at least a portion of the second region excluding the first region of the channel region A thin film transistor including a third gate electrode is provided.
  • the top gate electrode of the driving transistor including the double gate electrode overlaps a part of the channel, and the capacitor electrode disposed on the top gate electrode overlaps a part of the channel,
  • the current stability of the driving transistor can be improved through the electric field control.
  • FIG. 1 is a diagram showing a schematic configuration of a display device according to embodiments of the present invention.
  • FIG. 2 is a diagram illustrating an example of a circuit structure of a subpixel arranged in a display device according to example embodiments.
  • FIG. 3 is a diagram illustrating an example of a planar structure of subpixels arranged in a display device according to embodiments of the present invention.
  • FIG. 4 is a diagram illustrating an example of a cross-sectional structure of a portion I-I' shown in FIG. 3.
  • FIG. 5 is a view showing another example of a cross-sectional structure of a portion I-I' shown in FIG. 3.
  • FIG. 6 is a view showing another example of a cross-sectional structure of a portion I-I' shown in FIG. 3.
  • FIG. 7 is a diagram illustrating an example of a circuit structure of a subpixel shown in FIG. 3.
  • first, second, A, B, (a) and (b) may be used. These terms are only for distinguishing the component from other components, and the nature, order, order, or number of the component is not limited by the term.
  • temporal relationship or the flow relationship of the components for example, a temporal predecessor relationship or a flow predecessor relationship such as “after”, “following”, “after”, “before”, etc. When described, it may also include non-contiguous cases unless “directly” or “directly” is used.
  • the numerical value or its corresponding information is related to various factors (e.g., process factors, internal or external impacts, etc.) It can be interpreted as including an error range that can be caused by noise, etc.).
  • FIG. 1 is a diagram showing a schematic configuration of a display device 100 according to embodiments of the present invention.
  • the display apparatus 100 includes a display including an active area A/A in which an image is displayed and a non-active area N/A positioned outside the active area A/A.
  • the panel 110 may include a gate driving circuit 120 for driving the display panel 110, a data driving circuit 130, a controller 140, and the like.
  • a plurality of gate lines GL and a plurality of data lines DL are disposed, and a subpixel SP is disposed in an area where the gate line GL and the data line DL intersect. I can.
  • Each of the subpixels SP may include several circuit elements, and two or more subpixels SP may constitute one pixel.
  • the gate driving circuit 120 is controlled by the controller 140 and sequentially outputs scan signals to a plurality of gate lines GL disposed on the display panel 110 to drive timing of the plurality of subpixels SP. Control.
  • the gate driving circuit 120 may output a light emission signal that controls the light emission timing of the subpixel SP.
  • a circuit for outputting a scan signal and a circuit for outputting a light emitting signal may be implemented integrally or may be implemented separately.
  • the gate driving circuit 120 may include one or more gate driver integrated circuits (GDIC), and may be located only on one side of the display panel 110 or on both sides according to a driving method. May be.
  • the gate driving circuit 120 may be implemented in the form of a gate in panel (GIP) disposed in the bezel area of the display panel 110.
  • GDIC gate driver integrated circuits
  • the data driving circuit 130 receives image data from the controller 140 and converts the image data into an analog data voltage.
  • the data voltage is output to each data line DL according to a timing when a scan signal is applied through the gate line GL, so that each subpixel SP expresses brightness according to the image data.
  • the data driving circuit 130 may include one or more source driver integrated circuits (SDIC). In addition, the data driving circuit 130 may be located only on one side of the display panel 110 or on both sides according to a driving method.
  • SDIC source driver integrated circuits
  • the controller 140 supplies various control signals to the gate driving circuit 120 and the data driving circuit 130, and controls operations of the gate driving circuit 120 and the data driving circuit 130.
  • the controller 140 allows the gate driving circuit 120 to output a scan signal according to the timing implemented in each frame, and converts the image data received from the outside according to the data signal format used by the data driving circuit 130 Thus, the converted image data is output to the data driving circuit 130.
  • the controller 140 externally provides various timing signals including a vertical synchronization signal (VSYNC), a horizontal synchronization signal (HSYNC), an input data enable signal (DE: Data Enable), a clock signal (CLK), and the like, together with the image data. Receive from (e.g. host system).
  • VSYNC vertical synchronization signal
  • HSELNC horizontal synchronization signal
  • DE Data Enable
  • CLK clock signal
  • the controller 140 may generate various control signals using various timing signals received from the outside and output them to the gate driving circuit 120 and the data driving circuit 130.
  • the controller 140 includes a gate start pulse (GSP), a gate shift clock (GSC), and a gate output enable signal (GOE: It outputs various gate control signals (GCS) including Gate Output Enable).
  • GSP gate start pulse
  • GSC gate shift clock
  • GOE gate output enable signal
  • the gate start pulse GSP controls an operation start timing of one or more gate driver integrated circuits GDIC constituting the gate driving circuit 120.
  • the gate shift clock GSC is a clock signal commonly input to one or more gate driver integrated circuits GDIC and controls shift timing of the scan signal.
  • the gate output enable signal GOE specifies timing information of one or more gate driver integrated circuits GDIC.
  • the controller 140 includes a source start pulse (SSP), a source sampling clock (SSC), and a source output enable signal (SOE). Outputs various data control signals (DCS) including (Output Enable), etc.
  • SSP source start pulse
  • SSC source sampling clock
  • SOE source output enable signal
  • the source start pulse SSP controls the data sampling start timing of one or more source driver integrated circuits SDIC constituting the data driving circuit 130.
  • the source sampling clock (SSC) is a clock signal that controls the sampling timing of data in each of the source driver integrated circuits (SDIC).
  • the source output enable signal SOE controls the output timing of the data driving circuit 130.
  • the display device 100 further includes a power management integrated circuit that supplies various voltages or currents to the display panel 110, the gate driving circuit 120, and the data driving circuit 130, or controls various voltages or currents to be supplied.
  • a power management integrated circuit that supplies various voltages or currents to the display panel 110, the gate driving circuit 120, and the data driving circuit 130, or controls various voltages or currents to be supplied. Can include.
  • sub-pixel SP several circuit elements for driving the sub-pixel SP may be disposed, and a liquid crystal may be disposed or a light-emitting element ED may be disposed depending on the type of the display device 100. .
  • the light emitting device ED may be, for example, an organic light emitting diode (OLED).
  • the light emitting device ED may be an inorganic light emitting diode (LED) or a micro light emitting diode ( ⁇ LED) having a size of several tens of ⁇ m.
  • the circuit elements disposed in the sub-pixel SP may be variously configured according to the type of the sub-pixel SP.
  • circuit elements such as a plurality of thin film transistors and capacitors may be disposed in the sub-pixel SP. I can.
  • FIG. 2 is a diagram illustrating an example of a circuit structure of a subpixel SP disposed in the display apparatus 100 according to example embodiments.
  • the light emitting device ED may be disposed in the subpixel SP.
  • the switching transistor SWT, the driving transistor DRT, and the storage capacitor Cst may be disposed in the subpixel SP.
  • FIG. 2 shows an example of a structure of a 2T1C in which two thin film transistors and one capacitor are disposed, but one or more thin film transistors or one or more capacitors are included depending on the driving timing of the subpixel SP or the inclusion of a compensation circuit. It may be further disposed on the sub-pixel SP.
  • FIG. 2 shows a structure in which a P-type thin film transistor is disposed as an example, but an N-type thin film transistor may be disposed, and in some cases, a P-type thin film transistor and an N-type thin film transistor may be disposed. have.
  • the switching transistor SWT is electrically connected between the data line DL and the first node N1.
  • the switching transistor SWT may be controlled by a scan signal applied to the gate line GL.
  • the driving transistor DRT is electrically connected between the first driving voltage line DVL1 supplying the first driving voltage Vdd and the light emitting element ED.
  • the driving transistor DRT is controlled according to the voltage level of the first node N1 and may control the driving current Ied supplied to the light emitting element ED.
  • the storage capacitor Cst is electrically connected between the first node N1 and the second node N2.
  • the storage capacitor Cst may maintain the data voltage supplied to the first node N1 for one frame.
  • the light emitting device ED may be electrically connected between the driving transistor DRT and the second driving voltage line DVL2 supplying the second driving voltage Vss.
  • the switching transistor SWT may be turned on when a turn-on level scan signal is applied to the gate line GL. During a period in which the switching transistor SWT is turned on, a data voltage may be supplied through the data line DL and applied to the first node N1.
  • the driving transistor DRT is turned on when a data voltage is applied to the first node N1 while the first driving voltage Vdd is applied to the second node N2, and a driving current corresponding to the data voltage (Ied) can be supplied to the light emitting device ED.
  • the light emitting element ED emits light according to the driving current Ied supplied through the driving transistor DRT, and may exhibit a luminance corresponding to the data voltage.
  • the current output characteristic of the driving transistor DRT is very important in order for the light emitting element ED to accurately represent the luminance according to the data voltage.
  • the area occupied by the circuit device including the driving transistor DRT in the subpixel SP must be minimized to maximize the light emitting area by the light emitting device ED.
  • the driving transistor DRT is driven without increasing the area of circuit elements including the driving transistor DRT. Characteristics improvement is required.
  • Embodiments of the present invention provide a method for minimizing the area in which circuit elements are disposed in the subpixel SP, and improving current output characteristics and current stability of the driving transistor DRT.
  • FIG. 3 is a diagram illustrating an example of a planar structure of a subpixel SP disposed in the display apparatus 100 according to embodiments of the present invention, and is a diagram illustrating an example of the structure of the 2T1C described above.
  • FIG. 4 shows an example of a cross-sectional structure of the driving transistor DRT disposed in the subpixel SP, and shows an example of the cross-sectional structure of a portion I-I' shown in FIG.
  • a buffer layer BUF may be disposed on a substrate SUB, and a first gate electrode GE1 made of a first gate metal GAT1 may be disposed on the buffer layer BUF.
  • the first gate electrode GE1 is a gate electrode of the driving transistor DRT, it may be electrically connected to the data line DL through the switching transistor SWT.
  • the first gate insulating layer GI1 may be disposed on the first gate electrode GE1.
  • the active layer ACT may be disposed on the first gate insulating layer GI1.
  • the active layer ACT may include a channel region CH that is a semiconductor region, a source region SE and a drain region DE that are P+ or N+ doped regions.
  • the example illustrated in FIG. 4 shows a case in which the source region SE and the drain region DE are P+ doped.
  • the source region SE is electrically connected to the first driving voltage line DVL1 through a contact hole
  • the drain region DE is electrically connected to the first electrode E1, which is an anode electrode of the light emitting device ED. Can be connected.
  • the second gate insulating layer GI2 may be disposed on the active layer ACT.
  • a second gate electrode GE2 made of a second gate metal GAT2 may be disposed on the active layer ACT.
  • a gate line GL made of the second gate metal GAT2 may be disposed on the same layer as the second gate electrode GE2.
  • the second gate electrode GE2 may overlap a portion of the channel region CH of the active layer ACT, and may be electrically connected to the data line DL through the switching transistor SWT.
  • the driving transistor DRT may have a structure including a double gate electrode. Since an electric field is formed by the first gate electrode GE1 and the second gate electrode GE2, the output current of the driving transistor DRT can be increased.
  • the third gate insulating layer GI3 may be disposed on the second gate electrode GE2, and the capacitor electrode CE made of the third gate metal GAT3 may be disposed on the third gate insulating layer GI3. .
  • an interlayer insulating layer ILD may be disposed on the capacitor electrode CE.
  • a data line DL made of a source drain metal SD, a first driving voltage line DVL1, a second driving voltage line DVL2, and the like may be disposed on the interlayer insulating layer ILD.
  • the capacitor electrode CE may be regarded as the third gate electrode GE3.
  • the capacitor electrode CE may include a first portion CEa positioned on the second gate electrode GE2 and overlapping at least a portion of the second gate electrode GE2.
  • the capacitor electrode CE may include a second portion CEb connected to the first portion CEa and positioned in a region excluding a region overlapping the second gate electrode GE2.
  • the second part CEb of the capacitor electrode CE may overlap a partial region of the channel region CH of the active layer ACT.
  • the first portion CEa of the capacitor electrode CE may form the storage capacitor Cst together with the second gate electrode GE2.
  • the gate electrode since the second portion CEb of the capacitor electrode CE overlaps a partial region of the channel region CH of the active layer ACT, the gate electrode functions to control the current output of the driving transistor DRT. You can also provide.
  • the capacitor electrode CE needs to form a capacitance with the second gate electrode GE2, it is different from the voltage applied to the first gate electrode GE1 and the second gate electrode GE2 of the driving transistor DRT.
  • a constant voltage (eg, the first driving voltage Vdd) may be applied.
  • an electric field is formed in the channel region CH adjacent to the drain region DE of the driving transistor DRT, thereby stabilizing the output characteristics of the driving transistor DRT. That is, while the high current is output by the formation of an electric field by the first gate electrode GE1 and the second gate electrode GE2, the voltage is different from the voltage applied to the first gate electrode GE1 and the second gate electrode GE2.
  • the capacitor electrode CE to which the constant voltage is applied can stabilize the current output by dispersing the electric field in the drain region DE.
  • capacitor electrode CE and the second gate electrode GE2 forming the storage capacitor Cst are disposed so as not to overlap a part of the channel region CH of the active layer ACT. It may overlap with a part of the channel region of the active layer ACT.
  • the output current of the driving transistor DRT is increased by the double gate electrode, and the driving transistor DRT is controlled by the electric field control by the capacitor electrode CE.
  • Current stability can be improved.
  • the first gate electrode GE1 may be disposed to overlap the channel region CH of the active layer ACT.
  • the length of the first gate electrode GE1 may be the same as the length of the channel region CH.
  • the first gate electrode GE1 which is the bottom gate electrode, is completely overlapped with the channel region CH. Can be placed.
  • the second gate electrode GE2 may be disposed to overlap the first region A1 that is a partial region of the channel region CH of the active layer ACT. In addition, the second gate electrode GE2 may be disposed so as not to overlap with the second region A2 of the channel region CH of the active layer ACT.
  • the length of the second gate electrode GE2 may be shorter than the length of the channel region CH of the active layer ACT.
  • the length of the second gate electrode GE2 may be shorter than the length of the first gate electrode GE1.
  • one end of the second gate electrode GE2 may be disposed to overlap the boundary of the channel region CH.
  • the other end of the second gate electrode GE2 may be disposed to be spaced apart from the boundary of the channel region CH.
  • the second gate electrode GE2 is arranged to be arranged at the boundary between the channel region CH and the source region SE of the active layer ACT, and the first gate electrode GE2
  • the output current of the driving transistor DRT can be increased.
  • the capacitor electrode CE is positioned on the second gate electrode GE2.
  • the capacitor electrode CE includes a portion overlapping the second gate electrode GE2 and a portion overlapping the channel region CH of the active layer ACT without overlapping the second gate electrode GE2. can do.
  • the capacitor electrode CE includes a first portion CEa overlapping the first region A1 of the channel region CH and a second portion CEa overlapping the second region A2 of the channel region CH. It may include a part CEb.
  • the second gate electrode GE2 and the storage capacitor Cst may be formed.
  • the second part CEb of the capacitor electrode CE overlaps the second region A2 of the channel region CH, and no other electrode is disposed therebetween, so the second part CEb of the capacitor electrode CE (The electric field control can be achieved by CEb).
  • the length of the capacitor electrode CE may be the same as the length of the channel region.
  • a doping process may be performed while the capacitor electrode CE is disposed to form the source region SE and the drain region DE of the active layer ACT. Accordingly, the boundary of the capacitor electrode CE and the boundary of the channel region CH of the active layer ACT may overlap each other.
  • the capacitor electrode CE since the capacitor electrode CE is disposed after the third gate insulating layer GI3 is disposed on the second gate electrode GE2 overlapping only the first region A1 of the channel region CH, the capacitor electrode ( CE) may include parts of varying height.
  • the first portion CEa of the capacitor electrode CE may be positioned higher than at least a portion of the second portion CEb.
  • the distance d1 between the first portion CEa of the capacitor electrode CE and the active layer ACT may be greater than the distance d2 between the second portion CEb of the capacitor electrode CE and the active layer ACT.
  • the second part CEb of the capacitor electrode CE may be positioned closer to the active layer ACT, and electric field control for stabilizing the output characteristics of the driving transistor DRT may be easily performed.
  • the portion where the height of the capacitor electrode CE changes may be located in a region other than a region where the capacitor electrode CE and the second gate electrode GE2 overlap.
  • a portion in which the height of the capacitor electrode CE changes may be located spaced apart by d3 from the side surface of the second gate electrode GE2.
  • the storage capacitor Cst may be formed by making the distance between the capacitor electrode CE and the second gate electrode GE2 uniform.
  • the height of the capacitor electrode CE changes, and the portion overlapping the second region A2 of the channel region CH is positioned close to the channel region CH, thereby controlling the driving transistor DRT through electric field control. The output characteristics can be stabilized.
  • the first gate electrode GE1 which is a bottom gate electrode, may be disposed in a region including a region overlapping the channel region CH, in some cases, the length of the first gate electrode GE1 is a channel region. It may be longer than the length of (CH).
  • FIG. 5 is a diagram illustrating another example of a cross-sectional structure of a driving transistor DRT, and is a diagram illustrating another example of a cross-sectional structure of a portion I-I' shown in FIG. 3.
  • a first gate electrode GE1 may be positioned under the active layer ACT.
  • the second gate electrode GE2 and the capacitor electrode CE may be positioned on the active layer ACT.
  • the second gate electrode GE2 may be disposed to overlap the first region A1 of the channel region CH.
  • the capacitor electrode CE is partially positioned in a region overlapping the first region A1 of the channel region CH and overlaps the second gate electrode GE2, and the other part is the second region of the channel region CH. It may be located in an area overlapping the area A2.
  • Part of the boundary between the second gate electrode GE2 and the capacitor electrode CE may overlap the boundary between the channel region CH and the source region SE of the active layer ACT.
  • the second gate electrode GE2 may overlap the first region A1 of the channel region CH to form a double gate electrode together with the first gate electrode GE1. Accordingly, the output current of the driving transistor DRT can be increased.
  • the second gate electrode GE2 is disposed not to overlap with the second region A2 of the channel region CH, and a portion of the capacitor electrode CE is disposed with the second region A2 of the channel region CH. They are disposed so as to overlap, and current stability of the driving transistor DRT may be improved.
  • the first gate electrode GE1 constituting the double gate electrode together with the second gate electrode GE2 is the channel region ( CH) and can be arranged entirely overlapping.
  • the first gate electrode GE1 may be disposed such that the boundary of the first gate electrode GE1 is positioned outside the boundary of the channel region CH.
  • a part of the boundary of the first gate electrode GE1 may be located outside the channel region CH by d4 at the boundary between the channel region CH and the source region SE.
  • a part of the boundary of the first gate electrode GE1 may be located outside the channel region CH by d5 at the boundary between the channel region CH and the drain region DE.
  • the length of the first gate electrode GE1 in the channel direction may be greater than the length of the capacitor electrode CE positioned on the second gate electrode GE2 in the channel direction.
  • a portion of the first gate electrode GE1 is formed with the source region SE or the drain region DE. You can make them overlap.
  • the capacitor electrode CE may be disposed, and the bottom gate electrode may be disposed on the capacitor electrode CE so as to overlap a portion of the channel region CH.
  • the top gate electrode is disposed to overlap with the channel region CH as a whole, it is possible to provide a driving transistor DRT with improved driving performance and stability while minimizing the area of the device.
  • FIG. 6 illustrates another example of a cross-sectional structure of a driving transistor DRT, and is a view showing another example of a cross-sectional structure of a portion I-I' shown in FIG. 3.
  • an active layer ACT may be disposed on the first gate electrode GE1.
  • the second gate electrode GE2 and the capacitor electrode CE may be disposed on the active layer ACT.
  • the active layer ACT may include a low-concentration doped region LDD in at least one of a region in contact with the source region SE and the drain region DE.
  • the low-concentration doped region LDD is a region doped to a level lower than that of the source region SE or the drain region DE, and may be formed to reduce leakage current.
  • the inner boundary of the low concentration doped region LDD may overlap the boundary of the capacitor electrode CE.
  • first gate electrode GE1 is disposed longer than the capacitor electrode CE, a portion of the first gate electrode GE1 may overlap the low-concentration doped region LDD.
  • the first gate electrode GE1 overlaps the low-concentration doped region LDD, and may be located inwardly spaced apart by d6 from the boundary between the source region SE and the low-concentration doped region LDD.
  • the first gate electrode GE1 overlaps the low-concentration doped region LDD, and may be located inwardly spaced apart by d7 from the boundary between the drain region DE and the low-concentration doped region LDD.
  • the boundary of the first gate electrode GE1 may be located between the inner boundary of the low concentration doped region LDD and the outer boundary of the low concentration doped region LDD. Alternatively, in some cases, the boundary of the first gate electrode GE1 may overlap the inner boundary or the outer boundary of the low-concentration doped region LDD.
  • the low concentration doped region LDD overlapping the first gate electrode GE1 may be viewed as the channel region CH.
  • the length of the first gate electrode GE1 and the length of the channel region CH of the active layer ACT are the same.
  • the lengths of the second gate electrode GE2 and the capacitor electrode CE may be considered to be smaller than the length of the channel region CH of the active layer ACT.
  • the second gate electrode GE2 may overlap a portion of the channel region CH of the active layer ACT. Accordingly, the second gate electrode GE2 and the first gate electrode GE1 form a double gate electrode to increase the output current of the driving transistor DRT.
  • a portion of the capacitor electrode CE positioned on the second gate electrode GE2 may overlap the second gate electrode GE2 to form the storage capacitor Cst. Accordingly, it is possible to prevent an increase in the area of the circuit element due to the arrangement of the storage capacitor Cst in the subpixel SP.
  • a part of the capacitor electrode CE is disposed in a region where the second gate electrode GE2 is not disposed, and may overlap a part of the channel region CH. Therefore, current stability of the driving transistor DRT can be improved through electric field control by the capacitor electrode CE to which a constant voltage different from the voltage applied to the first gate electrode GE1 or the second gate electrode GE2 is applied. have.
  • FIG. 7 is a diagram illustrating an example of a circuit structure of the subpixel SP shown in FIG. 3.
  • a switching transistor SWT that does not require a high output current may be disposed in a single gate electrode structure.
  • the driving transistor DRT which requires a high output current to supply the driving current Ied to the light emitting device ED, may be disposed in a double gate electrode structure.
  • the driving transistor DRT may include two gate electrodes electrically connected to the first node N1 to which the data voltage is applied.
  • an area where the gate electrode forming the storage capacitor Cst overlaps the channel region CH may be smaller than an area where the other gate electrode overlaps the channel region CH.
  • the capacitor electrode CE forming the storage capacitor Cst together with the gate electrode may overlap a part of the channel region CH.
  • the driving transistor DRT can be viewed as including a gate electrode electrically connected to the second node N2 to which the first driving voltage Vdd is supplied. That is, a portion of the capacitor electrode CE may be regarded as forming the gate electrode of the driving transistor DRT.
  • the driving transistor (DRT) with improved driving characteristics and stability by improving the current stability through electric field control by the capacitor electrode CE while increasing the output current of the driving transistor DRT by the double gate electrode structure. Can provide.
  • the capacitor electrode CE on the gate electrode of the driving transistor DRT, and improving the performance of the driving transistor DRT by the structure of the capacitor electrode CE and the gate electrode, The area occupied by circuit elements can be reduced.
  • the driving transistor DRT which minimizes the area and has improved driving performance and stability, can be disposed in the sub-pixel SP, thereby increasing luminance efficiency and high-resolution display device ( 100) can be implemented.

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Abstract

본 발명의 실시예들은, 박막 트랜지스터와 디스플레이 장치에 관한 것으로서, 더블 게이트 전극을 포함하는 박막 트랜지스터의 게이트 전극 상에 캐패시터 전극을 배치함으로써, 서브픽셀에서 스토리지 캐패시터가 차지하는 면적을 감소시켜 공간 활용도를 개선할 수 있다. 또한, 더블 게이트 전극 중 스토리지 캐패시터를 형성하는 게이트 전극이 채널의 일부와 중첩하지 않고, 캐패시터 전극의 일부분이 채널의 일부와 중첩함으로써, 캐패시터 전극에 의한 전계 제어가 가능하도록 하여 높은 출력 전류와 전류 안정성을 갖는 박막 트랜지스터를 제공할 수 있다.

Description

박막 트랜지스터 및 디스플레이 장치
본 발명의 실시예들은, 박막 트랜지스터 및 디스플레이 장치에 관한 것이다.
정보화 사회가 발전함에 따라, 화상을 표시하는 디스플레이 장치에 대한 요구가 증가하고 있으며, 액정 디스플레이 장치, 유기발광 디스플레이 장치 등과 같은 다양한 유형의 디스플레이 장치가 활용된다.
디스플레이 장치는, 일 예로, 다수의 서브픽셀이 배치된 디스플레이 패널과, 디스플레이 패널을 구동하기 위한 각종 구동 회로를 포함할 수 있다. 그리고, 각각의 서브픽셀은, 디스플레이 장치의 유형에 따라, 발광 소자와, 발광 소자를 구동하기 위한 회로 소자를 포함할 수 있다.
여기서, 서브픽셀에 배치된 회로 소자의 면적이 증가할수록 발광 영역의 면적이 감소될 수 있어, 발광 효율이 저하될 수 있는 문제점이 존재한다. 또한, 발광 효율을 높이기 위해 회로 소자의 구동 특성을 높여줄 경우, 회로 소자의 구동 안정성이 저하될 수 있는 문제점이 존재한다.
따라서, 서브픽셀에 배치된 회로 소자의 구동 특성과 구동 안정성을 개선하면서, 서브픽셀의 발광 효율을 높여줄 수 있는 방안이 요구된다.
본 발명의 실시예들은, 서브픽셀에 배치된 구동 트랜지스터의 전류 특성을 높여주면서 전류 안정성을 개선할 수 있는 방안을 제공한다.
본 발명의 실시예들은, 구동 트랜지스터의 전류 특성 및 전류 안정성을 개선하면서, 서브픽셀에서 회로 소자가 차지하는 면적을 감소시켜 고해상도의 디스플레이 장치를 구현할 수 있는 방안을 제공한다.
일 측면에서, 본 발명의 실시예들은, 기판 상에 위치하는 제1 게이트 전극과, 제1 게이트 전극 상에 위치하고 제1 게이트 전극의 적어도 일부분과 중첩하는 채널 영역을 포함하는 액티브층과, 액티브층 상에 위치하고 채널 영역의 제1 영역과 중첩하는 제2 게이트 전극과, 제2 게이트 전극 상에 위치하고 제2 게이트 전극의 적어도 일부분과 중첩하는 제1 부분과 제1 부분에 연결되고 채널 영역 중 제1 영역을 제외한 제2 영역의 적어도 일부분과 중첩하는 제2 부분을 포함하는 캐패시터 전극을 포함하는 디스플레이 장치를 제공한다.
여기서, 제2 게이트 전극은 채널 영역의 제2 영역과 중첩된 영역을 제외한 영역에 위치할 수 있다.
캐패시터 전극의 제1 부분은 캐패시터 전극의 제2 부분보다 높게 위치할 수 있다. 그리고, 캐패시터 전극의 제1 부분과 캐패시터 전극의 제2 부분이 연결되는 지점은 제2 게이트 전극과 중첩된 영역을 제외한 영역에 위치할 수 있다.
제1 게이트 전극과 제2 게이트 전극으로 동일한 전압이 공급될 수 있으며, 캐패시터 전극으로 제2 게이트 전극에 공급되는 전압과 상이한 정전압이 공급될 수 있다.
다른 측면에서, 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 서브픽셀이 배치된 디스플레이 패널과, 다수의 서브픽셀 각각에 배치된 다수의 발광 소자와, 다수의 서브픽셀 각각에 배치되고 발광 소자와 전기적으로 연결된 다수의 구동 트랜지스터를 포함하고, 구동 트랜지스터는, 액티브층과, 액티브층의 일면 상에 위치하고 액티브층의 채널 영역과 중첩하는 제1 게이트 전극과, 액티브층의 타면 상에 위치하고 액티브층의 채널 영역의 일부분과 중첩하는 제2 게이트 전극과, 액티브층의 타면 상에 위치하고 액티브층으로부터 제2 게이트 전극보다 멀리 위치하며 액티브층의 채널 영역과 중첩하는 제3 게이트 전극을 포함하는 디스플레이 장치를 제공한다.
다른 측면에서, 본 발명의 실시예들은, 제1 게이트 전극과, 제1 게이트 전극 상에 위치하고 제1 게이트 전극의 적어도 일부분과 중첩하는 채널 영역을 포함하는 액티브층과, 액티브층 상에 위치하고 채널 영역의 제1 영역과 중첩하는 제2 게이트 전극과, 적어도 일부분이 제2 게이트 전극 상에 위치하고 제2 게이트 전극의 적어도 일부분과 중첩하며 채널 영역 중 제1 영역을 제외한 제2 영역의 적어도 일부분과 중첩하는 제3 게이트 전극을 포함하는 박막 트랜지스터를 제공한다.
본 발명의 실시예들에 의하면, 더블 게이트 전극을 포함하는 구동 트랜지스터의 탑 게이트 전극이 채널의 일부와 중첩하고, 탑 게이트 전극 상에 위치하는 캐패시터 전극이 채널의 일부와 중첩하도록 함으로써, 캐패시터 전극에 의한 전계 제어를 통해 구동 트랜지스터의 전류 안정성을 개선할 수 있다.
또한, 구동 트랜지스터의 탑 게이트 전극 상에 위치하는 캐패시터 전극을 이용하여 전계 제어를 함으로써, 서브픽셀에서 회로 소자가 차지하는 면적을 최소화하면서 구동 트랜지스터의 전류 특성과 전류 안정성을 개선할 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치의 개략적인 구성을 나타낸 도면이다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치에 배치된 서브픽셀의 회로 구조의 예시를 나타낸 도면이다.
도 3은 본 발명의 실시예들에 따른 디스플레이 장치에 배치된 서브픽셀의 평면 구조의 예시를 나타낸 도면이다.
도 4는 도 3에 도시된 I-I' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 5는 도 3에 도시된 I-I' 부분의 단면 구조의 다른 예시를 나타낸 도면이다.
도 6은 도 3에 도시된 I-I' 부분의 단면 구조의 또 다른 예시를 나타낸 도면이다.
도 7은 도 3에 도시된 서브픽셀의 회로 구조의 예시를 나타낸 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들의 시간 관계 또는 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치(100)의 개략적인 구성을 나타낸 도면이다.
도 1을 참조하면, 디스플레이 장치(100)는, 영상이 표시되는 액티브 영역(A/A)과 액티브 영역(A/A)의 외측에 위치하는 논-액티브 영역(N/A)을 포함하는 디스플레이 패널(110)과, 디스플레이 패널(110)을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140) 등을 포함할 수 있다.
디스플레이 패널(110)에는, 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 배치되고, 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에 서브픽셀(SP)이 배치될 수 있다. 서브픽셀(SP)은 각각 여러 회로 소자를 포함할 수 있으며, 둘 이상의 서브픽셀(SP)이 하나의 픽셀을 구성할 수 있다.
게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어되며, 디스플레이 패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력하여 다수의 서브픽셀(SP)의 구동 타이밍을 제어한다.
또한, 게이트 구동 회로(120)는, 서브픽셀(SP)의 발광 타이밍을 제어하는 발광 신호를 출력할 수도 있다. 스캔 신호를 출력하는 회로와, 발광 신호를 출력하는 회로는 일체로 구현될 수도 있고, 별도로 구현될 수도 있다.
게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC: Gate Driver Integrated Circuit)를 포함할 수 있으며, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고 양 측에 위치할 수도 있다. 또한, 게이트 구동 회로(120)는, 디스플레이 패널(110)의 베젤 영역에 배치되는 GIP(Gate In Panel) 형태로 구현될 수도 있다.
데이터 구동 회로(130)는, 컨트롤러(140)로부터 영상 데이터를 수신하고, 영상 데이터를 아날로그 형태의 데이터 전압으로 변환한다. 그리고, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압을 각각의 데이터 라인(DL)으로 출력하여 각각의 서브픽셀(SP)이 영상 데이터에 따른 밝기를 표현하도록 한다.
데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC: Source Driver Integrated Circuit)를 포함할 수 있다. 또한, 데이터 구동 회로(130)는, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고, 양 측에 위치할 수도 있다.
컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어한다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 하며, 외부에서 수신한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 데이터 신호 형식에 맞게 변환하여 변환된 영상 데이터를 데이터 구동 회로(130)로 출력한다.
컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE: Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호를 외부(예: 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 출력할 수 있다.
일 예로, 컨트롤러(140)는, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 시프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS)를 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적 회로(GDIC)에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS)를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로(SDIC)의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적 회로(SDIC) 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동 회로(130)의 출력 타이밍을 제어한다.
디스플레이 장치(100)는, 디스플레이 패널(110), 게이트 구동 회로(120) 및 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로를 더 포함할 수 있다.
서브픽셀(SP)에는, 서브픽셀(SP)의 구동을 위한 여러 회로 소자가 배치될 수 있으며, 디스플레이 장치(100)의 유형에 따라, 액정이 배치되거나, 발광 소자(ED)가 배치될 수 있다.
여기서, 발광 소자(ED)는, 일 예로, 유기발광다이오드(OLED)일 수 있다. 또는, 발광 소자(ED)는, 무기발광다이오드(LED)일 수도 있으며, 수십 ㎛의 크기를 갖는 마이크로 발광다이오드(μLED)일 수도 있다.
서브픽셀(SP)에 배치되는 회로 소자는 서브픽셀(SP)의 유형에 따라 다양하게 구성될 수 있으며, 일 예로, 다수의 박막 트랜지스터와, 캐패시터 등의 회로 소자가 서브픽셀(SP)에 배치될 수 있다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 배치된 서브픽셀(SP)의 회로 구조의 예시를 나타낸 도면이다.
도 2를 참조하면, 서브픽셀(SP)에 발광 소자(ED)가 배치될 수 있다. 그리고, 스위칭 트랜지스터(SWT), 구동 트랜지스터(DRT) 및 스토리지 캐패시터(Cst)가 서브픽셀(SP)에 배치될 수 있다.
즉, 도 2는 2개의 박막 트랜지스터와 1개의 캐패시터가 배치된 2T1C의 구조의 예시를 나타내나, 서브픽셀(SP)의 구동 타이밍이나 보상 회로의 포함 여부 등에 따라 하나 이상의 박막 트랜지스터나 하나 이상의 캐패시터가 서브픽셀(SP)에 더 배치될 수도 있다.
그리고, 도 2는 P 타입의 박막 트랜지스터가 배치된 구조를 예시로 나타내나, N 타입의 박막 트랜지스터가 배치될 수도 있으며, 경우에 따라, P 타입의 박막 트랜지스터와 N 타입의 박막 트랜지스터가 배치될 수도 있다.
스위칭 트랜지스터(SWT)는, 데이터 라인(DL)과 제1 노드(N1) 사이에 전기적으로 연결된다. 스위칭 트랜지스터(SWT)는, 게이트 라인(GL)에 인가되는 스캔 신호에 의해 제어될 수 있다.
구동 트랜지스터(DRT)는, 제1 구동 전압(Vdd)을 공급하는 제1 구동 전압 라인(DVL1)과 발광 소자(ED) 사이에 전기적으로 연결된다. 구동 트랜지스터(DRT)는, 제1 노드(N1)의 전압 레벨에 따라 제어되며, 발광 소자(ED)로 공급되는 구동 전류(Ied)를 제어할 수 있다.
스토리지 캐패시터(Cst)는, 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된다. 스토리지 캐패시터(Cst)는, 한 프레임 동안 제1 노드(N1)에 공급된 데이터 전압을 유지시켜줄 수 있다.
발광 소자(ED)는, 구동 트랜지스터(DRT)와 제2 구동 전압(Vss)을 공급하는 제2 구동 전압 라인(DVL2) 사이에 전기적으로 연결될 수 있다.
구동 방식을 간단히 설명하면, 스위칭 트랜지스터(SWT)는, 게이트 라인(GL)으로 턴-온 레벨의 스캔 신호가 인가되면 턴-온 될 수 있다. 스위칭 트랜지스터(SWT)가 턴-온 되는 기간에 데이터 라인(DL)을 통해 데이터 전압이 공급되어 제1 노드(N1)에 인가될 수 있다.
구동 트랜지스터(DRT)는, 제2 노드(N2)에 제1 구동 전압(Vdd)이 인가된 상태에서 제1 노드(N1)에 데이터 전압이 인가되면 턴-온 되어, 데이터 전압에 대응하는 구동 전류(Ied)를 발광 소자(ED)로 공급할 수 있다. 그리고, 발광 소자(ED)는, 구동 트랜지스터(DRT)를 통해 공급되는 구동 전류(Ied)에 따라 발광하며 데이터 전압에 대응하는 휘도를 나타낼 수 있다.
따라서, 구동 트랜지스터(DRT)의 전류 출력 특성은 발광 소자(ED)가 데이터 전압에 따른 휘도를 정확히 나타내기 위해 매우 중요하다. 또한, 구동 트랜지스터(DRT)의 성능을 향상시키되, 구동 트랜지스터(DRT)를 포함하는 회로 소자가 서브픽셀(SP)에서 차지하는 면적을 최소화해야 발광 소자(ED)에 의한 발광 영역을 최대화할 수 있다.
즉, 서브픽셀(SP)의 구동 특성과 구동 효율을 높이고, 고해상도의 디스플레이 장치(100)를 구현하기 위해, 구동 트랜지스터(DRT) 등을 포함하는 회로 소자의 면적 증가 없이 구동 트랜지스터(DRT)의 구동 특성 개선이 요구된다.
본 발명의 실시예들은, 서브픽셀(SP)에 회로 소자가 배치되는 면적을 최소화하며, 구동 트랜지스터(DRT)의 전류 출력 특성 및 전류 안정성을 개선할 수 있는 방안을 제공한다.
도 3은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 배치된 서브픽셀(SP)의 평면 구조의 예시를 나타낸 것으로서, 전술한 2T1C의 구조의 예시를 나타낸 도면이다. 그리고, 도 4는 서브픽셀(SP)에 배치된 구동 트랜지스터(DRT)의 단면 구조의 예시를 나타낸 것으로서, 도 3에 도시된 I-I' 부분의 단면 구조의 예시를 나타낸다.
도 3과 도 4를 참조하면, 기판(SUB) 상에 버퍼층(BUF)이 배치되고, 버퍼층(BUF) 상에 제1 게이트 메탈(GAT1)로 이루어진 제1 게이트 전극(GE1)이 배치될 수 있다.
제1 게이트 전극(GE1)은, 구동 트랜지스터(DRT)의 게이트 전극이므로 스위칭 트랜지스터(SWT)를 통해 데이터 라인(DL)과 전기적으로 연결될 수 있다.
제1 게이트 절연층(GI1)이 제1 게이트 전극(GE1) 상에 배치될 수 있다. 그리고, 액티브층(ACT)이 제1 게이트 절연층(GI1) 상에 배치될 수 있다.
액티브층(ACT)은, 반도체 영역인 채널 영역(CH)과, P+ 또는 N+ 도핑된 영역인 소스 영역(SE), 드레인 영역(DE)을 포함할 수 있다.
도 4에 도시된 예시는 소스 영역(SE)과 드레인 영역(DE)이 P+ 도핑된 경우를 나타낸다. 그리고, 소스 영역(SE)은 제1 구동 전압 라인(DVL1)과 컨택홀을 통해 전기적으로 연결되고, 드레인 영역(DE)은 발광 소자(ED)의 애노드 전극인 제1 전극(E1)과 전기적으로 연결될 수 있다.
제2 게이트 절연층(GI2)이 액티브층(ACT) 상에 배치될 수 있다. 그리고, 제2 게이트 메탈(GAT2)로 이루어진 제2 게이트 전극(GE2)이 액티브층(ACT) 상에 배치될 수 있다. 또한, 제2 게이트 전극(GE2)과 동일한 층에 제2 게이트 메탈(GAT2)로 이루어진 게이트 라인(GL)이 배치될 수 있다.
제2 게이트 전극(GE2)은, 액티브층(ACT)의 채널 영역(CH) 중 일부 영역과 중첩될 수 있으며, 스위칭 트랜지스터(SWT)를 통해 데이터 라인(DL)과 전기적으로 연결될 수 있다.
즉, 본 발명의 실시예들에 따른 구동 트랜지스터(DRT)는, 더블 게이트 전극을 포함하는 구조일 수 있다. 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)에 의해 전계를 형성하므로, 구동 트랜지스터(DRT)의 출력 전류를 높여줄 수 있다.
제3 게이트 절연층(GI3)이 제2 게이트 전극(GE2) 상에 배치되고, 제3 게이트 메탈(GAT3)로 이루어진 캐패시터 전극(CE)이 제3 게이트 절연층(GI3) 상에 배치될 수 있다. 그리고, 층간 절연층(ILD)이 캐패시터 전극(CE) 상에 배치될 수 있다.
층간 절연층(ILD) 상에는 소스드레인 메탈(SD)로 이루어진 데이터 라인(DL), 제1 구동 전압 라인(DVL1) 및 제2 구동 전압 라인(DVL2) 등이 배치될 수 있다.
여기서, 캐패시터 전극(CE)은 제3 게이트 전극(GE3)으로 볼 수도 있다.
캐패시터 전극(CE)은, 제2 게이트 전극(GE2) 상에 위치하며 제2 게이트 전극(GE2)의 적어도 일부분과 중첩되는 제1 부분(CEa)을 포함할 수 있다. 또한, 캐패시터 전극(CE)은, 제1 부분(CEa)과 연결되고, 제2 게이트 전극(GE2)과 중첩된 영역을 제외한 영역에 위치하는 제2 부분(CEb)을 포함할 수 있다.
캐패시터 전극(CE)의 제2 부분(CEb)은, 액티브층(ACT)의 채널 영역(CH)의 일부 영역과 중첩될 수 있다.
따라서, 캐패시터 전극(CE)의 제1 부분(CEa)은, 제2 게이트 전극(GE2)과 함께 스토리지 캐패시터(Cst)를 구성할 수 있다. 또한, 캐패시터 전극(CE)의 제2 부분(CEb)은, 액티브층(ACT)의 채널 영역(CH)의 일부 영역과 중첩하므로, 구동 트랜지스터(DRT)의 전류 출력을 제어하는 게이트 전극의 기능을 제공할 수도 있다. 그리고, 캐패시터 전극(CE)은, 제2 게이트 전극(GE2)과 캐패시턴스를 형성해야 하므로, 구동 트랜지스터(DRT)의 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)에 인가된 전압과 상이한 정전압(예: 제1 구동 전압(Vdd))이 인가될 수 있다. 따라서, 구동 트랜지스터(DRT)의 드레인 영역(DE)과 인접한 채널 영역(CH)에 전계를 형성하여 구동 트랜지스터(DRT)의 출력 특성을 안정화할 수 있다. 즉, 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)에 의한 전계 형성에 의해 고전류가 출력되도록 하면서, 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)에 인가된 전압과 다른 정전압이 인가된 캐패시터 전극(CE)이 드레인 영역(DE)에서 전계를 분산시켜 전류 출력을 안정화시킬 수 있다.
이와 같이, 서브픽셀(SP)에서 스토리지 캐패시터(Cst)를 구성하는 캐패시터 전극(CE)을 제2 게이트 전극(GE2) 상에 배치함으로써, 스토리지 캐패시터(Cst)의 배치로 인한 면적 증가를 방지할 수 있다.
또한, 캐패시터 전극(CE)과 스토리지 캐패시터(Cst)를 형성하는 제2 게이트 전극(GE2)이 액티브층(ACT)의 채널 영역(CH)의 일부와 중첩되지 않게 배치되도록 함으로써, 캐패시터 전극(CE)이 액티브층(ACT)의 채널 영역의 일부와 중첩될 수 있다.
따라서, 캐패시터 전극(CE)에 의한 전계 제어가 가능하도록 함으로써, 더블 게이트 전극에 의해 구동 트랜지스터(DRT)의 출력 전류를 높여주면서, 캐패시터 전극(CE)에 의한 전계 제어를 통해 구동 트랜지스터(DRT)의 전류 안정성을 개선할 수 있다.
구동 트랜지스터(DRT)에 포함된 게이트 전극의 구조를 구체적으로 살펴보면, 일 예로, 제1 게이트 전극(GE1)은, 액티브층(ACT)의 채널 영역(CH)과 중첩되도록 배치될 수 있다.
그리고, 제1 게이트 전극(GE1)의 길이는 채널 영역(CH)의 길이와 동일할 수 있다.
더블 게이트 전극 구조에서 탑 게이트 전극인 제2 게이트 전극(GE2)이 채널 영역(CH)의 일부와 중첩되지 않으므로, 바텀 게이트 전극인 제1 게이트 전극(GE1)은 채널 영역(CH)과 전체적으로 중첩되도록 배치될 수 있다.
제2 게이트 전극(GE2)은, 액티브층(ACT)의 채널 영역(CH)의 일부 영역인 제1 영역(A1)과 중첩되도록 배치될 수 있다. 그리고, 제2 게이트 전극(GE2)은, 액티브층(ACT)의 채널 영역(CH)의 제2 영역(A2)과 중첩되지 않도록 배치될 수 있다.
따라서, 제2 게이트 전극(GE2)의 길이는 액티브층(ACT)의 채널 영역(CH)의 길이보다 짧을 수 있다. 또한, 제2 게이트 전극(GE2)의 길이는 제1 게이트 전극(GE1)의 길이보다 짧을 수 있다.
여기서, 제2 게이트 전극(GE2)의 일단은 채널 영역(CH)의 경계와 중첩되도록 배치될 수 있다. 그리고, 제2 게이트 전극(GE2)의 타단은 채널 영역(CH)의 경계와 이격되도록 배치될 수 있다.
즉, 도 4에 도시된 예시와 같이, 제2 게이트 전극(GE2)은, 액티브층(ACT)의 채널 영역(CH)과 소스 영역(SE)의 경계에 정렬되어 배치되며, 제1 게이트 전극(GE1)과 함께 더블 게이트 전극을 구성하여 구동 트랜지스터(DRT)의 출력 전류를 높여줄 수 있다.
캐패시터 전극(CE)은, 제2 게이트 전극(GE2) 상에 위치한다. 그리고, 캐패시터 전극(CE)은, 제2 게이트 전극(GE2)과 중첩하는 부분과, 제2 게이트 전극(GE2)과 중첩하지 않고 액티브층(ACT)의 채널 영역(CH)과 중첩하는 부분을 포함할 수 있다.
일 예로, 캐패시터 전극(CE)은, 채널 영역(CH)의 제1 영역(A1)과 중첩하는 제1 부분(CEa)과, 채널 영역(CH)의 제2 영역(A2)과 중첩하는 제2 부분(CEb)을 포함할 수 있다.
캐패시터 전극(CE)의 제1 부분(CEa)은, 채널 영역(CH)의 제1 영역(A1)과 중첩하므로, 제2 게이트 전극(GE2)과 스토리지 캐패시터(Cst)를 형성할 수 있다.
캐패시터 전극(CE)의 제2 부분(CEb)은, 채널 영역(CH)의 제2 영역(A2)과 중첩하며, 그 사이에 다른 전극이 배치되지 않으므로, 캐패시터 전극(CE)의 제2 부분(CEb)에 의해 전계 제어가 이루어질 수 있다.
캐패시터 전극(CE)의 길이는 채널 영역의 길이와 동일할 수 있다.
일 예로, 캐패시터 전극(CE)을 배치한 상태에서 도핑 공정을 수행하여 액티브층(ACT)의 소스 영역(SE)과 드레인 영역(DE)을 형성할 수 있다. 따라서, 캐패시터 전극(CE)의 경계와 액티브층(ACT)의 채널 영역(CH)의 경계는 서로 중첩할 수 있다.
그리고, 채널 영역(CH)의 제1 영역(A1)과만 중첩되는 제2 게이트 전극(GE2) 상에 제3 게이트 절연층(GI3)이 배치된 이후 캐패시터 전극(CE)이 배치되므로, 캐패시터 전극(CE)은 높이가 변화하는 부분을 포함할 수 있다.
도 4에 도시된 예시와 같이, 캐패시터 전극(CE)의 제1 부분(CEa)은 제2 부분(CEb)의 적어도 일부분보다 높게 위치할 수 있다. 그리고, 캐패시터 전극(CE)의 제1 부분(CEa)과 액티브층(ACT) 사이의 거리 d1은 캐패시터 전극(CE)의 제2 부분(CEb)과 액티브층(ACT) 사이의 거리 d2보다 클 수 있다.
따라서, 캐패시터 전극(CE)의 제2 부분(CEb)은 액티브층(ACT)에 보다 가깝게 위치할 수 있으며, 구동 트랜지스터(DRT)의 출력 특성을 안정화시키기 위한 전계 제어가 용이하게 이루어질 수 있다.
여기서, 캐패시터 전극(CE)의 높이가 변화하는 부분은 캐패시터 전극(CE)과 제2 게이트 전극(GE2)이 중첩하는 영역 이외의 영역에 위치할 수 있다. 일 예로, 캐패시터 전극(CE)의 높이가 변화하는 부분은 제2 게이트 전극(GE2)의 측면으로부터 d3만큼 이격되어 위치할 수 있다.
즉, 캐패시터 전극(CE)과 제2 게이트 전극(GE2) 사이의 거리를 균일하게 하여 스토리지 캐패시터(Cst)를 형성할 수 있다. 그리고, 캐패시터 전극(CE)의 높이가 변화하며 채널 영역(CH)의 제2 영역(A2)과 중첩하는 부분은 채널 영역(CH)에 가깝게 위치하도록 함으로써, 전계 제어를 통해 구동 트랜지스터(DRT)의 출력 특성을 안정화시킬 수 있다.
또한, 바텀 게이트 전극인 제1 게이트 전극(GE1)은, 채널 영역(CH)과 중첩하는 영역을 포함하는 영역에 배치될 수 있으므로, 경우에 따라, 제1 게이트 전극(GE1)의 길이는 채널 영역(CH)의 길이 이상일 수도 있다.
도 5는 구동 트랜지스터(DRT)의 단면 구조의 다른 예시를 나타낸 것으로서, 도 3에 도시된 I-I' 부분의 단면 구조의 다른 예시를 나타낸 도면이다.
도 5를 참조하면, 액티브층(ACT) 아래에 제1 게이트 전극(GE1)이 위치할 수 있다. 그리고, 액티브층(ACT) 상에 제2 게이트 전극(GE2)과 캐패시터 전극(CE)이 위치할 수 있다.
제2 게이트 전극(GE2)의 채널 영역(CH)의 제1 영역(A1)과 중첩되도록 배치될 수 있다. 캐패시터 전극(CE)은, 일부분이 채널 영역(CH)의 제1 영역(A1)과 중첩되는 영역에 위치하여 제2 게이트 전극(GE2)과 중첩되고, 다른 일부분은 채널 영역(CH)의 제2 영역(A2)과 중첩되는 영역에 위치할 수 있다.
제2 게이트 전극(GE2)과 캐패시터 전극(CE)의 경계 중 일부는 액티브층(ACT)의 채널 영역(CH)과 소스 영역(SE) 사이의 경계와 중첩될 수 있다.
제2 게이트 전극(GE2)은, 채널 영역(CH)의 제1 영역(A1)과 중첩되어 제1 게이트 전극(GE1)과 함께 더블 게이트 전극을 구성할 수 있다. 따라서, 구동 트랜지스터(DRT)의 출력 전류를 높여줄 수 있다.
그리고, 제2 게이트 전극(GE2)이 채널 영역(CH)의 제2 영역(A2)과 중첩되지 않게 배치되고, 캐패시터 전극(CE)의 일부분이 채널 영역(CH)의 제2 영역(A2)과 중첩되도록 배치되어, 구동 트랜지스터(DRT)의 전류 안정성을 향상시킬 수 있다.
따라서, 제2 게이트 전극(GE2)이 채널 영역(CH)과 중첩되지 않는 영역이 존재하므로, 제2 게이트 전극(GE2)과 함께 더블 게이트 전극을 구성하는 제1 게이트 전극(GE1)이 채널 영역(CH)과 전체적으로 중첩하며 배치될 수 있다. 그리고, 공정 마진을 고려하여, 제1 게이트 전극(GE1)의 경계가 채널 영역(CH)의 경계보다 외측에 위치하도록 제1 게이트 전극(GE1)이 배치될 수 있다.
일 예로, 제1 게이트 전극(GE1)의 경계 중 일부는 채널 영역(CH)과 소스 영역(SE)의 경계에서 d4만큼 채널 영역(CH)의 외측에 위치할 수 있다. 또한, 제1 게이트 전극(GE1)의 경계 중 일부는 채널 영역(CH)과 드레인 영역(DE)의 경계에서 d5만큼 채널 영역(CH)의 외측에 위치할 수 있다.
즉, 제1 게이트 전극(GE1)의 채널 방향으로의 길이는 제2 게이트 전극(GE2) 상에 위치하는 캐패시터 전극(CE)의 채널 방향으로의 길이보다 클 수 있다.
그리고, 제1 게이트 전극(GE1)보다 짧게 캐패시터 전극(CE)을 배치한 상태에서, 도핑 공정을 수행함으로써, 제1 게이트 전극(GE1)의 일부분이 소스 영역(SE)이나 드레인 영역(DE)과 중첩하도록 할 수 있다.
따라서, 액티브층(ACT)의 채널 영역(CH)의 경계에서 옵셋 영역이 발생하는 것을 방지하며, 출력 전류와 안정성을 향상시킨 구동 트랜지스터(DRT)를 제공할 수 있다.
전술한 예시들은, 스토리지 캐패시터(Cst)가 액티브층(ACT) 상에 형성되는 경우를 나타내고 있으나, 경우에 따라, 스토리지 캐패시터(Cst)가 액티브층(ACT) 아래에 배치되는 경우에도 본 발명의 실시예들이 적용될 수 있다.
일 예로, 캐패시터 전극(CE)이 배치되고, 캐패시터 전극(CE) 상에 바텀 게이트 전극이 채널 영역(CH)의 일부와 중첩되도록 배치될 수 있다. 그리고, 탑 게이트 전극이 채널 영역(CH)과 전체적으로 중첩하며 배치됨으로써, 소자의 면적을 최소화하며 구동 성능과 안정성을 개선한 구동 트랜지스터(DRT)를 제공할 수 있다.
또한, 전술한 예시들은 구동 트랜지스터(DRT)가 P 타입인 경우를 나타내고 있으나, N 타입의 경우에도 본 발명의 실시예들이 적용될 수 있다.
도 6은 구동 트랜지스터(DRT)의 단면 구조의 또 다른 예시를 나타낸 것으로서, 도 3에 도시된 I-I' 부분의 단면 구조의 또 다른 예시를 나타낸 도면이다.
도 6을 참조하면, 제1 게이트 전극(GE1) 상에 액티브층(ACT)이 배치될 수 있다. 그리고, 액티브층(ACT) 상에 제2 게이트 전극(GE2)과 캐패시터 전극(CE)이 배치될 수 있다.
액티브층(ACT)은, 소스 영역(SE) 및 드레인 영역(DE)과 접하는 영역 중 적어도 하나의 영역에 저농도 도핑 영역(LDD)을 포함할 수 있다. 저농도 도핑 영역(LDD)은, 소스 영역(SE)이나 드레인 영역(DE)보다 낮은 수준으로 도핑이 이루어진 영역으로서, 누설 전류의 감소를 위해 형성될 수 있다.
저농도 도핑 영역(LDD)도 도핑이 이루어지는 영역이므로, 저농도 도핑 영역(LDD)의 내측 경계는 캐패시터 전극(CE)의 경계와 중첩할 수 있다.
그리고, 제1 게이트 전극(GE1)은, 캐패시터 전극(CE)보다 길게 배치되므로, 제1 게이트 전극(GE1)의 일부분은 저농도 도핑 영역(LDD)과 중첩할 수 있다.
일 예로, 제1 게이트 전극(GE1)은, 저농도 도핑 영역(LDD)과 중첩하며, 소스 영역(SE)과 저농도 도핑 영역(LDD)의 경계로부터 내측으로 d6만큼 이격되어 위치할 수 있다. 또한, 제1 게이트 전극(GE1)은, 저농도 도핑 영역(LDD)과 중첩하며, 드레인 영역(DE)과 저농도 도핑 영역(LDD)의 경계로부터 내측으로 d7만큼 이격되어 위치할 수 있다.
즉, 제1 게이트 전극(GE1)의 경계는, 저농도 도핑 영역(LDD)의 내측 경계와 저농도 도핑 영역(LDD)의 외측 경계 사이에 위치할 수 있다. 또는, 경우에 따라, 제1 게이트 전극(GE1)의 경계는, 저농도 도핑 영역(LDD)의 내측 경계나 외측 경계와 중첩할 수도 있다.
제1 게이트 전극(GE1)이 저농도 도핑 영역(LDD)과 중첩하는 경우, 제1 게이트 전극(GE1)과 중첩하는 저농도 도핑 영역(LDD)까지 채널 영역(CH)으로 볼 수 있다.
따라서, 제1 게이트 전극(GE1)의 길이와 액티브층(ACT)의 채널 영역(CH)의 길이가 동일한 것으로 볼 수 있다. 그리고, 제2 게이트 전극(GE2)과 캐패시터 전극(CE)의 길이는 액티브층(ACT)의 채널 영역(CH)의 길이보다 작은 것으로 볼 수 있다.
액티브층(ACT)이 저농도 도핑 영역(LDD)을 포함하는 구조에서도, 제2 게이트 전극(GE2)은 액티브층(ACT)의 채널 영역(CH)의 일부분과 중첩할 수 있다. 따라서, 제2 게이트 전극(GE2)과 제1 게이트 전극(GE1)이 더블 게이트 전극을 형성하여 구동 트랜지스터(DRT)의 출력 전류를 높여줄 수 있다.
그리고, 제2 게이트 전극(GE2) 상에 위치하는 캐패시터 전극(CE)의 일부분이 제2 게이트 전극(GE2)과 중첩하며 스토리지 캐패시터(Cst)를 형성할 수 있다. 따라서, 서브픽셀(SP)에서 스토리지 캐패시터(Cst)의 배치로 인한 회로 소자의 면적 증가를 방지할 수 있다.
또한, 캐패시터 전극(CE)의 일부분이 제2 게이트 전극(GE2)이 배치되지 않은 영역에 배치되며, 채널 영역(CH)의 일부와 중첩할 수 있다. 따라서, 제1 게이트 전극(GE1)이나 제2 게이트 전극(GE2)에 인가된 전압과 상이한 정전압이 인가된 캐패시터 전극(CE)에 의한 전계 제어를 통해 구동 트랜지스터(DRT)의 전류 안정성을 개선할 수 있다.
도 7은 도 3에 도시된 서브픽셀(SP)의 회로 구조의 예시를 나타낸 도면이다.
도 7을 참조하면, 높은 출력 전류가 요구되지 않는 스위칭 트랜지스터(SWT)는 싱글 게이트 전극 구조로 배치될 수 있다. 그리고, 발광 소자(ED)로 구동 전류(Ied)를 공급하기 위해 높은 출력 전류가 요구되는 구동 트랜지스터(DRT)는 더블 게이트 전극 구조로 배치될 수 있다.
따라서, 구동 트랜지스터(DRT)는, 데이터 전압이 인가되는 제1 노드(N1)와 전기적으로 연결된 2개의 게이트 전극을 포함할 수 있다.
여기서, 2개의 게이트 전극 중 스토리지 캐패시터(Cst)를 형성하는 게이트 전극이 채널 영역(CH)과 중첩하는 면적은 다른 게이트 전극이 채널 영역(CH)과 중첩하는 면적보다 작을 수 있다. 그리고, 게이트 전극과 함께 스토리지 캐패시터(Cst)를 형성하는 캐패시터 전극(CE)이 채널 영역(CH)의 일부와 중첩할 수 있다.
따라서, 구동 트랜지스터(DRT)는, 제1 구동 전압(Vdd)이 공급되는 제2 노드(N2)와 전기적으로 연결된 게이트 전극을 포함하는 것으로 볼 수 있다. 즉, 캐패시터 전극(CE)의 일부분이 구동 트랜지스터(DRT)의 게이트 전극을 형성하는 것으로 볼 수도 있다.
이와 같이, 더블 게이트 전극 구조에 의해 구동 트랜지스터(DRT)의 출력 전류를 높여주면서, 캐패시터 전극(CE)에 의한 전계 제어를 통해 전류 안정성을 개선함으로써, 구동 특성과 안정성을 개선한 구동 트랜지스터(DRT)를 제공할 수 있다.
또한, 캐패시터 전극(CE)을 구동 트랜지스터(DRT)의 게이트 전극 상에 배치하며, 캐패시터 전극(CE)과 게이트 전극의 구조에 의해 구동 트랜지스터(DRT)의 성능을 개선함으로써, 서브픽셀(SP)에서 회로 소자가 차지하는 면적을 감소시킬 수 있다.
따라서, 본 발명의 실시예들에 의하면, 면적을 최소화하며 구동 성능과 안정성이 개선된 구동 트랜지스터(DRT)를 서브픽셀(SP)에 배치할 수 있도록 함으로써, 휘도 효율을 높이면서 고해상도의 디스플레이 장치(100)를 구현할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
CROSS-REFERENCE TO RELATED APPLICATION
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Claims (20)

  1. 기판 상에 위치하는 제1 게이트 전극;
    상기 제1 게이트 전극 상에 위치하고, 상기 제1 게이트 전극의 적어도 일부분과 중첩하는 채널 영역을 포함하는 액티브층;
    상기 액티브층 상에 위치하고, 상기 채널 영역의 제1 영역과 중첩하는 제2 게이트 전극; 및
    상기 제2 게이트 전극 상에 위치하고 상기 제2 게이트 전극의 적어도 일부분과 중첩하는 제1 부분과, 상기 제1 부분에 연결되고 상기 채널 영역 중 상기 제1 영역을 제외한 제2 영역의 적어도 일부분과 중첩하는 제2 부분을 포함하는 캐패시터 전극
    을 포함하는 디스플레이 장치.
  2. 제1항에 있어서,
    상기 캐패시터 전극의 길이는 상기 채널 영역의 길이와 동일하거나, 상기 채널 영역의 길이보다 짧은 디스플레이 장치.
  3. 제1항에 있어서,
    상기 캐패시터 전극의 경계 중 적어도 일부는 상기 채널 영역의 경계와 중첩되는 디스플레이 장치.
  4. 제1항에 있어서,
    상기 캐패시터 전극의 상기 제1 부분은 상기 캐패시터 전극의 상기 제2 부분의 적어도 일부분보다 높게 위치하는 디스플레이 장치.
  5. 제1항에 있어서,
    상기 캐패시터 전극의 상기 제1 부분과 상기 캐패시터 전극의 상기 제2 부분이 연결되는 지점 또는 상기 캐패시터 전극의 상기 제2 부분에서 높이가 변화되는 지점은 상기 제2 게이트 전극과 중첩된 영역을 제외한 영역에 위치하는 디스플레이 장치.
  6. 제1항에 있어서,
    상기 캐패시터 전극은 상기 액티브층에 포함된 소스 영역과 전기적으로 연결된 디스플레이 장치.
  7. 제1항에 있어서,
    상기 제2 게이트 전극의 길이는 상기 채널 영역의 길이보다 짧은 디스플레이 장치.
  8. 제1항에 있어서,
    상기 제2 게이트 전극의 일단은 상기 채널 영역의 일측 경계와 중첩되고, 상기 제2 게이트 전극의 타단은 상기 채널 영역의 타측 경계와 이격된 디스플레이 장치.
  9. 제1항에 있어서,
    상기 제2 게이트 전극은 상기 채널 영역의 상기 제2 영역과 중첩된 영역을 제외한 영역에 위치하는 디스플레이 장치.
  10. 제1항에 있어서,
    상기 제1 게이트 전극의 길이는 상기 채널 영역의 길이와 동일하거나, 상기 채널 영역의 길이보다 큰 디스플레이 장치.
  11. 제1항에 있어서,
    상기 제1 게이트 전극의 경계 중 적어도 일부는 상기 채널 영역의 경계의 외측에 위치하는 디스플레이 장치.
  12. 제1항에 있어서,
    상기 캐패시터 전극으로 상기 제2 게이트 전극에 공급되는 전압과 상이한 정전압이 공급되는 디스플레이 장치.
  13. 제1항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극으로 동일한 전압이 공급되는 디스플레이 장치.
  14. 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 서브픽셀이 배치된 디스플레이 패널;
    상기 다수의 서브픽셀 각각에 배치된 다수의 발광 소자; 및
    상기 다수의 서브픽셀 각각에 배치되고, 상기 발광 소자와 전기적으로 연결된 다수의 구동 트랜지스터를 포함하고,
    상기 구동 트랜지스터는,
    액티브층;
    상기 액티브층의 일면 상에 위치하고, 상기 액티브층의 채널 영역과 중첩하는 제1 게이트 전극;
    상기 액티브층의 타면 상에 위치하고, 상기 액티브층의 상기 채널 영역의 일부분과 중첩하는 제2 게이트 전극; 및
    상기 액티브층의 상기 타면 상에 위치하고, 상기 액티브층으로부터 상기 제2 게이트 전극보다 멀리 위치하며, 상기 액티브층의 상기 채널 영역과 중첩하는 제3 게이트 전극을 포함하는 디스플레이 장치.
  15. 제14항에 있어서,
    상기 제2 게이트 전극은 상기 제3 게이트 전극이 상기 채널 영역과 중첩된 영역 중 일부 영역을 제외한 영역에 위치하는 디스플레이 장치.
  16. 제14항에 있어서,
    상기 제3 게이트 전극의 일부분은 상기 제2 게이트 전극과 중첩하는 디스플레이 장치.
  17. 제14항에 있어서,
    상기 제3 게이트 전극의 경계의 일부는 상기 제2 게이트 전극의 경계의 일부와 중첩하는 디스플레이 장치.
  18. 제14항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극으로 동일한 전압이 공급되고, 상기 제3 게이트 전극으로 상기 제2 게이트 전극으로 공급되는 전압과 상이한 정전압이 공급되는 디스플레이 장치.
  19. 제1 게이트 전극;
    상기 제1 게이트 전극 상에 위치하고, 상기 제1 게이트 전극의 적어도 일부분과 중첩하는 채널 영역을 포함하는 액티브층;
    상기 액티브층 상에 위치하고, 상기 채널 영역의 제1 영역과 중첩하는 제2 게이트 전극; 및
    적어도 일부분이 상기 제2 게이트 전극 상에 위치하고, 상기 제2 게이트 전극의 적어도 일부분과 중첩하며, 상기 채널 영역 중 상기 제1 영역을 제외한 제2 영역의 적어도 일부분과 중첩하는 제3 게이트 전극
    을 포함하는 박막 트랜지스터.
  20. 제19항에 있어서,
    상기 제3 게이트 전극의 일부분과 상기 액티브층 사이의 수직 거리는 제1 거리이고, 상기 게이트 전극의 다른 일부분과 상기 액티브층 사이의 수직 거리는 상기 제1 거리보다 작은 제2 거리인 박막 트랜지스터.
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