WO2021068584A1 - 非周期四相z互补序列对信号的生成方法及装置 - Google Patents

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WO2021068584A1
WO2021068584A1 PCT/CN2020/102197 CN2020102197W WO2021068584A1 WO 2021068584 A1 WO2021068584 A1 WO 2021068584A1 CN 2020102197 W CN2020102197 W CN 2020102197W WO 2021068584 A1 WO2021068584 A1 WO 2021068584A1
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WO
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sequence
phase
complementary sequence
output
aperiodic
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PCT/CN2020/102197
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French (fr)
Inventor
李国军
曾悦
曾凡鑫
张力生
叶昌荣
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重庆邮电大学
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J13/00—Code division multiplex systems
    • H04J13/0007—Code type
    • H04J13/0055—ZCZ [zero correlation zone]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J13/00—Code division multiplex systems
    • H04J13/10—Code generation
    • H04J13/14—Generation of codes with a zero correlation zone

Definitions

  • the invention belongs to the technical field of communication systems, and relates to the field of generating aperiodic four-phase Z complementary sequence pair; in particular, it relates to a method and device for generating aperiodic four-phase Z complementary sequence pair signal in a communication system.
  • the aperiodic Z complementary sequence pair is composed of two sequences of the same length.
  • the characteristic is that the sum of the aperiodic autocorrelation functions of the two sequences has a zero correlation zone (ZCZ) near the origin of the time shift.
  • ZCZ zone zero correlation zone
  • sum has the characteristics of an impulse function.
  • the non-periodic Z complementary sequence pair degenerates into the traditional non-periodic complementary sequence pair, also known as the Golay complementary sequence pair.
  • the number of aperiodic Z complementary sequence pairs is much larger than that of Golay complementary sequence pairs.
  • Aperiodic complementary sequence pairs are widely used in communication synchronization, and can also be used as radar signals, and so on.
  • the purpose of the present invention is to provide a method and device for generating aperiodic four-phase Z complementary sequence pairs with simple structure and easy realization.
  • the present invention provides a method for generating aperiodic four-phase Z-complementary sequence pairs, which can convert known aperiodic binary Z-complementary sequence pairs into aperiodic four-phase Z-complementary sequence pairs, and the obtained sequence length and ZCZ region width Each is doubled, and its non-periodic autocorrelation function shifts twice as much as the binary sequence pair at even time, and is characterized by all zero shifts at odd time.
  • a method for generating a non-periodic four-phase Z complementary sequence pair signal in a communication system of the present invention includes the following steps:
  • the symbol converter processes the input sequence elements and outputs them to the multiplication circuit; the multiplication circuit generates three outputs;
  • the adder interleaves the three-channel output data of each sequence element in sequence a with the three-channel output data of each sequence element in sequence b to generate each sequence element of a non-periodic four-phase Z complementary sequence pair;
  • a parallel-serial converter is used to perform parallel-serial conversion of each sequence element of the aperiodic four-phase Z complementary sequence pair, thereby outputting the aperiodic four-phase Z complementary sequence pair ( u , v ).
  • the present invention also provides a device for generating aperiodic four-phase Z complementary sequence pair signal in a communication system
  • the device includes a timing control circuit, a non-periodic binary Z complementary sequence pair database controlled by the timing control circuit and sequentially connected, 2N output serial-to-parallel converters, 2N symbol converters, 2N multiplying circuits, 4N One adder, 4N input parallel-to-serial converter and aperiodic four-phase Z complementary sequence pair database;
  • the timing control circuit is used to control the serial-to-parallel converter and the parallel-to-serial converter to clear, and to control the other units to operate sequentially;
  • the non-periodic binary Z complementary sequence pair database is used to generate a non-periodic binary Z complementary sequence pair of length N;
  • the 2N output serial-to-parallel converter splits the 2N sequence elements of the non-periodic binary Z complementary sequence pair according to the sequence element arrangement order;
  • the symbol converter is used to convert the symbols output by the serial-to-parallel converter
  • the multiplication circuit is used to generate 6N sequence elements
  • the adder is used for interleaving and superimposing 6N sequence elements of aperiodic four-phase Z complementary sequence pairs to form 4N sequence elements of aperiodic four-phase Z complementary sequence pairs;
  • the 4N input parallel-serial converter converts 4N sequence elements of aperiodic four-phase Z-complementary sequence pairs into parallel-serial conversion to form a non-periodic four-phase Z-complementary sequence pair with a length of 2N;
  • the aperiodic four-phase Z complementary sequence pair database is used to store aperiodic four-phase Z complementary sequence pair with a length of 2N.
  • aperiodic binary Z-complementary sequence pairs with a length of N and a zero-correlation zone width of Z are arbitrarily selected as the seed pairs of the present invention to obtain the sum of the aperiodic autocorrelation functions of the aperiodic four-phase Z-complementary sequence pairs In the even time shift is twice the seed pair, in the odd time shift is all zero, and the zero correlation zone is 2Z.
  • the invention can be applied to signal processing, communication systems and large-scale integrated circuit testing.
  • Fig. 1 is a schematic block diagram of a method for generating a non-periodic four-phase Z complementary sequence pair signal according to the present invention
  • FIG. 2 is a schematic block diagram of the symbol converter in the method for generating aperiodic four-phase Z complementary sequence pair signal according to the present invention
  • Fig. 3 is a schematic diagram of a circuit structure of a device for generating a non-periodic four-phase Z complementary sequence pair signal in the communication system of the present invention
  • FIG. 4 is another preferred circuit structure diagram of the device for generating a non-periodic four-phase Z complementary sequence pair signal in the communication system of the present invention
  • Fig. 5 is a circuit flow diagram of a device for generating a non-periodic four-phase Z complementary sequence pair signal in the communication system of the present invention
  • FIG. 6 is a structural diagram of the symbol converter of the non-periodic four-phase Z complementary sequence pair signal generating device in the communication system of the present invention.
  • FIG. 7 is a schematic diagram of the structure of the multiplying circuit of the non-periodic four-phase Z complementary sequence pair signal generating device in the communication system of the present invention.
  • Timing control circuit 2. Aperiodic binary Z complementary sequence pair database, 3. Serial-to-parallel converter, 4. Four-phase symbol generating circuit, 5. Parallel-serial converter, 6. Aperiodic four-phase Z Complementary sequence pair database.
  • the method for generating aperiodic four-phase Z complementary sequence pair signal in a communication system of the present invention includes the following steps:
  • the symbol converter processes the input sequence elements and outputs them to the multiplication circuit; the multiplication circuit generates three outputs;
  • the adder interleaves the three-channel output data of each sequence element in sequence a with the three-channel output data of each sequence element in sequence b to generate each sequence element of a non-periodic four-phase Z complementary sequence pair;
  • a parallel-serial converter is used to perform parallel-serial conversion of each sequence element of the aperiodic four-phase Z complementary sequence pair, thereby outputting the aperiodic four-phase Z complementary sequence pair ( u , v ).
  • a non-periodic binary Z complementary sequence pair with length N and zero correlation zone width Z can be arbitrarily selected as the seed pair of the present invention according to the user's index.
  • the non-periodic binary Z is selected in this embodiment.
  • a (a 0 , a 1 , a 2 , ⁇ , a N-1 )
  • b (b 0 , b 1 , b 2 , ⁇ , b N-1 ); not
  • the total length of the periodic binary Z complementary sequence pair is 2N, and N is a positive integer.
  • the symbol converter includes that when the input sequence element is "0", the output of the symbol converter is 1, and when the input sequence element is "1", the output of the symbol converter is -1.
  • the symbol converter uses a switching circuit.
  • the multiplication circuit includes three outputs formed by multiplication circuits corresponding to the first multiplication coefficient, the second multiplication coefficient, and the third multiplication coefficient, respectively; wherein, the first multiplication coefficient and the second multiplication coefficient The sum between is 1, and the first multiplication coefficient and the second multiplication coefficient are conjugate complex numbers; the input corresponding to the third multiplication coefficient is the output corresponding to the third multiplication coefficient, and the third multiplication coefficient is -1.
  • the preferred process of staggered superposition in step S4 includes superimposing the first output of the i-th sequence element of sequence a with the second output of the Ni-1th sequence element of sequence b to form a sequence
  • the 2i-th sequence element of the four-phase non-periodic four-phase Z complementary sequence u superimpose the third output of the Ni- 1th sequence element of sequence a with the first output of the i-th sequence element of sequence b, Form the 2i+1th sequence element of the sequence four-phase non-periodic four-phase Z complementary sequence u ; combine the first output of the i-th sequence element of sequence a with the third channel of the Ni-1th sequence element of sequence b
  • the outputs are superimposed to form the 2ith sequence element of the sequence four-phase non-periodic four-phase Z complementary sequence v ; the second output of the Ni-1th sequence element of the sequence a and the i-th sequence element of the sequence b
  • One output is superimposed to form the 2i+1th sequence element
  • this embodiment provides a device for generating aperiodic four-phase Z complementary sequence pair signal in a communication system.
  • the generating device includes a timing control circuit 1, aperiodic binary Z Complementary sequence pair database 2, serial-parallel converter 3, four-phase symbol generating circuit 4, parallel-serial converter 5 and non-periodic four-phase Z complementary sequence pair database 6.
  • the timing control circuit 1 clears the serial-to-parallel converter 3 and the parallel-to-serial converter 5, and then controls the circuit units 2, 3, 4, 5, and 6 to complete the unit work in an orderly manner from left to right.
  • the timing control circuit 1 controls the seed pairs ( a , b ) to be input to the serial-to-parallel converter 3.
  • the storage circuit of the serial-to-parallel converter 3 sequentially stores sequence elements or symbols a 0 , a 1 , a 2 , ⁇ , a from top to bottom. N-1 , b 0 , b 1 , b 2 , ⁇ , b N-1 , the serial-to-parallel converter 3 has a total of 2N outputs.
  • this embodiment provides a preferred device for generating a non-periodic four-phase Z complementary sequence pair signal in a communication system.
  • the device includes a timing control circuit and a timing control circuit. Circuit-controlled and sequentially connected aperiodic binary Z complementary sequence pair database, 2N output serial-to-parallel converter, 2N symbol converter, 2N multiplication circuit, 4N adder, 4N input parallel-to-serial conversion And aperiodic four-phase Z complementary sequence pair database.
  • the timing control circuit is used to control the serial-to-parallel converter and the parallel-to-serial converter to clear, and to control the other units to operate sequentially;
  • the non-periodic binary Z complementary sequence pair database is used to generate a non-periodic binary Z complementary sequence pair of length N;
  • the 2N output serial-to-parallel converter splits the 2N sequence elements of the non-periodic binary Z complementary sequence pair according to the sequence element arrangement order;
  • the symbol converter is used to convert the symbols output by the serial-to-parallel converter
  • the multiplication circuit is used to generate 6N sequence elements
  • the adder is used for interleaving and superimposing 6N sequence elements of aperiodic four-phase Z complementary sequence pairs to form 4N sequence elements of aperiodic four-phase Z complementary sequence pairs;
  • the 4N input parallel-serial converter converts 4N sequence elements of aperiodic four-phase Z-complementary sequence pairs into parallel-serial conversion to form a non-periodic four-phase Z-complementary sequence pair with a length of 2N;
  • the aperiodic four-phase Z complementary sequence pair database is used to store aperiodic four-phase Z complementary sequence pair with a length of 2N.
  • the 2i-th adder performs the first output of the i-th multiplying circuit among the first N multiplying circuits and the last N multiplications
  • the second output of the Ni-1th multiplying circuit in the circuit is superimposed to form the 2ith sequence element among the first 2N elements of the aperiodic four-phase Z complementary sequence pair, and the 2i+1th adder pairs the first N
  • the third output of the Ni-1th multiplying circuit in the two multiplying circuits is superimposed with the first output of the i-th multiplying circuit of the last N multiplying circuits to form a non-periodic four-phase Z complementary sequence pair
  • the 2i+1th element of the first 2N elements; in the last 2N adders, the 2ith adder combines the first output of the i-th multiplying circuit in the first N multiplying circuits with the last N multiplying circuits
  • the third output of the Ni-1th multiplying circuit is superimposed to form the 2ith sequence element among the last 2N elements
  • the 2i+1th adder combines the first N
  • the second output of the Ni-1th multiplying circuit in the two multiplying circuits is superimposed with the first output of the i-th multiplying circuit of the last N multiplying circuits to form the last 2N of the aperiodic four-phase Z complementary sequence pair
  • the 2i+1th sequence element among the elements; i (0,1,...,N-1); N represents the length of the non-periodic binary Z complementary sequence pair, and is a positive integer.
  • the sign converter includes a multiplier and an adder connected in sequence.
  • the multiplication circuit includes three multipliers, and the three multipliers correspond to one output in turn, thereby forming three outputs; among them, the first multiplication coefficient of the first multiplier The sum between the second multiplication coefficient and the second multiplication coefficient of the second multiplier is 1, and the two multiplication coefficients are conjugate complex numbers; the input of the third multiplier is the output of the second multiplier, and the third multiplication of the third multiplier The coefficient is -1.
  • the second output is denoted as c i,1
  • the third is The output is denoted as c i,2
  • the first output of the multiplying circuit corresponding to the symbol bi is denoted as di ,0
  • the second output is denoted as d i,1
  • the third output is denoted as di ,2 , that is,
  • the sequence output by the first 2N parallel-serial converters 5 is taken as the sequence u
  • the sequence output by the last 2N parallel-serial converters is taken as the sequence v, thereby forming a sequence pair ( u , v ), that is, the aperiodic four-phase Z-complementary sequence pair ( u , v ) generated by the present invention with the seed pair ( a , b )
  • the sequence pair can be sent to the aperiodic four-phase Z-complementary sequence pair database 6 for storage.
  • the circuit operation of the generating device ends, or the process of returning to the aperiodic binary Z complementary sequence pair database 2 to generate the aperiodic binary Z complementary sequence pair,
  • the control circuit unit namely the aperiodic binary Z-complementary sequence pair database 2, the serial-parallel converter 3, the four-phase symbol generating circuit 4, the parallel-serial converter 5, and the aperiodic four-phase Z-complementary sequence pair database 6, continue to generate And store the required non-periodic four-phase Z complementary sequence pair.
  • the present invention provides the following derivation process, including:
  • the sequence pair ( u , v ) generated by the present invention is 2N in length and ZCZ width 2Z non-periodic four-phase Z complementary sequence pair.
  • this embodiment provides a specific example for illustration.
  • the program can be stored in a computer-readable storage medium, and the storage medium can include: ROM, RAM, magnetic disk or CD, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Abstract

本发明属于通信系统技术领域，具体涉及通信系统中非周期四相Z互补序列对信号的生成方法及装置；所述方法包括将一组零相关区宽度为Z的非周期二元Z互补序列对( a， b)输入至串并转换器；将串并转换后的每个序列元素对应输出至一个符号转换器中；符号转换器对输入的序列元素进行处理后，输出至相乘电路中；相乘电路产生三路输出；加法器将序列 a中每个序列元素的三路输出数据与序列 b中每个序列元素的三路输出数据进行交错叠加，产生非周期四相Z互补序列对的各个序列元素；采用并串转换器将非周期四相Z互补序列对的各个序列元素进行并串转换，从而输出非周期四相Z互补序列对；本发明可应用于信号处理、通信系统和大规模集成电路测试等。

Description

非周期四相Z互补序列对信号的生成方法及装置 技术领域
本发明属于通信系统技术领域，涉及非周期四相Z互补序列对生成领域；具体涉及通信系统中非周期四相Z互补序列对信号的生成方法及装置。
背景技术
非周期Z互补序列对由两条同长度的序列构成，其特点在于这两条序列的非周期自相关函数的和在时移原点附近有一零相关区(zero correlation zone,简称ZCZ)，在ZCZ区内，和具有像冲激函数的特征。特别地，当ZCZ区包含全部异相关函数时，非周期Z互补序列对就退化为传统的非周期互补序列对，亦称戈莱互补序列对。非周期Z互补序列对的数量远大于戈莱互补序列对。非周期互补序列对广泛应用于通信的同步，也可作为雷达信号，等等。在2007年，非周期二元Z互补序列对的概念被提出(P.Z.Fan,W.N.Yuan,and Y.F.Tu,“Z-complementary binary sequences,”IEEE Signal Process.Lett.,vol.14,no.8,pp.509–512,Aug.2007)。2010年，非周期四相Z互补序列对的概念被定义(X.D.Li,P.Z.Fan,X.H.Tang,and L.Hao,“Quadriphase Z-Complementary Sequences”,IEICE Trans.on Fundamentals,vol.E93-A,no.11,pp.2251-2257,Nov.2010)。
近年来，非周期二元Z互补序列对得到深入研究，已建立了较丰富的非周期二元Z互补序列对的理论。2011年，非周期二元Z互补序列对的存在性被讨论(X.Li,P.Fan,X.Tang,and Y.Tu,“Existence of binary Z-complementary pairs,”IEEE Signal Process.Lett.,vol.18,no.1,pp.63-66,Jan.2011.)。2014年，奇长度和偶长度的非周期二元Z互补序列对的特性及构造方法被研究(Z.Liu,U.Parampalli,and Y.L.Guan,“Optimal odd-length binary Z-complementary pairs”, IEEE Trans.Inf.Theory,vol.60,no.9,pp.5768-5781,Sep.2014.)(Z.Liu,U.Parampalli,and Y.L.Guan,“On even-period binary Zcomplementary pairs with large ZCZs”,IEEE Signal Process.Lett.,vol.21,no.,3,pp.284-287,Mar.2014.)。2017年，基于广义布尔函数，一种新的构造非周期Z互补序列的方法被提出(C.Y.Chen,“A Novel Construction of Z-Complementary Pairs Based on Generalized Boolean Functions”,IEEE Signal Process.Lett.,vol.24,no.7,pp.987-990,Jul.2017.)。2018年，具有大ZCZ区的非周期二元Z互补序列对被构造(A.R.Adhikary,S.Majhi,Z.L.Liu,Y.L.Guan,“New Sets of Even-Length Binary Z-Complementary Pairs With Asymptotic ZCZ Ratio of3/4”,IEEE Signal Process.Lett.,vol.25,nno.7,pp.970-973,May 2018.)。
相比之下，非周期四相Z互补序列对的研究非常薄弱。2010年，非周期四相Z互补序列对的基本变换被研究(X.D.Li,P.Z.Fan,X.H.Tang,and L.Hao,“Quadriphase Z-Complementary Sequences”,IEICE Trans.on Fundamentals,vol.E93-A,no.11,pp.2251-2257,Nov.2010)。2016年，通过线性加权组合两个非周期二元或四相Z互补序列对，新的非周期四相Z互补序列对被构造(X.D.Li,W.H.Mow,and X.H.Niu,“New construction of Z-complementary pairs”,Electronics Letters,vol.52,no.8,pp.609-611,Apr.2016)。
总之，现有技术中对于非周期四相Z互补序列对的构造方法很少，且不能产生全部所需长度，构造过程较为复杂，实现过程较为困难等缺点。
发明内容
基于现有技术存在的问题，本发明的目的是提供一种结构简单、实现容易的非周期四相Z互补序列对的产生方法及装置。
本发明要提供一种非周期四相Z互补序列对的产生方法，可以将已知的非周期二元Z互补序列对转化为非周期四相Z互补序列对，所获得序列长度和ZCZ 区宽度各增大一倍，其非周期自相关函数在偶时移为二元序列对的二倍，在奇时移全部为零的特点。
本发明的一种通信系统中非周期四相Z互补序列对信号的生成方法，所述方法包括以下步骤：
S1、将一组零相关区宽度为Z的非周期二元Z互补序列对( a, b)输入至串并转换器中进行串并转换，从而将序列对( a, b)的各个序列元素依次排列；
S2、将串并转换后的每个序列元素对应输出至一个符号转换器中；
S3、符号转换器对输入的序列元素进行处理后，输出至相乘电路中；所述相乘电路产生三路输出；
S4、加法器将序列 a中每个序列元素的三路输出数据与序列 b中每个序列元素的三路输出数据进行交错叠加，产生非周期四相Z互补序列对的各个序列元素；
S5、采用并串转换器将非周期四相Z互补序列对的各个序列元素进行并串转换，从而输出非周期四相Z互补序列对( u, v)。
另外，基于本发明的方法，本发明还提出了一种通信系统中非周期四相Z互补序列对信号的生成装置，
所述装置包括时序控制电路以及由时序控制电路控制且顺次连接的非周期二元Z互补序列对数据库、2N个输出的串并转换器、2N个符号转换器、2N组相乘电路、4N个加法器、4N个输入的并串转换器和非周期四相Z互补序列对数据库；
所述时序控制电路用于控制串并转换器和并串转换器清零，以及控制其余单元顺次运作；
所述非周期二元Z互补序列对数据库用于产生长度为N的非周期二元Z互补序列对；
2N个输出的串并转换器按照序列元素排列次序，将非周期二元Z互补序列对的2N个序列元素拆分；
所述符号转换器用于转换串并转换器输出的符号；
所述相乘电路用于产生6N个序列元素；
所述加法器用于对非周期四相Z互补序列对的6N个序列元素进行交错叠加，形成4N个非周期四相Z互补序列对的序列元素；
4N个输入的并串转换器将非周期四相Z互补序列对的4N个序列元素进行并串转换，形成长度为2N的非周期四相Z互补序列对；
所述非周期四相Z互补序列对数据库用于存储长度为2N的非周期四相Z互补序列对。
本发明的有益效果：
本发明通过任意选取长度为N、零相关区宽度为Z的非周期二元Z互补序列对作为本发明的种子对，所获得的非周期四相Z互补序列对的非周期自相关函数之和在偶时移是种子对的两倍，在奇时移全部为零，并且零相关区为2Z。本发明可应用于信号处理、通信系统和大规模集成电路测试等。
附图说明
图1是本发明非周期四相Z互补序列对信号的生成方法的原理框图；
图2是本发明非周期四相Z互补序列对信号的生成方法中符号转换器的原理框图；
图3是本发明通信系统中非周期四相Z互补序列对信号的生成装置的一种电路结构原理图；
图4是本发明通信系统中非周期四相Z互补序列对信号的生成装置的另一种优选电路结构图；
图5是本发明通信系统中非周期四相Z互补序列对信号的生成装置的电路流程结构图；
图6是本发明通信系统中非周期四相Z互补序列对信号的生成装置的符号转换器的一种结构图；
图7是本发明通信系统中非周期四相Z互补序列对信号的生成装置的相乘电路的结构原理图；
图中，1、时序控制电路，2、非周期二元Z互补序列对数据库，3、串并转换器，4、四相符号产生电路，5、并串转换器，6、非周期四相Z互补序列对数据库。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
如图1所示，在一种可实现方式中，本发明的一种通信系统中非周期四相Z互补序列对信号的生成方法包括以下步骤：
S1、将一组零相关区宽度为Z的非周期二元Z互补序列对( a, b)输入至串并转换器中进行串并转换，从而将序列对( a, b)的各个序列元素依次排列；
S2、将串并转换后的每个序列元素对应输出至一个符号转换器中；
S3、符号转换器对输入的序列元素进行处理后，输出至相乘电路中；所述相乘电路产生三路输出；
S4、加法器将序列 a中每个序列元素的三路输出数据与序列 b中每个序列元素的三路输出数据进行交错叠加，产生非周期四相Z互补序列对的各个序列元素；
S5、采用并串转换器将非周期四相Z互补序列对的各个序列元素进行并串转换，从而输出非周期四相Z互补序列对( u, v)。
其中，步骤S1中，可以根据用户的指标，任意选取长度为N、零相关区宽度为Z的非周期二元Z互补序列对作为本发明的种子对，本实施例选择的非周 期二元Z互补序列对( a, b)中 a＝(a 0,a 1,a 2,Λ,a N-1)， b＝(b 0,b 1,b 2,Λ,b N-1)；非周期二元Z互补序列对的总长度为2N，N为正整数。
进一步的，所述符号转换器包括当输入的序列元素为“0”时，符号转换器的输出为1，当输入的序列元素为“1”时，符号转换器的输出为-1。
作为一种可选方式，符号转换器采用一种开关电路。
作为一种可选方式，所述相乘电路包括分别以第一乘法系数、第二乘法系数以及第三乘法系数对应的乘法电路形成的三路输出；其中，第一乘法系数与第二乘法系数之间的和为1，且第一乘法系数与第二乘法系数为共轭复数；第三乘法系数对应的输入为第三乘法系数对应的输出，且第三乘法系数为-1。
作为一个优选实施例，所述第一乘法系数为
Figure PCTCN2020102197-appb-000001
所述第二乘法系数为
Figure PCTCN2020102197-appb-000002
j 2＝-1。
作为一个优选实施例，步骤S4中交错叠加的优选过程包括将序列a的第i个序列元素的第一路输出与序列 b的第N-i-1个序列元素的第二路输出进行叠加，形成序列四相非周期四相Z互补序列 u的第2i个序列元素；将序列 a的第N-i-1个序列元素的第三路输出与序列 b的第i个序列元素的第一路输出进行叠加，形成序列四相非周期四相Z互补序列 u的第2i+1个序列元素；将序列 a的第i个序列元素的第一路输出与序列 b的第N-i-1个序列元素的第三路输出进行叠加，形成序列四相非周期四相Z互补序列 v的第2i个序列元素；将序列 a的第N-i-1个序列元素的第二路输出与序列 b的第i个序列元素的第一路输出进行叠加，形成序列四相非周期四相Z互补序列 v的第2i+1个序列元素；i＝(0,1,...,N-1)。
作为一种可实现方式，本实施例提供一种通信系统中非周期四相Z互补序列对信号的生成装置，如图3所示，所述生成装置包括时序控制电路1、非周期二元Z互补序列对数据库2、串并转换器3、四相符号产生电路4、并串转换器5和非周期四相Z互补序列对数据库6。
该装置中，时序控制电路1对串并转换器3和并串转换器5清零，然后控制电路单元2、3、4、5、6从左至右有序完成本单元工作。
时序控制电路1控制种子对( a, b)输入串并转换器3，串并转换器3的存储电路从上到下依次储存序列元素或码元a 0,a 1,a 2,Λ,a N-1,b 0,b 1,b 2,Λ,b N-1，串并转换器3共有2N路输出。
作为一种优选实施例，本实施例给出了优选的一种通信系统中非周期四相Z互补序列对信号的生成装置，如图4所示，所述装置包括时序控制电路以及由时序控制电路控制且顺次连接的非周期二元Z互补序列对数据库、2N个输出的串并转换器、2N个符号转换器、2N组相乘电路、4N个加法器、4N个输入的并串转换器和非周期四相Z互补序列对数据库。
所述时序控制电路用于控制串并转换器和并串转换器清零，以及控制其余单元顺次运作；
所述非周期二元Z互补序列对数据库用于产生长度为N的非周期二元Z互补序列对；
2N个输出的串并转换器按照序列元素排列次序，将非周期二元Z互补序列对的2N个序列元素拆分；
所述符号转换器用于转换串并转换器输出的符号；
所述相乘电路用于产生6N个序列元素；
所述加法器用于对非周期四相Z互补序列对的6N个序列元素进行交错叠加，形成4N个非周期四相Z互补序列对的序列元素；
4N个输入的并串转换器将非周期四相Z互补序列对的4N个序列元素进行并串转换，形成长度为2N的非周期四相Z互补序列对；
所述非周期四相Z互补序列对数据库用于存储长度为2N的非周期四相Z互补序列对。
作为一种可实现方式，如图5所示，在前2N个加法器中，第2i个加法器对前N个乘法电路中的第i个相乘电路的第一路输出与后N个乘法电路中的第N-i-1相乘电路的第二路输出进行叠加，形成非周期四相Z互补序列对的前2N个元素中的第2i个序列元素，第2i+1个加法器对前N个乘法电路中的第N-i-1个相乘电路的第三路输出与后N个乘法电路中的第i个相乘电路的第一路输出进行叠加，形成非周期四相Z互补序列对的前2N个元素中的第2i+1元素；在后2N个加法器中，第2i个加法器将前N个乘法电路中的第i个相乘电路的第一路输出与后N个乘法电路中的第N-i-1个相乘电路的第三路输出进行叠加，形成非周期四相Z互补序列对的后2N个元素中的第2i个序列元素，第2i+1个加法器将前N个乘法电路中的第N-i-1个乘法电路的第二路输出与后N个乘法电路中的第i个乘法电路的第一路输出进行叠加，形成非周期四相Z互补序列对的后2N个元素中的第2i+1个序列元素；i＝(0,1,...,N-1)；N表示非周期二元Z互补序列对的长度，且为正整数。
可选的，并串转换器的输入u 2i＝c i0+d N-1-i,1，u 2i+1＝d i0+c N-1-i,2，v 2i＝c i0+d N-1-i,2，v 2i+1＝d i0+c N-1-i,1(i＝0,1,2,Λ,N-1)；
作为一种可实现方式，如图5所示，所述符号转换器包括顺次连接的一个乘法器和一个加法器。
作为一种可实现方式，如图6所示，所述相乘电路包括三个乘法器，三个乘法器依次对应一路输出，从而形成三路输出；其中，第一乘法器的第一乘法系数与第二乘法器的第二乘法系数之间的和为1，且两个乘法系数为共轭复数；第三乘法器的输入为第二乘法器的输出，且第三乘法器的第三乘法系数为-1。
码元a i(i＝0,1,2,Λ,N-1)对应的相乘电路的第一路输出记为c i,0，第二路输出记为c i,1，第三路输出记为c i,2，码元b i(i＝0,1,2,Λ,N-1)对应的相乘电路的第一路输出记为d i,0，第二路输出记为d i,1，第三路输出记为d i,2，即，
Figure PCTCN2020102197-appb-000003
其中，j 2＝-1；
另外，利用加法器对上述码元进行交错叠加，从而产生u 2i＝c i0+d N-1-i,1，u 2i+1＝d i0+c N-1-i,2，v 2i＝c i0+d N-1-i,2，v 2i+1＝d i0+c N-1-i,1(i＝0,1,2,Λ,N-1)的值，分别作为并串转换器5的输入并储存于对应u k(k＝0,1,2Λ,2N-1)和v k(k＝0,1,2Λ,2N-1)。
进一步的，在时序控制电路1控制下，将前2N个并串转换器5输出的序列作为序列u，后2N个并串转换器输出的序列作为序列v，从而形成了序列对( u, v)，即本发明以种子对( a, b)产生的非周期四相Z互补序列对( u, v)，可将序列对送入非周期四相Z互补序列对数据库6储存。
在一个优选实施例中，本发明中在时序控制电路1控制下，生成装置的电路工作结束，或回到非周期二元Z互补序列对数据库2产生非周期二元Z互补序列对的过程，依照控制电路单元即非周期二元Z互补序列对数据库2、串并转换器3、四相符号产生电路4、并串转换器5和非周期四相Z互补序列对数据库6的过程，继续产生并存储所需的非周期四相Z互补序列对。
为了对本发明所产生的非周期四相Z互补序列对有效性进行说明，本发明给出以下推导过程，包括：
计算出各个码元对应的相乘电路的各路输出，如下：
Figure PCTCN2020102197-appb-000004
Figure PCTCN2020102197-appb-000005
因此，进一步得到：
Figure PCTCN2020102197-appb-000006
Figure PCTCN2020102197-appb-000007
Figure PCTCN2020102197-appb-000008
Figure PCTCN2020102197-appb-000009
记 a'＝(a N-1,a N-2,Λ,a 1,a 0)， b'＝(b N-1,b N-2,Λ,b 1,b 0)；
因此，有非周期相关函数：
Figure PCTCN2020102197-appb-000010
Figure PCTCN2020102197-appb-000011
Figure PCTCN2020102197-appb-000012
Figure PCTCN2020102197-appb-000013
Figure PCTCN2020102197-appb-000014
Figure PCTCN2020102197-appb-000015
于是，序列对( u, v)的非周期自相关函数为：
C u,u(2τ 0)＝C a,a(τ 0)+C b,b(τ 0)  (τ 0＝0,1,2,Λ,N-1)
C u,u(2τ 0+1)＝0  (τ 0＝0,1,2,Λ,N-1)
C v,v(2τ 0)＝C a,a(τ 0)+C b,b(τ 0)  (τ 0＝0,1,2,Λ,N-1)
C v,v(2τ 0+1)＝0  (τ 0＝0,1,2,Λ,N-1)
最后，得到
Figure PCTCN2020102197-appb-000016
明显地，当种子对( a, b)是长度为N、ZCZ宽度为Z的非周期二元Z互补序列对时，本发明产生的序列对( u, v)就是长度为2N、ZCZ宽度为2Z的非周期四相Z互补序列对。
为了便于理解，本实施例给出了一个具体的实例来说明。
取如下长度N＝18、ZCZ区宽度Z＝13的非周期二元Z互补序列对( a, b)作为种子对。
a＝[1，0，0，0，1，0，0，1，0，1，0，1，1，1，0，0，0，1]；
b＝[0，0，0，0，1，1，1，0，1，1，0，1，1，0，1，1，1，1]；
( a, b)有非周期自相关函数的和为：
C a,a(τ)+C b,b(τ)＝(36，0，0，0，0，0，0，0，0，0，0，0，0，4，-4，-4，-4，0)
根据本发明方法，产生的长度为N＝36非周期四相Z互补序列对( u, v)为
u＝[-1，1，j，j，j，j，j，j，-j，-j，j，-j，j，-j，-j，j，j，-j，-1，-1，1，1，-1，-1，-1，-1，-1，1，1，-1，1，-1，1，-1，-j，-j]
v＝[-j，j，1，1，1，1，1，1，-1，-1，1，-1，1，-1，-1，1，1，-1，-j，-j，j，j，-j，-j，-j，-j，-j，j，j，-j，j，-j，j，-j，-1，-1]
其非周期自相关函数和为：
C u,u(τ)+C v,v(τ)＝(72，0，0，0，0，0，0，0，0，0，0，0，0，0，0，0，0，0，0，0，0，0，0，0，0，0，8，0，-8，0，-8，0，-8，0，0，0)。
具有ZCZ区宽度为Z＝26。
可以理解的是，本发明中，序列对信号的生成方法与生成装置的部分特征可以相互引用，本发明为了节省篇幅则不再一一举例。
本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序可以存储于一计算机可读存储介质中，存储介质可以包括：ROM、RAM、磁盘或光盘等。
以上所举实施例，对本发明的目的、技术方案和优点进行了进一步的详细说明，所应理解的是，以上所举实施例仅为本发明的优选实施方式而已，并不用以限制本发明，凡在本发明的精神和原则之内对本发明所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

  1. 一种通信系统中非周期四相Z互补序列对信号的生成方法，其特征在于，所述方法包括以下步骤：
    S1、将一组零相关区宽度为Z的非周期二元Z互补序列对( a, b)输入至串并转换器中进行串并转换，从而将序列对( a, b)的各个序列元素依次排列；
    S2、将串并转换后的每个序列元素对应输出至一个符号转换器中；
    S3、符号转换器对输入的序列元素进行处理后，输出至相乘电路中；所述相乘电路产生三路输出；
    S4、加法器将序列 a中每个序列元素的三路输出数据与序列 b中每个序列元素的三路输出数据进行交错叠加，产生非周期四相Z互补序列对的各个序列元素；
    S5、采用并串转换器将非周期四相Z互补序列对的各个序列元素进行并串转换，从而输出非周期四相Z互补序列对( u, v)。
  2. 根据权利要求1所述的一种通信系统中非周期四相Z互补序列对信号的生成方法，其特征在于，所述符号转换器包括当输入的序列元素为“0”时，符号转换器的输出为1，当输入的序列元素为“1”时，符号转换器的输出为-1。
  3. 根据权利要求1所述的一种通信系统中非周期四相Z互补序列对信号的生成方法，其特征在于，所述相乘电路包括分别以第一乘法系数、第二乘法系数以及第三乘法系数对应的乘法电路形成的三路输出；其中，第一乘法系数与第二乘法系数之间的和为1，且第一乘法系数与第二乘法系数为共轭复数；第三乘法系数对应的输入为第三乘法系数对应的输出，且第三乘法系数为-1。
  4. 根据权利要求3所述的一种通信系统中非周期四相Z互补序列对信号的生成方法，其特征在于，所述第一乘法系数为
    Figure PCTCN2020102197-appb-100001
    所述第二乘法系数为
    Figure PCTCN2020102197-appb-100002
    j 2＝-1。
  5. 根据权利要求1所述的一种通信系统中非周期四相Z互补序列对信号的生成方法，其特征在于，所述步骤S4包括将序列 a的第i个序列元素的第一路输出与序列 b的第N-i-1个序列元素的第二路输出进行叠加，形成序列四相非周期四相Z互补序列 u的第2i个序列元素；将序列 a的第N-i-1个序列元素的第三路输出与序列 b的第i个序列元素的第一路输出进行叠加，形成序列四相非周期四相Z互补序列 u的第2i+1个序列元素；将序列 a的第i个序列元素的第一路输出与序列 b的第N-i-1个序列元素的第三路输出进行叠加，形成序列四相非周期四相Z互补序列 v的第2i个序列元素；将序列 a的第N-i-1个序列元素的第二路输出与序列 b的第i个序列元素的第一路输出进行叠加，形成序列四相非周期四相Z互补序列 v的第2i+1个序列元素；i＝(0,1,...,N-1)；N表示非周期二元Z互补序列对的长度，且为正整数。
  6. 一种通信系统中非周期四相Z互补序列对信号的生成装置，其特征在于，所述装置包括时序控制电路以及由时序控制电路控制且顺次连接的非周期二元Z互补序列对数据库、2N个输出的个串并转换器、2N个符号转换器、2N组相乘电路、4N个加法器、4N个输入的并串转换器和非周期四相Z互补序列对数据库；
    所述时序控制电路用于控制串并转换器和并串转换器清零，以及控制其余单元顺次运作；
    所述非周期二元Z互补序列对数据库用于产生长度为N的非周期二元Z互补序列对；
    2N个输出的串并转换器按照序列元素排列次序，将非周期二元Z互补序列对的2N个序列元素拆分；
    所述符号转换器用于转换串并转换器输出的符号；
    所述相乘电路用于产生6N个序列元素；
    所述加法器用于对非周期四相Z互补序列对的6N个序列元素进行交错叠加，形成4N个非周期四相Z互补序列对的序列元素；
    4N个输入的并串转换器将非周期四相Z互补序列对的4N个序列元素进行并串转换，形成长度为2N的非周期四相Z互补序列对；
    所述非周期四相Z互补序列对数据库用于存储长度为2N的非周期四相Z互补序列对。
  7. 根据权利要求6所述的一种通信系统中非周期四相Z互补序列对信号的生成装置，其特征在于，所述符号转换器包括顺次连接的一个乘法器和一个加法器。
  8. 根据权利要求6所述的一种通信系统中非周期四相Z互补序列对信号的生成装置，其特征在于，所述相乘电路包括三个乘法器，三个乘法器依次对应一路输出，从而形成三路输出；其中，第一乘法器的第一乘法系数与第二乘法器的第二乘法系数之间的和为1，且两个乘法系数为共轭复数；第三乘法器的输入为第二乘法器的输出，且第三乘法器的第三乘法系数为-1。
  9. 根据权利要求6所述的一种通信系统中非周期四相Z互补序列对信号的生成装置，其特征在于，第2i个加法器对前N个乘法电路中的第i个相乘电路的第一路输出与后N个乘法电路中的第N-i-1相乘电路的第二路输出进行叠加，形成非周期四相Z互补序列对的前2N个元素中的第2i个序列元素，第2i+1个加法器对前N个乘法电路中的第N-i-1个相乘电路的第三路输出与后N个乘法电路中的第i个相乘电路的第一路输出进行叠加，形成非周期四相Z互补序列对的前2N个元素中的第2i+1元素；在后2N个加法器中，第2i个加法器将前N个乘法电路中的第i个相乘电路的第一路输出与后N个乘法电路中的第N-i-1个相乘电路的第三路输出进行叠加，形成非周期四相Z互补序列对的后2N个元素中的第2i个序列元素，第2i+1个加法器将前N个乘法电路中的第N-i-1个乘法电路的第二路输出与后N个乘法电路中的第i个乘法电路的第一路输出进行叠 加，形成非周期四相Z互补序列对的后2N个元素中的第2i+1个序列元素；i＝(0,1,...,N-1)；N表示非周期二元Z互补序列对的长度，且为正整数。
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