WO2021044701A1 - 表示装置 - Google Patents

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WO2021044701A1
WO2021044701A1 PCT/JP2020/023637 JP2020023637W WO2021044701A1 WO 2021044701 A1 WO2021044701 A1 WO 2021044701A1 JP 2020023637 W JP2020023637 W JP 2020023637W WO 2021044701 A1 WO2021044701 A1 WO 2021044701A1
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WO
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signal
scanning
line selection
selection circuit
pixel
Prior art date
Application number
PCT/JP2020/023637
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English (en)
French (fr)
Inventor
隆太郎 二藤部
Original Assignee
株式会社ジャパンディスプレイ
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Publication date
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    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals

Definitions

  • the present invention relates to a display device.
  • Patent Document 1 discloses an image processing device and a control method of the image processing device on the premise that a non-interlaced video signal is displayed in an interlaced manner (see, for example, Patent Document 1).
  • the frame rate is higher than the normal 60 fps (frames per second) (for example, 90 fps or 120 fps).
  • the usage rate of content that requires display on smartphones is increasing, there is a problem that the power consumption of the panel increases as the frame rate increases.
  • An object of the present invention is to provide a display device capable of suppressing an increase in panel power consumption due to an increase in frame rate.
  • the display device includes a plurality of pixels arranged in a matrix in the display area, scanning lines connected to the pixels arranged in the row direction in the display area, and a scanning line to which a scanning signal is supplied.
  • the scanning signals are supplied to the signal lines connected to the pixels arranged in the column direction in the display area and to which the pixel signals are supplied, and the scanning lines in the odd rows via the first scanning line selection circuit, and the scanning signals in the even rows are supplied. Controls the gate driver that supplies the scanning signal to the scanning line via the second scanning line selection circuit, the signal line selection circuit that supplies the pixel signal to the selected signal line, the gate driver, and the signal line selection circuit.
  • the first scanning line selection circuit and the second scanning line selection circuit alternate every one horizontal cycle.
  • the first scanning line selection circuit sends the scanning signal to the scanning lines in the odd rows.
  • the second scanning line selection circuit stops supplying the scanning signal to the scanning lines in an even column, and in an even frame, the first scanning line selection circuit supplies the scanning lines in an odd number of rows. The supply of the scanning signal is stopped, and the second scanning line selection circuit supplies the scanning signal to the scanning lines in an even row.
  • the display device includes a plurality of pixels arranged in a matrix in the display area, scanning lines connected to the pixels arranged in the row direction in the display area, and a scanning line to which a scanning signal is supplied.
  • a first gate driver that supplies the scanning signals to the signal lines connected to the pixels arranged in the column direction in the display area and to which the pixel signals are supplied and the scanning lines in the odd rows via the first scanning line selection circuit.
  • a second gate driver that supplies the scanning signal to the scanning lines of even rows via the second scanning line selection circuit, a signal line selection circuit that supplies the pixel signal to the selected signal line, and the first gate.
  • a driver, a second gate driver, and a display control circuit for controlling the signal line selection circuit are provided, and the display control circuit includes the first scanning line selection circuit and the display control circuit when performing a display operation in a non-interlaced manner.
  • the second scanning line selection circuit alternately supplies the scanning signals to the scanning lines in the even and odd rows every one horizontal cycle, and when the display operation is performed by the interlacing method, the first scanning line is used in the odd frame.
  • the scan line selection circuit supplies the scan signal to the scan lines in the odd rows
  • the second scan line selection circuit stops the supply of the scan signal to the scan lines in the even columns, and in the even frame
  • the first scanning line selection circuit stops supplying the scanning signal to the scanning lines in an odd row
  • the second scanning line selection circuit supplies the scanning signal to the scanning lines in an even column.
  • FIG. 1 is a diagram showing an example of a block configuration of a display device according to the first embodiment.
  • FIG. 2A is a schematic first schematic view showing an example of a gate driver.
  • FIG. 2B is a second schematic schematic diagram showing an example of a gate driver.
  • FIG. 3 is a schematic schematic diagram showing an example of a signal line selection circuit.
  • FIG. 4 is a schematic schematic diagram showing an example of a source amplifier and a polarity inversion circuit in a display control circuit.
  • FIG. 5 is a schematic schematic diagram showing an example of a source amplifier and a polarity inversion circuit in a display control circuit.
  • FIG. 6 is a diagram showing an example of a timing chart when the display device according to the first embodiment is driven in a non-interlaced manner.
  • FIG. 1 is a diagram showing an example of a block configuration of a display device according to the first embodiment.
  • FIG. 2A is a schematic first schematic view showing an example of a gate driver.
  • FIG. 7 is a diagram showing a first example of a timing chart at the time of interlaced driving of the display device according to the first embodiment.
  • FIG. 8 is a diagram showing a second example of a timing chart at the time of interlaced driving of the display device according to the first embodiment.
  • FIG. 9A is a diagram showing the polarity of the pixel signal written to each pixel in the n frames of the timing chart shown in FIG.
  • FIG. 9B is a diagram showing the polarity of the pixel signal written to each pixel in the n + 1 frame of the timing chart shown in FIG.
  • FIG. 9C is a diagram showing the polarity of the pixel signal written to each pixel in the n + 2 frame of the timing chart shown in FIG.
  • FIG. 9A is a diagram showing the polarity of the pixel signal written to each pixel in the n frames of the timing chart shown in FIG.
  • FIG. 9B is a diagram showing the polarity of the pixel signal written to each pixel in
  • FIG. 9D is a diagram showing the polarity of the pixel signal written to each pixel in the n + 3 frame of the timing chart shown in FIG.
  • FIG. 10A is a diagram showing the polarity of the pixel signal written to each pixel in the n frames of the timing chart shown in FIG. 7.
  • FIG. 10B is a diagram showing the polarity of the pixel signal written to each pixel in the n + 1 frame of the timing chart shown in FIG. 7.
  • FIG. 10C is a diagram showing the polarity of the pixel signal written to each pixel in the n + 2 frame of the timing chart shown in FIG. 7.
  • FIG. 10D is a diagram showing the polarity of the pixel signal written to each pixel in the n + 3 frame of the timing chart shown in FIG. 7.
  • FIG. 10A is a diagram showing the polarity of the pixel signal written to each pixel in the n frames of the timing chart shown in FIG. 7.
  • FIG. 10B is a diagram showing the polarity
  • FIG. 11A is a diagram showing the polarity of the pixel signal written to each pixel in the n frames of the timing chart shown in FIG.
  • FIG. 11B is a diagram showing the polarity of the pixel signal written to each pixel in the n + 1 frame of the timing chart shown in FIG.
  • FIG. 11C is a diagram showing the polarity of the pixel signal written to each pixel in the n + 2 frame of the timing chart shown in FIG.
  • FIG. 11D is a diagram showing the polarity of the pixel signal written to each pixel in the n + 3 frame of the timing chart shown in FIG.
  • FIG. 12 is a diagram showing an example of the block configuration of the display device according to the second embodiment.
  • FIG. 13A is a schematic first schematic view showing an example of the first gate driver and the second gate driver.
  • FIG. 13B is a second schematic schematic view showing an example of the first gate driver and the second gate driver.
  • FIG. 14 is a diagram showing an example of a timing chart when the display device according to the second embodiment is driven in a non-interlaced manner.
  • FIG. 15 is a diagram showing an example of a timing chart at the time of interlaced driving of the display device according to the second embodiment.
  • FIG. 16 is a schematic schematic diagram showing an example of an image processing circuit, a flag generation circuit, and a buffer memory in the display control circuit according to the third embodiment.
  • FIG. 17 is a diagram showing an example of drive switching timing of the display device according to the third embodiment.
  • FIG. 18 is a diagram showing an example of drive switching timing of the display device according to the modified example of the third embodiment.
  • FIG. 19 is a schematic schematic diagram showing an example of an image processing circuit, a flag generation circuit, and a buffer memory in the display control circuit according to the fourth embodiment.
  • FIG. 20 is a diagram showing an example of drive switching timing of the display device according to the fourth embodiment.
  • FIG. 21 is a diagram showing an example of drive switching timing of the display device according to the modified example of the fourth embodiment.
  • FIG. 22 is a diagram showing a timing chart of the display device according to the fifth embodiment at the time of interlaced driving.
  • FIG. 1 is a diagram showing an example of a schematic configuration of a display device according to the first embodiment.
  • the display device 1 according to the present embodiment includes a display area 21 and a driver IC 3 (display control circuit 24) on the first substrate 11.
  • the first substrate 11 is an insulating substrate, for example, a glass substrate, a resin substrate, or the like.
  • the driver IC 3 arranged on the display device 1 is connected to the control device 2 via a relay board 12 composed of, for example, a flexible printed circuit board (FPC).
  • FPC flexible printed circuit board
  • the control device 2 is configured to include, for example, a storage device such as a CPU (Central Processing Unit) and a memory, and various functions in the display device 1 can be realized by executing a program using these hardware resources. ..
  • the control device 2 controls the image to be displayed on the display device 1 so that the driver IC 3 can handle it as information on the image input gradation according to the execution result of the program.
  • the display device 1 may be, for example, a liquid crystal display device using a liquid crystal display element as the display element. Further, the display device 1 is not limited to the liquid crystal display device, and may be, for example, an organic EL display using an organic light emitting diode (OLED: Organic Light Emitting Diode) as a display element. Further, the display device 1 may be an inorganic EL display using an inorganic light emitting diode (micro LED) as a display element. Further, the display device 1 may be an electrophoretic display (EPD: Electrophoretic Display).
  • the display device 1 may be, for example, a display device with a touch detection function in which a capacitance type touch sensor is integrated. Integrating a capacitive touch sensor built into the display device 1 means, for example, that some members such as a display substrate and electrodes and a part of a substrate and electrodes used as a touch sensor are integrated. Including also serving as a member.
  • the display device 1 may be a so-called on-cell type display device with a touch detection function, which is equipped with, for example, a capacitance type touch sensor. The present disclosure is not limited by the aspect of the display device 1.
  • the display device 1 adopts a column inversion drive system.
  • the display device 1 includes a display area 21, a gate driver 22, a signal line selection circuit 23, and a display control circuit 24.
  • the display control circuit 24 controls the screen display in the display area 21 by controlling the gate driver 22 and the signal line selection circuit 23.
  • the display control circuit 24 is connected to the control device 2 and receives the video signal Source and various control signals CTRL from the control device 2. Further, the display control circuit 24 has a function as an interface (I / F) and a timing generator between the signal line selection circuit 23 and the control device 2.
  • the display control device 24 is included in the driver IC 3 arranged on the first substrate 11. Further, the gate driver 22 and the signal line selection circuit 23 are formed on the first substrate 11. At least one of the gate driver 22 and the signal line selection circuit 23 may be included in the driver IC3. Further, the driver IC 3 including the display control circuit 24 may not be arranged on the first substrate 11, but may be arranged on the relay board 12 connected to the first substrate 11.
  • the display area 21 has a matrix structure in which a plurality of pixel Pix are arranged in M rows ⁇ N columns.
  • the row means a pixel row having N pixel Pix arranged in one direction.
  • the column means a pixel column having M pixel Pix arranged in a direction orthogonal to or intersecting the direction in which the rows are arranged.
  • the pixel Pix includes, for example, a red pixel for displaying red (pixel PixR), a green pixel for displaying green (pixel PixG), and a blue pixel for displaying blue (pixel PixB).
  • pixel PixR red pixel for displaying red
  • pixel PixG green pixel for displaying green
  • pixel PixB blue pixel for displaying blue
  • the pixel arrangement is not limited to this.
  • white pixels (pixel PixW) for displaying white may be arranged, or an oblique stripe array having a predetermined angle with respect to the column direction or the row direction or a different color may be displayed. It may be an array in which a plurality of pixel groups are periodically arranged in both the row direction and the column direction.
  • a scanning line SCL is wired for each row and a signal line DTL is wired for each column in an array of M rows and N columns of pixel Pix.
  • Scanning signals Vscan (1, 2, 3, 4, ..., M-1, M) are sequentially supplied from the gate driver 22 to each scanning line SCL.
  • Pixel signals Vpix (1, 2, 3, 4, 5, 6, ..., N) are supplied to each signal line DTL from the signal line selection circuit 23, respectively.
  • the pixel Pix has a switch element such as a transistor. The gate of the switch element arranged on the pixel Pix is connected to the scanning line SCL, and the source of the switch element is connected to the signal line DTL.
  • the scanning signal Vscan (1, 2, 3, 4, ..., M-1, M) is supplied to the gate of the switch element constituting each pixel Pix.
  • the pixel signal Vpix (1,2,3,4,5,6, ..., N) is supplied to the source of the switch element constituting each pixel Pix.
  • the gate driver 22 includes a shift register 221, a first scan line selection circuit 222-1, and a second scan line selection circuit 222-2.
  • the shift register 221 sequentially supplies the scanning signal Vscan (1, 2, 3, ..., M-) to the scanning line SCL based on the synchronization signals such as the start pulse STV and the shift clock CKV output from the display control circuit 24. It is a circuit that generates 1, M).
  • the first scanning line selection circuit 222-1 and the second scanning line selection circuit 222-2 are circuits that are turned on and off based on the scanning line selection signals ENB1 and ENB2 output from the display control circuit 24.
  • the first scan line selection circuit 222-1 is a circuit that selectively outputs the scan signal Vscan to the scan line SCL of odd-numbered lines based on the scan line selection signal ENB1.
  • the second scanning line selection circuit 222-2 is a circuit that selectively outputs the scanning signal Vscan to the even-numbered scanning lines SCL based on the scanning line selection signal ENB2.
  • the first scanning line selection circuit 222-1 and the second scanning line selection circuit 222-2 can be composed of, for example, switch elements provided on the first substrate 11. FIG.
  • FIG. 2A shows an example in which the first scanning line selection circuit 222-1 is turned on and the second scanning line selection circuit 222-2 is turned off.
  • FIG. 2B shows an example in which the first scanning line selection circuit 222-1 is turned off.
  • An example is shown in which the second scanning line selection circuit 222-2 is turned off and controlled on.
  • FIG. 4 is a schematic schematic diagram showing an example of a signal line selection circuit.
  • the display device 1 is a striped array display device that employs a column inversion drive method. That is, the pixel signals Vpix1 (R1), Vpix3 (B1), Vpix5 (G2) and the pixel signals Vpix2 (G1), Vpix4 (R2), Vpix6 (B2) are signals whose polarities are reversed from each other.
  • the odd-numbered pixel group PB1 includes pixel PixR1, pixel PixG1, and pixel PixB1
  • the even-numbered pixel group PB2 includes pixel PixR2
  • Pixel PixG2 and pixel PixB2 are included.
  • the display control circuit 24 corresponds to the video signal Source from the control device 2 to the pixel PixR1 of the odd-numbered pixel group PB1, the pixel PixG2 of the even-numbered pixel group PB2, and the pixel PixB1 of the odd-numbered pixel group PB1.
  • the pixel signal Vpix is converted into an image signal Vsig1 (R1, G2, B1) that has been time-divided and multiplexed and output. Further, the display control circuit 24 applies the video signal Source from the control device 2 to each of the pixel PixR2 of the even-numbered pixel group PB2, the pixel PixG1 of the odd-numbered pixel group PB1, and the pixel PixB2 of the even-numbered pixel group PB2. The corresponding pixel signal Vpix is converted into an image signal Vsig2 (R2, G1, B2) that has been time-divided and multiplexed and output.
  • the signal line selection circuit 23 is a circuit that turns on and off based on the signal line selection control signals ASW (R), ASW (G), and ASW (B) output from the display control circuit 24. In other words, the signal line selection circuit 23 selects and selects the signal line DTL connected to the display control circuit 24 based on the signal line selection control signals ASW (R), ASW (G), and ASW (B). This is a circuit that supplies the pixel signal Vpix to the signal line DTL.
  • the signal line selection circuit 23 can be composed of, for example, a switch element provided on the first substrate 11. FIG.
  • FIG. 4 shows the pixel signals Vpix1 (R1) and Vpix1 (R1) arranged in time division on the image signal Vsig1 (R1, G2, B1) and the image signal Vsig2 (R2, G1, B2) by the signal line selection control signal ASW (R).
  • An example in which the pixel signal Vpix4 (R2) is output is shown.
  • the display control circuit 24 includes a buffer amplifier 241 and an inverting buffer amplifier 242 as source amplifiers. Further, the display control circuit 24 includes switches SW1, SW2, SW3, and SW4 as polarity reversal circuits.
  • the switches SW1, SW2, SW3, and SW4 switch the input / output of the buffer amplifier 241 and the inverting buffer amplifier 242 based on the polarity switching signal Pol_SW generated in the display control circuit 24.
  • the image signal Vsig1 (R1, G2, B1) is output via the buffer amplifier 241 and the image signal Vsig2 (R2, G1, B2) is output with the polarity reversed by passing through the inverting buffer amplifier 242.
  • An example is shown.
  • the image signal Vsig2 (R2, G1, B2) is output via the buffer amplifier 241 and the image signal Vsig1 (R1, G2, B1) is output with the polarity reversed by passing through the inverting buffer amplifier 242.
  • An example is shown.
  • FIG. 6 is a diagram showing an example of a timing chart when the display device according to the first embodiment is driven in a non-interlaced manner.
  • FIG. 7 is a diagram showing a first example of a timing chart at the time of interlaced driving of the display device according to the first embodiment.
  • FIG. 8 is a diagram showing a second example of a timing chart at the time of interlaced driving of the display device according to the first embodiment.
  • the symbols “+” and “ ⁇ ” shown in each pixel signal Vpix indicate the polarity of each pixel signal Vpix.
  • each pixel signal Vpix that is not written to each pixel Pix in the frame is grayed out.
  • the display device 1 performs a display operation in a non-interlaced manner at a first frame rate (for example, 60 fps), and an interlaced scheme at a second frame rate (for example, 120 fps) higher than the first frame rate. Display operation with.
  • the display control circuit 24 uses the scanning line selection signals ENB1 and ENB2 to alternately perform the first scanning line selection circuit 222- On / off control of the 1st and 2nd scanning line selection circuits 222-2 is performed. That is, when the scan signal Vscan (1, 3, ..., M-1) is supplied to the scan lines SCL of the odd-numbered lines, the first scan line selection circuit 222-1 is turned on as shown in FIG. 3A. It controls and turns off the second scanning line selection circuit 222-2. Further, when the scanning signal Vscan (2, 4, ..., M) is supplied to the even-numbered scanning lines SCL, the first scanning line selection circuit 222-1 is off-controlled as shown in FIG. 3B. The second scanning line selection circuit 222-2 is turned on and controlled.
  • FIG. 9A is a diagram showing the polarity of the pixel signal written to each pixel in the n frames of the timing chart shown in FIG.
  • FIG. 9B is a diagram showing the polarity of the pixel signal written to each pixel in the n + 1 frame of the timing chart shown in FIG.
  • FIG. 9C is a diagram showing the polarity of the pixel signal written to each pixel in the n + 2 frame of the timing chart shown in FIG.
  • FIG. 9D is a diagram showing the polarity of the pixel signal written to each pixel in the n + 3 frame of the timing chart shown in FIG.
  • FIGS. 9A is a diagram showing the polarity of the pixel signal written to each pixel in the n frames of the timing chart shown in FIG.
  • FIG. 9B is a diagram showing the polarity of the pixel signal written to each pixel in the n + 1 frame of the timing chart shown in FIG.
  • FIG. 9C is a diagram showing the polarity of the pixel
  • the polarity switching signal Pol_SW shown in FIG. 5 is inverted for each frame.
  • the display operation is performed in a non-interlaced system by the column inversion drive system in which the polarity of is reversed.
  • the display control circuit 24 when the display operation is performed by the interlace method, the display control circuit 24 always turns off the second scanning line selection circuit 222-2 in odd-numbered frames (n frames, n + 2 frames).
  • the first scanning line selection circuit 222-1 In the even frame (n + 1 frame, n + 3 frame), the first scanning line selection circuit 222-1 is always off-controlled. That is, in the odd-numbered frame, the scanning signal Vscan (1,3, ..., M-1) is supplied only to the scanning line SCL of the odd-numbered line, and in the even-numbered frame, the scanning signal Vscan (1,3, ..., M-1) is supplied only to the scanning line SCL of the even-numbered line. 2,4, ..., M) is supplied.
  • FIG. 10A is a diagram showing the polarity of the pixel signal written to each pixel in the n frames of the timing chart shown in FIG. 7.
  • FIG. 10B is a diagram showing the polarity of the pixel signal written to each pixel in the n + 1 frame of the timing chart shown in FIG. 7.
  • FIG. 10C is a diagram showing the polarity of the pixel signal written to each pixel in the n + 2 frame of the timing chart shown in FIG. 7.
  • FIG. 10D is a diagram showing the polarity of the pixel signal written to each pixel in the n + 3 frame of the timing chart shown in FIG. 7.
  • FIGS. 10A is a diagram showing the polarity of the pixel signal written to each pixel in the n frames of the timing chart shown in FIG. 7.
  • FIG. 10B is a diagram showing the polarity of the pixel signal written to each pixel in the n + 1 frame of the timing chart shown in FIG. 7.
  • FIG. 10C is a diagram showing the
  • the “+” and “ ⁇ ” symbols shown in the grayed-out pixel Pix are the pixel signal Vpix (written and held in each pixel Pix in the previous frame, respectively).
  • the polarities of 1, 2, 3, 4, 5, 6, ..., N) are shown.
  • FIG. 11A is a diagram showing the polarity of the pixel signal written to each pixel in the n frames of the timing chart shown in FIG.
  • FIG. 11B is a diagram showing the polarity of the pixel signal written to each pixel in the n + 1 frame of the timing chart shown in FIG.
  • FIG. 11C is a diagram showing the polarity of the pixel signal written to each pixel in the n + 2 frame of the timing chart shown in FIG.
  • FIG. 11D is a diagram showing the polarity of the pixel signal written to each pixel in the n + 3 frame of the timing chart shown in FIG.
  • the display device 1 alternately performs the first scanning line selection circuit 222-1 and the second scanning line selection circuit every one horizontal cycle when the display operation is performed by the non-interlaced method.
  • the on / off control of 222-2 is performed and the display operation is performed by the interlace method
  • the second scanning line selection circuit 222-2 is constantly turned off in an odd frame
  • the first scanning line is alternately selected every one horizontal cycle.
  • the on / off control of the circuit 222-1 is performed, the first scanning line selection circuit 222-1 is constantly turned off in an even frame, and the second scanning line selection circuit 222-2 is alternately turned on / off every one horizontal cycle. ..
  • the display operation is performed by the non-interlaced method
  • the display operation is performed by the column inversion drive method in which the polarity of the pixel signal Vpix is inverted for each frame
  • the display operation is performed by the interlaced method
  • the pixels are displayed every two frames.
  • the display operation is performed by the column inversion drive method in which the polarity of the signal Vpix is inverted.
  • FIG. 12 is a diagram showing an example of the block configuration of the display device according to the second embodiment.
  • the configurations having the same functions as those of the first embodiment are designated by the same reference numerals and the description thereof will be omitted, and the display device 1a of the second embodiment will be mainly described with respect to the differences from the first embodiment.
  • the display device 1a includes a first gate driver 22-1 and a second gate driver 22-2 on two opposite sides of the display area 21 on the first substrate 11. It is a composition.
  • An odd-numbered line scanning line SCL is connected to the first gate driver 22-1.
  • An even-numbered scan line SCL is connected to the second gate driver 22-2.
  • the first gate driver 22-1 includes a first shift register 221-1 and a first scanning line selection circuit 222-1.
  • the second gate driver 22-2 includes a second shift register 221-2 and a second scanning line selection circuit 222-2.
  • the first shift register 221-1 sequentially supplies scanning signals Vscan (1,3, ⁇ ) to odd-numbered scanning lines SCL based on synchronization signals such as start pulse STV1 and shift clock CKV1 output from the display control circuit 24a. ..., A circuit that generates M-1).
  • the second shift register 221-2 sequentially supplies scanning signals Vscan (2, 4, 7) To even-numbered scanning lines SCL based on synchronization signals such as start pulse STV2 and shift clock CKV2 output from the display control circuit 24a. ⁇ ⁇ , It is a circuit that generates M).
  • the first scanning line selection circuit 222-1 is a circuit that turns on and off based on the scanning line selection signal ENB1 output from the display control circuit 24a.
  • the second scanning line selection circuit 222-2 is a circuit that turns on and off based on the scanning line selection signal ENB2 output from the display control circuit 24a.
  • the first scanning line selection circuit 222-1 and the second scanning line selection circuit 222-2 can be composed of, for example, switch elements provided on the first substrate 11.
  • FIG. 13A shows an example in which the first scanning line selection circuit 222-1 is turned on and the second scanning line selection circuit 222-2 is turned off.
  • FIG. 13B shows an example in which the first scanning line selection circuit 222-1 is turned off.
  • An example is shown in which the second scanning line selection circuit 222-2 is turned off and controlled on.
  • FIG. 14 is a diagram showing an example of a timing chart when the display device according to the second embodiment is driven in a non-interlaced manner.
  • FIG. 15 is a diagram showing an example of a timing chart at the time of interlaced driving of the display device according to the second embodiment.
  • the display device 1a similarly to the first embodiment, performs a display operation in a non-interlaced manner at the first frame rate (for example, 60 fps), and has a second frame rate higher than the first frame rate (for example, 60 fps). For example, at 120 fps), the display operation is performed in an interlaced manner.
  • the first frame rate for example, 60 fps
  • the second frame rate higher than the first frame rate
  • the display control circuit 24a alternately receives the scanning line selection signals ENB1 and ENB2 every one horizontal cycle in the first scanning line selection circuit 2222-.
  • On / off control of the 1st and 2nd scanning line selection circuits 222-2 is performed. That is, when the scan signal Vscan (1, 3, ..., M-1) is supplied to the scan lines SCL of the odd-numbered lines, the first scan line selection circuit 222-1 is turned on as shown in FIG. 13A. It controls and turns off the second scanning line selection circuit 222-2. Further, when the scanning signal Vscan (2, 4, ..., M) is supplied to the even-numbered scanning lines SCL, the first scanning line selection circuit 222-1 is off-controlled as shown in FIG. 13B. The second scanning line selection circuit 222-2 is turned on and controlled.
  • the polarity switching signal Pol_SW is inverted every frame as shown in FIG.
  • the polarity of the pixel signal Vpix (1,2,3,4,5,6, ..., N) written to each pixel Pix is inverted for each frame, and the column inversion drive method is used for non-interlaced display. The operation is performed.
  • the display control circuit 24 constantly turns off the second scanning line selection circuit 222-2 in odd-numbered frames (n frames, n + 2 frames).
  • the first scanning line selection circuit 222-1 is always off-controlled. That is, in the odd-numbered frame, the scanning signal Vscan (1,3, ..., M-1) is supplied only to the scanning line SCL of the odd-numbered line, and in the even-numbered frame, the scanning signal Vscan (1,3, ..., M-1) is supplied only to the scanning line SCL of the even-numbered line. 2,4, ..., M) is supplied.
  • FIG. 11A The polarity of the pixel signal written to each pixel in the n-frame of the timing chart shown in FIG. 15 is shown in FIG. 11A as in FIG. Further, the polarity of the pixel signal written to each pixel in the n + 1 frame of the timing chart shown in FIG. 15 is shown in FIG. 11B as in FIG. Further, the polarity of the pixel signal written to each pixel in the n + 2 frame of the timing chart shown in FIG. 15 is shown in FIG. 11C as in FIG. Further, the polarity of the pixel signal written to each pixel in the n + 3 frame of the timing chart shown in FIG. 15 is shown in FIG. 11D as in FIG.
  • the polarity switching signal Pol_SW shown in FIG. 5 is inverted every two frames.
  • the polarity of the pixel signal Vpix (1,2,3,4,5,6, ..., N) written to each pixel Pix is inverted every two frames, and the column inversion drive method is used for interlaced display. The operation is performed.
  • the first gate driver 22-1 that supplies the scanning signal Vscan (1, 3, ..., M-1) to the scanning line SCL of the odd-numbered lines and the scanning line SCL of the even-numbered lines
  • a second gate driver 22-2 for supplying a scanning signal Vscan (2, 4, ..., M) is provided independently of the above. Therefore, in the odd frame (n frame, n + 2 frame shown in FIG. 15) for supplying the scanning signal Vscan (1,3, ..., M-1) to the scanning line SCL of the odd line, the second gate driver 22- 2 can be stopped. Further, in the even frame (n + 1 frame, n + 3 frame shown in FIG.
  • the first gate driver 22-1 for supplying the scan signal Vscan (2, 4, ..., M) to the scan line SCL of the even line, the first gate driver 22-1 is stopped. I can let you. As a result, it is possible to suppress an increase in power consumption of the panel due to a higher frame rate than in the first embodiment.
  • a display device 1a capable of suppressing an increase in panel power consumption due to an increase in frame rate.
  • FIG. 16 is a schematic schematic diagram showing an example of an image processing circuit, a flag generation circuit, and a buffer memory in the display control circuit according to the third embodiment.
  • FIG. 17 is a diagram showing an example of drive switching timing of the display device according to the third embodiment.
  • the configurations having the same functions as those of the first and second embodiments are designated by the same reference numerals and the description thereof will be omitted, and the display device of the third embodiment will be described focusing on the differences from the first and second embodiments.
  • the display control circuits 24 and 24a described in the first and second embodiments include a flag generation circuit 244 that detects the frame rate change signal FCC from the control device 2 and generates the frame rate change flag FCF.
  • a flag generation circuit 244 that detects the frame rate change signal FCC from the control device 2 and generates the frame rate change flag FCF. An example is shown.
  • the image processing circuit 243 performs a process of switching from the display operation in the interlaced method to the display operation in the non-interlaced method based on the frame rate change flag FCF.
  • FIG. 16 illustrates a configuration in which image data for one frame is held in the buffer memory 245 and an image signal Vsig delayed by one frame with respect to the video signal Source is output.
  • the image data held in the buffer memory 245 may be in the mode of the video signal Source or in the mode of the image signal Vsig. Alternatively, it may be an aspect of intermediate data in image processing.
  • the mode of the image data stored in the buffer memory 245 is not limited.
  • the flag generation circuit 244 detects the frame rate change signal FCC from the control device 2 during the display operation in the interlaced system, and generates the frame rate change flag FCF.
  • FIG. 17 shows an example in which the flag generation circuit 244 raises the frame rate change flag FCF from a low potential to a high potential when the frame rate change signal FCC from the control device 2 is detected, but the present invention is not limited to this.
  • the image processing circuit 243 switches from the display operation in the interlaced method to the display operation in the normal non-interlaced method based on the frame rate change flag FCF.
  • FIG. 18 is a diagram showing an example of drive switching timing of the display device according to the modified example of the third embodiment.
  • the buffer memory 245 is not a frame memory capable of holding the video signal source for one or a plurality of frames, but the video corresponding to one or a plurality of pixel rows included in one frame.
  • a line memory capable of holding a signal source is arranged.
  • an example is shown in which an image signal Vsig delayed by one or a plurality of pixel lines shorter than one frame with respect to the video signal Source is output.
  • the interlace drive is performed based on the frame rate change signal FCC from the control device 2. It is possible to shorten the period until switching between non-interlaced drive and non-interlaced drive.
  • the buffer memory 245 may be completely eliminated to output the image signal Vsig from the video signal source without providing a delay time.
  • FIG. 19 is a schematic schematic diagram showing an example of an image processing circuit, a flag generation circuit, and a buffer memory in the display control circuit according to the fourth embodiment.
  • FIG. 20 is a diagram showing an example of drive switching timing of the display device according to the fourth embodiment.
  • the configurations having the same functions as those of the first, second, and third embodiments are designated by the same reference numerals, and the description thereof will be omitted.
  • the display device of the fourth embodiment will be mainly different from the first, second, and third embodiments. Explain to.
  • the flag generation circuit 244a generates the frame rate change flag FCF based on the video signal Source.
  • the image processing circuit 243 performs a process of switching from the display operation in the interlaced method to the display operation in the normal non-interlaced method based on the frame rate change flag FCF.
  • FIG. 19 as in the configuration of the third embodiment shown in FIG. 16, the image data for one frame is held in the buffer memory 245, and the image signal Vsig delayed by one frame with respect to the video signal Source is output.
  • the configuration to be used is illustrated.
  • the flag generation circuit 244a indicates that the blank period Tw of the video signal source is equal to or greater than a preset predetermined threshold period Twth (Tw ⁇ Twth) during the display operation in the interlaced system.
  • Tw ⁇ Twth a preset predetermined threshold period
  • the frame rate change flag FCF is generated.
  • Tw ⁇ Twth when detected, the frame rate change flag FCF is raised from the low potential to the high potential, and when the video signal Source is detected, the frame rate change flag FCF is raised from the high potential to the low potential.
  • An example of lowering is shown, but it is not limited to this.
  • FIG. 21 is a diagram showing an example of drive switching timing of the display device according to the modified example of the fourth embodiment.
  • the buffer memory 245 is not a frame memory capable of holding the video signal Source for one or a plurality of frames, as in the modification of the third embodiment shown in FIG.
  • a line memory capable of holding a video signal source corresponding to one or a plurality of pixel rows included in one frame is arranged.
  • an example is shown in which an image signal Vsig delayed by one or a plurality of pixel lines shorter than one frame with respect to the video signal Source is output.
  • the interlace drive is performed based on the frame rate change signal FCC from the control device 2. It is possible to shorten the period until switching between non-interlaced drive and non-interlaced drive.
  • the buffer memory 245 may be completely eliminated to output the image signal Vsig from the video signal source without providing a delay time.
  • FIG. 22 is a diagram showing a timing chart of the display device according to the fifth embodiment at the time of interlaced driving.
  • the configurations having the same functions as those of the first embodiment are designated by the same reference numerals and the description thereof will be omitted, and the display device of the fourth embodiment will be mainly described with respect to the differences from the first embodiment.
  • the display control circuit 24 constantly turns off the second scanning line selection circuit 222-2 in the odd frame (n frame, n + 2 frame).
  • the first scanning line selection circuit 222-1 is always off-controlled. That is, in the odd-numbered frame, the scanning signal Vscan (1,3, ..., M-1) is supplied only to the scanning line SCL of the odd-numbered line, and in the even-numbered frame, the scanning signal Vscan (1,3, ..., M-1) is supplied only to the scanning line SCL of the even-numbered line. 2,4, ..., M) is supplied.
  • the scanning signal Vscan is applied only to the scanning line SCL of the odd line. Only when (1, 3, ..., M-1) is supplied, the signal line selection control signals ASW (R), ASW (G), and ASW (B) are on / off controlled. Further, in the even-numbered frames (n + 1 frame, n + 3 frame) in which the first scanning line selection circuit 222-1 is constantly off-controlled, the scanning signal Vscan (2, 4, ..., M) is applied only to the even-numbered line scanning line SCL.
  • the signal line selection control signals ASW (R), ASW (G), and ASW (B) are controlled on and off. That is, when the scanning signal Vscan is not supplied, as shown by the broken line in FIG. 22, the on / off control of the signal line selection control signals ASW (R), ASW (G), and ASW (B) is not performed. As a result, the charge / discharge current of the switch element constituting the pixel Pix can be suppressed.
  • the scanning line selection signal ENB1 for controlling the scanning signal Vscan (1,3, ..., M-1) supplied to the scanning line SCL of the odd-line and the scanning line SCL of the even-line are used.
  • An example is shown in which one scanning line selection signal ENB2 for controlling the supplied scanning signal Vscan (2, 4, ..., M) is provided, but the present invention is not limited to this.
  • a plurality of scanning line selection signals ENB1 for odd-numbered lines and a plurality of scanning line selection signals ENB2 for even-numbered lines may be provided.
  • the first gate driver 22-1 and the second gate driver 22-2 are provided on the two opposite sides of the display area 21 on the first substrate 11
  • the first gate driver 22 An odd-numbered line SCL was connected to -1, and an even-numbered line SCL was connected to the second gate driver 22-2.
  • all the scan line SCLs were connected to the first gate driver 22-1. It may be connected to both the second gate driver 22-2 and the second gate driver 22-2.
  • the display operation method may be changed according to the frame rate change flag FCF.
  • the display operation may be switched to the interlaced system when the frame rate change flag FCF is raised.
  • the display operation in the interlaced method is changed to the display operation in the non-interlaced method based on the frame rate change flag FCF generated by detecting that the blank period of the video signal source is equal to or longer than the threshold period Twth.
  • the display operation method may be changed according to the frame rate change flag FCF. For example, when the display operation is performed in the non-interlaced method and the blank period Tw2 of the video signal Source is less than the threshold period Twth2, the frame rate change flag FCF2 is raised to switch to the display operation in the interlaced method. You may be able to do it. Further, when the blank period Tw of the video signal Source is less than the threshold period Twth, the frame rate change flag is not generated. In this case, the display operation may be switched from the non-interlaced display operation to the interlaced display operation.
  • Control device 3 Driver IC 11 1st board 12 Relay board 21 Display area 22 Gate driver 22-1 1st gate driver 22-2 2nd gate driver 23 Signal line selection circuit 24 Display control circuit 221 Shift register 221-1 1st shift register 221-2 1st 2 shift register 222-1 1st scan line selection circuit 222-2 2nd scan line selection circuit 241 buffer amplifier 242 inverting buffer amplifier 243 image processing circuit 244, 244a flag generation circuit 245 buffer memory SCL scan line DTL signal line FCC frame rate Change signal FCF frame rate change flag Pix pixel Source Video signal Vscan Scanning signal Vsig Image signal Vpix Pixel signal

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Abstract

表示装置は、インターレース方式で表示動作を行う場合に、奇数フレームにおいて、第１走査線選択回路は、奇数行の走査線に走査信号を供給し、第２走査線選択回路は、偶数列の走査線への走査信号の供給を停止し、偶数フレームにおいて、第１走査線選択回路は、奇数行の走査線への走査信号の供給を停止し、第２走査線選択回路は、偶数列の走査線に走査信号を供給する。

Description

表示装置
　本発明は、表示装置に関する。
　例えば、スマートフォン等の携帯型情報端末機器に用いられる表示装置では、インターレース方式で送信された映像信号を表示する態様が一般的である。下記特許文献には、ノンインターレースの映像信号をインターレース方式で表示することを前提とした画像処理装置及び画像処理装置の制御方法が開示されている（例えば、特許文献１参照）。
特開２０１２－０９５０３５号公報
　近年、スマートフォン等の携帯型情報端末機器において、例えばゲームアプリケーション等のように、動画の描画品位の向上を目的として、通常の６０ｆｐｓ（ｆｒａｍｅｓ　ｐｅｒ　ｓｅｃｏｎｄ）よりも高いフレームレート（例えば、９０ｆｐｓや１２０ｆｐｓ）での表示を要求するコンテンツの利用率が高まっているが、高フレームレート化に伴いパネルの消費電力が増加するという課題がある。
　本発明は、高フレームレート化に伴うパネルの消費電力の増加を抑制することができる表示装置を提供することを目的とする。
　本発明の一態様に係る表示装置は、表示領域にマトリクス状に配置された複数の画素と、前記表示領域において行方向に並ぶ前記各画素に接続され、走査信号が供給される走査線と、前記表示領域において列方向に並ぶ前記各画素に接続され、画素信号が供給される信号線と、奇数行の走査線に第１走査線選択回路を介して前記走査信号を供給し、偶数行の走査線に第２走査線選択回路を介して前記走査信号を供給するゲートドライバと、画素信号を選択された信号線に供給する信号線選択回路と、前記ゲートドライバ及び前記信号線選択回路を制御する表示制御回路と、を備え、前記表示制御回路は、ノンインターレース方式で表示動作を行う場合に、前記第１走査線選択回路及び前記第２走査線選択回路は、１水平周期ごとに交互に偶数列および奇数列の前記走査線に前記走査信号を供給し、インターレース方式で表示動作を行う場合に、奇数フレームにおいて、前記第１走査線選択回路は、奇数行の前記走査線に前記走査信号を供給し、前記第２走査線選択回路は、偶数列の前記走査線への前記走査信号の供給を停止し、偶数フレームにおいて、前記第１走査線選択回路は、奇数行の前記走査線への前記走査信号の供給を停止し、前記第２走査線選択回路は、偶数列の前記走査線に前記走査信号を供給する。
　本発明の一態様に係る表示装置は、表示領域にマトリクス状に配置された複数の画素と、前記表示領域において行方向に並ぶ前記各画素に接続され、走査信号が供給される走査線と、前記表示領域において列方向に並ぶ前記各画素に接続され、画素信号が供給される信号線と、奇数行の走査線に第１走査線選択回路を介して前記走査信号を供給する第１ゲートドライバと、偶数行の走査線に第２走査線選択回路を介して前記走査信号を供給する第２ゲートドライバと、画素信号を選択された信号線に供給する信号線選択回路と、前記第１ゲートドライバ、前記第２ゲートドライバ、及び前記信号線選択回路を制御する表示制御回路と、を備え、前記表示制御回路は、ノンインターレース方式で表示動作を行う場合に、前記第１走査線選択回路及び前記第２走査線選択回路は、１水平周期ごとに交互に偶数列および奇数列の前記走査線に前記走査信号を供給し、インターレース方式で表示動作を行う場合に、奇数フレームにおいて、前記第１走査線選択回路は、奇数行の前記走査線に前記走査信号を供給し、前記第２走査線選択回路は、偶数列の前記走査線への前記走査信号の供給を停止し、偶数フレームにおいて、前記第１走査線選択回路は、奇数行の前記走査線への前記走査信号の供給を停止し、前記第２走査線選択回路は、偶数列の前記走査線に前記走査信号を供給する。
図１は、実施形態１に係る表示装置のブロック構成の一例を示す図である。 図２Ａは、ゲートドライバの一例を示す第１概略模式図である。 図２Ｂは、ゲートドライバの一例を示す第２概略模式図である。 図３は、信号線選択回路の一例を示す概略模式図である。 図４は、表示制御回路内のソースアンプ及び極性反転回路の一例を示す概略模式図である。 図５は、表示制御回路内のソースアンプ及び極性反転回路の一例を示す概略模式図である。 図６は、実施形態１に係る表示装置のノンインターレース駆動時におけるタイミングチャートの一例を示す図である。 図７は、実施形態１に係る表示装置のインターレース駆動時におけるタイミングチャートの第１例を示す図である。 図８は、実施形態１に係る表示装置のインターレース駆動時におけるタイミングチャートの第２例を示す図である。 図９Ａは、図６に示すタイミングチャートのｎフレームにおいて各画素に書き込まれる画素信号の極性を示す図である。 図９Ｂは、図６に示すタイミングチャートのｎ＋１フレームにおいて各画素に書き込まれる画素信号の極性を示す図である。 図９Ｃは、図６に示すタイミングチャートのｎ＋２フレームにおいて各画素に書き込まれる画素信号の極性を示す図である。 図９Ｄは、図６に示すタイミングチャートのｎ＋３フレームにおいて各画素に書き込まれる画素信号の極性を示す図である。 図１０Ａは、図７に示すタイミングチャートのｎフレームにおいて各画素に書き込まれる画素信号の極性を示す図である。 図１０Ｂは、図７に示すタイミングチャートのｎ＋１フレームにおいて各画素に書き込まれる画素信号の極性を示す図である。 図１０Ｃは、図７に示すタイミングチャートのｎ＋２フレームにおいて各画素に書き込まれる画素信号の極性を示す図である。 図１０Ｄは、図７に示すタイミングチャートのｎ＋３フレームにおいて各画素に書き込まれる画素信号の極性を示す図である。 図１１Ａは、図８に示すタイミングチャートのｎフレームにおいて各画素に書き込まれる画素信号の極性を示す図である。 図１１Ｂは、図８に示すタイミングチャートのｎ＋１フレームにおいて各画素に書き込まれる画素信号の極性を示す図である。 図１１Ｃは、図８に示すタイミングチャートのｎ＋２フレームにおいて各画素に書き込まれる画素信号の極性を示す図である。 図１１Ｄは、図８に示すタイミングチャートのｎ＋３フレームにおいて各画素に書き込まれる画素信号の極性を示す図である。 図１２は、実施形態２に係る表示装置のブロック構成の一例を示す図である。 図１３Ａは、第１ゲートドライバ及び第２ゲートドライバの一例を示す第１概略模式図である。 図１３Ｂは、第１ゲートドライバ及び第２ゲートドライバの一例を示す第２概略模式図である。 図１４は、実施形態２に係る表示装置のノンインターレース駆動時におけるタイミングチャートの一例を示す図である。 図１５は、実施形態２に係る表示装置のインターレース駆動時におけるタイミングチャートの一例を示す図である。 図１６は、実施形態３における表示制御回路内の画像処理回路、フラグ生成回路、及びバッファメモリの一例を示す概略模式図である。 図１７は、実施形態３に係る表示装置の駆動切替タイミングの一例を示す図である。 図１８は、実施形態３の変形例に係る表示装置の駆動切替タイミングの一例を示す図である。 図１９は、実施形態４における表示制御回路内の画像処理回路、フラグ生成回路、及びバッファメモリの一例を示す概略模式図である。 図２０は、実施形態４に係る表示装置の駆動切替タイミングの一例を示す図である。 図２１は、実施形態４の変形例に係る表示装置の駆動切替タイミングの一例を示す図である。 図２２は、実施形態５に係る表示装置のインターレース駆動時におけるタイミングチャートを示す図である。
　本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。なお、以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。また、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
（実施形態１）
　図１は、実施形態１に係る表示装置の概略構成の一例を示す図である。本実施形態に係る表示装置１は、第１基板１１上に、表示領域２１と、ドライバＩＣ３（表示制御回路２４）とを備える。第１基板１１は、絶縁基板であって、例えば、ガラス基板や樹脂基板等である。表示装置１に配置されたドライバＩＣ３は、例えばフレキシブルプリント基板（ＦＰＣ：Ｆｌｅｘｉｂｌｅ　Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ）等で構成される中継基板１２を介して制御装置２と接続される。
　制御装置２は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）及びメモリ等の記憶装置を含み構成され、これらハードウェア資源を用いてプログラムを実行することにより、表示装置１における各種機能を実現することができる。制御装置２は、プログラムの実行結果に応じて、表示装置１に表示させる画像をドライバＩＣ３が画像入力階調の情報として扱えるように制御する。
　表示装置１は、例えば、表示素子として液晶表示素子を用いた液晶表示デバイスであってもよい。また、表示装置１は、液晶表示デバイスに限らず、例えば、表示素子として有機発光ダイオード（ＯＬＥＤ：Ｏｒｇａｎｉｃ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）を用いた有機ＥＬディスプレイであっても良い。また、表示装置１は、表示素子として無機発光ダイオード（マイクロＬＥＤ（ｍｉｃｒｏ　ＬＥＤ））を用いた無機ＥＬディスプレイであっても良い。また、表示装置１は、電気泳動型ディスプレイ（ＥＰＤ：Ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ　Ｄｉｓｐｌａｙ）であっても良い。
　また、表示装置１は、例えば静電容量型のタッチセンサが一体化されたタッチ検出機能付き表示装置であっても良い。表示装置１に静電容量型のタッチセンサを内蔵して一体化するとは、例えば、表示用の基板や電極などの一部の部材と、タッチセンサとして使用される基板や電極などの一部の部材とを兼用することを含む。あるいは、表示装置１は、例えば静電容量型のタッチセンサを装着した、いわゆるオンセルタイプのタッチ検出機能付き表示装置であっても良い。表示装置１の態様により本開示が限定されるものではない。
　本開示において、表示装置１は、カラム反転駆動方式を採用する。
　本実施形態に係る表示装置１は、表示領域２１と、ゲートドライバ２２と、信号線選択回路２３と、表示制御回路２４とを備えている。表示制御回路２４は、ゲートドライバ２２、信号線選択回路２３を制御することで表示領域２１における画面表示を制御する。表示制御回路２４は、制御装置２と接続され、制御装置２から映像信号Ｓｏｕｒｃｅ及び各種制御信号ＣＴＲＬを受信する。また、表示制御回路２４は、信号線選択回路２３と制御装置２との間のインターフェース（Ｉ／Ｆ）及びタイミングジェネレータとしての機能を備えている。表示制御装置２４は、第１基板１１上に配置されたドライバＩＣ３に含まれる。また、ゲートドライバ２２及び信号線選択回路２３は、第１基板１１上に形成される。なお、ゲートドライバ２２及び信号線選択回路２３の少なくとも一方は、ドライバＩＣ３に含まれていても良い。また、表示制御回路２４が含まれるドライバＩＣ３は、第１基板１１上に配置されるのではなく、第１基板１１に接続された中継基板１２の上に配置されても良い。
　表示領域２１は、複数の画素ＰｉｘがＭ行×Ｎ列に配置されたマトリクス（行列状）構成を有している。なお、この明細書において、行とは、一方向に配列されるＮ個の画素Ｐｉｘを有する画素行をいう。また、列とは、行が配列される方向と直交あるいは交差する方向に配列されるＭ個の画素Ｐｉｘを有する画素列をいう。画素Ｐｉｘは、例えば、赤色を表示するための赤画素（画素ＰｉｘＲ）、緑色を表示するための緑画素（画素ＰｉｘＧ）、青色を表示するための青画素（画素ＰｉｘＢ）を含む。本開示では、行方向に画素ＰｉｘＲ、画素ＰｉｘＧ、画素ＰｉｘＢ、・・・の順に並ぶストライプ配列を例示している。画素配列はこれに限るものではない。例えば、画素Ｐｉｘとして、白色を表示するための白画素（画素ＰｉｘＷ）を配置しても良いし、列方向や行方向に対して所定の角度を有する斜め方向のストライプ配列や異なる色を表示する複数の画素群が行方向および列方向のいずれにも周期的に配置される配列としても良い。
　表示領域２１は、画素ＰｉｘのＭ行Ｎ列の配列に対して、各行ごとに走査線ＳＣＬが配線され、各列ごとに信号線ＤＴＬが配線されている。各走査線ＳＣＬには、ゲートドライバ２２から走査信号Ｖｓｃａｎ（１，２，３，４，・・・，Ｍ－１，Ｍ）が順次供給される。各信号線ＤＴＬには、信号線選択回路２３からそれぞれ画素信号Ｖｐｉｘ（１，２，３，４，５，６，・・・，Ｎ）が供給される。画素Ｐｉｘは、トランジスタ等のスイッチ素子を有する。画素Ｐｉｘに配置されたスイッチ素子のゲートは、走査線ＳＣＬと接続され、スイッチ素子のソースは、信号線ＤＴＬと接続される。走査信号Ｖｓｃａｎ（１，２，３，４，・・・，Ｍ－１，Ｍ）は、各画素Ｐｉｘを構成するスイッチ素子のゲートに供給される。画素信号Ｖｐｉｘ（１，２，３，４，５，６，・・・，Ｎ）は、各画素Ｐｉｘを構成するスイッチ素子のソースに供給される。
　図２Ａ及び図２Ｂは、ゲートドライバの一例を示す概略模式図である。ゲートドライバ２２は、シフトレジスタ２２１、第１走査線選択回路２２２－１、及び第２走査線選択回路２２２－２を含む。
　シフトレジスタ２２１は、表示制御回路２４から出力されるスタートパルスＳＴＶ、シフトクロックＣＫＶ等の同期信号に基づき、走査線ＳＣＬに順次供給する走査信号Ｖｓｃａｎ（１，２，３，・・・，Ｍ－１，Ｍ）を生成する回路である。
　第１走査線選択回路２２２－１及び第２走査線選択回路２２２－２は、表示制御回路２４から出力される走査線選択信号ＥＮＢ１，ＥＮＢ２に基づきオンオフする回路である。言い換えると、第１走査線選択回路２２２－１は、走査線選択信号ＥＮＢ１に基づいて、奇数行の走査線ＳＣＬに選択的に走査信号Ｖｓｃａｎを出力する回路である。また、第２走査線選択回路２２２－２は、走査線選択信号ＥＮＢ２に基づいて、偶数行の走査線ＳＣＬに選択的に走査信号Ｖｓｃａｎを出力する回路である。第１走査線選択回路２２２－１及び第２走査線選択回路２２２－２は、例えば第１基板１１上に設けられるスイッチ素子で構成することができる。図２Ａは、第１走査線選択回路２２２－１がオン制御され、第２走査線選択回路２２２－２がオフ制御された例を示し、図２Ｂは、第１走査線選択回路２２２－１がオフ制御され、第２走査線選択回路２２２－２がオン制御された例を示している。
　図４は、信号線選択回路の一例を示す概略模式図である。本開示において、表示装置１は、上述したように、カラム反転駆動方式を採用したストライプ配列の表示デバイスである。すなわち、画素信号Ｖｐｉｘ１（Ｒ１），Ｖｐｉｘ３（Ｂ１），Ｖｐｉｘ５（Ｇ２）と、画素信号Ｖｐｉｘ２（Ｇ１），Ｖｐｉｘ４（Ｒ２），Ｖｐｉｘ６（Ｂ２）とは、互いに極性反転した信号である。例えば、画素信号Ｖｐｉｘ１（Ｒ１），Ｖｐｉｘ３（Ｂ１），Ｖｐｉｘ５（Ｇ２）の極性が「＋」であるとき、画素信号Ｖｐｉｘ２（Ｇ１），Ｖｐｉｘ４（Ｒ２），Ｖｐｉｘ６（Ｂ２）の極性は「－」となる。また、例えば、画素信号Ｖｐｉｘ１（Ｒ１），Ｖｐｉｘ３（Ｂ１），Ｖｐｉｘ５（Ｇ２）の極性が「－」であるとき、画素信号Ｖｐｉｘ２（Ｇ１），Ｖｐｉｘ４（Ｒ２），Ｖｐｉｘ６（Ｂ２）の極性は「＋」となる。
　画素ＰｉｘＲ、画素ＰｉｘＧ、画素ＰｉｘＢを１つの画素群ＰＢとすると、奇数列の画素群ＰＢ１には、画素ＰｉｘＲ１、画素ＰｉｘＧ１、画素ＰｉｘＢ１が含まれ、偶数列の画素群ＰＢ２には、画素ＰｉｘＲ２、画素ＰｉｘＧ２、画素ＰｉｘＢ２が含まれる。表示制御回路２４は、制御装置２からの映像信号Ｓｏｕｒｃｅを、奇数列の画素群ＰＢ１の画素ＰｉｘＲ１、偶数列の画素群ＰＢ２の画素ＰｉｘＧ２、奇数列の画素群ＰＢ１の画素ＰｉｘＢ１のそれぞれに対応する画素信号Ｖｐｉｘを時分割多重化した画像信号Ｖｓｉｇ１（Ｒ１，Ｇ２，Ｂ１）に変換して出力する。また、表示制御回路２４は、制御装置２からの映像信号Ｓｏｕｒｃｅを、偶数列の画素群ＰＢ２の画素ＰｉｘＲ２、奇数列の画素群ＰＢ１の画素ＰｉｘＧ１、偶数列の画素群ＰＢ２の画素ＰｉｘＢ２のそれぞれに対応する画素信号Ｖｐｉｘを時分割多重化した画像信号Ｖｓｉｇ２（Ｒ２，Ｇ１，Ｂ２）に変換して出力する。
　信号線選択回路２３は、表示制御回路２４から出力される信号線選択制御信号ＡＳＷ（Ｒ），ＡＳＷ（Ｇ），ＡＳＷ（Ｂ）に基づきオンオフする回路である。言い換えると、信号線選択回路２３は、信号線選択制御信号ＡＳＷ（Ｒ），ＡＳＷ（Ｇ），ＡＳＷ（Ｂ）に基づき、表示制御回路２４と接続される信号線ＤＴＬを選択し、選択された信号線ＤＴＬに画素信号Ｖｐｉｘを供給する回路である。信号線選択回路２３は、例えば第１基板１１上に設けられるスイッチ素子で構成することができる。図４は、信号線選択制御信号ＡＳＷ（Ｒ）によって画像信号Ｖｓｉｇ１（Ｒ１，Ｇ２，Ｂ１）及び画像信号Ｖｓｉｇ２（Ｒ２，Ｇ１，Ｂ２）にそれぞれ時分割で並べられた画素信号Ｖｐｉｘ１（Ｒ１）及び画素信号Ｖｐｉｘ４（Ｒ２）が出力される例を示している。
　図４及び図５は、表示制御回路内のソースアンプ及び極性反転回路の一例を示す概略模式図である。表示制御回路２４は、ソースアンプとして、バッファアンプ２４１と反転バッファアンプ２４２とを含む。また、表示制御回路２４は、極性反転回路としてスイッチＳＷ１、ＳＷ２、ＳＷ３、及びＳＷ４を含む。
　スイッチＳＷ１、ＳＷ２、ＳＷ３、及びＳＷ４は、表示制御回路２４内で生成される極性切替信号Ｐｏｌ＿ＳＷに基づき、バッファアンプ２４１及び反転バッファアンプ２４２の入出力を切り替える。図４では、画像信号Ｖｓｉｇ１（Ｒ１，Ｇ２，Ｂ１）がバッファアンプ２４１を経由して出力され、画像信号Ｖｓｉｇ２（Ｒ２，Ｇ１，Ｂ２）が反転バッファアンプ２４２を経由することで極性反転して出力される例を示している。図５では、画像信号Ｖｓｉｇ２（Ｒ２，Ｇ１，Ｂ２）がバッファアンプ２４１を経由して出力され、画像信号Ｖｓｉｇ１（Ｒ１，Ｇ２，Ｂ１）が反転バッファアンプ２４２を経由することで極性反転して出力される例を示している。
　以下、上述のように構成された実施形態１に係る表示装置１の動作について、図６から図８を参照して説明する。
　図６は、実施形態１に係る表示装置のノンインターレース駆動時におけるタイミングチャートの一例を示す図である。図７は、実施形態１に係る表示装置のインターレース駆動時におけるタイミングチャートの第１例を示す図である。図８は、実施形態１に係る表示装置のインターレース駆動時におけるタイミングチャートの第２例を示す図である。図６から図８の各図において、各画素信号Ｖｐｉｘに示した「＋」「－」の記号は、各画素信号Ｖｐｉｘの極性を示している。また、図７及び図８の各図において、当該フレームにおいて各画素Ｐｉｘに書き込まれない各画素信号Ｖｐｉｘをグレー表示している。
　本実施形態において、表示装置１は、第１フレームレート（例えば、６０ｆｐｓ）ではノンインターレース方式で表示動作を行い、第１フレームレートよりも高い第２フレームレ－ト（例えば、１２０ｆｐｓ）ではインターレース方式で表示動作を行う。
　具体的に、図６に示すように、ノンインターレース方式で表示動作を行う場合、表示制御回路２４は、走査線選択信号ＥＮＢ１，ＥＮＢ２により１水平周期ごとに交互に第１走査線選択回路２２２－１及び第２走査線選択回路２２２－２のオンオフ制御を行う。すなわち、奇数行の走査線ＳＣＬに走査信号Ｖｓｃａｎ（１，３，・・・，Ｍ－１）を供給する場合には、図３Ａに示すように、第１走査線選択回路２２２－１をオン制御し第２走査線選択回路２２２－２をオフ制御する。また、偶数行の走査線ＳＣＬに走査信号Ｖｓｃａｎ（２，４，・・・，Ｍ）を供給する場合には、図３Ｂに示すように、第１走査線選択回路２２２－１をオフ制御し第２走査線選択回路２２２－２をオン制御する。
　図９Ａは、図６に示すタイミングチャートのｎフレームにおいて各画素に書き込まれる画素信号の極性を示す図である。図９Ｂは、図６に示すタイミングチャートのｎ＋１フレームにおいて各画素に書き込まれる画素信号の極性を示す図である。図９Ｃは、図６に示すタイミングチャートのｎ＋２フレームにおいて各画素に書き込まれる画素信号の極性を示す図である。図９Ｄは、図６に示すタイミングチャートのｎ＋３フレームにおいて各画素に書き込まれる画素信号の極性を示す図である。図９Ａ、図９Ｂ、図９Ｃ、図９Ｄにおいて、各画素Ｐｉｘに示した「＋」「－」の記号は、各フレームにおいて各画素Ｐｉｘに書き込まれる画素信号Ｖｐｉｘ（１，２，３，４，５，６，・・・，Ｎ）の極性を示している。
　ノンインターレース方式で表示動作を行う場合、図６に示すように、１フレームごとに、図５に示す極性切替信号Ｐｏｌ＿ＳＷを反転させる。これにより、図９Ａ、図９Ｂ、図９Ｃ、図９Ｄに示すように、１フレームごとに各画素Ｐｉｘに書き込む画素信号Ｖｐｉｘ（１，２，３，４，５，６，・・・，Ｎ）の極性が反転するカラム反転駆動方式によりノンインターレース方式での表示動作が行われる。
　また、図７及び図８に示すように、インターレース方式で表示動作を行う場合、表示制御回路２４は、奇数フレーム（ｎフレーム、ｎ＋２フレーム）では、第２走査線選択回路２２２－２を常時オフ制御し、偶数フレーム（ｎ＋１フレーム、ｎ＋３フレーム）では、第１走査線選択回路２２２－１を常時オフ制御する。すなわち、奇数フレームでは、奇数行の走査線ＳＣＬにのみ走査信号Ｖｓｃａｎ（１，３，・・・，Ｍ－１）が供給され、偶数フレームでは、偶数行の走査線ＳＣＬにのみ走査信号Ｖｓｃａｎ（２，４，・・・，Ｍ）が供給される。
　図１０Ａは、図７に示すタイミングチャートのｎフレームにおいて各画素に書き込まれる画素信号の極性を示す図である。図１０Ｂは、図７に示すタイミングチャートのｎ＋１フレームにおいて各画素に書き込まれる画素信号の極性を示す図である。図１０Ｃは、図７に示すタイミングチャートのｎ＋２フレームにおいて各画素に書き込まれる画素信号の極性を示す図である。図１０Ｄは、図７に示すタイミングチャートのｎ＋３フレームにおいて各画素に書き込まれる画素信号の極性を示す図である。図１０Ａ、図１０Ｂ、図１０Ｃ、図１０Ｄにおいて、グレー表示した各画素Ｐｉｘに示した「＋」「－」の記号は、それぞれ前フレームにおいて各画素Ｐｉｘに書き込まれて保持された画素信号Ｖｐｉｘ（１，２，３，４，５，６，・・・，Ｎ）の極性を示している。
　インターレース方式で表示動作を行う際、図７に示すように、１フレームごとに、図５に示す極性切替信号Ｐｏｌ＿ＳＷを反転させると、図１０Ａ、図１０Ｂ、図１０Ｃ、図１０Ｄに示すように、各画素Ｐｉｘに書き込まれる画素信号Ｖｐｉｘ（１，２，３，４，５，６，・・・，Ｎ）の極性が「＋」あるいは「－」のまま不変となり、表示装置１の画面の焼き付きが生じる懸念があるため好ましくない。
　図１１Ａは、図８に示すタイミングチャートのｎフレームにおいて各画素に書き込まれる画素信号の極性を示す図である。図１１Ｂは、図８に示すタイミングチャートのｎ＋１フレームにおいて各画素に書き込まれる画素信号の極性を示す図である。図１１Ｃは、図８に示すタイミングチャートのｎ＋２フレームにおいて各画素に書き込まれる画素信号の極性を示す図である。図１１Ｄは、図８に示すタイミングチャートのｎ＋３フレームにおいて各画素に書き込まれる画素信号の極性を示す図である。
　インターレース方式で表示動作を行う際、図８に示すように、２フレームごとに、図５に示す極性切替信号Ｐｏｌ＿ＳＷを反転させると、図１１Ａ、図１１Ｂ、図１１Ｃ、図１１Ｄに示すように、２フレームごとに各画素Ｐｉｘに書き込まれる画素信号Ｖｐｉｘ（１，２，３，４，５，６，・・・，Ｎ）の極性が反転する。これにより、２フレームごとに各画素Ｐｉｘに書き込む画素信号Ｖｐｉｘ（１，２，３，４，５，６，・・・，Ｎ）の極性が反転するカラム反転駆動方式によりインターレース方式での表示動作が行われる。なお、本実施例において、２フレームごとに極性を判定させることとしたが、これに限らず、２ｍ（ｍは１以上の整数）フレームごとに極性を反転させても良い。
　以上説明したように、実施形態１に係る表示装置１は、ノンインターレース方式で表示動作を行う場合に、１水平周期ごとに交互に第１走査線選択回路２２２－１及び第２走査線選択回路２２２－２のオンオフ制御を行い、インターレース方式で表示動作を行う場合に、奇数フレームにおいて、第２走査線選択回路２２２－２を常時オフ制御し、１水平周期ごとに交互に第１走査線選択回路２２２－１のオンオフ制御を行い、偶数フレームにおいて、第１走査線選択回路２２２－１を常時オフ制御し、１水平周期ごとに交互に第２走査線選択回路２２２－２のオンオフ制御を行う。
　上記構成では、インターレース方式で表示動作を行う場合に、奇数フレームでは、偶数行の画素Ｐｉｘのスイッチ素子のオンオフ動作が停止し、偶数フレームでは、奇数行の画素Ｐｉｘのスイッチ素子のオンオフ動作が停止する。これにより、ノンインターレース方式で表示動作を行う第１フレームレートよりも高い第２フレームレートでインターレース方式で表示動作を行う際の消費電力を抑制することができる。
　また、ノンインターレース方式で表示動作を行う場合に、１フレームごとに画素信号Ｖｐｉｘの極性が反転するカラム反転駆動方式により表示動作を行い、インターレース方式で表示動作を行う場合に、２フレームごとに画素信号Ｖｐｉｘの極性が反転するカラム反転駆動方式により表示動作を行う。
　これにより、インターレース方式で表示動作を行う場合に、表示装置１の画面の焼き付きを抑制することができる。
　本実施形態により、高フレームレート化に伴うパネルの消費電力の増加を抑制することができる表示装置１を得ることができる。
（実施形態２）
　図１２は、実施形態２に係る表示装置のブロック構成の一例を示す図である。なお、実施形態１と同一の機能を有する構成には同一の符号を付して説明を省略し、実施形態２の表示装置１ａについて実施形態１との相違点を中心に説明する。
　図１２に示すように、実施形態２に係る表示装置１ａは、第１基板１１上の表示領域２１の対向する２辺に第１ゲートドライバ２２－１及び第２ゲートドライバ２２－２を備えた構成である。第１ゲートドライバ２２－１には、奇数行の走査線ＳＣＬが接続されている。第２ゲートドライバ２２－２には、偶数行の走査線ＳＣＬが接続されている。
　図１３Ａ及び図１３Ｂは、第１ゲートドライバ及び第２ゲートドライバの一例を示す概略模式図である。第１ゲートドライバ２２－１は、第１シフトレジスタ２２１－１、第１走査線選択回路２２２－１を含む。第２ゲートドライバ２２－２は、第２シフトレジスタ２２１－２、第２走査線選択回路２２２－２を含む。
　第１シフトレジスタ２２１－１は、表示制御回路２４ａから出力されるスタートパルスＳＴＶ１、シフトクロックＣＫＶ１等の同期信号に基づき、奇数行の走査線ＳＣＬに順次供給する走査信号Ｖｓｃａｎ（１，３，・・・，Ｍ－１）を生成する回路である。
　第２シフトレジスタ２２１－２は、表示制御回路２４ａから出力されるスタートパルスＳＴＶ２、シフトクロックＣＫＶ２等の同期信号に基づき、偶数行の走査線ＳＣＬに順次供給する走査信号Ｖｓｃａｎ（２，４，・・・，Ｍ）を生成する回路である。
　第１走査線選択回路２２２－１は、表示制御回路２４ａから出力される走査線選択信号ＥＮＢ１に基づきオンオフする回路である。第２走査線選択回路２２２－２は、表示制御回路２４ａから出力される走査線選択信号ＥＮＢ２に基づきオンオフする回路である。第１走査線選択回路２２２－１及び第２走査線選択回路２２２－２は、例えば第１基板１１上に設けられるスイッチ素子で構成することができる。図１３Ａは、第１走査線選択回路２２２－１がオン制御され、第２走査線選択回路２２２－２がオフ制御された例を示し、図１３Ｂは、第１走査線選択回路２２２－１がオフ制御され、第２走査線選択回路２２２－２がオン制御された例を示している。
　以下、上述のように構成された実施形態２に係る表示装置１ａの動作について、図１４及び図１５を参照して説明する。
　図１４は、実施形態２に係る表示装置のノンインターレース駆動時におけるタイミングチャートの一例を示す図である。図１５は、実施形態２に係る表示装置のインターレース駆動時におけるタイミングチャートの一例を示す図である。
　本実施形態において、表示装置１ａは、実施形態１と同様に、第１フレームレート（例えば、６０ｆｐｓ）ではノンインターレース方式で表示動作を行い、第１フレームレートよりも高い第２フレームレ－ト（例えば、１２０ｆｐｓ）ではインターレース方式で表示動作を行う。
　具体的に、図１４に示すように、ノンインターレース方式で表示動作を行う場合、表示制御回路２４ａは、走査線選択信号ＥＮＢ１，ＥＮＢ２により１水平周期ごとに交互に第１走査線選択回路２２２－１及び第２走査線選択回路２２２－２のオンオフ制御を行う。すなわち、奇数行の走査線ＳＣＬに走査信号Ｖｓｃａｎ（１，３，・・・，Ｍ－１）を供給する場合には、図１３Ａに示すように、第１走査線選択回路２２２－１をオン制御し第２走査線選択回路２２２－２をオフ制御する。また、偶数行の走査線ＳＣＬに走査信号Ｖｓｃａｎ（２，４，・・・，Ｍ）を供給する場合には、図１３Ｂに示すように、第１走査線選択回路２２２－１をオフ制御し第２走査線選択回路２２２－２をオン制御する。
　ノンインターレース方式で表示動作を行う場合、図１４に示すように、１フレームごとに、極性切替信号Ｐｏｌ＿ＳＷを反転させる。これにより、１フレームごとに各画素Ｐｉｘに書き込む画素信号Ｖｐｉｘ（１，２，３，４，５，６，・・・，Ｎ）の極性が反転するカラム反転駆動方式によりノンインターレース方式での表示動作が行われる。
　また、図１５に示すように、インターレース方式で表示動作を行う場合、表示制御回路２４は、奇数フレーム（ｎフレーム、ｎ＋２フレーム）では、第２走査線選択回路２２２－２を常時オフ制御し、偶数フレーム（ｎ＋１フレーム、ｎ＋３フレーム）では、第１走査線選択回路２２２－１を常時オフ制御する。すなわち、奇数フレームでは、奇数行の走査線ＳＣＬにのみ走査信号Ｖｓｃａｎ（１，３，・・・，Ｍ－１）が供給され、偶数フレームでは、偶数行の走査線ＳＣＬにのみ走査信号Ｖｓｃａｎ（２，４，・・・，Ｍ）が供給される。
　図１５に示すタイミングチャートのｎフレームにおいて各画素に書き込まれる画素信号の極性は、図８と同様に、図１１Ａに示される。また、図１５に示すタイミングチャートのｎ＋１フレームにおいて各画素に書き込まれる画素信号の極性は、図８と同様に、図１１Ｂに示される。また、図１５に示すタイミングチャートのｎ＋２フレームにおいて各画素に書き込まれる画素信号の極性は、図８と同様に、図１１Ｃに示される。また、図１５に示すタイミングチャートのｎ＋３フレームにおいて各画素に書き込まれる画素信号の極性は、図８と同様に、図１１Ｄに示される。
　インターレース方式で表示動作を行う場合、図１５に示すように、２フレームごとに、図５に示す極性切替信号Ｐｏｌ＿ＳＷを反転させる。これにより、２フレームごとに各画素Ｐｉｘに書き込まれる画素信号Ｖｐｉｘ（１，２，３，４，５，６，・・・，Ｎ）の極性が反転するカラム反転駆動方式によりインターレース方式での表示動作が行われる。
　本実施形態に係る表示装置１ａでは、奇数行の走査線ＳＣＬに走査信号Ｖｓｃａｎ（１，３，・・・，Ｍ－１）を供給する第１ゲートドライバ２２－１と偶数行の走査線ＳＣＬに走査信号Ｖｓｃａｎ（２，４，・・・，Ｍ）を供給する第２ゲートドライバ２２－２とをそれぞれ独立して設けている。このため、奇数行の走査線ＳＣＬに走査信号Ｖｓｃａｎ（１，３，・・・，Ｍ－１）を供給する奇数フレーム（図１５に示すｎフレーム、ｎ＋２フレーム）では、第２ゲートドライバ２２－２を停止させておくことができる。また、偶数行の走査線ＳＣＬに走査信号Ｖｓｃａｎ（２，４，・・・，Ｍ）を供給する偶数フレーム（図１５に示すｎ＋１フレーム、ｎ＋３フレーム）では、第１ゲートドライバ２２－１を停止させておくことができる。これにより、実施形態１よりも高フレームレート化に伴うパネルの消費電力の増加を抑制することができる。
　本実施形態により、高フレームレート化に伴うパネルの消費電力の増加を抑制することができる表示装置１ａを得ることができる。
（実施形態３）
　実施形態３では、制御装置２からのフレームレート変更信号に基づき、実施形態１，２において説明したインターレース方式での表示動作からノンインターレース方式での表示動作に切り替える構成について説明する。図１６は、実施形態３における表示制御回路内の画像処理回路、フラグ生成回路、及びバッファメモリの一例を示す概略模式図である。図１７は、実施形態３に係る表示装置の駆動切替タイミングの一例を示す図である。なお、実施形態１，２と同一の機能を有する構成には同一の符号を付して説明を省略し、実施形態３の表示装置について実施形態１，２との相違点を中心に説明する。
　図１６では、実施形態１，２において説明した表示制御回路２４，２４ａ内に、制御装置２からのフレームレート変更信号ＦＣＣを検出してフレームレート変更フラグＦＣＦを生成するフラグ生成回路２４４を備えた例を示している。
　画像処理回路２４３は、フレームレート変更フラグＦＣＦに基づき、インターレース方式での表示動作からノンインターレース方式での表示動作に切り替える処理を行う。
　また、図１６では、バッファメモリ２４５に１フレーム分の画像データを保持し、映像信号Ｓｏｕｒｃｅに対して１フレーム分だけ遅れた画像信号Ｖｓｉｇを出力する構成を例示している。バッファメモリ２４５に保持する画像データは、映像信号Ｓｏｕｒｃｅの態様であっても良いし、画像信号Ｖｓｉｇの態様であっても良い。あるいは、画像処理における中間データの態様であっても良い。バッファメモリ２４５に保持する画像データの態様に限定されない。
　フラグ生成回路２４４は、図１７に示すように、インターレース方式での表示動作中において、制御装置２からのフレームレート変更信号ＦＣＣを検出し、フレームレート変更フラグＦＣＦを生成する。図１７では、フラグ生成回路２４４は、制御装置２からのフレームレート変更信号ＦＣＣを検出した時点で、フレームレート変更フラグＦＣＦをロー電位からハイ電位に立ち上げる例を示したがこれに限らない。
　画像処理回路２４３は、フレームレート変更フラグＦＣＦに基づき、インターレース方式での表示動作から通常のノンインターレース方式での表示動作に切り替える。
（変形例）
　図１８は、実施形態３の変形例に係る表示装置の駆動切替タイミングの一例を示す図である。図１８では、図１７とは異なり、バッファメモリ２４５が１又は複数のフレーム分の映像信号Ｓｏｕｒｃｅを保持することが出来るフレームメモリではなく、１フレームに含まれる１又は複数の画素行に対応する映像信号Ｓｏｕｃｅを保持することが出来るラインメモリを配置する。言い換えると、映像信号Ｓｏｕｒｃｅに対して１フレーム分より短い１又は複数の画素行分だけ遅れた画像信号Ｖｓｉｇが出力される例を示している。この場合には、映像信号Ｓｏｕｒｃｅの入力から入力された映像信号Ｓｏｕｒｃｅに応じた画像信号Ｖｓｉｇが出力されるまでの時間を短縮できるため、制御装置２からのフレームレート変更信号ＦＣＣに基づき、インターレース駆動とノンインターレース駆動を切り替えるまでの期間を短くすることが出来る。なお、バッファメモリ２４５を完全になくして映像信号Ｓｏｕｒｃｅから遅延時間を設けずに画像信号Ｖｓｉｇを出力するようにしても良い。
（実施形態４）
　実施形態４では、映像信号Ｓｏｕｒｃｅに基づき、実施形態１，２において説明したインターレース方式での表示動作から通常のノンインターレース方式での表示動作に切り替える構成について説明する。図１９は、実施形態４における表示制御回路内の画像処理回路、フラグ生成回路、及びバッファメモリの一例を示す概略模式図である。図２０は、実施形態４に係る表示装置の駆動切替タイミングの一例を示す図である。なお、実施形態１，２，３と同一の機能を有する構成には同一の符号を付して説明を省略し、実施形態４の表示装置について実施形態１，２，３との相違点を中心に説明する。
　本実施形態において、フラグ生成回路２４４ａは、映像信号Ｓｏｕｒｃｅに基づきフレームレート変更フラグＦＣＦを生成する。
　画像処理回路２４３は、フレームレート変更フラグＦＣＦに基づき、インターレース方式での表示動作から通常のノンインターレース方式での表示動作に切り替える処理を行う。
　また、図１９では、図１６に示す実施形態３の構成と同様に、バッファメモリ２４５に１フレーム分の画像データを保持し、映像信号Ｓｏｕｒｃｅに対して１フレーム分だけ遅れた画像信号Ｖｓｉｇを出力する構成を例示している。
　フラグ生成回路２４４ａは、図２０に示すように、インターレース方式での表示動作中において、映像信号Ｓｏｕｒｃｅのブランク期間Ｔｗが、予め設定された所定の閾期間Ｔｗｔｈ以上であること（Ｔｗ≧Ｔｗｔｈ）を検出した場合に、フレームレート変更フラグＦＣＦを生成する。図２０では、Ｔｗ≧Ｔｗｔｈを検出した時点で、フレームレート変更フラグＦＣＦをロー電位からハイ電位に立ち上げ、映像信号Ｓｏｕｒｃｅを検出した時点で、フレームレート変更フラグＦＣＦをハイ電位からロー電位に立ち下げる例を示したがこれに限らない。
（変形例）
　図２１は、実施形態４の変形例に係る表示装置の駆動切替タイミングの一例を示す図である。図２１では、図２０とは異なり、図１８に示した実施形態３の変形例と同様に、バッファメモリ２４５が１又は複数のフレーム分の映像信号Ｓｏｕｒｃｅを保持することが出来るフレームメモリではなく、１フレームに含まれる１又は複数の画素行に対応する映像信号Ｓｏｕｃｅを保持することが出来るラインメモリを配置する。言い換えると、映像信号Ｓｏｕｒｃｅに対して１フレーム分より短い１又は複数の画素行分だけ遅れた画像信号Ｖｓｉｇが出力される例を示している。この場合には、映像信号Ｓｏｕｒｃｅの入力から入力された映像信号Ｓｏｕｒｃｅに応じた画像信号Ｖｓｉｇが出力されるまでの時間を短縮できるため、制御装置２からのフレームレート変更信号ＦＣＣに基づき、インターレース駆動とノンインターレース駆動を切り替えるまでの期間を短くすることが出来る。なお、バッファメモリ２４５を完全になくして映像信号Ｓｏｕｒｃｅから遅延時間を設けずに画像信号Ｖｓｉｇを出力するようにしても良い。
（実施形態５）
　図２２は、実施形態５に係る表示装置のインターレース駆動時におけるタイミングチャートを示す図である。なお、実施形態１と同一の機能を有する構成には同一の符号を付して説明を省略し、実施形態４の表示装置について実施形態１との相違点を中心に説明する。
　実施形態１において説明したように、インターレース方式で表示動作を行う場合、表示制御回路２４は、奇数フレーム（ｎフレーム、ｎ＋２フレーム）では、第２走査線選択回路２２２－２を常時オフ制御し、偶数フレーム（ｎ＋１フレーム、ｎ＋３フレーム）では、第１走査線選択回路２２２－１を常時オフ制御する。すなわち、奇数フレームでは、奇数行の走査線ＳＣＬにのみ走査信号Ｖｓｃａｎ（１，３，・・・，Ｍ－１）が供給され、偶数フレームでは、偶数行の走査線ＳＣＬにのみ走査信号Ｖｓｃａｎ（２，４，・・・，Ｍ）が供給される。
　本実施形態では、図２２に示すように、第２走査線選択回路２２２－２を常時オフ制御している奇数フレーム（ｎフレーム、ｎ＋２フレーム）において、奇数行の走査線ＳＣＬにのみ走査信号Ｖｓｃａｎ（１，３，・・・，Ｍ－１）が供給されている場合のみ、信号線選択制御信号ＡＳＷ（Ｒ），ＡＳＷ（Ｇ），ＡＳＷ（Ｂ）をオンオフ制御する。また、第１走査線選択回路２２２－１を常時オフ制御している偶数フレーム（ｎ＋１フレーム、ｎ＋３フレーム）において、偶数行の走査線ＳＣＬにのみ走査信号Ｖｓｃａｎ（２，４，・・・，Ｍ）が供給されている場合のみ、信号線選択制御信号ＡＳＷ（Ｒ），ＡＳＷ（Ｇ），ＡＳＷ（Ｂ）をオンオフ制御する。すなわち、走査信号Ｖｓｃａｎが供給されていないとき、図２２の破線で示したように、信号線選択制御信号ＡＳＷ（Ｒ），ＡＳＷ（Ｇ），ＡＳＷ（Ｂ）のオンオフ制御を行わない。これにより、画素Ｐｉｘを構成するスイッチ素子の充放電電流を抑制することができる。
　なお、上述した実施形態では、奇数行の走査線ＳＣＬに供給する走査信号Ｖｓｃａｎ（１，３，・・・，Ｍ－１）を制御する走査線選択信号ＥＮＢ１と、偶数行の走査線ＳＣＬに供給する走査信号Ｖｓｃａｎ（２，４，・・・，Ｍ）を制御する走査線選択信号ＥＮＢ２とをそれぞれ１つずつ設けた例を示したが、これに限らない。奇数行用の走査線選択信号ＥＮＢ１及び偶数行用の走査線選択信号ＥＮＢ２をそれぞれ複数設けた構成であっても良い。
　また、実施形態２において説明した、第１基板１１上の表示領域２１の対向する２辺に第１ゲートドライバ２２－１及び第２ゲートドライバ２２－２を備えた構成では、第１ゲートドライバ２２－１に奇数行の走査線ＳＣＬが接続され、第２ゲートドライバ２２－２に偶数行の走査線ＳＣＬが接続された態様を示したが、全ての走査線ＳＣＬが第１ゲートドライバ２２－１及び第２ゲートドライバ２２－２の双方に接続された態様であっても良い。
　また、実施形態３では、制御装置２からのフレームレート変更信号を検出して生成されたフレームレート変更フラグＦＣＦに基づき、インターレース方式での表示動作からノンインターレース方式での表示動作に切り替える例について説明したが、フレームレート変更フラグＦＣＦに応じて、表示動作の方式を変更するようにしても良い。例えば、ノンインターレース方式での表示動作を行っている場合に、フレームレート変更フラグＦＣＦが立ち上がった場合にインターレース方式での表示動作に切り替えることが出来るようにしても良い。
　また、実施形態４では、映像信号Ｓｏｕｒｃｅのブランク期間が閾期間Ｔｗｔｈ以上であることを検出して生成されたフレームレート変更フラグＦＣＦに基づき、インターレース方式での表示動作からノンインターレース方式での表示動作に切り替える例について説明したが、フレームレート変更フラグＦＣＦに応じて、表示動作の方式を変更するようにしても良い。例えば、ノンインターレース方式での表示動作を行っている場合に、映像信号Ｓｏｕｒｃｅのブランク期間Ｔｗ２が閾期間Ｔｗｔｈ２未満である場合には、フレームレート変更フラグＦＣＦ２が立ち上がり、インターレース方式での表示動作に切り替えることが出来るようにしても良い。また、映像信号Ｓｏｕｒｃｅのブランク期間Ｔｗが閾期間Ｔｗｔｈ未満である場合には、フレームレート変更フラグが生成されない。この場合に、ノンインターレース方式での表示動作からインターレース方式での表示動作に切り替える態様とすれば良い。
　上述した実施形態は、各構成要素を適宜組み合わせることが可能である。また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。
１，１ａ　表示装置
２　制御装置
３　ドライバＩＣ
１１　第１基板
１２　中継基板
２１　表示領域
２２　ゲートドライバ
２２－１　第１ゲートドライバ
２２－２　第２ゲートドライバ
２３　信号線選択回路
２４　表示制御回路
２２１　シフトレジスタ
２２１－１　第１シフトレジスタ
２２１－２　第２シフトレジスタ
２２２－１　第１走査線選択回路
２２２－２　第２走査線選択回路
２４１　バッファアンプ
２４２　反転バッファアンプ
２４３　画像処理回路
２４４，２４４ａ　フラグ生成回路
２４５　バッファメモリ
ＳＣＬ　走査線
ＤＴＬ　信号線
ＦＣＣ　フレームレート変更信号
ＦＣＦ　フレームレート変更フラグ
Ｐｉｘ　画素
Ｓｏｕｒｃｅ　映像信号
Ｖｓｃａｎ　走査信号
Ｖｓｉｇ　画像信号
Ｖｐｉｘ　画素信号

Claims (7)

  1. 　表示領域にマトリクス状に配置された複数の画素と、
    　前記表示領域において行方向に並ぶ前記各画素に接続され、走査信号が供給される走査線と、
    　前記表示領域において列方向に並ぶ前記各画素に接続され、画素信号が供給される信号線と、
    　奇数行の走査線に第１走査線選択回路を介して前記走査信号を供給し、偶数行の走査線に第２走査線選択回路を介して前記走査信号を供給するゲートドライバと、
    　画素信号を選択された信号線に供給する信号線選択回路と、
    　前記ゲートドライバ及び前記信号線選択回路を制御する表示制御回路と、
    　を備え、
    　前記表示制御回路は、
    　ノンインターレース方式で表示動作を行う場合に、前記第１走査線選択回路及び前記第２走査線選択回路は、１水平周期ごとに交互に偶数列および奇数列の前記走査線に前記走査信号を供給し、
    　インターレース方式で表示動作を行う場合に、奇数フレームにおいて、前記第１走査線選択回路は、奇数行の前記走査線に前記走査信号を供給し、前記第２走査線選択回路は、偶数列の前記走査線への前記走査信号の供給を停止し、偶数フレームにおいて、前記第１走査線選択回路は、奇数行の前記走査線への前記走査信号の供給を停止し、前記第２走査線選択回路は、偶数列の前記走査線に前記走査信号を供給する、
    　表示装置。
  2. 　表示領域にマトリクス状に配置された複数の画素と、
    　前記表示領域において行方向に並ぶ前記各画素に接続され、走査信号が供給される走査線と、
    　前記表示領域において列方向に並ぶ前記各画素に接続され、画素信号が供給される信号線と、
    　奇数行の走査線に第１走査線選択回路を介して前記走査信号を供給する第１ゲートドライバと、
    　偶数行の走査線に第２走査線選択回路を介して前記走査信号を供給する第２ゲートドライバと、
    　画素信号を選択された信号線に供給する信号線選択回路と、
    　前記第１ゲートドライバ、前記第２ゲートドライバ、及び前記信号線選択回路を制御する表示制御回路と、
    　を備え、
    　前記表示制御回路は、
    　ノンインターレース方式で表示動作を行う場合に、前記第１走査線選択回路及び前記第２走査線選択回路は、１水平周期ごとに交互に偶数列および奇数列の前記走査線に前記走査信号を供給し、
    　インターレース方式で表示動作を行う場合に、奇数フレームにおいて、前記第１走査線選択回路は、奇数行の前記走査線に前記走査信号を供給し、前記第２走査線選択回路は、偶数列の前記走査線への前記走査信号の供給を停止し、偶数フレームにおいて、前記第１走査線選択回路は、奇数行の前記走査線への前記走査信号の供給を停止し、前記第２走査線選択回路は、偶数列の前記走査線に前記走査信号を供給する、
    　表示装置。
  3. 　前記表示制御回路は、
    　ノンインターレース方式で表示動作を行う場合に、１フレームごとに前記画素信号の極性が反転するカラム反転駆動方式により表示動作を行い、
    　インターレース方式で表示動作を行う場合に、２フレームごとに前記画素信号の極性が反転するカラム反転駆動方式により表示動作を行う、
    　請求項１又は２に記載の表示装置。
  4. 　前記表示制御回路は、
    　前記映像信号のフレームレートが第１フレームレートである場合にノンインターレース方式で表示動作を行い、
    　前記映像信号のフレームレートが前記第１フレームレートよりも高い第２フレームレートである場合にインターレース方式で表示動作を行う、
    　請求項１又は２に記載の表示装置。
  5. 　前記表示制御回路は、外部からのフレームレート変更信号に応じて、ノンインターレース方式での表示動作とインターレース方式での表示動作とを切り替える、
    　請求項１又は２に記載の表示装置。
  6. 　前記表示制御信号は、供給された映像信号に基づいて画素信号を生成し、
    　前記表示制御回路は、前記映像信号に応じて、ノンインターレース方式での表示動作とインターレース方式での表示動作とを切り替える、
    　請求項１又は２に記載の表示装置。
  7. 　前記表示制御回路は、前記映像信号のブランク期間が所定の閾期間以上である場合に、インターレース方式での表示動作からノンインターレース方式での表示動作に切り替え、前記映像信号のブランク期間が所定の閾期間未満である場合に、ノンインターレース方式での表示動作からインターレース方式での表示動作に切り替える、
    　請求項６に記載の表示装置。
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