WO2021019603A1 - Power conversion device - Google Patents

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健志 網本
由宇 川井
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Definitions

  • FIG. 27 It is a circuit diagram explaining the path of the recovery current or the variation current generated at the time of transition from a dead time period to a reflux period in the 3rd operation pattern. It is a circuit diagram for demonstrating the potential difference which occurs in the wiring inductance when the recovery current or the variation current shown in FIG. 27 disappears. It is a circuit diagram for comparing the current path in the return period and the dead time period in the 4th operation pattern of the power conversion apparatus which concerns on Embodiment 1. FIG. It is a circuit diagram for demonstrating the potential difference which occurs in the wiring inductance at the time of transition from a reflux period to a dead time period in the 4th operation pattern.
  • FIG. 5 is a fifth layout diagram of a semiconductor element and a snubber capacitor of the power conversion device according to the second embodiment. It is a circuit diagram explaining the structure of the power conversion apparatus which concerns on Embodiment 3.
  • FIG. 5 is a waveform diagram illustrating on / off control of a semiconductor element in the power conversion device according to the third embodiment.
  • FIG. 5 is a circuit diagram illustrating a current path in a power transmission period (in the first operation pattern) when the AC voltage and AC current of the power conversion device according to the third embodiment are positive. It is a 2nd circuit diagram explaining the current path in the dead time period in the 1st operation pattern of the power conversion apparatus which concerns on Embodiment 3.
  • each current path including the DC power supply 2 and the AC power supply 17 is typically described, but in reality, the current path including the smoothing capacitor 3 and the output filter capacitor 15 is also shown in parallel. It is formed.
  • the wiring inductance 40 corresponds to the parasitic inductance of the wiring connecting the positive side of the DC power supply 2 and between the nodes Na.
  • the wiring inductance 41 corresponds to the parasitic inductance of the wiring connecting between the negative side of the DC power supply 2 and the node Nc.
  • the wiring inductance 42 exists between the node Na and the smoothing capacitor 3, and the wiring inductance 43 exists between the smoothing capacitor 3 and the node Nc.
  • the wiring inductance 1703 has a potential difference in the direction opposite to that of the DC power supply 1701. Occur. Therefore, a voltage lower than the voltage of the DC power supply 1701 is applied to the load 1704.
  • the DC power supply 2 is considered as a current path, but when the smoothing capacitor 3 has a smaller current path wiring inductance than the DC power supply 2 and can provide instantaneous energy, The current path is formed so as to pass through the smoothing capacitor 3 instead of the DC power supply 2.
  • the current I8 flows through the path of the DC power supply 2-semiconductor element 7-semiconductor element 10-semiconductor element 9-semiconductor element 6-DC power supply 2 represented by a single point chain line.
  • the voltage of the DC power supply 2 the voltage of the wiring inductance 40, the voltage of the wiring inductance 44, the voltage of the wiring inductance 50, the voltage of the wiring inductance 51, and the voltage of the wiring inductance 55.
  • an off-surge voltage higher than the voltage of the DC power supply 2 is applied to the semiconductor element 9.
  • FIG. 34 is a circuit diagram illustrating a configuration of a two-level inverter shown as a comparative example.
  • the two-level inverter 1X shown as a comparative example with reference to FIG. 34 is composed of a full-bridge type inverter, and the semiconductor element 9 and the semiconductor element 10 are removed from the power conversion device 1A shown in FIG. It has a circuit configuration.
  • the positive electrode of the semiconductor element 84 and the positive electrode of the semiconductor element 83 are connected, and the negative electrode on the left side of the semiconductor element 83 and the negative electrode on the left side of the semiconductor element 81 are connected.
  • the positive electrode of the semiconductor element 81 is connected to the positive electrode of the semiconductor element 82, and the negative electrode on the left side of the semiconductor element 84 and the positive electrode of the semiconductor element 8 are connected.
  • the negative electrode at the bottom of the semiconductor element 8 is connected to the other end of the snubber capacitor 68.

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Abstract

According to the present invention, fifth and sixth semiconductor elements (9, 10) are connected between a midpoint (Nd) of a first leg between first and second semiconductor elements (5, 6) and a midpoint (Ne) of a second leg between third and fourth semiconductor elements (7, 8). The connection distance between a first snubber circuit (SNC1) and the positive electrode of the first semiconductor element (5) is shorter than the connection distance between the first snubber circuit and the positive electrode of the third semiconductor element (7). The connection distance between the first snubber circuit and the negative electrode of the fourth semiconductor element (8) is shorter than the connection distance between the first snubber circuit and the negative electrode of the second semiconductor element (6). In addition, the connection distance between a second snubber circuit (SNC2) and the positive electrode of the third semiconductor element (7) is shorter than the wiring distance between the second snubber circuit and the positive electrode of the first semiconductor element (5), and the connection distance between the second snubber circuit and the negative electrode of the second semiconductor element (6) is shorter than the wiring distance between the second snubber circuit and the positive electrode of the fourth semiconductor element (8).

Description

電力変換装置Power converter
　本発明は、電力変換装置に関する。 The present invention relates to a power conversion device.
　電力変換装置の代表例として、直流電力を交流電力に変換する場合にはインバータが用いられる。インバータは、複数の半導体スイッチング素子がオンオフ動作（スイッチング動作）するとともに、リアクトル及びコンデンサによって構成されたフィルタを用いて、直流／交流電力変換を実行する。 As a typical example of a power conversion device, an inverter is used when converting DC power to AC power. In the inverter, a plurality of semiconductor switching elements perform on / off operation (switching operation), and DC / AC power conversion is performed by using a filter composed of a reactor and a capacitor.
　インバータの一例として、３レベル電力変換装置が知られている。例えば、特開２０１７－１２７１１４号公報（特許文献１）には、複数の半導体スイッチング素子によるブリッジ回路と、フィルタと回路に加えて、クランプ回路を備えた構成の３レベル電力変換装置が記載される。 A three-level power converter is known as an example of an inverter. For example, Japanese Patent Application Laid-Open No. 2017-127114 (Patent Document 1) describes a three-level power conversion device having a structure including a bridge circuit using a plurality of semiconductor switching elements, a filter and a circuit, and a clamp circuit. ..
　特許文献１の構成では、ブリッジ回路は、直流電圧を変換して交流電圧を出力する。フィルタ回路は、ブリッジ回路の出力する交流電圧の高周波成分を減衰させる。更に、クランプ回路は、ブリッジ回路及びフィルタ回路との間に接続されて、ブリッジ回路の出力側を短絡することができる。ブリッジ回路及びクランプ回路に含まれる複数のスイッチング素子を制御することによって、フィルタ回路から３つ以上の電圧レベルを有する交流電圧を出力することが可能となる。 In the configuration of Patent Document 1, the bridge circuit converts a DC voltage and outputs an AC voltage. The filter circuit attenuates the high frequency component of the AC voltage output by the bridge circuit. Further, the clamp circuit can be connected between the bridge circuit and the filter circuit to short-circuit the output side of the bridge circuit. By controlling a plurality of switching elements included in the bridge circuit and the clamp circuit, it is possible to output an AC voltage having three or more voltage levels from the filter circuit.
特開２０１７－１２７１１４号公報JP-A-2017-127114
　インバータを動作させる際に、半導体スイッチング素子のスイッチング動作時には、オンオフに伴う電流変化に起因したサージ電圧が発生することが知られている。例えば、スナバコンデンサの配置等によって、サージ電圧の低減が図られる。 It is known that when operating an inverter, a surge voltage is generated due to a current change accompanying on / off during the switching operation of a semiconductor switching element. For example, the surge voltage can be reduced by arranging a snubber capacitor or the like.
　しかしながら、特許文献１には、上記のような３レベル電力変換装置の構成での有効なサージ電圧低減のための構成は言及されていない。 However, Patent Document 1 does not mention a configuration for effective surge voltage reduction in the configuration of the three-level power converter as described above.
　それゆえに、本発明の目的は、３レベル電力変換装置の半導体素子で発生するサージ電圧を低減するための回路構成を提供することである。 Therefore, an object of the present invention is to provide a circuit configuration for reducing a surge voltage generated in a semiconductor element of a three-level power converter.
　本発明のある局面では、電力変換装置は、並列接続された第１レグ及び第２レグと、第１及び第２のスナバ回路と、少なくとも１つの半導体素子とを備える。第１レグは、互いに直列に接続された第１および第２の半導体素子を含む。第２レグは、互いに直列に接続された第３および第４の半導体素子を含む。第１のスナバ回路は、第１レグ及び第２レグに並列に接続される。第２のスナバ回路は、第１レグ、第２レグ、及び、第１のスナバ回路と並列に接続される。少なくとも１つの半導体素子は、第１の半導体素子及び第２の半導体素子の接続点である第１レグの中点と、第３の半導体素子及び第４の半導体素子の接続点である第２レグの中点との間に電気的に接続される。第１の半導体素子の正極及び第３の半導体素子の正極が互いに接続され、第１の半導体素子の負極及び第２の半導体素子の負極が接続され、第３の半導体素子の負極及び第４の半導体素子の正極が接続され、第２の半導体素子の負極及び第４の半導体素子の負極が接続される。第１のスナバ回路及び第１の半導体素子の正極の間の接続距離は、第１のスナバ回路及び第３の半導体素子の間の接続距離よりも短く、かつ、第１のスナバ回路及び第４の半導体素子の負極の間の接続距離は、第１のスナバ回路及び第２の半導体素子の負極の間の接続距離よりも短い。更に、第２のスナバ回路及び第３の半導体素子の正極の間の接続距離は、第２のスナバ回路及び第１の半導体素子の正極の接続距離よりも短く、第２のスナバ回路及び第２の半導体素子の負極の間の接続距離は、第２のスナバ回路及び第４の半導体素子の負極の間の接続距離よりも短い。 In certain aspects of the invention, the power converter comprises first and second legs connected in parallel, first and second snubber circuits, and at least one semiconductor element. The first leg includes first and second semiconductor devices connected in series with each other. The second leg includes third and fourth semiconductor devices connected in series with each other. The first snubber circuit is connected in parallel to the first and second legs. The second snubber circuit is connected in parallel with the first leg, the second leg, and the first snubber circuit. At least one semiconductor element is a middle point of the first leg, which is a connection point between the first semiconductor element and the second semiconductor element, and a second leg, which is a connection point between the third semiconductor element and the fourth semiconductor element. It is electrically connected to the midpoint. The positive electrode of the first semiconductor element and the positive electrode of the third semiconductor element are connected to each other, the negative electrode of the first semiconductor element and the negative electrode of the second semiconductor element are connected, and the negative electrode of the third semiconductor element and the fourth negative electrode are connected. The positive electrode of the semiconductor element is connected, and the negative electrode of the second semiconductor element and the negative electrode of the fourth semiconductor element are connected. The connection distance between the first snubber circuit and the positive electrode of the first semiconductor element is shorter than the connection distance between the first snubber circuit and the third semiconductor element, and the connection distance between the first snubber circuit and the fourth semiconductor element is shorter. The connection distance between the negative electrodes of the semiconductor element is shorter than the connection distance between the first snubber circuit and the negative electrode of the second semiconductor element. Further, the connection distance between the second snubber circuit and the positive electrode of the third semiconductor element is shorter than the connection distance between the second snubber circuit and the positive electrode of the first semiconductor element, and the connection distance between the second snubber circuit and the second positive electrode is shorter. The connection distance between the negative electrodes of the semiconductor element is shorter than the connection distance between the second snubber circuit and the negative electrode of the fourth semiconductor element.
　本発明によれば、サージ電圧の原因となる電流の経路のうちの、半導体素子と並列に形成される、第１又は第２のスナバ回路を含む経路の配線インダクタンスを低減できるので、半導体素子で発生するサージ電圧を低減することができる。 According to the present invention, among the current paths that cause surge voltage, the wiring inductance of the path including the first or second snubber circuit formed in parallel with the semiconductor element can be reduced, so that the semiconductor element can be used. The surge voltage generated can be reduced.
実施の形態１に係る電力変換装置の構成を説明する回路図である。It is a circuit diagram explaining the structure of the power conversion apparatus which concerns on Embodiment 1. FIG. 図１に示された電力変換装置での半導体素子のオンオフ制御を説明する波形図である。It is a waveform diagram explaining the on / off control of the semiconductor element in the power conversion apparatus shown in FIG. 実施の形態１に係る電力変換装置の交流電圧及び交流電流が正であるときの（第１の動作パターンでの）電力伝送期間における電流経路を説明する回路図である。It is a circuit diagram explaining the current path in the power transmission period (in the 1st operation pattern) when the AC voltage and AC current of the power conversion apparatus which concerns on Embodiment 1 are positive. 実施の形態１に係る電力変換装置の第１の動作パターンでのデッドタイム期間における電流経路を説明する第２の回路図である。It is a 2nd circuit diagram explaining the current path in the dead time period in the 1st operation pattern of the power conversion apparatus which concerns on Embodiment 1. FIG. 実施の形態１に係る電力変換装置の第１の動作パターンでの還流期間における電流経路を説明する第３の回路図である。It is a 3rd circuit diagram explaining the current path in the reflux period in the 1st operation pattern of the power conversion apparatus which concerns on Embodiment 1. FIG. 実施の形態１に係る電力変換装置の交流電圧及び交流電流が負であるときの（第２の動作パターンでの）電力伝送期間における電流経路を説明する回路図である。FIG. 5 is a circuit diagram illustrating a current path in a power transmission period (in the second operation pattern) when the AC voltage and AC current of the power conversion device according to the first embodiment are negative. 実施の形態１に係る電力変換装置の第２の動作パターンでのデッドタイム期間における電流経路を説明する回路図である。It is a circuit diagram explaining the current path in the dead time period in the 2nd operation pattern of the power conversion apparatus which concerns on Embodiment 1. FIG. 実施の形態１に係る電力変換装置の第２の動作パターンでの還流期間における電流経路を説明する回路図である。It is a circuit diagram explaining the current path in the reflux period in the 2nd operation pattern of the power conversion apparatus which concerns on Embodiment 1. FIG. 実施の形態１に係る電力変換装置の交流電圧が正であり、交流電流が負であるときの（第３の動作パターンでの）電力伝送期間における電流経路を説明する回路図である。FIG. 5 is a circuit diagram illustrating a current path in a power transmission period (in the third operation pattern) when the AC voltage of the power conversion device according to the first embodiment is positive and the AC current is negative. 実施の形態１に係る電力変換装置の第３の動作パターンでのデッドタイム期間における電流経路を説明する回路図である。It is a circuit diagram explaining the current path in the dead time period in the 3rd operation pattern of the power conversion apparatus which concerns on Embodiment 1. FIG. 実施の形態１に係る電力変換装置の第３の動作パターンでの還流期間における電流経路を説明する回路図である。It is a circuit diagram explaining the current path in the reflux period in the 3rd operation pattern of the power conversion apparatus which concerns on Embodiment 1. FIG. 実施の形態１に係る電力変換装置の交流電圧が負であり、交流電流が正であるときの（第４の動作パターンでの）電力伝送期間における電流経路を説明する第１の回路図である。It is a 1st circuit diagram explaining the current path in the power transmission period (in the 4th operation pattern) when the AC voltage of the power conversion apparatus which concerns on Embodiment 1 is negative, and AC current is positive. .. 実施の形態１に係る電力変換装置の第４の動作パターンでのデッドタイム期間における電流経路を説明する回路図である。It is a circuit diagram explaining the current path in the dead time period in the 4th operation pattern of the power conversion apparatus which concerns on Embodiment 1. FIG. 実施の形態１に係る電力変換装置の第４の動作パターンでの還流期間における電流経路を説明する回路図である。It is a circuit diagram explaining the current path in the reflux period in the 4th operation pattern of the power conversion apparatus which concerns on Embodiment 1. FIG. 図１に示された電力変換装置内に存在する配線インダクタンスを説明する回路図である。It is a circuit diagram explaining the wiring inductance existing in the power conversion apparatus shown in FIG. スイッチング動作時にインダクタンスに発生する電圧を説明する概念図である。It is a conceptual diagram explaining the voltage generated in the inductance at the time of a switching operation. 実施の形態１に係る電力変換装置の第１の動作パターンでの電力伝送期間及びデッドタイム期間での電流経路を比較するための回路図である。FIG. 5 is a circuit diagram for comparing current paths in a power transmission period and a dead time period in the first operation pattern of the power conversion device according to the first embodiment. 第１の動作パターンでの電力伝送期間からデッドタイム期間への移行時に配線インダクタンスに発生する電位差を説明するための回路図である。It is a circuit diagram for demonstrating the potential difference which occurs in the wiring inductance at the time of transition from a power transmission period to a dead time period in the 1st operation pattern. 第１の動作パターンでのデッドタイム期間から電力伝送期間への移行時に発生するリカバリ電流又は変異電流の経路を説明する回路図である。It is a circuit diagram explaining the path of the recovery current or the variation current generated at the time of transition from a dead time period to a power transmission period in the 1st operation pattern. 図１９に示されたリカバリ電流又は変異電流が消滅する際に配線インダクタンスに発生する電位差を説明するための回路図である。It is a circuit diagram for demonstrating the potential difference which occurs in the wiring inductance when the recovery current or the variation current shown in FIG. 19 disappears. 実施の形態１に係る電力変換装置の第２の動作パターンでの電力伝送期間及びデッドタイム期間での電流経路を比較するための回路図である。FIG. 5 is a circuit diagram for comparing current paths in a power transmission period and a dead time period in the second operation pattern of the power conversion device according to the first embodiment. 第２の動作パターンでの電力伝送期間からデッドタイム期間への移行時に配線インダクタンスに発生する電位差を説明するための回路図である。It is a circuit diagram for demonstrating the potential difference which occurs in the wiring inductance at the time of transition from a power transmission period to a dead time period in the 2nd operation pattern. 第２の動作パターンでのデッドタイム期間から電力伝送期間への移行時に発生するリカバリ電流又は変異電流の経路を説明する回路図である。It is a circuit diagram explaining the path of the recovery current or the variation current generated at the time of transition from a dead time period to a power transmission period in the 2nd operation pattern. 図２３に示されたリカバリ電流又は変異電流が消滅する際に配線インダクタンスに発生する電位差を説明するための回路図である。It is a circuit diagram for demonstrating the potential difference which occurs in the wiring inductance when the recovery current or the variation current shown in FIG. 23 disappears. 実施の形態１に係る電力変換装置の第３の動作パターンでの還流期間及びデッドタイム期間での電流経路を比較するための回路図である。It is a circuit diagram for comparing the current path in the return period and the dead time period in the 3rd operation pattern of the power conversion apparatus which concerns on Embodiment 1. FIG. 第３の動作パターンでの還流期間からデッドタイム期間への移行時に配線インダクタンスに発生する電位差を説明するための回路図である。It is a circuit diagram for demonstrating the potential difference which occurs in the wiring inductance at the time of transition from a reflux period to a dead time period in the 3rd operation pattern. 第３の動作パターンでのデッドタイム期間から還流期間への移行時に発生するリカバリ電流又は変異電流の経路を説明する回路図である。It is a circuit diagram explaining the path of the recovery current or the variation current generated at the time of transition from a dead time period to a reflux period in the 3rd operation pattern. 図２７に示されたリカバリ電流又は変異電流が消滅する際に配線インダクタンスに発生する電位差を説明するための回路図である。It is a circuit diagram for demonstrating the potential difference which occurs in the wiring inductance when the recovery current or the variation current shown in FIG. 27 disappears. 実施の形態１に係る電力変換装置の第４の動作パターンでの還流期間及びデッドタイム期間での電流経路を比較するための回路図である。It is a circuit diagram for comparing the current path in the return period and the dead time period in the 4th operation pattern of the power conversion apparatus which concerns on Embodiment 1. FIG. 第４の動作パターンでの還流期間からデッドタイム期間への移行時に配線インダクタンスに発生する電位差を説明するための回路図である。It is a circuit diagram for demonstrating the potential difference which occurs in the wiring inductance at the time of transition from a reflux period to a dead time period in the 4th operation pattern. 第４の動作パターンでのデッドタイム期間から還流期間への移行時に発生するリカバリ電流又は変異電流の経路を説明する回路図である。It is a circuit diagram explaining the path of the recovery current or the variation current generated at the time of transition from a dead time period to a reflux period in the 4th operation pattern. 図３１に示されたリカバリ電流又は変異電流が消滅する際に配線インダクタンスに発生する電位差を説明するための回路図である。It is a circuit diagram for demonstrating the potential difference which occurs in the wiring inductance when the recovery current or the variation current shown in FIG. 31 disappears. 実施の形態１に係る電力変換装置の各動作パターンにおける、サージ電圧が発生する半導体素子、並びに、サージ電圧の原因となる電流経路の一覧を示す図表である。It is a figure which shows the list of the semiconductor element which generates a surge voltage, and the current path which causes a surge voltage in each operation pattern of the power conversion apparatus which concerns on Embodiment 1. FIG. 比較例として示される２レベルインバータの構成を説明する回路図である。It is a circuit diagram explaining the structure of the 2 level inverter shown as a comparative example. 図３４に示された２レベルインバータでの半導体素子のオンオフ制御を説明する波形図である。FIG. 3 is a waveform diagram illustrating on / off control of a semiconductor element in the two-level inverter shown in FIG. 34. 図３４に示された２レベルインバータ内に存在する配線インダクタンスを説明する回路図である。It is a circuit diagram explaining the wiring inductance existing in the 2 level inverter shown in FIG. 34. 図３４に示された２レベルインバータの各動作パターンにおける、サージ電圧が発生する半導体素子、並びに、サージ電圧の原因となる電流経路の一覧を示す図表である。FIG. 3 is a chart showing a list of semiconductor elements in which a surge voltage is generated and current paths that cause the surge voltage in each operation pattern of the two-level inverter shown in FIG. 34. 図３４に示された２レベルインバータに対するスナバコンデンサの配置例を説明する回路図である。It is a circuit diagram explaining the arrangement example of the snubber capacitor with respect to the 2 level inverter shown in FIG. 34. 実施の形態１に係る電力変換装置に対するスナバコンデンサ（スナバ回路）の配置例を説明する回路図である。It is a circuit diagram explaining the arrangement example of the snubber capacitor (snubber circuit) with respect to the power conversion apparatus which concerns on Embodiment 1. FIG. 図３９に示されたスナバ回路の第１の変形例を説明する回路図である。It is a circuit diagram explaining the 1st modification of the snubber circuit shown in FIG. 39. 図３９に示されたスナバ回路の第２の変形例を説明する回路図である。It is a circuit diagram explaining the 2nd modification of the snubber circuit shown in FIG. 39. 実施の形態１に係る電力変換装置の変形例を説明する回路図である。It is a circuit diagram explaining the modification of the power conversion apparatus which concerns on Embodiment 1. FIG. 実施の形態２に係る電力変換装置の半導体素子及びスナバコンデンサの第１の配置図である。It is a 1st layout drawing of the semiconductor element and the snubber capacitor of the power conversion apparatus which concerns on Embodiment 2. FIG. 実施の形態２に係る電力変換装置の半導体素子及びスナバコンデンサの第２の配置図である。It is a second layout drawing of the semiconductor element and the snubber capacitor of the power conversion apparatus which concerns on Embodiment 2. FIG. 実施の形態２に係る電力変換装置の半導体素子及びスナバコンデンサの第３の配置図である。FIG. 3 is a third layout diagram of a semiconductor element and a snubber capacitor of the power conversion device according to the second embodiment. 実施の形態２に係る電力変換装置の半導体素子及びスナバコンデンサの第４の配置図である。It is a fourth layout drawing of the semiconductor element and the snubber capacitor of the power conversion apparatus which concerns on Embodiment 2. FIG. 実施の形態２に係る電力変換装置の半導体素子及びスナバコンデンサの第５の配置図である。FIG. 5 is a fifth layout diagram of a semiconductor element and a snubber capacitor of the power conversion device according to the second embodiment. 実施の形態３に係る電力変換装置の構成を説明する回路図である。It is a circuit diagram explaining the structure of the power conversion apparatus which concerns on Embodiment 3. FIG. 実施の形態３に係る電力変換装置での半導体素子のオンオフ制御を説明する波形図である。FIG. 5 is a waveform diagram illustrating on / off control of a semiconductor element in the power conversion device according to the third embodiment. 実施の形態３に係る電力変換装置の交流電圧及び交流電流が正であるときの（第１の動作パターンでの）電力伝送期間における電流経路を説明する回路図である。FIG. 5 is a circuit diagram illustrating a current path in a power transmission period (in the first operation pattern) when the AC voltage and AC current of the power conversion device according to the third embodiment are positive. 実施の形態３に係る電力変換装置の第１の動作パターンでのデッドタイム期間における電流経路を説明する第２の回路図である。It is a 2nd circuit diagram explaining the current path in the dead time period in the 1st operation pattern of the power conversion apparatus which concerns on Embodiment 3. FIG. 実施の形態３に係る電力変換装置の第１の動作パターンでの還流期間における電流経路を説明する第３の回路図である。It is a 3rd circuit diagram explaining the current path in the reflux period in the 1st operation pattern of the power conversion apparatus which concerns on Embodiment 3. FIG. 実施の形態３に係る電力変換装置の各動作パターンにおける、サージ電圧が発生する半導体素子、並びに、サージ電圧の原因となる電流経路の一覧を示す図表である。It is a figure which shows the list of the semiconductor element which generates a surge voltage, and the current path which causes a surge voltage in each operation pattern of the power conversion apparatus which concerns on Embodiment 3. FIG. 実施の形態３に係る電力変換装置に対するスナバコンデンサ（スナバ回路）の配置例を説明する回路図である。It is a circuit diagram explaining the arrangement example of the snubber capacitor (snubber circuit) with respect to the power conversion apparatus which concerns on Embodiment 3. FIG. 実施の形態４に係る電力変換装置の半導体素子及びスナバコンデンサの第１の配置図である。It is a 1st layout drawing of the semiconductor element and the snubber capacitor of the power conversion apparatus which concerns on Embodiment 4. FIG. 実施の形態４に係る電力変換装置の半導体素子及びスナバコンデンサの第２の配置図である。It is a second layout drawing of the semiconductor element and the snubber capacitor of the power conversion apparatus which concerns on Embodiment 4. FIG. 実施の形態４に係る電力変換装置の半導体素子及びスナバコンデンサの第３の配置図である。FIG. 3 is a third layout diagram of a semiconductor element and a snubber capacitor of the power conversion device according to the fourth embodiment. 実施の形態４に係る電力変換装置の半導体素子及びスナバコンデンサの第４の配置図である。FIG. 5 is a fourth layout diagram of a semiconductor element and a snubber capacitor of the power conversion device according to the fourth embodiment.
　以下に、本発明の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the following, the same or corresponding parts in the drawings will be designated by the same reference numerals, and the explanations will not be repeated in principle.
　実施の形態１．
　（回路構成）
　図１は、実施の形態１に係る電力変換装置の構成を説明する回路図である。 Embodiment 1.
(Circuit configuration)
FIG. 1 is a circuit diagram illustrating a configuration of a power conversion device according to a first embodiment.
　図１を参照して、実施の形態１に係る電力変換装置１Ａは、特許文献１に記載された、クランプ回路を有する３レベル電力変換装と同様の主回路構成を有する。電力変換装置１Ａの入力側（ＤＣ側）及び出力側（ＡＣ側）には、直流電源２及び交流電源１７がそれぞれ接続される。 With reference to FIG. 1, the power conversion device 1A according to the first embodiment has a main circuit configuration similar to that of the three-level power conversion device having a clamp circuit described in Patent Document 1. A DC power supply 2 and an AC power supply 17 are connected to the input side (DC side) and the output side (AC side) of the power conversion device 1A, respectively.
　直流電源２は、例えば、直流安定化電源、燃料電池、太陽電池や風力発電機、蓄電池等によって構成される。又、直流電源２は、これらの電源からの出力をＤＣ／ＤＣ変換するコンバータを含んで構成されてもよい。交流電源１７は、例えば、電力系統、又は交流負荷によって構成される。 The DC power supply 2 is composed of, for example, a regulated DC power supply, a fuel cell, a solar cell, a wind power generator, a storage battery, or the like. Further, the DC power supply 2 may be configured to include a converter that converts the output from these power supplies into DC / DC. The AC power supply 17 is composed of, for example, a power system or an AC load.
　尚、直流電源２が、再充電可能な二次電池によって構成される場合には、電力変換装置１Ａは、上述した、入力側（ＤＣ側）から出力側（ＡＣ側）へのＤＣ／ＡＣ変換による電力伝送のみならず、ＡＣ側からＤＣ側へのＡＣ／ＤＣ変換を実行することも可能である。又、図１では、交流電源１７を単相２線式の構成で記載しているが、単相３線式で交流電源１７を構成することも可能である。 When the DC power supply 2 is composed of a rechargeable secondary battery, the power conversion device 1A performs DC / AC conversion from the input side (DC side) to the output side (AC side) as described above. It is also possible to perform AC / DC conversion from the AC side to the DC side as well as power transmission by. Further, in FIG. 1, the AC power supply 17 is described in a single-phase two-wire system, but it is also possible to configure the AC power supply 17 in a single-phase three-wire system.
　電力変換装置１Ａは、平滑用コンデンサ３と、半導体素子５～１０と、出力フィルタリアクトル１３，１４と、出力フィルタコンデンサ１５と、電圧検出器１９，２３と、電流検出器２１と、制御回路３５を備える。電圧検出器１９は、平滑用コンデンサ３の電圧を検出する。電圧検出器２３は、出力フィルタコンデンサ１５の電圧を検出する。電流検出器２１は、出力フィルタリアクトル１３の電流を検出する。 The power conversion device 1A includes a smoothing capacitor 3, semiconductor elements 5 to 10, output filter reactors 13 and 14, output filter capacitors 15, voltage detectors 19 and 23, a current detector 21, and a control circuit 35. To be equipped. The voltage detector 19 detects the voltage of the smoothing capacitor 3. The voltage detector 23 detects the voltage of the output filter capacitor 15. The current detector 21 detects the current of the output filter reactor 13.
　半導体素子５～１０の各々は、ＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）又はＭＯＳＦＥＴ（Metal-Oxide-Semiconductor　Field-Effect　Transistor）等のオンオフ制御可能なスイッチング素子で構成されて、正極、負極、及び、制御電極を有する。例えば、半導体素子５～１０がＩＧＢＴである場合には、正極はコレクタ、負極はエミッタ、制御電極はゲートに相当する。又、半導体素子５～１０がＭＯＳＦＥＴである場合には、正極はドレイン、負極はソース、制御電極はゲートに相当する。半導体素子５～１０には、負極から正極への方向の電流経路を形成するための逆並列ダイオードが、内蔵又は外部接続されている。 Each of the semiconductor elements 5 to 10 is composed of switching elements capable of on / off control such as an IGBT (Insulated Gate Bipolar Transistor) or a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor), and is composed of a positive electrode, a negative electrode, and a control electrode. Has. For example, when the semiconductor elements 5 to 10 are IGBTs, the positive electrode corresponds to a collector, the negative electrode corresponds to an emitter, and the control electrode corresponds to a gate. When the semiconductor elements 5 to 10 are MOSFETs, the positive electrode corresponds to the drain, the negative electrode corresponds to the source, and the control electrode corresponds to the gate. The semiconductor elements 5 to 10 are internally or externally connected with antiparallel diodes for forming a current path in the direction from the negative electrode to the positive electrode.
　ノードＮａは、直流電源２の正側及び平滑用コンデンサ３の一方端と接続される。ノードＮａは、半導体素子５及び半導体素子７の正極とさらに接続される。ノードＮｃは、直流電源２の負側及び平滑用コンデンサ３他方端と接続される。ノードＮｃは、半導体素子６及び半導体素子８の正極と更に接続される。 Node Na is connected to the positive side of the DC power supply 2 and one end of the smoothing capacitor 3. The node Na is further connected to the semiconductor element 5 and the positive electrode of the semiconductor element 7. The node Nc is connected to the negative side of the DC power supply 2 and the other end of the smoothing capacitor 3. The node Nc is further connected to the semiconductor element 6 and the positive electrode of the semiconductor element 8.
　半導体素子５及び半導体素子６は、ノードＮｄを介して直列接続される。従って、半導体素子５の負極及び半導体素子６の正極は、ノードＮｄと接続される。直列接続された半導体素子５及び半導体素子６は「第１レグ」を構成する。ノードＮｄは、第１レグの中点に相当する。 The semiconductor element 5 and the semiconductor element 6 are connected in series via the node Nd. Therefore, the negative electrode of the semiconductor element 5 and the positive electrode of the semiconductor element 6 are connected to the node Nd. The semiconductor element 5 and the semiconductor element 6 connected in series form a "first leg". Node Nd corresponds to the midpoint of the first leg.
　同様に、半導体素子７及び半導体素子８は、ノードＮｅを介して、従って、半導体素子７の負極及び半導体素子８の正極は、ノードＮｅと接続される。直列接続された半導体素子７及び半導体素子８は「第２レグ」を構成する。ノードＮｅは、第２レグの中点に相当する。並列接続された第１レグ及び第２レグ、即ち、半導体素子５～８によって、いわゆるフルブリッジ型のブリッジ回路が構成される。電力変換装置１Ａにおいて、第１レグ、第２レグ、直流電源２、及び、平滑用コンデンサ３は、互いに並列接続される。 Similarly, the semiconductor element 7 and the semiconductor element 8 are connected to the node Ne, and therefore the negative electrode of the semiconductor element 7 and the positive electrode of the semiconductor element 8 are connected to the node Ne. The semiconductor element 7 and the semiconductor element 8 connected in series form a "second leg". Node Ne corresponds to the midpoint of the second leg. The first leg and the second leg connected in parallel, that is, the semiconductor elements 5 to 8, form a so-called full bridge type bridge circuit. In the power conversion device 1A, the first leg, the second leg, the DC power supply 2, and the smoothing capacitor 3 are connected in parallel with each other.
　ノードＮｄは、半導体素子９の負極、及び、出力フィルタリアクトル１３の一方端と更に接続される。ノードＮｅは、半導体素子１０の負極、及び、出力フィルタリアクトル１４の一方端と更に接続される。従って、半導体素子９及び半導体素子１０の正極同士が接続される。 The node Nd is further connected to the negative electrode of the semiconductor element 9 and one end of the output filter reactor 13. The node Ne is further connected to the negative electrode of the semiconductor element 10 and one end of the output filter reactor 14. Therefore, the positive electrodes of the semiconductor element 9 and the semiconductor element 10 are connected to each other.
　半導体素子１０のオン時には、ノードＮｄからノードＮｅの間に、ノードＮｄからノードＮｅへの方向の電流経路が形成される。一方で、半導体素子９のオン時には、ノードＮｅからノードＮｄへの方向の電流経路が形成される。このように、逆極性で直列接続された半導体素子９及び半導体素子１０によって、いわゆる双方向スイッチが構成される。 When the semiconductor element 10 is turned on, a current path in the direction from the node Nd to the node Ne is formed between the node Nd and the node Ne. On the other hand, when the semiconductor element 9 is turned on, a current path in the direction from the node Ne to the node Nd is formed. In this way, the so-called bidirectional switch is configured by the semiconductor element 9 and the semiconductor element 10 connected in series with opposite polarities.
　出力フィルタコンデンサ１５は、ノードＮｆ及びノードＮｇの間に接続される。ノードＮｆは、更に、出力フィルタリアクトル１３の他方端、及び、交流電源１７の一方端と接続される。同様に、ノードＮｇは、更に、出力フィルタリアクトル１４の他方端、及び、交流電源１７の他方端と接続される。 The output filter capacitor 15 is connected between the node Nf and the node Ng. The node Nf is further connected to the other end of the output filter reactor 13 and one end of the AC power supply 17. Similarly, the node Ng is further connected to the other end of the output filter reactor 14 and the other end of the AC power supply 17.
　制御回路３５には、電圧検出器１９、電流検出器２１、及び、電圧検出器２３による検出値が入力される。制御回路３５は、半導体素子５を駆動するための駆動信号２７と、半導体素子６を駆動するための駆動信号２８と、半導体素子７を駆動するための駆動信号２９と、半導体素子８を駆動するための駆動信号３０と、半導体素子９を駆動するための駆動信号３１と、半導体素子１０を駆動するための駆動信号３２を出力する。駆動信号２７～３２は、半導体素子５～１０の制御電極へそれぞれ伝達される。この結果、半導体素子５～９は、制御回路３５からの駆動信号２７～３２にそれぞれ応答してオンオフ制御される。 The values detected by the voltage detector 19, the current detector 21, and the voltage detector 23 are input to the control circuit 35. The control circuit 35 drives the drive signal 27 for driving the semiconductor element 5, the drive signal 28 for driving the semiconductor element 6, the drive signal 29 for driving the semiconductor element 7, and the semiconductor element 8. The drive signal 30 for driving the semiconductor element 9, the drive signal 31 for driving the semiconductor element 9, and the drive signal 32 for driving the semiconductor element 10 are output. The drive signals 27 to 32 are transmitted to the control electrodes of the semiconductor elements 5 to 10, respectively. As a result, the semiconductor elements 5 to 9 are on / off controlled in response to the drive signals 27 to 32 from the control circuit 35, respectively.
　尚、図１では、半導体素子６～１０は、ＭＯＳＦＥＴで表記されているが、ＩＧＢＴ等の他のスイッチング素子で構成することも可能である。図１の例では、半導体素子６～１０は、ＭＯＳＦＥＴであるので、外部素子を接続することなく、ボディダイオードによって逆並列ダイオードを構成することが可能である。又、平滑用コンデンサ３についても、図１では、電解コンデンサを想定しているが、フィルムコンデンサ等で構成することも可能である。或いは、平滑用コンデンサ３に代えて、蓄電池を用いることも可能である。 Although the semiconductor elements 6 to 10 are represented by MOSFETs in FIG. 1, they can also be composed of other switching elements such as IGBTs. In the example of FIG. 1, since the semiconductor elements 6 to 10 are MOSFETs, it is possible to form an antiparallel diode by a body diode without connecting an external element. Further, as for the smoothing capacitor 3, although an electrolytic capacitor is assumed in FIG. 1, it can also be composed of a film capacitor or the like. Alternatively, a storage battery can be used instead of the smoothing capacitor 3.
　次に、図１に示された電力変換装置１Ａの動作について順次説明する。
　図２は、図１に示された電力変換装置１Ａの半導体素子のオンオフ制御を説明する波形図である。 Next, the operation of the power conversion device 1A shown in FIG. 1 will be sequentially described.
FIG. 2 is a waveform diagram illustrating on / off control of the semiconductor element of the power conversion device 1A shown in FIG.
　図２を参照して、交流出力指令値２０１を基準として、半導体素子５及び半導体素子８の駆動信号２０２と、半導体素子６及び半導体素子７の駆動信号２０３と、半導体素子９の駆動信号２０４と、半導体素子１０の駆動信号２０５とが生成される。各駆動信号の「１」期間は、対応する半導体素子のオン期間を示し、各駆動信号の「０」期間は、対応する半導体素子のオフ期間を示している。 With reference to FIG. 2, the drive signal 202 of the semiconductor element 5 and the semiconductor element 8, the drive signal 203 of the semiconductor element 6 and the semiconductor element 7, and the drive signal 204 of the semiconductor element 9 are based on the AC output command value 201. , The drive signal 205 of the semiconductor element 10 is generated. The "1" period of each drive signal indicates the on period of the corresponding semiconductor element, and the "0" period of each drive signal indicates the off period of the corresponding semiconductor element.
　交流出力指令値２０１が正の期間では、駆動信号２０２及び駆動信号２０５は、交互かつ相補に「１」及び「０」に設定される。一方で、駆動信号２０３は「０」に固定され、駆動信号２０４は「１」に固定される。従って、半導体素子６及び半導体素子７は常時オフされ、半導体素子９は常時オンされる。一方で、半導体素子５、８及び１０は、スイッチング制御される。具体的には、半導体素子５及び半導体素子８は共通にオンオフされ、半導体素子１０は、半導体素子５及び半導体素子８と相補的にオンオフされる。 During the period when the AC output command value 201 is positive, the drive signal 202 and the drive signal 205 are alternately and complementarily set to "1" and "0". On the other hand, the drive signal 203 is fixed at "0" and the drive signal 204 is fixed at "1". Therefore, the semiconductor element 6 and the semiconductor element 7 are always turned off, and the semiconductor element 9 is always turned on. On the other hand, the semiconductor elements 5, 8 and 10 are switched and controlled. Specifically, the semiconductor element 5 and the semiconductor element 8 are turned on and off in common, and the semiconductor element 10 is turned on and off complementarily with the semiconductor element 5 and the semiconductor element 8.
　一方で、交流出力指令値２０１が負の期間では、駆動信号２０３及び駆動信号２０４は、交互かつ相補に「１」及び「０」に設定される。これに対して、駆動信号２０２は「０」に固定され、駆動信号２０５は「１」に固定される。従って、半導体素子５及び半導体素子８は常時オフされ、半導体素子１０は常時オンされる。一方で、半導体素子６、７及び９は、スイッチング制御される。具体的には、半導体素子６及び半導体素子７は共通にオンオフされ、半導体素子９は、半導体素子６及び半導体素子７と相補的にオンオフされる。 On the other hand, during the period when the AC output command value 201 is negative, the drive signal 203 and the drive signal 204 are alternately and complementarily set to "1" and "0". On the other hand, the drive signal 202 is fixed at "0" and the drive signal 205 is fixed at "1". Therefore, the semiconductor element 5 and the semiconductor element 8 are always turned off, and the semiconductor element 10 is always turned on. On the other hand, the semiconductor elements 6, 7 and 9 are switched and controlled. Specifically, the semiconductor element 6 and the semiconductor element 7 are turned on and off in common, and the semiconductor element 9 is turned on and off complementarily with the semiconductor element 6 and the semiconductor element 7.
　半導体素子５の駆動信号２７及び半導体素子８の駆動信号３０は、駆動信号２０２に従って生成される。半導体素子６の駆動信号２８及び半導体素子７の駆動信号２９は、駆動信号２０３に従って生成される。半導体素子９の駆動信号３１は、駆動信号２０４に従って生成され、半導体素子１０の駆動信号３２は、駆動信号２０５に従って生成される。 The drive signal 27 of the semiconductor element 5 and the drive signal 30 of the semiconductor element 8 are generated according to the drive signal 202. The drive signal 28 of the semiconductor element 6 and the drive signal 29 of the semiconductor element 7 are generated according to the drive signal 203. The drive signal 31 of the semiconductor element 9 is generated according to the drive signal 204, and the drive signal 32 of the semiconductor element 10 is generated according to the drive signal 205.
　駆動信号２７～３２には、半導体素子５～１０のオンオフを切り替える際に、いわゆるデッドタイムが設けられる。デッドタイムは、複数の半導体素子をスイッチングする際に、駆動信号２７～３２によるオンオフタイミングに対して、半導体素子５～１０の実際のオンオフタイミングが一定の時間差を有することに起因して、意図しない直流電源２の短絡経路が形成されることを防止するために設けられる。 The drive signals 27 to 32 are provided with a so-called dead time when the semiconductor elements 5 to 10 are switched on and off. The dead time is unintended because the actual on / off timings of the semiconductor elements 5 to 10 have a certain time difference with respect to the on / off timings of the drive signals 27 to 32 when switching a plurality of semiconductor elements. It is provided to prevent the formation of a short-circuit path of the DC power supply 2.
　一例として、交流出力指令値２０１が正の期間において、半導体素子５及び半導体素子８がオンからオフに切り替わるとともに、これと相補的に、半導体素子１０がオフからオンに切り替わるタイミングを考える。交流出力指令値２０１が正の期間では、半導体素子９が常時オンのため、半導体素子５及び半導体素子８のオフタイミングが遅れると、一時的に、半導体素子５、半導体素子８、半導体素子９、及び、半導体素子１０のすべてがオン状態となる虞がある。これにより、直流電源２を短絡させる経路が発生してしまうので、過電流で電力変換装置１Ａに故障が発生することが懸念される。 As an example, consider the timing at which the semiconductor element 5 and the semiconductor element 8 are switched from on to off and the semiconductor element 10 is switched from off to on in a period when the AC output command value 201 is positive. Since the semiconductor element 9 is always on during the period when the AC output command value 201 is positive, if the off timing of the semiconductor element 5 and the semiconductor element 8 is delayed, the semiconductor element 5, the semiconductor element 8, and the semiconductor element 9 temporarily. In addition, there is a risk that all of the semiconductor elements 10 will be turned on. As a result, a path for short-circuiting the DC power supply 2 is generated, so that there is a concern that the power conversion device 1A may fail due to an overcurrent.
　このため、上記のケースでは、駆動信号２０２及び２０５が変化するタイミングで、半導体素子５、８，及び１０の全てをオフするために、駆動信号２７，２８，及び、３１の全てが「０」となる期間（デッドタイム）を設けることで、上述の短絡の発生が防止される。 Therefore, in the above case, all of the drive signals 27, 28, and 31 are set to "0" in order to turn off all of the semiconductor elements 5, 8, and 10 at the timing when the drive signals 202 and 205 change. By providing a period (dead time), the occurrence of the above-mentioned short circuit is prevented.
　一般的には、数（ｋＷ）程度の電力変換装置では、半導体素子のスイッチング周波数が数十（ｋＨｚ）程度であるため、この際には、デッドタイムは、通常、数（μｓ）程度設けられる。或いは、ＳｉＣ（炭化シリコン）又はＧａＮ（窒化ガリウム）等のいわゆるワイドバンドギャップ半導体を使用した半導体素子では、ターンオフ及びターンオン時間が短いため、デッドタイムを数十～数百（ｎｓ）程度とするケースも存在する。 Generally, in a power converter of about several (kW), the switching frequency of the semiconductor element is about several tens (kHz). Therefore, in this case, the dead time is usually provided by about several (μs). .. Alternatively, in a semiconductor element using a so-called wide bandgap semiconductor such as SiC (silicon carbide) or GaN (gallium nitride), the turn-off and turn-on times are short, so the dead time is set to about several tens to several hundreds (ns). Also exists.
　（電力変換装置の電流経路）
　電力変換装置１Ａの動作パターンは、交流電圧及び交流電流の正／負の組み合わせによる４パターンが存在する。尚、以下では、出力フィルタリアクトル１３の電流が、図中の左から右方向に流れる場合を、電力変換装置１Ａでの交流電流が「正」である場合と定義する。又、交流電圧については、出力フィルタコンデンサ１５の電圧は、出力フィルタリアクトル１３側がプラスであり、出力フィルタリアクトル１４側がマイナスである場合を、交流電圧が「正」である場合と定義する。 (Current path of power converter)
There are four operation patterns of the power conversion device 1A depending on the positive / negative combination of the AC voltage and the AC current. In the following, the case where the current of the output filter reactor 13 flows from the left to the right in the figure is defined as the case where the alternating current in the power converter 1A is “positive”. Regarding the AC voltage, the voltage of the output filter capacitor 15 is defined as the case where the output filter reactor 13 side is positive and the output filter reactor 14 side is negative when the AC voltage is “positive”.
　まず、図３～図５を用いて、交流電圧が正、かつ、交流電流が正である、第１の動作パターンでの電力変換装置１Ａでの電流経路を説明する。上述のように、交流電圧が正の期間では、半導体素子９がオン固定されるとともに、半導体素子６及び半導体素子７はオフ固定される。一方で、半導体素子５及び半導体素子８、並びに、半導体素子１０がスイッチング制御される。 First, with reference to FIGS. 3 to 5, the current path in the power conversion device 1A in the first operation pattern in which the AC voltage is positive and the AC current is positive will be described. As described above, in the period when the AC voltage is positive, the semiconductor element 9 is fixed on and the semiconductor element 6 and the semiconductor element 7 are fixed off. On the other hand, the semiconductor element 5, the semiconductor element 8, and the semiconductor element 10 are switched and controlled.
　図３には、第１の動作パターン中の半導体素子５及び半導体素子８のオン期間（電力伝送期間）での電流経路が示される。 FIG. 3 shows the current paths of the semiconductor element 5 and the semiconductor element 8 in the first operation pattern during the on period (power transmission period).
　図３を参照して、半導体素子５及び半導体素子８のオン期間では、直流電源２の正側－半導体素子５－出力フィルタリアクトル１３－交流電源１７－出力フィルタリアクトル１４－半導体素子８－直流電源２の負側の経路に、電流Ｉ１が流れる。 With reference to FIG. 3, during the on-period of the semiconductor element 5 and the semiconductor element 8, the positive side of the DC power supply 2-semiconductor element 5-output filter reactor 13-AC power supply 17-output filter reactor 14-semiconductor element 8-DC power supply The current I1 flows in the path on the negative side of 2.
　尚、以下では、各電流経路として、直流電源２及び交流電源１７を含むものを代表的に表記しているが、実際には、平滑用コンデンサ３及び出力フィルタコンデンサ１５を含む電流経路も並列に形成されている。 In the following, each current path including the DC power supply 2 and the AC power supply 17 is typically described, but in reality, the current path including the smoothing capacitor 3 and the output filter capacitor 15 is also shown in parallel. It is formed.
　図４には、半導体素子５及び半導体素子８がオンからオフに切り替わったデッドタイム期間での電流経路が示される。 FIG. 4 shows the current path in the dead time period in which the semiconductor element 5 and the semiconductor element 8 are switched from on to off.
　図４を参照して、デッドタイム期間では、出力フィルタリアクトル１３―交流電源１７－出力フィルタリアクトル１４－半導体素子１０（逆並列ダイオード）－半導体素子９を含む経路に、電流Ｉ２が流れる。 With reference to FIG. 4, during the dead time period, the current I2 flows through the path including the output filter reactor 13-AC power supply 17-output filter reactor 14-semiconductor element 10 (reverse parallel diode) -semiconductor element 9.
　図５には、デッドタイム期間（図４）後に半導体素子１０がオフからオンに切り替わったときの電流経路（還流期間）での電流経路が示される。 FIG. 5 shows the current path in the current path (reflux period) when the semiconductor element 10 is switched from off to on after the dead time period (FIG. 4).
　図５を参照して、還流期間では、出力フィルタリアクトル１３―交流電源１７－出力フィルタリアクトル１４－半導体素子１０－半導体素子９を含む経路に、図４と同様の電流Ｉ２が流れる。還流期間及びデッドタイム期間では、電流経路（電流Ｉ２）は同一であるが、半導体素子５～１０がＭＯＳＦＥＴの場合には同期整流が可能である。具体的には、半導体素子１０がオフからオンに切り替わることで、電流Ｉ２の経路が、ボディダイオード（逆並列ダイオード）からＭＯＳＦＥＴ（正極から負極へのチャネル経路）へ変わる。これにより、ボディダイオードを通過する際の電圧降下よりも、オン状態のＭＯＳＦＥＴでの電圧降下の方が小さい場合は、電力損失が低下することで効率が改善できる。 With reference to FIG. 5, during the reflux period, the same current I2 as in FIG. 4 flows through the path including the output filter reactor 13-AC power supply 17-output filter reactor 14-semiconductor element 10-semiconductor element 9. In the reflux period and the dead time period, the current path (current I2) is the same, but synchronous rectification is possible when the semiconductor elements 5 to 10 are MOSFETs. Specifically, when the semiconductor element 10 is switched from off to on, the path of the current I2 changes from the body diode (opposite parallel diode) to the MOSFET (channel path from the positive electrode to the negative electrode). As a result, when the voltage drop in the MOSFET in the on state is smaller than the voltage drop when passing through the body diode, the power loss is reduced and the efficiency can be improved.
　図５の状態（還流期間）から半導体素子１０がオンからオフに切り替わると、再び、図４に示したデッドタイム期間での電流経路が形成される。更にその後、半導体素子５及び半導体素子８がオフからオンに切り替わると、再度、図３（伝送期間）に示された電流経路に電流Ｉ１が流れることになる。 When the semiconductor element 10 is switched from on to off from the state (reflux period) of FIG. 5, the current path in the dead time period shown in FIG. 4 is formed again. After that, when the semiconductor element 5 and the semiconductor element 8 are switched from off to on, the current I1 flows again in the current path shown in FIG. 3 (transmission period).
　次に、図６～図８を用いて、交流電圧が負、かつ、交流電流が負である、第２の動作パターンでの電力変換装置１Ａでの電流経路を説明する。交流電圧が負の場合には、出力フィルタコンデンサ１５の電圧は、出力フィルタリアクトル１３側がマイナスであり、出力フィルタリアクトル１４側がプラスである。又、交流電流が負である場合には、出力フィルタリアクトル１３の電流は、図中の右から左へ向かう方向に流れる。上述のように、交流電圧が負の期間では、半導体素子１０がオン固定されるとともに、半導体素子５及び半導体素子８はオフ固定される。一方で、半導体素子６及び半導体素子７、並びに、半導体素子９がスイッチング制御される。 Next, with reference to FIGS. 6 to 8, the current path in the power conversion device 1A in the second operation pattern in which the AC voltage is negative and the AC current is negative will be described. When the AC voltage is negative, the voltage of the output filter capacitor 15 is negative on the output filter reactor 13 side and positive on the output filter reactor 14 side. When the alternating current is negative, the current of the output filter reactor 13 flows in the direction from right to left in the figure. As described above, in the period when the AC voltage is negative, the semiconductor element 10 is fixed on and the semiconductor element 5 and the semiconductor element 8 are fixed off. On the other hand, the semiconductor element 6, the semiconductor element 7, and the semiconductor element 9 are switched and controlled.
　図６には、第２の動作パターン中の半導体素子６及び半導体素子７のオン期間（電力伝送期間）での電流経路が示される。 FIG. 6 shows the current paths of the semiconductor element 6 and the semiconductor element 7 in the second operation pattern during the on period (power transmission period).
　図６を参照して、半導体素子６及び半導体素子７のオン期間では、直流電源２の正側－半導体素子７－出力フィルタリアクトル１４－交流電源１７―出力フィルタリアクトル１３－半導体素子６－直流電源２の負側の経路に、電流Ｉ３が流れる。 With reference to FIG. 6, during the on-period of the semiconductor element 6 and the semiconductor element 7, the positive side of the DC power supply 2-semiconductor element 7-output filter reactor 14-AC power supply 17-output filter reactor 13-semiconductor element 6-DC power supply The current I3 flows in the path on the negative side of 2.
　図７には、半導体素子６及び半導体素子７がオンからオフに切り替わったデッドタイム期間での電流経路が示される。 FIG. 7 shows the current path in the dead time period in which the semiconductor element 6 and the semiconductor element 7 are switched from on to off.
　図７を参照して、デッドタイム期間では、出力フィルタリアクトル１４―交流電源１７－出力フィルタリアクトル１３－半導体素子９（逆並列ダイオード）－半導体素子１０の経路に、電流Ｉ４が流れる。電流Ｉ４は、図３での電流Ｉ２と同じ経路を、電流Ｉ２とは逆方向に流れる。 With reference to FIG. 7, during the dead time period, the current I4 flows in the path of the output filter reactor 14-AC power supply 17-output filter reactor 13-semiconductor element 9 (reverse parallel diode) -semiconductor element 10. The current I4 flows in the same path as the current I2 in FIG. 3 in the direction opposite to that of the current I2.
　図８には、デッドタイム期間（図７）後に半導体素子９がオフからオンに切り替わったときの電流経路（還流期間）での電流経路が示される。 FIG. 8 shows the current path in the current path (reflux period) when the semiconductor element 9 is switched from off to on after the dead time period (FIG. 7).
　図８を参照して、還流期間では、出力フィルタリアクトル１４―交流電源１７－出力フィルタリアクトル１３－半導体素子９－半導体素子１０の経路に、図７と同様の電流Ｉ４が流れる。還流期間では、半導体素子９をオフからオンに切り替えることで、図５で説明したように、同期整流による効率改善を図ることができる。 With reference to FIG. 8, during the recirculation period, the same current I4 as in FIG. 7 flows in the path of the output filter reactor 14-AC power supply 17-output filter reactor 13-semiconductor element 9-semiconductor element 10. By switching the semiconductor element 9 from off to on during the reflux period, it is possible to improve efficiency by synchronous rectification as described with reference to FIG.
　次に、図９～図１１を用いて、交流電圧が正、かつ、交流電流が負である、第３の動作パターンでの電力変換装置１Ａでの電流経路を説明する。第３の動作パターンでは、交流電圧が正であるので、第１の動作パターンと同様に、半導体素子９がオン固定されるとともに、半導体素子６及び半導体素子７はオフ固定される。一方で、半導体素子５及び半導体素子８、並びに、半導体素子１０がスイッチング制御される。又、出力フィルタリアクトル１３の電流は、図中の右から右方向へ流れている。 Next, with reference to FIGS. 9 to 11, the current path in the power conversion device 1A in the third operation pattern in which the AC voltage is positive and the AC current is negative will be described. In the third operation pattern, since the AC voltage is positive, the semiconductor element 9 is fixed on and the semiconductor element 6 and the semiconductor element 7 are fixed off as in the first operation pattern. On the other hand, the semiconductor element 5, the semiconductor element 8, and the semiconductor element 10 are switched and controlled. Further, the current of the output filter reactor 13 flows from the right to the right in the figure.
　図９には、第３の動作パターン中の半導体素子５及び半導体素子８のオン期間（電力伝送期間）での電流経路が示される。 FIG. 9 shows the current paths of the semiconductor element 5 and the semiconductor element 8 in the third operation pattern during the on period (power transmission period).
　図９を参照して、半導体素子５及び半導体素子８のオン期間では、直流電源２の負側－半導体素子８－出力フィルタリアクトル１４－交流電源１７－出力フィルタリアクトル１３－半導体素子５－直流電源２の正側の経路に、電流Ｉ５が流れる。電流Ｉ５は、図３の電流Ｉ１と同じ経路を、電流Ｉ１と逆方向に流れる。 With reference to FIG. 9, during the on-period of the semiconductor element 5 and the semiconductor element 8, the negative side of the DC power supply 2-semiconductor element 8-output filter reactor 14-AC power supply 17-output filter reactor 13-semiconductor element 5-DC power supply The current I5 flows in the path on the positive side of 2. The current I5 flows in the same path as the current I1 in FIG. 3 in the direction opposite to the current I1.
　図１０には、半導体素子５及び半導体素子８がオンからオフに切り替わったデッドタイム期間での電流経路が示される。 FIG. 10 shows the current path in the dead time period in which the semiconductor element 5 and the semiconductor element 8 are switched from on to off.
　図１０を参照して、デッドタイム期間では、直流電源２の負側－半導体素子８（逆並列ダイオード）－出力フィルタリアクトル１４－交流電源１７－出力フィルタリアクトル１３－半導体素子５（逆並列ダイオード）－直流電源２の正側の経路、即ち、図９と同じ経路の電流Ｉ５が流れる。 With reference to FIG. 10, during the dead time period, the negative side of the DC power supply 2-semiconductor element 8 (anti-parallel diode) -output filter reactor 14-AC power supply 17-output filter reactor 13-semiconductor element 5 (disorder parallel diode) -The current I5 flows through the path on the positive side of the DC power supply 2, that is, the same path as in FIG.
　図１１には、デッドタイム期間（図１０）後に半導体素子１０がオフからオンに切り替わったときの電流経路（還流期間）での電流経路が示される。 FIG. 11 shows the current path in the current path (reflux period) when the semiconductor element 10 is switched from off to on after the dead time period (FIG. 10).
　図１１を参照して、還流期間では、出力フィルタリアクトル１３―半導体素子９－半導体素子１０－出力フィルタリアクトル１４―交流電源１７を含む経路に、電流Ｉ４が流れる。電流Ｉ４は、図４と同様の電流Ｉ２と同じ経路を、電流Ｉ２とは逆方向に流れる。 With reference to FIG. 11, during the recirculation period, the current I4 flows in the path including the output filter reactor 13-semiconductor element 9-semiconductor element 10-output filter reactor 14-AC power supply 17. The current I4 flows in the same path as the current I2 as in FIG. 4 in the direction opposite to the current I2.
　図１１の状態（還流期間）から半導体素子１０がオンからオフに切り替わると、再び、図１０に示したデッドタイム期間での電流経路が形成される。更にその後、半導体素子５及び半導体素子８がオフからオンに切り替わると、再度、図９（伝送期間）に示された電流経路に電流Ｉ５が流れることになる。 When the semiconductor element 10 is switched from on to off from the state (reflux period) of FIG. 11, the current path in the dead time period shown in FIG. 10 is formed again. After that, when the semiconductor element 5 and the semiconductor element 8 are switched from off to on, the current I5 flows again in the current path shown in FIG. 9 (transmission period).
　次に、図１２～図１４を用いて、交流電圧が負、かつ、交流電流が正である、第４の動作パターンでの電力変換装置１Ａでの電流経路を説明する。第４の動作パターンでは、交流電圧が負であるので、半導体素子１０がオン固定されるとともに、半導体素子５及び半導体素子８はオフ固定される。一方で、半導体素子６及び半導体素子７、並びに、半導体素子９がスイッチング制御される。 Next, with reference to FIGS. 12 to 14, the current path in the power conversion device 1A in the fourth operation pattern in which the AC voltage is negative and the AC current is positive will be described. In the fourth operation pattern, since the AC voltage is negative, the semiconductor element 10 is fixed on and the semiconductor element 5 and the semiconductor element 8 are fixed off. On the other hand, the semiconductor element 6, the semiconductor element 7, and the semiconductor element 9 are switched and controlled.
　図１２には、第４の動作パターン中の半導体素子６及び半導体素子７のオン期間（電力伝送期間）での電流経路が示される。 FIG. 12 shows the current paths of the semiconductor element 6 and the semiconductor element 7 in the fourth operation pattern during the on period (power transmission period).
　図１２を参照して、半導体素子６及び半導体素子７のオン期間では、直流電源２の負側－半導体素子６－出力フィルタリアクトル１３－交流電源１７―出力フィルタリアクトル１４－半導体素子７－直流電源２の正側の経路に、電流Ｉ６が流れる。電流Ｉ６は、図６の電流Ｉ３と同じ経路を、電流Ｉ３と逆方向に流れる。 With reference to FIG. 12, during the on-period of the semiconductor element 6 and the semiconductor element 7, the negative side of the DC power supply 2-semiconductor element 6-output filter reactor 13-AC power supply 17-output filter reactor 14-semiconductor element 7-DC power supply The current I6 flows in the path on the positive side of 2. The current I6 flows in the same path as the current I3 in FIG. 6 in the opposite direction to the current I3.
　図１３には、半導体素子６及び半導体素子７がオンからオフに切り替わったデッドタイム期間での電流経路が示される。 FIG. 13 shows the current path in the dead time period in which the semiconductor element 6 and the semiconductor element 7 are switched from on to off.
　図１３を参照して、デッドタイム期間では、直流電源２の負側－半導体素子６（逆並列ダイオード）－出力フィルタリアクトル１３－交流電源１７―出力フィルタリアクトル１４－半導体素子７（逆並列ダイオード）－直流電源２の正側の経路に、図１２と同じ経路の電流Ｉ６が流れる。 With reference to FIG. 13, during the dead time period, the negative side of the DC power supply 2-semiconductor element 6 (anti-parallel diode) -output filter reactor 13-AC power supply 17-output filter reactor 14-semiconductor element 7 (disorder parallel diode) -The current I6 of the same path as in FIG. 12 flows through the path on the positive side of the DC power supply 2.
　図１４には、デッドタイム期間（図１３）後に半導体素子９がオフからオンに切り替わったときの電流経路（還流期間）での電流経路が示される。 FIG. 14 shows the current path in the current path (reflux period) when the semiconductor element 9 is switched from off to on after the dead time period (FIG. 13).
　図１４を参照して、還流期間では、出力フィルタリアクトル１４－半導体素子１０－半導体素子９－出力フィルタリアクトル１３交流電源１７を含む経路に、図５と同様の電流Ｉ２が流れる。 With reference to FIG. 14, during the reflux period, the same current I2 as in FIG. 5 flows through the path including the output filter reactor 14-semiconductor element 10-semiconductor element 9-output filter reactor 13 AC power supply 17.
　図１４の状態（還流期間）から半導体素子９がオンからオフに切り替わると、再び、図１３に示したデッドタイム期間での電流経路が形成される。更にその後、半導体素子６及び半導体素子７がオフからオンに切り替わると、再度、図１２（伝送期間）に示された電流経路に電流Ｉ６が流れることになる。 When the semiconductor element 9 is switched from on to off from the state (reflux period) of FIG. 14, the current path in the dead time period shown in FIG. 13 is formed again. After that, when the semiconductor element 6 and the semiconductor element 7 are switched from off to on, the current I6 flows again in the current path shown in FIG. 12 (transmission period).
　（電力変換装置におけるサージ電圧）
　次に、図３～図１４で説明した電流経路に基づき、図１に示された電力変換装置１Ａで発生するサージ電圧について考察を進める。公知のように、サージ電圧は、半導体素子のスイッチング動作時における電流変化（ｄｉ／ｄｔ）によって、寄生インダクタンスに生じる逆起電圧が原因である。 (Surge voltage in power converter)
Next, based on the current paths described with reference to FIGS. 3 to 14, the surge voltage generated in the power conversion device 1A shown in FIG. 1 will be discussed. As is known, the surge voltage is caused by the counter electromotive voltage generated in the parasitic inductance due to the current change (di / dt) during the switching operation of the semiconductor element.
　図１５は、図１に示された電力変換装置１Ａ内に存在する配線インダクタンスを説明する回路図である。 FIG. 15 is a circuit diagram illustrating the wiring inductance existing in the power conversion device 1A shown in FIG.
　図１５を参照して、電力変換装置１Ａの実装時には、配線の寄生インダクタンス成分による配線インダクタンス４０～６０が発生する。 With reference to FIG. 15, when the power conversion device 1A is mounted, wiring inductances 40 to 60 are generated due to the parasitic inductance component of the wiring.
　配線インダクタンス４０は、直流電源２の正側及びノードＮａの間を接続する配線の寄生インダクタンスに相当する。同様に、配線インダクタンス４１は、直流電源２の負側及びノードＮｃの間を接続する配線の寄生インダクタンスに相当する。配線インダクタンス４２は、ノードＮａ及び平滑用コンデンサ３の間に存在し、配線インダクタンス４３は、平滑用コンデンサ３及びノードＮｃの間に存在する。 The wiring inductance 40 corresponds to the parasitic inductance of the wiring connecting the positive side of the DC power supply 2 and between the nodes Na. Similarly, the wiring inductance 41 corresponds to the parasitic inductance of the wiring connecting between the negative side of the DC power supply 2 and the node Nc. The wiring inductance 42 exists between the node Na and the smoothing capacitor 3, and the wiring inductance 43 exists between the smoothing capacitor 3 and the node Nc.
　図１７では、図１でのノードＮａとは別個に、半導体素子５及び半導体素子７の正極と接続されるノードＮｈが定義される。ノードＮａ及びＮｈは、図１における電気的な接続先（具体的には、直流電源２、平滑用コンデンサ３、半導体素子５、及び、半導体素子７）は共通しているが、配線の寄生インダクタンスの影響を考慮するために、別個に定義されるものである。同様の理由から、図１でのノードＮｃとは別個に、半導体素子６及び半導体素子８の負極と接続されるノードＮｉが定義される。 In FIG. 17, a node Nh connected to the positive electrode of the semiconductor element 5 and the semiconductor element 7 is defined separately from the node Na in FIG. The nodes Na and Nh have the same electrical connection destinations (specifically, the DC power supply 2, the smoothing capacitor 3, the semiconductor element 5, and the semiconductor element 7) in FIG. 1, but the parasitic inductance of the wiring. It is defined separately to take into account the effects of. For the same reason, a node Ni connected to the negative electrode of the semiconductor element 6 and the semiconductor element 8 is defined separately from the node Nc in FIG.
　この結果、ノードＮａ及びノードＮｈの間の配線インダクタンス４４、及び、ノードＮｂ及びノードＮｉの間の配線インダクタンス４５が定義される。又、ノードＮｈ及び半導体素子５の正極の間の配線インダクタンス４６、ノードＮｈ及び半導体素子７の正極の間の配線インダクタンス５０、及び、ノードＮｉ及び半導体素子６の負極の間の配線インダクタンス４９、及び、ノードＮｉ及び半導体素子８の負極の間の配線インダクタンス５３が定義される。 As a result, the wiring inductance 44 between the node Na and the node Nh and the wiring inductance 45 between the node Nb and the node Ni are defined. Further, the wiring inductance 46 between the positive electrode of the node Nh and the semiconductor element 5, the wiring inductance 50 between the positive electrode of the node Nh and the semiconductor element 7, and the wiring inductance 49 between the negative electrode of the node Ni and the semiconductor element 6 and , The wiring inductance 53 between the node Ni and the negative electrode of the semiconductor element 8 is defined.
　更に、半導体素子５の負極及びノードＮｄの間にも配線インダクタンス４７が存在し、ノードＮｄ及び半導体素子６の正極の間にも配線インダクタンス４８が存在する。同様に、半導体素子７の負極及びノードＮｅの間にも配線インダクタンス５１が存在し、ノードＮｅ及び半導体素子８の正極の間にも配線インダクタンス５２が存在する。 Further, a wiring inductance 47 exists between the negative electrode of the semiconductor element 5 and the node Nd, and a wiring inductance 48 also exists between the node Nd and the positive electrode of the semiconductor element 6. Similarly, the wiring inductance 51 exists between the negative electrode of the semiconductor element 7 and the node Ne, and the wiring inductance 52 also exists between the negative electrode of the semiconductor element 7 and the positive electrode of the semiconductor element 8.
　更に、図１７では、図１でのノードＮｆとは別個に、半導体素子９の負極と接続されるノードＮｊが定義される。上記と同様に、ノードＮｆ及びＮｊは、図１における電気的な接続先（具体的には、交流電源１７、出力フィルタコンデンサ１５、半導体素子９、及び、ノードＮｄ）は共通しているが、配線の寄生インダクタンスの影響を考慮するために、別個に定義されるものである。同様の理由から、図１でのノードＮｇとは別個に、半導体素子１０と接続されるノードＮｋが定義される。 Further, in FIG. 17, a node Nj connected to the negative electrode of the semiconductor element 9 is defined separately from the node Nf in FIG. 1. Similar to the above, the nodes Nf and Nj have the same electrical connection destinations (specifically, the AC power supply 17, the output filter capacitor 15, the semiconductor element 9, and the node Nd) in FIG. It is defined separately to take into account the effects of the parasitic inductance of the wiring. For the same reason, a node Nk connected to the semiconductor element 10 is defined separately from the node Ng in FIG. 1.
　この結果、ノードＮｄ及びノードＮｊの間の配線インダクタンス５４、及び、ノードＮｅ及びノードＮｋの間の配線インダクタンス５５が定義される。又、ノードＮｊ及び半導体素子９の負極の間の配線インダクタンス５６、半導体素子９の正極及び半導体素子１０の正極同士の間の配線インダクタンス５７、及び、ノードＮｋ及び半導体素子１０の負極の間の配線インダクタンス５８が定義される。 As a result, the wiring inductance 54 between the node Nd and the node Nj and the wiring inductance 55 between the node Ne and the node Nk are defined. Further, the wiring inductance 56 between the node Nj and the negative electrode of the semiconductor element 9, the wiring inductance 57 between the positive electrode of the semiconductor element 9 and the positive electrode of the semiconductor element 10, and the wiring between the node Nk and the negative electrode of the semiconductor element 10. The inductance 58 is defined.
　更に、配線インダクタンス５９は、ノードＮｆ及び出力フィルタコンデンサ１５の間を接続する配線の寄生インダクタンスに相当する。同様に、配線インダクタンス６０は、ノードＮｇ及び出力フィルタコンデンサ１５の間を接続する配線の寄生インダクタンスに相当する。 Further, the wiring inductance 59 corresponds to the parasitic inductance of the wiring connecting between the node Nf and the output filter capacitor 15. Similarly, the wiring inductance 60 corresponds to the parasitic inductance of the wiring connecting between the node Ng and the output filter capacitor 15.
　尚、図１５において、ノードＮｊ及びノードＮｆの間、及び、ノードＮｋ及びＮｇの間にも配線インダクタンスは存在する。しかしながら、これらの配線インダクタンスは、ノードＮｊ及びノードＮｆの間に接続される出力フィルタリアクトル１３、並びに、ノードＮｋ及びＮｇの間に接続される出力フィルタリアクトル１４のインダクタンスと比較すると十分小さい。このため、ノードＮｊ及びノードＮｆの間、及び、ノードＮｋ及びＮｇの間での配線インダクタンスは考慮から外している。 Note that, in FIG. 15, wiring inductance also exists between the nodes Nj and Nf and between the nodes Nk and Ng. However, these wiring inductances are sufficiently small compared to the inductances of the output filter reactor 13 connected between the nodes Nj and Nf and the output filter reactor 14 connected between the nodes Nk and Ng. Therefore, the wiring inductance between the nodes Nj and Nf and between the nodes Nk and Ng is excluded from consideration.
　図１６は、スイッチング動作時にインダクタンスに発生する電圧を説明する概念図である。 FIG. 16 is a conceptual diagram for explaining the voltage generated in the inductance during the switching operation.
　図１６では、直流電源１７０１、スイッチ１７０２、配線インダクタンス１７０３、及び、負荷１７０４で構成された閉回路において、スイッチ１７０２をターンオン又はターンオフしたときの回路挙動を説明する。 FIG. 16 describes the circuit behavior when the switch 1702 is turned on or off in a closed circuit composed of the DC power supply 1701, the switch 1702, the wiring inductance 1703, and the load 1704.
　図１６（ａ）を参照して、スイッチ１７０２がオンされて一定電流が流れている状態から、スイッチ１７０２をターンオフして電流を遮断する場合の動作を考える。この場合には、配線インダクタンス１７０３は、電流が流れていた状態から流れない状態に変化する。インダクタンスには電流の変化を妨げる方向にエネルギーを持つ特徴があるので、この場合には、配線インダクタンス１７０３は、遮断された電流を流し続ける方向の起電力を発生させるエネルギーを有することになる。これにより、配線インダクタンス１７０３には、スイッチ１７０２側がマイナス、かつ、負荷１７０４側がプラスとなる電位差が生じる。 With reference to FIG. 16A, consider the operation when the switch 1702 is turned off and the current is cut off from the state where the switch 1702 is turned on and a constant current is flowing. In this case, the wiring inductance 1703 changes from the state in which the current is flowing to the state in which the current is not flowing. Since the inductance has a characteristic of having energy in a direction that hinders a change in current, in this case, the wiring inductance 1703 has energy that generates an electromotive force in a direction in which the interrupted current continues to flow. As a result, the wiring inductance 1703 has a potential difference in which the switch 1702 side is negative and the load 1704 side is positive.
　図１６（ａ）のターンオフ時には、スイッチ１７０２の両端に発生する電圧は、直流電源１７０１の電圧と、配線インダクタンス１７０３に発生した上記電位差の和となる。配線インダクタンス１７０３の電位差と、直流電源１７０１の電圧とは同方向であるので、ターンオフ直後のスイッチ１７０２には、直流電源１７０１の電圧よりも高い電圧が印加される。 At the time of turn-off in FIG. 16A, the voltage generated across the switch 1702 is the sum of the voltage of the DC power supply 1701 and the potential difference generated in the wiring inductance 1703. Since the potential difference of the wiring inductance 1703 and the voltage of the DC power supply 1701 are in the same direction, a voltage higher than the voltage of the DC power supply 1701 is applied to the switch 1702 immediately after the turn-off.
　一方で、図１６（ｂ）に示されるように、スイッチ１７０２がオフされて電流が流れていない状態から、スイッチ１７０２をターンオンして電流を流し始める場合の動作を考える。この場合には、配線インダクタンス１７０３は、電流が流れていない状態から流れる状態に変化するので、流れ始める電流を妨げる方向のエネルギーを持つことになる。この結果、スイッチ１７０２のターンオフ時において、配線インダクタンス１７０３には、スイッチ１７０２側がプラス、かつ、負荷１７０４側がマイナスとなる電位差が発生する。 On the other hand, as shown in FIG. 16B, consider the operation when the switch 1702 is turned on and the current starts to flow from the state where the switch 1702 is turned off and no current flows. In this case, since the wiring inductance 1703 changes from the state in which the current does not flow to the state in which the current flows, it has energy in a direction that hinders the current that starts to flow. As a result, at the time of turn-off of the switch 1702, a potential difference is generated in the wiring inductance 1703 so that the switch 1702 side is positive and the load 1704 side is negative.
　このとき、負荷１７０４には、直流電源１７０１の電圧と、配線インダクタンス１７０３に発生した電位差の和が印加されるが、上述のように、配線インダクタンス１７０３には、直流電源１７０１と逆方向の電位差が発生する。従って、負荷１７０４には、直流電源１７０１の電圧よりも、低い電圧が印加される。 At this time, the sum of the voltage of the DC power supply 1701 and the potential difference generated in the wiring inductance 1703 is applied to the load 1704, but as described above, the wiring inductance 1703 has a potential difference in the direction opposite to that of the DC power supply 1701. Occur. Therefore, a voltage lower than the voltage of the DC power supply 1701 is applied to the load 1704.
　その後、電流の変化がなくなって一定の電流が負荷に供給されるようになると、配線インダクタンス１７０３で発生していたエネルギーは、配線の抵抗成分で生じるジュール熱による消費、並びに、電源及びコンデンサ等の容量成分によるエネルギーの蓄電によって吸収される。この結果、配線インダクタンス１７０３で生じていた電位差は消滅し、負荷１７０４には、直流電源１７０１の電圧が印加されることになる。 After that, when the change in current disappears and a constant current is supplied to the load, the energy generated by the wiring inductance 1703 is consumed by Joule heat generated by the resistance component of the wiring, and the power supply, capacitor, etc. It is absorbed by the storage of energy by the capacitive component. As a result, the potential difference generated by the wiring inductance 1703 disappears, and the voltage of the DC power supply 1701 is applied to the load 1704.
　電力変換装置１Ａでは、半導体素子５～１０の各々が図６中のスイッチ１７０２に対応する。図２及び図３～図１４で説明したような、半導体素子５～１０のスイッチング動作時には、図１６（ａ）又は図１６（ｂ）で説明した回路挙動が発生する。この際に、図１５中に示した各配線インダクタンスは、半導体素子５～１０のオン又はオフに伴う電流変化を妨げるように電位差を発生させるエネルギーを持ち得ることが理解される。 In the power conversion device 1A, each of the semiconductor elements 5 to 10 corresponds to the switch 1702 in FIG. During the switching operation of the semiconductor elements 5 to 10 as described with reference to FIGS. 2 and 3 to 14, the circuit behavior described with reference to FIGS. 16 (a) or 16 (b) occurs. At this time, it is understood that each wiring inductance shown in FIG. 15 may have energy for generating a potential difference so as to prevent a current change accompanying on or off of the semiconductor elements 5 to 10.
　（電力変換装置の第１の動作パターンでのサージ電圧の考察）
　次に、電力変換装置１Ａにおいて、上述の第１から第４の動作パターンで発生するサージ電圧について考察を進める。 (Consideration of surge voltage in the first operation pattern of the power converter)
Next, in the power conversion device 1A, the surge voltage generated in the above-mentioned first to fourth operation patterns will be considered.
　まず、電力変換装置１Ａが、第１の動作パターン（交流電圧が正、かつ、交流電流が正）であるときに発生するサージ電圧を考察する。ここでは、図３に示した電力伝送期間から図４に示したデッドタイム期間への移行時、及び、反対に、デッドタイム期間（図４）から電力伝送期間（図３）への移行時を考えることが必要である。 First, consider the surge voltage generated when the power converter 1A has the first operation pattern (the AC voltage is positive and the AC current is positive). Here, the transition from the power transmission period shown in FIG. 3 to the dead time period shown in FIG. 4 and conversely, the transition from the dead time period (FIG. 4) to the power transmission period (FIG. 3) are shown. It is necessary to think.
　図１７は、第１の動作パターンの電力伝送期間（図３）及びデッドタイム期間（図４）の電流経路を比較するための回路図である。図１７では、電力伝送期間（図３）での電流経路（Ｉ１）が実線で示され、デッドタイム期間（図４）での電流経路（Ｉ２）は点線で示される。尚、図１７では、図３及び図４での半導体素子５～１０のいずれがオンしているかを示す表記は省略されている。 FIG. 17 is a circuit diagram for comparing the current paths of the power transmission period (FIG. 3) and the dead time period (FIG. 4) of the first operation pattern. In FIG. 17, the current path (I1) in the power transmission period (FIG. 3) is shown by a solid line, and the current path (I2) in the dead time period (FIG. 4) is shown by a dotted line. In addition, in FIG. 17, the notation indicating which of the semiconductor elements 5 to 10 in FIGS. 3 and 4 is turned on is omitted.
　図１７を参照して、実線と点線が重なって表記される、ノードＮｊ―出力フィルタリアクトル１３－ノードＮｆ―交流電源１７－ノードＮｇ－出力フィルタリアクトル１４－ノードＮｋの経路では、電力伝送期間及びデッドタイム期間の間の移行時、電流の変化は生じない。 With reference to FIG. 17, in the path of node Nj-output filter reactor 13-node Nf-AC power supply 17-node Ng-output filter reactor 14-node Nk, which is represented by overlapping the solid line and the dotted line, the power transmission period and There is no change in current during the transition during the dead time period.
　これに対して、ノードＮｋ－配線インダクタンス５５－配線インダクタンス５２－半導体素子８－配線インダクタンス５３－ノードＮｉ―配線インダクタンス４５－ノードＮｃ－配線インダクタンス４１－直流電源２－配線インダクタンス４０－ノードＮａ―配線インダクタンス４４－ノードＮｈ－配線インダクタンス４６－半導体素子５－配線インダクタンス４７－ノードＮｄ－配線インダクタンス５４－ノードＮｊの経路では、電力伝送期間からデッドタイム期間への移行時に、これまで電流が流れていたが電流が流れなくなる電流変化が生じる。 On the other hand, node Nk-wiring inductance 55-wiring inductance 52-semiconductor element 8-wiring inductance 53-node Ni-wiring inductance 45-node Nc-wiring inductance 41-DC power supply 2-wiring inductance 40-node Na-wiring In the path of inductance 44-node Nh-wiring inductance 46-semiconductor element 5-wiring inductance 47-node Nd-wiring inductance 54-node Nj, current has flowed so far during the transition from the power transmission period to the dead time period. However, a current change occurs in which the current does not flow.
　一方で、ノードＮｊ－配線インダクタンス５６－半導体素子９－配線インダクタンス５７－半導体素子１０－配線インダクタンス５８－ノードＮｋの経路では、電力伝送期間からデッドタイム期間への移行時に、これまで電流が流れていなかったが電流が流れるようになる電流変化が生じる。 On the other hand, in the path of node Nj-wiring inductance 56-semiconductor element 9-wiring inductance 57-semiconductor element 10-wiring inductance 58-node Nk, current has flowed so far during the transition from the power transmission period to the dead time period. There was no current change, but the current started to flow.
　図１８は、第１の動作パターンでの電力伝送期間からデッドタイム期間への移行時に配線インダクタンスに発生する電位差を説明するための回路図である。 FIG. 18 is a circuit diagram for explaining the potential difference generated in the wiring inductance at the time of transition from the power transmission period to the dead time period in the first operation pattern.
　図１８を参照して、図１７で説明した電流変化が生じる経路に含まれる配線インダクタンスには、下記のように、電流変化を妨げる方向の電位差が発生する。 With reference to FIG. 18, in the wiring inductance included in the path where the current change occurs described with reference to FIG. 17, a potential difference in a direction that hinders the current change occurs as described below.
　具体的には、配線インダクタンス４０は、直流電源２をマイナス側、ノードＮａをプラス側とした電位差を発生する。配線インダクタンス４４は、ノードＮａをマイナス側、ノードＮｈをプラス側とする電位差を発生する。配線インダクタンス４６は、ノードＮｈをマイナス側、半導体素子５をプラス側とする電位差を発生する。配線インダクタンス４７は、半導体素子５をマイナス側、ノードＮｄをプラス側とする電位差を発生する。配線インダクタンス５４は、ノードＮｄをマイナス側、ノードＮｊをプラス側とする電位差を発生する。配線インダクタンス５６は、ノードＮｊをマイナス側、半導体素子９をプラス側とする電位差を発生する。 Specifically, the wiring inductance 40 generates a potential difference with the DC power supply 2 on the negative side and the node Na on the positive side. The wiring inductance 44 generates a potential difference with the node Na on the negative side and the node Nh on the positive side. The wiring inductance 46 generates a potential difference with the node Nh on the negative side and the semiconductor element 5 on the positive side. The wiring inductance 47 generates a potential difference with the semiconductor element 5 on the minus side and the node Nd on the plus side. The wiring inductance 54 generates a potential difference with the node Nd on the negative side and the node Nj on the positive side. The wiring inductance 56 generates a potential difference with the node Nj on the negative side and the semiconductor element 9 on the positive side.
　同様に、配線インダクタンス５７は、半導体素子９をマイナス側、半導体素子１０をプラス側とする電位差を発生し、配線インダクタンス５８は、半導体素子１０をマイナス側、ノードＮｋをプラス側とする電位差を発生する。配線インダクタンス５５は、ノードＮｋをマイナス側、ノードＮｅをプラス側とする電位差を発生する。配線インダクタンス５２は、ノードＮｅをマイナス側、半導体素子８をプラス側とする電位差を発生する。配線インダクタンス５３は、半導体素子１０をマイナス側、ノードＮｉをプラス側とする電位差を発生する。配線インダクタンス４５は、ノードＮｉをマイナス側、ノードＮｃをプラス側とする電位差を発生する。配線インダクタンス４１は、ノードＮｃをマイナス側、直流電源２をプラス側とする電位差を発生する。 Similarly, the wiring inductance 57 generates a potential difference with the semiconductor element 9 on the minus side and the semiconductor element 10 on the plus side, and the wiring inductance 58 generates a potential difference with the semiconductor element 10 on the minus side and the node Nk on the plus side. To do. The wiring inductance 55 generates a potential difference with the node Nk on the negative side and the node Ne on the positive side. The wiring inductance 52 generates a potential difference with the node Ne on the minus side and the semiconductor element 8 on the plus side. The wiring inductance 53 generates a potential difference with the semiconductor element 10 on the minus side and the node Ni on the plus side. The wiring inductance 45 generates a potential difference with the node Ni on the negative side and the node Nc on the positive side. The wiring inductance 41 generates a potential difference with the node Nc on the negative side and the DC power supply 2 on the positive side.
　図１８では、直流電源２を電流経路として考えているが、平滑用コンデンサ３の方が直流電源２よりも電流経路の配線インダクタンスが小さく瞬間的なエネルギーを賄うことが可能である場合には、直流電源２ではなく、平滑用コンデンサ３を通過するように電流経路が形成される。 In FIG. 18, the DC power supply 2 is considered as a current path, but when the smoothing capacitor 3 has a smaller current path wiring inductance than the DC power supply 2 and can provide instantaneous energy, The current path is formed so as to pass through the smoothing capacitor 3 instead of the DC power supply 2.
　又、後程説明するように、スナバコンデンサを接続することで、平滑用コンデンサ３及び直流電源２を通過する経路よりも配線インダクタンスが小さい経路を形成している場合には、スナバコンデンサを通過する当該経路が電流経路となることで、配線インダクタンスを減少されることができる。 Further, as will be described later, when a snubber capacitor is connected to form a path having a smaller wiring inductance than the path passing through the smoothing capacitor 3 and the DC power supply 2, the snubber capacitor is passed through. Since the path becomes a current path, the wiring inductance can be reduced.
　ここで、電力伝送期間からデッドタイム期間への移行時に、ターンオフされる半導体素子５及び半導体素子８に対して印加される電圧を考える。デッドタイム期間では、半導体素子９及び半導体素子１０には、電流Ｉ２による電圧降下分のみが印加される。一方で、半導体素子５及び半導体素子８の両者に対しては、直流電源２の電圧と、配線インダクタンス４０の電圧と、配線インダクタンス４４の電圧と、配線インダクタンス４６の電圧と、配線インダクタンス４７の電圧と、配線インダクタンス５４の電圧と、配線インダクタンス５６の電圧と、配線インダクタンス５７の電圧と、配線インダクタンス５８の電圧と、配線インダクタンス５５の電圧と、配線インダクタンス５２の電圧と、配線インダクタンス５３の電圧と、配線インダクタンス４５の電圧と、配線インダクタンス４１の電圧との加算電圧が印加される。 Here, consider the voltage applied to the semiconductor element 5 and the semiconductor element 8 that are turned off at the time of transition from the power transmission period to the dead time period. During the dead time period, only the voltage drop due to the current I2 is applied to the semiconductor element 9 and the semiconductor element 10. On the other hand, for both the semiconductor element 5 and the semiconductor element 8, the voltage of the DC power supply 2, the voltage of the wiring inductance 40, the voltage of the wiring inductance 44, the voltage of the wiring inductance 46, and the voltage of the wiring inductance 47. , The voltage of the wiring inductance 54, the voltage of the wiring inductance 56, the voltage of the wiring inductance 57, the voltage of the wiring inductance 58, the voltage of the wiring inductance 55, the voltage of the wiring inductance 52, and the voltage of the wiring inductance 53. , An additional voltage of the voltage of the wiring inductance 45 and the voltage of the wiring inductance 41 is applied.
　上記加算電圧が、半導体素子５及び半導体素子８にそれどれどの程度の比率で印加されるかは、半導体素子の漏れ電流によるインピーダンス差及びスイッチングタイミングのずれに依存する。従って、半導体素子５及び半導体素子８のそれぞれに実際に印加される電圧はばらつきことがある。但し、上記から理解されるように、半導体素子５及び半導体素子８への印加電圧の和は、直流電源２の電圧よりも、複数の配線インダクタンスで発生した電圧分だけ増加している。これはオフサージ電圧と呼ばれる。 The ratio of the added voltage applied to the semiconductor element 5 and the semiconductor element 8 depends on the impedance difference and the switching timing shift due to the leakage current of the semiconductor element. Therefore, the voltage actually applied to each of the semiconductor element 5 and the semiconductor element 8 may vary. However, as can be understood from the above, the sum of the voltages applied to the semiconductor element 5 and the semiconductor element 8 is larger than the voltage of the DC power supply 2 by the voltage generated by the plurality of wiring inductances. This is called the off-surge voltage.
　以上より、クランプ回路を持つ３レベルインバータである電力変換装置１Ａにおいて、第１の動作パターン（交流電圧が正、かつ、交流電流が正）において、電力伝送期間からデッドタイム期間への移行時には、直流電源２から、半導体素子５－半導体素子９―半導体素子１０－半導体素子８―直流電源２を結ぶ経路上の配線インダクタンスが、サージ電圧の発生に寄与することが理解される。 From the above, in the power conversion device 1A, which is a three-level inverter having a clamp circuit, in the first operation pattern (AC voltage is positive and AC current is positive), when shifting from the power transmission period to the dead time period, From the DC power supply 2, it is understood that the wiring inductance on the path connecting the semiconductor element 5-semiconductor element 9-semiconductor element 10-semiconductor element 8-DC power supply 2 contributes to the generation of the surge voltage.
　次に、電力変換装置１Ａが、第１の動作パターンでのデッドタイム期間（図４）から電力伝送期間（図３）へ移行する場合を考える。 Next, consider the case where the power conversion device 1A shifts from the dead time period (FIG. 4) in the first operation pattern to the power transmission period (FIG. 3).
　デッドタイム期間（図４）から電力伝送期間（図３）への移行時には、図１７において、点線で示された電流経路（Ｉ２）から、実線で示された電流経路（Ｉ１）への変化が生じる。この際に、実際には、半導体素子１０のダイオードが導通状態から非導通状態へと移行する際に、リカバリ電流又は変異電流が発生する。 During the transition from the dead time period (FIG. 4) to the power transmission period (FIG. 3), in FIG. 17, the change from the current path (I2) shown by the dotted line to the current path (I1) shown by the solid line changes. Occurs. At this time, in reality, a recovery current or a mutation current is generated when the diode of the semiconductor element 10 shifts from the conductive state to the non-conducting state.
　図１９は、第１の動作パターンでのデッドタイム期間から電力伝送期間への移行時に発生するリカバリ電流又は変異電流の経路を説明する回路図である。 FIG. 19 is a circuit diagram illustrating a path of a recovery current or a mutated current generated at the time of transition from the dead time period to the power transmission period in the first operation pattern.
　図１９を参照して、デッドタイム期間から電力伝送期間への移行時には、実線で示された、電力伝送期間（図３）での電流経路（Ｉ１）と、点線で示されたデッドタイム期間（図４）での電流経路（Ｉ２）とは異なる、リカバリ電流又は変異電流としての電流Ｉ７が生じる。電流Ｉ７は、一点鎖線で表記された、直流電源２－半導体素子５－半導体素子９－半導体素子１０－半導体素子８－直流電源２の経路を流れる。 With reference to FIG. 19, when transitioning from the dead time period to the power transmission period, the current path (I1) in the power transmission period (FIG. 3) shown by the solid line and the dead time period (I1) shown by the dotted line (dotted line). A current I7 as a recovery current or a mutant current, which is different from the current path (I2) in FIG. 4), is generated. The current I7 flows through the path of the DC power supply 2-semiconductor element 5-semiconductor element 9-semiconductor element 10-semiconductor element 8-DC power supply 2 represented by a single point chain line.
　この電流Ｉ７（リカバリ電流又は変異電流）は、半導体素子１０のダイオード内部の電荷が抜けきる、又は、浮遊容量の充電が完了すると消滅する。この際に、電流Ｉ７の経路に含まれる配線インダクタンスは、電流Ｉ７が消滅する電流変化を妨げる方向に、電位差を発生させる。 This current I7 (recovery current or mutant current) disappears when the charge inside the diode of the semiconductor element 10 is completely removed or when the stray capacitance is fully charged. At this time, the wiring inductance included in the path of the current I7 causes a potential difference in a direction that prevents the current change in which the current I7 disappears.
　図２０には、図１９に示された電流Ｉ７が消滅する際に配線インダクタンスに発生する電位差を説明するための回路図が示される。 FIG. 20 shows a circuit diagram for explaining the potential difference generated in the wiring inductance when the current I7 shown in FIG. 19 disappears.
　図２０を参照して、図１９に示された電流Ｉ７が消滅する際に、配線インダクタンス４０は、直流電源２をマイナス側、ノードＮａをプラス側とする電位差を発生する。配線インダクタンス４４は、ノードＮａをマイナス側、ノードＮｈをプラス側とする電位差を発生する。配線インダクタンス４６は、ノードＮｇをマイナス側、半導体素子５をプラス側とする電位差を発生する。配線インダクタンス４７は、半導体素子５をマイナス側、ノードＮｄをプラス側とする電位差を発生する。 With reference to FIG. 20, when the current I7 shown in FIG. 19 disappears, the wiring inductance 40 generates a potential difference with the DC power supply 2 on the negative side and the node Na on the positive side. The wiring inductance 44 generates a potential difference with the node Na on the negative side and the node Nh on the positive side. The wiring inductance 46 generates a potential difference with the node Ng on the negative side and the semiconductor element 5 on the positive side. The wiring inductance 47 generates a potential difference with the semiconductor element 5 on the minus side and the node Nd on the plus side.
　同様に、配線インダクタンス５４は、ノードＮｄをマイナス側、ノードＮｊをプラス側とする電位差を発生する。配線インダクタンス５６は、ノードＮｊをマイナス側、半導体素子９をプラス側とする電位差を発生する。配線インダクタンス５７は、半導体素子９をマイナス側、半導体素子１０をプラス側とする電位差を発生する。配線インダクタンス５８は、半導体素子１０をマイナス側、ノードＮｋをプラス側とする電位差を発生する。配線インダクタンス５５は、ノードＮｋをマイナス側、ノードＮｅをプラス側とする電位差を発生する。配線インダクタンス５２は、ノードＮｅをマイナス側、半導体素子８をプラス側とする電位差を発生する。配線インダクタンス５３は、半導体素子８をマイナス側、ノードＮｉをプラス側とした電位差を発生する。配線インダクタンス４５はノードＮｉをマイナス側、ノードＮｃをプラス側とする電位差を発生する。配線インダクタンス４１は、ノードＮｃをマイナス側、直流電源２をプラス側とした電位差を発生する。 Similarly, the wiring inductance 54 generates a potential difference with the node Nd on the negative side and the node Nj on the positive side. The wiring inductance 56 generates a potential difference with the node Nj on the negative side and the semiconductor element 9 on the positive side. The wiring inductance 57 generates a potential difference with the semiconductor element 9 on the minus side and the semiconductor element 10 on the plus side. The wiring inductance 58 generates a potential difference with the semiconductor element 10 on the minus side and the node Nk on the plus side. The wiring inductance 55 generates a potential difference with the node Nk on the negative side and the node Ne on the positive side. The wiring inductance 52 generates a potential difference with the node Ne on the minus side and the semiconductor element 8 on the plus side. The wiring inductance 53 generates a potential difference with the semiconductor element 8 on the minus side and the node Ni on the plus side. The wiring inductance 45 generates a potential difference with the node Ni on the negative side and the node Nc on the positive side. The wiring inductance 41 generates a potential difference with the node Nc on the negative side and the DC power supply 2 on the positive side.
　このように、デッドタイム期間から電力伝送期間への移行時において、各配線インダクタンスに発生する電圧は、電力伝送期間からデッドタイム期間への移行時と同じ方向である。但し、電力伝送期間では、半導体素子５、半導体素子９、及び、半導体素子８はオン状態である。このため、電流Ｉ７が消滅する際に、これらの半導体素子５、半導体素子９、及び、半導体素子８には、電流による電圧降下分しか印加されない。従って、デッドタイム期間から電力伝送期間への移行時に、リカバリ電流又は変異電流が消滅する際には、直流電源２の電圧と配線インダクタンスで発生した電圧との和、即ち、半導体素子１０には、直流電源２の電圧よりも高い電圧が、半導体素子１０に印加される。この際の半導体素子１０への印加電圧は、リカバリサージ電圧と呼ばれる。 In this way, the voltage generated in each wiring inductance at the time of transition from the dead time period to the power transmission period is in the same direction as at the time of transition from the power transmission period to the dead time period. However, during the power transmission period, the semiconductor element 5, the semiconductor element 9, and the semiconductor element 8 are in the ON state. Therefore, when the current I7 disappears, only the voltage drop due to the current is applied to the semiconductor element 5, the semiconductor element 9, and the semiconductor element 8. Therefore, when the recovery current or the mutant current disappears during the transition from the dead time period to the power transmission period, the sum of the voltage of the DC power supply 2 and the voltage generated by the wiring inductance, that is, the semiconductor element 10 is subjected to. A voltage higher than the voltage of the DC power supply 2 is applied to the semiconductor element 10. The voltage applied to the semiconductor element 10 at this time is called a recovery surge voltage.
　以上から、電力変換装置１Ａが、第１の動作パターン（交流電圧が正、かつ、交流電流が正）であるときに、デッドタイム期間及び電力伝送期間の間での移行時に問題となる配線インダクタンス、即ち、サージ電圧の発生に寄与する配線インダクタンスは、直流電源２から半導体素子５－半導体素子９―半導体素子１０－半導体素子８―直流電源２を結ぶ経路に含まれる配線インダクタンスであることが理解される。 From the above, when the power converter 1A has the first operation pattern (the AC voltage is positive and the AC current is positive), the wiring inductance that becomes a problem at the time of transition between the dead time period and the power transmission period. That is, it is understood that the wiring inductance that contributes to the generation of the surge voltage is the wiring inductance included in the path connecting the DC power supply 2 to the semiconductor element 5-semiconductor element 9-semiconductor element 10-semiconductor element 8-DC power supply 2. Will be done.
　（電力変換装置の第２の動作パターンでのサージ電圧の考察）
　次に、電力変換装置１Ａが、第２の動作パターン（交流電圧が負、かつ、交流電流が負）であるときに発生するサージ電圧を考察する。ここでは、図６に示した電力伝送期間から図７に示したデッドタイム期間への移行時、及び、反対に、デッドタイム期間（図７）から電力伝送期間（図３）への移行時を考えることが必要である。 (Consideration of surge voltage in the second operation pattern of the power converter)
Next, the surge voltage generated when the power conversion device 1A has the second operation pattern (AC voltage is negative and AC current is negative) will be considered. Here, the transition from the power transmission period shown in FIG. 6 to the dead time period shown in FIG. 7 and, conversely, the transition from the dead time period (FIG. 7) to the power transmission period (FIG. 3) are shown. It is necessary to think.
　図２１は、第２の動作パターンの電力伝送期間（図６）及びデッドタイム期間（図７）の電流経路を比較するための回路図である。図２１では、電力伝送期間（図６）での電流経路（Ｉ３）が実線で示され、デッドタイム期間（図７）での電流経路（Ｉ４）は点線で示される。図２１では、図６及び図７での半導体素子５～１０のいずれがオンしているかを示す表記は省略されている。 FIG. 21 is a circuit diagram for comparing the current paths of the power transmission period (FIG. 6) and the dead time period (FIG. 7) of the second operation pattern. In FIG. 21, the current path (I3) in the power transmission period (FIG. 6) is shown by a solid line, and the current path (I4) in the dead time period (FIG. 7) is shown by a dotted line. In FIG. 21, the notation indicating which of the semiconductor elements 5 to 10 in FIGS. 6 and 7 is turned on is omitted.
　図２１を参照して、実線と点線が重なって表記される、ノードＮｋ―出力フィルタリアクトル１４－ノードＮｇ―交流電源１７－ノードＮｆ－出力フィルタリアクトル１３－ノードＮｊの経路では、電力伝送期間及びデッドタイム期間の間の移行時、電流の変化は生じない。 With reference to FIG. 21, in the path of node Nk-output filter reactor 14-node Ng-AC power supply 17-node Nf-output filter reactor 13-node Nj, which is represented by overlapping the solid line and the dotted line, the power transmission period and There is no change in current during the transition during the dead time period.
　これに対して、ノードＮｊ－配線インダクタンス５４－配線インダクタンス４８－半導体素子６－配線インダクタンス４９－ノードＮｉ―配線インダクタンス４５－ノードＮｃ－配線インダクタンス４１－直流電源２－配線インダクタンス４０－ノードＮａ―配線インダクタンス４４－ノードＮｈ－配線インダクタンス５０－半導体素子７－配線インダクタンス５１－ノードＮｅ－配線インダクタンス５５－ノードＮｋの経路では、電力伝送期間からデッドタイム期間への移行時に、これまで電流が流れていたが電流が流れなくなる電流変化が生じる。 On the other hand, node Nj-wiring inductance 54-wiring inductance 48-semiconductor element 6-wiring inductance 49-node Ni-wiring inductance 45-node Nc-wiring inductance 41-DC power supply 2-wiring inductance 40-node Na-wiring In the path of inductance 44-node Nh-wiring inductance 50-semiconductor element 7-wiring inductance 51-node Ne-wiring inductance 55-node Nk, current has flowed so far during the transition from the power transmission period to the dead time period. However, a current change occurs in which the current does not flow.
　一方で、ノードＮｊ－配線インダクタンス５６－半導体素子９－配線インダクタンス５７－半導体素子１０－配線インダクタンス５８－ノードＮｋの経路では、電力伝送期間からデッドタイム期間への移行時に、これまで電流が流れていなかったが電流が流れるようになる電流変化が生じる。 On the other hand, in the path of node Nj-wiring inductance 56-semiconductor element 9-wiring inductance 57-semiconductor element 10-wiring inductance 58-node Nk, current has flowed so far during the transition from the power transmission period to the dead time period. There was no current change, but the current started to flow.
　図２２は、第２の動作パターンでの電力伝送期間からデッドタイム期間への移行時に配線インダクタンスに発生する電位差を説明するための回路図である。 FIG. 22 is a circuit diagram for explaining the potential difference generated in the wiring inductance at the time of transition from the power transmission period to the dead time period in the second operation pattern.
　図２２を参照して、図２１で説明した電流変化が生じる経路に含まれる配線インダクタンスには、下記のように、電流変化を妨げる方向の電位差が発生する。 With reference to FIG. 22, in the wiring inductance included in the path where the current change occurs described with reference to FIG. 21, a potential difference in a direction that hinders the current change occurs as described below.
　具体的には、配線インダクタンス４０は、直流電源２をマイナス側、ノードＮａをプラス側とする電位差を発生する。配線インダクタンス４４は、ノードＮａをマイナス側、ノードＮｈをプラス側とする電位差を発生する。配線インダクタンス５０は、ノードＮｈをマイナス側、半導体素子７をプラス側とする電位差を発生する。配線インダクタンス５１は、半導体素子７をマイナス側、ノードＮｅをプラス側とする電位差を発生する。配線インダクタンス５５は、ノードＮｅをマイナス側、ノードＮｋをプラス側とする電位差を発生する。 Specifically, the wiring inductance 40 generates a potential difference with the DC power supply 2 on the negative side and the node Na on the positive side. The wiring inductance 44 generates a potential difference with the node Na on the negative side and the node Nh on the positive side. The wiring inductance 50 generates a potential difference with the node Nh on the negative side and the semiconductor element 7 on the positive side. The wiring inductance 51 generates a potential difference with the semiconductor element 7 on the minus side and the node Ne on the plus side. The wiring inductance 55 generates a potential difference with the node Ne on the negative side and the node Nk on the positive side.
　同様に、配線インダクタンス５８は、ノードＮｋをマイナス側、半導体素子１０をプラス側とする電位差を発生する。配線インダクタンス５７は、半導体素子１０をマイナス側、半導体素子９をプラス側とする電位差を発生する。配線インダクタンス５６は、半導体素子９をマイナス側、ノードＮｊをプラス側とする電位差を発生する。配線インダクタンス５４は、ノードＮｊをマイナス側、ノードＮｄをプラス側とする電位差を発生する。配線インダクタンス４８は、ノードＮｄをマイナス側、半導体素子６をプラス側とする電位差を発生する。配線インダクタンス４９は、半導体素子６をマイナス側、ノードＮｉをプラス側とする電位差を発生する。配線インダクタンス４５は、ノードＮｉをマイナス側、ノードＮｃをプラス側とする電位差を発生する。配線インダクタンス４１は、ノードＮｃをマイナス側、直流電源２をプラス側とした電位差を発生する。 Similarly, the wiring inductance 58 generates a potential difference with the node Nk on the negative side and the semiconductor element 10 on the positive side. The wiring inductance 57 generates a potential difference with the semiconductor element 10 on the minus side and the semiconductor element 9 on the plus side. The wiring inductance 56 generates a potential difference with the semiconductor element 9 on the minus side and the node Nj on the plus side. The wiring inductance 54 generates a potential difference with the node Nj on the negative side and the node Nd on the positive side. The wiring inductance 48 generates a potential difference with the node Nd on the negative side and the semiconductor element 6 on the positive side. The wiring inductance 49 generates a potential difference with the semiconductor element 6 on the minus side and the node Ni on the plus side. The wiring inductance 45 generates a potential difference with the node Ni on the negative side and the node Nc on the positive side. The wiring inductance 41 generates a potential difference with the node Nc on the negative side and the DC power supply 2 on the positive side.
　ここで、電力伝送期間からデッドタイム期間への移行時に、ターンオフされる半導体素子７及び半導体素子６に対して印加される電圧を考える。デッドタイム期間では、半導体素子９及び半導体素子１０には、電流Ｉ４による電圧降下分のみが印加される。 Here, consider the voltage applied to the semiconductor element 7 and the semiconductor element 6 that are turned off at the time of transition from the power transmission period to the dead time period. During the dead time period, only the voltage drop due to the current I4 is applied to the semiconductor element 9 and the semiconductor element 10.
　一方で、半導体素子６及び半導体素子７の両者に対しては、直流電源２の電圧と、配線インダクタンス４０の電圧と、配線インダクタンス４４の電圧と、配線インダクタンス５０の電圧と、配線インダクタンス５１の電圧と、配線インダクタンス５５の電圧と、配線インダクタンス５８の電圧と、配線インダクタンス５７の電圧と、配線インダクタンス５６の電圧と、配線インダクタンス５４の電圧と、配線インダクタンス４８の電圧と、配線インダクタンス４９の電圧と、配線インダクタンス４５の電圧と、配線インダクタンス４１の電圧との加算電圧が印加される。 On the other hand, for both the semiconductor element 6 and the semiconductor element 7, the voltage of the DC power supply 2, the voltage of the wiring inductance 40, the voltage of the wiring inductance 44, the voltage of the wiring inductance 50, and the voltage of the wiring inductance 51 , The voltage of the wiring inductance 55, the voltage of the wiring inductance 58, the voltage of the wiring inductance 57, the voltage of the wiring inductance 56, the voltage of the wiring inductance 54, the voltage of the wiring inductance 48, and the voltage of the wiring inductance 49. , An additional voltage of the voltage of the wiring inductance 45 and the voltage of the wiring inductance 41 is applied.
　上記加算電圧が、半導体素子６及び半導体素子７にそれどれどの程度の比率で印加されるかは、半導体素子の漏れ電流によるインピーダンス差及びスイッチングタイミングのずれに依存する。従って、半導体素子６及び半導体素子７のそれぞれに実際に印加される電圧はばらつきことがある。このように、半導体素子６及び半導体素子７に対して、直流電源２の電圧よりも高い、オフサージ電圧が印加される。 The ratio of the added voltage applied to the semiconductor element 6 and the semiconductor element 7 depends on the impedance difference and the switching timing shift due to the leakage current of the semiconductor element. Therefore, the voltage actually applied to each of the semiconductor element 6 and the semiconductor element 7 may vary. In this way, an off-surge voltage higher than the voltage of the DC power supply 2 is applied to the semiconductor element 6 and the semiconductor element 7.
　以上より、クランプ回路を持つ３レベルインバータである電力変換装置１Ａにおいて、第２の動作パターン（交流電圧が負、かつ、交流電流が負）において、電力伝送期間からデッドタイム期間への移行時には、直流電源２から半導体素子７－半導体素子１０―半導体素子９－半導体素子６―直流電源２を結ぶ経路上の配線インダクタンスが、サージ電圧の発生に寄与することが理解される。 From the above, in the power converter 1A, which is a three-level inverter having a clamp circuit, in the second operation pattern (AC voltage is negative and AC current is negative), when shifting from the power transmission period to the dead time period, It is understood that the wiring inductance on the path connecting the DC power supply 2 to the semiconductor element 7-semiconductor element 10-semiconductor element 9-semiconductor element 6-DC power supply 2 contributes to the generation of surge voltage.
　次に、電力変換装置１Ａが、第２の動作パターンでのデッドタイム期間（図７）から電力伝送期間（図６）へ移行する場合を考える。 Next, consider the case where the power conversion device 1A shifts from the dead time period (FIG. 7) in the second operation pattern to the power transmission period (FIG. 6).
　デッドタイム期間（図７）から電力伝送期間（図６）への移行時には、図２１において、点線で示された電流経路（Ｉ４）から、実線で示された電流経路（Ｉ３）への変化が生じる。この際に、実際には、半導体素子９のダイオードが導通状態から非導通状態へと移行する際に、リカバリ電流又は変異電流が発生する。 During the transition from the dead time period (FIG. 7) to the power transmission period (FIG. 6), in FIG. 21, the change from the current path (I4) shown by the dotted line to the current path (I3) shown by the solid line changes. Occurs. At this time, in reality, a recovery current or a mutant current is generated when the diode of the semiconductor element 9 shifts from the conductive state to the non-conducting state.
　図２３は、第２の動作パターンでのデッドタイム期間から電力伝送期間への移行時に発生するリカバリ電流又は変異電流の経路を説明する回路図である。 FIG. 23 is a circuit diagram for explaining the path of the recovery current or the mutant current generated at the time of transition from the dead time period to the power transmission period in the second operation pattern.
　図２３を参照して、デッドタイム期間から電力伝送期間への移行時には、実線で示された電力伝送期間（図６）での電流経路（Ｉ３）と、点線で示されたデッドタイム期間（図７）での電流経路（Ｉ４）とは異なる、リカバリ電流又は変異電流としての電流Ｉ８が生じる。電流Ｉ８は、一点鎖線で表記された、直流電源２－半導体素子７－半導体素子１０－半導体素子９－半導体素子６－直流電源２の経路を流れる。 With reference to FIG. 23, at the time of transition from the dead time period to the power transmission period, the current path (I3) in the power transmission period (FIG. 6) shown by the solid line and the dead time period (FIG. 6) shown by the dotted line. A current I8 as a recovery current or a mutant current, which is different from the current path (I4) in 7), is generated. The current I8 flows through the path of the DC power supply 2-semiconductor element 7-semiconductor element 10-semiconductor element 9-semiconductor element 6-DC power supply 2 represented by a single point chain line.
　この電流Ｉ８（リカバリ電流又は変異電流）についても、半導体素子９のダイオード内部の電荷が抜けきる、又は、浮遊容量の充電が完了すると消滅する。この際に、電流Ｉ８の経路に含まれる配線インダクタンスは、電流Ｉ８が消滅する電流変化を妨げる方向に、電位差を発生させる。 This current I8 (recovery current or mutant current) also disappears when the charge inside the diode of the semiconductor element 9 is completely removed or when the stray capacitance is fully charged. At this time, the wiring inductance included in the path of the current I8 causes a potential difference in a direction that prevents the current change in which the current I8 disappears.
　図２４には、図２３に示された電流Ｉ８が消滅する際に配線インダクタンスに発生する電位差を説明するための回路図が示される。 FIG. 24 shows a circuit diagram for explaining the potential difference generated in the wiring inductance when the current I8 shown in FIG. 23 disappears.
　図２４を参照して、電流Ｉ８(図２３）が消滅する際に、配線インダクタンス４０は、直流電源２をマイナス側、ノードＮａをプラス側とする電位差を発生する。配線インダクタンス４４は、ノードＮａをマイナス側、ノードＮｈをプラス側とする電位差を発生する。配線インダクタンス５０は、ノードＮｈをマイナス側、半導体素子７をプラス側とする電位差を発生する。配線インダクタンス５１は、半導体素子７をマイナス側、ノードＮｅをプラス側とする電位差を発生する。配線インダクタンス５５は、ノードＮｅをマイナス側、ノードＮｋをプラス側とする電位差を発生する。配線インダクタンス５８は、ノードＮｋをマイナス側、半導体素子１０をプラス側とする電位差を発生する。配線インダクタンス５７は、半導体素子１０をマイナス側、半導体素子９をプラス側とする電位差を発生する。 With reference to FIG. 24, when the current I8 (FIG. 23) disappears, the wiring inductance 40 generates a potential difference with the DC power supply 2 on the negative side and the node Na on the positive side. The wiring inductance 44 generates a potential difference with the node Na on the negative side and the node Nh on the positive side. The wiring inductance 50 generates a potential difference with the node Nh on the negative side and the semiconductor element 7 on the positive side. The wiring inductance 51 generates a potential difference with the semiconductor element 7 on the minus side and the node Ne on the plus side. The wiring inductance 55 generates a potential difference with the node Ne on the negative side and the node Nk on the positive side. The wiring inductance 58 generates a potential difference with the node Nk on the minus side and the semiconductor element 10 on the plus side. The wiring inductance 57 generates a potential difference with the semiconductor element 10 on the minus side and the semiconductor element 9 on the plus side.
　同様に、配線インダクタンス５６は、半導体素子９をマイナス側、ノードＮｊをプラス側とする電位差を発生する。配線インダクタンス５４は、ノードＮｊをマイナス側、ノードＮｄをプラス側とする電位差を発生する。配線インダクタンス４８は、ノードＮｄをマイナス側、半導体素子６をプラス側とする電位差を発生する。配線インダクタンス４９は、半導体素子６をマイナス側、ノードＮｉをプラス側とする電位差を発生する。配線インダクタンス４５は、ノードＮｉをマイナス側、ノードＮｃをプラス側とする電位差を発生する。配線インダクタンス４１は、ノードＮｃをマイナス側、直流電源２をプラス側とした電位差を発生する。 Similarly, the wiring inductance 56 generates a potential difference with the semiconductor element 9 on the minus side and the node Nj on the plus side. The wiring inductance 54 generates a potential difference with the node Nj on the negative side and the node Nd on the positive side. The wiring inductance 48 generates a potential difference with the node Nd on the negative side and the semiconductor element 6 on the positive side. The wiring inductance 49 generates a potential difference with the semiconductor element 6 on the minus side and the node Ni on the plus side. The wiring inductance 45 generates a potential difference with the node Ni on the negative side and the node Nc on the positive side. The wiring inductance 41 generates a potential difference with the node Nc on the negative side and the DC power supply 2 on the positive side.
　このように、第２の動作パターンにおいても、デッドタイム期間から電力伝送期間への移行時において、各配線インダクタンスに発生する電圧は、電力伝送期間からデッドタイム期間への移行時と同じ方向である。但し、電力伝送期間では、半導体素子７、半導体素子６、及び、半導体素子１０はオン状態であるので、電流Ｉ８が消滅する際には、これらの半導体素子７、半導体素子６、及び、半導体素子１０には、電流による電圧降下分しか印加されない。従って、デッドタイム期間から電力伝送期間への移行時に、リカバリ電流又は変異電流が消滅する際には、半導体素子９には、直流電源２の電圧よりも高い、リカバリサージ電圧が印加される。 As described above, even in the second operation pattern, the voltage generated in each wiring inductance at the time of transition from the dead time period to the power transmission period is in the same direction as at the time of transition from the power transmission period to the dead time period. .. However, since the semiconductor element 7, the semiconductor element 6, and the semiconductor element 10 are in the on state during the power transmission period, when the current I8 disappears, these semiconductor elements 7, the semiconductor element 6, and the semiconductor element Only the voltage drop due to the current is applied to 10. Therefore, when the recovery current or the mutant current disappears during the transition from the dead time period to the power transmission period, a recovery surge voltage higher than the voltage of the DC power supply 2 is applied to the semiconductor element 9.
　以上から、電力変換装置１Ａが、第２の動作パターン（交流電圧が負、かつ、交流電流が負）であるときに、デッドタイム期間及び電力伝送期間の間での移行時に問題となる配線インダクタンス、即ち、サージ電圧の発生に寄与する配線インダクタンスは、直流電源２から半導体素子７－半導体素子１０―半導体素子９－半導体素子６―直流電源２を結ぶ経路に含まれる配線インダクタンスであることが理解される。 From the above, when the power conversion device 1A has the second operation pattern (AC voltage is negative and AC current is negative), the wiring inductance that becomes a problem at the time of transition between the dead time period and the power transmission period. That is, it is understood that the wiring inductance that contributes to the generation of the surge voltage is the wiring inductance included in the path connecting the DC power supply 2 to the semiconductor element 7-semiconductor element 10-semiconductor element 9-semiconductor element 6-DC power supply 2. Will be done.
　（電力変換装置の第３の動作パターンでのサージ電圧の考察）
　次に、電力変換装置１Ａが、第３の動作パターン（交流電圧が正、かつ、交流電流が負）であるときに発生するサージ電圧を考察する。ここでは、図１１に示した還流期間から図１０に示したデッドタイム期間への移行時、及び、反対に、デッドタイム期間（図１０）から還流期間（図１１）への移行時を考えることが必要である。 (Consideration of surge voltage in the third operation pattern of the power converter)
Next, the surge voltage generated when the power converter 1A has the third operation pattern (the AC voltage is positive and the AC current is negative) will be considered. Here, consider the transition from the reflux period shown in FIG. 11 to the dead time period shown in FIG. 10, and conversely, the transition from the dead time period (FIG. 10) to the reflux period (FIG. 11). is necessary.
　図２５は、第３の動作パターンの還流期間（図１１）及びデッドタイム期間（図１０）の電流経路を比較するための回路図である。図２５では、デッドタイム期間（図１０）での電流経路（Ｉ５）が実線で示され、還流期間（図１１）での電流経路（Ｉ４）は点線で示される。図２５でも、図１０及び図１１での半導体素子５～１０のいずれがオンしているかを示す表記は省略されている。 FIG. 25 is a circuit diagram for comparing the current paths of the return period (FIG. 11) and the dead time period (FIG. 10) of the third operation pattern. In FIG. 25, the current path (I5) in the dead time period (FIG. 10) is shown by a solid line, and the current path (I4) in the reflux period (FIG. 11) is shown by a dotted line. Also in FIG. 25, the notation indicating which of the semiconductor elements 5 to 10 in FIGS. 10 and 11 is turned on is omitted.
　図２５を参照して、実線と点線が重なって表記される、ノードＮｋ―出力フィルタリアクトル１４－ノードＮｇ―交流電源１７－ノードＮｆ－出力フィルタリアクトル１３－ノードＮｊの経路では、還流期間及びデッドタイム期間の間の移行時、電流の変化は生じない。 With reference to FIG. 25, in the path of node Nk-output filter reactor 14-node Ng-AC power supply 17-node Nf-output filter reactor 13-node Nj, which is represented by overlapping the solid line and the dotted line, the reflux period and dead There is no change in current during the transition during the time period.
　これに対して、ノードＮｊ－配線インダクタンス５４－配線インダクタンス４７－半導体素子５－配線インダクタンス４６－ノードＮｈ―配線インダクタンス４４－ノードＮａ－配線インダクタンス４０－直流電源２－配線インダクタンス４１－ノードＮｃ―配線インダクタンス４５－ノードＮｉ－配線インダクタンス５３－半導体素子８－配線インダクタンス５２－ノードＮｅ－配線インダクタンス５５－ノードＮｋの経路では、還流期間からデッドタイム期間への移行時に、これまで電流が流れていなかったが電流が流れるようになる電流変化が生じる。 On the other hand, node Nj-wiring inductance 54-wiring inductance 47-semiconductor element 5-wiring inductance 46-node Nh-wiring inductance 44-node Na-wiring inductance 40-DC power supply 2-wiring inductance 41-node Nc-wiring Inductance 45-node Ni-wiring inductance 53-semiconductor element 8-wiring inductance 52-node Ne-wiring inductance 55-node Nk, no current has flowed in the path from the freewheeling period to the dead time period. There is a change in the current that allows the current to flow.
　一方で、ノードＮｋ－配線インダクタンス５８－半導体素子１０－配線インダクタンス５７－半導体素子９－配線インダクタンス５６－ノードＮｊの経路では、これまで電流が流れていたが電流が流れなくなる電流変化が生じる。 On the other hand, in the path of node Nk-wiring inductance 58-semiconductor element 10-wiring inductance 57-semiconductor element 9-wiring inductance 56-node Nj, a current change occurs in which current has flowed but no current flows.
　図２６は、第３の動作パターンでの還流期間からデッドタイム期間への移行時に配線インダクタンスに発生する電位差を説明するための回路図である。 FIG. 26 is a circuit diagram for explaining the potential difference generated in the wiring inductance at the time of transition from the reflux period to the dead time period in the third operation pattern.
　図２６を参照して、図２５で説明した電流変化が生じる経路に含まれる配線インダクタンスには、下記のように、電流変化を妨げる方向の電位差が発生する。 With reference to FIG. 26, a potential difference in a direction that hinders the current change occurs in the wiring inductance included in the path in which the current change occurs described in FIG. 25, as described below.
　具体的には、配線インダクタンス４０は、直流電源２をマイナス側、ノードＮａをプラス側とする電位差を発生する。配線インダクタンス４４は、ノードＮａをマイナス側、ノードＮｈをプラス側とする電位差を発生する。配線インダクタンス４６は、ノードＮｈをマイナス側、半導体素子５をプラス側とする電位差を発生する。配線インダクタンス４７は、半導体素子５をマイナス側、ノードＮｄをプラス側とする電位差を発生する。配線インダクタンス５４は、ノードＮｄをマイナス側、ノードＮｊをプラス側とする電位差を発生する。配線インダクタンス５６は、ノードＮｊをマイナス側、半導体素子９をプラス側とする電位差を発生する。 Specifically, the wiring inductance 40 generates a potential difference with the DC power supply 2 on the negative side and the node Na on the positive side. The wiring inductance 44 generates a potential difference with the node Na on the negative side and the node Nh on the positive side. The wiring inductance 46 generates a potential difference with the node Nh on the negative side and the semiconductor element 5 on the positive side. The wiring inductance 47 generates a potential difference with the semiconductor element 5 on the minus side and the node Nd on the plus side. The wiring inductance 54 generates a potential difference with the node Nd on the negative side and the node Nj on the positive side. The wiring inductance 56 generates a potential difference with the node Nj on the negative side and the semiconductor element 9 on the positive side.
　同様に、配線インダクタンス５７は、半導体素子９をマイナス側、半導体素子１０をプラス側とする電位差を発生する。配線インダクタンス５８は、半導体素子１０をマイナス側、ノードＮｋをプラス側とする電位差を発生する。配線インダクタンス５５は、ノードＮｋをマイナス側、ノードＮｅをプラス側とする電位差を発生する。配線インダクタンス５２は、ノードＮｅをマイナス側、半導体素子８をプラス側とする電位差を発生する。配線インダクタンス５３は、半導体素子８をマイナス側、ノードＮｉをプラス側とする電位差を発生する。配線インダクタンス４５は、ノードＮｉをマイナス側、ノードＮｃをプラス側とする電位差を発生する。配線インダクタンス４１は、ノードＮｃをマイナス側、直流電源２をプラス側とした電位差を発生する。 Similarly, the wiring inductance 57 generates a potential difference with the semiconductor element 9 on the minus side and the semiconductor element 10 on the plus side. The wiring inductance 58 generates a potential difference with the semiconductor element 10 on the minus side and the node Nk on the plus side. The wiring inductance 55 generates a potential difference with the node Nk on the negative side and the node Ne on the positive side. The wiring inductance 52 generates a potential difference with the node Ne on the minus side and the semiconductor element 8 on the plus side. The wiring inductance 53 generates a potential difference with the semiconductor element 8 on the minus side and the node Ni on the plus side. The wiring inductance 45 generates a potential difference with the node Ni on the negative side and the node Nc on the positive side. The wiring inductance 41 generates a potential difference with the node Nc on the negative side and the DC power supply 2 on the positive side.
　ここで、還流期間からデッドタイム期間への移行時に、ターンオフされる半導体素子１０に印加される電圧を考える。デッドタイム期間では、半導体素子５、半導体素子８、及び、半導体素子９は導通状態であるため、これらの半導体素子５、半導体素子８、及び、半導体素子９には、電流Ｉ５による電圧降下分のみが印加される。 Here, consider the voltage applied to the semiconductor element 10 that is turned off during the transition from the reflux period to the dead time period. Since the semiconductor element 5, the semiconductor element 8, and the semiconductor element 9 are in a conductive state during the dead time period, only the voltage drop due to the current I5 is applied to the semiconductor element 5, the semiconductor element 8, and the semiconductor element 9. Is applied.
　一方で、半導体素子１０に対しては、直流電源２の電圧と、配線インダクタンス４０電圧と、配線インダクタンス４４の電圧と、配線インダクタンス４６の電圧と、配線インダクタンス４７の電圧と、配線インダクタンス５４の電圧と、配線インダクタンス５６の電圧と、配線インダクタンス５７の電圧と、配線インダクタンス５８の電圧と、配線インダクタンス５５の電圧と、配線インダクタンス５２の電圧と、配線インダクタンス５３の電圧と、配線インダクタンス４５の電圧と、配線インダクタンス４１の電圧との和が印加される。これにより、半導体素子１０には、直流電源２の電圧よりも高い、オフサージ電圧が印加される。 On the other hand, with respect to the semiconductor element 10, the voltage of the DC power supply 2, the voltage of the wiring inductance 40, the voltage of the wiring inductance 44, the voltage of the wiring inductance 46, the voltage of the wiring inductance 47, and the voltage of the wiring inductance 54. The voltage of the wiring inductance 56, the voltage of the wiring inductance 57, the voltage of the wiring inductance 58, the voltage of the wiring inductance 55, the voltage of the wiring inductance 52, the voltage of the wiring inductance 53, and the voltage of the wiring inductance 45. , The sum of the voltage of the wiring inductance 41 and the voltage is applied. As a result, an off-surge voltage higher than the voltage of the DC power supply 2 is applied to the semiconductor element 10.
　以上より、クランプ回路を持つ３レベルインバータである電力変換装置１Ａでは、第３の動作パターン（交流電圧が正、かつ、交流電流が負）において、還流期間からデッドタイム期間への移行時には、直流電源２から半導体素子５－半導体素子９―半導体素子１０－半導体素子８―直流電源２を結ぶ経路上の配線インダクタンスが、サージ電圧の発生に寄与することが理解される。 From the above, in the power conversion device 1A, which is a three-level inverter having a clamp circuit, in the third operation pattern (AC voltage is positive and AC current is negative), direct current is applied during the transition from the freewheeling period to the dead time period. It is understood that the wiring inductance on the path connecting the power supply 2 to the semiconductor element 5-semiconductor element 9-semiconductor element 10-semiconductor element 8-DC power supply 2 contributes to the generation of the surge voltage.
　次に、電力変換装置１Ａが、第３の動作パターンでのデッドタイム期間（図１０）から還流期間（図１１）へ移行する場合を考える。 Next, consider the case where the power conversion device 1A shifts from the dead time period (FIG. 10) to the reflux period (FIG. 11) in the third operation pattern.
　デッドタイム期間（図１０）から還流期間（図１１）への移行時には、図２４において、実線で示された電流経路（Ｉ５）から、点線で示された電流経路（Ｉ４）への変化が生じる。この際に、実際には、半導体素子８のダイオードが導通状態から非導通状態へと移行する際に、リカバリ電流又は変異電流が発生する。 During the transition from the dead time period (FIG. 10) to the reflux period (FIG. 11), a change occurs in FIG. 24 from the current path (I5) shown by the solid line to the current path (I4) shown by the dotted line. .. At this time, in reality, a recovery current or a mutation current is generated when the diode of the semiconductor element 8 shifts from the conductive state to the non-conducting state.
　図２７は、第３の動作パターンでのデッドタイム期間から還流期間への移行時に発生するリカバリ電流又は変異電流の経路を説明する回路図である。 FIG. 27 is a circuit diagram illustrating the path of the recovery current or the mutant current generated at the transition from the dead time period to the reflux period in the third operation pattern.
　図２７を参照して、デッドタイム期間から還流期間への移行時には、実線で示されたデッドタイム期間（図１０）での電流経路（Ｉ５）と、点線で示された還流期間（図４）での電流経路（Ｉ４）とは異なる、リカバリ電流又は変異電流としての電流Ｉ７が生じる。電流Ｉ７は、図１９と同様に、一点鎖線で表記された、直流電源２－半導体素子５－半導体素子９－半導体素子１０－半導体素子８－直流電源２の経路を流れる。 With reference to FIG. 27, at the time of transition from the dead time period to the reflux period, the current path (I5) in the dead time period (FIG. 10) shown by the solid line and the reflux period (FIG. 4) shown by the dotted line. A current I7 is generated as a recovery current or a mutant current, which is different from the current path (I4) in. Similar to FIG. 19, the current I7 flows through the path of the DC power supply 2-semiconductor element 5-semiconductor element 9-semiconductor element 10-semiconductor element 8-semiconductor element 8-DC power supply 2 represented by a single point chain line.
　電流Ｉ７は、半導体素子８のダイオード内部の電荷が抜けきる、又は、浮遊容量の充電が完了すると消滅する。この際に、電流Ｉ７の経路に含まれる配線インダクタンスは、電流Ｉ７が消滅する電流変化を妨げる方向に、電位差を発生させる。 The current I7 disappears when the electric charge inside the diode of the semiconductor element 8 is completely removed or when the stray capacitance is fully charged. At this time, the wiring inductance included in the path of the current I7 causes a potential difference in a direction that prevents the current change in which the current I7 disappears.
　図２８には、図２７に示された電流Ｉ７が消滅する際に配線インダクタンスに発生する電位差を説明するための回路図が示される。 FIG. 28 shows a circuit diagram for explaining the potential difference generated in the wiring inductance when the current I7 shown in FIG. 27 disappears.
　図２８を参照して、電流Ｉ７（図２７）が消滅する際に、配線インダクタンス４０は、直流電源２をマイナス側、ノードＮａをプラス側とする電位差を発生する。配線インダクタンス４４は、ノードＮａをマイナス側、ノードＮｈをプラス側とする電位差を発生する。配線インダクタンス４６は、ノードＮｈをマイナス側、半導体素子５をプラス側とする電位差を発生する。配線インダクタンス４７は、半導体素子５をマイナス側、ノードＮｄをプラス側とした電位差を発生する。配線インダクタンス５４は、ノードＮｄをマイナス側、ノードＮｊをプラス側とする電位差を発生する。配線インダクタンス５６は、ノードＮｊをマイナス側、半導体素子９をプラス側とする電位差を発生する。配線インダクタンス５７は、半導体素子９をマイナス側、半導体素子１０をプラス側とする電位差を発生する。 With reference to FIG. 28, when the current I7 (FIG. 27) disappears, the wiring inductance 40 generates a potential difference with the DC power supply 2 on the negative side and the node Na on the positive side. The wiring inductance 44 generates a potential difference with the node Na on the negative side and the node Nh on the positive side. The wiring inductance 46 generates a potential difference with the node Nh on the negative side and the semiconductor element 5 on the positive side. The wiring inductance 47 generates a potential difference with the semiconductor element 5 on the minus side and the node Nd on the plus side. The wiring inductance 54 generates a potential difference with the node Nd on the negative side and the node Nj on the positive side. The wiring inductance 56 generates a potential difference with the node Nj on the negative side and the semiconductor element 9 on the positive side. The wiring inductance 57 generates a potential difference with the semiconductor element 9 on the minus side and the semiconductor element 10 on the plus side.
　更に、配線インダクタンス５８は、半導体素子１０をマイナス側、ノードＮｋをプラス側とする電位差を発生する。配線インダクタンス５５は、ノードＮｋをマイナス側、ノードＮｅをプラス側とする電位差を発生する。配線インダクタンス５２は、ノードＮｅをマイナス側、半導体素子８をプラス側とする電位差を発生する。配線インダクタンス５３は、半導体素子８をマイナス側、ノードＮｉをプラス側とする電位差を発生する。配線インダクタンス４５は、ノードＮｉをマイナス側、ノードＮｃをプラス側とする電位差を発生する。配線インダクタンス４１は、ノードＮｃをマイナス側、直流電源２をプラス側とした電位差を発生する。 Further, the wiring inductance 58 generates a potential difference with the semiconductor element 10 on the minus side and the node Nk on the plus side. The wiring inductance 55 generates a potential difference with the node Nk on the negative side and the node Ne on the positive side. The wiring inductance 52 generates a potential difference with the node Ne on the minus side and the semiconductor element 8 on the plus side. The wiring inductance 53 generates a potential difference with the semiconductor element 8 on the minus side and the node Ni on the plus side. The wiring inductance 45 generates a potential difference with the node Ni on the negative side and the node Nc on the positive side. The wiring inductance 41 generates a potential difference with the node Nc on the negative side and the DC power supply 2 on the positive side.
　このように、第３の動作パターンにおいて、デッドタイム期間から還流期間への移行時において、各配線インダクタンスに発生する電圧は、還流期間からデッドタイム期間への移行時と同じ方向である。但し、還流期間では、半導体素子９及び半導体素子１０はオン状態であるので、電流Ｉ７が消滅する際には、これらの半導体素子９及び半導体素子１０には、電流による電圧降下分しか印加されない。従って、デッドタイム期間から還流期間への移行時に、リカバリ電流又は変異電流が消滅する際には、半導体素子５及び半導体素子８に対して、直流電源２の電圧よりも高い、リカバリサージ電圧が印加される。 As described above, in the third operation pattern, the voltage generated in each wiring inductance at the time of transition from the dead time period to the return period is in the same direction as at the time of transition from the return period to the dead time period. However, since the semiconductor element 9 and the semiconductor element 10 are in the ON state during the reflux period, when the current I7 disappears, only the voltage drop due to the current is applied to the semiconductor element 9 and the semiconductor element 10. Therefore, when the recovery current or the mutant current disappears during the transition from the dead time period to the reflux period, a recovery surge voltage higher than the voltage of the DC power supply 2 is applied to the semiconductor element 5 and the semiconductor element 8. Will be done.
　以上から、電力変換装置１Ａが、第３の動作パターン（交流電圧が正、かつ、交流電流が負）であるときに、デッドタイム期間及び還流期間の間での移行時に問題となる配線インダクタンス、即ち、サージ電圧の発生に寄与する配線インダクタンスは、直流電源２から半導体素子５－半導体素子９―半導体素子１０－半導体素子８―直流電源２を結ぶ経路に含まれる配線インダクタンスであることが理解される。 From the above, when the power conversion device 1A has the third operation pattern (the AC voltage is positive and the AC current is negative), the wiring inductance that becomes a problem at the time of transition between the dead time period and the return period, That is, it is understood that the wiring inductance that contributes to the generation of the surge voltage is the wiring inductance included in the path connecting the DC power supply 2 to the semiconductor element 5-semiconductor element 9-semiconductor element 10-semiconductor element 8-DC power supply 2. To.
　（電力変換装置の第４の動作パターンでのサージ電圧の考察）
　次に、電力変換装置１Ａが、第４の動作パターン（交流電圧が負、かつ、交流電流が正）であるときに発生するサージ電圧を考察する。ここでは、図１４に示した還流期間から図１３に示したデッドタイム期間への移行時、及び、反対に、デッドタイム期間（図１３）から還流期間（図１４）への移行時を考えることが必要である。 (Consideration of surge voltage in the fourth operation pattern of the power converter)
Next, the surge voltage generated when the power conversion device 1A has the fourth operation pattern (AC voltage is negative and AC current is positive) will be considered. Here, consider the transition from the reflux period shown in FIG. 14 to the dead time period shown in FIG. 13, and conversely, the transition from the dead time period (FIG. 13) to the reflux period (FIG. 14). is necessary.
　図２９は、第４の動作パターンの還流期間（図１４）及びデッドタイム期間（図１３）の電流経路を比較するための回路図である。図２９では、デッドタイム期間（図１３）での電流経路（Ｉ６）が実線で示され、還流期間（図１４）での電流経路（Ｉ２）は点線で示される。図２９でも、図１３及び図１４での半導体素子５～１０のいずれがオンしているかを示す表記は省略されている。 FIG. 29 is a circuit diagram for comparing the current paths of the return period (FIG. 14) and the dead time period (FIG. 13) of the fourth operation pattern. In FIG. 29, the current path (I6) in the dead time period (FIG. 13) is shown by a solid line, and the current path (I2) in the reflux period (FIG. 14) is shown by a dotted line. Also in FIG. 29, the notation indicating which of the semiconductor elements 5 to 10 in FIGS. 13 and 14 is turned on is omitted.
　図２９を参照して、実線と点線が重なって表記される、ノードＮｊ―出力フィルタリアクトル１３－ノードＮｆ―交流電源１７－ノードＮｇ－出力フィルタリアクトル１４－ノードＮｋの経路では、還流期間及びデッドタイム期間の間の移行時、電流の変化は生じない。 With reference to FIG. 29, in the path of node Nj-output filter reactor 13-node Nf-AC power supply 17-node Ng-output filter reactor 14-node Nk, which is represented by overlapping the solid line and the dotted line, the return period and the dead There is no change in current during the transition during the time period.
　これに対して、ノードＮｋ－配線インダクタンス５５－配線インダクタンス５１－半導体素子７－配線インダクタンス５０－ノードＮｈ―配線インダクタンス４４－ノードＮａ－配線インダクタンス４０－直流電源２－配線インダクタンス４１－ノードＮｃ―配線インダクタンス４５－ノードＮｉ－配線インダクタンス４９－半導体素子６－配線インダクタンス４８－ノードＮｄ－配線インダクタンス５４－ノードＮｊの経路では、還流期間からデッドタイム期間への移行時に、これまで電流が流れていなかったが電流が流れるようになる電流変化が生じる。 On the other hand, node Nk-wiring inductance 55-wiring inductance 51-semiconductor element 7-wiring inductance 50-node Nh-wiring inductance 44-node Na-wiring inductance 40-DC power supply 2-wiring inductance 41-node Nc-wiring Inductance 45-node Ni-wiring inductance 49-semiconductor element 6-wiring inductance 48-node Nd-wiring inductance 54-node Nj, no current has flowed in the path from the freewheeling period to the dead time period. There is a change in the current that allows the current to flow.
　一方で、ノードＮｋ－配線インダクタンス５８－半導体素子１０－配線インダクタンス５７－半導体素子９－配線インダクタンス５６－ノードＮｊの経路では、これまで電流が流れていたが電流が流れなくなる電流変化が生じる。 On the other hand, in the path of node Nk-wiring inductance 58-semiconductor element 10-wiring inductance 57-semiconductor element 9-wiring inductance 56-node Nj, a current change occurs in which current has flowed but no current flows.
　図３０は、第４の動作パターンでの還流期間からデッドタイム期間への移行時に配線インダクタンスに発生する電位差を説明するための回路図である。 FIG. 30 is a circuit diagram for explaining the potential difference generated in the wiring inductance at the time of transition from the reflux period to the dead time period in the fourth operation pattern.
　図３０を参照して、図２９で説明した電流変化が生じる経路に含まれる配線インダクタンスには、下記のように、電流変化を妨げる方向の電位差が発生する。 With reference to FIG. 30, a potential difference in a direction that hinders the current change occurs in the wiring inductance included in the path in which the current change occurs described in FIG. 29, as described below.
　具体的には、配線インダクタンス４０は、直流電源２をマイナス側、ノードＮａをプラス側とする電位差を発生する。配線インダクタンス４４は、ノードＮａをマイナス側、ノードＮｈをプラス側とする電位差を発生する。配線インダクタンス５０は、ノードＮｈをマイナス側、半導体素子７をプラス側とする電位差を発生する。配線インダクタンス５１は、半導体素子７をマイナス側、ノードＮｅをプラス側とする電位差を発生する。配線インダクタンス５５は、ノードＮｅをマイナス側、ノードＮｋをプラス側とする電位差を発生する。 Specifically, the wiring inductance 40 generates a potential difference with the DC power supply 2 on the negative side and the node Na on the positive side. The wiring inductance 44 generates a potential difference with the node Na on the negative side and the node Nh on the positive side. The wiring inductance 50 generates a potential difference with the node Nh on the negative side and the semiconductor element 7 on the positive side. The wiring inductance 51 generates a potential difference with the semiconductor element 7 on the minus side and the node Ne on the plus side. The wiring inductance 55 generates a potential difference with the node Ne on the negative side and the node Nk on the positive side.
　同様に、配線インダクタンス５８は、ノードＮｋをマイナス側、半導体素子１０をプラス側とする電位差を発生する。配線インダクタンス５７は、半導体素子１０をマイナス側、半導体素子９をプラス側とする電位差を発生する。配線インダクタンス５６は、半導体素子９をマイナス側、ノードＮｊをプラス側とする電位差を発生する。配線インダクタンス５４は、ノードＮｊをマイナス側、ノードＮｄをプラス側とする電位差を発生する。配線インダクタンス４８は、ノードＮｄをマイナス側、半導体素子６をプラス側とする電位差を発生する。配線インダクタンス４９は、半導体素子６をマイナス側、ノードＮｉをプラス側とする電位差を発生する。配線インダクタンス４５は、ノードＮｉをマイナス側、ノードＮｃをプラス側とする電位差を発生する。配線インダクタンス４１は、ノードＮｃをマイナス側、直流電源２をプラス側とした電位差を発生する。 Similarly, the wiring inductance 58 generates a potential difference with the node Nk on the negative side and the semiconductor element 10 on the positive side. The wiring inductance 57 generates a potential difference with the semiconductor element 10 on the minus side and the semiconductor element 9 on the plus side. The wiring inductance 56 generates a potential difference with the semiconductor element 9 on the minus side and the node Nj on the plus side. The wiring inductance 54 generates a potential difference with the node Nj on the negative side and the node Nd on the positive side. The wiring inductance 48 generates a potential difference with the node Nd on the negative side and the semiconductor element 6 on the positive side. The wiring inductance 49 generates a potential difference with the semiconductor element 6 on the minus side and the node Ni on the plus side. The wiring inductance 45 generates a potential difference with the node Ni on the negative side and the node Nc on the positive side. The wiring inductance 41 generates a potential difference with the node Nc on the negative side and the DC power supply 2 on the positive side.
　ここで、還流期間からデッドタイム期間への移行時に、半導体素子９に印加される電圧を考える。デッドタイム期間では、半導体素子６、半導体素子７、及び、半導体素子１０には、電流Ｉ６による電圧降下分のみが印加される。 Here, consider the voltage applied to the semiconductor element 9 at the time of transition from the reflux period to the dead time period. During the dead time period, only the voltage drop due to the current I6 is applied to the semiconductor element 6, the semiconductor element 7, and the semiconductor element 10.
　一方で、半導体素子９に対しては、直流電源２の電圧と、配線インダクタンス４０の電圧と、配線インダクタンス４４の電圧と、配線インダクタンス５０の電圧と、配線インダクタンス５１の電圧と、配線インダクタンス５５の電圧と、配線インダクタンス５８の電圧と、配線インダクタンス５７の電圧と、配線インダクタンス５６の電圧と、配線インダクタンス５４の電圧と、配線インダクタンス４８の電圧と、配線インダクタンス４９の電圧と、配線インダクタンス４５の電圧と、配線インダクタンス４１の電圧との和が印加される。これにより、半導体素子９には、直流電源２の電圧よりも高い、オフサージ電圧が印加される。 On the other hand, for the semiconductor element 9, the voltage of the DC power supply 2, the voltage of the wiring inductance 40, the voltage of the wiring inductance 44, the voltage of the wiring inductance 50, the voltage of the wiring inductance 51, and the voltage of the wiring inductance 55. Voltage, wiring inductance 58 voltage, wiring inductance 57 voltage, wiring inductance 56 voltage, wiring inductance 54 voltage, wiring inductance 48 voltage, wiring inductance 49 voltage, wiring inductance 45 voltage And the sum of the voltage of the wiring inductance 41 is applied. As a result, an off-surge voltage higher than the voltage of the DC power supply 2 is applied to the semiconductor element 9.
　以上より、クランプ回路を持つ３レベルインバータである電力変換装置１Ａにおいて、第４の動作パターン（交流電圧が負、かつ、交流電流が正）において、還流期間からデッドタイム期間への移行時には、直流電源２から半導体素子７－半導体素子１０―半導体素子９－半導体素子６―直流電源２を結ぶ経路上の配線インダクタンスが、サージ電圧の発生に寄与することが理解される。 From the above, in the power conversion device 1A, which is a three-level inverter having a clamp circuit, in the fourth operation pattern (AC voltage is negative and AC current is positive), direct current is applied during the transition from the freewheeling period to the dead time period. It is understood that the wiring inductance on the path connecting the power supply 2 to the semiconductor element 7-semiconductor element 10-semiconductor element 9-semiconductor element 6-DC power supply 2 contributes to the generation of the surge voltage.
　次に、電力変換装置１Ａが、第４の動作パターンでのデッドタイム期間（図１３）から還流期間（図１４）へ移行する場合を考える。 Next, consider the case where the power conversion device 1A shifts from the dead time period (FIG. 13) in the fourth operation pattern to the reflux period (FIG. 14).
　デッドタイム期間（図１３）から還流期間（図１４）への移行時には、図２９において、実線で示された電流経路（Ｉ６）から、点線で示された電流経路（Ｉ２）への変化が生じる。この際に、実際には、半導体素子７及び半導体素子６のダイオードが導通状態から非導通状態へと移行する際に、リカバリ電流又は変異電流が発生する。 During the transition from the dead time period (FIG. 13) to the reflux period (FIG. 14), a change occurs in FIG. 29 from the current path (I6) shown by the solid line to the current path (I2) shown by the dotted line. .. At this time, in reality, a recovery current or a mutation current is generated when the diodes of the semiconductor element 7 and the semiconductor element 6 shift from the conductive state to the non-conducting state.
　図３１は、第４の動作パターンでのデッドタイム期間から還流期間への移行時に発生するリカバリ電流又は変異電流の経路を説明する回路図である。 FIG. 31 is a circuit diagram illustrating the path of the recovery current or the mutant current generated at the transition from the dead time period to the reflux period in the fourth operation pattern.
　図３１を参照して、デッドタイム期間から還流期間への移行時には、実線で示されたデッドタイム期間（図１３）での電流経路（Ｉ６）と、点線で示された還流期間（図１４）での電流経路（Ｉ２）とは異なる、リカバリ電流又は変異電流としての電流Ｉ８が生じる。電流Ｉ８は、図２３と同様に、一点鎖線で表記された、直流電源２－半導体素子７－半導体素子１０－半導体素子９－半導体素子６－直流電源２の経路を流れる。 With reference to FIG. 31, when transitioning from the dead time period to the reflux period, the current path (I6) in the dead time period (FIG. 13) shown by the solid line and the reflux period (FIG. 14) shown by the dotted line. A current I8 is generated as a recovery current or a mutant current, which is different from the current path (I2) in. Similar to FIG. 23, the current I8 flows through the path of the DC power supply 2-semiconductor element 7-semiconductor element 10-semiconductor element 9-semiconductor element 6-DC power supply 2 represented by a single point chain line.
　電流Ｉ８は、半導体素子７及び半導体素子６のダイオード内部の電荷が抜けきる、又は、浮遊容量の充電が完了すると消滅する。この際に、電流Ｉ８の経路に含まれる配線インダクタンスは、電流Ｉ７が消滅する電流変化を妨げる方向に、電位差を発生させる。 The current I8 disappears when the electric charges inside the diodes of the semiconductor element 7 and the semiconductor element 6 are completely removed or when the stray capacitance is fully charged. At this time, the wiring inductance included in the path of the current I8 causes a potential difference in a direction that prevents the current change in which the current I7 disappears.
　図３２には、図３１に示された電流Ｉ７が消滅する際に配線インダクタンスに発生する電位差を説明するための回路図が示される。 FIG. 32 shows a circuit diagram for explaining the potential difference generated in the wiring inductance when the current I7 shown in FIG. 31 disappears.
　図３２を参照して、電流Ｉ８（図３１）が消滅する際に、配線インダクタンス４０は直流電源２をマイナス側、ノードＮａをプラス側とする電位差を発生する。配線インダクタンス４４は、ノードＮａをマイナス側、ノードＮｈをプラス側とする電位差を発生する。配線インダクタンス５０は、ノードＮｈをマイナス側、半導体素子７をプラス側とする電位差を発生する。配線インダクタンス５１は、半導体素子７をマイナス側、ノードＮｅをプラス側とする電位差を発生する。配線インダクタンス５５は、ノードＮｅをマイナス側、ノードＮｋをプラス側とする電位差を発生する。配線インダクタンス５８は、ノードＮｋをマイナス側、半導体素子１０をプラス側とする電位差を発生する。 With reference to FIG. 32, when the current I8 (FIG. 31) disappears, the wiring inductance 40 generates a potential difference with the DC power supply 2 on the negative side and the node Na on the positive side. The wiring inductance 44 generates a potential difference with the node Na on the negative side and the node Nh on the positive side. The wiring inductance 50 generates a potential difference with the node Nh on the negative side and the semiconductor element 7 on the positive side. The wiring inductance 51 generates a potential difference with the semiconductor element 7 on the minus side and the node Ne on the plus side. The wiring inductance 55 generates a potential difference with the node Ne on the negative side and the node Nk on the positive side. The wiring inductance 58 generates a potential difference with the node Nk on the minus side and the semiconductor element 10 on the plus side.
　更に、配線インダクタンス５７は、半導体素子１０をマイナス側、半導体素子９をプラス側とする電位差を発生する。配線インダクタンス５６は、半導体素子９をマイナス側、ノードＮｊをプラス側とする電位差を発生する。配線インダクタンス５４は、ノードＮｊをマイナス側、ノードＮｄをプラス側とする電位差を発生する。配線インダクタンス４８は、ノードＮｄをマイナス側、半導体素子６をプラス側とする電位差を発生する。配線インダクタンス４９は、半導体素子６をマイナス側、ノードＮｉをプラス側とする電位差を発生する。配線インダクタンス４５は、ノードＮｉをマイナス側、ノードＮｃをプラス側とする電位差を発生する。配線インダクタンス４１は、ノードＮｃをマイナス側、直流電源２をプラス側とした電位差を発生する。 Further, the wiring inductance 57 generates a potential difference with the semiconductor element 10 on the minus side and the semiconductor element 9 on the plus side. The wiring inductance 56 generates a potential difference with the semiconductor element 9 on the minus side and the node Nj on the plus side. The wiring inductance 54 generates a potential difference with the node Nj on the negative side and the node Nd on the positive side. The wiring inductance 48 generates a potential difference with the node Nd on the negative side and the semiconductor element 6 on the positive side. The wiring inductance 49 generates a potential difference with the semiconductor element 6 on the minus side and the node Ni on the plus side. The wiring inductance 45 generates a potential difference with the node Ni on the negative side and the node Nc on the positive side. The wiring inductance 41 generates a potential difference with the node Nc on the negative side and the DC power supply 2 on the positive side.
　このように、第４の動作パターンにおいて、デッドタイム期間から還流期間への移行時において、各配線インダクタンスに発生する電圧は、還流期間からデッドタイム期間への移行時と同じ方向である。但し、還流期間では半導体素子９及び半導体素子１０はオン状態であるので、電流Ｉ７が消滅する際に、これらの半導体素子９及び半導体素子１０には、電流による電圧降下分しか印加されない。従って、デッドタイム期間から還流期間への移行時に、リカバリ電流又は変異電流が消滅する際には、半導体素子６及び半導体素子７に対して、直流電源２の電圧と、各配線インダクタンスで発生した電圧との和に従って、リカバリサージ電圧が印加される。 As described above, in the fourth operation pattern, the voltage generated in each wiring inductance at the time of transition from the dead time period to the return period is in the same direction as at the time of transition from the return period to the dead time period. However, since the semiconductor element 9 and the semiconductor element 10 are in the ON state during the reflux period, when the current I7 disappears, only the voltage drop due to the current is applied to the semiconductor element 9 and the semiconductor element 10. Therefore, when the recovery current or the mutant current disappears during the transition from the dead time period to the freewheeling period, the voltage of the DC power supply 2 and the voltage generated by each wiring inductance with respect to the semiconductor element 6 and the semiconductor element 7 The recovery surge voltage is applied according to the sum of.
　以上から、電力変換装置１Ａが、第４の動作パターン（交流電圧が負、かつ、交流電流が正）であるときに、デッドタイム期間及び還流期間の間での移行時に問題となる配線インダクタンス、即ち、サージ電圧の発生に寄与する配線インダクタンスは、直流電源２から半導体素子７－半導体素子１０―半導体素子９－半導体素子６―直流電源２を結ぶ経路に含まれる配線インダクタンスであることが理解される。 From the above, when the power conversion device 1A has the fourth operation pattern (AC voltage is negative and AC current is positive), the wiring inductance that becomes a problem at the time of transition between the dead time period and the return period, That is, it is understood that the wiring inductance that contributes to the generation of the surge voltage is the wiring inductance included in the path connecting the DC power supply 2 to the semiconductor element 7-semiconductor element 10-semiconductor element 9-semiconductor element 6-DC power supply 2. To.
　（電力変換装置の各動作パターンでのサージ電圧のまとめ）
　図１８～図３２で説明した、各動作パターンにおける、サージ電圧が発生する半導体素子、並びに、サージ電圧の原因となる電流経路を整理すると、図３３が得られる。 (Summary of surge voltage in each operation pattern of power converter)
FIG. 33 can be obtained by arranging the semiconductor element in which the surge voltage is generated and the current path that causes the surge voltage in each operation pattern described with reference to FIGS. 18 to 32.
　図３３は、実施の形態１に係る電力変換装置１Ａの各動作パターンにおける、サージ電圧が発生する半導体素子、並びに、サージ電圧の原因となる電流経路の一覧を示す図表である。 FIG. 33 is a chart showing a list of semiconductor elements in which a surge voltage is generated and a current path that causes the surge voltage in each operation pattern of the power conversion device 1A according to the first embodiment.
　図３３を参照して、交流電圧及び交流電流が正である第１の動作パターンでは、図１７～図２０で説明したように、半導体素子５及び半導体素子８にオフサージ電圧が発生する一方で、半導体素子１０にリカバリサージ電圧が発生する。図１８及び図２０で説明したように、オフサージ電圧及びリカバリサージ電圧のいずれについても、サージ電圧の原因となる電流経路は、直流電源２から、半導体素子５－半導体素子９―半導体素子１０－半導体素子８―直流電源２を結ぶ経路であり、当該経路上の配線インダクタンスが、サージ電圧を発生させる。 With reference to FIG. 33, in the first operation pattern in which the AC voltage and the AC current are positive, the off-surge voltage is generated in the semiconductor element 5 and the semiconductor element 8 as described with reference to FIGS. A recovery surge voltage is generated in the semiconductor element 10. As described with reference to FIGS. 18 and 20, the current path that causes the surge voltage in both the off-surge voltage and the recovery surge voltage is from the DC power supply 2 to the semiconductor element 5-semiconductor element 9-semiconductor element 10-semiconductor. It is a path connecting the element 8 and the DC power supply 2, and the wiring inductance on the path generates a surge voltage.
　交流電圧及び交流電流が負である第２の動作パターンでは、図２１～図２４で説明したように、半導体素子６及び半導体素子７にオフサージ電圧が発生する一方で、半導体素子９にリカバリサージ電圧が発生する。図２２及び図２４で説明したように、オフサージ電圧及びリカバリサージ電圧のいずれについても、サージ電圧の原因となる電流経路は、直流電源２から半導体素子７－半導体素子１０―半導体素子９－半導体素子６―直流電源２を結ぶ経路であり、当該経路上の配線インダクタンスが、サージ電圧を発生させる。 In the second operation pattern in which the AC voltage and the AC current are negative, as described with reference to FIGS. 21 to 24, an off-surge voltage is generated in the semiconductor element 6 and the semiconductor element 7, while a recovery surge voltage is generated in the semiconductor element 9. Occurs. As described with reference to FIGS. 22 and 24, in both the off-surge voltage and the recovery surge voltage, the current path that causes the surge voltage is from the DC power supply 2 to the semiconductor element 7-semiconductor element 10-semiconductor element 9-semiconductor element. 6-A path connecting the DC power supply 2, and the wiring inductance on the path generates a surge voltage.
　交流電圧が正、かつ、交流電流が負である第３の動作パターンでは、図２５～図２８で説明したように、半導体素子１０にオフサージ電圧が発生する一方で、半導体素子５及び半導体素子８にリカバリサージ電圧が発生する。図２６及び図２８で説明したように、オフサージ電圧及びリカバリサージ電圧のいずれについても、サージ電圧を発生させる電流経路は、直流電源２から半導体素子５－半導体素子９―半導体素子１０－半導体素子８―直流電源２を結ぶ経路であり、当該経路上の配線インダクタンスが、サージ電圧を発生させる。 In the third operation pattern in which the AC voltage is positive and the AC current is negative, as described with reference to FIGS. 25 to 28, an off-surge voltage is generated in the semiconductor element 10, while the semiconductor element 5 and the semiconductor element 8 are generated. A recovery surge voltage is generated in. As described with reference to FIGS. 26 and 28, the current path for generating the surge voltage is the DC power supply 2 to the semiconductor element 5-semiconductor element 9-semiconductor element 10-semiconductor element 8 for both the off-surge voltage and the recovery surge voltage. -A path connecting the DC power supply 2, and the wiring inductance on the path generates a surge voltage.
　交流電圧が負、かつ、交流電流が正である第４の動作パターンでは、図２９～図３２で説明したように、半導体素子９にオフサージ電圧が発生する一方で、半導体素子６及び半導体素子７にリカバリサージ電圧が発生する。図３０及び図３２で説明したように、オフサージ電圧及びリカバリサージ電圧のいずれについても、サージ電圧の原因となる電流経路は、直流電源２から半導体素子７－半導体素子１０―半導体素子９－半導体素子６―直流電源２を結ぶ経路であり、当該経路上の配線インダクタンスが、サージ電圧を発生させる。 In the fourth operation pattern in which the AC voltage is negative and the AC current is positive, as described with reference to FIGS. 29 to 32, an off-surge voltage is generated in the semiconductor element 9, while the semiconductor element 6 and the semiconductor element 7 are generated. A recovery surge voltage is generated in. As described with reference to FIGS. 30 and 32, in both the off-surge voltage and the recovery surge voltage, the current path that causes the surge voltage is from the DC power supply 2 to the semiconductor element 7-semiconductor element 10-semiconductor element 9-semiconductor element. 6-A path connecting the DC power supply 2, and the wiring inductance on the path generates a surge voltage.
　図３３から、クランプ回路を持つ３レベルインバータである電力変換装置１Ａでは、第１の動作パターン及び第３の動作パターンの間で、サージ電圧が発生する半導体素子、及び、サージ電圧の原因となる電流経路が共通する。同様に、第２の動作パターン及び第２の動作パターンの間で、サージ電圧が発生する半導体素子、及び、サージ電圧の原因となる電流経路が共通する。従って、電力変換装置１Ａでは、サージ電圧の原因となる電流経路、即ち、サージ電圧を発生させる配線インダクタンスが含まれる経路は、２種類存在する。 From FIG. 33, in the power conversion device 1A which is a three-level inverter having a clamp circuit, a semiconductor element in which a surge voltage is generated between the first operation pattern and the third operation pattern, and a cause of the surge voltage. The current path is common. Similarly, the semiconductor element in which the surge voltage is generated and the current path that causes the surge voltage are common between the second operation pattern and the second operation pattern. Therefore, in the power conversion device 1A, there are two types of current paths that cause surge voltage, that is, paths that include wiring inductance that generates surge voltage.
　（２レベルインバータでのサージ電圧低減）
　次に、比較例として、２レベルインバータでのサージ電圧の低減について説明する。 (Reduction of surge voltage with 2-level inverter)
Next, as a comparative example, reduction of the surge voltage in the two-level inverter will be described.
　図３４は、比較例として示される２レベルインバータの構成を説明する回路図である。
　図３４を参照して、比較例として示される２レベルインバータ１Ｘは、フルブリッジ型インバータで構成されており、図１に示された電力変換装置１Ａから、半導体素子９及び半導体素子１０を除いた回路構成を有する。 FIG. 34 is a circuit diagram illustrating a configuration of a two-level inverter shown as a comparative example.
The two-level inverter 1X shown as a comparative example with reference to FIG. 34 is composed of a full-bridge type inverter, and the semiconductor element 9 and the semiconductor element 10 are removed from the power conversion device 1A shown in FIG. It has a circuit configuration.
　即ち、２レベルインバータ１Ｘでは、ノードＮｄが、半導体素子を介さずに出力フィルタリアクトル１３と接続されるとともに、ノードＮｅが、半導体素子を介さずに出力フィルタリアクトル１４と接続される点が、図１の電力変換装置１Ａと異なる。一方で、２レベルインバータ１Ｘでは、半導体素子５～半導体素子８によるブリッジ回路は、電力変換装置１Ａと同様に構成される。同様に、ノードＮｆ及びＮｇに対する、出力フィルタ回路及び交流電源１７の接続関係も、２レベルインバータ１Ｘ及び電力変換装置１Ａで共通である。言い換えると、電力変換装置１Ａは、ブリッジ回路（２レベルインバータ１Ｘ）の第１レグの中点、及び、第２レグの中点の間に、クランプ回路として作用する双方向スイッチを構成する、少なくとも１つの半導体素子が接続された構成を有している。 That is, in the two-level inverter 1X, the node Nd is connected to the output filter reactor 13 without the semiconductor element, and the node Ne is connected to the output filter reactor 14 without the semiconductor element. It is different from the power conversion device 1A of 1. On the other hand, in the two-level inverter 1X, the bridge circuit by the semiconductor elements 5 to 8 is configured in the same manner as the power conversion device 1A. Similarly, the connection relationship between the output filter circuit and the AC power supply 17 with respect to the nodes Nf and Ng is also common to the two-level inverter 1X and the power conversion device 1A. In other words, the power converter 1A constitutes a bidirectional switch that acts as a clamp circuit between the midpoint of the first leg and the midpoint of the second leg of the bridge circuit (two-level inverter 1X), at least. It has a configuration in which one semiconductor element is connected.
　図３５は、図３４に示された２レベルインバータ１Ｘの半導体素子のオンオフ制御を説明する波形図である。 FIG. 35 is a waveform diagram illustrating on / off control of the semiconductor element of the two-level inverter 1X shown in FIG. 34.
　図３５を参照して、図２の交流出力指令値２０１と同様の交流出力指令値１００１を基準として、半導体素子５及び半導体素子８の駆動信号１００２と、半導体素子６及び半導体素子７の駆動信号１００３とが生成される。 With reference to FIG. 35, the drive signals 1002 of the semiconductor element 5 and the semiconductor element 8 and the drive signals of the semiconductor element 6 and the semiconductor element 7 are referred to with reference to the AC output command value 1001 similar to the AC output command value 201 of FIG. 1003 and are generated.
　交流出力指令値１００１が正の期間及び負の期間を通じて、駆動信号１００２及び１００３は、相補に「１」及び「０」に設定される。半導体素子５及び半導体素子８の駆動信号２７及び３０は、駆動信号１００２に従って生成され、半導体素子６及び半導体素子７の駆動信号２８及び２９は、駆動信号１００３に従って生成される。この際に、駆動信号２７～３０には、上述のデッドタイムが適宜設けられる。この結果、半導体素子５～８は、交流出力指令値１００１の正／負に関係なくスイッチング制御される。 The drive signals 1002 and 1003 are complementarily set to "1" and "0" throughout the period when the AC output command value 1001 is positive and the period when the AC output command value 1001 is negative. The drive signals 27 and 30 of the semiconductor element 5 and the semiconductor element 8 are generated according to the drive signal 1002, and the drive signals 28 and 29 of the semiconductor element 6 and the semiconductor element 7 are generated according to the drive signal 1003. At this time, the above-mentioned dead time is appropriately provided for the drive signals 27 to 30. As a result, the semiconductor elements 5 to 8 are switched and controlled regardless of whether the AC output command value 1001 is positive or negative.
　図３６は、図３４に示された２レベルインバータ１Ｘ内に存在する配線インダクタンスを説明する回路図である。 FIG. 36 is a circuit diagram illustrating the wiring inductance existing in the two-level inverter 1X shown in FIG. 34.
　図３６を図１５と比較して、２レベルインバータ１Ｘにおいても、半導体素子５～８によって構成されるブリッジ回路に、図１５と同様の配線インダクタンス４０～５３が存在する。一方で、図１での半導体素子９及び半導体素子１０が配置されないため、図１５での配線インダクタンス５４～５８は考慮する必要がない。又、出力フィルタリアクトル１３，１４と、出力フィルタコンデンサ１５の間には、図１５と同様の配線インダクタンス５９及び６０が存在する。 Comparing FIG. 36 with FIG. 15, even in the two-level inverter 1X, the same wiring inductances 40 to 53 as in FIG. 15 exist in the bridge circuit composed of the semiconductor elements 5 to 8. On the other hand, since the semiconductor element 9 and the semiconductor element 10 in FIG. 1 are not arranged, it is not necessary to consider the wiring inductances 54 to 58 in FIG. Further, there are wiring inductances 59 and 60 similar to those in FIG. 15 between the output filter reactors 13 and 14 and the output filter capacitor 15.
　２レベルインバータ１Ｘにおいても、半導体素子５～８のスイッチング動作に伴いサージ電圧が発生する。但し、図３５で説明したスイッチング動作の相違により、実施の形態１に係る電力変換装置１Ａと、比較例の２レベルインバータ１Ｘとの間では、形成される電流経路が異なる。この結果、電力変換装置１Ａと、２レベルインバータ１Ｘとの間では、サージ電圧の発生パターンが異なる。 Even in the 2-level inverter 1X, a surge voltage is generated due to the switching operation of the semiconductor elements 5 to 8. However, due to the difference in the switching operation described with reference to FIG. 35, the current path formed differs between the power conversion device 1A according to the first embodiment and the two-level inverter 1X of the comparative example. As a result, the surge voltage generation pattern differs between the power converter 1A and the two-level inverter 1X.
　詳細な説明は省略するが、２レベルインバータ１Ｘ（図３４）においても、電力変換装置１Ａと同様の第１～第４の動作パターンを定義し、各パターンにおいて、図１８～図３２と同様の解析を行うことにより、図３３と同様の図３７を得ることができる。 Although detailed description will be omitted, in the two-level inverter 1X (FIG. 34), the first to fourth operation patterns similar to those of the power converter 1A are defined, and in each pattern, the same as in FIGS. 18 to 32. By performing the analysis, it is possible to obtain FIG. 37 similar to that of FIG. 33.
　図３７は、２レベルインバータ１Ｘの各動作パターンにおける、サージ電圧が発生する半導体素子、並びに、サージ電圧の原因となる電流経路の一覧を示す図表である。 FIG. 37 is a chart showing a list of semiconductor elements in which a surge voltage is generated and a current path that causes the surge voltage in each operation pattern of the two-level inverter 1X.
　図３７を参照して、２レベルインバータ１Ｘでは、第１～第４の動作パターンを通じて、半導体素子５～８の各々に、オフサージ電圧又はリカバリサージ電圧が発生している。具体的には、交流電流の正負に応じて、交流電流が正である第１及び第４の動作パターンでは、半導体素子５及び半導体素子８にオフサージ電圧が発生する一方で、半導体素子６及び半導体素子７にリカバリサージ電圧が発生する。これに対して、交流電流が負である第２及び第３の動作パターンでは、半導体素子６及び半導体素子７にオフサージ電圧が発生する一方で、半導体素子５及び半導体素子８にリカバリサージ電圧が発生する。 With reference to FIG. 37, in the two-level inverter 1X, an off-surge voltage or a recovery surge voltage is generated in each of the semiconductor elements 5 to 8 through the first to fourth operation patterns. Specifically, in the first and fourth operation patterns in which the AC current is positive according to the positive and negative of the AC current, an off-surge voltage is generated in the semiconductor element 5 and the semiconductor element 8, while the semiconductor element 6 and the semiconductor. A recovery surge voltage is generated in the element 7. On the other hand, in the second and third operation patterns in which the alternating current is negative, the off-surge voltage is generated in the semiconductor element 6 and the semiconductor element 7, while the recovery surge voltage is generated in the semiconductor element 5 and the semiconductor element 8. To do.
　サージ電圧の原因となる電流経路は、第１～第４の動作パターンで共通である。具体的には、直流電源２―半導体素子５－半導体素子６―直流電源２の経路と、直流電源２－半導体素子７－半導体素子８―直流電源２の経路との２つの経路上の配線インダクタンスが、各動作パターンにおいて共通に、サージ電圧を発生させる。 The current path that causes the surge voltage is common to the first to fourth operation patterns. Specifically, the wiring inductance on the two paths of the DC power supply 2-semiconductor element 5-semiconductor element 6-DC power supply 2 path and the DC power supply 2-semiconductor element 7-semiconductor element 8-DC power supply 2 path. However, a surge voltage is commonly generated in each operation pattern.
　図３８は、比較例に係る２レベルインバータでのスナバコンデンサの配置例を説明する回路図である。 FIG. 38 is a circuit diagram illustrating an arrangement example of a snubber capacitor in a two-level inverter according to a comparative example.
　図３８を参照して、２レベルインバータ１Ｘ（図３４）に対して、サージ電圧を低減するためのスナバコンデンサ６２及び６５が設けられる。スナバコンデンサ６２は、配線インダクタンス６１及び６３を伴って、半導体素子５及び半導体素子６の直列接続体である第１レグに対して並列接続される。同様に、スナバコンデンサ６５は、配線インダクタンス６４及び６６を伴って、半導体素子７及び半導体素子８の直列接続体である第２レグに対して並列接続される。 With reference to FIG. 38, snubber capacitors 62 and 65 for reducing the surge voltage are provided for the two-level inverter 1X (FIG. 34). The snubber capacitor 62 is connected in parallel to the first leg, which is a series connection of the semiconductor element 5 and the semiconductor element 6, with wiring inductances 61 and 63. Similarly, the snubber capacitor 65 is connected in parallel to the second leg, which is a series connection body of the semiconductor element 7 and the semiconductor element 8, with wiring inductances 64 and 66.
　この結果、２レベルインバータ１Ｘ全体では、直流電源２、平滑用コンデンサ３、第１レグ、第２レグ、スナバコンデンサ６２、及び、スナバコンデンサ６５が、並列接続される。図３８の例では、スナバコンデンサ６２及び６５は、第１レグ及び第２レグにそれぞれ近接させて配置される一般的な配置態様となっている。 As a result, the DC power supply 2, the smoothing capacitor 3, the first leg, the second leg, the snubber capacitor 62, and the snubber capacitor 65 are connected in parallel in the entire two-level inverter 1X. In the example of FIG. 38, the snubber capacitors 62 and 65 are arranged in a general arrangement mode in which they are arranged in close proximity to the first leg and the second leg, respectively.
　図３７に示したように、２レベルインバータ１Ｘでは、直流電源２―半導体素子５－半導体素子６―直流電源２の電流経路と、直流電源２―半導体素子７－半導体素子８―直流電源２の電流経路とがサージ電圧を発生させる。 As shown in FIG. 37, in the two-level inverter 1X, the current path of the DC power supply 2-semiconductor element 5-semiconductor element 6-DC power supply 2 and the DC power supply 2-semiconductor element 7-semiconductor element 8-DC power supply 2 The current path and the current path generate a surge voltage.
　スナバコンデンサ６２は、前者の電流経路での半導体素子５及び半導体素子６（第１レグ）に対して、半導体素子５の正極と接続されたノードＮｏと、半導体素子６の負極と接続されたノードＮｐとの間に接続される。これにより、半導体素子５の正極及び半導体素子６の負極の間に、スナバコンデンサ６２を経由して形成される経路を短くすることができる。従って、半導体素子５の正極及び半導体素子６の負極の間に形成される、スナバコンデンサ６２を含む経路の配線インダクタンスを小さくすることができる。この結果、半導体素子５又は半導体素子６のスイッチング動作に伴う電流変化時に、スナバコンデンサ６２を通過する高周波電流によって上記経路の配線インダクタンスに生じる電圧が低減されるので、半導体素子５及び半導体素子６に発生するサージ電圧を低減することができる。 The snubber capacitor 62 has a node No. connected to the positive electrode of the semiconductor element 5 and a node connected to the negative electrode of the semiconductor element 6 with respect to the semiconductor element 5 and the semiconductor element 6 (first leg) in the former current path. It is connected to Np. As a result, the path formed between the positive electrode of the semiconductor element 5 and the negative electrode of the semiconductor element 6 via the snubber capacitor 62 can be shortened. Therefore, the wiring inductance of the path including the snubber capacitor 62 formed between the positive electrode of the semiconductor element 5 and the negative electrode of the semiconductor element 6 can be reduced. As a result, when the current changes due to the switching operation of the semiconductor element 5 or the semiconductor element 6, the voltage generated in the wiring inductance of the path is reduced by the high-frequency current passing through the snubber capacitor 62, so that the semiconductor element 5 and the semiconductor element 6 have a voltage. The surge voltage generated can be reduced.
　同様に、スナバコンデンサ６２は、後者の電流経路での半導体素子７及び半導体素子８（第２レグ）に対して、半導体素子７の正極と接続されたノードＮｑと、半導体素子８の負極と接続されたノードＮｒとの間に接続される。これにより、半導体素子７の正極及び半導体素子８の負極の間に、スナバコンデンサ６５を経由して形成される経路を短くすることができる。従って、半導体素子７の正極及び半導体素子８の負極の間に形成される、スナバコンデンサ６５を含む経路の配線インダクタンスを小さくすることができる。この結果、半導体素子７又は半導体素子８のスイッチング動作に伴う電流変化時に、スナバコンデンサ６５を通過する高周波電流によって上記経路の配線インダクタンスに生じる電圧が低減されるので、半導体素子７５及び半導体素子８に発生するサージ電圧を低減することができる。 Similarly, the snubber capacitor 62 connects the node Nq connected to the positive electrode of the semiconductor element 7 and the negative electrode of the semiconductor element 8 to the semiconductor element 7 and the semiconductor element 8 (second leg) in the latter current path. It is connected to the node Nr. As a result, the path formed between the positive electrode of the semiconductor element 7 and the negative electrode of the semiconductor element 8 via the snubber capacitor 65 can be shortened. Therefore, the wiring inductance of the path including the snubber capacitor 65 formed between the positive electrode of the semiconductor element 7 and the negative electrode of the semiconductor element 8 can be reduced. As a result, when the current changes due to the switching operation of the semiconductor element 7 or the semiconductor element 8, the voltage generated in the wiring inductance of the path is reduced by the high-frequency current passing through the snubber capacitor 65, so that the semiconductor element 75 and the semiconductor element 8 have a voltage. The surge voltage generated can be reduced.
　このように、比較例の２レベルインバータ１Ｘでは、図３８に示すように、第１レグ及び第２レグにそれぞれに対してスナバコンデンサ６２及び６５を近接配置することによって、半導体素子５～８で発生するサージ電圧を低減することができる。 As described above, in the two-level inverter 1X of the comparative example, as shown in FIG. 38, by arranging the snubber capacitors 62 and 65 in close proximity to the first leg and the second leg, respectively, the semiconductor elements 5 to 8 are used. The surge voltage generated can be reduced.
　（クランプ回路を有する３レベルインバータでのサージ電圧低減）
　次に、実施の形態１に係る電力変換装置１Ａでのサージ電圧低減のためのスナバコンデンサの配置について説明する。 (Reduction of surge voltage in a 3-level inverter with a clamp circuit)
Next, the arrangement of the snubber capacitor for reducing the surge voltage in the power conversion device 1A according to the first embodiment will be described.
　図１及び図３４から理解されるように、実施の形態１に係る電力変換装置１Ａ及び比較例の２レベルインバータの間で、半導体素子５～８によるブリッジ回路の構成は同一である。しかしながら、電力変換装置１Ａでは、半導体素子５～８によるブリッジ回路に対して、図３７と同様にスナバコンデンサを配置すると、サージ電圧の低減効果が十分ではなくなる。 As can be understood from FIGS. 1 and 34, the configuration of the bridge circuit by the semiconductor elements 5 to 8 is the same between the power conversion device 1A according to the first embodiment and the two-level inverter of the comparative example. However, in the power conversion device 1A, if a snubber capacitor is arranged in the bridge circuit by the semiconductor elements 5 to 8 as in FIG. 37, the effect of reducing the surge voltage becomes insufficient.
　図３３で説明したように、電力変換装置１Ａでは、サージ電圧を発生させる電流経路は、交流電圧が正のときと負のときとで異なっており、直流電源２－半導体素子５－半導体素子９―半導体素子１０－半導体素子８―直流電源２を結ぶ電流経路（以下、第１の電流経路）と、直流電源２－半導体素子７－半導体素子１０―半導体素子９－半導体素子６―直流電源２を結ぶ電流経路（以下、第２の電流経路）との２つが存在する。 As described with reference to FIG. 33, in the power converter 1A, the current path for generating the surge voltage is different depending on whether the AC voltage is positive or negative, and the DC power supply 2-semiconductor element 5-semiconductor element 9 -Semiconductor element 10-Semiconductor element 8-Current path connecting DC power supply 2 (hereinafter referred to as the first current path) and DC power supply 2-Semiconductor element 7-Semiconductor element 10-Semiconductor element 9-Semiconductor element 6-DC power supply 2 There are two current paths connecting the two (hereinafter, the second current path).
　従って、図３８の配置例に従って、スナバコンデンサ６２が配置されると、第１の電流経路に含まれる半導体素子５及び半導体素子８に対して、半導体素子５の正極及び半導体素子８の負極の間に、スナバコンデンサ６２を含んで形成される経路には、配線インダクタンス６１及び６３に加えて、配線インダクタンス４９及び５３がさらに含まれる。この結果、半導体素子５又は半導体素子８のスイッチング動作に伴う第１の電流経路での電流変化時に、スナバコンデンサ６２を通過する高周波電流によって上記経路の配線インダクタンスに生じる電圧が大きくなることで、サージ電圧の低減効果が不十分となることが懸念される。 Therefore, when the snubber capacitor 62 is arranged according to the arrangement example of FIG. 38, between the positive electrode of the semiconductor element 5 and the negative electrode of the semiconductor element 8 with respect to the semiconductor element 5 and the semiconductor element 8 included in the first current path. In addition to the wiring inductances 61 and 63, the path formed including the snubber capacitor 62 further includes wiring inductances 49 and 53. As a result, when the current changes in the first current path accompanying the switching operation of the semiconductor element 5 or the semiconductor element 8, the high-frequency current passing through the snubber capacitor 62 increases the voltage generated in the wiring inductance of the path, resulting in a surge. There is concern that the voltage reduction effect will be insufficient.
　同様に、図３８の配置例に従って、スナバコンデンサ６５が配置されると、第２の電流経路に含まれる半導体素子６及び半導体素子７に対して、半導体素子７の正極及び半導体素子６の負極の間に、スナバコンデンサ６５を含んで形成される経路には、配線インダクタンス６４及び６６に加えて、配線インダクタンス４９及び５３がさらに含まれる。この結果、同様の理由で、半導体素子６及び半導体素子７に対しても、サージ電圧の低減効果が不十分となることが懸念される。 Similarly, when the snubber capacitor 65 is arranged according to the arrangement example of FIG. 38, the positive electrode of the semiconductor element 7 and the negative electrode of the semiconductor element 6 are arranged with respect to the semiconductor element 6 and the semiconductor element 7 included in the second current path. The path formed with the snubber capacitor 65 in between includes wiring inductances 49 and 53 in addition to the wiring inductances 64 and 66. As a result, for the same reason, there is a concern that the surge voltage reduction effect will be insufficient for the semiconductor element 6 and the semiconductor element 7.
　図３９は、実施の形態１に係る電力変換装置に対するスナバコンデンサの配置例を説明する回路図である。 FIG. 39 is a circuit diagram illustrating an example of arrangement of a snubber capacitor with respect to the power conversion device according to the first embodiment.
　図３９を参照して、クランプ回路を有する３レベルインバータである電力変換装置１Ａに対して、スナバコンデンサ６８及び７１が設けられる。スナバコンデンサ６８、及び、スナバコンデンサ７１は、直流電源２、平滑用コンデンサ３、第１レグ、及び、第２レグと並列接続される。従って、電力変換装置１Ａにおける、スナバコンデンサ６８，７１と、直流電源２、平滑用コンデンサ３、第１レグ、及び、第２レグによる主回路との電気的な接続関係は、図３８におけるスナバコンデンサ６２，６５と、主回路との電気的な接続関係と同じである。 With reference to FIG. 39, snubber capacitors 68 and 71 are provided for the power converter 1A, which is a three-level inverter having a clamp circuit. The snubber capacitor 68 and the snubber capacitor 71 are connected in parallel with the DC power supply 2, the smoothing capacitor 3, the first leg, and the second leg. Therefore, the electrical connection relationship between the snubber capacitors 68 and 71 in the power converter 1A and the DC power supply 2, the smoothing capacitor 3, the first leg, and the main circuit by the second leg is the snubber capacitor in FIG. 38. It is the same as the electrical connection relationship between 62 and 65 and the main circuit.
　一方で、図３９では、半導体素子５～８に対するスナバコンデンサ６８，７１の配置（各半導体素子との間の接続距離）が、図３８の配置例とは異なる。 On the other hand, in FIG. 39, the arrangement of the snubber capacitors 68 and 71 (connection distance between each semiconductor element) with respect to the semiconductor elements 5 to 8 is different from the arrangement example of FIG. 38.
　具体的には、スナバコンデンサ６８は、半導体素子５の正極と接続されたノードＮｏと、半導体素子８の負極と接続されたノードＮｒとの間に接続される。スナバコンデンサ７１は、半導体素子７の正極と接続されたノードＮｑと、半導体素子６の負極と接続されたノードＮｐとの間に接続される。 Specifically, the snubber capacitor 68 is connected between the node No. connected to the positive electrode of the semiconductor element 5 and the node Nr connected to the negative electrode of the semiconductor element 8. The snubber capacitor 71 is connected between the node Nq connected to the positive electrode of the semiconductor element 7 and the node Np connected to the negative electrode of the semiconductor element 6.
　これにより、スナバコンデンサ６８と半導体素子５の正極とを接続する導体の長さ（以下、「接続距離」とも称する）を、スナバコンデンサ６８と半導体素子７の正極との接続距離よりも短くすることができる。又、スナバコンデンサ６８と半導体素子８の負極との接続距離を、スナバコンデンサ６８と半導体素子６の負極との配線距離よりも短くすることができる。 As a result, the length of the conductor connecting the snubber capacitor 68 and the positive electrode of the semiconductor element 5 (hereinafter, also referred to as “connection distance”) is made shorter than the connection distance between the snubber capacitor 68 and the positive electrode of the semiconductor element 7. Can be done. Further, the connection distance between the snubber capacitor 68 and the negative electrode of the semiconductor element 8 can be made shorter than the wiring distance between the snubber capacitor 68 and the negative electrode of the semiconductor element 6.
　同様に、スナバコンデンサ７１と半導体素子７の正極との接続距離を、スナバコンデンサ７１と半導体素子５の正極との接続距離よりも短くすることができる。又、スナバコンデンサ７１と半導体素子６の負極との接続距離を、スナバコンデンサ７１と半導体素子８の負極との接続距離よりも短くすることができる。 Similarly, the connection distance between the snubber capacitor 71 and the positive electrode of the semiconductor element 7 can be made shorter than the connection distance between the snubber capacitor 71 and the positive electrode of the semiconductor element 5. Further, the connection distance between the snubber capacitor 71 and the negative electrode of the semiconductor element 6 can be made shorter than the connection distance between the snubber capacitor 71 and the negative electrode of the semiconductor element 8.
　尚、厳密に言えば、スナバコンデンサ６８，７１の接続先となるノードＮｏ，Ｎｐ，Ｎｑ，Ｎｒについて、半導体素子５～８の正極又は負極と完全に一致させることは難しい。このため、例えば、ノードＮｏ及び半導体素子５の正極の間にも、厳密には、配線インダクタンスは存在するが、図中では表記を省略している。同様に、ノードＮｑ及び半導体素子７の正極の間、ノードＮｐ及び半導体素子６の負極の間、並びに、ノードＮｒ及び半導体素子８の負極の間の各々についても、配線インダクタンスの表記は省略されている。尚、上記の表記を省略した各配線インダクタンスは、図３８（比較例）及び図３９（実施の形態１）の各々で同様に発生するものである。 Strictly speaking, it is difficult to completely match the nodes No., Np, Nq, and Nr to which the snubber capacitors 68 and 71 are connected with the positive electrode or the negative electrode of the semiconductor elements 5 to 8. Therefore, for example, strictly speaking, a wiring inductance exists between the node No. and the positive electrode of the semiconductor element 5, but the notation is omitted in the drawing. Similarly, the notation of the wiring inductance is omitted between the positive electrode of the node Nq and the semiconductor element 7, between the negative electrode of the node Np and the semiconductor element 6, and between the negative electrode of the node Nr and the semiconductor element 8. There is. It should be noted that each wiring inductance for which the above notation is omitted is similarly generated in each of FIG. 38 (Comparative Example) and FIG. 39 (Embodiment 1).
　図３９の構成例では、スナバ回路ＳＮＣ１は、スナバコンデンサ６８を含み、スナバ回路ＳＮＣ２は、スナバコンデンサ７１を含む。スナバ回路ＳＮＣ１は「第１のスナバ回路」の一実施例に対応し、スナバ回路ＳＮＣ２は「第２のスナバ回路」の一実施例に対応する。更に、半導体素子５は「第１の半導体素子」に対応し、半導体素子６は「第２の半導体素子」に対応し、半導体素子７は「第３の半導体素子」に対応し、半導体素子８は「第４の半導体素子」に対応する。又、半導体素子９は「第５の半導体素子」に対応し、半導体素子１０は「第６の半導体素子」に対応する。半導体素子９及び１０により「第１の双方向スイッチ」が構成される。 In the configuration example of FIG. 39, the snubber circuit SNC1 includes a snubber capacitor 68, and the snubber circuit SNC2 includes a snubber capacitor 71. The snubber circuit SNC1 corresponds to an embodiment of the "first snubber circuit", and the snubber circuit SNC2 corresponds to an embodiment of the "second snubber circuit". Further, the semiconductor element 5 corresponds to the "first semiconductor element", the semiconductor element 6 corresponds to the "second semiconductor element", the semiconductor element 7 corresponds to the "third semiconductor element", and the semiconductor element 8 corresponds to the semiconductor element 8. Corresponds to the "fourth semiconductor element". Further, the semiconductor element 9 corresponds to the "fifth semiconductor element", and the semiconductor element 10 corresponds to the "sixth semiconductor element". The semiconductor elements 9 and 10 constitute a "first bidirectional switch".
　この結果、第１の電流経路において、半導体素子５の正極及び半導体素子８の負極の間に、スナバコンデンサ６８を経由して形成される経路を短くすることで、当該経路の配線インダクタンスを小さくすることができる。この結果、スイッチング動作に伴う第１の電流経路での電流変化時に、スナバコンデンサ６８を通過する高周波電流によって上記経路の配線インダクタンスに生じる電圧が低減されるので、半導体素子５及び半導体素子８の各々に発生するサージ電圧を低減することができる。 As a result, in the first current path, the path formed between the positive electrode of the semiconductor element 5 and the negative electrode of the semiconductor element 8 via the snubber capacitor 68 is shortened, thereby reducing the wiring inductance of the path. be able to. As a result, when the current changes in the first current path due to the switching operation, the voltage generated in the wiring inductance of the path is reduced by the high-frequency current passing through the snubber capacitor 68, so that each of the semiconductor element 5 and the semiconductor element 8 It is possible to reduce the surge voltage generated in.
　同様に、第１の電流経路においても、半導体素子７の正極及び半導体素子６の負極の間に、スナバコンデンサ７１を経由して形成される経路を短くすることで、当該経路の配線インダクタンスを小さくすることができる。この結果、スイッチング動作に伴う第２の電流経路での電流変化時に、スナバコンデンサ７１を通過する高周波電流によって上記経路の配線インダクタンスに生じる電圧が低減されるので、半導体素子６及び半導体素子７の各々に発生するサージ電圧を低減することができる。 Similarly, also in the first current path, the wiring inductance of the path is reduced by shortening the path formed between the positive electrode of the semiconductor element 7 and the negative electrode of the semiconductor element 6 via the snubber capacitor 71. can do. As a result, when the current changes in the second current path due to the switching operation, the voltage generated in the wiring inductance of the path is reduced by the high-frequency current passing through the snubber capacitor 71, so that each of the semiconductor element 6 and the semiconductor element 7 It is possible to reduce the surge voltage generated in.
　これにより、実施の形態１に係る電力変換装置１Ａでは、図３９に従ってスナバコンデンサ６８，７１（スナバ回路ＳＮＣ１，ＳＮＣ２）を配置することにより、サージ電圧の原因となる配線インダクタンスを集中的に低減することが可能である。この結果、クランプ回路を有する３レベルインバータにおいて、半導体素子のスイッチング動作に伴うサージ電圧を低減することができる。 As a result, in the power conversion device 1A according to the first embodiment, the wiring inductance that causes the surge voltage is intensively reduced by arranging the snubber capacitors 68 and 71 (snubber circuits SNC1 and SNC2) according to FIG. 39. It is possible. As a result, in the 3-level inverter having a clamp circuit, the surge voltage associated with the switching operation of the semiconductor element can be reduced.
　尚、図３９では、スナバコンデンサ６８，７１のみでスナバ回路ＳＮＣ１，ＳＮＣ２を構成する例を説明したが、スナバ回路の構成は、図４０又は図４１に示されるように変形することも可能である。 Although FIG. 39 has described an example in which the snubber circuits SNC1 and SNC2 are configured only by the snubber capacitors 68 and 71, the configuration of the snubber circuit can be modified as shown in FIGS. 40 or 41. ..
　図４０に示された構成では、スナバ回路ＳＮＣ１は、図３９と比較して、スナバコンデンサ６８と直列に接続された抵抗素子６８Ｒを更に含む。同様に、スナバ回路ＳＮＣ２は、スナバコンデンサ７１と直列に接続された抵抗素子７１Ｒを更に含む。図４０のその他の部分の構成は、図３９と同様であるので詳細な説明は繰り返さない。このように、各スナバ回路ＳＮＣ１，ＳＮＣ２は、スナバコンデンサ及び抵抗素子を直列接続した、いわゆる、ＲＣスナバ回路の構成とすることも可能である。 In the configuration shown in FIG. 40, the snubber circuit SNC1 further includes a resistance element 68R connected in series with the snubber capacitor 68 as compared to FIG. Similarly, the snubber circuit SNC2 further includes a resistance element 71R connected in series with the snubber capacitor 71. Since the configuration of the other parts of FIG. 40 is the same as that of FIG. 39, the detailed description will not be repeated. As described above, each snubber circuit SNC1 and SNC2 can be configured as a so-called RC snubber circuit in which a snubber capacitor and a resistance element are connected in series.
　図４１に示された構成では、スナバ回路ＳＮＣ１は、図４０と比較して、抵抗素子６８Ｒと並列接続されたダイオード６８Ｄを更に含む。同様に、スナバ回路ＳＮＣ２は、抵抗素子７１Ｒと並列接続されたダイオード７１Ｄを更に含む。図４１のその他の部分の構成は、図４０と同様であるので詳細な説明は繰り返さない。 In the configuration shown in FIG. 41, the snubber circuit SNC1 further includes a diode 68D connected in parallel with the resistance element 68R as compared to FIG. Similarly, the snubber circuit SNC2 further includes a diode 71D connected in parallel with the resistance element 71R. Since the configuration of the other parts of FIG. 41 is the same as that of FIG. 40, the detailed description will not be repeated.
　このように、各スナバ回路ＳＮＣ１，ＳＮＣ２は、直列接続されたスナバコンデンサ及び抵抗素子と、抵抗素子に並列接続されたダイオードとを含む、いわゆる、ＲＣＤスナバ回路として構成することも可能である。 As described above, each snubber circuit SNC1 and SNC2 can be configured as a so-called RCD snubber circuit including a snubber capacitor and a resistance element connected in series and a diode connected in parallel to the resistance element.
　又、電力変換装置１Ａにおいて、半導体素子９及び半導体素子１０の接続を変更することも可能である。 It is also possible to change the connection between the semiconductor element 9 and the semiconductor element 10 in the power conversion device 1A.
　図４２は、実施の形態１に係る電力変換装置の変形例を説明する回路図である。
　図４２を参照して、実施の形態１の変形例に係る電力変換装置１Ｂは、図１に示した電力変換装置１Ａと比較して、半導体素子５～８によるブリッジ回路のノードＮｄ及びノードＮｅに対する、半導体素子９及び半導体素子１０の接続が異なる。図１（電力変換装置１Ａ）では、ノードＮｄ及びノードＮｄの間に、逆並列ダイオードを有する半導体素子９及び半導体素子１０が、逆極性で直列接続されることによって「第１の双方向スイッチ」が構成される。 FIG. 42 is a circuit diagram illustrating a modified example of the power conversion device according to the first embodiment.
With reference to FIG. 42, the power conversion device 1B according to the modified example of the first embodiment has the nodes Nd and the nodes Ne of the bridge circuit by the semiconductor elements 5 to 8 as compared with the power conversion device 1A shown in FIG. The connection of the semiconductor element 9 and the semiconductor element 10 to the above is different. In FIG. 1 (power conversion device 1A), a semiconductor element 9 and a semiconductor element 10 having antiparallel diodes are connected in series between nodes Nd and node Nd with opposite polarities to form a “first bidirectional switch”. Is configured.
　これに対して、電力変換装置１Ｂでは、逆方向に耐圧を持つ半導体素子９及び半導体素子１０が、ノードＮｄ及びノードＮｄの間に並列接続されることによって「第１の双方向スイッチ」が構成される。 On the other hand, in the power conversion device 1B, the semiconductor element 9 and the semiconductor element 10 having a withstand voltage in the opposite direction are connected in parallel between the node Nd and the node Nd to form a "first bidirectional switch". Will be done.
　図４１においても、ノードＮｄからノードＮｅの間には、半導体素子１０のオンに応じてノードＮｄからノードＮｅへの方向の電流経路が形成されるとともに。半導体素子９のオンに応じてノードＮｅからノードＮｄへの方向の電流経路が形成される。即ち、電力変換装置１Ｂにおいても、半導体素子９及び半導体素子１０によって、電力変換装置１Ａと同様の「双方向スイッチ」を構成することができる。 Also in FIG. 41, a current path in the direction from the node Nd to the node Ne is formed between the node Nd and the node Ne according to the on of the semiconductor element 10. A current path in the direction from the node Ne to the node Nd is formed according to the on of the semiconductor element 9. That is, also in the power conversion device 1B, the semiconductor element 9 and the semiconductor element 10 can form a "bidirectional switch" similar to the power conversion device 1A.
　この結果、電力変換装置１Ｂは、図２の駆動信号に従って、電力変換装置１Ａに同様することができるとともに、スナバ回路についても、図３９～図４１と同様に配置することで、サージ電圧を低減することができる。 As a result, the power conversion device 1B can be similar to the power conversion device 1A according to the drive signal of FIG. 2, and the snubber circuit is also arranged in the same manner as in FIGS. 39 to 41 to reduce the surge voltage. can do.
　尚、図１の電力変換装置１Ａにおいて、半導体素子９及び半導体素子１０については、負極同士を接続する一方で、半導体素子９の正極をノードＮｄと接続し、半導体素子１０の正極をノードＮｄと接続する構成に変形することも可能である。このようにしても、半導体素子９及び半導体素子１０によって「第１の双方向スイッチ」を構成することができる。 In the power conversion device 1A of FIG. 1, for the semiconductor element 9 and the semiconductor element 10, the negative electrodes are connected to each other, the positive electrode of the semiconductor element 9 is connected to the node Nd, and the positive electrode of the semiconductor element 10 is connected to the node Nd. It is also possible to transform it into a connecting configuration. Even in this way, the "first bidirectional switch" can be configured by the semiconductor element 9 and the semiconductor element 10.
　この場合には、半導体素子９のオン時に、ノードＮｄからノードＮｅへの方向の電流経路が形成される一方で、半導体素子１０のオン時には、ノードＮｅからノードＮｄへの方向の電流経路が形成される。従って、実施の形態１で説明した電力変換装置１Ａの回路動作を実現するためには、図２の駆動信号２０４及び２０５を入れ替えることが必要となる。 In this case, when the semiconductor element 9 is turned on, a current path in the direction from the node Nd to the node Ne is formed, while when the semiconductor element 10 is turned on, a current path in the direction from the node Ne to the node Nd is formed. Will be done. Therefore, in order to realize the circuit operation of the power conversion device 1A described in the first embodiment, it is necessary to replace the drive signals 204 and 205 of FIG.
　実施の形態２．
　実施の形態２では、実施の形態１で説明した電力変換装置１Ａ，１Ｂの実装時における半導体素子及びスナバコンデンサの配置例について説明する。 Embodiment 2.
In the second embodiment, an example of arranging the semiconductor element and the snubber capacitor at the time of mounting the power conversion devices 1A and 1B described in the first embodiment will be described.
　図４３は、実施の形態２に係る電力変換装置の半導体素子及びスナバコンデンサの第１の配置図である。 FIG. 43 is a first layout diagram of the semiconductor element and the snubber capacitor of the power conversion device according to the second embodiment.
　図４３を参照して、電力変換装置１Ａ又は１Ｂの要素である、半導体素子５～１０の各々は、ディスクリート素子、特に、四角形の表面実装型のディスクリートパッケージを有する素子で構成される。例えば、当該四角形の四辺のいずれか１辺に正極が配置される一方で、他の３辺の各々には負極が配置される。負極が配置される３辺は、互いに電気的に接続されている。尚、制御電極は、四角形のいずれの辺から出ていても問題ないが、ここでは負極が配置された３辺のうちの１辺に制御電極が配置されるものとする。 With reference to FIG. 43, each of the semiconductor elements 5 to 10, which are the elements of the power converter 1A or 1B, is composed of a discrete element, particularly an element having a rectangular surface mount type discrete package. For example, a positive electrode is arranged on any one of the four sides of the quadrangle, while a negative electrode is arranged on each of the other three sides. The three sides on which the negative electrode is arranged are electrically connected to each other. The control electrode may come out from any side of the quadrangle, but here, it is assumed that the control electrode is arranged on one of the three sides on which the negative electrode is arranged.
　以下、図中では、四角形の４辺について、負極が配置された辺を太線で表記し、正極が配置された辺を細線で表記する。更に、制御電極が配置された辺については、四角のマークを付して表記する。尚、以下では、負極が配置される３辺を区別するため際には、正極の向かい合わせの辺を「底辺の負極」と称し、当該底辺から見て右側の辺を「右辺の負極」と称し、当該底辺から見て左側の辺を「左辺の負極」と称することとする。図４３の例では、各半導体素子において、制御電極は、右辺の負極に配置されている。 Hereinafter, in the figure, for the four sides of the quadrangle, the side on which the negative electrode is arranged is indicated by a thick line, and the side on which the positive electrode is arranged is indicated by a thin line. Further, the side on which the control electrode is arranged is marked with a square mark. In the following, when distinguishing the three sides on which the negative electrode is arranged, the opposite sides of the positive electrode are referred to as "bottom negative electrode", and the side on the right side when viewed from the bottom is referred to as "right negative electrode". The side on the left side when viewed from the bottom side is referred to as the "negative electrode on the left side". In the example of FIG. 43, in each semiconductor element, the control electrode is arranged on the negative electrode on the right side.
　尚、ここでは負極及び正極が各辺の全域を占めているように図示しているが、負極及び正極は、各辺の一部に形成されてもよい。又、一般的な表面実装型のディスクリート素子で見られるように、各辺の端部は、絶縁体で構成されるケースも存在する。 Although the negative electrode and the positive electrode are shown here to occupy the entire area of each side, the negative electrode and the positive electrode may be formed on a part of each side. Further, as seen in a general surface mount type discrete element, there are cases where the end portion of each side is composed of an insulator.
　図４３の第１の配置例では、半導体素子５の正極は、スナバコンデンサ６８の一方端と接続されており、半導体素子５の底辺の負極は、半導体素子９の右辺の負極と接続される。半導体素子９の左辺の負極は、半導体素子６の正極と接続されており、半導体素子６の底辺の負極は、スナバコンデンサ７１の一方端と接続される。 In the first arrangement example of FIG. 43, the positive electrode of the semiconductor element 5 is connected to one end of the snubber capacitor 68, and the negative electrode at the bottom of the semiconductor element 5 is connected to the negative electrode on the right side of the semiconductor element 9. The negative electrode on the left side of the semiconductor element 9 is connected to the positive electrode of the semiconductor element 6, and the negative electrode on the bottom side of the semiconductor element 6 is connected to one end of the snubber capacitor 71.
　更に、半導体素子７の正極と、スナバコンデンサ７１の他方端とが接続される。半導体素子７の底辺の負極は、半導体素子１０の右辺の負極と接続される。半導体素子９及び半導体素子１０の正極同士が接続され、半導体素子１０の左辺の負極及び半導体素子８の正極が接続される。半導体素子８の底辺の負極と、スナバコンデンサ６８の他方端とが接続される。 Further, the positive electrode of the semiconductor element 7 and the other end of the snubber capacitor 71 are connected. The negative electrode on the bottom side of the semiconductor element 7 is connected to the negative electrode on the right side of the semiconductor element 10. The positive electrodes of the semiconductor element 9 and the semiconductor element 10 are connected to each other, and the negative electrode on the left side of the semiconductor element 10 and the positive electrode of the semiconductor element 8 are connected. The negative electrode at the bottom of the semiconductor element 8 and the other end of the snubber capacitor 68 are connected.
　第１の配置例では、半導体素子５、半導体素子９、及び、半導体素子６が一列に並んで１つの列を構成し、かつ、半導体素子８、半導体素子１０、及び、半導体素子７が一列に並んで、もう１つの列を構成する。これらの列は、並列に配列される。 In the first arrangement example, the semiconductor element 5, the semiconductor element 9, and the semiconductor element 6 are arranged in a row to form one row, and the semiconductor element 8, the semiconductor element 10, and the semiconductor element 7 are arranged in a row. Side by side, form another column. These columns are arranged in parallel.
　上述のように、電力変換装置１Ａ，１Ｂにおいて、サージ電圧に影響する配線インピーダンスとして、図４３中に点線で示す経路Ｐ１と、一点鎖線で示す経路Ｐ２とが形成される。経路Ｐ１は、スナバコンデンサ６８－半導体素子５－半導体素子９－半導体素子１０－半導体素子８－スナバコンデンサ６８を通過する。経路Ｐ２は、スナバコンデンサ７１－半導体素子７－半導体素子１０―半導体素子９－半導体素子６－スナバコンデンサ７１を通過する。 As described above, in the power conversion devices 1A and 1B, the path P1 shown by the dotted line and the path P2 shown by the alternate long and short dash line are formed as the wiring impedance that affects the surge voltage. The path P1 passes through the snubber capacitor 68-semiconductor element 5-semiconductor element 9-semiconductor element 10-semiconductor element 8-semiconductor capacitor 68. The path P2 passes through the snubber capacitor 71-semiconductor element 7-semiconductor element 10-semiconductor element 9-semiconductor element 6-semiconductor capacitor 71.
　経路Ｐ１及び経路Ｐ２に共通する半導体素子９及び半導体素子１０は、それぞれの列で真ん中に配置される。更に、２つの列の間で、半導体素子５及び半導体素子８を近接させるとともに、半導体素子６及び半導体素子７を近接させるように、それぞれの列内での半導体素子の配列順が決められている。 The semiconductor element 9 and the semiconductor element 10 common to the path P1 and the path P2 are arranged in the center in each row. Further, the arrangement order of the semiconductor elements in each row is determined so that the semiconductor element 5 and the semiconductor element 8 are brought close to each other and the semiconductor element 6 and the semiconductor element 7 are brought close to each other between the two rows. ..
　この結果、半導体素子５の正極に対して、半導体素子８の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなり、かつ、半導体素子７の正極に対して、半導体素子６の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなるように、半導体素子５～１０は配列することができる。 As a result, the connection distance of the semiconductor element 8 from the negative electrode to the positive electrode of the semiconductor element 5 is shorter than the connection distance to the negative electrode of the semiconductor element 8, and the semiconductor element is connected to the positive electrode of the semiconductor element 7. The semiconductor elements 5 to 10 can be arranged so that the connection distance of the semiconductor element 8 with the negative electrode is shorter than the connection distance of the semiconductor element 8 with the negative electrode.
　図４３の第１の配置例では、スナバコンデンサ６８及び７１は、６つの半導体素子５～１０が配列される範囲の外側に配置される。図１に示されるように、半導体素子５及び半導体素子７の正極は、スナバコンデンサ６８及び７１と接続されるとともに、平滑用コンデンサ３とも接続される必要がある。 In the first arrangement example of FIG. 43, the snubber capacitors 68 and 71 are arranged outside the range in which the six semiconductor elements 5 to 10 are arranged. As shown in FIG. 1, the positive electrodes of the semiconductor element 5 and the semiconductor element 7 need to be connected to the snubber capacitors 68 and 71 and also to the smoothing capacitor 3.
　従って、第１の配置例によれば、１辺のみ配置される半導体素子５及び半導体素子７の正極を、半導体素子５～１０の配列群の外側を向くように配列することで、電力変換装置１Ａを構成するための他素子（平滑用コンデンサ３等）と容易に接続することが可能である。又、半導体素子９及び半導体素子１０の負極についても、外側を向くように配列されているので、図１に示した出力フィルタリアクトル１３，１４との接続が容易であることが理解される。 Therefore, according to the first arrangement example, the power conversion device is arranged by arranging the semiconductor elements 5 and the positive electrodes of the semiconductor elements 7 arranged on only one side so as to face the outside of the arrangement group of the semiconductor elements 5 to 10. It can be easily connected to another element (such as a smoothing capacitor 3) for forming 1A. Further, since the negative electrodes of the semiconductor element 9 and the semiconductor element 10 are also arranged so as to face outward, it is understood that the connection with the output filter reactors 13 and 14 shown in FIG. 1 is easy.
　図４４には、実施の形態２に係る電力変換装置の半導体素子及びスナバコンデンサの第２の配置例が示される。 FIG. 44 shows a second arrangement example of the semiconductor element and the snubber capacitor of the power conversion device according to the second embodiment.
　図４４を参照して、第２の配置例では、第１の配置例（図４３）と比較して、半導体素子５及び半導体素子７の正極及び負極の位置が異なる。具体的には、半導体素子５及び半導体素子７は、図４３の配置から、それぞれ時計と反対回り方向に９０度回転させて配置されている。これにより、半導体素子５の正極は、半導体素子８の負極（左辺の負極）と対向し、半導体素子７の正極は、半導体素子６の負極（左辺の負極）と対向する。 With reference to FIG. 44, in the second arrangement example, the positions of the positive electrodes and the negative electrodes of the semiconductor element 5 and the semiconductor element 7 are different from those in the first arrangement example (FIG. 43). Specifically, the semiconductor element 5 and the semiconductor element 7 are arranged so as to be rotated 90 degrees in the counterclockwise direction from the arrangement shown in FIG. 43. As a result, the positive electrode of the semiconductor element 5 faces the negative electrode of the semiconductor element 8 (negative electrode on the left side), and the positive electrode of the semiconductor element 7 faces the negative electrode of the semiconductor element 6 (negative electrode on the left side).
　この結果、スナバコンデンサ６８と、半導体素子５の正極及び半導体素子８の負極のそれぞれとの接続距離を、図４３の配置例よりも短くすることができる。同様に、スナバコンデンサ７１と、半導体素子７の正極及び半導体素子６の負極のそれぞれとの接続距離について、図４３の配置例よりも短くすることができる。 As a result, the connection distance between the snubber capacitor 68 and each of the positive electrode of the semiconductor element 5 and the negative electrode of the semiconductor element 8 can be shortened as compared with the arrangement example of FIG. 43. Similarly, the connection distance between the snubber capacitor 71 and each of the positive electrode of the semiconductor element 7 and the negative electrode of the semiconductor element 6 can be made shorter than the arrangement example of FIG. 43.
　これにより、図３９に示した配線インダクタンス６７，６９及び配線インダクタンス７０，７２が低減される。又、経路Ｐ１及び経路Ｐ２についても、図４３と比較して経路長を短くすることが可能である。この結果、サージ電圧を更に低減することが可能となる。 As a result, the wiring inductances 67 and 69 and the wiring inductances 70 and 72 shown in FIG. 39 are reduced. Further, as for the route P1 and the route P2, the route length can be shortened as compared with FIG. 43. As a result, the surge voltage can be further reduced.
　一方で、第２の配置例では、半導体素子５及び半導体素子７の正極が、図４３とは異なり、半導体素子５～１０の配列群の外側を向いていない。従って、半導体素子５及び半導体素子７の正極から、平滑用コンデンサ３等の他素子との接続用配線を引き出す際には、絶縁距離の確保を考慮することが必要となる。 On the other hand, in the second arrangement example, the positive electrodes of the semiconductor element 5 and the semiconductor element 7 do not face the outside of the array group of the semiconductor elements 5 to 10, unlike FIG. 43. Therefore, when drawing out the wiring for connection with another element such as the smoothing capacitor 3 from the positive electrode of the semiconductor element 5 and the semiconductor element 7, it is necessary to consider securing the insulation distance.
　図４５は、実施の形態２に係る電力変換装置の半導体素子及びスナバコンデンサの第３の配置図である。図４５では、実施の形態１の末尾で説明した、半導体素子９及び半導体素子１０の負極同士を接続し、半導体素子９の正極をノードＮｄと接続し、半導体素子１０の正極をノードＮｅと接続する構成とした場合の配置例が示される。 FIG. 45 is a third layout diagram of the semiconductor element and the snubber capacitor of the power conversion device according to the second embodiment. In FIG. 45, the negative electrodes of the semiconductor element 9 and the semiconductor element 10 described at the end of the first embodiment are connected to each other, the positive electrode of the semiconductor element 9 is connected to the node Nd, and the positive electrode of the semiconductor element 10 is connected to the node Ne. An example of arrangement is shown in the case of the configuration.
　図４５を参照して、第３の配置例では、それぞれの列で中央に位置する半導体素子９及び半導体素子１０は、底辺の負極同士が対向するように配置される。図４５では、半導体素子５の底辺の負極と、半導体素子９の正極とが接続され、半導体素子９の正極と、半導体素子６の正極とが接続される。更に、半導体素子７の底辺の負極と、半導体素子１０の正極とが接続され、半導体素子１０の底辺の負極と、半導体素子９の底辺の負極とが接続される。又、半導体素子１０の正極と、半導体素子８の正極とが接続される。 With reference to FIG. 45, in the third arrangement example, the semiconductor element 9 and the semiconductor element 10 located at the center in each row are arranged so that the negative electrodes at the bottom face each other. In FIG. 45, the negative electrode at the bottom of the semiconductor element 5 and the positive electrode of the semiconductor element 9 are connected, and the positive electrode of the semiconductor element 9 and the positive electrode of the semiconductor element 6 are connected. Further, the negative electrode at the bottom of the semiconductor element 7 and the positive electrode at the bottom of the semiconductor element 10 are connected, and the negative electrode at the bottom of the semiconductor element 10 and the negative electrode at the bottom of the semiconductor element 9 are connected. Further, the positive electrode of the semiconductor element 10 and the positive electrode of the semiconductor element 8 are connected.
　第３の配置例に従って半導体素子５～１０を配置しても、実施の形態１に係る電力変換装置を実装することが可能である。尚、図４５の第３の配置例における半導体素子９及び半導体素子１０の配置は、第２の配置例（図４４）に適用することも可能である。この場合、半導体素子９の正極が、半導体素子５の左辺の負極、及び、半導体素子６の正極に接続され、半導体素子１０の正極が、半導体素子７の左辺の負極、及び、半導体素子８の正極に接続される。又、半導体素子９及び半導体素子１０については、図４２で説明したように、逆方向に耐圧を持つ半導体素子として、それぞれ逆方向に並列接続して構成することも可能である。 It is possible to mount the power conversion device according to the first embodiment even if the semiconductor elements 5 to 10 are arranged according to the third arrangement example. The arrangement of the semiconductor element 9 and the semiconductor element 10 in the third arrangement example of FIG. 45 can also be applied to the second arrangement example (FIG. 44). In this case, the positive electrode of the semiconductor element 9 is connected to the negative electrode on the left side of the semiconductor element 5 and the positive electrode of the semiconductor element 6, and the positive electrode of the semiconductor element 10 is the negative electrode on the left side of the semiconductor element 7 and the negative electrode of the semiconductor element 8. Connected to the positive electrode. Further, as described with reference to FIG. 42, the semiconductor element 9 and the semiconductor element 10 can be configured as semiconductor elements having a withstand voltage in the opposite direction by connecting them in parallel in the opposite directions.
　尚、図４３～図４５の配置例では、半導体素子５、半導体素子９、及び、半導体素子６が一列に並べられるとともに、半導体素子８、半導体素子１０、及び、半導体素子７が一列に並べられると説明したが、各列において、複数の半導体素子は、正確に真っ直ぐ一列に並んでいることを要するものではない。同様に、それぞれの列が、正確に並列に配置されることも必須ではない。上述した、半導体素子５の正極に対して、半導体素子８の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなり、かつ、半導体素子７の正極に対して、半導体素子６の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなるという条件が成立する範囲内で、配列のずれは許容される。 In the arrangement examples of FIGS. 43 to 45, the semiconductor element 5, the semiconductor element 9, and the semiconductor element 6 are arranged in a row, and the semiconductor element 8, the semiconductor element 10, and the semiconductor element 7 are arranged in a row. However, in each row, it is not necessary that the plurality of semiconductor elements are exactly aligned in a straight line. Similarly, it is not essential that the columns be placed exactly in parallel. The connection distance of the semiconductor element 8 from the negative electrode to the positive electrode of the semiconductor element 5 is shorter than the connection distance to the negative electrode of the semiconductor element 8 and the semiconductor element is connected to the positive electrode of the semiconductor element 7. The arrangement deviation is allowed within the range in which the condition that the connection distance of the semiconductor element 8 with the negative electrode is shorter than the connection distance of the semiconductor element 8 with the negative electrode is satisfied.
　尚、実施の形態２において、実施の形態１に係る電力変換装置１Ａ（１Ｂ）を構成する半導体素子５～１０が実装される基板の種類は特定のものである必要はない。当該基板には、例えば、多層のプリント基板、単層のプリント基板、又は、片面が金属により構成された金属基板等を適用することが可能である。一般的に、多層のプリント基板を適用すると、各層にパターン配線が可能であるため、配線の自由度が高くなる。この結果、配線インダクタンスの少ない配線パターンを実現することが容易である。又、金属基板を適用すると、半導体素子の放熱面で有利であり、素子温度の低減が容易である。 In the second embodiment, the type of the substrate on which the semiconductor elements 5 to 10 constituting the power conversion device 1A (1B) according to the first embodiment need not be specified. For example, a multi-layer printed circuit board, a single-layer printed circuit board, or a metal substrate having one side made of metal can be applied to the substrate. Generally, when a multi-layer printed circuit board is applied, pattern wiring is possible for each layer, so that the degree of freedom of wiring is increased. As a result, it is easy to realize a wiring pattern having a small wiring inductance. Further, applying a metal substrate is advantageous in terms of heat dissipation of the semiconductor element, and it is easy to reduce the element temperature.
　図４３～図４５では、半導体素子５～１０に、四角形の表面実装タイプのディスクリート素子を適用したときの配置例を説明した。次に、異なる態様のディスクリート素子が適用されたときの配置例を説明する。 In FIGS. 43 to 45, an arrangement example when a quadrangular surface mount type discrete element is applied to the semiconductor elements 5 to 10 has been described. Next, an arrangement example when a discrete element of a different aspect is applied will be described.
　図４６は、実施の形態２に係る電力変換装置の半導体素子及びスナバコンデンサの第４の配置図である。 FIG. 46 is a fourth layout diagram of the semiconductor element and the snubber capacitor of the power conversion device according to the second embodiment.
　図４６では、半導体素子５～１０は、正極を背面に有し、負極及び制御電極を引き出し線（リード）により外部接続するディスクリートパッケージを有する素子で構成される。例えば、図４６では、半導体素子５～１０は、ＴＯ－２６３パッケージのディスクリート素子により構成される。 In FIG. 46, the semiconductor elements 5 to 10 are composed of elements having a positive electrode on the back surface and a discrete package in which the negative electrode and the control electrode are externally connected by a lead wire (lead). For example, in FIG. 46, the semiconductor elements 5 to 10 are composed of discrete elements in the TO-263 package.
　図４６においても、上記パッケージ構成において、負極の引き出し線を太線で表記するとともに、制御電極の引き出し線については、四角のマークを付して表記している。 Also in FIG. 46, in the above package configuration, the lead wire of the negative electrode is indicated by a thick line, and the lead wire of the control electrode is indicated by a square mark.
　図４６に示された第４の配置例では、半導体素子５、半導体素子９、及び、半導体素子６が一列に並べられて１つの列を構成するとともに、半導体素子８、半導体素子１０、及び、半導体素子７が一列に並べられて、もう１つの列が構成される。これらの列を並列に配設するとともに、半導体素子９の正極（リード）及び半導体素子１０の正極（リード）が接続される。 In the fourth arrangement example shown in FIG. 46, the semiconductor element 5, the semiconductor element 9, and the semiconductor element 6 are arranged in a row to form one row, and the semiconductor element 8, the semiconductor element 10, and the semiconductor element 10 are arranged. The semiconductor elements 7 are arranged in a row to form another row. While these rows are arranged in parallel, the positive electrode (lead) of the semiconductor element 9 and the positive electrode (lead) of the semiconductor element 10 are connected.
　更に、半導体素子５の正極（背面）と、半導体素子８の負極（リード）との間にスナバコンデンサ６８が接続される。同様に、半導体素子７の正極（背面）と、半導体素子６の負極（リード）との間に、スナバコンデンサ７１が接続される。これにより、図４３と同様に、サージ電圧に影響する配線インピーダンスを含む、点線で示す経路Ｐ１と、一点鎖線で示す経路Ｐ２とが形成される。 Further, the snubber capacitor 68 is connected between the positive electrode (back surface) of the semiconductor element 5 and the negative electrode (lead) of the semiconductor element 8. Similarly, the snubber capacitor 71 is connected between the positive electrode (back surface) of the semiconductor element 7 and the negative electrode (lead) of the semiconductor element 6. As a result, similarly to FIG. 43, the path P1 shown by the dotted line and the path P2 shown by the alternate long and short dash line including the wiring impedance that affects the surge voltage are formed.
　図４６の配置例においても、図４３と同様に、半導体素子５の正極に対して、半導体素子８の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなり、かつ、半導体素子７の正極に対して、半導体素子６の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなるという条件が成立するように、半導体素子５～１０が配設されていることが理解される。 Also in the arrangement example of FIG. 46, similarly to FIG. 43, the connection distance of the semiconductor element 8 with the negative electrode of the semiconductor element 5 is shorter than the connection distance of the semiconductor element 8 with the negative electrode, and The semiconductor elements 5 to 10 are arranged so that the condition that the connection distance between the positive electrode of the semiconductor element 7 and the negative electrode of the semiconductor element 6 is shorter than the connection distance of the negative electrode of the semiconductor element 8 is satisfied. It is understood that
　特に、図４６の例では、半導体素子５～１０の各々について、制御電極が、半導体素子５～１０が配列される領域の外側に位置する方向で揃って配置されている。このため、各制御電極へ駆動信号２７～３２（図１）を伝送する信号線の配設が容易となる。 In particular, in the example of FIG. 46, the control electrodes of each of the semiconductor elements 5 to 10 are aligned so as to be located outside the region where the semiconductor elements 5 to 10 are arranged. Therefore, it is easy to arrange the signal lines for transmitting the drive signals 27 to 32 (FIG. 1) to each control electrode.
　或いは、制御電極への信号線の接続がコネクタ等によって実現されるため、プリント基板上に信号線を配設する必要がない場合には、制御電極を外側に位置させるメリットが低下する。このような場合には、半導体素子９及び半導体素子１０の正極同士の間の接続を容易にするために、図４６の配置例において、正極（リード）同士、又は、負極（背面）同士が対向するように、半導体素子９及び半導体素子１０を９０度ずつ回転させることも可能である。 Alternatively, since the connection of the signal line to the control electrode is realized by a connector or the like, the merit of locating the control electrode on the outside is reduced when it is not necessary to arrange the signal line on the printed circuit board. In such a case, in order to facilitate the connection between the positive electrodes of the semiconductor element 9 and the semiconductor element 10, the positive electrodes (leads) or the negative electrodes (back surface) face each other in the arrangement example of FIG. As such, it is also possible to rotate the semiconductor element 9 and the semiconductor element 10 by 90 degrees.
　図４７は、実施の形態２に係る電力変換装置の半導体素子及びスナバコンデンサの第５の配置図である。 FIG. 47 is a fifth layout diagram of the semiconductor element and the snubber capacitor of the power conversion device according to the second embodiment.
　図４７では、半導体素子５～１０は、正極、負極、及び、制御電極がそれぞれ個別にリードによって外部接続されるディスクリートパッケージを有する素子で構成される。例えば、図４７では、半導体素子５～１０は、ＴＯ－２４７パッケージのディスクリート素子により構成される。 In FIG. 47, the semiconductor elements 5 to 10 are composed of a positive electrode, a negative electrode, and an element having a discrete package in which control electrodes are individually externally connected by leads. For example, in FIG. 47, the semiconductor elements 5 to 10 are composed of discrete elements in the TO-247 package.
　図４７においても、負極のリードを太線で表記するとともに、制御電極のリードについては、四角のマークを付して表記している。残りのリードは、正極である。 Also in FIG. 47, the lead of the negative electrode is indicated by a thick line, and the lead of the control electrode is indicated with a square mark. The remaining leads are positive electrodes.
　図４７に示された第５の配置例では、半導体素子５、半導体素子９、及び、半導体素子６が一列に並べられて１つの列を構成するともに、半導体素子８、半導体素子１０、及び、半導体素子７が一列に並べられて、もう１つの列を構成する。当該２つの列は並列に配設される。更に、半導体素子５の正極リードと、半導体素子８の負極リードとの間にスナバコンデンサ６８が接続され、半導体素子７の正極リードと、半導体素子６の負極リードとの間に、スナバコンデンサ７１が接続される。図４７においても、サージ電圧に影響する配線インピーダンスを含む、点線で示す経路Ｐ１と、一点鎖線で示す経路Ｐ２とが形成される。 In the fifth arrangement example shown in FIG. 47, the semiconductor element 5, the semiconductor element 9, and the semiconductor element 6 are arranged in a row to form one row, and the semiconductor element 8, the semiconductor element 10, and the semiconductor element 10 are arranged. The semiconductor elements 7 are arranged in a row to form another row. The two rows are arranged in parallel. Further, a snubber capacitor 68 is connected between the positive electrode lead of the semiconductor element 5 and the negative electrode lead of the semiconductor element 8, and a snubber capacitor 71 is formed between the positive electrode lead of the semiconductor element 7 and the negative electrode lead of the semiconductor element 6. Be connected. Also in FIG. 47, the path P1 shown by the dotted line and the path P2 shown by the alternate long and short dash line, which include the wiring impedance that affects the surge voltage, are formed.
　図４７の配置例においても、図４３等と同様に、半導体素子５の正極に対して、半導体素子８の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなり、かつ、半導体素子７の正極に対して、半導体素子６の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなるという条件が成立するように、半導体素子５～１０が配設されていることが理解される。これにより、上記経路Ｐ１及び経路Ｐ２の配線長を短くすることで、配線インダクタンスによって発生するサージ電圧を低減することができる。 Also in the arrangement example of FIG. 47, similarly to FIG. 43 and the like, the connection distance between the positive electrode of the semiconductor element 5 and the negative electrode of the semiconductor element 8 is shorter than the connection distance of the negative electrode of the semiconductor element 8. The semiconductor elements 5 to 10 are arranged so that the condition that the connection distance between the positive electrode of the semiconductor element 7 and the negative electrode of the semiconductor element 6 is shorter than the connection distance of the negative electrode of the semiconductor element 8 is satisfied. It is understood that it has been done. As a result, the surge voltage generated by the wiring inductance can be reduced by shortening the wiring lengths of the path P1 and the path P2.
　図４７の配置例においても、制御電極のリードが揃って外側に位置するように、半導体素子５～１０を揃えて配列することにより、各制御電極へ駆動信号２７～３２（図１）を伝送する信号線の配設が容易となる。 Also in the arrangement example of FIG. 47, the drive signals 27 to 32 (FIG. 1) are transmitted to each control electrode by aligning and arranging the semiconductor elements 5 to 10 so that the leads of the control electrodes are aligned and located on the outside. It becomes easy to arrange the signal lines.
　又、図４６で説明したのと同様に、図４６においても、正極（リード）同士、又は、負極（リード）同士が対向するように、半導体素子９及び半導体素子１０を９０度ずつ回転させることも可能である。尚、ＴＯ－２５７パッケージには、制御電極が並列に２個設けられることで、４つのリードを有する構成とされるタイプもあるが、この場合にも、正極及び負極について上記と同様にすることで、同様のサージ電圧低減効果を得ることができる。 Further, as described in FIG. 46, in FIG. 46, the semiconductor element 9 and the semiconductor element 10 are rotated by 90 degrees so that the positive electrodes (leads) or the negative electrodes (leads) face each other. Is also possible. The TO-257 package also has a type in which two control electrodes are provided in parallel to have four leads. In this case as well, the same applies to the positive electrode and the negative electrode. Therefore, the same surge voltage reduction effect can be obtained.
　実施の形態３．
　実施の形態１で説明したスナバ回路の配置は、いわゆる、中性点クランプ型３レベルインバータに対しても適用可能である。 Embodiment 3.
The arrangement of the snubber circuit described in the first embodiment is also applicable to a so-called neutral point clamp type three-level inverter.
　図４８は、実施の形態３に係る電力変換装置１Ｃの構成を説明する回路図である。電力変換装置１Ｃは、中性点クランプ型３レベルインバータの回路構成を有する。 FIG. 48 is a circuit diagram illustrating the configuration of the power conversion device 1C according to the third embodiment. The power conversion device 1C has a circuit configuration of a neutral point clamp type three-level inverter.
　図４８を参照して、実施の形態３に係る電力変換装置１Ｃは、平滑用コンデンサ３（図１）に代えて、直列接続された平滑用コンデンサ３Ａ及び３Ｂを備えるとともに、半導体素子９及び半導体素子１０に代えて、半導体素子８１～８４を備える点で異なる。半導体素子８１～８４は、半導体素子５～１０と同様に、ＩＧＢＴ又はＭＯＳＦＥＴ等のオンオフ制御可能なスイッチング素子で構成されて、正極、負極、及び、制御電極を有する。半導体素子８１～８４についても、負極から正極への方向の電流経路を形成するための逆並列ダイオードが、内蔵又は外部接続されている。 With reference to FIG. 48, the power conversion device 1C according to the third embodiment includes smoothing capacitors 3A and 3B connected in series in place of the smoothing capacitor 3 (FIG. 1), and also includes a semiconductor element 9 and a semiconductor. The difference is that semiconductor elements 81 to 84 are provided instead of the element 10. Similar to the semiconductor elements 5 to 10, the semiconductor elements 81 to 84 are composed of switching elements capable of on / off control such as IGBTs or MOSFETs, and have a positive electrode, a negative electrode, and a control electrode. The semiconductor elements 81 to 84 also have a built-in or externally connected antiparallel diode for forming a current path in the direction from the negative electrode to the positive electrode.
　電力変換装置１Ｃにおいて、半導体素子５～８によって構成されるブリッジ回路は、電力変換装置１Ａと同様であるが、ブリッジ回路のノードＮｄ（第１レグの中間点）及びノードＮｅ（第２レグの中間点）は、半導体素子を介さずに、出力フィルタリアクトル１３及び出力フィルタリアクトルと接続される。 In the power conversion device 1C, the bridge circuit composed of the semiconductor elements 5 to 8 is the same as that of the power conversion device 1A, but the node Nd (midpoint of the first leg) and the node Ne (second leg) of the bridge circuit. The intermediate point) is connected to the output filter reactor 13 and the output filter reactor without the intervention of a semiconductor element.
　ブリッジ回路の入力側において、直流電源２と接続されるノードＮａ及びノードＮｃの間に、平滑用コンデンサ３Ａ及び３Ｂが直列接続される。平滑用コンデンサ３Ａの一方端はノードＮａと接続され、平滑用コンデンサ３Ａの他方端は、平滑用コンデンサ３Ｂの一方端と、ノードＮｍ及びＮｎで接続される。平滑用コンデンサ３Ｂの他方端は、ノードＮｃと接続される。ノードＮｍ及びノードＮｍは同電位であり、電気的には同一ノードであるが、後述するように、接続先が異なるため、説明の都合上別個に記載している。平滑用コンデンサ３Ａ及び３Ｂには、電圧検出器１９Ａ及び１９Ｂが設けられる。 On the input side of the bridge circuit, smoothing capacitors 3A and 3B are connected in series between the node Na and the node Nc connected to the DC power supply 2. One end of the smoothing capacitor 3A is connected to the node Na, and the other end of the smoothing capacitor 3A is connected to one end of the smoothing capacitor 3B at nodes Nm and Nn. The other end of the smoothing capacitor 3B is connected to the node Nc. The node Nm and the node Nm have the same potential and are electrically the same node, but as will be described later, since the connection destinations are different, they are described separately for convenience of explanation. Voltage detectors 19A and 19B are provided on the smoothing capacitors 3A and 3B.
　ノードＮｍと、ブリッジ回路のノードＮｄとの間には、半導体素子８１と半導体素子８２による双方向スイッチが接続される。同様に、ノードＮｎと、ブリッジ回路のノードＮｅとの間には、半導体素子８３及び半導体素子８４による双方向スイッチが接続される。 A bidirectional switch by the semiconductor element 81 and the semiconductor element 82 is connected between the node Nm and the node Nd of the bridge circuit. Similarly, a bidirectional switch by the semiconductor element 83 and the semiconductor element 84 is connected between the node Nn and the node Ne of the bridge circuit.
　図４８では、半導体素子８１及び半導体素子８２は、正極同士が接続される態様で直列接続されることによって、双方向スイッチを構成する。同様に、半導体素子８３及び半導体素子８４は、正極同士が接続される態様で直列接続されることによって、双方向スイッチを構成する。 In FIG. 48, the semiconductor element 81 and the semiconductor element 82 form a bidirectional switch by being connected in series in such a manner that the positive electrodes are connected to each other. Similarly, the semiconductor element 83 and the semiconductor element 84 are connected in series in such a manner that the positive electrodes are connected to each other to form a bidirectional switch.
　電圧検出器１９Ａによる平滑用コンデンサ３Ａの電圧検出値、及び、電圧検出器１９Ｂによる平滑用コンデンサ３Ｂの電圧検出値は、制御回路３５に入力される。制御回路３５は、駆動信号２７～３０に加えて、半導体素子８１～８４をそれぞれ駆動するための駆動信号８５～８８を更に出力する。駆動信号８５～８８は、半導体素子８１～８４の制御電極へそれぞれ伝達される。この結果、半導体素子８１～８４は、制御回路３５からの駆動信号８５～８８にそれぞれ応答してオンオフ制御される。 The voltage detection value of the smoothing capacitor 3A by the voltage detector 19A and the voltage detection value of the smoothing capacitor 3B by the voltage detector 19B are input to the control circuit 35. In addition to the drive signals 27 to 30, the control circuit 35 further outputs drive signals 85 to 88 for driving the semiconductor elements 81 to 84, respectively. The drive signals 85 to 88 are transmitted to the control electrodes of the semiconductor elements 81 to 84, respectively. As a result, the semiconductor elements 81 to 84 are on / off controlled in response to the drive signals 85 to 88 from the control circuit 35, respectively.
　図４９は、図４８に示された電力変換装置１Ｃの半導体素子のオンオフ制御を説明する波形図である。 FIG. 49 is a waveform diagram illustrating on / off control of the semiconductor element of the power conversion device 1C shown in FIG. 48.
　図４９を参照して、図１と同様の交流出力指令値２０１を基準として、図１と同様に、半導体素子５及び半導体素子８の駆動信号２０２と、半導体素子６及び半導体素子７の駆動信号２０３とが生成される。更に、半導体素子８２及び半導体素子８３の駆動信号２１４と、半導体素子８１及び半導体素子８４の駆動信号２１５とが生成される。 With reference to FIG. 49, with reference to the AC output command value 201 similar to that of FIG. 1, the drive signal 202 of the semiconductor element 5 and the semiconductor element 8 and the drive signal of the semiconductor element 6 and the semiconductor element 7 are the same as in FIG. 203 and are generated. Further, a drive signal 214 of the semiconductor element 82 and the semiconductor element 83 and a drive signal 215 of the semiconductor element 81 and the semiconductor element 84 are generated.
　図４９の駆動信号２１４は、図２の駆動信号２０４と同一であり、図４９の駆動信号２１５は、図２の駆動信号２０５と同一である。半導体素子８２及び８３の駆動信号８６及び駆動信号８７は、駆動信号２１４に従って、デッドタイムを付与して生成される。同様に、半導体素子８１及び８４の駆動信号８６及び駆動信号８７は、駆動信号２１５に従って、デッドタイムを付与して生成される。 The drive signal 214 in FIG. 49 is the same as the drive signal 204 in FIG. 2, and the drive signal 215 in FIG. 49 is the same as the drive signal 205 in FIG. The drive signal 86 and the drive signal 87 of the semiconductor elements 82 and 83 are generated with a dead time according to the drive signal 214. Similarly, the drive signal 86 and the drive signal 87 of the semiconductor elements 81 and 84 are generated with a dead time according to the drive signal 215.
　従って、電力変換装置１Ｃにおいて、半導体素子５～８は、電力変換装置１Ａ（実施の形態１）と同様にオンオフ制御される。更に、半導体素子８２及び半導体素子８３は、電力変換装置１Ａ（実施の形態１）の半導体素子９と同様にオンオフ制御され、半導体素子８１及び半導体素子８４は、電力変換装置１Ａ（実施の形態１）の半導体素子１０と同様にオンオフ制御される。 Therefore, in the power conversion device 1C, the semiconductor elements 5 to 8 are on / off controlled in the same manner as in the power conversion device 1A (Embodiment 1). Further, the semiconductor element 82 and the semiconductor element 83 are on / off controlled in the same manner as the semiconductor element 9 of the power conversion device 1A (Embodiment 1), and the semiconductor element 81 and the semiconductor element 84 are controlled by the power conversion device 1A (Embodiment 1). ) Is on / off controlled in the same manner as the semiconductor element 10.
　従って、交流出力指令値２０１が正の期間では、半導体素子６及び半導体素子７は常時オフされ、半導体素子８２及び８３は常時オンされる、一方で、半導体素子５及び半導体素子８、並びに、半導体素子８１及び８４は、スイッチング制御される。具体的には、半導体素子５及び半導体素子８は共通にオンオフされ、半導体素子８１及び半導体素子８４は、半導体素子５及び半導体素子８と相補的にオンオフされる。 Therefore, when the AC output command value 201 is positive, the semiconductor element 6 and the semiconductor element 7 are always turned off, and the semiconductor elements 82 and 83 are always turned on, while the semiconductor element 5 and the semiconductor element 8 and the semiconductor The elements 81 and 84 are switching controlled. Specifically, the semiconductor element 5 and the semiconductor element 8 are turned on and off in common, and the semiconductor element 81 and the semiconductor element 84 are turned on and off complementaryly with the semiconductor element 5 and the semiconductor element 8.
　一方で、交流出力指令値２０１が負の期間では、半導体素子５及び半導体素子８は常時オフされ、半導体素子８１及び半導体素子８４は常時オンされる。一方で、半導体素子６及び半導体素子７、並びに、半導体素子８２及び半導体素子８３は、スイッチング制御される。具体的には、半導体素子６及び半導体素子７は共通にオンオフされ、半導体素子８２及び半導体素子８３は、半導体素子６及び半導体素子７と相補的にオンオフされる。 On the other hand, during the period when the AC output command value 201 is negative, the semiconductor element 5 and the semiconductor element 8 are always turned off, and the semiconductor element 81 and the semiconductor element 84 are always turned on. On the other hand, the semiconductor element 6 and the semiconductor element 7, and the semiconductor element 82 and the semiconductor element 83 are switched and controlled. Specifically, the semiconductor element 6 and the semiconductor element 7 are turned on and off in common, and the semiconductor element 82 and the semiconductor element 83 are turned on and off complementaryly with the semiconductor element 6 and the semiconductor element 7.
　電力変換装置１Ｃでは、ノードＮｄ及びＮｅの間に、電力変換装置１Ａでは２個の半導体素子の直列接続体による１個の双方向スイッチが接続されていたのに対して、４個の半導体素子による２個の双方向スイッチが直列接続された構成となっている。但し、電力変換装置１Ｃでは、ノードＮｍ，Ｎｎ、即ち、２個の双方向スイッチの中間点の電位が一意に決まることが差になる。 In the power conversion device 1C, one bidirectional switch is connected between the nodes Nd and Ne by a series connection of two semiconductor elements in the power conversion device 1A, whereas four semiconductor elements are connected. The configuration is such that two bidirectional switches are connected in series. However, in the power conversion device 1C, the difference is that the potentials of the nodes Nm and Nn, that is, the intermediate points of the two bidirectional switches are uniquely determined.
　実施の形態３に係る電力変換装置１Ｃについても、電力変換装置１Ａと同様に、交流電圧及び交流電流の正／負の組み合わせによる４つの動作パターンが存在する。図５０～図５２を用いて、交流電圧が正、かつ、交流電流が正である、第１の動作パターンでの電力変換装置１Ｃでの電流経路を説明する。 Similar to the power conversion device 1A, the power conversion device 1C according to the third embodiment also has four operation patterns depending on the positive / negative combination of the AC voltage and the AC current. A current path in the power conversion device 1C in the first operation pattern in which the AC voltage is positive and the AC current is positive will be described with reference to FIGS. 50 to 52.
　上述のように、交流電圧が正の期間では、半導体素子８２及び８３がオン固定されるとともに、半導体素子６及び半導体素子７はオフ固定される。一方で、半導体素子５及び半導体素子８、並びに、半導体素子８１及び８４がスイッチング制御される。 As described above, in the period when the AC voltage is positive, the semiconductor elements 82 and 83 are fixed on, and the semiconductor elements 6 and 7 are fixed off. On the other hand, the semiconductor element 5 and the semiconductor element 8 and the semiconductor elements 81 and 84 are switched and controlled.
　図５０には、第１の動作パターン中の半導体素子５及び半導体素子８のオン期間（電力伝送期間）での電流経路が示される。 FIG. 50 shows the current paths of the semiconductor element 5 and the semiconductor element 8 in the first operation pattern during the on period (power transmission period).
　図５０を参照して、半導体素子５及び半導体素子８のオン期間では、半導体素子８２及び半導体素子８３もオンされて、直流電源２の正側－半導体素子５－出力フィルタリアクトル１３－交流電源１７－出力フィルタリアクトル１４－半導体素子８－直流電源２の負側の経路に、電流Ｉａが流れる。 With reference to FIG. 50, during the on period of the semiconductor element 5 and the semiconductor element 8, the semiconductor element 82 and the semiconductor element 83 are also turned on, and the positive side of the DC power supply 2-semiconductor element 5-output filter reactor 13-AC power supply 17 -Output filter Reactor 14-Semiconductor element 8-Current Ia flows through the path on the negative side of the DC power supply 2.
　図５でも説明したように、この際の電流は、図５０に示したように直流電源２を経路とするのみではなく、平滑用コンデンサ３Ａ及び平滑用コンデンサ３Ｂを通る電流も存在する。同様に、ブリッジ回路の二次側において、図５０に示したように交流電源１７を経路とするのみではなく、出力フィルタコンデンサ１５を通る電流も存在する。 As described in FIG. 5, the current at this time is not only routed through the DC power supply 2 as shown in FIG. 50, but also includes a current passing through the smoothing capacitor 3A and the smoothing capacitor 3B. Similarly, on the secondary side of the bridge circuit, there is not only an AC power supply 17 as a path as shown in FIG. 50, but also a current that passes through the output filter capacitor 15.
　図５１には、半導体素子５及び半導体素子８がオンからオフに切り替わったデッドタイム期間での電流経路が示される。 FIG. 51 shows the current path in the dead time period in which the semiconductor element 5 and the semiconductor element 8 are switched from on to off.
　図５１を参照して、デッドタイム期間では、ノードＮｄ－出力フィルタリアクトル１３―交流電源１７－出力フィルタリアクトル１４－半導体素子８４（逆並列ダイオード）―半導体素子８３－ノードＮｎ，Ｎｍ－半導体素子８１（逆並列ダイオード）－半導体素子８２－ノードＮｄの経路に、電流Ｉｂが流れる。 With reference to FIG. 51, during the dead time period, during the dead time period, node Nd-output filter reactor 13-AC power supply 17-output filter reactor 14-semiconductor element 84 (reverse parallel diode) -semiconductor element 83-node Nn, Nm-semiconductor element 81 (Inverse parallel diode) -Semiconductor element 82-Current Ib flows in the path of node Nd.
　図５２には、デッドタイム期間（図５１）後に半導体素子８１及び８４がオフからオンに切り替わったときの電流経路（還流期間）での電流経路が示される。 FIG. 52 shows the current path in the current path (reflux period) when the semiconductor elements 81 and 84 are switched from off to on after the dead time period (FIG. 51).
　図５２を参照して、還流期間では、ノードＮｄ－出力フィルタリアクトル１３―交流電源１７－出力フィルタリアクトル１４－半導体素子８４―半導体素子８３－ノードＮｎ，Ｎｍ－半導体素子８１－半導体素子８２－ノードＮｄの経路に、図５１と同様の電流Ｉｂが流れる。還流期間及びデッドタイム期間では、電流経路は同一であるが、半導体素子８１及び半導体素子８４がオンすることで同期整流が行われて、電力損失が低減される。 With reference to FIG. 52, during the reflux period, the node Nd-output filter reactor 13-AC power supply 17-output filter reactor 14-semiconductor element 84-semiconductor element 83-node Nn, Nm-semiconductor element 81-semiconductor element 82-node A current Ib similar to that in FIG. 51 flows through the path of Nd. In the reflux period and the dead time period, the current path is the same, but when the semiconductor element 81 and the semiconductor element 84 are turned on, synchronous rectification is performed and the power loss is reduced.
　図５２の状態（還流期間）から半導体素子８１及び半導体素子８４がオンからオフに切り替わると、再び、図５１に示したデッドタイム期間での電流経路が形成される。更にその後、半導体素子５及び半導体素子８がオフからオンに切り替わると、再度、図５０（伝送期間）に示された電流経路に電流Ｉａが流れることになる。 When the semiconductor element 81 and the semiconductor element 84 are switched from on to off from the state (reflux period) of FIG. 52, the current path in the dead time period shown in FIG. 51 is formed again. After that, when the semiconductor element 5 and the semiconductor element 8 are switched from off to on, the current Ia flows again in the current path shown in FIG. 50 (transmission period).
　図３～図５と、図５０～５２との比較から理解されるように、電力変換装置１Ｃで形成される電流経路は、電力変換装置１Ａでの電流経路と比較すると、半導体素子９及び１０が、半導体素子８１～８４に変わった以外は同じである。 As can be understood from the comparison between FIGS. 3 to 5 and FIGS. 50 to 52, the current paths formed by the power converter 1C are the semiconductor elements 9 and 10 as compared with the current paths of the power converter 1A. However, it is the same except that the semiconductor elements 81 to 84 are changed.
　詳細な説明は省略するが、その他の第２の動作パターン、第３の動作パターン、及び、第４の動作パターンにおいても、電力変換装置１Ｃの電流経路と、電力変換装置１Ａでの電流経路の違いは、第１の動作パターンと同じである。 Although detailed description is omitted, also in the other second operation pattern, third operation pattern, and fourth operation pattern, the current path of the power conversion device 1C and the current path of the power conversion device 1A The difference is the same as the first operation pattern.
　従って、実施の形態３に係る電力変換装置１Ｃにおいて、図３３と同様に、各動作パターンにおける、サージ電圧が発生する半導体素子、並びに、サージ電圧の原因となる電流経路を整理すると、図５３が得られる。 Therefore, in the power conversion device 1C according to the third embodiment, similarly to FIG. 33, when the semiconductor element in which the surge voltage is generated and the current path causing the surge voltage in each operation pattern are arranged, FIG. 53 shows. can get.
　図５３は、実施の形態３に係る電力変換装置１Ｃの各動作パターンにおける、サージ電圧が発生する半導体素子、並びに、サージ電圧の原因となる電流経路の一覧を示す図表である。 FIG. 53 is a chart showing a list of semiconductor elements in which a surge voltage is generated and a current path that causes the surge voltage in each operation pattern of the power conversion device 1C according to the third embodiment.
　図５３を参照して、第１～第４の動作パターンの各々において、半導体素子５～８では、図３３（電力変換装置１Ａ）と同様のサージ電圧が発生する。更に、実施の形態３に係る電力変換装置１Ｃでは、図３３での半導体素子９と同様のサージ電圧が、半導体素子９と同様の駆動信号（図４９）に従ってオンオフ制御される、半導体素子８２及び半導体素子８３に発生する。例えば、動作パターン２において、図３３の半導体素子９と同様に、リカバリサージ電圧が、半導体素子８２及び８３に発生する。更に、動作パターン４では、半導体素子８２及び８３にオフサージ電圧が発生する。 With reference to FIG. 53, in each of the first to fourth operation patterns, the same surge voltage as in FIG. 33 (power conversion device 1A) is generated in the semiconductor elements 5 to 8. Further, in the power conversion device 1C according to the third embodiment, the semiconductor element 82 and the semiconductor element 82 in which the surge voltage similar to that of the semiconductor element 9 in FIG. 33 is on / off controlled according to the drive signal (FIG. 49) similar to that of the semiconductor element 9. It occurs in the semiconductor element 83. For example, in the operation pattern 2, a recovery surge voltage is generated in the semiconductor elements 82 and 83, similarly to the semiconductor element 9 in FIG. 33. Further, in the operation pattern 4, an off-surge voltage is generated in the semiconductor elements 82 and 83.
　同様に、電力変換装置１Ｃでは、図３３での半導体素子１０と同様のサージ電圧が、半導体素子１０と同様の駆動信号（図４９）に従ってオンオフ制御される、半導体素子８１及び半導体素子８４に発生する。例えば、動作パターン１において、図３３の半導体素子１０と同様に、リカバリサージ電圧が、半導体素子８１及び８４に発生する。更に、動作パターン３では、半導体素子８１及び８４にオフサージ電圧が発生する。 Similarly, in the power converter 1C, a surge voltage similar to that of the semiconductor element 10 in FIG. 33 is generated in the semiconductor element 81 and the semiconductor element 84 whose on / off control is controlled according to the drive signal (FIG. 49) similar to that of the semiconductor element 10. To do. For example, in the operation pattern 1, a recovery surge voltage is generated in the semiconductor elements 81 and 84 as in the semiconductor element 10 of FIG. 33. Further, in the operation pattern 3, an off-surge voltage is generated in the semiconductor elements 81 and 84.
　更に、上述した電流経路の相違点を考慮すると、電力変換装置１Ｃでは、第１及び第３の動作パターンにおいて、サージ電圧の原因となる電流経路は、図３３に示された経路中の「－半導体素子９―半導体素子１０－」を、「－半導体素子８２－半導体素子８１―半導体素子８３－半導体素子８４」に置換したものとなることが理解される。同様に、第１及び第３の動作パターンにおいて、サージ電圧の原因となる電流経路は、図３３に示された経路中の「－半導体素子１０―半導体素子９－」を、「－半導体素子８４－半導体素子８３―半導体素子８１－半導体素子８２」に置換したものとなる。 Further, in consideration of the above-mentioned difference in the current path, in the power conversion device 1C, in the first and third operation patterns, the current path that causes the surge voltage is "-" in the path shown in FIG. 33. It is understood that "semiconductor element 9-semiconductor element 10-" is replaced with "-semiconductor element 82-semiconductor element 81-semiconductor element 83-semiconductor element 84". Similarly, in the first and third operation patterns, the current path that causes the surge voltage is "-semiconductor element 10-semiconductor element 9-" in the path shown in FIG. 33, and "-semiconductor element 84. -Semiconductor element 83-Semiconductor element 81-Semiconductor element 82 "is replaced.
　図５３から、電力変換装置１Ｃにおいても、サージ電圧の原因となる電流経路は、ブリッジ回路を構成する半導体素子５～８に関しては、電力変換装置１Ａと同様である。従って、半導体素子５～８に接続されるスナバ回路については、実施の形態１と同様に配置することで、サージ電圧を低減することができる。 From FIG. 53, also in the power conversion device 1C, the current path that causes the surge voltage is the same as that of the power conversion device 1A with respect to the semiconductor elements 5 to 8 constituting the bridge circuit. Therefore, the surge voltage can be reduced by arranging the snubber circuits connected to the semiconductor elements 5 to 8 in the same manner as in the first embodiment.
　図５４は、実施の形態３に係る電力変換装置に対するスナバコンデンサ（スナバ回路）の配置例を説明する回路図である。 FIG. 54 is a circuit diagram illustrating an arrangement example of a snubber capacitor (snubber circuit) with respect to the power conversion device according to the third embodiment.
　図５４を参照して、図５３に示したサージ電圧の原因となる電流経路から、電力変換装置１Ｃにおいても、半導体素子５の正極及び半導体素子８の負極の間の接続距離、並びに、半導体素子７の正極及び半導体素子６の負極の間の接続距離が短くなるように、スナバコンデンサ６８，７１が配置される。 With reference to FIG. 54, from the current path that causes the surge voltage shown in FIG. 53, the connection distance between the positive electrode of the semiconductor element 5 and the negative electrode of the semiconductor element 8 and the semiconductor element also in the power conversion device 1C. The snubber capacitors 68 and 71 are arranged so that the connection distance between the positive electrode of No. 7 and the negative electrode of the semiconductor element 6 is shortened.
　具体的には、実施の形態１と同様に、スナバコンデンサ６８と半導体素子５の正極との接続距離が、スナバコンデンサ６８と半導体素子７の正極との接続距離よりも短くなるとともに、スナバコンデンサ６８と半導体素子８の負極との接続距離が、スナバコンデンサ６８と半導体素子６の負極との配線距離よりも短くなるように、スナバコンデンサ６８は配置される。 Specifically, as in the first embodiment, the connection distance between the snubber capacitor 68 and the positive electrode of the semiconductor element 5 is shorter than the connection distance between the snubber capacitor 68 and the positive electrode of the semiconductor element 7, and the snubber capacitor 68 The snubber capacitor 68 is arranged so that the connection distance between the capacitor and the negative electrode of the semiconductor element 8 is shorter than the wiring distance between the snubber capacitor 68 and the negative electrode of the semiconductor element 6.
　同様に、スナバコンデンサ７１と半導体素子７の正極との接続距離が、スナバコンデンサ７１と半導体素子５の正極との接続距離よりも短くなるとともに、スナバコンデンサ７１と半導体素子６の負極との接続距離が、スナバコンデンサ７１と半導体素子８の負極との接続距離よりも短くなるように、スナバコンデンサ７１は配置される。 Similarly, the connection distance between the snubber capacitor 71 and the positive electrode of the semiconductor element 7 is shorter than the connection distance between the snubber capacitor 71 and the positive electrode of the semiconductor element 5, and the connection distance between the snubber capacitor 71 and the negative electrode of the semiconductor element 6 However, the snubber capacitor 71 is arranged so as to be shorter than the connection distance between the snubber capacitor 71 and the negative electrode of the semiconductor element 8.
　図５４の構成例においても、半導体素子５は「第１の半導体素子」に対応し、半導体素子６は「第２の半導体素子」に対応し、半導体素子７は「第３の半導体素子」に対応し、半導体素子８は「第４の半導体素子」に対応する。又、スナバ回路ＳＮＣ１は「第１のスナバ回路」の一実施例に対応し、スナバ回路ＳＮＣ２は「第２のスナバ回路」の一実施例に対応する。更に、平滑用コンデンサ３Ａ及び３Ｂは「第１のコンデンサ」及び「第２のコンデンサ」に対応し、ノードＮｍ，Ｎｎは、「第１及び第２のコンデンサの接続点」に対応する。又、半導体素子８１は「第７の半導体素子」に対応し、半導体素子８２は「第８の半導体素子」に対応する。半導体素子８１及び８２により「第２の双方向スイッチ」が構成される。同様に、半導体素子８３は「第９の半導体素子」に対応し、半導体素子８４は「第１０の半導体素子」に対応し、半導体素子８３及び８４により「第３の双方向スイッチ」が構成される。 Also in the configuration example of FIG. 54, the semiconductor element 5 corresponds to the "first semiconductor element", the semiconductor element 6 corresponds to the "second semiconductor element", and the semiconductor element 7 corresponds to the "third semiconductor element". Correspondingly, the semiconductor element 8 corresponds to the "fourth semiconductor element". Further, the snubber circuit SNC1 corresponds to an embodiment of the "first snubber circuit", and the snubber circuit SNC2 corresponds to an embodiment of the "second snubber circuit". Further, the smoothing capacitors 3A and 3B correspond to the "first capacitor" and the "second capacitor", and the nodes Nm and Nn correspond to the "connection points of the first and second capacitors". Further, the semiconductor element 81 corresponds to the "seventh semiconductor element", and the semiconductor element 82 corresponds to the "eighth semiconductor element". The semiconductor elements 81 and 82 constitute a "second bidirectional switch". Similarly, the semiconductor element 83 corresponds to the "ninth semiconductor element", the semiconductor element 84 corresponds to the "tenth semiconductor element", and the semiconductor elements 83 and 84 constitute a "third bidirectional switch". To.
　このようにすると、実施の形態３に係る電力変換装置においても、サージ電圧の原因となる配線インダクタンスを集中的に低減することにより、半導体素子のスイッチング動作に伴うサージ電圧を低減することができる。 By doing so, even in the power conversion device according to the third embodiment, the surge voltage associated with the switching operation of the semiconductor element can be reduced by intensively reducing the wiring inductance that causes the surge voltage.
　実施の形態１に係る電力変換装置１Ａ及び実施の形態３に係る電力変換装置１Ｃは、比較例に係る２レベルインバータに相当するブリッジ回路（半導体素子５～８）の第１レグの中点及び第２レグの中点の間に、クランプ回路として機能する双方向スイッチを構成する半導体素子を備える点で共通している。双方スイッチの動作により、電力変換装置１Ａ及び電力変換装置１Ｃでは、比較例の２レベルインバータとは異なり、ブリッジ回路を構成する半導体素子５～８に電流が流れない期間が発生する。 The power conversion device 1A according to the first embodiment and the power conversion device 1C according to the third embodiment are the midpoint of the first leg of the bridge circuit (semiconductor elements 5 to 8) corresponding to the two-level inverter according to the comparative example. It is common in that a semiconductor element constituting a bidirectional switch functioning as a clamp circuit is provided between the midpoints of the second leg. Due to the operation of both switches, in the power conversion device 1A and the power conversion device 1C, unlike the two-level inverter of the comparative example, a period in which no current flows through the semiconductor elements 5 to 8 constituting the bridge circuit occurs.
　この結果、電力変換装置１Ａ，１Ｃでは、半導体素子５～８を含まない電流経路からの、スイッチング動作に伴う転流によってサージ電圧が発生する際には、サージ電圧の原因となる配線インダクタンスが、半導体素子５～８によるブリッジ回路のみで構成される２レベル型インバータとは異なってくる。 As a result, in the power converters 1A and 1C, when a surge voltage is generated due to commutation accompanying a switching operation from a current path that does not include the semiconductor elements 5 to 8, the wiring inductance that causes the surge voltage is increased. This is different from a two-level inverter that consists only of a bridge circuit consisting of semiconductor elements 5 to 8.
　従って、電力変換装置１Ａ，１Ｃにおいては、スナバ回路ＳＮＣ１、ＳＮＣ２の半導体素子５～８に対する電気的な接続関係は同一であるものの、その配置位置（接続距離の長短）は、図３８で説明した比較例（２レベルインバータに対するスナバ回路配置）とは異なってくる。即ち、図３９及び図５４で説明した内容とすることで、サージ電圧を低減することが可能となる。 Therefore, in the power converters 1A and 1C, although the electrical connection relationships of the snubber circuits SNC1 and SNC2 to the semiconductor elements 5 to 8 are the same, their arrangement positions (long and short connection distances) are described with reference to FIG. 38. It is different from the comparative example (snubber circuit arrangement for the 2-level inverter). That is, it is possible to reduce the surge voltage by adopting the contents described with reference to FIGS. 39 and 54.
　尚、図４８の主回路構成において、半導体素子８１及び半導体素子８２は、負極同士が接続される態様で直列接続されることによって、双方向スイッチを構成することが可能である。同様に、半導体素子８３及び半導体素子８４についても、負極同士が接続される態様で直列接続されることによって、双方向スイッチを構成することが可能である。 In the main circuit configuration of FIG. 48, the semiconductor element 81 and the semiconductor element 82 can form a bidirectional switch by being connected in series in such a manner that the negative electrodes are connected to each other. Similarly, with respect to the semiconductor element 83 and the semiconductor element 84, it is possible to form a bidirectional switch by connecting the negative electrodes in series in a manner in which the negative electrodes are connected to each other.
　又、実施の形態３に係る電力変換装置１Ｃにおいても、実施の形態１で説明したのと同様に、半導体素子８１及び半導体素子８２について、逆方向に耐圧を持つ素子でそれぞれを構成し、かつ、両者を逆並列に接続することで、双方向スイッチを構成することが可能である。又、半導体素子８３及び半導体素子８４についても、上記と同様に、双方向スイッチを構成することが可能である。 Further, also in the power conversion device 1C according to the third embodiment, the semiconductor element 81 and the semiconductor element 82 are each composed of elements having a withstand voltage in the opposite direction, as described in the first embodiment. By connecting both in antiparallel, it is possible to configure a bidirectional switch. Further, the semiconductor element 83 and the semiconductor element 84 can also be configured as a bidirectional switch in the same manner as described above.
　更に、実施の形態３に係る電力変換装置１Ｃにおいても、図５４に示したスナバ回路は、図４０に示した、ＲＣスナバ回路、又は、図４１に示したＲＣＤスナバ回路によって構成とすることが可能である。 Further, also in the power conversion device 1C according to the third embodiment, the snubber circuit shown in FIG. 54 may be configured by the RC snubber circuit shown in FIG. 40 or the RCD snubber circuit shown in FIG. 41. It is possible.
　実施の形態４．
　実施の形態４では、実施の形態３で説明した電力変換装置１Ｃの実装時における半導体素子及びスナバコンデンサの配置例について説明する。 Embodiment 4.
In the fourth embodiment, an example of arranging the semiconductor element and the snubber capacitor at the time of mounting the power conversion device 1C described in the third embodiment will be described.
　図５５は、実施の形態４に係る電力変換装置の半導体素子及びスナバコンデンサの第１の配置図である。 FIG. 55 is a first layout diagram of the semiconductor element and the snubber capacitor of the power conversion device according to the fourth embodiment.
　図５５を参照して、電力変換装置１Ｃの要素である、半導体素子５～８及び半導体素子８１～８４の各々は、図４３～図４５と同様に、四角形の表面実装型のディスクリートパッケージを有するディスクリート素子で構成される。実施の形態４においても、正極、負極、及び、制御電極が配置される辺の表記は、実施の形態２（図４３～図４５）と同様である。 With reference to FIG. 55, each of the semiconductor elements 5 to 8 and the semiconductor elements 81 to 84, which are the elements of the power conversion device 1C, has a rectangular surface mount type discrete package as in FIGS. 43 to 45. It is composed of discrete elements. Also in the fourth embodiment, the notation of the side where the positive electrode, the negative electrode, and the control electrode are arranged is the same as that of the second embodiment (FIGS. 43 to 45).
　半導体素子５の正極は、スナバコンデンサ６８の一方端と接続されており、半導体素子５の底辺の負極と、半導体素子８２の右辺の負極が接続される。半導体素子８２の左辺の負極は、半導体素子６の正極と接続され、半導体素子６の底辺の負極と、スナバコンデンサの一方端が接続される。半導体素子７の正極と、スナバコンデンサ７１の他方端とが接続され、半導体素子７の底辺の負極と、半導体素子８４の右辺の負極とが接続される。 The positive electrode of the semiconductor element 5 is connected to one end of the snubber capacitor 68, and the negative electrode on the bottom side of the semiconductor element 5 and the negative electrode on the right side of the semiconductor element 82 are connected. The negative electrode on the left side of the semiconductor element 82 is connected to the positive electrode of the semiconductor element 6, and the negative electrode on the bottom side of the semiconductor element 6 is connected to one end of the snubber capacitor. The positive electrode of the semiconductor element 7 and the other end of the snubber capacitor 71 are connected, and the negative electrode on the bottom side of the semiconductor element 7 and the negative electrode on the right side of the semiconductor element 84 are connected.
　更に、半導体素子８４の正極と、半導体素子８３の正極とが接続され、半導体素子８３の左辺の負極と、半導体素子８１の左辺の負極とが接続される。半導体素子８１の正極は、半導体素子８２の正極と接続され、半導体素子８４の左辺の負極と、半導体素子８の正極とが接続される。半導体素子８の底辺の負極は、スナバコンデンサ６８の他方端と接続される。 Further, the positive electrode of the semiconductor element 84 and the positive electrode of the semiconductor element 83 are connected, and the negative electrode on the left side of the semiconductor element 83 and the negative electrode on the left side of the semiconductor element 81 are connected. The positive electrode of the semiconductor element 81 is connected to the positive electrode of the semiconductor element 82, and the negative electrode on the left side of the semiconductor element 84 and the positive electrode of the semiconductor element 8 are connected. The negative electrode at the bottom of the semiconductor element 8 is connected to the other end of the snubber capacitor 68.
　第１の配置例では、半導体素子５、半導体素子８２、及び、半導体素子６が一列に並んで配置されて１つの列を構成し、かつ、半導体素子８、半導体素子８４、及び、半導体素子７が一列に並んで１つの列を構成する。これらの列は、並列に配列され、半導体素子８３及び半導体素子８１は、これらの列の間に配置される。 In the first arrangement example, the semiconductor element 5, the semiconductor element 82, and the semiconductor element 6 are arranged side by side in a row to form one row, and the semiconductor element 8, the semiconductor element 84, and the semiconductor element 7 are arranged. Are lined up in a row to form one row. These rows are arranged in parallel, and the semiconductor element 83 and the semiconductor element 81 are arranged between these rows.
　上述のように、電力変換装置１Ｃにおいて、サージ電圧に影響する配線インピーダンスとして、図５５中に点線で示す経路Ｐ３と、一点鎖線で示す経路Ｐ４とが形成される。経路Ｐ３は、スナバコンデンサ６８－半導体素子５－半導体素子８２－半導体素子８１－半導体素子８３－半導体素子８４－半導体素子８－スナバコンデンサ６８を通過する。経路Ｐ４は、スナバコンデンサ７１－半導体素子７－半導体素子８４－半導体素子８３－半導体素子８１―半導体素子８２－半導体素子６－スナバコンデンサ７１を通過する。 As described above, in the power conversion device 1C, the path P3 shown by the dotted line and the path P4 shown by the alternate long and short dash line are formed as the wiring impedance that affects the surge voltage. The path P3 passes through the snubber capacitor 68-semiconductor element 5-semiconductor element 82-semiconductor element 81-semiconductor element 83-semiconductor element 84-semiconductor element 8-snaber capacitor 68. The path P4 passes through the snubber capacitor 71-semiconductor element 7-semiconductor element 84-semiconductor element 83-semiconductor element 81-semiconductor element 82-semiconductor element 6-semiconductor capacitor 71.
　経路Ｐ３及び経路Ｐ４に共通する半導体素子８１～８４を中央部に配置するように、半導体素子８２及び半導体素子８４は、それぞれの列で真ん中に配置される。更に、２つの列の間で、半導体素子５及び半導体素子８を近接させるとともに、半導体素子６及び半導体素子７を近接させるように、それぞれの列内での半導体素子の配列順が決められている。 The semiconductor element 82 and the semiconductor element 84 are arranged in the center in each row so that the semiconductor elements 81 to 84 common to the path P3 and the path P4 are arranged in the central portion. Further, the arrangement order of the semiconductor elements in each row is determined so that the semiconductor element 5 and the semiconductor element 8 are brought close to each other and the semiconductor element 6 and the semiconductor element 7 are brought close to each other between the two rows. ..
　具体的には、実施の形態２と同様に、半導体素子５の正極に対して、半導体素子８の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなり、かつ、半導体素子７の正極に対して、半導体素子６の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなるように、半導体素子５～８及び半導体素子８１～８４は配列される。 Specifically, as in the second embodiment, the connection distance between the positive electrode of the semiconductor element 5 and the negative electrode of the semiconductor element 8 is shorter than the connection distance of the negative electrode of the semiconductor element 8 and the semiconductor. The semiconductor elements 5 to 8 and the semiconductor elements 81 to 84 are arranged so that the connection distance of the semiconductor element 6 from the negative electrode to the positive electrode of the element 7 is shorter than the connection distance of the semiconductor element 8 to the negative electrode. ..
　図５５では、図４３と同様に、スナバコンデンサ６８及び７１は、６つの半導体素子５～８及び半導体素子８１～８４が配列される範囲の外側に配置される。これにより、スナバコンデンサ６８及び７１に加えて、平滑用コンデンサ３とも接続される、半導体素子５及び半導体素子７の正極は、半導体素子５～８及び半導体素子８１～８４の配列群の外側を向くように配列することができる。この結果、半導体素子５及び半導体素子７の正極と、平滑用コンデンサ３との接続が容易になる。 In FIG. 55, similarly to FIG. 43, the snubber capacitors 68 and 71 are arranged outside the range in which the six semiconductor elements 5 to 8 and the semiconductor elements 81 to 84 are arranged. As a result, the positive electrodes of the semiconductor element 5 and the semiconductor element 7, which are connected to the smoothing capacitor 3 in addition to the snubber capacitors 68 and 71, face the outside of the array group of the semiconductor elements 5 to 8 and the semiconductor elements 81 to 84. Can be arranged as follows. As a result, the connection between the positive electrode of the semiconductor element 5 and the semiconductor element 7 and the smoothing capacitor 3 becomes easy.
　図５６には、実施の形態４に係る電力変換装置の半導体素子及びスナバコンデンサの第２の配置例が示される。 FIG. 56 shows a second arrangement example of the semiconductor element and the snubber capacitor of the power conversion device according to the fourth embodiment.
　図５６を参照して、第２の配置例では、第１の配置例（図５５）と比較して、半導体素子５及び半導体素子７の正極及び負極の位置が異なる。具体的には、半導体素子５及び半導体素子７は、図５５の配置から、それぞれ時計と反対回り方向に９０度回転させて配置されている。これにより、半導体素子５の正極は、半導体素子８の負極（左辺の負極）と対向し、半導体素子７の正極は、半導体素子６の負極（左辺の負極）と対向する。 With reference to FIG. 56, in the second arrangement example, the positions of the positive electrodes and the negative electrodes of the semiconductor element 5 and the semiconductor element 7 are different from those in the first arrangement example (FIG. 55). Specifically, the semiconductor element 5 and the semiconductor element 7 are arranged so as to be rotated 90 degrees in the counterclockwise direction from the arrangement shown in FIG. As a result, the positive electrode of the semiconductor element 5 faces the negative electrode of the semiconductor element 8 (negative electrode on the left side), and the positive electrode of the semiconductor element 7 faces the negative electrode of the semiconductor element 6 (negative electrode on the left side).
　これにより、スナバコンデンサ６８と、半導体素子５の正極及び半導体素子８の負極のそれぞれとの接続距離を、図５５の配置例よりも短くすることができる。同様に、スナバコンデンサ７１と、半導体素子７の正極及び半導体素子６の負極のそれぞれとの接続距離についても、図５５の配置例よりも短くすることができる。 As a result, the connection distance between the snubber capacitor 68 and each of the positive electrode of the semiconductor element 5 and the negative electrode of the semiconductor element 8 can be shortened as compared with the arrangement example of FIG. 55. Similarly, the connection distance between the snubber capacitor 71 and each of the positive electrode of the semiconductor element 7 and the negative electrode of the semiconductor element 6 can be made shorter than the arrangement example of FIG. 55.
　これにより、スナバコンデンサ６８及びスナバコンデンサ７１の接続に伴う配線インダクタンスが低減される。又、経路Ｐ３及び経路Ｐ３についても、図５５と比較して経路長を短くすることが可能である。この結果、サージ電圧を更に低減することが可能となる。 As a result, the wiring inductance associated with the connection of the snubber capacitor 68 and the snubber capacitor 71 is reduced. Further, it is possible to shorten the route length of the route P3 and the route P3 as compared with FIG. 55. As a result, the surge voltage can be further reduced.
　一方で、第２の配置例では、半導体素子５及び半導体素子７の正極が、図５５とは異なり、半導体素子５～８及び半導体素子８１～８４の配列群の外側を向いていない。従って、図４３で説明したのと同様に、半導体素子５及び半導体素子７の正極から、平滑用コンデンサ３等の他素子との接続用配線を引き出す際には、絶縁距離の確保を考慮することが必要となる。 On the other hand, in the second arrangement example, the positive electrodes of the semiconductor element 5 and the semiconductor element 7 do not face the outside of the arrangement group of the semiconductor elements 5 to 8 and the semiconductor elements 81 to 84, unlike FIG. 55. Therefore, as described with reference to FIG. 43, when drawing out the wiring for connection with other elements such as the smoothing capacitor 3 from the positive electrodes of the semiconductor element 5 and the semiconductor element 7, it is necessary to consider securing the insulation distance. Is required.
　実施の形態３の最後で説明したように、半導体素子８１及び半導体素子８２、並びに、半導体素子８３及び半導体素子８４の各々について、負極同士を接続することも可能である。この場合には、図５５及び図５６において、半導体素子８１～８４を適宜回転させて配置することにより、電力変換装置１Ｃを構成するための電気的な接続関係を容易に確保することができる。同様に、半導体素子８１及び半導体素子８２、並びに、半導体素子８３及び半導体素子８４の各々については、逆方向に耐圧を持つ２個の半導体素子とし、それぞれ逆方向に並列に接続して構成することも可能である。 As described at the end of the third embodiment, it is also possible to connect the negative electrodes to each of the semiconductor element 81 and the semiconductor element 82, and the semiconductor element 83 and the semiconductor element 84. In this case, in FIGS. 55 and 56, by appropriately rotating and arranging the semiconductor elements 81 to 84, it is possible to easily secure an electrical connection relationship for forming the power conversion device 1C. Similarly, each of the semiconductor element 81 and the semiconductor element 82, and each of the semiconductor element 83 and the semiconductor element 84 shall be composed of two semiconductor elements having withstand voltage in the opposite directions and connected in parallel in the opposite directions. Is also possible.
　図５５及び図５６の配置例では、半導体素子５、半導体素子８２、及び、半導体素子６が一列に並べられるとともに、半導体素子８、半導体素子８４、及び、半導体素子７が一列に並べられると説明したが、各列において、複数の半導体素子は、正確に真っ直ぐ一列に並んでいることを要するものではない。同様に、それぞれの列が、正確に並列に配置されることも必須ではない。実施の形態４において、実施の形態２と同様に、半導体素子５の正極に対して、半導体素子８の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなり、かつ、半導体素子７の正極に対して、半導体素子６の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなるという条件が成立する範囲内で、配列のずれは許容される。 In the arrangement example of FIGS. 55 and 56, it is explained that the semiconductor element 5, the semiconductor element 82, and the semiconductor element 6 are arranged in a row, and the semiconductor element 8, the semiconductor element 84, and the semiconductor element 7 are arranged in a row. However, in each row, the plurality of semiconductor elements do not need to be exactly aligned in a straight line. Similarly, it is not essential that the columns be placed exactly in parallel. In the fourth embodiment, similarly to the second embodiment, the connection distance between the positive electrode of the semiconductor element 5 and the negative electrode of the semiconductor element 8 is shorter than the connection distance of the negative electrode of the semiconductor element 8 and As long as the condition that the connection distance between the positive electrode of the semiconductor element 7 and the negative electrode of the semiconductor element 6 is shorter than the connection distance of the negative electrode of the semiconductor element 8 is satisfied, the arrangement deviation is allowed.
　尚、実施の形態４においても、実施の形態３に係る電力変換装置１Ｃを構成する半導体素子５～８及び半導体素子８１～８４が実装される基板の種類は、実施の形態２での説明と同様に任意である。即ち、当該基板には、多層のプリント基板、単層のプリント基板、又は、片面が金属により構成された金属基板等を適用することが可能である。 Also in the fourth embodiment, the types of substrates on which the semiconductor elements 5 to 8 and the semiconductor elements 81 to 84 constituting the power conversion device 1C according to the third embodiment are mounted are the same as those described in the second embodiment. Similarly optional. That is, a multi-layer printed circuit board, a single-layer printed circuit board, a metal substrate having one side made of metal, or the like can be applied to the substrate.
　図５７は、実施の形態４に係る電力変換装置の半導体素子及びスナバコンデンサの第３の配置図である。 FIG. 57 is a third layout diagram of the semiconductor element and the snubber capacitor of the power conversion device according to the fourth embodiment.
　図５７を参照して、電力変換装置１Ｃの要素である、半導体素子５～８及び半導体素子８１～８４の各々は、図４６と同様に、ＴＯ－２６３パッケージに代表されるディスクリートパッケージを有する素子で構成される。即ち、図５７中の各半導体素子では、正極はパッケージ背面に形成され、負極及び制御電極は、引き出し線（リード）により外部接続される。実施の形態４においても、負極及び制御電極の引き出し線の表記は、実施の形態２（図４６）と同様である。 With reference to FIG. 57, each of the semiconductor elements 5 to 8 and the semiconductor elements 81 to 84, which are the elements of the power conversion device 1C, has a discrete package represented by the TO-263 package as in FIG. 46. Consists of. That is, in each semiconductor element in FIG. 57, the positive electrode is formed on the back surface of the package, and the negative electrode and the control electrode are externally connected by a lead wire. Also in the fourth embodiment, the notation of the lead wire of the negative electrode and the control electrode is the same as that of the second embodiment (FIG. 46).
　図５７に示された第３の配置例では、半導体素子５、半導体素子８２、及び、半導体素子６が一列に並べられて１つの列を構成するとともに、半導体素子８、半導体素子８４、及び、半導体素子７が一列に並べられて、もう１つの列が構成される。これらの列を並列に配設するとともに、半導体素子５の正極と、半導体素子８の負極との間には、スナバコンデンサ６８が接続される。更に、半導体素子７の正極と、半導体素子６の負極との間に、スナバコンデンサ７１が接続される。これにより、図５５及び図５６と同様に、サージ電圧に影響する配線インピーダンスを含む、点線で示す経路Ｐ３と、一点鎖線で示す経路Ｐ４とが形成される。 In the third arrangement example shown in FIG. 57, the semiconductor element 5, the semiconductor element 82, and the semiconductor element 6 are arranged in a row to form one row, and the semiconductor element 8, the semiconductor element 84, and the semiconductor element 84 are arranged in a row. The semiconductor elements 7 are arranged in a row to form another row. These rows are arranged in parallel, and a snubber capacitor 68 is connected between the positive electrode of the semiconductor element 5 and the negative electrode of the semiconductor element 8. Further, a snubber capacitor 71 is connected between the positive electrode of the semiconductor element 7 and the negative electrode of the semiconductor element 6. As a result, similarly to FIGS. 55 and 56, the path P3 shown by the dotted line and the path P4 shown by the alternate long and short dash line including the wiring impedance that affects the surge voltage are formed.
　図５７の配置例においても、図５５及び図５６と同様に、半導体素子５の正極に対して、半導体素子８の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなり、かつ、半導体素子７の正極に対して、半導体素子６の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなるという条件が成立するように、半導体素子５～８及び半導体素子８１～８４は配列される。 Also in the arrangement example of FIG. 57, the connection distance between the positive electrode of the semiconductor element 5 and the negative electrode of the semiconductor element 8 is shorter than the connection distance of the negative electrode of the semiconductor element 8 as in FIGS. 55 and 56. In addition, the semiconductor elements 5 to 8 and the semiconductor elements 5 to 8 and the semiconductor elements 5 to 8 and the condition that the connection distance between the positive electrode of the semiconductor element 7 and the negative electrode of the semiconductor element 6 is shorter than the connection distance of the negative electrode of the semiconductor element 8 are satisfied. The semiconductor elements 81 to 84 are arranged.
　特に、図５７の配置例では、半導体素子５～８及び半導体素子８１～８４の各々について、制御電極が、半導体素子５～８及び半導体素子８１～８４が配列される領域の外側に位置する方向で揃って配置されている。このため、各制御電極へ駆動信号２７～３０及び駆動信号８５～８８（図４８）を伝送する信号線の配設が容易となる。 In particular, in the arrangement example of FIG. 57, for each of the semiconductor elements 5 to 8 and the semiconductor elements 81 to 84, the control electrodes are located outside the region where the semiconductor elements 5 to 8 and the semiconductor elements 81 to 84 are arranged. They are arranged together in. Therefore, it is easy to arrange the signal lines for transmitting the drive signals 27 to 30 and the drive signals 85 to 88 (FIG. 48) to each control electrode.
　或いは、制御電極への信号線の接続がコネクタ等によって実現されるため、プリント基板上に信号線を配設する必要がない場合には、制御電極を外側に位置させるメリットが低下する。この場合には、半導体素子８１～８４の方向は、特に限定されない。 Alternatively, since the connection of the signal line to the control electrode is realized by a connector or the like, the merit of locating the control electrode on the outside is reduced when it is not necessary to arrange the signal line on the printed circuit board. In this case, the directions of the semiconductor elements 81 to 84 are not particularly limited.
　図５８は、実施の形態４に係る電力変換装置の半導体素子及びスナバコンデンサの第４の配置図である。 FIG. 58 is a fourth layout diagram of the semiconductor element and the snubber capacitor of the power conversion device according to the fourth embodiment.
　図５８を参照して、電力変換装置１Ｃの要素である、半導体素子５～８及び半導体素子８１～８４の各々は、図４７と同様に、ＴＯ－２４７パッケージに代表されるディスクリートパッケージを有する素子で構成される。即ち、図５８中の各半導体素子では、正極、負極、及び、制御電極がそれぞれ個別にリードによって外部接続される。実施の形態４においても、正極、負極及び制御電極の引き出し線の表記は、実施の形態２（図４７）と同様である。 With reference to FIG. 58, each of the semiconductor elements 5 to 8 and the semiconductor elements 81 to 84, which are the elements of the power converter 1C, has a discrete package represented by the TO-247 package as in FIG. 47. Consists of. That is, in each semiconductor element in FIG. 58, the positive electrode, the negative electrode, and the control electrode are individually externally connected by leads. Also in the fourth embodiment, the notation of the leader lines of the positive electrode, the negative electrode and the control electrode is the same as that of the second embodiment (FIG. 47).
　図５８に示された第４の配置例では、半導体素子５、半導体素子８２、及び、半導体素子６が一列に並べられて１つの列を構成するともに、半導体素子８、半導体素子８４、及び、半導体素子７が一列に並べられてもう１つの列を構成する。当該２つの列は並列に配設されて、半導体素子８１及び８３は、２つの列の間に配置される。 In the fourth arrangement example shown in FIG. 58, the semiconductor element 5, the semiconductor element 82, and the semiconductor element 6 are arranged in a row to form one row, and the semiconductor element 8, the semiconductor element 84, and the semiconductor element 84, and The semiconductor elements 7 are arranged in one row to form another row. The two rows are arranged in parallel, and the semiconductor elements 81 and 83 are arranged between the two rows.
　更に、半導体素子５の正極リードと、半導体素子８の負極リードとの間にスナバコンデンサ６８が接続され、半導体素子７の正極リードと、半導体素子６の負極リードとの間に、スナバコンデンサ７１が接続される。図５８においても、サージ電圧に影響する配線インピーダンスを含む、点線で示す経路Ｐ３と、一点鎖線で示す経路Ｐ４とが形成される。 Further, a snubber capacitor 68 is connected between the positive electrode lead of the semiconductor element 5 and the negative electrode lead of the semiconductor element 8, and a snubber capacitor 71 is formed between the positive electrode lead of the semiconductor element 7 and the negative electrode lead of the semiconductor element 6. Be connected. Also in FIG. 58, the path P3 shown by the dotted line and the path P4 shown by the alternate long and short dash line including the wiring impedance that affects the surge voltage are formed.
　図５８の配置例においても、図５５等と同様に、半導体素子５の正極に対して、半導体素子８の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなり、かつ、半導体素子７の正極に対して、半導体素子６の負極との接続距離が、半導体素子８の負極との接続距離よりも短くなるという条件が成立するように、半導体素子５～８及び半導体素子８１～８４が配設されていることが理解される。これにより、上記経路Ｐ３及び経路Ｐ４の配線長を短くすることで、配線インダクタンスによって発生するサージ電圧を低減することができる。 Also in the arrangement example of FIG. 58, the connection distance of the semiconductor element 8 from the negative electrode to the positive electrode of the semiconductor element 5 is shorter than the connection distance of the semiconductor element 8 to the negative electrode, as in FIG. The semiconductor elements 5 to 8 and the semiconductor element so that the condition that the connection distance between the positive electrode of the semiconductor element 7 and the negative electrode of the semiconductor element 6 is shorter than the connection distance of the negative electrode of the semiconductor element 8 is satisfied. It is understood that 81 to 84 are arranged. As a result, the surge voltage generated by the wiring inductance can be reduced by shortening the wiring lengths of the paths P3 and P4.
　図５８においても、図５７と同様に、半導体素子５～８及び半導体素子８１～８４の各々について、制御電極が、半導体素子５～８及び半導体素子８１～８４が配列される領域の外側に位置する方向で揃って配置されている。このため、各制御電極へ駆動信号２７～３０及び駆動信号８５～８８（図４８）を伝送する信号線の配設が容易となる。 Also in FIG. 58, similarly to FIG. 57, the control electrodes of the semiconductor elements 5 to 8 and the semiconductor elements 81 to 84 are located outside the region where the semiconductor elements 5 to 8 and the semiconductor elements 81 to 84 are arranged. They are arranged in the same direction. Therefore, it is easy to arrange the signal lines for transmitting the drive signals 27 to 30 and the drive signals 85 to 88 (FIG. 48) to each control electrode.
　又、制御電極への信号線の接続がコネクタ等によって実現されるため、プリント基板上に信号線を配設する必要がない場合には、制御電極を外側に位置させるメリットが低下する。この場合には、半導体素子８１～８４の方向は、特に限定されない。 Further, since the connection of the signal line to the control electrode is realized by a connector or the like, the merit of locating the control electrode on the outside is reduced when it is not necessary to arrange the signal line on the printed circuit board. In this case, the directions of the semiconductor elements 81 to 84 are not particularly limited.
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。 It should be considered that the embodiments disclosed this time are exemplary in all respects and not restrictive. The scope of the present invention is shown by the claims rather than the above description, and it is intended that all modifications within the meaning and scope equivalent to the claims are included.
　１Ａ，１Ｂ，１Ｃ　電力変換装置、１Ｘ　２レベルインバータ（比較例）、２　直流電源、３，３Ａ，３Ｂ　平滑用コンデンサ、５，６，７，８，９，１０，７５，８１，８２，８３，８４　半導体素子、１３，１４　出力フィルタリアクトル、１５　出力フィルタコンデンサ、１７　交流電源、１９，１９Ａ，１９Ｂ，２３　電圧検出器、２１　電流検出器、２７～３２，８５～８８，２０２～２０５，２１４，２１５，１００２，１００３　駆動信号、３５　制御回路、４０～６１，６４，６７，６９，７０，７２，１７０３　配線インダクタンス、６２，６５，６８，７１　スナバコンデンサ、６８Ｄ，７１Ｄ　ダイオード、６８Ｒ，７１Ｒ　抵抗素子、２０１，１００１　交流出力指令値、１７０２　スイッチ、１７０４　負荷、Ｎａ～Ｎｋ，Ｎｍ，Ｎｎ，Ｎｏ，Ｎｐ，Ｎｑ，Ｎｒ　ノード、ＳＮＣ１，ＳＮＣ２　スナバ回路。 1A, 1B, 1C power converter, 1X2 level inverter (comparative example), 2 DC power supply, 3,3A, 3B smoothing capacitor, 5,6,7,8,9,10,75,81,82,83 , 84 semiconductor elements, 13, 14 output filter reactors, 15 output filter capacitors, 17 AC power supplies, 19, 19A, 19B, 23 voltage detectors, 21 current detectors, 27-32, 85-88, 202-205, 214 , 215, 1002, 1003 drive signal, 35 control circuit, 40-61, 64, 67, 69, 70, 72, 1703 wiring inductance, 62, 65, 68, 71 snubber capacitor, 68D, 71D diode, 68R, 71R resistor Element, 201, 1001 AC output command value, 1702 switch, 1704 load, Na to Nk, Nm, Nn, No, Np, Nq, Nr node, SNC1, SNC2 snubber circuit.

Claims (17)

  1. 　互いに直列に接続された第１および第２の半導体素子を含む第１レグと、
    　前記第１レグと並列に接続され、互いに直列に接続された第３および第４の半導体素子を含む第２レグと、
    　前記第１レグ及び前記第２レグに並列に接続された第１のスナバ回路と、
    　前記第１レグ、前記第２レグ、及び、前記第１のスナバ回路と並列に接続された第２のスナバ回路と、
    　前記第１の半導体素子及び前記第２の半導体素子の接続点である前記第１レグの中点と、前記第３の半導体素子及び前記第４の半導体素子の接続点である前記第２レグの中点との間に電気的に接続された少なくとも１つの半導体素子とを備え、
    　前記第１の半導体素子の正極及び前記第３の半導体素子の正極が互いに接続され、前記第１の半導体素子の負極及び前記第２の半導体素子の負極が接続され、前記第３の半導体素子の負極及び前記第４の半導体素子の正極が接続され、前記第２の半導体素子の負極及び前記第４の半導体素子の負極が接続され、
    　前記第１のスナバ回路及び前記第１の半導体素子の正極の間の接続距離は、前記第１のスナバ回路及び前記第３の半導体素子の間の接続距離よりも短く、かつ、前記第１のスナバ回路及び前記第４の半導体素子の負極の間の接続距離は、前記第１のスナバ回路及び前記第２の半導体素子の負極の間の接続距離よりも短く、
    　前記第２のスナバ回路及び前記第３の半導体素子の正極の間の接続距離は、前記第２のスナバ回路及び前記第１の半導体素子の正極の接続距離よりも短く、前記第２のスナバ回路及び前記第２の半導体素子の負極の間の接続距離は、前記第２のスナバ回路及び前記第４の半導体素子の負極の間の接続距離よりも短い、電力変換装置。     A first leg containing first and second semiconductor elements connected in series with each other,
    A second leg including third and fourth semiconductor elements connected in parallel with the first leg and connected in series with each other.
    A first snubber circuit connected in parallel to the first leg and the second leg,
    The first leg, the second leg, and the second snubber circuit connected in parallel with the first snubber circuit.
    The middle point of the first leg, which is the connection point between the first semiconductor element and the second semiconductor element, and the second leg, which is the connection point between the third semiconductor element and the fourth semiconductor element. With at least one semiconductor element electrically connected to the midpoint,
    The positive electrode of the first semiconductor element and the positive electrode of the third semiconductor element are connected to each other, the negative electrode of the first semiconductor element and the negative electrode of the second semiconductor element are connected, and the negative electrode of the third semiconductor element is connected. The negative electrode and the positive electrode of the fourth semiconductor element are connected, and the negative electrode of the second semiconductor element and the negative electrode of the fourth semiconductor element are connected.
    The connection distance between the first snubber circuit and the positive electrode of the first semiconductor element is shorter than the connection distance between the first snubber circuit and the third semiconductor element, and the first The connection distance between the snubber circuit and the negative electrode of the fourth semiconductor element is shorter than the connection distance between the first snubber circuit and the negative electrode of the second semiconductor element.
    The connection distance between the second snubber circuit and the positive electrode of the third semiconductor element is shorter than the connection distance between the second snubber circuit and the positive electrode of the first semiconductor element, and the second snubber circuit A power conversion device in which the connection distance between the negative electrode of the second semiconductor element and the negative electrode of the second semiconductor element is shorter than the connection distance between the second snubber circuit and the negative electrode of the fourth semiconductor element.
  2. 　前記第１及び第２のスナバ回路の各々は、コンデンサを含む、請求項１記載の電力変換装置。 The power conversion device according to claim 1, wherein each of the first and second snubber circuits includes a capacitor.
  3. 　前記第１及び第２のスナバ回路の各々は、直列接続されたコンデンサ及び抵抗を含む、請求項１記載の電力変換装置。 The power conversion device according to claim 1, wherein each of the first and second snubber circuits includes a capacitor and a resistor connected in series.
  4. 　前記第１及び第２のスナバ回路の各々は、
    　直列接続されたコンデンサ及び抵抗と、
    　前記抵抗と並列接続されたダイオードとを含む、請求項１記載の電力変換装置。     Each of the first and second snubber circuits
    Capacitors and resistors connected in series,
    The power conversion device according to claim 1, further comprising the resistor and a diode connected in parallel.
  5. 　前記少なくとも１つの半導体素子は、前記第１レグの中点及び前記第２レグの中点の間に接続された第１の双方向スイッチを構成する、第５及び第６の半導体素子を含む、請求項１～４のいずれか１項に記載の電力変換装置。 The at least one semiconductor element includes fifth and sixth semiconductor elements that form a first bidirectional switch connected between the midpoint of the first leg and the midpoint of the second leg. The power conversion device according to any one of claims 1 to 4.
  6. 　前記第５の半導体素子の負極は、前記第１レグの中点と接続され、前記第６の半導体素子の負極は、前記第２レグの中点と接続され、前記第５及び第６の半導体素子の正極同士は互いに接続される、請求項５記載の電力変換装置。 The negative electrode of the fifth semiconductor element is connected to the midpoint of the first leg, the negative electrode of the sixth semiconductor element is connected to the midpoint of the second leg, and the fifth and sixth semiconductors are connected. The power conversion device according to claim 5, wherein the positive electrodes of the elements are connected to each other.
  7. 　前記第５の半導体素子の正極は、前記第１レグの中点と接続され、前記第６の半導体素子の正極は、前記第２レグの中点と接続され、前記第５及び第６の半導体素子の負極同士は互いに接続される、請求項５記載の電力変換装置。 The positive electrode of the fifth semiconductor element is connected to the midpoint of the first leg, the positive electrode of the sixth semiconductor element is connected to the midpoint of the second leg, and the fifth and sixth semiconductors are connected. The power conversion device according to claim 5, wherein the negative electrodes of the elements are connected to each other.
  8. 　前記第５及び第６の半導体素子は、逆方向に耐圧を持つように、前記第１レグの中点と前記第２レグの中点との間に並列に接続される、請求項５記載の電力変換装置。 The fifth and sixth semiconductor elements according to claim 5, wherein the fifth and sixth semiconductor elements are connected in parallel between the midpoint of the first leg and the midpoint of the second leg so as to have a withstand voltage in the opposite direction. Power converter.
  9. 　前記第１の半導体素子、前記第５の半導体素子、及び、前記第２の半導体素子は、第１の列を成すように配列され、
    　前記第３の半導体素子、前記第６の半導体素子、及び、前記第４の半導体素子は、第２の列を成すように配列され、
    　前記第１の列において、前記第５の半導体素子は、前記第１の半導体素子及び前記第５の半導体素子の間に配置され、
    　前記第２の列において、前記第６の半導体素子は、前記第３の半導体素子及び前記第４の半導体素子の間に配置され、
    　並列配置される前記第１及び第２の列のそれぞれにおける配列順は、前記第１の半導体素子が、前記第３の半導体素子よりも前記第４の半導体素子と近接し、かつ、前記第２の半導体素子が、前記第４の半導体素子よりも前記第３の半導体素子と近接するように決められる、請求項５～８のいずれか１項に記載の電力変換装置。     The first semiconductor element, the fifth semiconductor element, and the second semiconductor element are arranged so as to form a first row.
    The third semiconductor element, the sixth semiconductor element, and the fourth semiconductor element are arranged so as to form a second row.
    In the first row, the fifth semiconductor element is arranged between the first semiconductor element and the fifth semiconductor element.
    In the second row, the sixth semiconductor element is arranged between the third semiconductor element and the fourth semiconductor element.
    The arrangement order in each of the first and second rows arranged in parallel is that the first semiconductor element is closer to the fourth semiconductor element than the third semiconductor element, and the second semiconductor element is closer to the fourth semiconductor element. The power conversion device according to any one of claims 5 to 8, wherein the semiconductor element is determined to be closer to the third semiconductor element than to the fourth semiconductor element.
  10. 　前記第１レグ及び前記第２レグと並列に接続される、直列接続された第１及び第２のコンデンサを更に備え、
    　前記少なくとも１つの半導体素子は、
    　前記第１及び第２のコンデンサの接続点と、前記第１レグの中点の間に接続された第２の双方向スイッチを構成する、第７及び第８の半導体素子と、
    　前記第１及び第２のコンデンサの接続点と、前記第２レグの中点の間に接続された第３の双方向スイッチを構成する、第９及び第１０の半導体素子とを含む、請求項１～４のいずれか１項に記載の電力変換装置。     Further comprising first and second capacitors connected in series, connected in parallel with the first leg and the second leg.
    The at least one semiconductor element is
    The seventh and eighth semiconductor elements constituting the connection point of the first and second capacitors and the second bidirectional switch connected between the connection points of the first leg and the midpoint of the first leg.
    A ninth and tenth semiconductor element comprising a connection point of the first and second capacitors and a third bidirectional switch connected between the midpoints of the second leg. The power conversion device according to any one of 1 to 4.
  11. 　前記第７の半導体素子の負極は、前記第１及び第２のコンデンサの接続点と接続され、前記第８の半導体素子の負極は、前記第１レグの中点と接続され、前記第７及び第８の半導体素子の正極同士は互いに接続され、
    　前記第９の半導体素子の負極は、前記第１及び第２のコンデンサの接続点と接続され、前記第１０の半導体素子の負極は、前記第２レグの中点と接続され、前記第９及び第１０の半導体素子の正極同士は互いに接続される、請求項１０記載の電力変換装置。     The negative electrode of the seventh semiconductor element is connected to the connection point of the first and second capacitors, the negative electrode of the eighth semiconductor element is connected to the middle point of the first leg, and the seventh and second The positive electrodes of the eighth semiconductor element are connected to each other,
    The negative electrode of the ninth semiconductor element is connected to the connection point of the first and second capacitors, the negative electrode of the tenth semiconductor element is connected to the middle point of the second leg, and the ninth and The power conversion device according to claim 10, wherein the positive electrodes of the tenth semiconductor element are connected to each other.
  12. 　前記第７の半導体素子の正極は、前記第１及び第２のコンデンサの接続点と接続され、前記第８の半導体素子の正極は、前記第１レグの中点と接続され、前記第７及び第８の半導体素子の負極同士は互いに接続され、
    　前記第９の半導体素子の正極は、前記第１及び第２のコンデンサの接続点と接続され、前記第１０の半導体素子の正極は、前記第２レグの中点と接続され、前記第９及び第１０の半導体素子の負極同士は互いに接続される、請求項１０記載の電力変換装置。     The positive electrode of the seventh semiconductor element is connected to the connection point of the first and second capacitors, the positive electrode of the eighth semiconductor element is connected to the middle point of the first leg, and the seventh and second The negative electrodes of the eighth semiconductor element are connected to each other,
    The positive electrode of the ninth semiconductor element is connected to the connection point of the first and second capacitors, the positive electrode of the tenth semiconductor element is connected to the middle point of the second leg, and the ninth and second The power conversion device according to claim 10, wherein the negative electrodes of the tenth semiconductor element are connected to each other.
  13. 　前記第７及び第８の半導体素子は、逆方向に耐圧を持つように、前記第１及び第２のコンデンサの接続点と前記第１レグの中点との間に並列に接続され、
    　前記第９及び第１０の半導体素子は、逆方向に耐圧を持つように、前記第１及び第２のコンデンサの接続点と前記第２レグの中点との間に並列に接続される、請求項１０記載の電力変換装置。     The seventh and eighth semiconductor elements are connected in parallel between the connection point of the first and second capacitors and the midpoint of the first leg so as to have a withstand voltage in the opposite direction.
    Claimed that the ninth and tenth semiconductor elements are connected in parallel between the connection point of the first and second capacitors and the midpoint of the second leg so as to have a withstand voltage in the opposite direction. Item 10. The power conversion device according to item 10.
  14. 　前記第１の半導体素子、前記第２の半導体素子、前記第３の半導体素子、前記第４の半導体素子、及び、前記少なくとも１つの半導体素子の各々は、ディスクリート素子で構成される、請求項１～１３のいずれか１項に記載の電力変換装置。 Claim 1 in which each of the first semiconductor element, the second semiconductor element, the third semiconductor element, the fourth semiconductor element, and at least one semiconductor element is composed of a discrete element. The power conversion device according to any one of 13 to 13.
  15. 　各前記半導体素子は、四角形の面実装型のディスクリートパッケージで構成され、正極は前記四角形の４辺のうちの１辺に配置され、負極は前記４辺の他の３辺に配置される、請求項１４記載の電力変換装置。 Each of the semiconductor elements is composed of a quadrangular surface mount type discrete package, the positive electrode is arranged on one of the four sides of the quadrangle, and the negative electrode is arranged on the other three sides of the four sides. Item 14. The power conversion device according to item 14.
  16. 　各前記半導体素子は、少なくとも負極及び制御電極のそれぞれのリードを有する、面実装型のディスクリートパッケージで構成される、請求項１４記載の電力変換装置。 The power conversion device according to claim 14, wherein each semiconductor element is composed of a surface-mounted discrete package having at least leads of a negative electrode and a control electrode.
  17. 　各全半導体素子は、少なくとも正極、負極、及び、制御電極のそれぞれのリードを有する、ディスクリートパッケージで構成される、請求項１４記載の電力変換装置。 The power conversion device according to claim 14, wherein each semiconductor element is composed of a discrete package having at least the leads of the positive electrode, the negative electrode, and the control electrode.
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